KR20210078562A

KR20210078562A - 디스플레이 패널, 그 제조 방법, 및 디스플레이 장치

Info

Publication number: KR20210078562A
Application number: KR1020217017597A
Authority: KR
Inventors: 위 진; 자신 정; 자페이 런; 웨이 류
Original assignee: 쿤산 고-비젼녹스 옵토-일렉트로닉스 씨오., 엘티디.
Priority date: 2019-05-29
Filing date: 2019-11-15
Publication date: 2021-06-28
Also published as: JP7197704B2; CN110165079A; WO2020238071A1; US20210280816A1; EP3876297A4; KR102547608B1; TWI720704B; EP3876297A1; CN110165079B; JP2022514563A; TW202013715A

Abstract

본 출원은 유기 발광 분야에 관한 것으로서, 디스플레이 패널, 그 제조 방법, 및 디스플레이 장치를 개시하는바, 디스플레이 패널은, 기판; 기판 상에 구성된 픽셀 정의층; 및 기판과 픽셀 정의층 사이에 위치한 전극층을 포함하되, 픽셀 정의층 내에는 전극층과 대응하게 구성된 관통홀이 구비되고, 관통홀은 픽셀 정의층을 관통하여 전극층에 닿으며, 전극층은 적층되도록 구성된 제1 투명 전도층 및 차광 전도층을 포함하고, 전극층의 적층 방향을 따른, 제1 투명 전도층의 기판 상 정투영 면적은 차광 전도층의 기판 상 정투영 면적보다 크다.

Description

디스플레이 패널, 그 제조 방법, 및 디스플레이 장치

[상호 참조]

본 출원은 2019년 5월 29일에 출원된, 발명의 명칭은 "디스플레이 패널, 그 제조 방법, 및 디스플레이 장치"이며, 출원 번호는 201910458204.2인 중국 특허 출원에 대한 우선권을 주장하며, 그 전체 개시 내용을 인용을 통해 본 출원에 통합한다.

[기술 분야]

본 출원은 유기 발광 디스플레이 기술 분야에 관한 것으로서, 특히 디스플레이 패널, 그 제조 방법, 및 디스플레이 장치에 관한 것이다.

디스플레이 기술이 지속적으로 발전함에 따라, 디스플레이 패널의 응용 분야가 점점 더 확대되고 있다. 유기 발광 다이오드(Organic Light Emitting Diode, 약자로 OLED라 함) 소자는 응답 속도가 빠르고,색상이 화려하며, 가볍고 얇으며 편리함 등 장점으로 인해 디스플레이 패널 업계에서 급부상하고 있다. 디스플레이 패널에 화면일체형 지문인식 등 기능이 탑재됨에 따라, 디스플레이 패널의 투광율이 충분히 높아야 하며, 디스플레이 패널의 투광율을 높이기 위해서는 불투명 전극의 면적을 줄여야 한다.

그러나, 불투명 전극의 면적을 줄이면 디스플레이 패널의 이상 발광 현상이 쉽게 초래된다.

본 출원의 실시예는 투광율을 향상시키면서 이상 발광 현상을 줄이는 목적을 이룰 수 있는, 디스플레이 패널, 그 제조 방법, 및 디스플레이 장치를 제공하고자 한다.

상기 기술적 과제를 해결하기 위해, 본 출원의 실시예는, 디스플레이 패널로서, 기판; 상기 기판 상에 구성된 픽셀 정의층; 및 상기 기판과 상기 픽셀 정의층 사이에 위치한 전극층을 포함하되, 상기 픽셀 정의층 내에는 상기 전극층과 대응되게 구성된 관통홀이 구비되고, 상기 관통홀은 상기 픽셀 정의층을 관통하여 상기 전극층 상에 닿으며, 상기 전극층은 적층되도록 구성된 제1 투명 전도층 및 차광 전도층을 포함하고, 상기 전극층의 적층 방향을 따른, 상기 제1 투명 전도층의 상기 기판 상 정투영 면적은 상기 차광 전도층의 상기 기판 상 정투영 면적보다 큰, 디스플레이 패널을 제공한다.

본 출원의 실시예는, 전술한 바와 같은 디스플레이 패널을 포함하는 디스플레이 장치를 더 제공한다.

본 출원의 실시예는, 디스플레이 패널을 제조하는 방법으로서, 기판을 제공하는 단계; 상기 기판 상에 전극층을 형성하는 단계; 및 상기 전극층 상에 픽셀 정의층을 형성하는 단계를 포함하되,상기 픽셀 정의층 내에는 상기 전극층과 대응되게 구성된 관통홀이 구비되고, 상기 관통홀은 상기 픽셀 정의층을 관통하여 상기 전극층에 닿으며, 상기 기판 상에 전극층을 형성하는 단계에서, 상기 기판 상에 제1 투명 전도층 및 차광 전도층이 적층되도록 형성되고, 상기 전극층의 적층 방향을 따른, 상기 제1 투명 전도층의 상기 기판 상 정투영 면적은 상기 차광 전도층의 상기 기판 상 정투영 면적보다 큰, 디스플레이 패널 제조 방법을 제공한다.

도 1은 본 출원의 실시예에서 제공되는 디스플레이 패널의 예시적인 구조도이다.
도 2는 본 출원의 실시예에서 제공되는 디스플레이 패널의, 제1 전극판의 적층 방향을 따른 기판 상 정투영의 예시도이다.
도 3은 도 2에서 제공된 디스플레이 패널에서 차광 전도층의 위치가 변경된 후, 디스플레이 패널의 제1 전극판의 적층 방향을 따른 기판 상 정투영의 예시도이다.
도 4는 도 1에서 제공된 디스플레이 패널에 제2 투명 전도층이 추가된 후의 예시적인 구조도이다.
도 5는 도 4에서 제공된 디스플레이 패널에서 제2 투명 전도층 형상이 변경된 후의 예시적인 구조도이다.
도 6은 도 4에서 제공된 디스플레이 패널에서 제2 투명 전도층 형상이 변경된 후의 예시적인 구조도이다.
도 7은 본 출원의 실시예에서 제공되는 디스플레이 패널 제조 방법의 예시적인 흐름도이다.
도 8은 도 7에서 제공된 디스플레이 패널 제조 방법에서 제2 투명 전도층이 추가된 후의 흐름도이다.
도 9 내지 도 13은 본 출원의 실시예에서 제공되는 디스플레이 패널 제조 방법에서의 각 단계와 대응되는 예시적인 구조도이다.

본 출원의 목적, 기술적 해결수단 및 장점이 보다 명확하도록 하기 위해, 이하에서는 본 출원의 실시예에서의 도면을 참조하여 본 출원의 각 실시예를 명확하고 완전하게 설명할 것이다. 자명한 점이라면, 설명되는 실시예는 본 출원의 모든 실시예가 아닌 일부 실시예에 불과하다. 본 출원의 실시예를 바탕으로 해당 분야의 통상적인 지식을 가진 자가 통상적인 창작능력을 발휘하여 얻을 수 있는 다른 실시예들도 본 출원의 보호범위 내에 속할 것이다.

OLED 디스플레이 소자의 경우, 불투명한 전극의 면적이 감소된 후 디스플레이 패널의 이상 발광 현상이 쉽게 초래될 수 있는 문제점이 있다. 출원인의 연구 결과, 이러한 문제점이 발생되는 원인은, 종래기술에서의 OLED 디스플레이 소자는 통상적으로 픽셀 정의층에 관통홀이 구성되되, 정상적인 발광을 보장하기 위해 종래기술에서의 관통홀은 불투명한 전극 상에 닿아야 하나, 불투명한 전극이 작아짐에 따라, 공정 오차의 존재로 인해 관통홀이 완전히 전극 상에 닿지 못하는 경우가 발생하게 되며, 이때 표시가 이상하게 되는 문제가 발생한다는 데 있다.

본 출원의 실시예는 디스플레이 패널에 관한 것으로서, 도 1에 도시된 바와 같이, 기판(10); 기판(10) 상에 구성된 픽셀 정의층(20); 및 기판(10)과 픽셀 정의층(20) 사이에 위치한 전극층(30)을 포함한다. 여기서, 픽셀 정의층(20)은 전극층(30)과 대응되게 구성된 관통홀(21)을 포함하되, 관통홀(21)은 픽셀 정의층(20)을 관통하여 전극층(30)상에 닿으며, 전극층(30)은 적층되도록 구성된 제1 투명 전도층(31) 및 차광 전도층(32)을 포함하되, 전극층(30)의 적층 방향을 따른, 제1 투명 전도층(31)의 기판 상 정투영 면적은 차광 전도층(32)의 기판 상 정투영 면적보다 크다.

전극층(30)은 제1 투명 전도층(31)과 차광 전도층(32)이 적층되어 형성되되, 제1 투명 전도층(31)의 투광율은 차광 전도층(32)의 투광율보다 크고, 전극층(30)의 적층 방향을 따른, 제1 투명 전도층(31)의 기판 상 정투영 면적은 차광 전도층(32)의 기판 상 정투영 면적보다 크다. 따라서, 종래기술에서와 같은 투광율을 갖는, 즉 불투명한 부분의 면적이 종래기술에서와 같은 조건 하에서, 본 출원의 실시예에서의 전극층(30)이 전극층(30) 적층 방향에서 갖는 전체 면적이 더 크며, 더 큰 면적을 갖는 전극층(30)은, 관통홀(21)이 전극층(30)과 대응되게 구성될 때 전극층(30) 밖의 위치에 쉽게 닿지 못하도록 할 수 있어, 디스플레이 패널의 이상 발광 현상의 발생 가능성을 줄인다.

도 2에 도시된 바와 같이, 전극층(30)의 적층 방향을 따른, 차광 전도층(32)의 기판(10) 상 정투영은 제1 투명 전도층(31)의 기판(10) 상 정투영의 내부에 위치된다. 즉, 차광 전도층(32)과 제1 투명 전도층(31)이 서로 접촉되는 면적은 차광 전도층(32)의 기판(10) 상 정투영 면적 이상 이며, 이로써 제1 투명 전도층(31)과 차광 전도층(32)의 접촉 면적이 비교적 크도록 하여, 제1 투명 전도층(31)이 차광 전도층(32)에 대해 더 나은 보호 작용을 할 수 있도록 한다.

차광 전도층(32)의 기판(10) 상 정투영이 제1 투명 전도층(31)의 기판(10) 상 정투영 내부에 위치되도록 하는 것은 단지 본 실시예에서 제1 투명 전도층(31)과 차광 전도층(32)의 배치 상태의 일 구체적인 예시적 설명에 불과하며, 도 3에 도시된 바와 같이, 전극층(30)의 적층 방향을 따른, 차광 전도층(32)의 기판(10) 상 정투영과 제1 투명 전도층(31)의 기판(10) 상 정투영이 부분적으로 중첩되도록 할 수도 있다. 전극층(30)의 적층 방향을 따른, 차광 전도층(32)의 기판(10) 상 정투영과 제1 투명 전도층(31)의 기판(10) 상 정투영이 부분적으로 중첩됨으로써, 전극층(30) 전체의 면적이 제1 투명 전도층(31)의 면적보다 더 크도록 하여, 전극층(30) 전체의 면적이 추가적으로 증가되어, 이상 발광 현상의 발생 가능성이 더욱 감소된다.

제1 투명 전도층(31)의 재료는 ITO 또는 IZO이고, 차광 전도층(32)의 재료는 금속 또는 흑연이며, 여기서 금속은 은, 납 등일 수 있다. 제1 투명 전도층(31)의 재료로서의 ITO 또는 IZO는 단지 본 실시예에서의 제1 투명 전도층(31)의 재료의 구체적인 예시적 설명에 불과하고, 한정적이 아니며, 본 출원의 다른 실시예에서 제1 투명 전도층(31)의 재료는 투명성 및 전도성 등 두가지 특성이 구비된 다른 재료일 수도 있는바, 예를 들어 ZnO 계 TCO 등일 수 있으며, 여기서 일일이 열거하지 않는다. 또한, 차광 전도층(32)의 재료로서의 금속 또는 흑연은 단지 본 실시예에서의 차광 전도층(32)의 재료의 구체적인 예시적 설명에 불과하고, 한정적이 아니며, 본 출원의 다른 실시예에서 차광 전도층(32)의 재료는 차광성 및 전도성 등 두 특성이 구비된 다른 재료일 수도 있는바, 예를 들어 불투명한 전도성 플라스틱 등일 수 있고, 여기서 일일이 열거하지 않으며, 구체적으로는 실제 수요에 따라 유연하게 선택하여 사용할 수 있다.

제1 투명 전도층(31)은 기판(10)과 차광 전도층(32) 사이에 개재된다. 차광 전도층(32)은 제1 투명 전도층(31)의, 기판(10)에 대향하는 표면에 위치한다. 금속 등 재료의 차광 전도층(32)과 기판(10) 사이의 결합성이 비교적 약하기에, 본 실시예에서는 ITO 또는 IZO 재료의 제1 투명 전도층(31)을 기판(10)과 차광 전도층(32) 사이에 개재함으로써, 디스플레이 패널에서의 각 층간 결합이 더욱 견고하도록 하여 디스플레이 패널의 신뢰성을 향상시킬 수 있다.

상기와 같이 제1 투명 전도층(31)을 기판(10)과 차광 전도층(32) 사이에 개재시키는 것은 단지 본 실시예에서의 제1 투명 전도층(31), 기판(10) 및 차광 전도층(32) 등 삼자간 위치 관계의 일 예시적인 설명에 불과하고, 한정적이 아니며, 본 출원의 다른 실시예에서는 차광 전도층(32)이 기판(10)과 제1 투명 전도층(31) 사이에 개재될 수도 있다. 금속 또는 흑연 등 재료의 차광 전도층(32)을 기판(10)과 제1 투명 전도층(31) 사이에 개재함으로써, 제1 투명 전도층(31)이 차광 전도층(32)에 대한 보호 작용을 하도록 하여 차광 전도층(32)이 산화되는 것을 방지할 수 있다.

관통홀(21)은 전극층(30)에 닿는다. 관통홀(21)이 전극층(30)에 닿도록 구성함으로써, 디스플레이 패널의 이상 발광 현상의 발생 가능성을 철저하게 제거할 수 있다. 기술적인 오차로 인해 실제 제조된 관통홀(21)이 전극층(30) 밖의 영역에 닿는 것을 방지하기 위해, 본 실시예에서는 관통홀(21)과 전극층(30)의 위치 관계를 설계 할 때에, 전극층(30)의 가장자리에 오차 예비 영역을 미리 구성하는바, 즉 전극층(30)의 가장자리에 가까운 부분을 오차 예비 영역으로 정하고, 관통홀(21)과 전극층(30)의 위치 관계 설계 시에, 관통홀(21)의 위치를 오차 예비 영역에 설정하지 않도록 한다.

오차 예비 영역은, 전극층(30)의 가장자리까지의 거리가 2 마이크로미터보다 작은 영역이다. 이는 단지 본 실시예에서의 오차 예비 영역에 대한 일 구체적인 예시적 설명에 불과하며, 본 출원의 다른 실시예에서 오차 예비 영역은 다른 사이즈일 수도 있고, 구체적으로 실제 수요에 따라 유연하게 설정될 수 있다.

관통홀(21)의 측벽은 적어도 부분적으로 제1 투명 전도층(31)에 닿는다. 관통홀(21)의 측벽이 적어도 부분적으로 제1 투명 전도층(31)에 닿도록 하는 것은 단지 본 실시예에서의 일 구체적인 위치의 예시적 설명에 불과하고, 한정적이 아니다. 본 출원의 다른 실시예에서, 관통홀(21)의 측벽은 제1 투명 전도층(31)에 닿지 않고 전극층(30)의 다른 부분에 닿을 수도 있는바, 예를 들어 측벽 전체가 차광 전도층(32)에 닿을 수도 있으며, 여기서 일일이 열거하지 않는다. 본 실시예에서, 전극층(30)은 양극층이다.

기판(10)은 순차적으로 기재(11); 기재(11) 상측에 위치하는 장벽층(12); 장벽층(12) 상측에 위치하는 버퍼층(13); 버퍼층(13) 상측에 위치하는 채널(14); 채널(14)을 피복하는 제1 게이트절연층(15); 제1 게이트절연층(15) 상측에 배치되는 게이트(16)와, 제1 게이트절연층(15)을 관통하는 소스(17) 및 드레인(18); 제1 게이트절연층(15) 상측에 위치하며 게이트(16)를 피복하는 제2 게이트절연층(19); 제2 게이트절연층(19)을 피복하는 중간 절연층(10a); 중간 절연층(10a)을 피복하는 충진층(10b); 제1 게이트절연층(15)과 제2 게이트절연층(19) 사이에 위치하는 커패시터 하부 전극판(10c); 및 중간 절연층(10a)과 제2 게이트절연층(19) 사이에 위치하는 커패시터 상부 전극판(10d)을 포함한다.

전극층(30)은 충진층(10b) 상에 배치되어, 충진층(10b)을 관통하여 드레인(18)과 전기적으로 연결된다.

충진층(10b)의 재료는 폴리락트산이다. 충진층(10b)의 재료로서의 폴리락트산은 단지 본 실시예에서의 일 구체적인 예시적 설명에 불과하며, 본 출원의 다른 실시예에서 충진층(10b)은 다른 재료일 수도 있는바, 예를 들어 폴리에틸렌 등일 수 있으며, 여기서 일일이 열거하지 않고, 구체적으로는 실제 수요에 따라 유연하게 구성할 수 있다.

본 출원의 실시예는 또한, 전술한 실시예와 대체적으로 같으며, 기판(10); 기판(10) 상에 구성된 픽셀 정의층(20); 및 기판(10)과 픽셀 정의층(20) 사이에 위치한 전극층(30)을 포함하는, 일 디스플레이 패널에 관한 것이다. 여기서, 픽셀 정의층(20)은 전극층(30)과 대응되게 구성된 관통홀(21)을 포함하되, 관통홀(21)은 픽셀 정의층(20)을 관통하여 전극층(30)에 닿는다. 전술한 실시예와의 주요 차이점이라면, 본 실시예에서, 도 4에 도시된 바와 같이, 전극층(30)은 제1 투명 전도층(31) 및 차광 전도층(32)을 포함하는 외에 제2 투명 전도층(33)을 더 포함하는 데 있다. 제2 투명 전도층(33)의 재료는 ITO 또는 IZO이다. 제2 투명 전도층(33)의 재료로서의 ITO 또는 IZO는 단지 본 실시예에서의 제2 투명 전도층(33)의 재료의 구체적인 예시적 설명에 불과하고, 한정적이 아니며, 본 출원의 다른 실시예에서 제2 투명 전도층(33)은 투명성 및 전도성 등 두가지 특성이 구비된 다른 재료일 수도 있는바, 예를 들어 ZnO 계 TCO 등일 수 있으며, 여기서 일일이 열거하지 않는다.

제1 투명 전도층(31)은 차광 전도층(32)와 기판(10) 사이에 개재되고, 차광 전도층(32)은 제1 투명 전도층(31)과 제2 투명 전도층(33) 사이에 개재된다. 차광 전도층(32)은 제1 투명 전도층(31)의, 제2 투명 전도층(33)에 대향한 표면에 위치하고, 차광 전도층(32)은 제2 투명 전도층(33)의, 제1 투명 전도층(31)에 대향한 표면에 위치한다.

본 출원의 실시예에서 제공되는 디스플레이 패널은 전술한 실시예에서 제공되는 디스플레이 패널의 모든 기술적 효과를 보류하면서, 추가적으로 전극층(30)이 제2 투명 전도층(33)을 포함하고 차광 전도층(32)이 제1 투명 전도층(31)과 제2 투명 전도층(33) 사이에 개재되도록 구성함으로써, 각 부재간 결합의 견고한 정도를 증가시켜 디스플레이 패널의 신뢰성을 향상시킬 수 있을 뿐만 아니라, 차광 전도층(32)에 대한 보호 작용을 하여 차광 전도층(32)가 산화되는 것을 방지할 수도 있다.

관통홀(21)의 측벽은 적어도 부분적으로 제1 투명 전도층(31)에 닿는다. 관통홀(21)의 측벽이 적어도 부분적으로 제1 투명 전도층(31)에 닿도록 하는 것은 단지 본 실시예에서의 일 구체적인 위치의 예시적 설명에 불과하고, 한정적이 아니다. 본 출원의 다른 실시예에서, 관통홀(21)의 측벽은 제1 투명 전도층(31)에 닿지 않고 전극층(30)의 다른 부분에 닿을 수도 있는바, 예를 들어 측벽 전체가 제2 투명 전도층(33)에 닿거나 또는 측벽 전체가 차광 전도층에 닿을 수 있고, 또는 관통홀(21)의 측벽은 적어도 부분적으로 차광 전도층(32)에 닿을 수도 있고, 또는 관통홀(21)의 측벽은 적어도 부분적으로 제2 투명 전도층(33) 상에 닿을 수도 있으며, 여기서 일일이 열거하지 않는다.

전극층(30)의 적층 방향에서, 제2 투명 전도층(33)의 면적은 차광 전도층(32)의 면적과 동일하다. 제2 투명 전도층(33)의 면적이 차광 전도층(32)의 면적과 동일하도록 하는 것은 단지 본 실시예에서의 일 구체적인 응용 예시에 불과하고, 한정적이 아니며, 본 출원의 다른 실시예에서, 도 5에 도시된 바와 같이, 제2 투명 전도층(33)의 면적은 차광 전도층(32)의 면적보다 클 수도 있는바, 즉 제2 투명 전도층(33)이 차광 전도층(32)의 상부 표면과 측부 표면을 완전히 피복할 수 있거나, 또는 도 6에 도시된 바와 같이, 제2 투명 전도층(33)의 면적은 차광 전도층(32)의 면적보다 작을 수도 있는바, 즉 차광 전도층(32)의 상부 표면 일부가 노출될 수 있다.

제1 투명 전도층(31)과 제2 투명 전도층(33)의 두께는 모두 8 나노미터 이상이고 15 나노미터 이하이다. 제1 투명 전도층(31)과 제2 투명 전도층(33)의 두께는 동일할 수도 있고 상이할 수도 있다.

제1 투명 전도층(31)과 제2 투명 전도층(33)의 두께는 모두 10 나노미터이다.

차광 전도층(32)의 두께는 80 나노미터 이상이고 120 나노미터 이하이다.

차광 전도층(32)의 두께는 100 나노미터이다.

본 출원의 실시예는, 본 출원의 다른 실시예에서 제공되는 디스플레이 패널을 포함하는, 디스플레이 장치에 관한 것이다.

본 출원의 실시예에서 제공되는 디스플레이 장치는 본 출원의 다른 실시예에서 제공되는 디스플레이 패널을 포함하므로, 본 실시예에서 제공되는 디스플레이 장치는 본 출원의 다른 실시예에서 제공되는 디스플레이 패널의 모든 기술적 효과를 갖게 되며, 여기서 반복하여 설명하지 않는다.

본 출원의 실시예는 디스플레이 패널 제조 방법에 관한 것으로서, 도 7에 도시된 바와 같이 하기와 같은 단계를 포함한다.

단계 S701: 기판을 제공한다.

단계 S702: 기판 상에 전극층을 형성하되, 전극층은 적층되도록 형성된 제1 투명 전도층과 차광 전도층을 포함한다.

기판 상에 전극층으로서 제1 투명 전도층과 차광 전도층이 적층되게 형성되되, 전극층의 적층 방향을 따른, 제1 투명 전도층의 투영 면적은 차광 전도층의 투영 면적보다 크다.

단계 S703: 전극층 상에 픽셀 정의층을 형성한다.

픽셀 정의층 내에는 전극층에 대응되게 구성된 관통홀이 구비되어, 관통홀은 픽셀 정의층을 관통하여 전극층에 닿는다. 관통홀이 전극층에 닿는 것은 바로 관통홀의 측벽이 전체적으로 전극층에 닿는 것을 의미한다.

기술적인 오차로 인해 실제 제조된 관통홀의 가장자리가 전극층 밖의 영역에 닿는 것을 방지하기 위해, 본 실시예에서는 관통홀의 위치 설계 시에, 관통홀의 위치를 전극층 가장자리에서 미리 설정된 거리 이상 떨어진 영역에 미리 설정한다.

미리 설정된 거리는 3 마이크로미터보다 작다. 미리 설정된 거리는 2 마이크로 미터이다. 미리 설정된 거리로서의 2 마이크로 미터는 단지 본 실시예에서의 일 구체적인 예시적 설명에 불과하고, 한정적이 아니며, 본 출원의 다른 실시예에서, 미리 설정된 거리는 다른 값일 수도 있고, 여기서 일일이 열거하지 않으며, 구체적으로는 실제 수요에 따라 유연하게 설정할 수 있다.

본 실시예는 전술한 실시예와 대응되는 디스플레이 패널 제조 방법 실시예이며, 본 실시예는 전술한 실시예와 공동 실시될 수 있다. 전술한 실시예에서 언급된 관련 기술적 세부사항은 본 실시예에서 여전히 유효하며, 중복을 줄이기 위해 여기서 더 이상 반복하여 설명하지 않는다. 이와 상응하게, 본 실시예에서 언급된 관련 기술적 세부사항도 전술한 실시예에 적용될 수 있다.

본 출원의 실시예에서 제공되는 디스플레이 패널 제조 방법을 통해 제조되는 디스플레이 패널은 양극 면적이 증가되고, 양극 면적의 증가된 부분은 투명한 ITO 또는 IZO 박막으로서, 스크린 본체의 빛 투과율에 대한 영향이 거의 없으므로, 픽셀 정의층이 양극을 완전히 피복할 수 없는 현상을 근본적으로 방지하는 효과를 가져옴으로써, 픽셀 정의층이 양극을 클래딩하는 공정의 마진을 대폭 증가시켜, 픽셀 정의층과 양극을 정렬시키기 위한 정밀도에 대한 요구를 효과적으로 낮추어, 공정 단계를 단순화시킬 수 있다.

본 출원의 실시예는 디스플레이 패널 제조 방법에 관한 것으로서, 도 8에 도시된 바와 같이 하기와 같은 단계를 포함한다.

단계 S801: 기판을 제공한다.

단계 S802: 기판 상에 전극층을 형성하되, 전극층은 적층되도록 형성된 제1 투명 전도층, 차광 전도층 및 제2 투명 전도층을 포함한다.

기판 상에 전극층을 형성함에 있어서, 구체적으로 다음과 같은 단계를 포함한다.

도 9에 도시된 바와 같이, 기판 상에 제1 투명 전도층(31)을 형성하고, 제1 투명 전도층(31) 상에 제1 투명 전도층(31)을 피복하는 차광 전도층(32)을 형성하고, 차광 전도층(32) 상에 차광 전도층(32)을 피복하는 제2 투명 전도층(33)을 형성하고, 제2 투명 전도층(33) 상에 제2 투명 전도층(33)을 피복하는 포토레지스트층(40)을 형성한다.

도 10에 도시된 바와 같이, 포토레지스트층을 패터닝하고, 제2 투명 전도층(33) 상에 서로 병렬되는 제1 포토레지스트 영역(331), 제2 포토레지스트 영역(332) 및 포토레지스트 프리(free) 영역(333)을 형성한다.

반투광성 마스크 플레이트(50)를 사용하여 노광 및 현상 공정을 통해 포트레지스트층을 패터닝하되, 반투광성 마스크 플레이트(50)는 완전투광성 영역(51), 반투광성 영역(52) 및 차광성 영역(53)을 포함하며, 반투광성 영역(52)의 투명도는 차광성 영역(53)의 투명도보다 높고 완전투광성 영역(51)의 투명도보다 낮으며, 제1 포토레지스트 영역(331)은 차광성 영역(53)의 하측에 형성되고, 제2 포토레지스트 영역(332)은 반투광성 영역(52)의 하측에 형성되고, 포토레지스트 프리 영역(333)은 완전투광성 영역(51)의 하측에 형성된다.

여기서, 제2 포토레지스트 영역(332) 표면의 포토레지스트층 두께는 제1 포토레지스트 영역(331) 표면의 포토레지스트층 두께보다 작다.

도 11에 도시된 바와 같이, 상기 포토레지스트 프리 영역의 제1 투명 전도층(31), 차광 전도층(32) 및 제2 투명 전도층(33)이 제거된다.

제1 투명 전도층(31) 및 제2 투명 전도층(33)은 옥살산계 식각액을 사용하여 식각되고, 차광 전도층(32)은 HNO3, CH3COOH, H3PO4 혼합산 식각액을 사용하여 식각된다.

도 12에 도시된 바와 같이, 상기 제2 포토레지스트 영역(332) 표면의 포토레지스트층이 제거된다.

건식 Ashing 공정을 통해 SF6+02 기체를 사용하여 반응시켜, 제1 포토레지스트 영역(332) 표면의 포토레지스트층이 제거된다. 또한, 제2 포토레지스트 영역(333) 표면의 포토레지스트층(40)도 마찬가지로 반응이 발생하여 감소됨으로써, 제2 포토레지스트 영역(333) 표면의 포토레지스트층(40) 두께가 감소된다.

도 13에 도시된 바와 같이, 제2 포토레지스트 영역의 차광 전도층(32) 및 제2 투명 전도층(33)이 제거되고, 제1 포토레지스트 영역(331) 표면의 포토레지스트층이 제거된다.

본 단계에서는 2 단계 습식 식각을 통해, 포토레지스트층에 의해 차단되지 않은 제2 투명 전도층 및 차광 전도층이 제거된다.

제2 투명 전도층(33)은 옥살산계 식각액을 사용하여 식각되고, 차광 전도층(32)은 HNO3, CH3COOH, H3PO4 혼합산 식각액을 사용하여 식각된다.

건식 Ashing 공정을 통해 상기 제2 포토레지스트 영역 표면의 포토레지스트층이 제거된다.

단계 S803: 전극층 상에 픽셀 정의층을 형성한다.

본 실시예에서의 단계 S801 및 단계 S803은 전술한 실시예에서의 단계 S701 및 단계 S703과 대체적으로 같으므로, 구체적으로는 전술한 실시예의 구체적 내용을 참조할 수 있으며, 여기서 더 이상 반복하여 설명하지 않는다.

본 실시예는 전술한 실시예와 대응되는 디스플레이 패널 제조 방법 실시예이며 본 실시예는 전술한 실시예와 공동 실시될 수 있다는 점을 쉽게 보아낼 수 있다. 전술한 실시예에서 언급된 관련 기술적 세부사항은 본 실시예에서 여전히 유효하며, 중복을 줄이기 위해 여기서 더 이상 반복하여 설명하지 않는다. 이와 상응하게, 본 실시예에서 언급된 관련 기술적 세부사항도 전술한 실시예에 적용될 수 있다.

종래기술에 비해, 본 출원의 실시예에서 제공되는 디스플레이 패널 제조 방법을 통해 제조되는 디스플레이 패널은 신규한 양극 포토 마스크 플레이트 수단 또는 솔루션을 제안함으로써, 양극 면적이 증가되고, 양극 면적의 증가된 부분이 투명한 ITO 또는 IZO 박막으로서, 스크린 본체의 빛 투과율에 대한 영향이 거의 없으므로, 픽셀 정의층이 양극을 완전히 피복할 수 없는 현상을 근본적으로 방지하는 효과를 가져옴으로써, 화면일체형 지문 인식 기술이 디스플레이 패널 제품에서 광범위하게 사용되기 위한 공정 한계 수요를 충족시키면서 추가적인 포토 마스크를 증가시킬 필요가 없다.

해당 분야의 통상적인 지식을 가진 자라면, 상기 각 실시예는 본 출원을 구현하는 구체적인 실시예이며 실제 응용에서 이에 대해 본 출원의 컨셉과 범위를 벗어나지 않는 전제하에서 형태 및 세부사항 측면의 다양한 변경을 행할 수 있음을 이해할 수 있다.

Claims

디스플레이 패널로서,
기판;
상기 기판 상에 구성된 픽셀 정의층; 및
상기 기판과 상기 픽셀 정의층 사이에 위치한 전극층을 포함하되,
상기 픽셀 정의층 내에는 상기 전극층과 대응하게 구성된 관통홀이 구비되고, 상기 관통홀은 상기 픽셀 정의층을 관통하여 상기 전극층에 닿으며,
상기 전극층은 적층되도록 구성된 제1 투명 전도층 및 차광 전도층을 포함하고, 상기 전극층의 적층 방향을 따른, 상기 제1 투명 전도층의 상기 기판 상 정투영 면적은 상기 차광 전도층의 상기 기판 상 정투영 면적보다 큰
것을 특징으로 하는 디스플레이 패널.
청구항 1에 있어서,
상기 전극층의 적층 방향을 따른, 상기 차광 전도층의 상기 기판 상 정투영은 상기 제1 투명 전도층의 상기 기판 상 정투영 내부에 위치하는
것을 특징으로 하는 디스플레이 패널.
청구항 1에 있어서,
상기 전극층의 적층 방향을 따른, 상기 차광 전도층의 상기 기판 상 정투영과 상기 제1 투명 전도층의 상기 기판 상 정투영은 부분적으로 중첩되는
것을 특징으로 하는 디스플레이 패널.
청구항 1에 있어서,
상기 차광 전도층은 상기 기판과 상기 제1 투명 전도층 사이에 개재되는
것을 특징으로 하는 디스플레이 패널.
청구항 4에 있어서,
상기 차광 전도층은 상기 제1 투명 전도층의, 상기 기판에 대향한 표면에 위치하는
것을 특징으로 하는 디스플레이 패널.
청구항 1에 있어서,
상기 제1 투명 전도층은 상기 기판과 상기 차광 전도층 사이에 개재되는
것을 특징으로 하는 디스플레이 패널.
청구항 6에 있어서,
상기 제1 투명 전도층은 상기 차광 전도층의, 상기 기판에 대향하는 표면에 위치되는
것을 특징으로 하는 디스플레이 패널.
청구항 1에 있어서,
상기 전극층은 제2 투명 전도층을 더 포함하되,
상기 차광 전도층은 상기 제1 투명 전도층과 상기 제2 투명 전도층 사이에 개재되는
것을 특징으로 하는 디스플레이 패널.
청구항 8에 있어서,
상기 차광 전도층은 상기 제1 투명 전도층의, 상기 제2 투명 전도층에 대향한 표면에 위치하고,
상기 차광 전도층은 상기 제2 투명 전도층의, 상기 제1 투명 전도층에 대향한 표면에 위치하는
것을 특징으로 하는 디스플레이 패널.
청구항 8에 있어서,
상기 관통홀의 측벽은 적어도 부분적으로 상기 제1 투명 전도층에 닿는
것을 특징으로 하는 디스플레이 패널.
청구항 8에 있어서,
상기 관통홀의 측벽은 적어도 부분적으로 상기 차광 전도층에 닿는
것을 특징으로 하는 디스플레이 패널.
청구항 8에 있어서,
상기 관통홀의 측벽은 적어도 부분적으로 상기 제2 투명 전도층에 닿는
것을 특징으로 하는 디스플레이 패널.
청구항 8에 있어서,
상기 제1 투명 전도층의 재료는 ITO 또는 IZO이고, 상기 제2 투명 전도층의 재료는 ITO 또는 IZO이고, 상기 차광 전도층의 재료는 금속 또는 흑연인
것을 특징으로 하는 디스플레이 패널.
청구항 8에 있어서,
상기 제1 투명 전도층과 상기 제2 투명 전도층의 두께는 모두 8 나노미터 이상이고 15 나노미터 이하인
것을 특징으로 하는 디스플레이 패널.
청구항 8에 있어서,
상기 차광 전도층의 두께는 80 나노미터 이상이고 120 나노미터 이하인
것을 특징으로 하는 디스플레이 패널.
청구항 1 내지 청구항 15 중 어느 한 항에 따른 디스플레이 패널을 포함하는
것을 특징으로 하는 디스플레이 장치.
기판을 제공하는 단계;
상기 기판 상에 전극층을 형성하는 단계; 및
상기 전극층 상에 픽셀 정의층을 형성하는 단계를 포함하되,
상기 픽셀 정의층 내에는 상기 전극층과 대응하게 구성된 관통홀이 구비되고, 상기 관통홀은 상기 픽셀 정의층을 관통하여 상기 전극층에 닿으며,
상기 기판 상에 전극층을 형성하는 단계는, 상기 기판 상에 제1 투명 전도층 및 차광 전도층이 적층되도록 형성하는 단계를 포함하되,
상기 전극층의 적층 방향을 따른, 상기 제1 투명 전도층의 상기 기판 상 정투영 면적은 상기 차광 전도층의 상기 기판 상 정투영 면적보다 큰
것을 특징으로 하는 디스플레이 패널 제조 방법.
청구항 17에 있어서,
상기 기판 상에 전극층을 형성하는 단계는,
상기 차광 전도층의, 상기 제1 투명 전도층에서 떨어진 표면에 제2 투명 전도층을 형성하는 단계를 더 포함하는
것을 특징으로 하는 디스플레이 패널 제조 방법.
청구항 18에 있어서,
상기 기판 상에 전극층을 형성하는 단계는,
S1: 상기 기판 상에 제1 투명 전도층을 형성하고, 상기 제1 투명 전도층 상에 차광 전도층을 형성하고, 상기 차광 전도층 상에 제2 투명 전도층을 형성하고, 상기 제2 투명 전도층 상에 포토레지스트층을 형성하는 단계;
S2: 상기 토레지스트층을 패터닝하여, 상기 제2 투명 전도층 상에 제1 포토레지스트 영역, 제2 포토레지스트 영역 및 포토레지스트 프리 영역을 형성하는 단계 - 상기 제2 포토레지스트 영역 표면의 포토레지스트층 두께는 상기 제1 포토레지스트 영역 표면의 포토레지스트층 두께보다 작음 - ;
S3: 상기 포토레지스트 프리 영역의 상기 제1 투명 전도층, 상기 차광 전도층 및 상기 제2 투명 전도층을 제거하는 단계;
S4: 상기 제2 포토레지스트 영역 표면의 포토레지스트층을 제거하는 단계;
S5: 상기 제2 포토레지스트 영역의 상기 차광 전도층 및 상기 제2 투명 전도층을 제거하는 단계; 및
S6: 상기 제1 포토레지스트 영역 표면의 포토레지스트층을 제거하는 단계를 포함하는
것을 특징으로 하는 디스플레이 패널 제조 방법.
청구항 19에 있어서,
상기 토레지스트층을 패터닝하여, 상기 제2 투명 전도층 상에 제1 포토레지스트 영역, 제2 포토레지스트 영역 및 포토레지스트 프리 영역을 형성하는 단계는, 마스크 플레이트를 이용하여 상기 포토레지스트층을 패터닝하는 단계를 포함하되,
상기 마스크 플레이트는 완전투광성 영역, 반투광성 영역 및 차광성 영역을 포함하되, 상기 완전투광성 영역의 투명도는 상기 차광성 영역의 투명도보다 크고 상기 완전투광성 영역의 투명도보다 작으며, 상기 포토레지스트 프리 영역은 상기 완전투광성 영역 하측에 형성되고, 상기 제2 포토레지스트 영역은 상기 반투광성 영역의 하측에 형성되고, 상기 제1 포토레지스트 영역은 상기 차광성 영역의 하측에 형성되는
것을 특징으로 하는 디스플레이 패널 제조 방법.