KR20210061318A - 인캡슐런트로부터 연장되어 나오는 전기 컴포넌트 단자를 갖는 sip를 형성하는 반도체 장치 및 그 방법 - Google Patents

인캡슐런트로부터 연장되어 나오는 전기 컴포넌트 단자를 갖는 sip를 형성하는 반도체 장치 및 그 방법 Download PDF

Info

Publication number
KR20210061318A
KR20210061318A KR1020210063346A KR20210063346A KR20210061318A KR 20210061318 A KR20210061318 A KR 20210061318A KR 1020210063346 A KR1020210063346 A KR 1020210063346A KR 20210063346 A KR20210063346 A KR 20210063346A KR 20210061318 A KR20210061318 A KR 20210061318A
Authority
KR
South Korea
Prior art keywords
electrical component
electrical
carrier
encapsulant
semiconductor
Prior art date
Application number
KR1020210063346A
Other languages
English (en)
Other versions
KR102457900B1 (ko
Inventor
진희 정
오한 김
인상 윤
Original Assignee
스태츠 칩팩 피티이. 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스태츠 칩팩 피티이. 엘티디. filed Critical 스태츠 칩팩 피티이. 엘티디.
Publication of KR20210061318A publication Critical patent/KR20210061318A/ko
Application granted granted Critical
Publication of KR102457900B1 publication Critical patent/KR102457900B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/95001—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/9512—Aligning the plurality of semiconductor or solid-state bodies
    • H01L2224/95136—Aligning the plurality of semiconductor or solid-state bodies involving guiding structures, e.g. shape matching, spacers or supporting members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

반도체 장치는 캐리어 위에 접착제 층이 형성된 캐리어를 갖는다. 캐리어 또는 접착제 층 상에 전기 컴포넌트를 배치하기 위한 정렬 마크가 제공된다. 전기 컴포넌트의 단자를 접착제 층 내로 가압함으로써 전기 컴포넌트가 접착제 층상에 배치된다. 전기 컴포넌트는 반도체 다이, 개별 컴포넌트, 전자 모듈 및 반도체 패키지 일 수 있다. 리드 프레임은 접착제 층 위에 배치된다. 차폐층은 전기 컴포넌트 위에 형성된다. 인캡슐런트는 전기 컴포넌트 위에 증착된다. 캐리어 및 접착제 층은 전기 컴포넌트의 단자가 전기적 상호 연결을 위해 인캡슐런트로부터 연장되어 나오도록 제거된다. 기판은 다수의 전도성 트레이스를 포함한다. 반도체 소자는 기판 상에 배치되며 전기 컴포넌트의 단자가 전도성 트레이스와 접촉한다.

Description

인캡슐런트로부터 연장되어 나오는 전기 컴포넌트 단자를 갖는 SIP를 형성하는 반도체 장치 및 그 방법{Semiconductor device and method of forming SIP with electrical component terminals extending out from encapsulant}
본 출원은 2016년 8월 31일자로 출원된 미국 가출원 제62/382,005호를 우선권 주장의 기초로하며, 상기 출원은 본원에 참고로 인용된다.
본 발명은 일반적으로 반도체 장치에 관한 것으로, 보다 상세하게는 인캡슐런트 (encapsulant)로부터 연장되어 나오는 전기 컴포넌트의 단자를 갖는 SIP 형성 방법 및 그 반도체 장치에 관한 것이다.
반도체 장치는 현대 전자 제품에서 흔히 발견된다. 반도체 장치는 신호 처리, 고속 계산, 전자기 신호의 송수신, 전자 장치 제어, 광전자 및 텔레비전 디스플레이용 시각적 이미지 생성과 같은 광범위한 기능을 수행한다. 반도체 장치는 통신, 전력 변환, 네트워크, 컴퓨터, 엔터테인먼트 및 소비자 제품 분야에서 볼 수 있다. 반도체 장치는 군사용 애플리케이션, 항공, 자동차, 산업용 컨트롤러 및 사무용품에도 사용된다.
좁은 공간에서의 고밀도 및 확장된 전기 기능을 위해 다중 반도체 다이 및 개별 전기 컴포넌트가 시스템 인 패키지(SIP) 모듈에 통합될 수 있다. 반도체 다이 및 개별 컴포넌트들은 구조적 지지 및 전기적 상호 연결을 위해 모듈 기판에 장착된다. 인캡슐런트는 반도체 다이, 개별 컴포넌트 및 모듈 기판 위에 증착된다. SIP 모듈 기판은 다음 통합 단계에서 보드에 물리적으로 장착되고 전기적으로 연결된다. 반도체 다이 및 개별 부품은 기본 모듈 기판을 통해 보드와 전기적으로 상호 연결된다.
기본 모듈 기판이 더 얇아짐에 따라, 캐리어는 종종 모듈 기판을 적절히 취급하고 제조 공정 동안 임의의 컴포넌트에대한 손상을 피하기 위해 요구된다. 반도체 다이 및 개별 컴포넌트를 모듈 기판에 장착하는 작업은 솔더 페이스트 인쇄, 컴포넌트 부착, 리플로우 및 기타 복잡하고 값 비싼 단계를 수반한다. 모듈 기판 및 관련 프로세싱은 총 패키지 비용의 상당 부분을 차지한다. 모듈 기판이 없는 SIP 설계는 비용이 적게 들고 제조하기가 쉽다.
도 1a-1c는 쏘 스트리트(saw street)에 의해 분리된 다수 반도체 다이를 갖는 반도체 웨이퍼를 도시한 도면.
도 2a-2i는 전기 컴포넌트 단자가 인캡슐런트로부터 연장된 SIP를 형성하는 공정을 도시한 도면.
도 3은 전기 인터커넥트를 위해 PCB에 장착된 SIP를 도시한 도면.
도 4는 SIP 위에 형성된 차폐층을 도시한 도면.
도 5는 리드프레임 위에 형성된 인터커넥트 접착 재료 그리고 인캡슐런트로부터 연장되어 나오는 전기 컴포넌트를 도시한 도면.
도 6은 PCB 표면에 장착된 상이한 타입의 패키지를 갖는 PCB를 도시한 도면.
본 발명은 도면을 참조하여 이하의 설명에서 하나 이상의 실시 예로 설명되며, 동일한 도면 부호는 동일하거나 유사한 요소를 나타낸다. 본 발명은 본 발명의 목적을 달성하기 위한 최선의 형태로 설명되지만, 당업자는 다음의 개시 및 도면에 의해 뒷받침되는 첨부된 특허 청구 범위 및 그 등가물에 의해 정의되는 본 발명의 사상 및 보호 범위 내에 포함될 수 있는 대안, 수정 및 등가물을 포함하는 것으로 의도된다는 것을 이해할 것이다. 본원 명세서에서 사용된 용어 "반도체 다이"는 단수 및 다수 형태의 단어를 모두 지칭하며, 따라서 단일 반도체 장치 및 다수의 반도체 장치 모두를 지칭할 수 있다.
반도체 장치는 일반적으로 프런트 엔드(front-end) 제조와 백 엔드(back-end) 제조라는 두 가지 복잡한 제조 프로세스를 사용하여 제조된다. 프론트 엔드 제조는 반도체 웨이퍼의 표면상에 다수의 다이를 형성하는 것을 포함한다. 웨이퍼 상의 각 다이는 능동 및 수동 전기 컴포넌트를 포함하며, 이들은 능동 전기 회로를 형성하도록 전기적으로 연결된다. 트랜지스터 및 다이오드와 같은 능동 전기 컴포넌트에는 전류의 흐름을 제어할 수 있는 기능이 있다. 커패시터, 인덕터 및 저항과 같은 수동 전기 구성 컴포넌트는 전기 회로 기능을 수행하는 데 필요한 전압과 전류 사이의 관계를 만든다.
백 엔드 제조는 완성된 웨이퍼를 개별 반도체 다이로 절단하거나 단일화하고 구조적 지지, 전기적 상호 연결 및 환경 절연을 위해 반도체 다이를 패키징하는 것을 말한다. 반도체 다이를 단일화하기 위해, 웨이퍼는 쏘 스트리트(saw streets) 또는 스크라이브(scribes)라 불리는 웨이퍼의 비-기능 영역을 따라 스코어되고 파단된다. 웨이퍼는 레이저 절삭 공구 또는 쏘 블레이드를 사용하여 단일화된다. 단일화 이후에, 개별 반도체 다이는 다른 시스템 컴포넌트와의 상호 접속을 위해 핀 또는 접촉 패드를 포함하는 패키지 기판에 장착된다. 다음에 반도체 다이 위에 형성된 접촉 패드는 패키지 내의 접촉 패드에 연결된다. 전기적 연결은 전도성 층, 범프, 스터드 범프, 전도성 페이스트 또는 와이어 본드로 만들 수 있다. 인캡슐런트 또는 다른 몰딩 재료가 물리적 지지 및 전기적 절연을 제공하기 위해 패키지 위에 증착된다. 다음에 완성된 패키지는 전기 시스템에 삽입되며 반도체 장치의 기능이 다른 시스템 컴포넌트에서 사용될 수 있다.
도 1a는 실리콘, 게르마늄, 알루미늄 인화물, 알루미늄 비화물, 갈륨 비소, 갈륨 나이트 라이드, 인화 인듐, 실리콘 카바이드 또는 구조적 지지를 위한 다른 벌크 물질과 같은 베이스 기판 재료(102)를 갖는 반도체 웨이퍼(100)를 도시한다.
다수의 반도체 다이 또는 컴포넌트(104)는 비-활성, 인터-다이 웨이퍼 영역 또는 쏘 스트리트(saw street)(106)에 의해 분리된 웨이퍼(100) 상에 형성된다. 쏘 스트리트(106)는 반도체 웨이퍼 (100)를 개개의 반도체 다이(104)로 단일화하기 위한 절단 영역을 제공한다. 일 실시 예에서, 반도체 웨이퍼(100)는 100-450 밀리미터(mm)의 폭 또는 직경을 갖는다.
도 1b는 반도체 웨이퍼(100) 일부분의 단면도를 도시한다. 각각의 반도체 다이 (104)는 능동 소자, 수동 소자, 전도성 층으로 구현된 아날로그 또는 디지털 회로를 포함하는 활성 표면(110) 그리고 백(back) 또는 비활성 표면(108), 그리고 다이 내에 형성되고 다이의 전기적 디자인 및 기능에 따라 전기적으로 상호 연결되는 유전체 층을 갖는다. 예를 들어, 회로는 하나 이상의 디지털 신호 프로세서(DSP), 주문형 집적 회로 (ASIC), 메모리 또는 다른 신호 처리 회로와 같은 아날로그 회로 또는 디지털 회로를 구현하기 위해 능동 표면(110) 내에 형성된 하나 이상의 트랜지스터, 다이오드 및 다른 회로 소자를 포함할 수 있다. 반도체 다이(104)는 또한 RF 신호 처리를 위해 인덕터, 캐패시터 및 저항기와 같은 IPD를 포함할 수 있다.
전기 전도성 층(112)은 PVD, CVD, 전해 도금, 무전해(electroless무전해) 도금 공정 또는 다른 적절한 금속 증착 공정을 사용하여 활성 표면(110) 위에 형성된다. 전도성 층 (112)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag) 또는 다른 적절한 전도성 재료의 하나 이상의 층일 수 있다. 전도성 층(112)은 능동 표면(110)상의 회로에 전기적으로 연결된 접촉 패드로서 동작한다.
전기 전도성 범프 재료는 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 인쇄 공정을 사용하여 전도성 층(112) 위에 증착된다. 범프 재료는 선택적인 플럭스 용액과 함께 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 이들의 조합 일 수 있다. 예를 들어, 범프 재료는 공융 Sn/Pb, 하이 리드 솔더 또는 무연 솔더 일 수 있다. 범프 재료는 적절한 부착 또는 접착 공정을 사용하여 전도성 층(112)에 접착된다. 일 실시 예에서, 범프 재료는 볼 또는 범프(114)를 형성하기 위해 범프 재료의 용융점 이상으로 범프 재료를 가열함으로써 리플로우 된다. 한 실시 예에서 범프(114)는 또한 습윤 층, 배리어 층 및 접착제 층을 갖는 UBM(under bump metallization) 위에 형성된다. 범프(114)는 또한 전도성 층(112)에 압축 결합 되거나 열 압착 결합 될 수 있다. 범프(114)는 전도성 층(112) 위에 형성될 수 있는 한 유형의 상호 접속 구조를 나타낸다. 상호 접속 구조는 또한 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 다른 전기적 상호 연결을 사용할 수 있다.
도 1c에 도시된 바와 같이, 반도체 웨이퍼(100)는 쏘 블레이드 또는 레이저 절삭 공구(118)를 사용하여 쏘 스트리트(106)를 통해 개개의 반도체 다이(104)로 단일화된다. 개별 반도체 다이(104)는 KGD 포스트 싱귤레이션(post singulation)의 식별을 위해 검사되고 전기적으로 테스트될 수 있다.
도 2a 내지 도 2i는 인캡슐런트로부터 연장되어 나오는(extending out) 전기 컴포넌트의 단자를 갖는 SIP를 형성하는 프로세스를 도시한다. 도 2a는 플라스틱, 폴리머, 베릴륨 산화물, 유리 또는 구조적 지지를 위한 다른 적절한 저비용의 경질 재료와 같은 희생 베이스 재료(base material)를 함유하는 임시 기판 또는 캐리어(120)의 단면도를 도시한다. 일 실시 예에서, 캐리어(120)는 페놀 계면, 에폭시, 수지, 우븐 유리(woven glass), 매트 유리, 폴리에스테르 및 기타 보강 섬유 또는 직물의 조합과 함께 폴리 테트라 플루오르 에틸렌 예비 함침(프리프레그), FR-4, FR-1, CEM-1 또는 CEM-3 중 하나 이상의 적층된 층으로 만들어진다. 접착제 층(122)은 캐리어(120)의 표면(124) 위에 형성된다. 접착제 층(122)은 실리콘 접착제, 아크릴 접착제 또는 폴리이미드베이스 필름 일 수 있다. 리드 프레임(128)은 캐리어(120) 상의 접착제 층(122) 위에 위치된다. 도 2b는 접착제 층(122)을 갖는 캐리어(120)에 부착된 리드 프레임(128)을 도시한다.
도 2c에 도시된 바와 같이, 전기 컴포넌트(130)는 정렬 마크(alignment marks)와 함께 픽 앤드 플레이스(pick and place) 동작을 사용하여 캐리어(120) 상의 접착제 층(122) 위에 위치되며, 다음으로 접착제 층과 함께 캐리어에 부착된다. 특히, 전기 컴포넌트(130)는 도 2d에 도시된 바와 같이, 기준 마커와 같은 고유한 마크(131)를 사용하여 캐리어(120)상의 특정 위치에 정렬된다. 정렬 마크(131)는 가이드 프레임 디자인의 일부로서 유닛 및 프레임 윤곽을 따라 할당된다.
도 2e는 캐리어(120) 주위에 배치된 링으로서 구현된 리드 프레임(129)을 갖는 다른 실시 예를 도시한다. 리드 프레임(129)은 Cu로 제조될 수 있다.
도 2d에 도시된 바와 같이, 각각의 전기 컴포넌트(130)는 힘 (F)으로 접착제 층 (122) 내로 가압 되어 전기 컴포넌트(130)의 전기적 상호 연결을 접착제 층(122)에 적어도 부분적으로 매립하도록 한다. 캐리어(120) 및 접착제 층(122)이 나중에 제거되는 때, 전기 컴포넌트(130)의 전기적 상호연결이 인캡슐런트로부터 연장될 것이다. 전기 컴포넌트(130)는 도 1a-1c의 반도체 기판(100)으로부터 단일화된 반도체 다이(104)를 포함하며, 활성 표면(110) 및 범프(114)가 접착제 층(122)을 향해 배향 된다. 전기 컴포넌트(130)는 인덕터, 커패시터, 저항기, 다이오드 또는 파워 트랜지스터와 같은 개별 전자 컴포넌트(132)를 포함하며, 개별 전자 컴포넌트(132)의 전기적 상호 연결 단자(136) 및 개별 전자 컴포넌트(134)의 전기적 상호 연결 단자(138)는 접착제 층을 향해 배향된다. 다른 반도체 또는 전기적 컴포넌트(130)는 전자 모듈 및 반도체 패키지를 포함할 수 있다.
도 2f는 범프(114) 및 전기적 상호 연결 단자(136 및 138)가 접착제 층 내로 연장되는 캐리어(120) 상의 접착제 층(122)에 부착된 전기 컴포넌트(130)를 도시한다. 일 실시 예에서, 반도체 다이(104a)는 접착제 층(122)에 장착되며, 범프(114)가 적어도 부분적으로 접착제 층(122) 내로 매립된다. 개별 전자 부품(132a)은 접착제 층(122)에 장착되고, 전기적 상호 연결 단자(136)는 접착제 층에 적어도 부분적으로 매립된다. 개별 전자 부품(132b)은 전기적 상호 연결 단자(136)가 접착제 층에 적어도 부분적으로 매립되는 접착제 층(122)에 장착된다. 반도체 다이(104b)는 접착제 층(122)에 장착되며 범프(114)가 접착제 층 내에 적어도 부분적으로 매립된다. 개별 전자 부품(134)은 접착제 층(122)에 장착되며 전기적 상호 연결 단자(138)가 접착제 층 내에 적어도 부분적으로 매립된다.
반도체 다이(104) 및 개별 전자 컴포넌트(132 및 134)는 EMI, RFI, 고조파 왜곡 및 디바이스 간 간섭에 취약한 IPD들을 포함할 수 있다. 예를 들어, 반도체 다이(104) 및 개별 전자 컴포넌트(132 및 134) 내에 포함된 IPD들은 공진기, 고역 통과 필터, 저역 통과 필터, 대역 통과 필터, 대칭 Hi-Q 공진 변압기, 튜닝 커패시터와 같은 고 주파 애플리케이션에 필요한 전기적 특징을 제공한다. EMI 및 RFI의 영향을 줄이기 위해, 차폐층(140)은 도 2g에 도시된 바와 같이 전기 컴포넌트(130) 위에 등각 적으로 적용될 수 있다. 차폐층(140)은 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적절한 전도성 재료의 하나 이상의 층일 수 있다. 선택적으로, 차폐 층(140)은 카보닐 철, 스테인레스 강, 니켈 실버, 저탄소 강, 실리콘-철 강철, 포일, 전도성 수지, 카본 블랙, 알루미늄 플레이크 및 EMI, RFI 및 기타 장치 간 간섭의 효과를 감소시킬 수 있는 복합체일 수 있다. 차폐층(140)은 외부 접지 포인트에 전기적으로 연결되어 전기 컴포넌트(130)에 대한 EMI 및 RFI의 영향을 감소시키도록 한다.
도 2h에 도시된 바와 같이, 압축 성형, 트랜스퍼 몰딩, 액체 인캡슐런트 몰딩, 진공 라미네이션, 스핀 코팅 또는 다른 적절한 방법을 사용하여 SIP(144)를 형성하도록 캐리어(120) 위의 전기 컴포넌트(130), 리드 프레임(128) 및 접착제 층(122) 위로 인캡슐런트 또는 성형 컴파운드(142)가 증착된다. 일 실시 예에서, 인캡슐런트(142)는 수평축을 따라 감소된 힘으로 수직력을 가하기 위해 압축 성형에 의해 증착된다. 압축 성형은 성형 중에 컴포넌트 이동에 대한 위험이 적다. 인캡슐런트(142)는 충전제를 갖는 에폭시 수지, 충전제를 갖는 에폭시 아크릴 레이트 또는 적절한 충전제를 갖는 중합체와 같은 중합체 복합 재료 일 수 있다. 인캡슐런트(142)는 비 전도성이고, 구조적 지지를 제공하며, 외부 소자 및 오염물로부터 반도체 소자를 환경적으로 보호한다. 특히, 전기 컴포넌트(130)는 안정한 채로 유지되고, 범프(114) 및 전기 상호 연결 단자(136 및 138)가 접착제 층(122) 내에 적어도 부분적으로 매립되어 있기 때문에 캡슐화 중에 이동하지 않거나 움직이지 않는다. 범프(114) 및 전기적 상호 연결 단자(136 및 138)가 적어도 부분적으로 접착제 층(122) 내로 연장되도록 함은 인캡슐런트(142)를 증착하는 동안 전기 컴포넌트(130)를 정 위치에 유지하도록 안정적인 앵커 포인트를 제공하도록 한다.
도 2i에서, 임시 캐리어(120) 및 접착제 층(122)은 SIP(144)를 남기는 화학적 에칭, 기계적 박리, CMP, 기계적 연삭, 열 베이크, 자외선(UV) 광, 레이저 스캐닝 또는 습윤 스트리핑(wet stripping)에 의해 제거된다. 캐리어(120) 및 접착제 층(122)을 제거함으로써 인캡슐런트(142)로부터 연장되어 나오는 범프(114) 및 전기적 상호 연결 단자(136, 138)를 남겨둔다. 범프(114) 및 전기적 상호 연결 단자(136, 138)는 외부 패키지 상호 연결과 같은 볼 그리드 어레이를 제공한다. 도 2a-2i에서 SIP(144)를 형성하는 프로세스는 종래 기술에 기재 한 바와 같은 종래의 기판 없이 간단하고 저렴한 비용으로 완성된다.
도 3은 PCB(150) 상에 형성된 전도성 트레이스(152)에 의해 전기적으로 상호 연결된 반도체 패키지 내의 전기 컴포넌트(130)를 갖는 PCB 또는 기판(150)에 장착된 SIP(144)를 도시한다. 특히, 도 2a-2i에 도시된 바의 프로세스에 의해 인캡슐런트(142)로부터 연장되어 나오는 SIP(144)의 범프(114) 및 전기적 상호 연결 단자(136, 138)가 패키지에 대한 내부 및 외부 전기적 상호 연결을 위해 전도성 트레이스(152)와 접촉한다. 예를 들어, 범프(114a)는 PCB(150)를 통해 SIP(144)의 외부 상호 연결을 위해 전도성 트레이스(152a)와 접촉한다. 범프(114b)는 상이한 전기 컴포넌트(130) 및 개별 전자 컴포넌트(132a)를 포함한다. 단자(136b)는 PCB(150)를 통해 SIP(144)의 외부 상호 연결을 위해 전도성 트레이스(152c)와 접촉한다.
도 4는 SIP(144)의 인캡슐런트(142) 및 리드 프레임(128) 위에 형성된 차폐층(160)을 도시한다. 차폐층(160)은 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적절한 전도성 재료 중 하나 이상의 층일 수 있다. 대안적으로, 차폐층(160)은 카보닐 철, 스테인레스 스틸, 니켈 실버, 저 탄소 강, 실리콘-철 강철, 포일, 전도성 수지, 카본 블랙, 알루미늄 플레이크, 및 EMI, RFI 및 기타 장치 간 간섭의 영향을 감소시킬 수 있는 혼합물일 수 있다. 차폐층(160)은, 예를 들면, 전기 컴포넌트(130)에 대한 EMI 및 RFI의 영향을 줄이기 위해 리드 프레임(128)을 통해, PCB(150) 상의 외부 접지 지점에 전기적으로 연결된다.
도 5는 PCB(150)로의 접착을 향상시키고 신뢰할 수 있는 상호 연결을 제공하기 위해 SIP(144)의 범프(114)와 전기적 상호 연결 단자(136, 138) 위에 형성된 상호 연결 접착 재료(162)를 도시한다. 이 같은 상호 연결 접착 재료(162)는 솔더 도금(solder plating), 솔더 볼 부착 또는 솔더 페이스트 인쇄일 수 있다.상기 상호 연결 접착 재료(162)는 또한, 예를 들어 차폐층을 PCB(150)에 연결시키기 위해 도 4의 차폐층(160)과 조합하여, 리드 프레임(128)에 가해질 수 있다.
도 6은 SIP(144)를 포함하는 PCB(202)의 표면상에 장착된 다수의 반도체 패키지를 갖는 칩 캐리어 기판 또는 인쇄 회로 기판(202)을 갖는 전자 컴포넌트(200)를 도시한다. 전자 장치(200)는 애플리케이션에 따라 한 타입의 반도체 패키지, 또는 다수 타입의 반도체 패키지을 가질 수 있다.
전자 장치(200)는 반도체 패키지를 사용하여 하나 이상의 전기적 기능을 수행하는 독립형 시스템일 수 있다. 대안적으로, 전자 장치(200)는 보다 큰 시스템의 하위 구성 요소 일 수 있다. 예를 들어, 전자 장치(200)는 태블릿, 셀룰러 폰, 디지털 카메라, 통신 시스템 또는 다른 전자 장치의 일부일 수 있다. 대안적으로, 전자 장치(200)는 그래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터에 삽입될 수 있는 다른 신호 처리 카드 일 수 있다. 반도체 패키지는 마이크로 프로세서, 메모리, ASIC, 논리 회로, 아날로그 회로, RF 회로, 개별 소자 또는 다른 반도체 다이 또는 전기 컴포넌트를 포함할 수 있다. 소형화 및 중량 감소는 제품이 시장에서 수용하기 위해 필수적이다. 더 높은 밀도를 달성하기 위해 반도체 소자 사이의 거리가 감소 될 수 있다.
도 6에 도시된 바와 같이, PCB(202)는 PCB 상에 장착된 반도체 패키지의 구조적 지지 및 전기적 상호 연결을 위한 일반적인 기판을 제공한다. 전도성 신호 트레이스(204)는 증발, 전해 도금, 무전해 도금, 스크린 인쇄, 또는 다른 적절한 금속 증착 프로세스를 사용하여 PCB(202)의 표면 또는 내부에 형성된다. 신호 트레이스(204)는 각각의 반도체 패키지, 장착된 구성 요소 및 다른 외부 시스템 구성 요소 사이의 전기 통신을 제공한다. 트레이스(trace)(204)는 또한 각각의 반도체 패키지에 전원 및 접지 연결을 제공한다.
일부 실시 예에서, 반도체 장치는 2개의 패키징 레벨을 갖는다. 1차 패키징은 반도체 다이를 중간 기판에 기계적 및 전기적으로 부착하기 위한 기술이다. 2차 레벨 패키징은 중간 기판을 기계적 및 전기적으로 PCB에 부착하는 것을 포함한다. 다른 실시 예에서, 반도체 장치는 다이가 기계적으로 그리고 전기적으로 PCB에 직접 장착되는 제1 레벨 패키징만을 가질 수 있다. 설명 목적으로, 접착 와이어 패키지(206) 및 플립 칩(208)을 포함하는 여러 유형의 제1 레벨 패키징이 PCB(202) 상에 도시되어있다. 또한, 볼 그리드 어레이(BGA)(210), 범프 칩 캐리어(BCC)(212), 랜드 그리드 어레이(LGA)(216), 멀티-칩 모듈(MCM)(218), 쿼드 플랫 비-납땜 패키지(QFN)(220), 쿼드 플랫 패키지(222), 임베디드 웨이퍼 레벨 볼 그리드 어레이(eWLB)(224) 및 웨이퍼 레벨 칩 스케일 패키지(WLCSP)(226)가 PCB(202) 상에 장착되어 있다. 일 실시 예에서, eWLB(224)는 팬-아웃 웨이퍼 레벨 패키지(Fo-WLP)이고 WLCSP(226)는 팬-인 웨이퍼 레벨 패키지(Fi-WLP)이다. 시스템 요구 사항에 따라, 제1 및 제2 레벨 패키징 스타일의 임의의 조합뿐만 아니라 다른 전자 컴포넌트로 구성된 반도체 패키지의 임의의 조합이 PCB(202)에 연결될 수 있다. 일부 실시 예에서, 전자 장치(200)는 단일 부착 반도체 패키지를 포함하고, 다른 실시 예는 다수의 상호 연결 패키지를 요구한다. 단일 기판 위에 하나 이상의 반도체 패키지를 결합함으로써 제조업체는 사전 제작 된 컴포넌트를 전자 장치 및 시스템에 통합할 수 있다. 반도체 패키지는 정교한 기능을 포함하고 있기 때문에, 전자 장치는 저렴한 컴포넌트와 능률적인 제조 공정을 사용하여 제조될 수 있다. 결과적으로 장치가 고장 나지 않고 제조 비용도 저렴해져 소비자 비용이 절감된다.
본 발명의 하나 이상의 실시 예들이 상세히 설명되었지만, 당업자는 하기 청구 범위에 설명된 본 발명의 범위를 벗어나지 않고 이들 실시 예들에 대한 수정 및 적용이 이루어질 수 있음을 알 것이다.

Claims (15)

  1. 캐리어를 제공하고;
    전기 컴포넌트 범프를 상기 캐리어 표면 내로 그리고 그 표면 아래로 가압함으로써 전기 컴포넌트를 상기 캐리어 위로 배치하고;
    전기 컴포넌트 위 그리고 그 둘레에 인캡슐런트를 증착하며; 그리고
    상기 캐리어를 제거하여 전기 컴포넌트의 범프가 전기적 상호 연결을 위해 반도체 장치 표면으로부터 연장되도록 함을 포함하는 반도체 장치 제조방법.
  2. 제1항에 있어서, 캐리어 위에 리드프레임을 배치함을 더욱 포함함을 특징으로 하는 반도체 장치 제조방법.
  3. 제1항에 있어서, 전기 컴포넌트가 반도체 다이, 개별 컴포넌트, 전자 모듈 및 반도체 패키지로 구성된 그룹으로부터 선택됨을 특징으로 하는 반도체 장치 제조방법.
  4. 제1항에 있어서, 전기 컴포넌트 또는 인캡슐런트 위에 차폐층을 형성함을 더욱 포함함을 특징으로 하는 반도체 장치 제조방법.
  5. 캐리어를 제공하고;
    전기 컴포넌트를 캐리어 위에 배치하고;
    전기 컴포넌트 위와 그 둘레에 인캡슐런트를 증착하며; 그리고
    상기 캐리어를 제거하고, 전기 컴포넌트의 단자가 전기적 상호 연결을 위해 반도체 장치 표면으로부터 연장되어 나오도록 함을 포함하는 반도체 장치 제조방법.
  6. 제5항에 있어서, 상기 캐리어 위에 리드프레임을 더욱 포함함을 특징으로 하는 반도체 장치 제조방법.
  7. 제5항에 있어서, 상기 캐리어 위에 접착제 층을 형성함을 더욱 포함함을 특징으로 하는 반도체 장치 제조방법.
  8. 제7항에 있어서, 전기 컴포넌트 단자를 상기 접착제 층 내로 가압함을 더욱 포함함을 특징으로 하는 반도체 장치 제조방법.
  9. 제5항에 있어서, 전기 컴포넌트가 반도체 다이, 개별 컴포넌트, 전자 모듈 및 반도체 패키지로 구성된 그룹으로부터 선택됨을 특징으로 하는 반도체 장치 제조방법.
  10. 제5항에 있어서, 전기 컴포넌트 또는 인캡슐런트 위에 차폐층을 형성함을 더욱 포함함을 특징으로 하는 반도체 장치 제조방법.
  11. 전기 컴포넌트; 그리고
    전기 컴포넌트 위에 그리고 그 둘레에 증착되는 인캡슐런트를 포함하며,
    전기 컴포넌트 단자가 반도체 장치 표면으로부터 바깥 방향으로 연장되는 반도체 장치.
  12. 제11항에 있어서, 캐리어 위에 배치된 리드프레임을 더욱 포함함을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서, 상기 인캡슐런트 위에 형성된 차폐 층을 더욱 포함함을 특징으로 하는 반도체 장치.
  14. 제11항에 있어서, 전기 컴포넌트가 반도체 다이, 개별 컴포넌트, 전자 모듈 및 반도체 패키지로 구성된 그룹으로부터 선택됨을 특징으로 하는 반도체 장치.
  15. 제11항에 있어서, 상기 전기 컴포넌트 위에 형성된 차폐 층을 더욱 포함함을 특징으로 하는 반도체 장치.
KR1020210063346A 2016-08-31 2021-05-17 인캡슐런트로부터 연장되어 나오는 전기 컴포넌트 단자를 갖는 sip를 형성하는 반도체 장치 및 그 방법 KR102457900B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201662382005P 2016-08-31 2016-08-31
US62/382,005 2016-08-31
US15/686,584 US10418341B2 (en) 2016-08-31 2017-08-25 Semiconductor device and method of forming SIP with electrical component terminals extending out from encapsulant
US15/686,584 2017-08-25
KR1020170110003A KR102255557B1 (ko) 2016-08-31 2017-08-30 인캡슐런트로부터 연장되어 나오는 전기 컴포넌트 단자를 갖는 sip를 형성하는 반도체 장치 및 그 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020170110003A Division KR102255557B1 (ko) 2016-08-31 2017-08-30 인캡슐런트로부터 연장되어 나오는 전기 컴포넌트 단자를 갖는 sip를 형성하는 반도체 장치 및 그 방법

Publications (2)

Publication Number Publication Date
KR20210061318A true KR20210061318A (ko) 2021-05-27
KR102457900B1 KR102457900B1 (ko) 2022-10-24

Family

ID=61243454

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020170110003A KR102255557B1 (ko) 2016-08-31 2017-08-30 인캡슐런트로부터 연장되어 나오는 전기 컴포넌트 단자를 갖는 sip를 형성하는 반도체 장치 및 그 방법
KR1020210063346A KR102457900B1 (ko) 2016-08-31 2021-05-17 인캡슐런트로부터 연장되어 나오는 전기 컴포넌트 단자를 갖는 sip를 형성하는 반도체 장치 및 그 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020170110003A KR102255557B1 (ko) 2016-08-31 2017-08-30 인캡슐런트로부터 연장되어 나오는 전기 컴포넌트 단자를 갖는 sip를 형성하는 반도체 장치 및 그 방법

Country Status (3)

Country Link
US (2) US10418341B2 (ko)
KR (2) KR102255557B1 (ko)
TW (1) TWI719248B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10804119B2 (en) 2017-03-15 2020-10-13 STATS ChipPAC Pte. Ltd. Method of forming SIP module over film layer
CN108601241B (zh) * 2018-06-14 2021-12-24 环旭电子股份有限公司 一种SiP模组及其制造方法
US10978421B2 (en) * 2018-09-04 2021-04-13 Ningbo Semiconductor International Corporation Wafer-level packaging method and package structure
KR20210033010A (ko) * 2018-10-30 2021-03-25 양쯔 메모리 테크놀로지스 씨오., 엘티디. Ic 패키지
DE102019118174B3 (de) 2019-07-04 2020-11-26 Infineon Technologies Ag Verarbeitung von einem oder mehreren trägerkörpern und elektronischen komponenten durch mehrfache ausrichtung
US11600687B2 (en) * 2020-03-13 2023-03-07 Samsung Display Co., Ltd. Electronic device package and display device including the same
KR20210132363A (ko) * 2020-04-27 2021-11-04 에스케이하이닉스 주식회사 메모리 칩 및 메모리 컨트롤러를 포함하는 메모리 패키지
US11393698B2 (en) 2020-12-18 2022-07-19 STATS ChipPAC Pte. Ltd. Mask design for improved attach position
CN112701096A (zh) * 2020-12-22 2021-04-23 杰群电子科技（东莞）有限公司 一种半导体模组封装工艺及半导体模组

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120146181A1 (en) * 2010-12-10 2012-06-14 Stats Chippac, Ltd. Semiconductor Device and Method of Forming an Inductor Within Interconnect Layer Vertically Separated from Semiconductor Die
US20130341784A1 (en) * 2012-06-21 2013-12-26 Stats Chippac, Ltd. Semiconductor Device and Method of Forming an Embedded SOP Fan-Out Package
US20140332937A1 (en) * 2007-04-30 2014-11-13 Markus Brunnbauer Workpiece with semiconductor chips, semiconductor device and method for producing a workpiece with semiconductor chips

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6001671A (en) 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
US8048781B2 (en) 2008-01-24 2011-11-01 National Semiconductor Corporation Methods and systems for packaging integrated circuits
US7977161B2 (en) * 2008-11-17 2011-07-12 Infineon Technologies Ag Method of manufacturing a semiconductor package using a carrier
KR20100109241A (ko) * 2009-03-31 2010-10-08 삼성전자주식회사 칩 적층 패키지 및 그 제조방법
US8021930B2 (en) * 2009-08-12 2011-09-20 Stats Chippac, Ltd. Semiconductor device and method of forming dam material around periphery of die to reduce warpage
US9214610B2 (en) 2012-08-24 2015-12-15 Tsmc Solid State Lighting Ltd. Method and apparatus for fabricating phosphor-coated LED dies
CN104603932A (zh) 2012-12-21 2015-05-06 松下知识产权经营株式会社 电子部件封装件及其制造方法
KR101809521B1 (ko) * 2015-09-04 2017-12-18 주식회사 네패스 반도체 패키지 및 그 제조방법
US10535611B2 (en) * 2015-11-20 2020-01-14 Apple Inc. Substrate-less integrated components

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140332937A1 (en) * 2007-04-30 2014-11-13 Markus Brunnbauer Workpiece with semiconductor chips, semiconductor device and method for producing a workpiece with semiconductor chips
US20120146181A1 (en) * 2010-12-10 2012-06-14 Stats Chippac, Ltd. Semiconductor Device and Method of Forming an Inductor Within Interconnect Layer Vertically Separated from Semiconductor Die
US20130341784A1 (en) * 2012-06-21 2013-12-26 Stats Chippac, Ltd. Semiconductor Device and Method of Forming an Embedded SOP Fan-Out Package

Also Published As

Publication number Publication date
US20180061806A1 (en) 2018-03-01
US10629565B2 (en) 2020-04-21
KR102255557B1 (ko) 2021-05-25
KR102457900B1 (ko) 2022-10-24
TWI719248B (zh) 2021-02-21
US10418341B2 (en) 2019-09-17
US20190355695A1 (en) 2019-11-21
TW201826404A (zh) 2018-07-16
KR20180025820A (ko) 2018-03-09

Similar Documents

Publication Publication Date Title
KR102285309B1 (ko) 임베디드 다이 기판 및 임베디드 다이 기판을 가진 시스템-인-패키지(SiP) 모듈을 형성하는 반도체 디바이스 및 방법
KR102457900B1 (ko) 인캡슐런트로부터 연장되어 나오는 전기 컴포넌트 단자를 갖는 sip를 형성하는 반도체 장치 및 그 방법
US10790268B2 (en) Semiconductor device and method of forming a 3D integrated system-in-package module
US11587882B2 (en) Molded laser package with electromagnetic interference shield and method of making
US11367690B2 (en) Semiconductor device and method of forming an integrated SiP module with embedded inductor or package
KR102582827B1 (ko) 차폐층에 향상된 접촉을 갖기 위한 도전성 비아를 형성하는 반도체 디바이스 및 방법
US11342294B2 (en) Semiconductor device and method of forming protrusion e-bar for 3D SiP
CN115706086A (zh) 半导体器件和使用支撑框架来堆叠器件的方法
US20230207485A1 (en) Selective EMI Shielding Using Preformed Mask with Fang Design
KR20230107754A (ko) 필름 층 위에 sip 모듈을 형성하는 반도체 디바이스및 그 방법
US20240096770A1 (en) Integrated Antenna-In-Package Structure
KR20240046016A (ko) 내장된 전기 구성요소를 갖는 하이브리드 기판의 적층 방법 및 반도체 장치
KR20240009340A (ko) 전기 커넥터의 오염을 피하기 위한 2개 단계의 공정에서 emi 차폐 재료를 형성하는 반도체 디바이스 및 그 방법
CN117727719A (zh) 半导体装置和堆叠混合基底的方法
CN117219620A (zh) 使用fod材料的选择性屏蔽的半导体器件和方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant