KR20210061252A - 트랜지스터, 이의 제조 방법, 및 이를 포함하는 삼진 인버터 - Google Patents

트랜지스터, 이의 제조 방법, 및 이를 포함하는 삼진 인버터 Download PDF

Info

Publication number
KR20210061252A
KR20210061252A KR1020200087155A KR20200087155A KR20210061252A KR 20210061252 A KR20210061252 A KR 20210061252A KR 1020200087155 A KR1020200087155 A KR 1020200087155A KR 20200087155 A KR20200087155 A KR 20200087155A KR 20210061252 A KR20210061252 A KR 20210061252A
Authority
KR
South Korea
Prior art keywords
pair
constant current
pattern
patterns
gate
Prior art date
Application number
KR1020200087155A
Other languages
English (en)
Other versions
KR102336609B1 (ko
Inventor
김경록
장지원
정재원
최영은
김우석
Original Assignee
울산과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 울산과학기술원 filed Critical 울산과학기술원
Priority to PCT/KR2020/016414 priority Critical patent/WO2021101288A1/ko
Priority to US17/636,328 priority patent/US20220285484A1/en
Publication of KR20210061252A publication Critical patent/KR20210061252A/ko
Application granted granted Critical
Publication of KR102336609B1 publication Critical patent/KR102336609B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1058—Channel region of field-effect devices of field-effect transistors with PN junction gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

트랜지스터는 제1 방향을 따라 연장하는 게이트 전극, 제1 방향과 교차하는 제2 방향을 따라 게이트 전극을 관통하는 채널 패턴, 채널 패턴과 게이트 전극 사이에 제공되는 게이트 절연막, 게이트 전극의 양 측면들 상에 제공되는 한 쌍의 소스/드레인 패턴들, 및 한 쌍의 소스/드레인 패턴들 사이에서, 채널 패턴에 제1 방향 및 제2 방향에 교차하는 제3 방향을 따라 중첩하는 정전류 형성 패턴을 포함하되, 채널 패턴 및 정전류 형성 패턴은 한 쌍의 소스/드레인 패턴들에 전기적으로 연결된다.

Description

트랜지스터, 이의 제조 방법, 및 이를 포함하는 삼진 인버터{TRANSISTOR ELEMENT, METHOD OF FACBRICATING THE SAME, AND TERNARY INVERTER DEVICE INCLUDING THE SAME}
본 개시는 트랜지스터, 트랜지스터 제조 방법, 및 삼진 인버터에 관한 것이다.
종래 2진수 논리 기반의 디지털 시스템은 많은 양의 데이터를 빠르게 처리하기 위하여 CMOS 소자의 소형화를 통한 정보의 밀도 (bit density) 높이는데 주력하였다. 하지만 최근 30 nm 이하로 집적되면서 양자적 터널링 효과에 의한 누설전류와 전력 소비의 증가로 인해 bit density 를 높이는데 제약을 받았다. 이러한 bit density의 한계를 극복하기 위하여 다중 값 논리 (multi-valued logic) 중 하나인 3진수 논리 소자 및 회로에 대한 관심이 급증하고 있으며, 특히 3진수 논리 구현을 위한 기본 단위로써 표준 3진수 인버터(STI)에 대한 개발이 활발하게 진행되어 오고 있다. 하지만 하나의 전압원에 두 개의 CMOS를 사용하는 기존의 2진수 인버터와 달리, STI에 관한 종래 기술들은 보다 많은 전압원을 필요로 하거나 복잡한 회로 구성이 요구 되는 문제점이 있다.
해결하고자 하는 과제는 정전류를 갖는 트랜지스터를 제공하는 것에 있다.
해결하고자 하는 과제는 정전류를 갖는 트랜지스터를 제조하는 방법을 제공하는 것에 있다.
해결하고자 하는 과제는 정전류를 갖는 삼진 인버터를 제공하는 것에 있다.
다만, 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.
일 측면에 있어서, 제1 방향을 따라 연장하는 게이트 전극; 상기 제1 방향과 교차하는 제2 방향을 따라 상기 게이트 전극을 관통하는 채널 패턴; 상기 채널 패턴과 상기 게이트 전극 사이에 제공되는 게이트 절연막; 상기 게이트 전극의 양 측면들 상에 제공되는 한 쌍의 소스/드레인 패턴들; 및 상기 한 쌍의 소스/드레인 패턴들 사이에서, 상기 채널 패턴에 상기 제1 방향 및 상기 제2 방향에 교차하는 제3 방향을 따라 중첩하는 정전류 형성 패턴;을 포함하되, 상기 채널 패턴 및 상기 정전류 형성 패턴은 상기 한 쌍의 소스/드레인 패턴들에 전기적으로 연결되는 트랜지스터가 제공될 수 있다.
상기 정전류 형성 패턴은 상기 한 쌍의 소스/드레인 패턴들 중 드레인과 상기 정전류 형성 패턴 사이에 정전류를 생성하고, 상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적일 수 있다.
상기 정전류 형성 패턴은 제1 도전형을 갖고, 상기 한 쌍의 소스/드레인 패턴들은 상기 제1 도전형과 다른 제2 도전형을 가지며, 상기 정전류 형성 패턴의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
상기 정전류 형성 패턴은 상기 한 쌍의 소스/드레인 패턴들에 직접 접할 수 있다.
상기 정전류 형성 패턴과 상기 한 쌍의 소스/드레인 패턴들 사이에 전기장이 형성되고, 상기 전기장의 세기는 106 V/cm 이상일 수 있다.
상기 게이트 절연막은 상기 게이트 전극 및 상기 한 쌍의 소스/드레인 패턴들 사이로 연장될 수 있다.
상기 정전류 형성 패턴의 측면 상에 제공되는 소자 분리 패턴;을 더 포함하되, 상기 정전류 형성 패턴 및 상기 소자 분리 패턴은 상기 제1 방향을 따라 배열될 수 있다.
상기 정전류 형성 패턴은 상기 소자 분리 패턴의 상면으로부터 돌출될 수 있다.
상기 게이트 전극의 양 측면들 상에 제공되는 한 쌍의 게이트 스페이서들;을 더 포함하되, 상기 한 쌍의 게이트 스페이서들은 상기 한 쌍의 소스/드레인 패턴들과 상기 게이트 전극 사이에 제공될 수 있다.
상기 정전류 형성 패턴은 상기 제2 방향을 따라 연장되어, 상기 한 쌍의 소스/드레인 패턴들의 바닥면들 상에 제공될 수 있다.
채널 패턴은 복수 개로 제공되고, 상기 복수 개의 채널 패턴들은 상기 제1 방향 및 상기 제2 방향에 교차하는 제3 방향을 따라 서로 이격될 수 있다.
일 측면에 있어서, 기판 상에 정전류 형성 패턴 및 한 쌍의 소자 분리 패턴들을 형성하는 것; 상기 정전류 형성 패턴 및 상기 한 쌍의 소자 분리 패턴들 상에 게이트 구조체를 형성하는 것; 및 상기 게이트 구조체의 양 측면들 상에 한 쌍의 소스/드레인 패턴들을 각각 형성하는 것;을 포함하되, 상기 게이트 구조체는, 게이트 전극, 상기 게이트 전극의 양 측면들 상에 제공되는 한 쌍의 게이트 스페이서들, 상기 게이트 전극 및 상기 한 쌍의 게이트 스페이서들을 관통하는 채널 패턴들, 및 상기 채널 패턴들과 상기 게이트 전극 사이에 형성되는 게이트 절연막을 포함하고, 상기 정전류 형성 패턴은 상기 한 쌍의 소자 분리 패턴들 사이에 형성되고, 상기 채널 패턴들은 상기 한 쌍의 소스/드레인 패턴들에 전기적으로 연결되는 트랜지스터 제조 방법이 제공될 수 있다.
상기 게이트 구조체를 형성하는 것은: 상기 정전류 형성 패턴 상에 교대로 적층된 희생 패턴들 및 상기 채널 패턴들을 포함하는 적층 패턴을 형성하는 것; 상기 적층 패턴 상에 상기 적층 패턴과 교차하는 더미 게이트 패턴을 형성하는 것; 상기 더미 게이트 패턴의 양 측면들 상에 상기 한 쌍의 게이트 스페이서들을 각각 형성하는 것; 상기 더미 게이트 패턴을 제거하는 것; 상기 희생 패턴들을 제거하는 것; 상기 채널 패턴들의 표면들 상에 게이트 절연막을 형성하는 것; 및 상기 한 쌍의 게이트 스페이서들 사이에 게이트 전극을 형성하는 것;을 포함할 수 있다.
상기 게이트 절연막은 상기 더미 게이트 패턴을 제거하는 것 및 상기 희생 패턴을 제거하는 것에 의해 노출되는 상기 정전류 형성 패턴, 상기 한 쌍의 소스/드레인 패턴들, 상기 한 쌍의 게이트 스페이서들, 및 상기 한 쌍의 소스/드레인 패턴들의 표면들을 덮을 수 있다.
상기 정전류 형성 패턴은 에피택시 성장 공정에 의해 형성될 수 있다.
일 측면에 있어서, 엔모스(NMOS) 트랜지스터; 및 피모스(PMOS) 트랜지스터;를 포함하되, 상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 각각은, 제1 방향을 따라 연장하는 게이트 전극, 상기 제1 방향과 교차하는 제2 방향을 따라 상기 게이트 전극을 관통하는 채널 패턴, 상기 채널 패턴과 상기 게이트 전극 사이에 제공되는 게이트 절연막, 상기 게이트 전극의 양 측면들 상에 제공되는 한 쌍의 소스/드레인 패턴들, 및 상기 한 쌍의 소스/드레인 패턴들 사이에서, 상기 채널 패턴에 상기 제1 방향 및 상기 제2 방향에 교차하는 제3 방향을 따라 중첩하는 정전류 형성 패턴을 포함하되, 상기 채널 패턴 및 상기 정전류 형성 패턴은 상기 한 쌍의 소스/드레인 패턴들에 전기적으로 연결되고, 상기 엔모스 트랜지스터의 상기 한 쌍의 소스/드레인 패턴들 중 드레인인 어느 하나 및 상기 피모스 트랜지스터의 상기 한 쌍의 소스/드레인 패턴들 중 드레인인 하나는 서로 전기적으로 연결되는 삼진 인버터가 제공될 수 있다.
상기 엔모스 트랜지스터의 상기 정전류 형성 패턴은 상기 엔모스 트랜지스터의 상기 한 쌍의 소스/드레인 패턴들 중 드레인인 상기 어느 하나와 상기 엔모스 트랜지스터의 상기 정전류 형성 패턴 사이에 정전류를 생성하고, 상기 피모스 트랜지스터의 상기 정전류 형성 패턴은 상기 피모스 트랜지스터의 상기 한 쌍의 소스/드레인 패턴들 중 드레인인 상기 어느 하나와 상기 피모스 트랜지스터의 상기 정전류 형성 패턴 사이에 정전류를 생성하고, 상기 정전류는 상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 게이트 전극둘에 인가되는 게이트 전압으로부터 독립적일 수 있다.
상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 각각에서, 상기 정전류 형성 패턴의 도핑 농도는 상기 채널 패턴의 도핑 농도보다 높고, 상기 정전류 형성 패턴의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 각각에서, 상기 정전류 형성 패턴과 상기 한 쌍의 소스/드레인 패턴들 사이에 106 V/cm 이상의 세기를 갖는 전기장이 형성될 수 있다.
상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 각각은, 상기 정전류 형성 패턴의 측면 상에 제공되는 한 쌍의 소자 분리 패턴들;을 더 포함하되, 상기 정전류 형성 패턴은 상기 한 쌍의 소자 분리 패턴들의 상면들로부터 돌출될 수 있다.
본 개시는 정전류를 갖는 트랜지스터를 제공할 수 있다.
본 개시는 정전류를 갖는 트랜지스터를 제조하는 방법을 제공할 수 있다.
본 개시는 정전류를 갖는 삼진 인버터를 제공할 수 있다.
다만, 효과는 상기 개시에 한정되지 않는다.
도 1은 예시적인 실시예들에 따른 트랜지스터의 사시도이다.
도 2는 도 1의 A-A'선을 따른 단면도이다.
도 3은 도 1의 B-B'선을 따른 단면도이다.
도 4는 본 개시에 따른 엔모스 트랜지스터들과 종래의 엔모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 5는 본 개시의 피모스 트랜지스터들과 종래의 피모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 6 내지 도 11, 도 14, 도 17, 및 도 20은 도 1 내지 도 3의 트랜지스터의 제조 방법을 설명하기 위한 사시도들이다.
도 12, 도 15, 도 18, 및 도 21은 각각 도 11, 도 14, 도 17, 및 도 20의 A-A'선을 따른 단면도들이다.
도 13, 도 16, 도 19, 및 도 22는 각각 도 11, 도 14, 도 17, 및 도 20의 B-B'선을 따른 단면도들이다.
도 23은 예시적인 실시예들에 따른 삼진 인버터의 회로도이다.
도 24는 예시적인 실시예의 삼진(Ternary) 인버터와 이진(Binary) 인버터의 게이트 전압-드레인 전류 그래프를 나타낸다.
도 25는 삼진 인버터와 이진 인버터의 입력 전압(Vin)-출력 전압(Vout) 그래프를 나타낸다.
도 26은 예시적인 실시예들에 따른 트랜지스터의 사시도이다.
도 27은 도 26의 A-A'선을 따른 단면도이다.
도 28은 예시적인 실시예들에 따른 트랜지스터의 사시도이다.
도 29는 도 28의 A-A'선을 따른 단면도이다.
도 30은 도 28의 B-B'선을 따른 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 "..부" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미할 수 있다.
도 1은 예시적인 실시예들에 따른 트랜지스터의 사시도이다. 도 2는 도 1의 A-A'선을 따른 단면도이다. 도 3은 도 1의 B-B'선을 따른 단면도이다.
도 1 내지 도 3을 참조하면, 트랜지스터(10)가 제공될 수 있다. 트랜지스터(10)는 기판(100), 정전류 형성 패턴(200), 한 쌍의 소자 분리 패턴들(ST), 한 쌍의 소스/드레인 패턴들(SD), 게이트 전극(310), 게이트 절연막(320), 한 쌍의 게이트 스페이서들(330), 및 채널 패턴들(404)을 포함할 수 있다.
기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 실리콘(Si)을 포함할 수 있다. 기판(100)은 제1 도전형을 가질 수 있다. 예를 들어, 제1 도전형은 n형 또는 p형일 수 있다. 기판(100)의 도전형이 n형인 경우, 기판(100)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 기판(100)의 도전형이 p형인 경우, 기판(100)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.
기판(100) 상에 정전류 형성 패턴(200)이 제공될 수 있다. 정전류 형성 패턴(200)은 에피택시 성장(Epitaxy Growth) 공정에 형성된 에피택시얼 층(Epitaxial Layer) 일 수 있다. 예를 들어, 정전류 형성 패턴(200)은 실리콘(Si)을 포함할 수 있다. 정전류 형성 패턴(200)은 제1 도전형을 가질 수 있다. 정전류 형성 패턴(200)의 도전형이 n형인 경우, 정전류 형성 패턴(200)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 정전류 형성 패턴(200)의 도전형이 p형인 경우, 정전류 형성 패턴(200)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 정전류 형성 패턴(200)의 도핑 농도는 기판(100)의 도핑 농도보다 높을 수 있다. 예를 들어, 정전류 형성 패턴(200)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
기판(100) 상에 한 쌍의 소자 분리 패턴들(ST)이 제공될 수 있다. 한 쌍의 소자 분리 패턴들(ST)은 정전류 형성 패턴(200)을 사이에 두고 서로 이격될 수 있다. 예를 들어, 한 쌍의 소자 분리 패턴들(ST)은 기판(100)의 상면(100u)에 평행한 제1 방향(DR1)을 따라 서로 이격될 수 있다. 한 쌍의 소자 분리 패턴들(ST)은 제1 방향(DR1)을 따라 연장할 수 있다. 한 쌍의 소자 분리 패턴들(ST)과 정전류 형성 패턴(200)의 제1 방향(DR1)을 따라 연장하는 측면들은 공면을 이룰 수 있다. 한 쌍의 소자 분리 패턴들(ST)의 폭과 정전류 형성 패턴(200)의 폭은 서로 동일할 수 있다. 예를 들어, 한 쌍의 소자 분리 패턴들(ST)의 폭과 정전류 형성 패턴(200)의 폭은, 제1 방향(DR1)에 교차하고 기판(100)의 상면(100u)에 평행하는 제2 방향(DR2)을 따르는 한 쌍의 소자 분리 패턴들(ST)과 정전류 형성 패턴(200)의 크기일 수 있다. 한 쌍의 소자 분리 패턴들(ST)의 두께는 정전류 형성 패턴(200)의 두께보다 작을 수 있다. 한 쌍의 소자 분리 패턴들(ST)의 두께는 정전류 형성 패턴(200)의 두께는 각각 기판(100)의 상면(100u)과 교차하는 제3 방향(DR3)을 따르는 한 쌍의 소자 분리 패턴들(ST)의 크기 및 정전류 형성 패턴(200)의 두께일 수 있다. 예를 들어, 제1 방향(DR1), 제2 방향(DR2), 및 제3 방향(DR3)은 서로 수직할 수 있다. 한 쌍의 소자 분리 패턴들(ST)의 상면은 정전류 형성 패턴(200)의 상면보다 낮은 위치에 배치될 수 있다. 다만, 한 쌍의 소자 분리 패턴들(ST)의 상면과 정전류 형성 패턴(200)의 상면의 상대적인 높이는 한정적인 것이 아니다. 즉, 다른 실시예에서, 한 쌍의 소자 분리 패턴들(ST)의 상면은 정전류 형성 패턴(200)의 상면과 동일한 높이 또는 그보다 높은 위치에 배치될 수 있다. 정전류 형성 패턴(200)은 한 쌍의 소자 분리 패턴들(ST)의 상면들로부터 제3 방향(DR3)을 따라 돌출될 수 있다. 한 쌍의 소자 분리 패턴들(ST)은 전기 절연 물질을 포함할 수 있다. 예를 들어, 한 쌍의 소자 분리 패턴들(ST)은 SiO2를 포함할 수 있다.
기판(100) 상에 한 쌍의 소스/드레인 패턴들(SD)이 제공될 수 있다. 예를 들어, 한 쌍의 소스/드레인 패턴들(SD)은 기판(100)에 직접 접할 수 있다. 한 쌍의 소스/드레인 패턴들(SD)은 정전류 형성 패턴(200) 및 한 쌍의 소자 분리 패턴들(ST)을 사이에 두고 서로 이격될 수 있다. 예를 들어, 한 쌍의 소스/드레인 패턴들(SD)은 제2 방향(DR2)을 따라 서로 이격될 수 있다.
한 쌍의 소스/드레인 패턴들(SD)은 도핑된 반도체 물질을 포함할 수 있다. 예를 들어, 한 쌍의 소스/드레인 패턴들(SD)은 도핑된 폴리 실리콘(doped-poly Si)을 포함할 수 있다. 한 쌍의 소스/드레인 패턴들(SD)은 에피택시얼 층 일 수 있다. 한 쌍의 소스/드레인 패턴들(SD)은 제1 도전형과 다른 제2 도전형을 가질 수 있다. 제1 도전형이 n형인 경우, 제2 도전형은 p형일 수 있다. 한 쌍의 소스/드레인 패턴들(SD)의 도전형이 p형인 경우, 한 쌍의 소스/드레인 패턴들(SD)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 제1 도전형이 p형인 경우, 제2 도전형은 n형일 수 있다. 한 쌍의 소스/드레인 패턴들(SD)의 도전형이 n형인 경우, 한 쌍의 소스/드레인 패턴들(SD)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 한 쌍의 소스/드레인 패턴들(SD) 중 하나는 트랜지스터(10)의 소스이고, 다른 하나는 트랜지스터(10)의 드레인일 수 있다.
정전류 형성 패턴(200)과 한 쌍의 소스/드레인 패턴들(SD)은 서로 전기적으로 연결될 수 있다. 예를 들어, 정전류 형성 패턴(200)과 한 쌍의 소스/드레인 패턴들(SD)은 서로 직접 접할 수 있다. 정전류 형성 패턴(200)과 한 쌍의 소스/드레인 패턴들(SD) 사이에 전기장이 형성될 수 있다. 예를 들어, 상기 전기장의 세기는 106 V/cm 이상일 수 있다.
정전류 형성 패턴(200)은 한 쌍의 소스/드레인 패턴들(SD) 중 드레인인 어느 하나와 정전류 형성 패턴(200) 사이에 정전류를 생성할 수 있다. 정전류는 드레인인 한 쌍의 소스/드레인 패턴들(SD) 중 어느 하나와 정전류 형성 패턴(200) 사이의 BTBT(Band-To-Band Tunneling) 전류일 수 있다. 정전류는 게이트 전극(310)에 인가되는 게이트 전압으로부터 독립적일 수 있다. 즉, 정전류는 게이트 전압과 무관하게 흐를 수 있다. 트랜지스터(10)가 엔모스(NMOS) 트랜지스터인 경우, 정전류는 드레인인 한 쌍의 소스/드레인 패턴들(SD) 중 어느 하나로부터 정전류 형성 패턴(200)을 지나 기판(100)으로 흐를 수 있다. 트랜지스터(10)가 피모스(PMOS) 트랜지스터인 경우, 정전류는 기판(100)으로부터 정전류 형성 패턴(200)을 지나 드레인인 한 쌍의 소스/드레인 패턴들(SD) 중 어느 하나로 흐를 수 있다.
정전류 형성 패턴(200) 및 한 쌍의 소자 분리 패턴들(ST) 상에 게이트 전극(310)이 제공될 수 있다. 게이트 전극(310)은 제1 방향(DR1)을 따라 연장할 수 있다. 게이트 전극(310)은 한 쌍의 소스/드레인 패턴들(SD) 사이에 제공될 수 있다. 게이트 전극(310)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 게이트 전극은 도핑된 반도체 물질, 금속, 합금, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 게이트 전극은 도핑된 폴리실리콘(Doped-Polysilicon), 텅스텐(W), 티타늄나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다.
게이트 전극(310)과 한 쌍의 소스/드레인 패턴들(SD) 사이에 한 쌍의 게이트 스페이서들(330)이 각각 제공될 수 있다. 한 쌍의 게이트 스페이서들(330)은 게이트 전극(310)의 양 측면들 상에 각각 제공될 수 있다. 일 예에서, 한 쌍의 게이트 스페이서들(330)은 한 쌍의 소스/드레인 패턴들(SD)에 각각 접할 수 있다. 한 쌍의 게이트 스페이서들(330)은 제3 방향(DR3)을 따라 연장할 수 있다. 예를 들어, 한 쌍의 게이트 스페이서들(330)은 기판(100)의 상면(100u)과 동일한 높이로부터 게이트 전극(310)의 상면까지 연장할 수 있다. 한 쌍의 게이트 스페이서들(330)은 게이트 전극(310)과 한 쌍의 소스/드레인 패턴들(SD)을 서로 전기적으로 단선시킬 수 있다. 게이트 스페이서들(330)은 전기 절연 물질을 포함할 수 있다. 예를 들어, 한 쌍의 게이트 스페이서들(330)은 실리콘 산화물(예를 들어, SiO2), 실리콘 질화물(예를 들어, SiN), 또는 실리콘 산질화물(예를 들어, SiON)을 포함할 수 있다.
한 쌍의 소스/드레인 패턴들(SD) 사이에 채널 패턴들(404)이 제공될 수 있다. 채널 패턴들(404)은 제2 방향(DR2)을 따라 연장할 수 있다. 채널 패턴들(404)은 게이트 전극(310)을 관통할 수 있다. 채널 패턴들(404)은 한 쌍의 소스/드레인 패턴들(SD)에 직접 접할 수 있다. 채널 패턴들(404)은 반도체 물질을 포함할 수 있다. 예를 들어, 채널 패턴들(404)은 실리콘(Si)을 포함할 수 있다. 채널 패턴들(404)은 제1 도전형을 가질 수 있다. 예를 들어, 채널 패턴들(404)의 도전형이 n형인 경우, 채널 패턴들(404)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 채널 패턴들(404)의 도전형이 p형인 경우, 채널 패턴들(404)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 3개의 채널 패턴들(404)이 도시되었으나, 이는 예시적인 것이다. 다른 예에서, 채널 패턴들(404)은 3개보다 적거나 많을 수 있다. 채널 패턴들(404)에 트랜지스터(10)의 채널이 형성될 수 있다.
게이트 전극(310)의 표면 상에 게이트 절연막(320)이 제공될 수 있다. 게이트 절연막(320)은 게이트 전극(310)과 채널 패턴들(404) 사이, 게이트 전극(310)과 한 쌍의 게이트 스페이서들(330) 사이, 게이트 전극(310)과 한 쌍의 소스/드레인 패턴들(SD) 사이, 게이트 전극(310)과 정전류 형성 패턴(200), 및 게이트 전극(310)과 한 쌍의 소자 분리 패턴들(ST) 사이에 제공될 수 있다. 예를 들어, 게이트 절연막(320)은 채널 패턴들(404)을 둘러쌀 수 있다. 게이트 절연막(320)은 게이트 전극(310)을 채널 패턴들(404), 한 쌍의 게이트 스페이서들(330), 한 쌍의 소스/드레인 패턴들(SD), 정전류 형성 패턴(200), 및 한 쌍의 소자 분리 패턴들(ST)로부터 이격시킬 수 있다. 게이트 절연막(320)은 게이트 전극(310)을 채널 패턴들(404), 한 쌍의 소스/드레인 패턴들(SD), 정전류 형성 패턴(200)으로부터 전기적으로 단선시킬 수 있다. 게이트 절연막(320)은 전기 절연 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(320)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, ONO(oxide/nitride/oxide), 또는 고유전 물질 (high-k dielectric) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 게이트 절연막(320)은 약 10 내지 25의 유전 상수를 갖는 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(320)은 하프늄 옥사이드(HfO), 하프늄 실리콘 옥사이드(HfSiO), 하프늄 옥시나이트라이드(HfON), 하프늄 실리콘 옥시나이트라이드(HfSiON), 란타늄 옥사이드(LaO), 란타늄 알루미늄 옥사이드(LaAlO), 지르코늄 옥사이드(ZrO), 지르코늄 실리콘 옥사이드(ZrSiO), 지르코늄 옥시나이트라이드(ZrON), 지르코늄 실리콘 옥시나이트라이드(ZrSiON), 탄탈륨 옥사이드(TaO), 티타늄 옥사이드(TiO), 바륨 스트론튬 티타늄 옥사이드(BaSrTiO), 바륨 티타늄 옥사이드(BaTiO), 스트론튬 티타늄 옥사이드(SrTiO), 이트륨 옥사이드(YO), 알루미늄 옥사이드(AlO), 및 납 스칸듐 탄탈륨 옥사이드(PbScTaO) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
일 예에서, 트랜지스터(10)의 문턱 전압은 채널 패턴들(404)의 도핑 농도 및/또는 게이트 전극(310)의 일함수(workfunction)에 의해 조절될 수 있다. 예를 들어, 게이트 전극(310)의 일함수는 게이트 전극(310)의 물질에 의해 조절되거나, 추가적인 일함수 조절막(미도시)에 의해 조절될 수 있다. 예를 들어, 추가적인 일함수 조절막은 게이트 절연막(320)과 채널 패턴들(404) 사이에 개재될 수 있다.
게이트 전극(310), 게이트 절연막(320), 및 게이트 스페이서들(330)은 게이트 구조체로 지칭될 수 있다.
본 개시는 정전류 형성 패턴(200)과 한 쌍의 소스/드레인 패턴들(SD) 중 드레인인 어느 하나 사이를 흐르는 정전류를 갖는 게이트-올-어라운드(Gate-All-Around)형 트랜지스터(10)를 제공할 수 있다.
도 4는 본 개시에 따른 엔모스 트랜지스터들과 종래의 엔모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 4를 참조하면, 종래의 엔모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들(NGR1, NGR2) 및 본 개시에 따른 엔모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들(NGR3, NGR4, NGR5)이 도시되었다.
종래의 엔모스 트랜지스터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 갖지 않았다.
본 개시의 엔모스 트랜지스터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 가졌다. 예를 들어, 본 개시의 엔모스 트랜지스터들이 오프(Off) 상태를 가질 때에도, 본 개시의 엔모스 트랜지스터들에 정전류가 흘렀다.
도 5는 본 개시의 피모스 트랜지스터들과 종래의 피모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 5를 참조하면, 종래의 피모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들(PGR1, PGR2) 및 본 개시의 피모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들(PGR3, PGR4, PGR5)이 도시되었다.
종래의 피모스 트랜지스터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 갖지 않았다.
본 개시의 피모스 트랜지스터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 가졌다. 예를 들어, 본 개시의 피모스 트랜지스터들이 오프(Off) 상태를 가질 때에도, 본 개시의 피모스 트랜지스터들에 정전류가 흘렀다.
도 6 내지 도 11, 도 14, 도 17, 및 도 20은 도 1 내지 도 3의 트랜지스터의 제조 방법을 설명하기 위한 사시도들이다. 도 12, 도 15, 도 18, 및 도 21은 각각 도 11, 도 14, 도 17, 및 도 20의 A-A'선을 따른 단면도들이다. 도 13, 도 16, 도 19, 및 도 22는 각각 도 11, 도 14, 도 17, 및 도 20의 B-B'선을 따른 단면도들이다.
도 6을 참조하면, 기판(100) 상에 정전류 형성막(202)이 형성될 수 있다. 예를 들어, 정전류 형성막(202)은 에피택시 성장(Epitaxy Growth) 공정에 형성될 수 있다. 즉, 정전류 형성막(202)은 에피택시얼 층일 수 있다. 정전류 형성막(202)은 제1 도전형을 갖는 반도체 층일 수 있다. 예를 들어, 정전류 형성막(202)의 도전형이 n형인 경우, 정전류 형성막(202)은 V족 원소(예를 들어, P, As)를 불순물로 포함하는 실리콘 층일 수 있다. 정전류 형성막(202)의 도전형이 p형인 경우, 정전류 형성막(202)은 III족 원소(예를 들어, B, In)를 불순물로 포함하는 실리콘 층일 수 있다. 정전류 형성막(202)의 도핑 농도는 기판(100)의 도핑 농도보다 높을 수 있다. 예를 들어, 정전류 형성막(202)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
정전류 형성막(202) 상에 적층 막(410)이 형성될 수 있다. 적층 막(410)은 희생막들(412)과 채널막들(414)을 교대로 적층하여 형성될 수 있다. 희생막들(412)과 채널막들(414)은 서로 다른 식각 선택비를 갖는 물질들을 각각 포함할 수 있다. 일 예에서, 희생막들(412)은 실리콘게르마늄(SiGe)을 포함할 수 있고, 채널막들(414)은 실리콘(Si)을 포함할 수 있다. 일 예에서, 희생막들(412)은 실리콘(Si)을 포함할 수 있고, 채널막들(414)은 실리콘게르마늄(SiGe)을 포함할 수 있다. 다만, 본 명세서에선 희생막들(412)이 실리콘게르마늄(SiGe)을 포함하고, 채널막들(414)이 실리콘(Si)을 포함하는 실시예에 대해 설명되었다. 적층 막(410)을 형성하는 것은 화학기상증착(Chemical Vapor Deposition, 이하 CVD) 공정, 물리기상증착(Physical Vapor Deposition, 이하, PVD) 공정, 또는 원자층 증착(Atomic Layer Deposition, 이하, ALD) 공정을 수행하는 것을 포함할 수 있다.
도 7을 참조하면, 적층 패턴(400) 및 정전류 형성 패턴(200)이 형성될 수 있다. 적층 패턴(400) 및 정전류 형성 패턴(200)을 형성하는 것은 적층 막(410) 및 정전류 형성막(202)을 패터닝하는 것을 포함할 수 있다. 예를 들어, 적층 막(410) 상에 제공되는 식각 마스크(미도시)를 이용하는 이방성 식각 공정에 의해 적층 막(410) 및 정전류 형성막(202)이 식각될 수 있다. 적층 막(410)을 패터닝하는 것은 기판(100)의 상면(100u)이 노출될 때까지 수행될 수 있다. 식각 마스크는 식각 공정 동안 또는 식각 공정 후 제거될 수 있다. 정전류 형성 패턴(200) 및 적층 패턴(400)은 제2 방향(DR2)을 따라 연장할 수 있다. 적층 패턴(400)은 교대로 적층되는 희생 패턴들(402)과 채널 패턴들(404)을 포함할 수 있다. 희생 패턴들(402)은 희생막들(412)을 식각하는 것에 의해 형성될 수 있다. 채널 패턴들(404)은 채널막들(414)을 식각하는 것에 의해 형성될 수 있다. 정전류 형성 패턴(200)은 최하부에 위치한 희생 패턴(402)과 기판(100) 사이에 형성될 수 있다.
도 8을 참조하면, 기판(100) 상에 한 쌍의 소자 분리 패턴들(ST)이 형성될 수 있다. 한 쌍의 소자 분리 패턴들(ST)은 정전류 형성 패턴(200)을 사이에 두고 서로 이격될 수 있다. 예를 들어, 한 쌍의 소자 분리 패턴들(ST)은 제1 방향(DR1)을 따라 서로 이격될 수 있다. 한 쌍의 소자 분리 패턴들(ST)을 형성하는 것은 정전류 형성 패턴(200)에 의해 노출되는 기판(100)의 상면(100u) 상에 전기 절연 물질을 증착하는 것을 포함할 수 있다. 예를 들어, 전기 절연 물질은 SiO2를 포함할 수 있다. 전기 절연 물질은 정전류 형성 패턴(200)의 상면보다 낮은 높이까지 증착될 수 있다. 한 쌍의 소자 분리 패턴들(ST)의 상면은 정전류 형성 패턴(200)의 상면보다 낮은 위치에 배치될 수 있다. 한 쌍의 소자 분리 패턴들(ST)의 두께는 정전류 형성 패턴(200)의 두께보다 작을 수 있다.
도 9를 참조하면, 기판(100) 상에 더미 게이트 패턴(302) 및 한 쌍의 게이트 스페이서들(330)이 형성될 수 있다. 더미 게이트 패턴(302)은 제1 방향(DR1)을 따라 연장될 수 있다. 더미 게이트 패턴(302)은 정전류 형성 패턴(200) 및 적층 패턴(400)과 교차할 수 있다. 한 쌍의 소자 분리 패턴들(ST) 상으로 돌출되는 정전류 형성 패턴(200)의 일 부분이 더미 게이트 패턴(302)과 교차할 수 있다. 더미 게이트 패턴(302)은 정전류 형성 패턴(200), 적층 패턴(400), 및 한 쌍의 소자 분리 패턴들(ST) 상에 형성될 수 있다. 정전류 형성 패턴(200), 적층 패턴(400), 및 한 쌍의 소자 분리 패턴들(ST)은 더미 게이트 패턴(302)과 기판(100) 사이에 배치될 수 있다. 더미 게이트 패턴(302)의 양 측면들 상에 적층 패턴(400), 정전류 형성 패턴(200), 및 한 쌍의 소자 분리 패턴들(ST)이 노출될 수 있다. 더미 게이트 패턴(302)의 양 측면들은 제2 방향(DR2)을 따라 서로 반대편에 배치될 수 있다. 더미 게이트 패턴(302)은 한 쌍의 게이트 스페이서들(330)에 대해 높은 식각 선택비를 가질 수 있다. 예를 들어, 더미 게이트 패턴(302)은 실리콘 질화물(예를 들어, SiN)을 포함할 수 있다. 일 예에서, 더미 게이트 패턴(302)을 형성하는 공정은 정전류 형성 패턴(200) 및 적층 패턴(400)을 덮는 더미 게이트 막(미도시)을 형성하는 것 및 더미 게이트 막을 패터닝 하는 것을 포함할 수 있다. 더미 게이트 막을 패터닝하는 것은 한 쌍의 소자 분리 패턴들(ST)의 상면이 노출될 때까지 수행될 수 있다.
한 쌍의 게이트 스페이서들(330)은 더미 게이트 패턴(302)의 양 측면들 상에 제공될 수 있다. 한 쌍의 게이트 스페이서들(330)은 더미 게이트 패턴(302)의 양 측면들을 덮을 수 있다. 한 쌍의 게이트 스페이서들(330)은 더미 게이트 패턴(302)의 양 측면들 상에 노출되는 적층 패턴(400), 정전류 형성 패턴(200), 및 한 쌍의 소자 분리 패턴들(ST)을 덮을 수 있다. 한 쌍의 게이트 스페이서들(330)은 더미 게이트 패턴(302)에 대해 낮은 식각 선택비를 가질 수 있다. 예를 들어, 한 쌍의 게이트 스페이서들(330)은 실리콘 산화물(예를 들어, SiO2)을 포함할 수 있다. 한 쌍의 게이트 스페이서들(330)을 형성하는 공정은 더미 게이트 패턴(302), 적층 패턴(400), 정전류 형성 패턴(200), 및 한 쌍의 소자 분리 패턴들(ST) 상에 예비 게이트 스페이서 막(미도시)을 형성하는 것 및 예비 게이트 스페이서 막을 식각하는 것을 포함할 수 있다. 예를 들어, 예비 게이트 스페이서 막을 식각하는 것은 이방성 건식 식각 공정을 포함할 수 있다. 예비 게이트 스페이서 막을 식각하는 것은 적층 패턴(400), 정전류 형성 패턴(200), 및 한 쌍의 소자 분리 패턴들(ST)이 노출될 때까지 수행될 수 있다.
도 10을 참조하면, 한 쌍의 게이트 스페이서들(330) 및 더미 게이트 패턴(302)에 의해 노출되는 적층 패턴(400), 정전류 형성 패턴(200), 및 한 쌍의 소자 분리 패턴들(ST)이 제거될 수 있다. 적층 패턴(400), 정전류 형성 패턴(200), 및 한 쌍의 소자 분리 패턴들(ST)을 제거하는 공정은 식각 마스크(미도시)를 이용하는 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 이방성 식각 공정은 기판(100)을 노출할 때까지 수행될 수 있다. 식각 마스크는 식각 공정 동안 또는 식각 공정 후 제거될 수 있다.
도 11 내지 도 13을 참조하면, 기판(100) 상에 한 쌍의 소스/드레인 패턴들(SD)이 형성될 수 있다. 한 쌍의 소스/드레인 패턴들(SD)은 한 쌍의 게이트 스페이서들(330)에 대해 더미 게이트 패턴(302)의 반대편에 각각 형성될 수 있다. 한 쌍의 소스/드레인 패턴들(SD)은 한 쌍의 게이트 스페이서들(330) 및 더미 게이트 패턴(302)에 의해 노출되는 적층 패턴(400), 정전류 형성 패턴(200), 및 한 쌍의 소자 분리 패턴들(ST)이 제거된 영역에 형성될 수 있다. 한 쌍의 소스/드레인 패턴들(SD)을 형성하는 것은 에피택시 성장 공정을 포함할 수 있다. 한 쌍의 소스/드레인 패턴들(SD)은 도핑된 반도체 물질을 포함할 수 있다. 예를 들어, 한 쌍의 소스/드레인 패턴들(SD)은 도핑된 폴리 실리콘(doped-poly Si)을 포함할 수 있다. 한 쌍의 소스/드레인 패턴들(SD)은 제2 도전형을 가질 수 있다. 한 쌍의 소스/드레인 패턴들(SD)의 도전형이 p형인 경우, 한 쌍의 소스/드레인 패턴들(SD)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 한 쌍의 소스/드레인 패턴들(SD)의 도전형이 n형인 경우, 한 쌍의 소스/드레인 패턴들(SD)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다.
도 14 내지 도 16을 참조하면, 더미 게이트 패턴(302)이 제거될 수 있다. 일 예에서, 더미 게이트 패턴(302)을 제거하는 것은 습식 식각 공정을 포함할 수 있다. 예를 들어, 식각액은 불산 계열의 물질을 포함할 수 있다. 더미 게이트 패턴(302)이 제거되어, 한 쌍의 게이트 스페이서들(330) 사이에서 적층 패턴(400), 한 쌍의 게이트 스페이서들(330), 정전류 형성 패턴(200), 한 쌍의 소자 분리 패턴들(ST)의 표면들이 노출될 수 있다.
도 17 내지 도 19를 참조하면, 희생 패턴들(402)이 선택적으로 제거될 수 있다. 희생 패턴들(402)을 제거하는 것은 희생 패턴들(402)에 화학적 건식 식각 공정 또는 습식 식각 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 화학적 건식 식각 공정은 라디칼 생성기에서 생성된 플라즈마가 이용될 수 있다. 예를 들어, 습식 식각 공정은 암모니아-과산화 혼합물을 이용하는 습식 식각 공정을 포함할 수 있다. 상기 혼합물에서 H2O2는 산화제 역할을 하고, NH4OH는 산화물 에천트 역할을 할 수 있다. 희생 패턴들(402)을 제거하는 것에 의해 한 쌍의 소스/드레인 패턴들(SD) 사이에서 한 쌍의 소스/드레인 패턴들(SD), 채널 패턴들(404), 및 한 쌍의 게이트 스페이서들(330)의 표면들이 노출될 수 있다.
도 20 내지 도 22를 참조하면, 더미 게이트 패턴(302) 및 희생 패턴들(402)을 제거하는 것에 의해 노출된 한 쌍의 게이트 스페이서들(330), 한 쌍의 소스/드레인 패턴들(SD), 채널 패턴들(404), 정전류 형성 패턴(200), 및 한 쌍의 소자 분리 패턴들(ST)의 표면들 상에 게이트 절연막(320)이 형성될 수 있다. 게이트 절연막(320)을 형성하는 공정은 전기 절연 물질을 증착하는 것을 포함할 수 있다. 예를 들어, 전기 절연 물질을 증착하는 것은 열 산화 공정, 화학 기상 증착, 물리 기상 증착 공정, 또는 원자층 증착 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 게이트 절연막(320)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, ONO(oxide/nitride/oxide), 또는 고유전 물질 (high-k dielectric) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 게이트 절연막(320)은 약 10 내지 25의 유전 상수를 갖는 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(320)은 하프늄 옥사이드(HfO), 하프늄 실리콘 옥사이드(HfSiO), 하프늄 옥시나이트라이드(HfON), 하프늄 실리콘 옥시나이트라이드(HfSiON), 란타늄 옥사이드(LaO), 란타늄 알루미늄 옥사이드(LaAlO), 지르코늄 옥사이드(ZrO), 지르코늄 실리콘 옥사이드(ZrSiO), 지르코늄 옥시나이트라이드(ZrON), 지르코늄 실리콘 옥시나이트라이드(ZrSiON), 탄탈륨 옥사이드(TaO), 티타늄 옥사이드(TiO), 바륨 스트론튬 티타늄 옥사이드(BaSrTiO), 바륨 티타늄 옥사이드(BaTiO), 스트론튬 티타늄 옥사이드(SrTiO), 이트륨 옥사이드(YO), 알루미늄 옥사이드(AlO), 및 납 스칸듐 탄탈륨 옥사이드(PbScTaO) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
도 1 내지 도 3을 다시 참조하면, 한 쌍의 게이트 스페이서들(330) 사이에 게이트 전극(310)이 형성될 수 있다. 게이트 전극(310)은 한 쌍의 게이트 스페이서들(330) 사이 및 한 쌍의 소스/드레인 패턴들(SD) 사이의 영역을 채울 수 있다. 게이트 전극(310)은 게이트 절연막(320)에 의해 둘러싸인 영역을 채울 수 있다. 게이트 전극(310)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 게이트 전극(310)은 금속 또는 폴리 실리콘을 포함할 수 있다. 게이트 전극(310)을 형성하는 것은 화학기상증착(CVD) 공정, 물리기상증착(PVD) 공정, 또는 원자층 증착(ALD) 공정을 수행하는 것을 포함할 수 있다. 이에 따라, 트랜지스터(10)가 형성될 수 있다.
게이트 전극(310), 게이트 절연막(320), 및 게이트 스페이서들(330)은 게이트 구조체로 지칭될 수 있다.
본 개시는 정전류 형성 패턴(200)을 통해 한 쌍의 소스/드레인 패턴들(SD) 중 드레인인 어느 하나와 사이에 기판(100) 사이에 정전류가 흐르는 게이트-올-어라운드(Gate-All-Around)형 트랜지스터(10)의 제조 방법을 제공할 수 있다.
도 23은 예시적인 실시예들에 따른 삼진 인버터의 회로도이다. 설명의 간결함을 위해, 도 1 내지 도 3을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 23을 참조하면, 엔모스 트랜지스터 및 피모스 트랜지스터를 포함하는 삼진(Ternary) 인버터(20)가 제공될 수 있다.
엔모스 트랜지스터 및 피모스 트랜지스터의 각각은 도 1 내지 도 3을 참조하여 설명된 트랜지스터(10)와 실질적으로 동일할 수 있다. 엔모스 트랜지스터의 기판(100) 및 정전류 형성 패턴(200)의 도전형은 p형일 수 있다. 엔모스 트랜지스터의 한 쌍의 소스/드레인 패턴들(SD)의 도전형은 n형일 수 있다. 피모스 트랜지스터의 기판(100) 및 정전류 형성 패턴(200)의 도전형은 n형일 수 있다. 피모스 트랜지스터의 한 쌍의 소스/드레인 패턴들(SD)의 도전형은 p형일 수 있다.
엔모스 트랜지스터의 소스 및 기판에 접지 전압이 인가될 수 있다. 설명의 간결함을 위해, 이하에서 접지 전압은 0 볼트(V)인 것으로 가정한다. 피모스 트랜지스터의 소스 및 기판에 구동 전압(VDD)이 인가될 수 있다. 엔모스 트랜지스터의 게이트 전극과 피모스 트랜지스터의 게이트 전극의 각각에 입력 전압(Vin)이 인가될 수 있다.
엔모스 트랜지스터의 드레인은 피모스 트랜지스터의 드레인과 전기적으로 연결되어, 동일한 전압들을 각각 가질 수 있다. 엔모스 트랜지스터의 드레인과 피모스 트랜지스터의 드레인의 전압은 삼진 인버터(20)의 출력 전압(Vout)일 수 있다.
엔모스 트랜지스터의 드레인에서 기판으로 정전류가 흐를 수 있다. 피모스 트랜지스터의 기판에서 드레인으로 정전류가 흐를 수 있다. 상기 정전류들은 입력 전압(Vin)으로부터 독립적일 수 있다.
일 예에서, 피모스 트랜지스터가 채널 전류보다 우세한 정전류를 갖고 엔모스 트랜지스터가 정전류보다 우세한 채널 전류를 갖도록, 피모스 트랜지스터의 게이트 전극과 엔모스 트랜지스터의 게이트 전극에 제1 입력 전압이 인가될 수 있다. 이때, 삼진 인버터(20)의 출력 전압(Vout)은 제1 전압일 수 있다.
다른 예에서, 엔모스 트랜지스터가 채널 전류보다 우세한 정전류를 갖고 피모스 트랜지스터가 정전류보다 우세한 채널 전류를 갖도록, 피모스 트랜지스터의 게이트 전극과 엔모스 트랜지스터의 게이트 전극에 제2 입력 전압이 인가될 수 있다. 이때, 삼진 인버터(20)의 출력 전압은 상기 제1 전압보다 큰 제2 전압일 수 있다.
또 다른 예에서, 엔모스 트랜지스터와 피모스 트랜지스터의 각각이 채널 전류보다 우세한 정전류를 갖도록, 피모스 트랜지스터의 게이트 전극과 엔모스 트랜지스터의 게이트 전극에 제3 입력 전압이 인가될 수 있다. 이때, 삼진 인버터(20)의 출력 전압은 상기 제1 전압과 제2 전압 사이의 제3 전압일 수 있다.
엔모스 트랜지스터의 드레인에서 기판으로 흐르는 정전류 및 피모스 트랜지스터의 기판에서 드레인으로 흐르는 정전류는 피모스 트랜지스터와 엔모스 트랜지스터의 게이트 전극들에 인가되는 게이트 전압들과 무관하게 흐를 수 있다. 삼진 인버터(20) 내의 전류는 피모스 트랜지스터의 기판으로부터 피모스 트랜지스터의 드레인과 엔모스 트랜지스터의 드레인을 거쳐서 엔모스 트랜지스터의 기판으로 흐를 수 있다. 피모스 트랜지스터의 기판에 인가되는 구동 전압(VDD)은 피모스 트랜지스터의 기판과 피모스 트랜지스터의 드레인 사이의 저항 및 엔모스 트랜지스터의 기판과 엔모스 트랜지스터의 드레인 사이의 저항에 분배될 수 있다. 출력 전압(Vout)은 엔모스 트랜지스터의 기판과 엔모스 트랜지스터의 드레인 사이의 저항에 인가된 전압일 수 있다. 출력 전압(Vout)은 구동 전압(VDD)과 0 V 사이의 값을 가질 수 있다.
출력 전압(Vout)은 입력 전압(Vin)에 따라 0 V('0' 상태), 구동 전압(VDD)과 0 V 사이의 전압('1' 상태), 또는 구동 전압(VDD)('2' 상태)을 가질 수 있다. 본 개시는 입력 전압(Vin)에 따라 3가지 상태를 갖는 삼진(Ternary) 인버터를 제공할 수 있다.
일 예에서, 요구되는 구동 전압(VDD)을 이용하기 위해, 엔모스 트랜지스터 및 피모스 트랜지스터의 각각의 문턱 전압 및/또는 정전류의 세기가 조절될 수 있다. 다시 말해, 이용하려는 구동 전압(VDD)에 따라 엔모스 트랜지스터 및 피모스 트랜지스터의 각각의 문턱 전압 및/또는 정전류의 세기가 결정될 수 있다. 예를 들어, 문턱 전압은 채널 패턴들(도 1 내지 도 3의 404)의 도핑 농도 및/또는 게이트 전극(도 1 내지 도 3의 310)의 일함수에 의해 조절될 수 있다. 예를 들어, 게이트 전극(도 1 내지 도 3의 310)의 일함수는 게이트 전극(도 1 내지 도 3의 310)의 물질에 의해 조절되거나, 추가적인 일함수 조절막에 의해 조절될 수 있다. 예를 들어, 추가적인 일함수 조절막은 게이트 절연막(도 1 내지 도 3의 320)과 채널 패턴들(도 1 내지 도 3의 404) 사이에 개재될 수 있다. 예를 들어, 정전류의 세기는 정전류 형성 패턴(도 1 내지 도 3의 200)의 도핑 농도 및/또는 열처리 조건으로 조절될 수 있다.
도 24는 예시적인 실시예의 삼진(Ternary) 인버터와 이진(Binary) 인버터의 게이트 전압-드레인 전류 그래프를 나타낸다.
도 24를 참조하면, 이진 인버터의 게이트 전압-드레인 전류 그래프들(IGR1, IGR2) 및 삼진 인버터의 게이트 전압-드레인 전류 그래프들(IGR3, IGR4, IGR5)이 도시되었다. 예를 들어, 삼진 인버터는 도 23을 참조하여 설명된 삼진 인버터와 실질적으로 동일할 수 있다.
이진 인버터의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 갖지 않았다.
삼진 인버터의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 가졌다. 예를 들어, 삼진 인버터가 오프(Off) 상태를 가질 때에도, 삼진 인버터들에 정전류가 흘렀다.
도 25는 삼진 인버터와 이진 인버터의 입력 전압(Vin)-출력 전압(Vout) 그래프를 나타낸다.
도 25를 참조하면, 삼진 인버터 및 이진 인버터의 구동 전압(VDD)은 1.0 V, 접지 전압(GND)은 0 V이었다. 삼진 인버터 및 이진 인버터의 입력 전압(Vin)은 0 V 내지 1.0 V이었다. 예를 들어, 삼진 인버터는 도 23을 참조하여 설명된 삼진 인버터와 실질적으로 동일할 수 있다.
이진 인버터의 경우, 입력 전압이 0 V에서 1 V로 변할 때, 0.5 V의 입력 전압 부근에서 출력 전압(Vout)이 1 V에서 0 V로 급격히 감소하였다. 즉, 이진 인버터는 두 가지 상태들(예를 들어, '0' 상태 및 '1' 상태)을 가졌다.
본 개시의 삼진 인버터의 경우, 입력 전압이 0 V에서 1 V로 변할 때, 출력 전압(Vout)은 1 V에서 0.5 V로 급격히 감소하여 0.5 V를 유지하였다가, 0.5 V에서 0 V로 한번 더 급격히 감소하였다. 즉, 본 개시의 삼진 인버터는 세 가지 상태들(예를 들어, '0' 상태, '1' 상태, 및 '2' 상태)을 가졌다.
도 26은 예시적인 실시예들에 따른 트랜지스터의 사시도이다. 도 27은 도 26의 A-A'선을 따른 단면도이다. 설명의 간결함을 위해, 도 1 내지 도 3을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다. 도 1 내지 도 3을 참조하여 설명된 것과의 차이점이 설명된다. 도 26의 B-B'선을 따르는 단면도는 도 3과 동일할 수 있다.
도 26, 도 27, 도 3을 참조하면, 트랜지스터(12)가 제공될 수 있다. 트랜지스터(12)는 기판(100), 정전류 형성 패턴(200), 한 쌍의 소자 분리 패턴들(ST), 한 쌍의 소스/드레인 패턴들(SD), 게이트 전극(310), 게이트 절연막(320), 한 쌍의 게이트 스페이서들(330), 및 채널 패턴들(404)을 포함할 수 있다.
도 1 내지 도 3을 참조하여 설명된 것과 달리, 정전류 형성 패턴(200)은 제2 방향(DR2)을 따라 연장할 수 있다. 정전류 형성 패턴(200)은 기판(100)과 한 쌍의 소스/드레인 패턴들(SD) 사이의 영역들로 연장할 수 있다. 기판(100)과 한 쌍의 소스/드레인 패턴들(SD) 사이에 제공되는 정전류 형성 패턴(200)의 두께는 한 쌍의 소스/드레인 패턴들(SD) 사이에 제공되는 정전류 형성 패턴(200)의 두께보다 작을 수 있다. 정전류 형성 패턴(200)의 두께는 제3 방향(DR3)을 따르는 정전류 형성 패턴(200)의 크기일 수 있다. 한 쌍의 소스/드레인 패턴들(SD) 사이에 제공되는 정전류 형성 패턴(200)의 두께는 채널 패턴(404)과 제3 방향(DR3)을 따라 중첩하는 정전류 형성 패턴(200)의 두께일 수 있다. 본 개시의 정전류 형성 패턴(200)은 한 쌍의 소스/드레인 패턴들(SD)의 측면 및 바닥면에 직접 접할 수 있다.
한 쌍의 소자 분리 패턴들(ST)은 제2 방향(DR2)을 따라 연장할 수 있다. 한 쌍의 소자 분리 패턴들(ST)은 기판(100)과 한 쌍의 소스/드레인 패턴들(SD) 사이의 영역들로 연장할 수 있다. 한 쌍의 소자 분리 패턴들(ST)의 두께는 한 쌍의 소스/드레인 패턴들(SD) 사이에 제공되는 정전류 형성 패턴(200)의 두께보다 작을 수 있다. 예를 들어, 한 쌍의 소자 분리 패턴들(ST)의 두께는 기판(100)과 한 쌍의 소스/드레인 패턴들(SD) 사이에 제공되는 정전류 형성 패턴(200)의 두께와 실질적으로 동일할 수 있다.
한 쌍의 소스/드레인 영역들(SD)은 정전류 형성 패턴(200) 및 한 쌍의 소자 분리 패턴들(ST)에 의해 기판(100)으로부터 이격될 수 있다.
본 개시는 정전류 형성 패턴(200)과 한 쌍의 소스/드레인 패턴들(SD) 중 드레인인 어느 하나 사이를 흐르는 정전류를 갖는 게이트-올-어라운드(Gate-All-Around)형 트랜지스터(12)를 제공할 수 있다.
도 28은 예시적인 실시예들에 따른 트랜지스터의 사시도이다. 도 29는 도 28의 A-A'선을 따른 단면도이다. 도 30는 도 28의 B-B'선을 따른 단면도이다. 설명의 간결함을 위해, 도 1 내지 도 3을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 28 내지 도 30을 참조하면, 트랜지스터(14)가 제공될 수 있다. 트랜지스터(14)는 기판(100), 정전류 형성 패턴(200), 한 쌍의 소자 분리 패턴들(ST), 한 쌍의 소스/드레인 패턴들(SD), 게이트 전극(310), 게이트 절연막(320), 한 쌍의 게이트 스페이서들(330), 및 채널 패턴들(404)을 포함할 수 있다.
도 1 내지 도 3을 참조하여 설명된 것과 달리, 정전류 형성 패턴(200)은 제2 방향(DR2)을 따라 연장할 수 있다. 정전류 형성 패턴(200)은 기판(100)과 한 쌍의 소스/드레인 패턴들(SD) 사이의 영역들로 연장할 수 있다. 정전류 형성 패턴(200)은 일정한 두께를 가질 수 있다. 정전류 형성 패턴(200)의 두께는 제3 방향(DR3)을 따르는 정전류 형성 패턴(200)의 크기일 수 있다. 본 개시의 정전류 형성 패턴(200)은 한 쌍의 소스/드레인 패턴들(SD)의 바닥면에 직접 접할 수 있다.
한 쌍의 소자 분리 패턴들(ST)은 제2 방향(DR2)을 따라 연장할 수 있다. 한 쌍의 소자 분리 패턴들(ST)은 기판(100)과 한 쌍의 소스/드레인 패턴들(SD) 사이의 영역들로 연장할 수 있다. 한 쌍의 소자 분리 패턴들(ST)의 두께는 정전류 형성 패턴(200)의 두께와 실질적으로 동일할 수 있다. 예를 들어, 한 쌍의 소자 분리 패턴들(ST)의 상면들은 정전류 형성 패턴(200)의 상면과 공면을 이룰 수 있다.
한 쌍의 소스/드레인 영역들(SD)은 정전류 형성 패턴(200) 및 한 쌍의 소자 분리 패턴들(ST)에 의해 기판(100)으로부터 이격될 수 있다.
본 개시는 정전류 형성 패턴(200)과 한 쌍의 소스/드레인 패턴들(SD) 중 드레인인 어느 하나 사이를 흐르는 정전류를 갖는 게이트-올-어라운드(Gate-All-Around)형 트랜지스터(14)를 제공할 수 있다.
본 발명의 기술적 사상의 실시예들에 대한 이상의 설명은 본 발명의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 발명의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 200: 정전류 형성 패턴
SD: 소스/드레인 패턴 302: 더미 게이트 패턴
310: 게이트 전극 320: 게이트 절연막
330: 게이트 스페이서 400: 적층 패턴
402: 희생 패턴 404: 채널 패턴
ST: 한 쌍의 소자 분리 패턴들

Claims (20)

  1. 제1 방향을 따라 연장하는 게이트 전극;
    상기 제1 방향과 교차하는 제2 방향을 따라 상기 게이트 전극을 관통하는 채널 패턴;
    상기 채널 패턴과 상기 게이트 전극 사이에 제공되는 게이트 절연막;
    상기 게이트 전극의 양 측면들 상에 제공되는 한 쌍의 소스/드레인 패턴들; 및
    상기 한 쌍의 소스/드레인 패턴들 사이에서, 상기 채널 패턴에 상기 제1 방향 및 상기 제2 방향에 교차하는 제3 방향을 따라 중첩하는 정전류 형성 패턴;을 포함하되,
    상기 채널 패턴 및 상기 정전류 형성 패턴은 상기 한 쌍의 소스/드레인 패턴들에 전기적으로 연결되는 트랜지스터.
  2. 제 1 항에 있어서,
    상기 정전류 형성 패턴은 상기 한 쌍의 소스/드레인 패턴들 중 드레인과 상기 정전류 형성 패턴 사이에 정전류를 생성하고,
    상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적인 트랜지스터.
  3. 제 1 항에 있어서,
    상기 정전류 형성 패턴은 제1 도전형을 갖고,
    상기 한 쌍의 소스/드레인 패턴들은 상기 제1 도전형과 다른 제2 도전형을 가지며,
    상기 정전류 형성 패턴의 도핑 농도는 3 X 1018 cm-3 이상인 트랜지스터.
  4. 제 1 항에 있어서,
    상기 정전류 형성 패턴은 상기 한 쌍의 소스/드레인 패턴들에 직접 접하는 트랜지스터.
  5. 제 1 항에 있어서,
    상기 정전류 형성 패턴과 상기 한 쌍의 소스/드레인 패턴들 사이에 전기장이 형성되고,
    상기 전기장의 세기는 106 V/cm 이상인 트랜지스터.
  6. 제 1 항에 있어서,
    상기 게이트 절연막은 상기 게이트 전극 및 상기 한 쌍의 소스/드레인 패턴들 사이로 연장되는 트랜지스터.
  7. 제 1 항에 있어서,
    상기 정전류 형성 패턴의 측면 상에 제공되는 소자 분리 패턴;을 더 포함하되,
    상기 정전류 형성 패턴 및 상기 소자 분리 패턴은 상기 제1 방향을 따라 배열되는 트랜지스터.
  8. 제 7 항에 있어서,
    상기 정전류 형성 패턴은 상기 소자 분리 패턴의 상면으로부터 돌출되는 트랜지스터.
  9. 제 1 항에 있어서,
    상기 게이트 전극의 양 측면들 상에 제공되는 한 쌍의 게이트 스페이서들;을 더 포함하되,
    상기 한 쌍의 게이트 스페이서들은 상기 한 쌍의 소스/드레인 패턴들과 상기 게이트 전극 사이에 제공되는 트랜지스터.
  10. 제 1 항에 있어서,
    상기 정전류 형성 패턴은 상기 제2 방향을 따라 연장되어, 상기 한 쌍의 소스/드레인 패턴들의 바닥면들 상에 제공되는 트랜지스터.
  11. 제 1 항에 있어서,
    채널 패턴은 복수 개로 제공되고,
    상기 복수 개의 채널 패턴들은 상기 제1 방향 및 상기 제2 방향에 교차하는 제3 방향을 따라 서로 이격되는 트랜지스터.
  12. 기판 상에 정전류 형성 패턴 및 한 쌍의 소자 분리 패턴들을 형성하는 것;
    상기 정전류 형성 패턴 및 상기 한 쌍의 소자 분리 패턴들 상에 게이트 구조체를 형성하는 것; 및
    상기 게이트 구조체의 양 측면들 상에 한 쌍의 소스/드레인 패턴들을 각각 형성하는 것;을 포함하되,
    상기 게이트 구조체는, 게이트 전극, 상기 게이트 전극의 양 측면들 상에 제공되는 한 쌍의 게이트 스페이서들, 상기 게이트 전극 및 상기 한 쌍의 게이트 스페이서들을 관통하는 채널 패턴들, 및 상기 채널 패턴들과 상기 게이트 전극 사이에 형성되는 게이트 절연막을 포함하고,
    상기 정전류 형성 패턴은 상기 한 쌍의 소자 분리 패턴들 사이에 형성되고,
    상기 채널 패턴들은 상기 한 쌍의 소스/드레인 패턴들에 전기적으로 연결되는 트랜지스터 제조 방법.
  13. 제 12 항에 있어서,
    상기 게이트 구조체를 형성하는 것은:
    상기 정전류 형성 패턴 상에 교대로 적층된 희생 패턴들 및 상기 채널 패턴들을 포함하는 적층 패턴을 형성하는 것;
    상기 적층 패턴 상에 상기 적층 패턴과 교차하는 더미 게이트 패턴을 형성하는 것;
    상기 더미 게이트 패턴의 양 측면들 상에 상기 한 쌍의 게이트 스페이서들을 각각 형성하는 것;
    상기 더미 게이트 패턴을 제거하는 것;
    상기 희생 패턴들을 제거하는 것;
    상기 채널 패턴들의 표면들 상에 게이트 절연막을 형성하는 것; 및
    상기 한 쌍의 게이트 스페이서들 사이에 게이트 전극을 형성하는 것;을 포함하는 트랜지스터 제조 방법.
  14. 제 13 항에 있어서,
    상기 게이트 절연막은 상기 더미 게이트 패턴을 제거하는 것 및 상기 희생 패턴을 제거하는 것에 의해 노출되는 상기 정전류 형성 패턴, 상기 한 쌍의 소스/드레인 패턴들, 상기 한 쌍의 게이트 스페이서들, 및 상기 한 쌍의 소스/드레인 패턴들의 표면들을 덮는 트랜지스터 제조 방법.
  15. 제 12 항에 있어서,
    상기 정전류 형성 패턴은 에피택시 성장 공정에 의해 형성되는 트랜지스터 제조 방법.
  16. 엔모스(NMOS) 트랜지스터; 및
    피모스(PMOS) 트랜지스터;를 포함하되,
    상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 각각은, 제1 방향을 따라 연장하는 게이트 전극, 상기 제1 방향과 교차하는 제2 방향을 따라 상기 게이트 전극을 관통하는 채널 패턴, 상기 채널 패턴과 상기 게이트 전극 사이에 제공되는 게이트 절연막, 상기 게이트 전극의 양 측면들 상에 제공되는 한 쌍의 소스/드레인 패턴들, 및 상기 한 쌍의 소스/드레인 패턴들 사이에서, 상기 채널 패턴에 상기 제1 방향 및 상기 제2 방향에 교차하는 제3 방향을 따라 중첩하는 정전류 형성 패턴을 포함하되,
    상기 채널 패턴 및 상기 정전류 형성 패턴은 상기 한 쌍의 소스/드레인 패턴들에 전기적으로 연결되고,
    상기 엔모스 트랜지스터의 상기 한 쌍의 소스/드레인 패턴들 중 드레인인 어느 하나 및 상기 피모스 트랜지스터의 상기 한 쌍의 소스/드레인 패턴들 중 드레인인 하나는 서로 전기적으로 연결되는 삼진 인버터.
  17. 제 16 항에 있어서,
    상기 엔모스 트랜지스터의 상기 정전류 형성 패턴은 상기 엔모스 트랜지스터의 상기 한 쌍의 소스/드레인 패턴들 중 드레인인 상기 어느 하나와 상기 엔모스 트랜지스터의 상기 정전류 형성 패턴 사이에 정전류를 생성하고,
    상기 피모스 트랜지스터의 상기 정전류 형성 패턴은 상기 피모스 트랜지스터의 상기 한 쌍의 소스/드레인 패턴들 중 드레인인 상기 어느 하나와 상기 피모스 트랜지스터의 상기 정전류 형성 패턴 사이에 정전류를 생성하고,
    상기 정전류는 상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 게이트 전극둘에 인가되는 게이트 전압으로부터 독립적인 삼진 인버터.
  18. 제 16 항에 있어서,
    상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 각각에서, 상기 정전류 형성 패턴의 도핑 농도는 상기 채널 패턴의 도핑 농도보다 높고,
    상기 정전류 형성 패턴의 도핑 농도는 3 X 1018 cm-3 이상인 삼진 인버터.
  19. 제 16 항에 있어서,
    상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 각각에서, 상기 정전류 형성 패턴과 상기 한 쌍의 소스/드레인 패턴들 사이에 106 V/cm 이상의 세기를 갖는 전기장이 형성되는 삼진 인버터.
  20. 제 16 항에 있어서,
    상기 엔모스 트랜지스터 및 상기 피모스 트랜지스터의 각각은, 상기 정전류 형성 패턴의 측면 상에 제공되는 한 쌍의 소자 분리 패턴들;을 더 포함하되,
    상기 정전류 형성 패턴은 상기 한 쌍의 소자 분리 패턴들의 상면들로부터 돌출되는 삼진 인버터.
KR1020200087155A 2019-11-19 2020-07-14 트랜지스터, 이의 제조 방법, 및 이를 포함하는 삼진 인버터 KR102336609B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
PCT/KR2020/016414 WO2021101288A1 (ko) 2019-11-19 2020-11-19 트랜지스터, 이의 제조 방법, 및 이를 포함하는 삼진 인버터
US17/636,328 US20220285484A1 (en) 2019-11-19 2020-11-19 Transistor, method for manufacturing same, and ternary inverter comprising same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20190149122 2019-11-19
KR1020190149122 2019-11-19

Publications (2)

Publication Number Publication Date
KR20210061252A true KR20210061252A (ko) 2021-05-27
KR102336609B1 KR102336609B1 (ko) 2021-12-09

Family

ID=76135855

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020200056670A KR102314844B1 (ko) 2019-11-19 2020-05-12 트랜지스터, 이의 제조 방법, 및 이를 포함하는 삼진 인버터
KR1020200087155A KR102336609B1 (ko) 2019-11-19 2020-07-14 트랜지스터, 이의 제조 방법, 및 이를 포함하는 삼진 인버터

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020200056670A KR102314844B1 (ko) 2019-11-19 2020-05-12 트랜지스터, 이의 제조 방법, 및 이를 포함하는 삼진 인버터

Country Status (1)

Country Link
KR (2) KR102314844B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113707606A (zh) * 2021-09-15 2021-11-26 复旦大学 一种基于晶圆级二维材料的反相器、制备方法及逻辑电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060110702A (ko) * 2005-04-21 2006-10-25 삼성전자주식회사 다중채널을 갖는 반도체 장치 및 그의 제조방법.
KR101689159B1 (ko) * 2015-07-10 2016-12-23 울산과학기술원 3진수 논리회로
KR20190043359A (ko) * 2017-10-18 2019-04-26 삼성전자주식회사 반도체 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060110702A (ko) * 2005-04-21 2006-10-25 삼성전자주식회사 다중채널을 갖는 반도체 장치 및 그의 제조방법.
KR101689159B1 (ko) * 2015-07-10 2016-12-23 울산과학기술원 3진수 논리회로
US10133550B2 (en) * 2015-07-10 2018-11-20 Unist(Ulsan National Institute Of Science And Technology) Ternary digit logic circuit
KR20190043359A (ko) * 2017-10-18 2019-04-26 삼성전자주식회사 반도체 장치

Also Published As

Publication number Publication date
KR102314844B1 (ko) 2021-10-19
KR20210061246A (ko) 2021-05-27
KR102336609B1 (ko) 2021-12-09

Similar Documents

Publication Publication Date Title
US10978450B2 (en) FinFET isolation structure and method for fabricating the same
JP2008300869A (ja) デュアルゲートを有するｃｍｏｓ型半導体装置形成方法
CN113421854A (zh) 形成半导体装置的方法
US10510893B2 (en) Method for fabricating FinFET isolation structure
US11799014B2 (en) Gate structure and methods thereof
KR102090772B1 (ko) 게이트 구조물 및 그 방법
US10347761B2 (en) Tunneling field effect transistor and method for fabricating the same
KR102336609B1 (ko) 트랜지스터, 이의 제조 방법, 및 이를 포함하는 삼진 인버터
CN106340540B (zh) 半导体元件及填补图案的方法
US20220223693A1 (en) Effective work function tuning via silicide induced interface dipole modulation for metal gates
US20220285484A1 (en) Transistor, method for manufacturing same, and ternary inverter comprising same
KR102336610B1 (ko) 트랜지스터, 이를 포함하는 삼진 인버터, 및 트랜지스터 제조 방법
JP7335376B2 (ja) 三進インバータ及びその製造方法
US12068381B2 (en) Transistor, ternary inverter including same, and transistor manufacturing method
KR102336607B1 (ko) 터널 전계효과트랜지스터 및 이를 포함하는 삼진 인버터
KR102321421B1 (ko) 트랜지스터 제조 방법 및 삼진 인버터 제조 방법
US12009393B2 (en) Tunnel field effect transistor and ternary inverter comprising same
KR102336608B1 (ko) 트랜지스터, 이를 포함하는 삼진 인버터, 및 트랜지스터의 제조 방법
US20210359108A1 (en) Double diffusion break gates fully overlapping fin edges with insulator regions
US20220344355A1 (en) Multi-gate device gate structure and methods thereof
CN117457498A (zh) 制造半导体器件的方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right