KR20210048526A - 접속 전극 및 접속 전극의 제조 방법 - Google Patents

접속 전극 및 접속 전극의 제조 방법 Download PDF

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Abstract

접속 전극은, 금속막(40), 금속막(50), 혼재층(45), 및, UBM(80)을 구비한다. 금속막(50)은, 금속막 (40) 상에 형성되고, UBM(80)은, 금속막 (50) 상에 형성되어 있다. 혼재층(45)은, 금속막(40)을 형성하는 금속 입자(P40)와, 금속막(50)을 형성하는 금속 입자(P50)가 혼재되는 층이다. 금속막(40), 및, 금속막(50)이 배열되는 제1 방향으로 보아, 혼재층(45)의 적어도 일부는, UBM(80)과 금속막(50)의 접합면에 겹치는 제1 영역(Re1)에 형성되어 있다.

Description

접속 전극 및 접속 전극의 제조 방법
본 발명은, 전자 부품의 접속 전극의 구조 및 그 제조 방법에 관한 것이다.
특허문헌 1에는, 탄성파 장치의 접속 전극의 구조가 기재되어 있다. 특허문헌 1의 접속 전극의 구조에서는, 전극 랜드가 기판 상에 형성되고, 금속막이 전극 랜드 상에 형성되어 있다. 또한, 금속막 상에 언더 범프 메탈이 형성되어 있다.
일본 특허 제5510695호 공보
여기서, 특허문헌 1의 금속막(제1 금속막) 상에 또 다른 금속막(제2 금속막)을 형성하고, 제2 금속막 상에 언더 범프 메탈을 형성하는 것도 가능하다. 이와 같이 복수의 금속막을 적층하는 구성에서는, 금속막을 1층만 형성하는 구성에서는 실현이 용이하지 않은 다양한 효과가 얻어지는 경우가 있다.
그러나, 복수의 금속막을 적층하는 구성에서는, 제1 금속막의 표면이 산화되어 버리는 경우가 있다. 이 경우, 제1 금속막과 제2 금속막의 접합부에 있어서 전기 저항이 커진다. 이 때문에, 접속 전극으로서의 전기 저항이 커져, 전기적인 특성이 저하되어 버린다.
따라서, 본 발명의 목적은, 복수의 금속막을 적층한 구조의 접속 전극에 있어서, 전기적인 특성의 저하를 억제할 수 있는 구조 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 접속 전극은, 제1 금속막, 제2 금속막, 취출 전극, 및, 혼재층을 구비한다. 제1 금속막은, 배선 전극의 주면에 형성되어 있다. 제2 금속막은, 제1 금속막에 있어서의 배선 전극에 대한 맞닿음면과 반대측의 면에 형성되어 있다. 취출 전극은, 제2 금속막에 있어서의 제1 금속막에 대한 맞닿음면과 반대측의 면에 형성되어 있다. 혼재층은, 제1 금속막을 형성하는 제1 금속 입자와, 제2 금속막을 형성하는 제2 금속 입자가 혼재되는 층이다. 제1 금속막, 제2 금속막 및 취출 전극이 배열되는 제1 방향으로 보아, 혼재층의 적어도 일부는, 취출 전극과 제2 금속막의 접합면에 겹치는 제1 영역에 형성되어 있다.
이 구성에서는, 제1 금속막과 제2 금속막에, 제1 금속 입자와 제2 금속 입자의 혼재층이 형성됨으로써, 취출 전극의 바로 아래의 부분에서의 저항률이 저하된다. 이에 의해, 배선 전극으로부터, 제1 금속막 및 제2 금속막을 통해 취출 전극에 접속되는 경로의 저항이 저하된다.
본 발명에 따르면, 복수의 금속막을 적층한 구조의 접속 전극에 있어서, 전기적인 특성의 저하를 억제할 수 있다.
도 1은 본 발명의 실시 형태에 관한 접속 전극의 구성을 도시하는 측면 단면도이다.
도 2는 접속 전극의 일부를 확대한 측면 단면도이다.
도 3은 금속 입자 P40, P50의 혼재 상태를 모식적으로 도시하는 도면이다.
도 4는 본 발명의 실시 형태에 관한 접속 전극의 제조 방법을 나타내는 흐름도이다.
도 5의 (A), 도 5의 (B), 도 5의 (C)는 접속 전극의 제조 과정의 각 상태를 도시하는 도면이다.
도 6은 본 발명의 실시 형태에 관한 접속 전극의 구성의 파생예의 일례를 도시하는 측면 단면도이다.
본 발명의 실시 형태에 관한 접속 전극 및 접속 전극의 제조 방법에 대하여, 도면을 참조하여 설명한다. 도 1은 본 발명의 실시 형태에 관한 접속 전극의 구성을 도시하는 측면 단면도이다. 도 2는 접속 전극의 일부를 확대한 측면 단면도이다.
도 1, 도 2에 도시한 바와 같이, 본 실시 형태의 접속 전극을 갖는 전자 부품(10)은, 기판(20), 배선 전극(30), 금속막(40), 금속막(50), 지지 프레임(60), 커버층(70), 언더 범프 메탈(80)(이하, UBM(80)이라 칭함), 및, 땜납 볼(81)을 구비한다. 금속막(40), 금속막(50), 및, UBM(80)을 포함하는 부분이, 본 발명의 「접속 전극」에 대응한다.
기판(20)은, 예를 들어 평판이며, 평면형의 주면(201)을 갖는다. 또한, 도시하지 않지만, 기판(20)이 평판인 경우, 기판(20)은, 주면(201)에 대향하는 다른 주면을 갖는다. 기판(20)은, 예를 들어 압전 기판, 반도체 기판, 또는, 절연성 기판에 의해 실현된다. 기판(20)이 압전 기판인 경우, 압전 기판에는, 예를 들어 IDT 전극 등이 형성되어 있다. 기판(20)이 반도체 기판인 경우, 반도체 기판에는, 예를 들어 다이오드, 트랜지스터, FET 등이 형성되어 있다. 기판(20)이 절연성 기판인 경우, 절연성 기판에는, 예를 들어 소정의 전기 회로를 실현하는 도체 패턴이 형성되어 있다.
배선 전극(30)은, 기판(20)의 주면(201)에 형성되어 있다. 배선 전극(30)은, 평막형이며, 서로 대향하는 주면(301)과 주면(302)을 갖는다. 주면(301)은, 기판(20)의 주면(201)에 맞닿아 있다. 주면(302)은, 배선 전극(30)에 있어서의 기판(20)에 맞닿는 면과 반대측의 면이다.
배선 전극(30)은, 알루미늄(Al), 또는, 구리(Cu) 등, 저항률이 비교적 낮은 재료에 의해 형성되어 있다. 또한, 저항률이 비교적 낮은 금속이란, 예를 들어 각종 금속에 있어서 저항률이 낮은 부류에 들어가는 금속을 의미한다. 즉, 전자 부품(10)의 사양에 기초하여, 배선 전극(30)으로서, 실용적인 범위의 저항률이면 된다. 배선 전극(30)의 저항률은, 금속막(40)의 저항률 및 금속막(50)의 저항률보다도 낮은 것이 바람직하다. 이에 의해, 기판(20)에 대한 배선 저항을 낮게 할 수 있어, 전자 부품(10)의 전기적인 특성을 향상시킬 수 있다. 또한, 배선 전극(30)은, 가공이 용이한 재료에 의해 형성되어 있는 것이 바람직하다. 그리고, 배선 전극(30)을 구성하는, 알루미늄(Al), 또는, 구리(Cu) 등이, 본 발명의 「제3 금속 입자」에 대응한다.
배선 전극(30)은, IDT 전극 등의 전극이나 도체 패턴 등에, 예를 들어 도 1에 도시하지 않은 배선을 통해 접속되어 있다.
금속막(40)은, 배선 전극(30)의 주면(302)에 형성되어 있다. 금속막(40)은, 평막형이며, 서로 대향하는 주면(401)과 주면(402)을 갖는다. 주면(401)은, 배선 전극(30)의 주면(302)에 맞닿아 있다. 주면(402)은, 금속막(40)에 있어서의 배선 전극(30)에 맞닿는 면과 반대측의 면이다.
금속막(40)은, 증착, 도금, 스퍼터링 등에 의해, 형성되어 있다. 금속막(40)의 두께(도 1, 도 2에 있어서의 제1 방향의 길이)는, 배선 전극(30)의 두께보다도 작다.
금속막(40)은, 티타늄(Ti), 니켈(Ni), 크롬(Cr) 등에 의해 형성되어 있다. 금속막(40)은, 소위, 배선 전극(30)과 금속막(50) 사이의 밀착성을 향상시키는 막이며, 금속막(40)의 재료는, 배선 전극(30)의 재료와 금속막(50)의 재료에 따라서, 적절히 선택되고 있다. 금속막(40)이, 본 발명의 「제1 금속막」에 대응한다. 그리고, 금속막(40)을 형성하는, 티타늄(Ti), 니켈(Ni), 크롬(Cr) 등이, 본 발명의 「제1 금속 입자」에 대응한다.
금속막(50)은, 금속막(40)의 주면(402)에 형성되어 있다. 금속막(50)은, 평막형이며, 서로 대향하는 주면(501)과 주면(502)을 갖는다. 주면(501)은, 금속막(40)의 주면(402)에 맞닿아 있다. 주면(502)은, 금속막(50)에 있어서의 금속막(40)에 맞닿는 면과 반대측의 면이다.
금속막(50)은, 증착, 도금, 스퍼터링 등에 의해, 형성되어 있다. 금속막(50)의 두께(도 1, 도 2에 있어서의 제1 방향의 길이)는, 배선 전극(30)의 두께보다도 작다.
금속막(50)은, 백금(Pt), 금(Au) 등에 의해 형성되어 있다. 금속막(50)은, 비교적 산화가 발생하기 어려운 막이다. 또한, 비교적 산화가 발생하기 어려운 금속이란, 예를 들어 각종 금속에 있어서 산화되기 어려운 부류에 들어가는 금속을 의미한다. 즉, 전자 부품(10)의 사양에 기초하여, 금속막(50)으로서의 기능을 하는 데 있어서 실용적인 범위의 산화되기 어려움을 갖고 있으면 된다. 금속막(50)이, 본 발명의 「제2 금속막」에 대응한다. 그리고, 금속막(50)을 형성하는, 백금(Pt), 금(Au) 등이, 본 발명의 「제2 금속 입자」에 대응한다. 이에 의해, 후에 설명하는 UBM(80)의 형성 시의 금속막(50)의 표면의 산화를 억제할 수 있다.
지지 프레임(60)은, 금속막(50)의 주면(502)에 형성되어 있다. 지지 프레임(60)은 기둥형이다. 지지 프레임(60)은, 예를 들어 산화규소(SiO2), 산화알루미늄(Al2O3) 등의 절연성 세라믹스, 또는, 폴리이미드, 에폭시 등의 합성 수지에 의해 형성되어 있다.
커버층(70)은, 지지 프레임(60)에 있어서의 금속막(50)에 맞닿는 면과 반대측의 면에 형성되어 있다. 커버층(70)은, 예를 들어 전자 부품(10)에 있어서의 배선 전극(30), 금속막(40), 금속막(50)이 형성되는 측의 대략 전체면을 덮는 형상이다. 커버층(70)은, 예를 들어 산화알루미늄(Al2O3) 등의 절연성 세라믹스, 폴리이미드, 에폭시 등의 합성 수지, 탄탈산리튬(LiTaO3), 니오븀산리튬(LiNbO3) 등의 압전성 재료, 또는, 실리콘(Si) 등의 반도체 재료에 의해 형성되어 있다.
지지 프레임(60) 및 커버층(70)에는, 이들을 두께 방향(도 1의 제1 방향)으로 관통하는 관통 구멍(800)이 형성되어 있다. 관통 구멍(800)의 바닥은, 금속막(50)에 의해 실현되어 있다.
UBM(80)은, 관통 구멍(800)에 형성되어 있다. UBM(80)은, 예를 들어 니켈(Ni)이나 구리(Cu)에 의해 형성되어 있다. UBM(80)은, 관통 구멍(800)의 바닥에 있어서, 금속막(50)에 접속하고 있다. UBM(80)의 적어도 일부는, 지지 프레임(60)의 내부에 형성되어 있다. UBM(80)이, 본 발명의 「취출 전극」에 대응한다.
UBM(80)의 표면에는, 땜납 볼(81)이 형성되어 있다.
이와 같은 구성에 있어서, 도 1, 도 2에 도시한 바와 같이, 금속막(40) 및 금속막(50)에는, 혼재층(45)이 형성되어 있다. 혼재층(45)은, 금속막(40)을 형성하는 금속 입자 P40과, 금속막(50)을 형성하는 금속 입자 P50이 혼재되는 층이며, 예를 들어 다음에 나타내는 바와 같은 조건을 충족하는 층이다.
도 3은 금속 입자의 혼재 상태를 모식적으로 도시하는 도면이다. 도 3에 도시한 바와 같이, 구체적으로는, 혼재층(45)이란, 금속막(40)을 형성하는 금속 입자 P40과, 금속막(50)을 형성하는 금속 입자 P50의 혼재율이, 통상의 금속막(40)과 금속막(50)의 접합 계면 부근에서의 금속 입자 P40과 금속 입자 P50의 혼재율보다도 많은 층인 것을 의미한다. 보다 구체적으로는, 혼재율이란, 금속막(50) 내의 계면 부근의 단위 체적에 있어서의 금속 입자 P40의 혼재율(확산율)에 의해 표시된다. 혹은, 혼재율은, 금속막(40) 내의 계면 부근의 단위 체적에 있어서의 금속 입자 P50의 혼재율(확산율)에 의해 표시된다.
도 3에 도시한 바와 같이, 본 실시 형태의 전자 부품(10)의 접속 전극에서는, 제1 방향으로 보아, UBM(80)과 금속막(50)의 접합면에 겹치는 제1 영역 Re1에 있어서, 혼재율은 높다. 또한, UBM(80)과 금속막(50)의 접합면에 겹치지 않는 영역 중, 제2 영역 Re2에 있어서, 혼재율은, 제1 영역 Re1에 접근할수록 높고, 제3 영역 Re3에 접근할수록 낮다. 또한, UBM(80)과 금속막(50)의 접합면에 겹치지 않는 영역 중, 도 1의 제2 방향(금속막(40)과 금속막(50)의 맞닿음면에 평행한 방향)으로 보아, 제2 영역 Re2를 사이에 두고 제1 영역 Re1과 반대측에 있는 제3 영역 Re3에 있어서, 혼재율은 낮고, 거의 일정하다.
따라서, 도 1, 도 2에 도시한 바와 같이, 본 실시 형태의 전자 부품(10)의 접속 전극에서는, 제1 영역 Re1과 혼재층(45)이 겹친다. 즉, 혼재층(45)의 적어도 일부는 제1 영역 Re1에 형성되어 있다.
이 구성에 의해, UBM(80)의 바로 아래, 즉, UBM(80)으로부터 금속막(50) 및 금속막(40)을 통해 배선 전극(30)에 접속되는 전류의 전송 경로(주된 전송 경로)에는, 혼재층(45)이 존재한다. 혼재층(45)은, 소위, 금속 확산의 상태이므로, 저항률이 낮아진다. 따라서, UBM(80)으로부터 금속막(50) 및 금속막(40)을 통해 배선 전극(30)에 접속되는 부분의 전기 저항은, 저하된다. 이에 의해, 예를 들어 전자 부품(10)의 제조 과정에 있어서, 금속막(40)의 주면(402)이 산화되어, 접속 전극의 전기 저항이 증대되어도, 혼재층(45)에 의해, 접속 전극의 전기 저항을 저하시킬 수 있어, 전자 부품(10)의 전기적인 특성의 저하를 억제할 수 있다.
한편, 도 3에 도시한 바와 같이, 제3 영역 Re3과 혼재층(45)은, 겹치지 않는다. 구체적으로는, 제3 영역 Re3에 있어서의 금속 입자 P40과 금속 입자 P50의 혼재율은, 제1 영역 Re1에 있어서의 금속 입자 P40과 금속 입자 P50의 혼재율보다 훨씬 낮은 일정한 값이다. 즉, 혼재층(45)은, 제3 영역 Re3에는 형성되어 있지 않다. 또한, 이 일정한 값이, 「통상의 금속막(40)과 금속막(50)의 접합 계면 부근에서의 금속 입자 P40과 금속 입자 P50의 혼재율」이다. 따라서, 혼재층(45)이 접속 전극의 외연부인 제3 영역 Re3에 형성되어 있지 않기 때문에, 금속막(40)과 금속막(50)의 접합 강도의 저하를 억제할 수 있다.
또한, 제2 영역 Re2의 일부에는, 혼재층(45)이 형성되어 있어도 된다. 예를 들어, 도 3에 도시한 전자 부품(10)에서는, 제2 영역 Re2 중 특히 제1 영역 Re1에 가까운 영역에 있어서의 혼재율은, 제3 영역 Re3의 혼재율보다 높고, 또한, 제1 영역 Re1의 혼재율과 동일한 정도이며, 이에 의해, 제2 영역 Re2의 일부에 혼재층(45)이 형성되어 있다고 할 수 있다. 이 경우, 제2 영역 Re2에 있어서 혼재층(45)이 형성되어 있는 영역은, 제1 영역 Re1에 있어서 혼재층(45)이 형성되어 있는 영역보다 작아지는 쪽이 바람직하다. 또한, 여기에서의 혼재층(45)이 형성되어 있는 영역이란, 제1 영역 Re1과 제2 영역 Re2에서 비교 대상이 동일하면, 평면적인 영역(면적)이어도, 입체적인 영역(체적)이어도 된다. 이 경우에 있어서도, 혼재층(45)이 형성되어 있는 영역은 혼재층(45)이 형성되어 있지 않은 영역보다도 작음으로써, 금속막(40)과 금속막(50)의 접합 강도의 저하를 억제할 수 있다.
이때, 혼재층(45)이 제1 영역 Re1과 제2 영역 Re2에 걸치도록 연속적으로 형성되어 있으면, 보다 바람직하다. 이 경우에는, 전류의 전송 경로에, 저항이 낮아지는 영역이 연속적으로 존재하기 때문에, 보다 전기적인 특성의 저하를 억제할 수 있다.
또한, 제2 영역 Re2에는, 혼재층(45)이 전혀 형성되어 있지 않아도 된다. 즉, 제2 영역 Re2의 혼재율은, 제3 영역 Re3의 혼재율과 동일 정도의 값으로 유지되어 있어도 된다. 이 경우, 금속막(40) 및 금속막(50)에 있어서 혼재층(45)이 형성되는 영역이 접속 전극의 중심부인 제1 영역 Re1만으로 한정되기 때문에, 금속막(40)과 금속막(50)의 접합 강도의 저하를 보다 억제할 수 있다.
또한, 도 1, 도 3에 도시한 바와 같이, 제2 영역 Re2는, 도 1의 제1 방향으로 보아, UBM(80)과 금속막(50)의 접합면에 겹치지 않는 영역 중 지지 프레임(60)과 겹치는 영역이며, 제3 영역 Re3은, UBM(80)과 금속막(50)의 접합면에 겹치지 않는 영역 중 지지 프레임(60)과 겹치지 않는 영역이어도 된다.
혼재층(45)은, 금속막(40) 및 금속막(50)을 국소적으로 가열함으로써, 형성된다. 예를 들어, 도 4, 도 5의 (A), 도 5의 (B), 도 5의 (C)를 사용하여 후술하는 바와 같이, UBM(80)이 형성되는 관통 구멍에 대하여 레이저광을 조사하는 것 등에 의해, 혼재층(45)은, 금속막(40) 및 금속막(50)에 형성된다.
이때, 금속막(40) 및 금속막(50)에 있어서의 영역 중, 제1 방향으로 보아, UBM(80)의 적어도 일부를 내부에 구비하는 지지 프레임(60)과 겹치는 영역은, 레이저광으로 가열되는 영역과 비교적 가까운 거리에 있다. 그 때문에, 레이저광에 의한 가열의 영향을 받아 혼재층이 형성되기 쉽다. 따라서, 혼재층이 형성되기 쉬운 당해 영역을 제2 영역 Re2로 하면, 본 발명의 효과를 발휘하는 접속 전극을 보다 용이하게 얻을 수 있다.
한편, 제1 방향으로 보아, 지지 프레임(60)과 겹치지 않는 영역은 레이저광으로 가열되는 영역과 비교적 먼 거리에 있기 때문에, 레이저광에 의한 가열의 영향을 받기 어렵다. 따라서, 혼재층이 형성되기 어려운 당해 영역을 제3 영역 Re3으로 하면, 본 발명의 효과를 발휘하는 접속 전극을 보다 용이하게 얻을 수 있다.
또한, 도 1, 도 2에 도시한 바와 같이, 혼재층(45)은, 금속막(50)의 주면(502)에 도달하지 않은 쪽이 바람직하다. 금속막(50)은, 상술한 바와 같이 산화되기 어려운 막이므로, 제조 과정에서의 산화에 의한 저항률의 상승은 발생하기 어렵다. 따라서, 혼재층(45)이 금속막(50)의 주면(502)에 도달하지 않아도, UBM(80)으로부터 금속막(50) 및 금속막(40)을 통해 배선 전극(30)에 접속되는 부분의 전기 저항은, 상승하기 어렵다. 또한, 금속막(50)의 주면(502), 즉, 금속막(50)과 UBM(80)의 접합면에 혼재층(45)이 존재하지 않음으로써, 금속막(50)과 UBM(80)의 접합 강도의 저하를 억제할 수 있다. 이에 의해, 금속막(50)과 UBM(80)의 접합의 신뢰성은, 향상된다.
또한, 도 1, 도 2에 도시한 바와 같이, 혼재층(45)은, 금속막(40)의 주면(401)에 도달하지 않은 쪽이 바람직하다. 즉, 금속막(40)과 배선 전극(30)의 접합면에 혼재층(45)이 존재하지 않는 쪽이 바람직하다. 이에 의해, 금속막(40)과 배선 전극(30)의 접합 강도의 저하를 억제할 수 있다. 따라서, 금속막(40)과 배선 전극(30)의 접합의 신뢰성은, 향상된다.
또한, 혼재층(45)은, 배선 전극(30)까지 도달해도 된다. 이 경우, UBM(80)으로부터 금속막(50) 및 금속막(40)을 통해 배선 전극(30)에 접속되는 부분의 전기 저항은 저하되어, 전자 부품(10)의 전기적인 특성을 향상시킬 수 있다. 이때, 금속막(40)과 배선 전극(30)의 접합 계면에 있어서의 상술한 제2 영역 Re2와 겹치는 영역에서는, 혼재층(45)은 존재하지 않는 쪽이 바람직하다. 이 구성에 의하면, 배선 전극(30)과 금속막(40)의 접합 강도의 저하를 억제할 수 있다.
또한, 상술한 설명에서는, 도 1, 도 2에 도시한 바와 같이, 혼재층(45)과 제1 영역 Re1이 전체로서 겹치는 경우를 나타냈지만, 혼재층(45)과 제1 영역 Re1은 적어도 일부에서 겹쳐 있으면, 전기 저항을 저하시킬 수 있다.
이와 같은 전자 부품(10)의 접속 전극은, 다음에 나타내는 방법에 의해 제조할 수 있다. 도 4는 본 발명의 실시 형태에 관한 접속 전극의 제조 방법을 나타내는 흐름도이다. 도 5의 (A), 도 5의 (B), 도 5의 (C)는 접속 전극의 제조 과정의 각 상태를 도시하는 도면이다. 이하, 도 4의 흐름도를 참조하면서, 제조 방법을 설명한다.
배선 전극(30)의 주면(302)에, 증착, 도금, 스퍼터링 등을 사용하여, 금속막(40)을 형성한다(S11). 다음에, 금속막(40)의 주면(402)에, 증착, 도금, 스퍼터링 등을 사용하여, 금속막(50)을 형성한다(S12). 다음에, 금속막(50)의 주면(502)에, 절연층인 지지 프레임(60)을 형성하고, 또한, 커버층(70)을 형성한다(S13).
다음에, 도 5의 (A)에 도시한 바와 같이, 커버층(70)에 있어서의 지지 프레임(60)의 맞닿음면과 반대측의 면으로부터 레이저(900)에 의해 레이저광을 조사한다. 레이저광의 에너지는, 커버층(70) 및 지지 프레임(60)의 연삭용으로 설정되어 있다. 레이저(900)에 의해 레이저광을, 커버층(70)을 향하여, 또한 계속해서 조사함으로써, 커버층(70)이 깎여지고, 또한 지지 프레임(60)이 깎여진다. 이에 의해, 도 5의 (B)에 도시한 바와 같은, 커버층(70) 및 지지 프레임(60)을 관통하는 관통 구멍(800)이 형성된다(S14).
그리고, 도 5의 (B)에 도시한 바와 같이, 이 상태에서는, 관통 구멍(800)의 바닥에 금속막(50)의 주면(502)이 노출된다.
레이저(900)는, 이 상태에 있어서, 금속막(50)측을 향하여 레이저광을 조사함으로써, 금속막(50)과 금속막(40)의 접촉면 부근을 국소적으로 가열한다. 이때의 레이저광의 에너지는, 금속막(50)과 금속막(40)의 접촉면 부근을, 소정 온도로 하도록 설정되어 있다. 또한, 이 국소 가열용의 에너지를, 상술한 관통 구멍(800)의 형성용의 에너지와 동일하게 하는 것도 가능하다. 이 레이저광의 조사를 소정 시간에 걸쳐 계속함으로써, 금속막(50)과 금속막(40)의 접촉면을 포함하도록 혼재층(45)을 형성한다(S15). 혼재층(45)이란, 상술한 바와 같이, 금속막(50)의 금속 입자 P50과 금속막(40)의 금속 입자 P40이, 통상의 금속막(50)과 금속막(40)의 적층 상태보다도 많이 혼재되는 층이다.
다음에, 도 5의 (C)에 도시한 바와 같이, 관통 구멍(800)에 UBM(80)을 형성한다(S16).
이와 같은 제조 방법에서는, UBM(80)용의 관통 구멍(800)의 형성에 사용하는 레이저를, 혼재층(45)의 형성에 이용할 수 있다. 따라서, 제조 공정의 간략화가 가능해진다. 특히, 국소 가열용의 에너지를 관통 구멍(800)의 형성용의 에너지와 동일하게 함으로써, 제조 공정을 더욱 간략화할 수 있다.
또한, 도 1 내지 도 3에서는 배선 전극 상에 2개의 금속막이 적층되어 있는 전자 부품(10)을 도시하였지만, 배선 전극 상에 적층되는 금속막의 수는 2개에 한정되지 않고, 3개 이상이어도 된다. 그 경우에는 적어도 취출 전극(예를 들어, 상술한 UBM(80))에 가장 가까운 금속막과 당해 가장 가까운 금속막에 맞닿는 금속막 사이에 혼재층을 형성하면, 전기 저항을 저하시켜 전기 특성의 열화를 억제할 수 있다는 효과가 얻어진다.
또한, 도 6에 도시한 바와 같이, 배선 전극 상에 형성되는 금속막은, 하나여도 된다. 도 6은 본 발명의 실시 형태에 관한 접속 전극의 구성의 파생예의 일례를 도시하는 측면 단면도이다.
도 6에 도시한 전자 부품(10A)은, 도 1에 도시한 전자 부품(10)에 대하여, 밀착층이 되는 금속막(40)을 생략한 점, 혼재층(35)의 형성 위치에 있어서, 다르다. 전자 부품(10A)의 다른 구성은, 전자 부품(10)과 마찬가지이며, 마찬가지의 개소의 설명은 생략한다.
도 6에 도시한 바와 같이, 전자 부품(10A)에서는, 금속막(50)은, 배선 전극(30)의 주면(302)에 형성되어 있다. 즉, 금속막(50)의 주면(501)과 배선 전극(30)의 주면(302)은 맞닿아 있다.
혼재층(35)은, 금속막(50)과 배선 전극(30)에 형성되어 있다. 이때, 혼재층(35)은, 금속막(50)과 배선 전극(30)의 접합 계면을 포함하여 형성되어 있다. 혼재층(35)은, 배선 전극(30)을 형성하는 금속 입자(본 발명의 「제3 금속 입자」에 대응함)와, 금속막(50)을 형성하는 금속 입자가 혼재되는 층이며, 혼재층(35)의 조건은, 상술한 혼재층(45)의 조건에 있어서의 금속막(40)의 금속 입자를 배선 전극(30)의 금속 입자로 치환한 경우와 마찬가지이다.
혼재층(35)은, 제1 영역 Re1에 겹친다. 보다 구체적으로는, 혼재층(35)의 적어도 일부는, UBM(80)과 금속막(50)의 접합면에 겹치는 제1 영역 Re1에 형성되어 있다.
배선 전극(30)에 금속막(50)을 직접 적층하는 경우에 있어서도, 배선 전극(30)에 있어서의 금속막(50)측의 주면이 산화되어 전기 저항이 증대되어 버려, 당해 배선 전극(30)을 구비하는 전자 부품(10A)의 전기적 특성이 악화된다는 문제가 발생할 수 있다. 그러나, 전자 부품(10A)에 나타내는 바와 같이, 배선 전극(30)과 금속막(50) 사이에 혼재층(35)을 형성함으로써, 전기 저항이 저하되어, 전기 특성의 열화를 억제할 수 있다는 효과가 얻어진다.
10, 10A: 전자 부품
20: 기판
30: 배선 전극
40, 50: 금속막
35, 45: 혼재층
60: 지지 프레임
70: 커버층
80: 언더 범프 메탈(UBM)
81: 땜납 볼
201, 301, 302, 401, 402, 501, 502: 주면
800: 관통 구멍
900: 레이저
P40, P50: 금속 입자
Re1: 제1 영역
Re2: 제2 영역

Claims (13)

  1. 배선 전극의 주면에 형성된 제1 금속막과,
    상기 제1 금속막에 있어서의 상기 배선 전극에 대한 맞닿음면과 반대측의 면에 형성된 제2 금속막과,
    상기 제2 금속막에 있어서의 상기 제1 금속막에 대한 맞닿음면과 반대측의 면에 형성된 취출 전극과,
    상기 제1 금속막을 형성하는 제1 금속 입자와, 상기 제2 금속막을 형성하는 제2 금속 입자가 혼재되는 혼재층을 구비하고,
    상기 제1 금속막, 상기 제2 금속막 및 상기 취출 전극이 배열되는 제1 방향으로 보아, 상기 혼재층의 적어도 일부는, 상기 취출 전극과 상기 제2 금속막의 접합면에 겹치는 제1 영역에 형성되어 있는 접속 전극.
  2. 제1항에 있어서,
    상기 혼재층은, 상기 제1 방향으로 보아, 상기 취출 전극과 상기 제2 금속막의 접합면에 겹치지 않는 제2 영역에 형성되어 있지 않은 접속 전극.
  3. 제1항에 있어서,
    상기 혼재층은, 상기 제1 방향으로 보아, 상기 취출 전극과 상기 제2 금속막의 접합면에 겹치지 않는 제2 영역의 일부에 형성되어 있고,
    상기 제2 영역에 있어서 상기 혼재층이 형성된 일부의 영역은, 상기 제2 영역에 있어서 상기 혼재층이 형성되어 있지 않은 타부의 영역보다 작은 접속 전극.
  4. 제3항에 있어서,
    상기 혼재층은, 상기 제1 금속막과 상기 제2 금속막의 맞닿음면에 평행한 제2 방향으로 보아, 상기 제2 영역을 사이에 두고 상기 제1 영역측과 반대측에 있는 제3 영역에 형성되어 있지 않은 접속 전극.
  5. 제4항에 있어서,
    상기 취출 전극의 적어도 일부를 내부에 구비하고, 또한, 상기 제2 금속막 상에 형성된 지지 프레임을 더 구비하고,
    상기 제2 영역은, 상기 제1 방향으로 보아 상기 지지 프레임과 겹치는 영역이며,
    상기 제3 영역은, 상기 제1 방향으로 보아 상기 지지 프레임과 겹치지 않는 영역인 접속 전극.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제2 금속막은, 상기 제1 금속막보다도 산화되기 어려운 접속 전극.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 혼재층은,
    상기 제1 방향에 있어서, 상기 제2 금속막에 있어서의 상기 취출 전극에 대한 맞닿음면에 도달하지 않은 접속 전극.
  8. 제7항에 있어서,
    상기 혼재층은,
    상기 제1 방향에 있어서, 상기 제1 금속막에 있어서의 상기 배선 전극에 대한 맞닿음면에 도달하지 않은 접속 전극.
  9. 제1항 내지 제7항에 중 어느 한 항에 있어서,
    상기 혼재층은, 상기 배선 전극에 도달한 접속 전극.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 배선 전극의 저항률은, 상기 제1 금속막의 저항률 및 상기 제2 금속막의 저항률보다도 낮은 접속 전극.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 제1 금속 입자는, 티타늄, 니켈 또는, 크롬을 포함하고,
    상기 제2 금속 입자는, 백금, 또는, 금을 포함하고,
    상기 배선 전극을 구성하는 제3 금속 입자는, 구리, 또는, 알루미늄을 포함하는 접속 전극.
  12. 배선 전극의 주면에 형성된 제1 금속막과,
    상기 제1 금속막에 있어서의 상기 배선 전극에 대한 맞닿음면과 반대측의 면에 형성된 취출 전극과,
    상기 제1 금속막을 형성하는 제1 금속 입자와, 상기 배선 전극을 형성하는 제3 금속 입자가 혼재되는 혼재층을 구비하고,
    상기 제1 금속막 및 상기 취출 전극이 배열되는 제1 방향으로 보아, 상기 혼재층의 적어도 일부는, 상기 취출 전극과 상기 제1 금속막의 접합면에 겹치는 제1 영역에 형성되어 있는 접속 전극.
  13. 배선 전극의 주면에 제1 금속막을 형성하는 공정과,
    상기 제1 금속막에 있어서의 상기 배선 전극에 대한 맞닿음면과 반대측의 면에 제2 금속막을 형성하는 공정과,
    상기 제2 금속막에 있어서의 상기 제1 금속막에 대한 맞닿음면과 반대측의 면의 적어도 일부를 덮는 절연층을 형성하는 공정과,
    상기 절연층에 레이저광을 조사하여, 상기 제2 금속막이 노출되는 관통 구멍을 형성하는 공정과,
    상기 관통 구멍을 형성하는 상기 레이저광을, 상기 제2 금속막과 상기 제1 금속막에 조사하여 가열함으로써, 상기 제1 금속막을 구성하는 제1 금속 입자와, 상기 제2 금속막을 구성하는 제2 금속 입자가 혼재되는 혼재층을 형성하는 공정과,
    상기 관통 구멍에 취출 전극을 형성하는 공정을 갖는 접속 전극의 제조 방법.
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