KR20210048007A - 메모리 장치 및 이의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 형태에 따른 메모리 장치는 스위치 소자 및 상기 스위치 소자와 연결되고 상변화 물질을 갖는 정보 저장 소자를 각각 포함하며, 복수의 워드라인들 및 복수의 비트라인들에 연결되는 복수의 메모리 셀들과, 상기 복수의 메모리 셀들 중 적어도 하나를 선택 메모리 셀로 결정하는 디코더 회로와, 상기 선택 메모리 셀에 프로그램 전류를 입력하여 프로그램 동작을 실행하며, 상기 선택 메모리 셀의 저항을 검출하여 상기 프로그램 전류의 크기를 조절하는 프로그램 회로를 포함한다.

Description

메모리 장치 및 이의 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것이다.
저항을 이용한 메모리 장치는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(ReRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등을 포함한다. 전하를 충전하거나 방전하는 방식으로 데이터를 기록하는 메모리 장치들과 달리, 저항을 이용한 메모리 장치는 저항 변화를 이용하여 데이터를 기록하거나 지울 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 프로그램 특성을 개선시키는 메모리 장치를 제공하는 데에 있다.
본 발명의 일 실시 예에 따른 메모리 장치는 스위치 소자 및 상기 스위치 소자와 연결되고 상변화 물질을 갖는 정보 저장 소자를 각각 포함하며, 복수의 워드라인들 및 복수의 비트라인들에 연결되는 복수의 메모리 셀들과, 상기 복수의 메모리 셀들 중 적어도 하나를 선택 메모리 셀로 결정하는 디코더 회로와, 상기 선택 메모리 셀에 프로그램 전류를 입력하여 프로그램 동작을 실행하며, 상기 선택 메모리 셀의 저항을 검출하여 상기 프로그램 전류의 크기를 조절하는 프로그램 회로를 포함한다.
본 발명의 일 실시 예에 따른 메모리 장치는 복수의 워드라인들 및 복수의 비트라인들이 교차하는 지점들에 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 복수의 메모리 셀들 중 적어도 하나를 선택 메모리 셀로 결정하는 디코더 회로와, 상기 선택 메모리 셀에 대한 프로그램 동작에서, 샘플링 구간 동안 상기 선택 메모리 셀의 저항이 클수록 크기가 감소하는 샘플링 전류를 생성하고, 프로그램 구간 동안 상기 샘플링 전류에 기초하여 프로그램 전류를 생성하는 프로그램 회로를 포함한다.
본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법은 선택 워드라인과 선택 비트라인에 연결되는 선택 메모리 셀을 턴 온 시키는 단계와, 상기 선택 메모리 셀의 저항을 검출하는 단계와, 상기 선택 메모리 셀에 연결된 선택 워드라인에 바이어스 전류를 입력하고, 상기 바이어스 전류에 대응하는 초기 프로그램 전류를 생성하는 단계와, 상기 검출된 저항이 클수록 크기가 감소하는 추가 프로그램 전류를 생성하는 단계와, 상기 초기 프로그램 전류와 상기 추가 프로그램 전류를 이용하여 상기 선택 메모리 셀을 프로그램하는 단계를 포함한다
본 발명의 일 실시 예에 따르면, 메모리 장치가 선택 메모리 셀을 프로그램할 때, 상기 선택 메모리 셀의 저항에 따라 프로그램 전류의 크기를 서로 다르게 결정할 수 있다. 따라서, 메모리 장치는 프로그램 동작 시에 상기 선택 메모리 셀의 저항에 따른 프로그램 특성의 변화를 보상할 수 있는 효과가 있다.
또한, 메모리 장치가 상기 프로그램 전류를 결정할 때, 메모리 장치는 상기 선택 메모리 셀의 위치를 고려할 수 있다. 따라서, 메모리 장치는 프로그램 동작 시에 상기 선택 메모리 셀의 위치에 따른 프로그램 특성의 변화를 보상할 수 있는 효과가 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명이 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1과 도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 3a와 도 3b는 본 발명의 일 실시 예에 따른 메모리 셀 어레이를 간단하게 나타낸 도면들이다.
도 4a와 도 4b는 본 발명의 일 실시 예에 따른 메모리 장치에 포함되는 메모리 셀의 구조를 간단하게 나타낸 도면이다.
도 5a와 도 5b는 본 발명의 일 실시 예에 따른 메모리 장치에 포함되는 메모리 셀의 구조를 간단하게 나타낸 도면이다.
도 6은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 7은 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위해 제공되는 도면이다.
도 8의 (a)는 본 발명의 일 실시 예에 따른 메모리 셀의 저항에 따른 줄열을 나타낸다.
도 8의 (b)는 본 발명의 일 실시 예에 따른 메모리 셀의 저항에 따른 메모리 셀의 산포를 나타낸다.
도 9는 본 발명의 일 실시 예에 따른 메모리 장치의 회로도를 나타낸다.
도 10은 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작에서 메모리 셀의 전압-전류 그래프를 나타낸다.
도 12는 본 발명의 일 실시 예에 따른 메모리 장치의 회로도를 나타낸다.
도 13 내지 도 15는 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 16a 내지 도 16c는 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 17의 (a)는 본 발명의 일 실시 예에 따른 메모리 셀의 저항에 따른 줄열을 나타낸다.
도 17의 (b)는 본 발명의 일 실시 예에 따른 메모리 셀의 저항에 따른 산포를 나타낸다.
도 18은 본 발명의 일 실시 예에 따른 메모리 장치를 나타낸다.
도 19는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 플로우 차트이다.
도 20은 본 발명의 일 실시 예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1과 도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
먼저 도 1을 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(1)는 뱅크 영역(2), 회로 영역(3) 및 패드 영역(4)을 가질 수 있다. 패드 영역(4)은 제어 신호 및 데이터 등을 입출력하기 위한 복수의 패드들이 형성되는 영역일 수 있다. 회로 영역(3)은 메모리 장치(1)의 동작에 필요한 다양한 회로들이 형성되는 영역일 수 있다. 뱅크 영역(2)에는 복수의 메모리 셀들을 갖는 메모리 셀 어레이들이 형성될 수 있다. 상기 메모리 셀 어레이들은 복수의 뱅크들로 구분될 수 있다.
실시 예들에 따라 변형될 수 있으나, 뱅크 영역(2)에 형성되는 복수의 뱅크들 각각은 복수의 영역들로 분할될 수 있다. 일례로, 복수의 뱅크들 각각을 나누는 복수의 영역들 중 적어도 일부는, 회로 영역(3)에 포함되는 디코더 회로 및/또는 읽기/쓰기 회로 등을 공유할 수도 있다.
회로 영역(3)은 디코더 회로, 읽기/쓰기 회로, 및 디코더 회로와 읽기/쓰기 회로를 제어하는 컨트롤 로직 등을 포함할 수 있다. 디코더 회로는 뱅크 영역(2)에 형성되는 복수의 메모리 셀들 중에서 적어도 하나를 선택 메모리 셀로 결정할 수 있으며, 읽기/쓰기 회로는 선택 메모리 셀의 데이터를 읽어오거나 선택 메모리 셀에 데이터를 기록할 수 있다.
다음으로 도 2를 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(10)는 메모리 컨트롤러(20)와 메모리 셀 어레이(30)를 포함할 수 있다. 메모리 컨트롤러(20)는 디코더 회로(21, 22), 읽기/쓰기 회로(23), 및 컨트롤 로직(24)을 포함할 수 있다. 메모리 셀 어레이(30)는 복수의 메모리 셀들을 포함할 수 있다. 디코더 회로(21, 22)는 워드라인(WL)을 통해 복수의 메모리 셀들과 연결되는 제1 디코더 회로(21), 및 비트라인(BL)을 통해 복수의 메모리 셀들과 연결되는 제2 디코더 회로(22)를 포함할 수 있다. 제1 디코더 회로(21), 제2 디코더 회로(22), 및 읽기/쓰기 회로(23)의 동작은 컨트롤 로직(24)에 의해 제어될 수 있다. 일 실시 예에서, 읽기/쓰기 회로(23)는 제1 디코더 회로(21)와 제2 디코더 회로(22)에 의해 특정된 적어도 하나의 선택 메모리 셀에 데이터를 기록하는 프로그램 회로와, 선택 메모리 셀로부터 데이터를 읽어오는 리드아웃 회로 등을 포함할 수 있다.
메모리 셀 어레이(30)에 포함된 복수의 메모리 셀들은 서로 다른 저항을 가질 수 있다. 읽기/쓰기 회로(23)가 선택 메모리 셀의 데이터에 데이터를 프로그램 할 때, 메모리 장치(10)는 상기 선택 메모리 셀로 프로그램 전류를 공급할 수 있다. 상기 선택 메모리 셀에 상기 프로그램 전류가 흐를 때, 상기 선택 메모리 셀의 저항이 작을수록 프로그램 동작이 제대로 되지 않을 수 있다. 반대로, 상기 선택 메모리 셀의 저항이 클수록 내구성(endurance)이 나빠질 수 있다.
본 발명의 일 실시 예에 따르면, 읽기/쓰기 회로(23)가 선택 메모리 셀의 데이터에 데이터를 프로그램 할 때, 메모리 장치(10)는 상기 선택 메모리 셀의 저항에 따라 프로그램 전류를 결정할 수 있다. 메모리 장치(10)가 상기 선택 메모리 셀의 저항에 따라 서로 다른 프로그램 전류를 공급할 수 있으므로, 메모리 장치(10)는 상기 선택 메모리 셀의 저항에 따른 프로그램 특성의 변화를 보상할 수 있다.
도 3a와 도 3b는 본 발명의 일 실시 예에 따른 메모리 셀 어레이를 간단하게 나타낸 도면들이다. 도 2와 도 3a를 함께 참조하면, 본 발명의 일 실시 예에 따른 메모리 셀 어레이(30A)는 복수의 메모리 셀들(MC)을 포함할 수 있다. 복수의 메모리 셀들(MC)은 비트라인(BL)과 워드라인(WL)이 교차하는 지점에 마련될 수 있다. 즉, 복수의 메모리 셀들(MC) 각각은 하나의 비트라인(BL)과 하나의 워드라인(WL)에 연결될 수 있다.
일례로, 복수의 메모리 셀들(MC) 각각은 스위치 소자(SW)와 정보 저장 소자(VR)를 포함할 수 있다. 일 실시 예에서, 스위치 소자(SW)는 PN 접합 다이오드, 쇼트키 다이오드, 및 오보닉 임계 스위치(OTS) 중 적어도 하나를 포함할 수 있다. 한편, 일 실시 예에서, 정보 저장 소자(VR)는 칼코케나이드(Chalcogenide) 물질, 초격자(Super-lattice) 등을 포함하는 상변화 물질로 형성될 수 있다. 즉, 정보 저장 소자(VR)는 가열 시간 및 온도 등에 따라 비정질상과 결정질상 사이에서 상전이가 가능한 상변화 물질을 포함할 수 있다. 정보 저장 소자(VR)와 스위치 소자(SW)는 서로 직렬로 연결될 수 있다.
메모리 컨트롤러(20)는, 비트라인(BL)과 워드라인(WL)을 통해 복수의 메모리 셀들(MC) 각각에 포함되는 정보 저장 소자(VR)의 상변화 물질을 비정질상 또는 결정질상으로 상전이시킴으로써, 데이터를 기록하거나 지울 수 있다. 일 실시 예에서, 메모리 컨트롤러(20)는 메모리 셀(MC)에 포함되는 정보 저장 소자(VR)의 상변화 물질을 비정질상으로 상전이시킴으로써 정보 저장 소자(VR)의 저항을 증가시킬 수 있다. 반대로, 메모리 컨트롤러(20)는 메모리 셀(MC)에 포함되는 정보 저장 소자(VR)의 상변화 물질을 결정질상으로 상전이시킴으로써 정보 저장 소자(VR)의 저항을 감소시킬 수 있다. 정보 저장 소자(VR)의 저항 값과 데이터 기록 여부의 관계는 실시 예들에 따라 다양하게 정의될 수 있다. 한편 메모리 컨트롤러(20)는, 복수의 메모리 셀들(MC)에서 검출한 읽기 전압을 소정의 기준 전압과 비교함으로써, 복수의 메모리 셀들(MC)에서 데이터를 읽어오는 읽기 동작을 실행할 수 있다.
도 3a를 참조하면, 복수의 메모리 셀들(MC) 각각에서 정보 저장 소자(VR)의 일단이 비트라인과 연결될 수 있고, 스위치 소자(SW)의 일단이 워드라인과 연결될 수 있다. 이 때, 도 3a에 도시된 복수의 메모리 셀들(MC) 각각은 제1 방향성을 가진다고 할 수 있다.
도 3b는 도 3a와 비교할 때의 차이점을 중심으로 설명하기로 한다. 도 3b를 참조하면, 복수의 메모리 셀들(MC) 각각에서 정보 저장 소자(VR)의 일단이 워드라인과 연결될 수 있고, 스위치 소자(SW)의 일단이 비트라인과 연결될 수 있다. 이 때, 도 3b에 도시된 복수의 메모리 셀들(MC) 각각은 제2 방향성을 가진다고 할 수 있다.
도 2에 도시한 일 실시 예에 따른 메모리 셀 어레이(30)는, 서로 다른 층에 형성되는 복수의 메모리 셀들을 포함할 수 있다. 일례로, 메모리 셀 어레이(30)는 서로 적층되는 제1층과 제2층을 포함할 수 있다. 상기 제1층에 포함되는 메모리 셀들은 제1 방향성을 가질 수 있다. 상기 제2층에 포함되는 메모리 셀들은 제2 방향성을 가질 수 있다. 다만, 실시 예들에 따라, 상기 제1층과 상기 제2층 각각에 포함되는 메모리 셀들의 방향성은 다양하게 변형될 수 있다.
도 4a와 도 4b는 본 발명의 일 실시 예에 따른 메모리 장치에 포함되는 메모리 셀의 구조를 간단하게 나타낸 도면이다.
도 4a를 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(100A)는, 복수의 도전성 라인들(101-103) 사이에 마련되는 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)을 포함할 수 있다. 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 각각 독립된 메모리 셀로서 동작할 수 있다. 일례로, 제1 도전성 라인(101)과 제2 도전성 라인(102)이 워드라인인 경우, 제3 도전성 라인(103)은 비트라인일 수 있다. 또한, 제1 도전성 라인(101)과 제2 도전성 라인(102)이 비트라인인 경우, 제3 도전성 라인(103)은 워드라인일 수 있다. 이하, 설명의 편의를 위하여 제1 도전성 라인(101)과 제2 도전성 라인(102)이 각각 제1 워드라인 및 제2 워드라인인 것을 가정하여 설명하기로 한다.
제1 메모리 셀(MC1)은 제1 가열 전극(110), 제1 정보 저장 소자(120), 및 제1 스위치 소자(130)를 포함할 수 있다. 제1 스위치 소자(130)는 제1 스위치 전극(131), 제2 스위치 전극(132), 및 제1 스위치 전극(131)과 제2 스위치 전극(132) 사이에 배치되는 제1 선택층(133) 등을 포함할 수 있다. 일 실시 예에서, 제1 선택층(133)은 오보닉 임계 스위치(Ovonic Threshold Switch, OTS) 물질을 포함할 수 있다. 제1 스위치 전극(131)과 제2 스위치 전극(132) 사이에 문턱 전압보다 큰 전압이 공급되면, 제1 선택층(133)을 통해 전류가 흐를 수 있다.
제1 정보 저장 소자(120)는 상변화 물질을 포함할 수 있으며, 일 실시 예로 제1 정보 저장 소자(120)는 칼코게나이드 물질을 포함할 수 있다. 일례로, 제1 정보 저장 소자(120)는 Ge-Sb-Te(GST)를 포함할 수 있으며, 제1 정보 저장 소자(120)에 포함되는 원소들의 종류 및 그 화학적 조성비에 따라 제1 정보 저장 소자(120)의 결정화 온도, 용융점, 결정화 에너지에 따른 상변화 속도 등이 결정될 수 있다.
제2 메모리 셀(MC2)은 제1 메모리 셀(MC1)과 유사한 구조를 가질 수 있다. 도 4a를 참조하면, 제2 메모리 셀(MC2)은 제2 가열 전극(140), 제2 정보 저장 소자(150) 및 제2 스위치 소자(160)를 포함할 수 있다. 제2 가열 전극(140), 제2 정보 저장 소자(150) 및 제2 스위치 소자(160) 각각의 구조 및 특징은, 제1 가열 전극(110), 제1 정보 저장 소자(120), 및 제1 스위치 소자(130)와 유사할 수 있다. 이하, 제1 메모리 셀(MC1)을 예시로 참조하여, 데이터를 기록하고 소거하는 방법을 설명하기로 한다.
제1 워드라인(101)과 비트라인(103)을 통해 전압이 공급되면, 제1 가열 전극(110)과 제1 정보 저장 소자(120) 사이의 계면에서 상기 전압에 따른 줄 열(Joule Heat)이 발생할 수 있다. 줄 열에 의해 제1 정보 저장 소자(120)를 구성하는 상변화 물질이 비정질상에서 결정질상으로 변하거나, 결정질상에서 비정질상으로 변할 수 있다. 제1 정보 저장 소자(120)는 비정질상에서 높은 저항을 가질 수 있으며, 결정질상에서 낮은 저항을 가질 수 있다. 일 실시 예에서, 제1 정보 저장 소자(120)의 저항 값에 따라 데이터 `0` 또는 `1`이 정의될 수 있다.
제1 메모리 셀(MC1)에 데이터를 기록하기 위해, 제1 워드라인(101)과 비트라인(103)을 통해 프로그램 전압을 공급할 수 있다. 상기 프로그램 전압은 제1 스위치 소자(130)에 포함되는 오보닉 임계 스위치 물질의 문턱 전압보다 크다. 따라서 제1 스위치 소자(130)를 통해 전류가 흐를 수 있다. 상기 프로그램 전압에 의해 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 비정질상에서 결정질상으로 변할 수 있으며, 따라서 제1 메모리 영역에 데이터를 기록할 수 있다. 일 실시 예에서, 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 결정질상을 갖는 경우, 제1 메모리 셀(MC1)의 상태는 셋(set) 상태로 정의될 수 있다.
한편, 제1 메모리 셀(MC1)에 기록된 데이터를 소거하기 위해, 제1 정보 저장 소자(120)에 포함되는 상변화 물질을 결정질상에서 비정질상으로 되돌릴 수 있다. 일례로, 제1 워드라인(101)과 비트라인(103)을 통해 소정의 소거 전압을 공급할 수 있다. 상기 소거 전압에 의해, 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 결정질상에서 비정질상으로 변할 수 있다. 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 비정질상을 갖는 경우, 제1 메모리 셀(MC1)의 상태는 리셋(reset) 상태로 정의될 수 있다. 일례로, 상기 소거 전압의 최대값은 상기 프로그램 전압의 최대값보다 클 수 있으며, 상기 소거 전압이 공급되는 시간은 상기 프로그램 전압이 공급되는 시간보다 짧을 수 있다.
앞서 설명한 바와 같이, 정보 저장 소자들(120, 150)에 포함되는 상변화 물질의 상태에 따라 정보 저장 소자들(120, 150)의 저항 값이 바뀔 수 있다. 메모리 컨트롤러는 정보 저장 소자들(120, 150)의 저항으로부터 데이터 `0`과 `1`을 구분할 수 있다. 따라서, 정보 저장 소자들(120, 150)에 포함되는 상변화 물질의 상태에 따라 나타나는 정보 저장 소자들(120, 150)의 저항 차이가 클수록, 메모리 컨트롤러가 메모리 셀들(MC1, MC2)에 저장된 데이터를 정확히 읽어올 수 있다.
도 4b는 도 4a와 비교할 때의 차이점을 중심으로 설명하기로 한다. 도 4a와 도 4b는 제1 도전성 라인(101)과 제2 도전성 라인(102)이 각각 제1 워드라인 및 제2 워드라인일 때, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2) 각각의 방향성이 서로 다를 수 있다. 예컨대, 도 4a를 참조하면, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2) 각각은 제1 방향성을 가질 수 있다. 도 4b를 참조하면, 제1 메모리 셀(MC1)은 제1 방향성을 가질 수 있고, 제2 메모리 셀(MC2)은 제2 방향성을 가질 수 있다.
도 5a와 도 5b는 본 발명의 일 실시 예에 따른 메모리 장치에 포함되는 메모리 셀의 구조를 간단하게 나타낸 도면이다.
도 5a와 도 5b의 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2) 각각의 구조 및 특징은 4a와 도 4b의 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2) 각각의 구조 및 특징과 유사할 수 있다. 그러나, 도 5a와 도 5b는 제1 층에 형성된 제1 워드라인에 연결된 제1 메모리 셀(MC1)과 제2 층에 형성된 제2 워드라인에 연결된 제2 메모리 셀(MC2)이 서로 비트라인을 공유하지 않을 수 있다.
도 5a를 참조하면, 제1 메모리 셀(MC1)은 제1 층에 형성된 제1 워드라인(101)과 제1 층에 형성된 제1 비트라인(102)이 교차하는 지점에 마련될 수 있다. 제2 메모리 셀(MC2)은 제2 층에 형성된 제2 워드라인(103)과 제2 층에 형성된 제2 비트라인(104)이 교차하는 지점에 마련될 수 있다. 제1 메모리 셀(MC1)은 제1 방향성을 가질 수 있고, 제2 메모리 셀(MC2)은 제2 방향성을 가질 수 있다.
도 5b는 도 5a와 비교할 때의 차이점을 중심으로 설명하기로 한다. 도 5b를 참조하면, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2) 각각은 제1 방향성을 가질 수 있다.
도 6은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
본 발명의 일 실시 예에 따른 메모리 장치(200)는, 메모리 컨트롤러(220)가 메모리 셀(210)에 공급하는 전원에 의해 동작할 수 있다. 도 5를 참조하면, 메모리 셀(210)은 하부 전극(211), 가열 전극(212), 정보 저장 소자(214), 스위치 소자(215) 및 상부 전극(216)을 포함할 수 있다. 하부 전극(211)과 상부 전극(216)은 워드라인 또는 비트라인을 통해 메모리 컨트롤러(220)가 출력하는 전압을 공급받을 수 있다. 가열 전극(212)의 주변에는 절연층(213)이 마련될 수 있다. 가열 전극(212)과 인접하는 정보 저장 소자(214)의 일부 영역(214a)에서, 메모리 컨트롤러(220)가 공급하는 전원에 의한 상변화가 발생할 수 있다.
일 실시 예에서, 메모리 셀(210)에 데이터를 기록하기 위한 프로그램(program) 동작에서, 하부 전극(211)과 상부 전극(216) 각각에 소정의 바이어스 전압을 입력할 수 있다. 상기 바이어스 전압은 스위치 소자(215)에 포함되는 오보닉 임계 스위치 물질의 문턱 전압보다 크므로 메모리 셀(210)은 턴 온될 수 있다. 이 후 메모리 셀(210)에 프로그램 전류가 공급될 수 있다. 상기 프로그램 전류에 의해 정보 저장 소자(214)에 포함되는 상변화 물질이 비정질상에서 결정질상으로 변할 수 있다. 따라서, 메모리 영역에 데이터를 기록할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위해 제공되는 도면이다. 도 7을 참조하면, 메모리 장치(300)는 메모리 셀 어레이(310), 제1 디코더 회로(320), 제2 디코더 회로(330), 읽기/쓰기 회로(340), 및 컨트롤 로직(350)을 포함할 수 있다. 메모리 셀 어레이(310)는 제1 내지 제4 비트라인들(BL1-BL4), 제1 내지 제4 워드라인들(WL1-WL4) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 복수의 메모리 셀들(MC)은, 제1 내지 제4 비트라인들(BL1-BL4)과 제1 내지 제4 워드라인들(WL1-WL4)이 교차하는 지점들에 마련될 수 있다.
메모리 셀 어레이(310)에 포함된 복수의 메모리 셀들(MC)은 서로 다른 전류 경로를 가질 수 있다. 전류 경로는 메모리 셀로부터 디코더 회로(320, 330) 사이의 거리를 의미할 수 있다. 전류 경로가 긴 메모리 셀은 전류 경로가 짧은 메모리 셀에 비해 경로 저항이 상대적으로 클 수 있다. 반대로, 전류 경로가 짧은 메모리 셀은 전류 경로가 긴 메모리 셀에 비해 경로 저항이 상대적으로 작을 수 있다. 상기 경로 저항은 비트라인 저항, 워드라인 저항, 및 스위치 저항 등을 포함할 수 있다.
메모리 셀 어레이(310)는 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)을 포함할 수 있다. 제1 메모리 셀(MC1)은 제1 디코더 회로(320)와 제2 디코더 회로(330)로부터 가장 먼 메모리 셀일 수 있다. 제2 메모리 셀(MC2)은 제1 디코더 회로(320)와 제2 디코더 회로(330)로부터 가장 가까운 메모리 셀일 수 있다. 제1 디코더 회로(320)와 제2 디코더 회로(330)로부터 가장 먼 제1 메모리 셀(MC1)은 경로 저항이 가장 크고, 제1 디코더 회로(320)와 제2 디코더 회로(330)로부터 가장 가까운 제2 메모리 셀(MC2)은 경로 저항이 가장 작을 수 있다.
또한, 메모리 셀 어레이(310)에 포함된 복수의 메모리 셀들은 전류 경로와 무관하게 서로 다른 저항을 가질 수 있다. 예컨대, 메모리 셀들의 저항은 3.1KΩ부터 8.3KΩ 범위 내에서 저저항, 중간저항, 및 고저항으로 분류할 수 있다.
한편, 프로그램 동작 시에 제1 디코더 회로(320)와 제2 디코더 회로(330)는 메모리 셀들 중에서 프로그램 하고자 하는 메모리 셀을 선택할 수 있다. 메모리 장치(300)가 프로그램 하고자 하는 메모리 셀을 선택 메모리 셀이라 할 수 있다. 상기 선택 메모리 셀에 연결된 워드라인과 비트라인 각각을 선택 워드라인과 선택 비트라인이라 할 수 있다.
읽기/ 쓰기 회로(340)가 상기 선택 메모리 셀을 프로그램할 때, 상기 선택 워드라인에 연결된 전류원은 상기 선택 메모리 셀로 프로그램 전류를 공급할 수 있다. 상기 프로그램 전류는 상기 선택 메모리 셀을 통해 상기 선택 비트라인으로부터 상기 선택 워드라인으로 흐를 수 있다.
프로그램 동작 시에 선택 메모리 셀의 전류 경로에 따라서 프로그램 특성이 달라질 수 있다. 또한, 전류 경로가 동일하더라도 선택 메모리 셀의 저항에 따라서 프로그램 특성이 달라질 수 있다. 예컨대, 선택 메모리 셀의 전류 경로 및/또는 선택 메모리 셀의 저항에 따라서 프로그램 동작이 제대로 되지 않거나 내구성이 나빠질 수 있다.
종래에는 서로 다른 프로그램 특성을 가지는 메모리 셀들로 동일한 크기(magnitude)를 가지는 프로그램 전류를 공급하였다. [수학식 1]에 따르면, 메모리 셀에 프로그램 전류(Ipgm)가 흐를 때 상기 메모리 셀에서 발생하는 줄열(Joule)은 상기 메모리 셀의 저항(Rdyn)에 비례할 수 있다.
[수학식 1]
Joule ∝ Ipgm2 * Rdyn
도 8의 (a)는 본 발명의 일 실시 예에 따른 메모리 셀의 저항에 따른 줄열을 나타낸다. 도 8의 (a)를 참조하면, 프로그램 전류는 저항(Rdyn)이 가장 작은 메모리 셀을 기준으로 결정된다. 예컨대, 최소 프로그램 전류는 최소 저항(Rdyn_min)을 가지는 메모리 셀을 프로그램 하기 위해 필요한 최소의 줄열(Pmelt_min)을 기초로 결정될 수 있다. 따라서, 메모리 셀에 프로그램 전류가 흐를 때, 상기 메모리 셀의 저항(Rdyn)이 최소 저항(Rdyn_min)보다 클수록 상기 메모리 셀에 과도하게 열이 발생할 수 있다.
도 8의 (b)는 본 발명의 일 실시 예에 따른 메모리 셀의 저항에 따른 메모리 셀의 산포를 나타낸다. 도 8의 (b)를 참조하면, 중간 저항(rdyn2)을 기준으로, 중간 저항(rdyn2)보다 작은 저항(Rdyn1)을 가지는 a 영역의 메모리 셀들은 줄열이 충분히 발생하지 않을 수 있다. 따라서, a 영역의 메모리 셀들은 프로그램 동작이 제대로 되지 않을 수 있다. 반대로, 중간 저항(rdyn2)보다 큰 저항(Rdyn3)을 가지는 b 영역의 메모리 셀들은 줄열이 과도하게 발생할 수 있다. 따라서, b 영역의 메모리 셀들은 내구성이 나빠질 수 있다.
다시 도 7을 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(300)가메모리 셀 어레이(310)의 선택 메모리 셀을 프로그램할 때, 상기 선택 메모리 셀의 저항에 따라 프로그램 전류를 결정하고, 결정된 프로그램 전류를 상기 선택 메모리 셀로 공급할 수 있다. 따라서, 메모리 장치(300)는 프로그램 동작 시에 선택 메모리 셀의 저항에 따른 프로그램 특성의 변화를 보상할 수 있다.
또한, 메모리 장치(300)가 상기 프로그램 전류를 결정할 때, 메모리 장치(300)는 상기 선택 메모리 셀의 전류 경로를 고려할 수 있다. 따라서, 메모리 장치(300)는 프로그램 동작 시에 상기 선택 메모리 셀의 전류 경로에 따른 프로그램 특성의 변화를 보상할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 메모리 장치의 회로도를 나타낸다.
도 9를 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(400)는 경로 스위치(Psw), 글로벌 비트라인, 로컬 비트라인, 글로벌 워드라인, 로컬 워드라인, 메모리 셀(CELL), 제1 전류원(CS1), 제2 전류원(CS2), 다이오드-커넥티드 된(Diode-connected) 제1 NMOS 트랜지스터(NM1), 다이오드-커넥티드 된 제2 NMOS 트랜지스터(NM2), 제3 NMOS 트랜지스터(NM3), 제1 스위치(SW1), 및 제2 스위치(SW2)를 포함할 수 있다.
메모리 셀(CELL)은 상기 로컬 비트라인과 상기 로컬 워드라인이 교차하는 영역에 배치될 수 있다. 경로 스위치(Psw)는 선택 신호(Pphase)에 응답하여 전원 전압(VPP)을 상기 글로벌 비트라인으로 공급하는 전기적 경로를 선택적으로 형성할 수 있다.
상기 글로벌 비트라인은 글로벌 비트라인 선택 트랜지스터(GY)와 글로벌 비트라인 저항(RGBL)을 포함할 수 있다. 글로벌 비트라인 저항(RGBL)은 글로벌 비트라인에 포함된 기생 저항(parasitic resistor)을 나타낼 수 있다. 상기 로컬 비트라인은 로컬 비트라인 선택 트랜지스터(LY)와 로컬 비트라인 저항(RLBL)을 포함할 수 있다. 로컬 비트라인 저항(RLBL)은 로컬 비트라인에 포함된 기생 저항을 나타낼 수 있다.
상기 글로벌 워드라인은 글로벌 워드라인 선택 트랜지스터(GX)와 글로벌 워드라인 저항(RGWL)을 포함할 수 있다. 글로벌 워드라인 저항(RGWL)은 글로벌 워드라인에 포함된 기생 저항을 나타낼 수 있다. 상기 로컬 워드라인은 로컬 워드라인 선택 트랜지스터(LX)와 로컬 워드라인 저항(RLWL)을 포함할 수 있다. 로컬 워드라인 저항(RLWL)은 로컬 워드라인에 포함된 기생 저항을 나타낼 수 있다.
메모리 셀(CELL)의 전류 경로에 포함된 경로 저항은 [수학식 2]와 같이 나타낼 수 있다.
[수학식 2]
Rpara = RGY_SW + RGBL + RLY_SW + RLBL + RLWL + RLX_SW + RGWL + RGX_SW
여기서, Rpara는 경로 저항을 나타내고, RGY_SW는 글로벌 비트라인 선택 트랜지스터(GY)의 스위치 저항을 나타내고, RLY_SW는 로컬 비트라인 선택 트랜지스터(LY)의 스위치 저항을 나타내고, RLX_SW는 로컬 워드라인 선택 트랜지스터(LX)의 스위치 저항을 나타내고, RGX_SW는 글로벌 워드라인 선택 트랜지스터(GX)의 스위치 저항을 나타낸다.
도 10은 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 9와 도 10을 함께 참조하면, 선택 워드라인(WL)이 제1 전압 레벨로 프리차지 되고, 선택 비트라인(BL)이 제2 전압 레벨로 프리차지 될 수 있다. 이로 인해 턴온 구간에서 선택 메모리 셀(CELL) 양단에 문턱 전압보다 큰 제1 전압(ΔV1)이 공급될 수 있다. 선택 메모리 셀(CELL) 양단에 제1 문턱 전압보다 큰 제1 전압(ΔV1)이 공급되면, 선택 메모리 셀(CELL)이 턴 온 될 수 있다. 일례로, 제1 문턱 전압은 선택 메모리 셀(CELL)이 턴 온 상태가 되는 시점의 전압을 의미할 수 있다.
선택 메모리 셀(CELL)이 턴 온 되면, 턴 온 된 선택 메모리 셀(CELL)이 턴 오프 되는 것을 방지하기 위해서, 메모리 장치(400)는 선택 메모리 셀(CELL)로 홀드 전류(Ihold)를 공급할 수 있다. 홀드 전류(Ihold)는 선택 메모리 셀(CELL)이 턴 오프 되지 않기 위해 필요한 최소한의 전류를 의미할 수 있다. 선택 메모리 셀(CELL)로 홀드 전류(Ihold)를 공급하기 위해서, 메모리 장치(400)는 제1 스위치(SW1)를 닫아서 선택 워드라인(WL)에 제1 전류원(CS1)을 연결할 수 있다.
제1 스위치(SW1)가 닫히면 다이오드-커넥티드 된 제1 NMOS 트랜지스터(NM1)와 제3 NMOS 트랜지스터(NM3)는 전류 미러를 형성할 수 있다. 상기 전류 미러에 의해서 제1 바이어스 전류(Ibias1)에 대응하는 홀드 전류(Ihold)가 선택 메모리 셀(CELL)에 흐를 수 있다(Icell=Ihold).
턴온 구간 후 프로그램 구간에서, 메모리 장치(400)는 선택 메모리 셀(CELL)에 프로그램 전류(Ipgm)를 공급할 수 있다. 프로그램 전류(Ipgm)의 크기(magnitude)는 홀드 전류(Ihold)의 크기보다 클 수 있다. 홀드 전류(Ihold)의 크기보다 큰 크기를 가지는 프로그램 전류(Ipgm)를 공급하기 위해서, 메모리 장치(400)는 선택 워드라인(WL)을 제3 전압 레벨로 프리차지하고, 선택 비트라인(BL)을 제4 전압 레벨로 프리차지 할 수 있다. 이로 인해 턴온 구간에서 선택 메모리 셀(CELL) 양단에 제1 전압(ΔV1)보다 큰 제2 전압(ΔV2)이 공급될 수 있다. 메모리 장치(400)는 제1 스위치(SW1)를 열고 제2 스위치(SW2)를 닫아서 선택 워드라인(WL)에 제2 전류원(CS2)을 연결할 수 있다.
제2 스위치(SW2)가 닫히면 다이오드-커넥티드 된 제2 NMOS 트랜지스터(NM2)와 제3 NMOS 트랜지스터(NM3)는 전류 미러를 형성할 수 있다. 상기 전류 미러에 의해서 제2 바이어스 전류(Ibias2)에 대응하는 프로그램 전류(Ipgm)가 메모리 셀(CELL)에 흐를 수 있다(Icell=Ipgm).
도 11은 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작에서 메모리 셀의 전압-전류 그래프를 나타낸다.
도 10과 도 11을 함께 참조하면, 턴 온 구간 동안 선택 워드라인(WL)과 선택 비트라인(BL)에 제1 전압(ΔV1)이 공급됨에 따라 선택 메모리 셀 양단의 전압이 문턱 전압(Vth)까지 올라갈 수 있다. 따라서, 상기 선택 메모리 셀은 턴 온 될 수 있다.
상기 선택 메모리 셀이 턴 온 된 후 상기 선택 메모리 셀이 턴 오프 되는 것을 방지 하기 위해서 상기 선택 메모리 셀에 홀드 전류(Ihold)가 공급될 수 있다. 따라서, 상기 선택 메모리 셀 양단의 전압은 홀드 전압(Vhold)일 수 있다.
한편, 상기 선택 메모리 셀의 저항이 저저항(a)인지, 중간저항(b)인지, 또는 고저항(c)인지에 따라서 메모리 셀의 전압-전류 그래프가 달라질 수 있다. 메모리 셀의 전압-전류 그래프에서 기울기는 메모리 셀의 저항(Rdyn)의 역수에 해당할 수 있다.
턴 온 구간 이후 프로그램 구간 동안 상기 선택 메모리 셀로 프로그램 전류(Ipgm)가 공급되면, 상기 선택 메모리 셀의 저항에 따라서 상기 선택 메모리 셀 양단의 전압에 다를 수 있다. 예컨대, 상기 선택 메모리 셀의 저항이 저저항(a)일 때 상기 선택 메모리 셀 양단의 전압은 제1 전압일 수 있다. 상기 선택 메모리 셀의 저항이 중간저항(b)일 때 선택 메모리 셀 양단의 전압은 제2 전압일 수 있다. 상기 선택 메모리 셀의 저항이 고저항(C)일 때 상기 선택 메모리 셀 양단의 전압이 제3 전압일 수 있다. 제2 전압은 제1 전압보다 크고 제3 전압보다 작을 수 있다.
즉, 상기 선택 메모리 셀로 프로그램 전류(Ipgm)가 공급되면, 상기 선택 메모리 셀의 저항이 클수록 상기 선택 메모리 셀 양단의 전압이 증가할 수 있다. 따라서, 상기 선택 메모리 셀로 프로그램 전류(Ipgm)가 공급될 때 상기 선택 메모리 셀의 저항이 클수록 상기 선택 메모리 셀에 과도한 열이 발생할 수 있다.
본 발명의 일 실시 예에 따르면, 메모리 장치가 선택 메모리 셀을 프로그램할 때, 상기 선택 메모리 셀의 저항에 따라 프로그램 전류의 크기를 서로 다르게 결정할 수 있다. 예컨대, 상기 선택 메모리 셀의 저항이 작을수록 상기 프로그램 전류의 크기를 증가시키고, 상기 선택 메모리 셀의 저항이 클수록 상기 프로그램 전류의 크기를 감소시킬 수 있다. 따라서, 메모리 장치는 프로그램 동작 시에 상기 선택 메모리 셀의 저항에 따른 프로그램 특성의 변화를 보상할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 메모리 장치의 회로도를 나타낸다. 도 12를 참조하면, 메모리 장치(500)는 경로 스위치(Psw), 전압 레귤레이터(RG), 선택 스위치(Ssw), 메모리 셀(CELL), 경로 저항(Rpara), 샘플링 회로(SC), 및 바이어스 전류 회로(BC)를 포함할 수 있다. 전압 레귤레이터(RG), 샘플링 회로(SC), 및 바이어스 전류 회로(BC)는 프로그램 회로에 포함될 수 있다.
경로 스위치(Psw)는 선택 신호(Pphase)에 기초하여 전원 전압(VPP)을 상기 글로벌 비트라인으로 공급하는 전기적인 경로를 선택적으로 형성할 수 있다.
전압 레귤레이터(RG)는 샘플링 전압(Vsample)을 입력받을 수 있다. 전압 레귤레이터(RG)는 전압 레귤레이터(RG)에 연결된 메모리 셀(CELL)로 샘플링 전압(Vsample)을 안정적으로 공급할 수 있다. 여기서, 샘플링 전압(Vsample)은 메모리 셀(CELL)의 위치를 보상해주기 위한 전압일 수 있다. 따라서, 샘플링 전압(Vsample)은 메모리 셀의 전류 경로에 기초하여 결정된 전압일 수 있다.
예컨대, 전류 경로가 먼 메모리 셀은 전류 경로가 가까운 메모리 셀에 비해 경로 저항이 상대적으로 크므로 샘플링 전압(Vsample)이 상대적으로 클 수 있다. 반대로, 전류 경로가 가까운 메모리 셀은 전류 경로가 먼 메모리 셀에 비해 경로 저항이 상대적으로 작으므로 샘플링 전압(Vsample)이 상대적으로 작을 수 있다.
전압 레귤레이터(RG)는 증폭기와 제1 NMOS 트랜지스터(NM1)를 포함할 수 있다.
선택 스위치(Ssw)는 전압 레귤레이터(RG)를 통해 샘플링 전압(Vsample)을 메모리 셀(CELL)로 공급하는 전기적인 경로를 선택적으로 형성할 수 있다.
경로 저항(Rpara)은 [수학식 2]를 참조하여 설명한 메모리 셀의 경로 저항을 의미할 수 있다.
샘플링 회로(SC)는 제1 내지 제4 스위치들(SW1-SW4), 제2 NMOS 트랜지스터(NM2), 제3 NMOS 트랜지스터(NM3), 및 커패시터(C)를 포함할 수 있다. 선택 스위치(Ssw)가 닫히면 메모리 셀(CELL)에 샘플링 전압(Vsample)이 공급되고, 메모리 셀(CELL)에 샘플링 전류(Isample)가 흐를 수 있다. 이 때, 제1 스위치(SW1)와 제2 스위치(SW2)가 닫히면, 메모리 셀(CELL)에 흐르는 샘플링 전류(Isample)로 커패시터(C)가 충전될 수 있다.
샘플링 전류(Isample)는 하기의 [수학식 3]과 같이 표현될 수 있다.
[수학식 3]
Figure pat00001
여기서, Vsample은 메모리 셀의 위치에 기초하여 결정되는 샘플링 전압이고, Vhold는 메모리 셀 양단의 홀드 전압이고, Rpara는 경로 저항이고, Rdyn은 메모리 셀의 저항을 의미할 수 있다.
홀드 전압(Vhold)은 메모리 셀의 특성에 따라 고정된 값을 가질 수 있다. 한편, 경로 저항(Rpara)은 메모리 셀의 위치에 따라 달라지지만 샘플링 전압(Vsample)이 메모리 셀의 위치에 기초하여 결정된 전압이므로, 샘플링 전류(Isample)는 메모리 셀의 위치가 보상된 값을 가질 수 있다. 따라서, 샘플링 전류(Isample)는 메모리 셀의 저항(dyn)에 따라 변하는 값일 수 있다.
예컨대, 메모리 셀의 저항(Rdyn)이 클수록, 샘플링 전류(Isample)는 상대적으로 감소할 수 있다. 메모리 셀의 저항(Rdyn)이 작을수록, 샘플링 전류(Isample)는 상대적으로 증가할 수 있다. 즉, 샘플링 전류(Isample)를 검출함으로써 메모리 셀의 저항(dyn)을 샘플링할 수 있다.
선택 스위치(Ssw)가 열리고 경로 스위치(Psw)가 닫히면, 메모리 셀(CELL)에 전원 전압(VPP)이 공급될 수 있다. 이 때, 제1 스위치(SW1)와 제2 스위치(SW2)가 열리고 제3 스위치(SW3)와 제4 스위치(SW4)가 닫히면, 커패시터(C)에 충전된 전하가 방전할 수 있다. 따라서, 샘플링 전류(Isample)에 대응하는 추가 프로그램 전류(Ib)가 생성될 수 있다. 따라서, 추가 프로그램 전류(Ib)는 메모리 셀의 저항(dyn)에 따라 크기가 조절된 전류일 수 있다.
바이어스 전류 회로(BC)는 제5 스위치(SW5), 전류 미러(CM), 및 전류원(CS)을 포함할 수 있다. 전류 미러(CM)는 제4 NMOS 트랜지스터(NM4)와 제5 NMOS 트랜지스터(NM5)를 포함할 수 있다. 메모리 셀(CELL)에 전원 전압(VPP)이 공급될 때 제5 스위치(SW5)가 닫히면, 전류원(CS)은 선택 워드라인에 연결될 수 있다. 전류 미러(CM)에 의해서 바이어스 전류(Ibias)에 대응하는 초기 프로그램 전류(Ia)를 생성할 수 있다.
따라서, 메모리 셀에 전원 전압(VPP)이 공급될 때, 메모리 셀에 흐르는 최종 프로그램 전류(Icell)는 초기 프로그램 전류(Ia)와 추가 프로그램 전류(Ib)의 합에 해당할 수 있다(Icell=Ia+Ib). 메모리 셀의 저항(dyn)에 따라 크기가 조절된 추가 프로그램 전류(Ib)를 초기 프로그램 전류(Ia)에 더해줌으로써, 메모리 장치는 프로그램 동작 시에 메모리 셀의 저항(Rdyn)에 따른 프로그램 특성의 변화를 보상할 수 있다.
또한, 샘플링 전류(Isample)는 메모리 셀의 위치가 보상된 값을 가지므로, 메모리 장치는 프로그램 동작 시에 메모리 셀(CELL)의 전류 경로에 따른 프로그램 특성의 변화를 보상할 수 있다.
이하, 도 13 내지 도 15를 참조하여 본 발명의 실시 예에 따른 메모리 장치의 동작을 더욱 상세히 설명하기로 한다.
도 13 내지 도 15는 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다. 본 발명의 일 실시 예에 따른 메모리 장치는 샘플링 구간과 프로그램 구간으로 나누어 동작할 수 있다. 도 13과 도 14는 샘플링 구간에서 메모리 장치의 동작을 설명하기 위한 도면이고, 도 15는 프로그램 구간에서 메모리 장치의 동작을 설명하기 위한 도면이다.
도 13과 도 14를 함께 참조하면, 메모리 장치(600A)가 샘플링 구간에서 동작할 때, 선택 스위치(Ssw), 제1 스위치(SW1), 및 제2 스위치(SW2)가 닫힐 수 있다. 이 때, 메모리 셀(CELL)의 위치에 기초하여 결정된 샘플링 전압(Vsample)이 메모리 셀(CELL)로 공급될 수 있다. 메모리 셀(CELL)에 샘플링 전압(Vsample)이 공급되면 메모리 셀(CELL)에는 메모리 셀의 저항(dyn)에 따라 크기가 조절된 샘플링 전류(Isample)가 흐를 수 있다(Icell=Isample).
예컨대, 메모리 셀의 저항이 저저항(a)이면 메모리 셀(CELL)에는 제1 샘플링 전류(Isample_a)가 흐를 수 있다. 메모리 셀의 저항이 중간저항(b)이면 메모리 셀(CELL)에는 제2 샘플링 전류(Isample_b)가 흐를 수 있다. 메모리 셀의 저항이 고저항(c)이면 메모리 셀(CELL)에는 제3 샘플링 전류(Isample_c)가 흐를 수 있다. 제2 샘플링 전류(Isample_b)의 크기는 제1 샘플링 전류(Isample_a)의 크기보다 작고 제3 샘플링 전류(Isample_c)의 크기보다 클 수 있다.
샘플링 전류(Isample)로 커패시터(C)가 충전될 수 있다. 샘플링 전류(Isample)의해 충전된 커패시터(C)의 전하량을 검출함으로써 메모리 셀의 저항(dyn)을 샘플링할 수 있다.
도 15를 참조하면, 메모리 장치(600B)가 샘플링 구간 이후 프로그램 구간에서 동작할 때, 선택 스위치(Ssw)가 열리고 경로 스위치(Psw)가 닫힐 수 있다. 이 때, 메모리 셀(CELL)에 전원 전압(VPP)이 공급될 수 있다. 또한, 제1 스위치(SW1)와 제2 스위치(SW2)가 열리고 제3 내지 제5 스위치(SW3~SW5)가 닫힐 수 있다.
샘플링 회로(SC)는 커패시터(C)에 충전된 전하가 방전됨으로써 추가 프로그램 전류(Ib)를 생성할 수 있다. 바이어스 전류 회로(BC)는 바이어스 전류(Ibias)에 대응하는 초기 프로그램 전류(Ia)를 생성할 수 있다.
따라서, 메모리 장치(600B)가 프로그램 구간에서 동작할 때, 메모리 셀(CELL)에 흐르는 최종 프로그램 전류(Icell)는 초기 프로그램 전류(Ia)와 추가 프로그램 전류(Ib)의 합에 해당할 수 있다(Icell=Ia+Ib).
최종 프로그램 전류(Icell)는 메모리 셀의 저항(dyn)에 따라 크기가 조절된 전류이므로, 메모리 장치(600B)는 프로그램 동작 시에 메모리 셀의 저항(Rdyn)에 따른 프로그램 특성의 변화를 보상할 수 있는 효과가 있다.
또한, 최종 프로그램 전류(Icell)는 메모리 셀(CELL)의 전류 경로를 고려하여 결정된 전류이므로, 메모리 장치(600B)는 프로그램 동작 시에 메모리 셀의 전류 경로에 따른 프로그램 특성의 변화를 보상할 수 있는 효과가 있다.
도 16a 내지 도 16c는 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 16a를 참조하면, 선택 워드라인(WL)이 제1 전압 레벨로 프리차지 되고, 선택 비트라인(BL)이 제2 전압 레벨로 프리차지 될 수 있다. 이로 인해 샘풀링 구간의 제1 구간(D1)에서 선택 메모리 셀(CELL) 양단에 문턱 전압보다 큰 제3 전압(ΔV3)이 공급될 수 있다. 선택 메모리 셀(CELL) 양단에 문턱 전압보다 큰 제3 전압(ΔV3)이 공급되면, 선택 메모리 셀(CELL)이 턴 온 될 수 있다. 일례로, 문턱 전압은 선택 메모리 셀(CELL)이 턴 온 상태가 되는 시점의 전압을 의미할 수 있다.
선택 메모리 셀(CELL)이 턴 온 되면, 샘풀링 구간의 제2 구간(D2)에서 메모리 셀(CELL)에 샘플링 전압(Vsample)을 공급할 수 있다. 샘플링 전압(Vsample)은 제3 전압(ΔV3)보다 작을 수 있다. 샘플링 전압(Vsample)에 의해 선택 메모리 셀(CELL)에는 메모리 셀의 저항(dyn)에 따라 크기가 조절된 제1 샘플링 전류(Isample1)가 흐를 수 있다. 예컨대, 제1 샘플링 전류(Isample1)는 메모리 셀의 저항(dyn)이 고저항일 때 메모리 셀에 흐르는 전류일 수 있다.
샘플링 구간 이후 프로그램 구간에서, 메모리 셀에 전원 전압(VPP)이 연결될 수 있다. 전원 전압(VPP)에 의해 선택 메모리 셀(CELL) 양단에 제3 전압(ΔV3)보다 큰 제4 전압(ΔV4)이 공급될 수 있다. 샘플링 전압(Vsample)은 제4 전압(ΔV4)보다 작을 수 있다.
한편, 메모리 장치는 프로그램 구간에서, 제1 샘플링 전류(Isample1)에 대응하는 추가 프로그램 전류를 생성할 수 있다. 상기 추가 프로그램 전류는 메모리 셀의 저항(dyn)에 따라 크기가 조절된 전류일 수 있다. 또한, 메모리 장치는 프로그램 구간에서, 바이어스 전류를 공급하는 전류원을 선택 워드라인에 연결하고. 전류 미러에 의해서 상기 바이어스 전류에 대응하는 초기 프로그램 전류를 생성할 수 있다.
프로그램 구간에서, 메모리 셀에 흐르는 제1 최종 프로그램 전류(Ipgm1)는 초기 프로그램 전류와 함께 추가 프로그램 전류의 합에 해당할 수 있다.
도 16b와 16c는 도 16a와 비교할 때의 차이점을 중심으로 설명하기로 한다. 도 16b를 참조하면, 샘플링 구간에서 제2 샘플링 전류(Isample2)는 메모리 셀의 저항(dyn)이 중간저항일 때 메모리 셀에 흐르는 전류일 수 있다. 메모리 장치는 제2 샘플링 전류(Isample2)에 대응하는 추가 프로그램 전류를 생성할 수 있다. 제2 샘플링 전류(Isample2)의 크기는 제1 샘플링 전류(Isample1)의 크기보다 클 수 있다.
샘플링 구간 이후 프로그램 구간에서, 메모리 셀에 흐르는 제2 최종 프로그램 전류(Ipgm2)는 초기 프로그램 전류와 함께 추가 프로그램 전류가 흐를 수 있다. 제2 최종 프로그램 전류(Ipgm2)의 크기는 제1 최종 프로그램 전류(Ipgm1)의 크기보다 클 수 있다.
도 16c를 참조하면, 샘플링 구간에서 제3 샘플링 전류(Isample3)는 메모리 셀의 저항(dyn)이 저저항일 때 메모리 셀에 흐르는 전류일 수 있다. 메모리 장치는 제3 샘플링 전류(Isample3)에 대응하는 추가 프로그램 전류를 생성할 수 있다. 제3 샘플링 전류(Isample3)의 크기는 제1 샘플링 전류(Isample1)와 제2 샘플링 전류(Isample2)의 크기보다 클 수 있다.
샘플링 구간 이후 프로그램 구간에서, 메모리 셀에 흐르는 제3 최종 프로그램 전류(Ipgm3)는 초기 프로그램 전류와 함께 추가 프로그램 전류가 흐를 수 있다. 제3 최종 프로그램 전류(Ipgm3)의 크기는 제1 최종 프로그램 전류(Ipgm1)와 제2 최종 프로그램 전류(Ipgm2)의 크기보다 클 수 있다.
도 17의 (a)는 본 발명의 일 실시 예에 따른 메모리 셀의 저항에 따른 줄열을 나타낸다. 본 발명의 메모리 장치는 메모리 셀의 저항(Rdyn)이 작을수록 프로그램 전류를 증가시키고, 메모리 셀의 저항(Rdyn)이 클수록 프로그램 전류를 감소시킬 수 있다.
도 17의 (a)에 도시된 바와 같이, 메모리 셀의 저항(Rdyn)이 작을수록 프로그램 전류를 증가시키므로 메모리 셀에 충분한 줄열이 발생할 수 있다. 반대로, 메모리 셀의 저항(Rdyn)이 클수록 프로그램 전류를 감소시키므로 메모리 셀에 과도한 줄열이 발생하는 것을 방지할 수 있다.
도 17의 (b)는 본 발명의 일 실시 예에 따른 메모리 셀의 저항에 따른 산포를 나타낸다. 중간 저항(rdyn2)을 기준으로, 중간 저항(rdyn2)보다 작은 저항(Rdyn1)을 가지는 메모리 셀들(a 영역)에 충분한 줄열이 발생할 수 있어서 산포의 a 영역이 오른쪽으로 이동할 수 있다. 따라서, 프로그램 동작이 정상적으로 수행될 수 있다. 반대로, 중간 저항(rdyn2)보다 큰 저항(Rdyn3)을 가지는 메모리 셀들(b 영역)에 과도한 줄열이 발생하는 것을 방지할 수 있어서 산포의 b 영역이 왼쪽으로 이동할 수 있다. 따라서, 메모리 셀의 내구성이 개선될 수 있다. 전체적으로 메모리 셀의 산포가 좁아지는 효과가 있다.
도 18은 본 발명의 일 실시 예에 따른 메모리 장치를 나타내고, 도 19는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 플로우 차트이다.
도 18과 도 19를 함께 참조하면, 선택 워드라인과 선택 비트라인이 프리차지 됨에 따라 선택 메모리 셀(CELL) 양단에 문턱 전압보다 큰 전압이 공급될 수 있다. 선택 메모리 셀(CELL) 양단에 문턱 전압보다 큰 전압이 공급되면, 선택 메모리 셀(CELL)이 턴 온 될 수 있다(S110).
메모리 장치가 샘플링 구간에서 동작할 때, 선택 스위치(Ssw), 제1 스위치(SW1), 및 제2 스위치(SW2)가 닫힐 수 있다. 이 때, 전압 레귤레이터(RG)는 메모리 셀의 위치에 기초하여 결정된 샘플링 전압(Vsample)을 메모리 셀(CELL)로 공급할 수 있다.
메모리 셀(CELL)에 샘플링 전압(Vsample)이 공급되면 메모리 셀(CELL)에는 메모리 셀의 저항(dyn)에 따라 크기가 조절된 샘플링 전류(Isample)가 흐를 수 있다. 샘플링 전류(Isample)로 커패시터(C)가 충전될 수 있다. 샘플링 전류(Isample)를 검출함으로써 메모리 셀의 저항(dyn)을 샘플링할 수 있다(S120).
샘플링 구간 이후 프로그램 구간에서 선택 스위치(Ssw)가 열리고 경로 스위치(Psw)가 닫히면, 메모리 셀에 전원 전압(VPP)이 연결될 수 있다. 이 때, 제1 스위치(SW1)와 제2 스위치(SW2)가 열리고 제3 내지 제5 스위치(SW3~SW5)가 닫힐 수 있다.
샘플링 회로(SC)는 커패시터(C)에 충전된 전하가 방전함으로써 추가 프로그램 전류를 생성할 수 있다. 바이어스 전류 회로(BC)는 바이어스 전류(Ibias)에 대응하는 초기 프로그램 전류를 생성할 수 있다. 따라서, 프로그램 구간에서 메모리 장치는 샘플링 전류(Isample)에 기초하여 결정된 추가 프로그램 전류를 초기 프로그램 전류에 더하여 최종 프로그램 전류(Icell=Ipgm)를 결정할 수 있다. 메모리 장치는 최종 프로그램 전류를 선택 메모리 셀에 공급할 수 있다(S130).
도 20은 본 발명의 일 실시 예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 20에 도시한 실시 예에 따른 컴퓨터 장치(1000)는 디스플레이(1010), 센서부(1020), 메모리(1030), 프로세서(1040), 및 포트(1050) 등을 포함할 수 있다. 이외에 컴퓨터 장치(1000)는 유무선 통신 장치, 전원 장치 등을 더 포함할 수 있다. 도 21에 도시된 구성 요소 가운데, 포트(1050)는 컴퓨터 장치(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 컴퓨터 장치(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1040)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1040)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU), 시스템 온 칩(SoC) 등일 수 있으며, 버스(1060)를 통해 디스플레이(1010), 센서부(1020), 메모리 장치(1030)는 물론, 포트(1050)에 연결된 다른 장치들과 통신할 수 있다.
메모리(1030)는 컴퓨터 장치(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리(1030)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리나, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함할 수 있다. 또한 메모리(1030)는 저장장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다. 입출력부(1020)는 사용자에게 제공되는 키보드, 마우스, 터치스크린 등과 같은 입력 장치 및 디스플레이, 오디오 출력부 등과 같은 출력 장치를 포함할 수 있다.
메모리(1030)는 상변화 물질의 저항 변화를 이용하여 데이터를 기록/삭제하고 읽어오는 상변화 메모리 장치를 포함할 수 있다. 또한, 도 20에 도시한 일 실시 예에서, 메모리(1030)는 앞서 도 1 내지 도 19를 참조하여 설명한 다양한 실시 예들에 따른 메모리 장치를 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1, 10 100A, 100B, 200, 300, 400, 500, 600A, 600B, 700; 메모리 장치
2; 뱅크 영역
3; 회로 영역
4; 패드 영역
20, 220; 메모리 컨트롤러
21, 22, 320, 330; 디코더 회로
23, 340; 읽기/쓰기 회로
24, 350; 컨트롤 로직
30, 30A, 30B, 310; 메모리 셀 어레이
210; 메모리 셀

Claims (20)

  1. 스위치 소자 및 상기 스위치 소자와 연결되고 상변화 물질을 갖는 정보 저장 소자를 각각 포함하며, 복수의 워드라인들 및 복수의 비트라인들에 연결되는 복수의 메모리 셀들;
    상기 복수의 메모리 셀들 중 적어도 하나를 선택 메모리 셀로 결정하는 디코더 회로;
    상기 선택 메모리 셀에 프로그램 전류를 입력하여 프로그램 동작을 실행하며, 상기 선택 메모리 셀의 저항을 검출하여 상기 프로그램 전류의 크기를 조절하는 프로그램 회로;를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 프로그램 회로는 상기 선택 메모리 셀에 연결된 선택 워드라인에 바이어스 전류를 입력하고, 상기 바이어스 전류에 대응하는 초기 프로그램 전류를 생성하는 메모리 장치.
  3. 제2항에 있어서,
    상기 프로그램 회로는 상기 검출된 저항에 따라 크기가 조절된 추가 프로그램 전류를 생성하고, 상기 프로그램 전류는 상기 초기 프로그램 전류와 상기 추가 프로그램 전류의 합인 메모리 장치.
  4. 제1항에 있어서, 상기 프로그램 회로는,
    상기 선택 메모리 셀에 연결된 선택 비트라인으로 상기 선택 메모리 셀의 위치를 보상해 주기 위한 샘플링 전압을 공급하는 전압 레귤레이터;
    상기 샘플링 전압에 의해 상기 선택 메모리 셀에 흐르는 샘플링 전류를 검출하고, 상기 샘플링 전류에 대응하는 추가 프로그램 전류를 생성하는 샘플링 회로; 및
    상기 선택 메모리 셀에 연결된 선택 워드라인에 바이어스 전류를 입력하고, 상기 바이어스 전류에 대응하는 초기 프로그램 전류를 생성하는 바이어스 전류 회로;를 포함하는 메모리 장치.
  5. 제4항에 있어서,
    상기 선택 메모리 셀에 대한 프로그램 동작에서, 상기 프로그램 전류는 상기 초기 프로그램 전류와 상기 추가 프로그램 전류의 합인 메모리 장치.
  6. 제4항에 있어서,
    상기 샘플링 전압은 상기 선택 메모리 셀로부터 상기 디코더 회로 사이의 거리에 기초하여 결정되는 메모리 장치.
  7. 제4항에 있어서,
    상기 샘플링 전압의 크기는 상기 선택 메모리 셀의 위치에 따라 결정되는 메모리 장치.
  8. 제4항에 있어서,
    상기 추가 프로그램 전류는 상기 검출된 저항에 따라 크기가 조절된 전류인 메모리 장치.
  9. 제4항에 있어서,
    상기 추가 프로그램 전류의 크기는 상기 선택 메모리 셀이 턴 온 상태를 유지하기 위해 필요한 최소 전류보다 큰 메모리 장치.
  10. 제4항에 있어서, 상기 샘플링 회로는,
    상기 샘플링 전류로 충전되는 커패시터;
    상기 샘플링 전류가 흐르는 상기 선택 워드라인과 상기 커패시터를 연결하는 다이오드-커넥티드 엔모스(Diode-connected NMOS) 트랜지스터;를 포함하는 메모리 장치.
  11. 복수의 워드라인들 및 복수의 비트라인들이 교차하는 지점들에 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들 중 적어도 하나를 선택 메모리 셀로 결정하는 디코더 회로;
    상기 선택 메모리 셀에 대한 프로그램 동작에서, 샘플링 구간 동안 상기 선택 메모리 셀의 저항이 클수록 크기가 감소하는 샘플링 전류를 생성하고, 프로그램 구간 동안 상기 샘플링 전류에 기초하여 프로그램 전류를 생성하는 프로그램 회로;를 포함하는 메모리 장치.
  12. 제11항에 있어서,
    상기 프로그램 회로는 상기 샘플링 구간의 제1 구간 동안 상기 선택 메모리 셀에 연결된 선택 워드라인에 상기 선택 메모리 셀의 위치를 보상해 주기 위한 샘플링 전압을 공급하는 메모리 장치.
  13. 제12항에 있어서,
    상기 프로그램 회로는 상기 샘플링 구간의 제2 구간 동안 상기 선택 메모리 셀 양단에 상기 선택 메모리 셀의 문턱 전압보다 큰 제1 전압을 공급하는 메모리 장치.
  14. 제12항에 있어서,
    상기 프로그램 구간 동안 상기 선택 메모리 셀 양단에 제2 전압이 공급되는 메모리 장치.
  15. 제11항에 있어서,
    상기 프로그램 전류의 크기는 상기 선택 메모리 셀의 저항이 클수록 작아지는 메모리 장치.
  16. 선택 워드라인과 선택 비트라인에 연결되는 선택 메모리 셀을 턴 온 시키는 단계;
    상기 선택 메모리 셀의 저항을 검출하는 단계;
    상기 선택 메모리 셀에 연결된 선택 워드라인에 바이어스 전류를 입력하고, 상기 바이어스 전류에 대응하는 초기 프로그램 전류를 생성하는 단계;
    상기 검출된 저항이 클수록 크기가 감소하는 추가 프로그램 전류를 생성하는 단계; 및
    상기 초기 프로그램 전류와 상기 추가 프로그램 전류를 이용하여 상기 선택 메모리 셀을 프로그램하는 단계;를 포함하는 메모리 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 선택 메모리 셀의 저항을 검출하는 단계는,
    상기 선택 메모리 셀에 연결된 선택 워드라인에 상기 선택 메모리 셀의 위치를 보상해 주기 위한 샘플링 전압을 공급하는 단계; 및
    상기 샘플링 전압이 상기 선택 메모리 셀에 공급됨에 따라 상기 선택 메모리 셀에 흐르는 샘플링 전류를 이용하여 커패시터를 충전하는 단계;를 포함하는 메모리 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 추가 프로그램 전류를 생성하는 단계는,
    상기 충전된 커패시터를 방전시키는 단계;를 포함하는 메모리 장치의 동작 방법.
  19. 제16항에 있어서,
    상기 선택 메모리 셀을 프로그램하는 단계는,
    상기 초기 프로그램 전류와 상기 추가 프로그램 전류를 합한 최종 프로그램 전류를 상기 선택 메모리 셀에 공급하는 단계;를 포함하는 메모리 장치의 동작 방법.
  20. 제19항에 있어서,
    상기 최종 프로그램 전류의 크기는 상기 선택 메모리 셀의 저항이 클수록 작아지는 메모리 장치의 동작 방법.
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