KR20210044855A - 다차원 집적 회로와 집적 회로용 메모리 구조 및 이와 관련된 시스템들 및 방법들 - Google Patents

다차원 집적 회로와 집적 회로용 메모리 구조 및 이와 관련된 시스템들 및 방법들 Download PDF

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Abstract

모노리식 다-차원 입적 회로들 및 메노리 아키텍처가 제공된다. 예시적인 집적 회로들은 제1 측 및 제2 측을 가진 전자 기판과, 다중 평면들을 가지는 다-차원 전자 패키지와,상기 전자 기판의 상기 제1 측과 제2 측 및 상기 전자 패키지의 다중 평면들 상에 장착된 하나 또는 그 이상의 반도체 웨이퍼들을 구비한다. 예시적인 모노리식 다-차원 메모리 아키텍처는 하나 또는 그 이상의 티어들, 상기 하나 또는 그 이상의 티어들을 가로지르는 하나 또는 그 이상의 모노리식 인터-티어 비아들, 상기 티어들 중 하나에 배치되는 적어도 하나의 멀티플렉서, 및 메모리 셀들이 능동적인지 그리고 어떠한 메모리 셀들이 능동적인지 판단하고 그러한 판단들에 기초하여 상기 메모리 셀들의 용법을 제어하는 제어 로직을 구비한다. 각 티어는 메모리 셀을 가지고, 상기 인터-티어 비아는 다중 방향에서 크로스바로서 기능한다. 상기 멀티플렉서는 각 티어 내에서 상기 메모리 셀에 통신가능하게 결합된다. 예시적인 실시예들에서, 상기 하나 또는 그 이상의 반도체 웨이퍼들은 하나 또는 그 이상의 태양광 전지들을 포함한다. 상기 태영광 전지들은 멤스 및/또는 온-칩 태양광 전지들을 가진다.

Description

다차원 집적 회로와 집적 회로용 메모리 구조 및 이와 관련된 시스템들 및 방법들
본 발명은 2018년 9월 17일에 출원된 미국 특허출원 제67/732,023호 및 2018년 9월 17일에 출원된 미국 특허출원 제62/732,026호에 대한 우선권의 이익을 주장하며, 상기 문헌들의 내용은 본 명세서에서 그 전체로 참조 인용된다.
본 발명은 다-차원 집적 회로 및 그 설계 및 제조에 관한 것이다. 또한 본 발명은 다-차원, 다중-평면 메모리 아키텍처에 관한 것이다.
전자 장치들은 현대 사회에서 필수품이 되어 가고 있다. 모든 전자 장치들의 핵심은 마이크로칩 또는 일명 집적 회로(integrated circuit; IC)이다. 집적회로 기술의 발전은 전력과 비용을 줄이면서도 성능과 기능성 모두를 증가시키고자 하는 필요에 의해 이끌어져 왔다. 이러한 목적은 2개의 해결책, 즉 스케일링 장치(scaling device)들과 이와 관련된 상호연결 와이어(interconnecting wire)에 의해 달성되어 왔다. 이것은 새로운 재료들의 구현과 공정 혁신을 통하여, 그리고 중요 회로 빌딩 블럭(circuit building block)들의 라우팅(routing), 계층화(hierarchy) 및 배치(placement)를 재구성하는 아키텍처(architecture) 증진을 도입함으로써 이루어진다.
가장 공통적인 전자 장치들 중의 하나는 모바일 폰(mobile phone)이다. 이러한 모바일 장치들의 유행은 부분적으로는 그러한 장치들 상에서 현재는 가능하게 된 많은 기능들에 의해 이끌려져 왔다. 그러한 기능들에 대한 요구는 프로세스 능력 조건들을 증가시키고, 보다 강력한 배터리들에 대한 요구를 발생시킨다. 모바일 통신 장치의 하우징의 제한된 공간 내에서, 배터리들은 프로세싱 회로(processing circuitry)와 경쟁한다. 상기 제한된 공간은 부품들의 지속적인 소형화 및 회로 내의 전력 소모의 조절로 향해지는 압력에 기여한다. 비록 소형화는 모바일 통신 장치들의 집적 회로(IC)들에서 특별한 관심사항이 되었으나, 다른 장치들에서도 집적 회로들의 소형화에 대한 노력들이 존재하여 왔다.
소형화에 대한 노력들은 일반적으로 무어의 법칙(Moore's Law)을 준수하면서 전진되어 왔다. 능동적 부품(active component)들을 줄이는 것에 의해 달성되는 공간의 절약은 증가된 기능성을 제공하기 위하여 부가적인 능동적 요소들을 부가하는 집적 회로 설계들에 의해 거의 즉각적으로 상쇄된다. 종래의 2차원 설계에서, 집적 회로 내의 능동적 요소들은 모두 단일의 능동적 레이어(active layer)에 배치되고, 상기 요소들은 또한 상기 집적 회로 내에 존재하는 하나 또는 그 이상의 금속 레이어(metal layer)들을 통하여 상호 연결된다. 집적 회로 내의 능동적 요소들의 수가 증가함에 따라, 요소들 사이의 원하는 상호연결(interconnections)의 효력을 발생하는 라우팅 조건들이 점점 더 복잡해진다.
라우팅 상호 연결의 난점은 메모리들 및 알에프 아날로그 회로(RF analog circuit)들과 같은 복잡한 회로 요소들 내에서 특히 첨예하다. 이 분야에서 유명한 최근의 개발은 3-차원 집적 회로, 즉 "3D IC"이다. 초소형 전자기술에서, "3차원 집적 회로"는 실리콘 웨이퍼(silicon wafer)들의 스태킹(stacking) 및/또는 다이(die)들 및 쓰루-실리콘 비아(through-silicon VIA)들을 사용하여 이들을 수직으로 상호연결함에 의해 제조되는 집적 회로이고, 이에 의하여 이들이 단일의 장치 같이 거동하여 종래의 2-차원 프로세스들보다 감소된 전력과 더 작은 점유공간에서 성능 향상을 달성하도록 한다. 현재의 3차원 집적 계획은 수직형 스택(vertical stack)들을 달성하기 위한 와이어 본딩(wire bonding)과 플립 칩(flip chip)과 같은 상호접속의 전통적인 방법들에 의존한다.
3차원 집적 회로는 전기적 성능의 이점을 달성하기 위한 제트 방향(z-direction)을 개발하는 3차원 집적 계획의 주력 중의 하나에 불과하다. 이들은 전체적인 (패키지), 중간의 (접합 패드) 및 지엽적인 (트랜지스터) 레벨에서 상호연결 계층화의 레벨에 의하여 분류될 수 있다. 일반적으로 3차원 집적화(3D integration)는 3차원 웨이퍼-레벨 패키징(3D wafer-level packaging: 3DWLP), 2.5차원 및 3차원 인터포우저-기반 집적화(interposer-based integration), 3차원 스택 집적회로(3D stacked IC: 3D-SIC), 모노리식(monolithic) 3차원 집적회로, 3차원 이종 집적화(3D heterogeneous integration), 및 3차원 시스템 집적화과 같은 기술들을 포함하는 넓은 의미의 용어이다. 지소 테크놀로지 로드맵 커미티(Jisso Technology Roadmap Committe; JIC) 및 반도체용 인터내셔널 테크놀로지 로드맵(International Technology Roadmap for Semiconductors: ITRS)와 같은 국제 기구들이 3차원 집적화의 표준들과 로드맵들을 더욱 확립하기 위하여 다양한 3차원 집적 기술들을 분류하는 연구를 진행하여 왔다.
3차원 집적 회로들은 미래의 마이크로프로세서 설계에 많은 이점을 제공한다. 이들 중에서, 상호연결 스케일링(interconnect scaling)에서의 장벽들을 극복하는 가능성이 있고, 이것은 시모스(CMOS) 및 다른 기술들을 사용하여 성능 향상을 지속할 수 있는 기회를 제공한다. 3차원 집적 회로들의 제조가 실행가능하고, 새로우며, 도전할 만한 아키텍처가 되고 있으므로, 3차원 기술에 의해 제공되는 빠른 지연속도(latency), 보다 높은 밴드폭(bandwidth), 및 이종 집적화 능력의 이점에 영향력을 가할 수 있는 설계 및 제조 기술들이 극복될 필요성이 있다. 또한 3차원 집적화에 소요되는 비용은 기술이 더욱 발전함에 따라 개선되는 요소이다.
3차원 집적 회로들과 같이, 다-차원 메모리(multi-dimensional memory)는 또한 상대적으로 새로운 분야로서, 대략 지난 10년 동안 3차원 메모리 기술에 초점이 맞추어져 왔다. 반도체 메모리는 전자적 데이터 저장 장치이고, 반도체-기반 집적 회로 상에 실행된 컴퓨터 메모리로서 자주 사용된다. 이것은 많은 다양한 타입들과 기술들에서 만들어진다. 일반적으로 집적회로 메모리(IC memory)는 2개의 주요 타입으로 분류된다. 램(Random Access Memory; RAM)은 읽기 및 쓰기가 모두 가능하다. 이것은 휘발성(volatile)인데, 이는 콘텐츠를 유지하기 위해서 전력이 요구된다는 것을 의미한다. 컴퓨터 프로그램들과 데이터들은 사용되지 않을 때 통상적인 디스크 파일들에 저장된다. 프로그램이 작동(실행)되면, 그 프로그램과 이에 의해 처리되는 데이터는 디스크로부터 램으로 로딩되고, 이는 디스크보다 100만배 정도 빠르다. 이는 동일한 데이터가 반복적으로 엑세스될 때 속도를 크게 증가시킨다. 제2의 주요 타입의 집적 회로 메모리인 롬(Read-Only Memory; ROM)은 일반적으로 쓰기가 불가능하다. 원래의 롬들은 공장에서 특정 콘텐츠로 설정되었고, 다시 쓰여질 수 없다.
오늘날에는 플래쉬 메모리(Flash memory)와 같은 이이피-롬(Electronically Erasable Programmable ROM; EEPROM)을 사용한다. 이이피-롬은 쓰기가 가능하나 램과 같이 용이하지는 않다. 롬과 이이피-롬의 중요한 특징은 비휘발성이고, 따라서 전력이 끊어져도 콘텐츠를 유지한다. 비휘발성 메모리는 펌웨어(firmware)를 저장하는데 사용되는데, 이는 전력이 오프될 때 메모리 내에 유지되는 본질적으로 소프트웨어이다. 펌웨어는 전력이 온 상태로 바뀔 때 컴퓨터가 시작되는 것을 가능하게 하고(콜트 부팅: cold boot), 자주 전력이 다운되는 소형의 그리고 임베디드(embedded) 장치들이 기능하도록 허용한다. 부팅 시퀀스(boot sequence)는 디스크로부터 시작될 수 없는데, 왜냐하면 디스크로부터 프로그램을 읽는 것은 하나의 프로그램을 요구하기 때문이다. 따라서, 전력이 온되어 부팅 시퀀스를 시작할 때 메모리 내의 최소한 양의 프로그램 코드가 존재하여야 한다. 개인용 컴퓨터에서, 가끔 바이오스(Basic Input/Output System: BIOS 또는 빌티-인 작동시스템)으로 불리우는 펌웨어는 하드웨어를 초기화하고 디스크로부터 작동 시스템의 제1 부분을 로딩한다. 거기서부터 작동 시스템이 넘겨 받는다.
집적 메모리(integrated memory)는 모든 오늘날의 전자 장치, 특히 점점 일반화가 되고 있는 모바일 통신 영역에서 필수적인 부품이다. 진보된 기능들에 대한 요구는 프로세스 처리능력 조건을 증가시키고 더 강력한 메모리에 대한 필요성을 창출한다. 모바일 통신 장치의 하우징의 제한된 공간 내에서, 메모리는 프로세싱 회로 및 배터리 수명과 경쟁한다. 상기 제한된 공간은 메모리 부품들의 지속적인 소형화 및 회로 내부의 전력 소모의 제어에 대한 압력에 기여한다.
상호연결부(interconnection)를 라우팅(routing)함에 있어서 난점은 메모리 요소들 내에서 특히 첨예하다. 즉, 더 작은 메모리 비트 셀(memory bit cell)들이 부품 소형화를 허용하는 반면, 증가된 기능성은 보다 많은 사용가능한 메모리를 요구한다. 따라서 더욱 많은 메모리 비트 셀들이 각 장치에 대한 메모리 뱅크(memory bank) 안으로 조립되어야 한다. 메모리 뱅크 내의 메모리 비트 셀들의 수가 증가함에 따라 그러한 비트 셀들에 대한 (비트 라인(bit line; BL) 또는 워드 라인(word line; WL)과 같은) 엑세스 라인들이 점점 더 길어지게 된다. 상기 엑세스 라인들의 길이가 더 길어짐에 따라서, 라인들을 라우팅함에 있어서의 난점이 증가한다.
통상적으로, 메모리 뱅크들은 인터-블락 라우트(inter-block route), 멀티플렉서(multiplexer) 및 클라이언트-투-클라이언트 상호작용 리피터(repeater for client-to-client interaction) 상에 존재하는 완전 스태틱(fully static) 시모스(complementary metal oxide semiconductor : CMOS) 패브릭 스위치(fabric switch)를 사용할 수 있다. 그러한 패브릭 스위치의 사용은 메모리 풀(memory pool)이 금속 라우트 정체(metal route congestion)를 피하는 것을 허용한다. 그러한 패브릭 스위치들과 함께, 메모리 풀들은 2차원 설계들에서 인터-블럭 통신 채널(inter-block communication channel)들로서 크로스바(crossbar)(종종 "엑스바(xBar)"로 호칭됨)를 요구한다. 이러한 크로스바들은 최고 수준의 라우팅과 경쟁하는 중요한 라우팅 재료의 역할을 차지한다. 부가적으로 이러한 크로스바들은 통상적으로 밀리미터의 길이를 가진다. 그러한 길이는 리피터(repeator)의 사용을 필수적으로 만들고, 그와 관련된 주요한 알씨 딜레이(resistive-capacitive delay: RC delay)를 가져, 메모리 엑세스(또는 인터-블럭 통신) 시간을 제한한다.
3차원 메모리(3D-M)는 복수개의 수직방향으로 스태킹된 메모리 레벨들을 포함하는 모노리식(monolithic) 반도체 메모리이다. 이것은 3차원 롬(3D-ROM)과 3차원 램(3D-RAM)을 포함한다. 상기 3차원 롬(3D-ROM)은 3차원 엠피롬(3D-MPROM)과 3차원 이피롬(3D-EPROM)으로 더 분류될 수 있다. 프로그램 메카니즘에 의존하여, 3차원 메모리는 멤리스터 메모리(memristor memory), 알-램(resistive random-access memory; RRAM 또는 ReRAM), 피시엠(phase-change memory; PCM), 피엠엠(programmable metallization memory; PMM), 시비-램(conductive-bridging random-access memory; CBRAM)을 포함할 수 있다.
위에서 기술된 사항에 비추어 보아, 3차원 또는 다-차원 집적 회로 아키텍처의 추가적인 개발에 의해 공간 절약 및 라우팅 상호연결의 향상과 같은 이점을 달성하고자 하는 필요성이 존재한다. 또한 보다 강력한 집적 회로 메모리에 대한 필요성이 존재한다. 모바일 통신 기기의 제한된 공간 내에서 제공되는 보다 강력한 메모리에 대한 요구 및 각 기기에 대한 메모리 뱅크들로 조립되는 메모리 비트 셀의 계속적으로 증가하는 숫자 중에서 보다 향상된 라우팅 상호연결에 대한 요구가 또한 존재한다.
본 발명은 많은 실시예들에 있어서, 집적 회로 기술에 대한 새로운 개념과 함께 신규의 다-차원 집적 회로 아키텍처(multi-dimensional integrated circuit architecture), 설계 및 방법들를 제공함으로써, 공지의 집적 회로들 및 집적 회로 메모리의 약점을 상당한 정도로 완화한다. 또한, 본 발명은 현재의 기가바이트(gigabytes)급의 동일 공간 상에서 테라바이트(terabytes) 급의 메모리 설계를 가능하게 하는 다-차원, 다-평면 메모리 구조를 기술한다.
예시적인 실시예들은 집적 회로 패키지(IC package)의 모든 평면(plane)들 위에 다-차원 집적화를 가진다. 기술된 방법들은 전자 기판(electronic board)의 양 측면에 적용되는 모노리식 다-차원 집적 회로의 제조(manufacturing), 구성(construction) 및 설계(design) 방법들과 반도체 회로 용 패키지 평면(package's plane)들을 모두 활용하는 방법을 제공한다. 상기 다-차원 집적 회로는 전자 기판의 양 측면들 상에 장착된다. 상기 집적 회로 실리콘 웨이퍼는 영역을 최대한 활용하기 위해 직사각형 또는 정사각형 패키지의 모든 평면들 상에 위치된다. 이러한 타입의 구조는 모든 제조 프로세스들에 있어서 집적 회로들의 다-차원 활용을 가능하게 한다.
본 발명은 또한 집적 회로들에 대한 모노리식 다-차원, 다중-평면 메모리 구조 디자인들 및 방법들을 기술한다. 다-차원, 다중-평면 집적 회로 메모리 구조는 실리콘 다이(silicon die)들 및 마이크로칩 패키지(microchip package)들 상에 보다 큰 메모리 용량을 제공한다. 예시적인 실시예들은 인터-유닛 라우팅(inter-unit routing) 및 전기적 연결에 있어서, 타이트한 피치(tight-pitched)를 가진 수직, 수평 및 경사진 모노리식 인터티어 비아(monolithic inter-tier via; MIV)들을 채용한다.
또한 본 명세서에는 집적 회로들에 대한 모노리식 다-차원, 다중-평면 메모리 구조가 개시된다. 다중-평면 구조에서 메모리 레이아웃(memory layout)을 활용하는 것은 긴 크로스바(crossbar)들을 사용하는 것을 없애고, 상기 크로스바의 알시 딜레이(RC delay)를 줄이며, 일반적으로 성능과 속도를 향상시킨다. 또한, 긴 크로스바들을 제거하는 것은 도체 라우팅(conductor routing)을 더 용이하게 한다. 새로운 크로스바 아키텍처(crossbar architecture)는 다중-평면, 예를 들어, 벌집(beehive) 및 허니콤(honeycomb) 구조 형상들을 사용함으로써 이루어질 수 있다. 상기 엠아이브이(MIV)들은 소형의 연장 길이(run-length)까지 최소화되고, (긴 크로스바들과는 달리) 리피터(repeater)를 사용할 필요 없이 작동될 수 있으며, 제어 로직(control logic)이 사용법에 기초하여 메모리 뱅크를 구성하도록 사용될 수 있다. 상기 허니콤/벌집 구조는 더 짧고, 효율적인 엠아이브이(MIV) 구조를 가능하게 한다. 또한 다중-평면, 다-차원 메모리 레이아웃 표면 설계(surface design)은 동일한 영역 상에서 보다 큰 메모리 셀 양(memory cells amount)을 구현하는 능력을 가능하게 한다. 다-차원, 다중-평면 집적 회로의 메모리 설계의 조합에 의해 집적 회로 메모리들을 개발하는 새로운 표준이 창출된다. 예전에 기가바이트 급으로 구성된 동일한 영역 상에서, 지금은 테라바이트 급의 사이즈가 달성될 수 있다.
모노리식 다-차원 집적 회로들의 예시적인 실시예들은 제1 측과 제2 측을 가진 전자 기판(electronic board), 다중 평면(multi-plane)들을 가지는 다-차원 전자 패키지(multi-dimensional electronic package), 및 상기 전자 기판의 상기 제1 측과 제2 측 및 상기 전자 패키지의 다중 평면 상에 장착된 하나 또는 그 이상의 반도체 웨이퍼들을 구비한다. 예시적인 실시예들에서, 상기 반도체 웨이퍼들은 상기 전자 패키지의 모든 평면들 상에 장착되고, 상기 전자 회로는 다층으로 구성된다. 예시적인 실시예들은 단일의 반도체 웨이퍼 상에 복수개의 층이 형성된 집적 회로들을 포함할 수 있다. 예시적인 실시예들에서, 상기 다중 평면들 및/또는 반도체 웨이퍼들은 허니콤 형상을 가진다. 상기 반도체 웨이퍼들은 기하학적 형상을 가진 하나 또는 그 이상의 다이(die)들로 커팅될 수 있다.
예시적인 실시예들에서, 하나 또는 그 이상의 크로스바(crossbar)들은 회로 유닛들을 결합하고 그들 사이에 통신을 허용하는데 활용된다. 예시적인 실시예들에서, 적어도 하나의 수평 크로스바는 수평면 안에서 신호들을 통신한다. 집적 회로들은 전자 회로 유닛들을 통신가능하게 결합하는 적어도 하나의 수직 크로스바를 더 구비할 수 있다. 적어도 하나의 다중-방향 크로스바(multi-direction crossbar)가 마련되어, 단일의 평면 내의 하나 또는 그 이상의 전자 회로 유닛들을 적어도 하나의 수직 크로스바에 통신가능하게 결합한다.
예시적인 실시예들에서, 상기 하나 또는 그 이상의 반도체 웨이퍼들이 하나 또는 그 이상의 태양광 전지들을 구비한다. 상기 태양광 전지들은 멤스(MEMS) 및/또는 온-칩 태양광 전지(on-chip solar cell)을 구비할 수 있다. 다중-평면 구조 상에 태양 전지들을 위치시키는 개념은 신규한 것이다. 멤스 칩들 및 통상적인 실리콘 칩들을 활용하는 것이 태양광 디스플레이들에 대하여 대단한 가치가 될 수 있다. 이는 충전이 요구되지 않는 시계의 탄생을 허용한다. 또한, 모든 다른 종래의 디스프레이들이 훨씬 더 전력 효율성을 가질 것이고, 이는 작동 시간의 새로운 규범을 창출할 것이다. 이는 충전하는 간격의 추정 시간을 월 단위로 만들 수 있다.
모노리식 다-차원 집적 회로들은 모노리식 다-차원 메모리 아키텍처를 통합할 수 있다. 다중-평면, 다-차원 메모리 레이아웃 설계는 동일 영역 상에 극도로 큰 메모리 셀 양을 구축하는 능력을 가능하게 한다. 다-차원, 다중-평면 조합의 집적회로의 메모리 설계는 집적 회로 메모리들을 개발하는 새로운 표준들을 생성한다. 다중-평면 구조에서 메모리 레이아웃을 활용하는 것은 길이가 긴 크로스바들의 사용을 제거하고, 상기 크로스바들의 알시 딜레이를 감소시키며, 일반적으로 성능과 속도를 증가시킨다. 또한 길이가 긴, 다중-방향 크로스바들을 제거하는 것은 도체 라우팅을 더 용이하게 한다. 상기 새로운 크로스바 아키텍처는 다중-평면, 예를 들어 벌집 및 허니콤 구조와 형상을 사용하여 수직, 수평 및 경사진 방향에서 행해진다. 상기 엠아이브이(MIV)들은 작은 연장 길이로 최소화되고, (상기 긴 크로스바들과는 달리) 리피터를 사용할 필요 없이 작동될 수 있으며, 제어 로직이 용법에 기초하여 메모리 뱅크들을 구성하도록 사용될 수 있다.
예시적인 실시예들에서, 모노리식 다-차원 메모리 아키텍처는 하나 또는 그 이상의 티어(tier)들, 상기 하나 또는 그 이상의 티어들을 가로지르는(spanning) 하나 또는 그 이상의 모노리식 인터-티어 비아(inter-tier via)들, 및 상기 티어들 중 하나에 배치된 적어도 하나의 멀티플렉서(multiplexer), 및 메모리 셀들이 능동적인지 그리고 어떠한 메모리 셀들이 능동적인지 판단하고 그러한 판단들에 기초하여 상기 메모리 셀들의 용법을 제어하는 제어 로직을 구비한다. 각 티어는 메모리 셀을 가지고, 상기 인터-티어 비아는 다중 방향에서 크로스바로서 기능한다. 상기 멀티플렉서는 상기 각 티어 내에서 상기 메모리 셀에 통신가능하게 결합된다. 블럭 억세스(block access)에 대한 각 티어 및 평면에서 1세트의 멀티플렉서는 전체적인 도체 길이를 짧게 하고 알시 딜레이(resistive-capacitive(RC) delay)를 감소시키는데 사용될 수 있다.
집적 회로와 함께 사용되고 집적 회로 안으로 통합되는 모노리식 다-차원 메모리 아키텍쳐의 예시적인 실시예들에서, 상기 크로스바들은 벌집(beehive) 구조 및/또는 허니콤(honeycomb) 구조로 구성된다. 상기 허니콤/벌집 구조는 더 짧고 효율적인 엠아이브이(MIV) 구조를 가능하게 하고, 메모리 셀 구현을 위한 표면(surface)을 상당히 증가시킨다. 메모리 아키텍쳐를 통합한 예시적인 집적 회로들은 제1 측과 제2 측을 가진 전자 기판, 다중 평면들을 가지는 다-차원 전자 패키지, 및 상기 전자 기판의 상기 제1 측과 제2 측 및 상기 전자 패키지의 다중 평면 상에 장착된 하나 또는 그 이상의 반도체 웨이퍼들을 구비한다. 예시적인 실시예들에서, 상기 반도체 웨이퍼들은 상기 전자 패키지의 모든 평면들 상에 장착되고, 상기 전자 회로는 층들로(in layers) 구성된다.
예시적인 실시예들에서, 상기 제어 로직은 사용되지 않은 메모리 셀들을 비활성화하여 전력을 보존한다. 메모리 아키텍처는 3-차원 엠피-롬(mask-programmed read-only memory) 또는 3차원 이피-롬(electrically programmable read-only memory)의 하나 또는 모두를 더 포함할 수 있다. 예시적인 실시예들에서, 상기 모노리식 인터-티어 비아들의 하나는 단일의 티어 내에서 메모리 셀들 사이의 신호들을 전송하는 수평 크로스바로서 기능한다. 예시적인 실시예들에서, 상기 모노리식 인터-티어 비아들의 하나는 티어들을 가로지르고 티어들 사이에서 메모리 유닛들을 통신가능하게 결합하는 수직, 수평 또는 경사진 크로스바로서 기능한다.
3차원 집적 회로들과 메모리 구조를 제조하는 예시적인 방법들에 대하여 설명한다. 예시적인 방법들에서, 위에서 기술된 다-차원 집적 회로들, 패키지들, 및 메모리 구조들을 제조하는데 다이(die)들이 사용된다. 더 상세하게는, 다-차원 집적 회로의 제조는 다이-투-다이(Die-to-Die), 다이-투-웨이퍼(Die-to-Wafer) 또는 웨이퍼-투-웨이퍼(Wafer-to-Wafer) 방법들을 활용하여 행해질 수 있다. 많은 서브 다이(sub-die)들이 상이한 평면들 상에서 부착/장착되고, 크로스바 기술 또는 각 서브-다이 상의 범프(bump)들을 통한 전기 도체들을 통해 연결된다. 이러한 방식으로, 메모리 셀 할당에 대한 휠씬 큰 표면적을 얻기 위해 동일한 영역이 효율적으로 사용될 수 있다. 상기 실리콘 서브 다이들은 상이한 제조 프로세스 노드(manufacturing process node)를 가질 수 있고, 크로스바들 또는 어떤 다른 전기적 도체 타입을 통해 연결될 수 있다.
위에서 기술된 다-차원 집적 회로들의 이점들이 중요하다는 점을 유의하여야 한다. 종래의 시모스(CMOS) 스케일링(scaling) 프로세스들은 신호 전파 속도를 증가시키는 반면, 현재의 제조 및 칩-설계 기술들로부터 나오는 스케일링은, 부분적으로는 전력-밀도 제한조건들(power-density constraints) 때문에, 그리고 부분적으로는 트랜지스터가 그러한 것에 비해 상호연결부(interconnects)가 더 빨라지지 않기 때문에, 점점 더 어려워지고 비용이 높아지고 있다. 다-차원 집적 회로들은 2차원 다이들을 스태킹하고 모든 패키지 평면 상의 다 차원으로 이들을 연결함에 의해, 상기 스케일링의 문제를 다루고 있다. 이러한 접근방식은 웨이퍼의 베이스(base)로서 집적 회로 패키지 평면들 모두를 활용하기 때문에, 3차원 집적 회로(3D IC)보다 휠씬 더 좋다. 이것은 평면의 레이아웃에 비하여, 층이 형성된 칩들 사이의 통신의 속도를 향상시킬 것이다.
다른 이점은 작은 공간에 더 많은 기능성을 설치하는 점이다. 이는 무어의 법칙을 확대하여, 작지만 강력한 집적 회로의 새로운 탄생을 가능하게 한다. 우리는 훨씬 큰 실리콘 "부동산(real-estate)"을 성취하고 있다. 대형의 칩을 다-차원 위치를 가진 다수개의 작은 다이들로 분할하는 것과 스태킹은 수율을 증가시키고, 개별적인 다이들이 따로 테스트되는 경우의 제조 비용을 감소시킨다. 상기 집적 회로의 제조는 많은 작은 부분들에서 행해질 수 있고, 결함 양을 줄이고 보다 높은 수율을 성취한다.
다른 중요한 이점은 평균 와이어 길이가 감소된다는 사실이다. 연구자들에 의해 보고되는 일반적인 수치는 약 10-15% 정도에 있으나, 이러한 감소는 일반적으로, 회로 딜레이에 크게 영향을 미칠 수 있는 긴 상호연결부에 적용된다. 종래의 인-다이 와이어(in-die wire)들에 비해 다-차원 와이어들이 휠씬 높은 용량을 가진다는 점을 고려해 볼 때, 회로 딜레이는 증가될 수도 증가되지 않을 수도 있다.
본 발명의 또 다른 목적 및 이점은 전력 소모의 감소이다. 신호를 온-칩(on-chip)에 유지하는 것은 전력 소모를 10-100배 줄일 수 있다. 더 짧은 와이어들은 또한, 더 작은 기생 용량(parasitic capacitance)을 생산함에 의하여 전력 소모를 감소시킨다. 전력 예산을 줄이는 것에 의해 열 발생이 줄어들고, 배터리 수명이 연장되며, 작동 비용이 낮아진다. 설계 융통성의 향상은 또 다른 이점이다. 수평방향 및 수직방향의 차원(dimension)은 높은 정도의 연결성(connectivity)을 부가하고, 새로운 설계 융통성 및 가능성을 제공한다. 상기 스테킹된, 다-차원 구조가 회로를 리버스 엔지니어(reverse engineer)하는 시도를 복잡하게 만들기 때문에, 기술된 실시예들은 또한 은닉을 통한 보안(security through obscurity)을 제공한다. 민감한 회로들은 또한 각 레이어의 기능을 은닉하는 그러한 방법으로 레이어들 사이에서 분리될 수 있다.
다-차원 집적화의 또 다른 주요 이점은 레이어들 사이의 수직방향의 비아(VIA)들의 많는 갯수이다. 이것은 상이한 레이어들에서 기능성 블럭(functional block)들 사이의 라우팅 버스(routing bus)의 넓은 밴드폭의 구성을 허용한다. 통상적인 예가 프로세서의 상단 상에 캐시 메모리가 스태깅된 마이크로콘트롤러 및 메모리 다-차원 스택이 될 것이다. 이러한 배열은 캐시와 마이크로콘트롤러 사이의 통상적인 128 또는 256 비트보다 더 넓은 버스를 허용한다. 그리고 광폭의 버스들은 메모리 벽(memory wall) 문제를 완화한다. 다른 중요한 이점은 상기 다-차원 구조에 기인한 보다 향상된 열 소산(heat dissipation) 및 조절이다. 이들은 내부의, 실리콘-기반의 히트-싱크(heat-sink) 설계 및 구현에 대하여 보다 높은 융통성을 제공한다.
이와 같이 3차원 집적 회로 아키텍처들 및 3차원 메모리 구조들이 제공됨을 알 수 있다. 본 명세서에 기술된 실시예들의 위의 특징들 및 다른 특징들은 첨부되 도면들과 함께 후술하는 발명의 상세한 설명을 검토하면 더욱 이해될 수 있을 것이다. 첨부된 도면들에서 동일한 부재번호들은 본 명세서를 전체에 대하여 동일한 구성요소를 가리킨다.
본 발명의 상기 목적들 및 다른 목적들은 첨부된 도면들을 관련시켜 후술하는 상세한 설명을 고려하면 더욱 명백해질 것이다.
도1은 본 발명에 따른 모노리식 다-차원 집적 회로의 예시적인 실시예를 도시한 도면이다.
도2는 본 발명에 따른 모노리식 다-차원 집적 회로의 예시적인 실시예를 도시한 도면이다.
도3은 본 발명에 따른 모노리식 다-차원 집적 회로의 예시적인 실시예를 도시한 도면이다.
도5는 본 발명에 따른 모노리식 다-차원 메모리 아키텍처의 예시적인 실시예를 도시한 도면이다.
도6은 본 발명에 따른 모노리식 다-차원 메모리 아키텍처의 예시적인 실시예를 도시한 도면이다.
도7은 본 발명에 따른 모노리식 다-차원 메모리 아키텍처의 예시적인 실시예를 도시한 도면이다.
도8은 본 발명에 따른 모노리식 다-차원 메모리 아키텍처의 예시적인 실시예를 도시한 도면이다.
도9는 본 발명에 따른 허니콤-형상의 모노리식 다-차원 메모리 아키텍쳐의 의 예시적인 실시예를 도시한 도면이다.
도10은 본 발명에 따른 허니콤-형상의 모노리식 다-차원 메모리 아키텍쳐의 의 예시적인 실시예를 도시한 도면이다.
도11은 본 발명에 따른 정육면체-형상의 모노리식 다-차원 메모리 아키텍쳐의 의 예시적인 실시예를 도시한 도면이다.
도12는 본 발명에 따른 예시적인 모노리식 다-차원 메모리 아키텍처가 예시적인 모노리식 다-차원 집적 회로에 통합된 실시예를 도시한 도면이다.
도13은 본 발명에 따른 허니콤-형상의 모노리식 다-차원 메모리 아키텍쳐의 의 사시도이다.
도14는 본 발명에 따른 모노리식 다-차원 집적 회로의 예시적인 실시예를 도시한 도면이다.
도15는 태양광 전지들을 가진 본 발명에 따른 모노리식 다-차원 집적 회로의 예시적인 실시예를 도시한 도면이다.
도16은 다-차원 표면들 상에 태양광 전지들이 설치된 본 발명에 따른 반도체 웨이퍼들의 예시적인 실시예를 도시한 도면이다.
도17은 다-차원 표면들 상에 태양광 전지들이 설치된 본 발명에 따른 반도체 웨이퍼들의 예시적인 실시예를 도시한 도면이다.
도18은 본 발명에 따른 다-차원 다이와 온-칩 마이크로셀 구조의 예시적인 실시예를 도시한 도면이다.
도9는 본 발명에 따른 허니콤-형상의 모노리식 다-차원 메모리 아키텍쳐의 의 예시적인 실시예를 도시한 도면이다.
후술하는 단락들에서, 실시예들이 첨부된 도면을 참조하여 예시적으로 상세히 설명될 것이다. 상기 첨부 도면은 실측으로 도시되지 않았고, 도시된 구성요소들은 다른 구성요소에 대하여 반드시 비례적으로 도시된 것은 아니다. 본 명세서의 전체에 걸쳐, 실시예들과 도시된 예들은 본 발명을 제한하는 것이 아니라 예시적인 것으로 고려되어야 한다.
본 명세서에서 "본 발명"은 여기에 기술된 실시예들의 하나 및 그 균등물을 지칭한다. 또한 본 명세서의 전체에 걸쳐 본 발명의 다양한 특징들은 모든 청구된 실시예들 또는 방법들이 반드시 언급된 특징을 가져야 하는 것을 의미하지 않는다. 재료(material), 형상(configuration), 방향(direction) 및 다른 파라메타들에 대한 언급은 예시적인 실시예들이 가지는 가능성의 대표적인 것 및 예시적인 것으로서 고려되어야 하고, 실시예들은 그러한 다양한 파라메타들에서 작동될 수 있다. 첨부 도면들은 균등물의 모든 부분을 도시한 것이 아니고, 다양한 회로들 및 통신 시스템들의 재료, 형상 및 방향을 도시한 것이 아님을 유의하여야 한다.
도1-4를 참조하여, 모노리식 다차원 집적 회로(monolithic multi-dimensional integrated circuit)들의 예시적인 실시예들을 먼저 설명한다. 예시적인 집적 회로들은 전자 기판(electronic board)의 양측 상에 장착되고, 받도체 회로(semiconductor circuitry)용 집적 회로 패지지(package)의 평면(plane)들을 모두 활용하는 다차원 집적화를 가진다. 따라서 집적 회로 아키텍쳐(IC architecture)는 영역을 최대로 활용하기 위하여 직사각형 또는 정사각형 패키지의 어느 하나 또는 모든 면들 상에 위치하는 웨이퍼들로 이루어질 수 있다. 이러한 타입의 구조는 모든 제조 프로세스들에 대하여 집적 회로들의 다-차원 이용을 가능하게 한다.
예시적인 모노리식 다-차원 집적 회로(10)는 전자 기판(12)과, 하나 또는 그 이상의 반도체 웨이퍼(semiconductor wafer; 14)를 구비한다. 상기 반도체 웨이퍼(14)들은 어떠한 형상이 될 수 있고, 또는 여러가지 다른 형상으로 이루어질 수 있다. 본 명세서에서 보다 상세히 기술되는 바와 같이, 예시적인 실시예들의 다중 평면 또는 상기 웨이퍼들은 허니콤(honycomb) 또는 벌집(beehive) 형상을 가진다. 도1에 잘 도시된 바와 같이, 상기 전자 기판(12)는 2개의 대향하는 측(16a, 16b)을 가지고, 집적 회로(10)와 웨이퍼(14)들은 상기 기판(12)의 양 측(16a, 16b) 상에 장착된다. 도1은 전자 기판 상에 장착된 다-차원 집적 회로의 횡단면을 도시한다. 상기 다-차원 집적 회로는 상기 전자 기판의 양 측 상에 위치된다.
상기 반도체 웨이퍼(14)들은 전자 패키지(18)의 하나 또는 둘 이상의 평면(20)들 상에 장착될 수 있고, 그 모든 평면들 상에 장착될 수 있다. 예시적인 실시예들에서, 복수개의 집적 회로들이 전자 패키지(18)의 하나 또는 그 이상의 평면들 상에 구축될 수 있다. 도4에 잘 도시된 바와 같이, 다-차원 전자 패키지(18)가 제공되어, 다중 면들(20a~20d)로 구성된다. 바람직하게는, 상기 다-차원 집척 회로의 어떠한 평면 상에 어떠한 타입의 회로도 위치될 수 있다. 이러한 전자 회로는 레이어(layer) 상으로 계층적(hierarchical)으로 설계될 수 있다. 층이 형성된 복수개의 집적 회로들은 단일의 반도체 웨이퍼 상에 위치될 수 있다. 도2에 잘 도시된 바와 같이, 다-차원 집적 회로(10)는 다중 측면들 또는 모든 측면들 상에 반도체 위치퍼(14)들을 포함할 수 있다. 도3는 다양한 웨이퍼 사이즈를 도시한다.
도4에 도시된 바와 같이, 예시적인 다-차원 집적 회로(10)는 전자 회로 영역으로 활용되는 복수개의 티어(tier)들 또는 평면(plane)들로 이루어지고, 여기에서 집적 회로 레이아웃(layout)은 다-차원 평면들을 고려하여 전자적으로 연결되도록 설계된다. 각각의 티어 또는 평면은 전자 회로들을 가질 수 있고, 복수개의 모노리식 다-차원 웨이퍼들과 회로들은 모든 평면들 상에 위치될 수 있어서, 최대의 활용을 위한 효율적인 실리콘 영역을 가능하게 한다. 내부의, 실리콘 기반의 히트 싱크(heat-sink) 메카니즘이 전체의 집적 회로에 대한 진보된 온도 조절을 제공한다. 도4는 내부의 수평 및 수직 연결부를 도시한다.
상이한 용법들을 위해, 능동적(active) 및 재구성(reconfigurable) 다-차원 모노리식 집적 회로 유닛(10)들이 제공된다. 하나 또는 그 이상의 수직 크로스바(crossbar; 24)가 회로 유닛들을 결합하여, 상기 유닛들 사이에 통신을 허용한다. 다-방향(multi-directional) 크로스바(26)들은 복수개의 티어들 또는 평면들 중 제1티어와 연관될 수 있다. 예시적인 실시예들에서, 상기 다-방향 크로스바(26)들은 단일의 티어 내에서 복수개의 전자 회로 유닛들을 수직 크로스바(24)들에 결합시킨다. 상기 크로스바들은 연결 필요성에 따라 상기 평면들 사이에서 중앙에 위치될 수 있다. 예시적인 실시예들에서, 상기 다-방향 크로스바(26)들은 셔플 아키텍쳐(shuffle architecture)를 지지한다. 상기 집적 회로들은 다-차원 평면들 내에서 라우팅(routing)된 내부 금속 와이어들을 통하여 입출력 패드(IO pad: 10)들에 연결될 수 있다. 더 상세하게는, 집적 회로 구조는 와이어 바(wire bar)들의 좌우측에서 상호연결 다이(interconnects die)를 구비하여, 실리콘의 내부 연결부와 상기 입출력 패드들 사이를 연결한다. 예시적인 실시예들에서, 상기 다-차원 전자 회로는 교차된(crossed over) 전원 공급부를 구비하여, 모든 평면들에서 상기 웨이퍼 상의 모든 집적 회로들에 전원을 제공한다.
위에서 기술된 바와 같이, 수평, 수직 및/또는 경사진 비아(VIA)들과 캐비티(cavity)들로 이루어진 내부 아키텍쳐에 의해 개량된 상호연결부(interconnection)가 제공된다 도2는 상단로부터 하단까지 수직으로 연장되는 연결된 비아(24)들을 도시한다. 기술된 상기 내부 연결부들은 입/출력 아키텍쳐를 지지할 수 있다. 금속 크로스바(22, 24, 26)는 상기 집적 회로용 회로에 필수적인 전자적 연결부를 실행하기 위하여, 좌우로 그리고 상하로 횡단될 수 있다. 상기 다-차원 레이아웃 구조는 통상적으로 수 마이크론(micron) 길이로 수직 및 수평의 연결성(connectivity)를 구비한다. 예시적인 실시예들에서, 적어도 하나의 수평 크로스바(22)는 수평 평면(20) 안에서 신호들을 통신한다. 수평 크로스바(22)는 제1 티어 또는 수평 평면 안에서 전원 공급을 위하여 마련될 수 있다. 하나 또는 그 이상의 수직 크로스바(24)가 전자 회로 유닛들 사이에서 통신을 제공하도록 마련될 수 있다. 도4에 잘 도시된 바와 같이, 예시적인 실시예들에서 하나 또는 그 이상의 다-방향 크로스바(26)들이 단일의 평면 안의 하나 또는 그 이상의 전자 회로 유닛들 사이의 신호를 적어도 하나의 수직 크로스바(24)로 통신한다. 예시적인 실시예들에서, 적어도 하나의 티어 또는 평면은 전-방향 신호 라우팅(all-directions signals routing)들을 구비한다. 예시적인 실시예들에서, 각각의 전자 회로 유닛은 상기 패키지의 어떠한 평면 상에 위치할 수 있는 제2 티어에 연결되나, 상기 회로는 어떠한 평면 상의 어떠한 티어에도 연결될 수 있다.
예시적인 실시예들에서, 상기 집적 회로들은 모든 평면들의 레벨에서 다-차원 비아(VIA)들과 연결된다. 이러한 "쓰루-실리콘 비아(through-silicon VIAs; TSV)들은 능동 레이어(active layer)들 사이 및/또는 능동 레이어와 외부 접합 패드 사이에서 실리콘 기판(들)을 통과한다. 상기 레이어들 사이의 수많은 수직형 비아들은 상이한 레이어들의 기능적 블럭(functional block)들 사이에서 넓은 대역폭(bandwidth)의 라우팅 버스(routing bus)들이 구축되는 것을 허용한다. 전형적인 예는 마이크로컨트롤러 및 메모리 다-차원 스택(memory multi-dimensional stack)이고, 캐시 메모리(cashe memory)는 상기 프로세서의 상단 상에 스택킹된다. 이러한 배열은 상기 캐시와 마이크로콘트롤러 사이에서 버스(bus)가 통상적인 128 또는 256 바이트보다 훨씬 넓어지는 것을 허용한다. 결국 광폭의 버스들은 메모리 벽(memory wall) 문제를 완화시킨다.
본 명세서에 기술된 실시예들은 다-차원 또는 3차원 집적 회로들과 IC 패키징을 조립 또는 제조하는 방법들을 제공한다. 집적 회로에서 다-차원 회로 구조를 형성하는 예시적인 방법은 다-차원 집적 회로의 제1 티어 또는 평면 상에 제1 전자 회로 유닛을 위치시키는 단계와, 상기 다-차원 집적 회로의 제2 티어 또는 평면 상에 제2 전자 회로 유닛를 위치시키는 단계를 포함한다. 제3, 제4 및 추가적인 전자 회로 유닛들이 상기 집적 회로의 각 티어들 또는 평면들 상에 위치될 수 있다. 제1 전자 회로 유닛은 수직형 크로스바들에 의해 제2 전자 회로 유닛에 결합될 수 있다. 예시적인 실시예들에서, 하나 또는 그 이상의 다-차원 크로스바들이 모든 평면들에서 전자 회로 유닛들 중 하나의 내부에 구비될 수 있다. 제어 로직이 제공되어, 제1 및 제2 전자 회로 유닛들에서 어떠한 전자 회로들이 능동적인지(만약 있는 경우) 결정하고, 그러한 결정에 기초하여 능동적이 아닌 그 유닛들을 불활성화(deactivating)함으로써 상기 유닛들의 용법을 재구성하도록 구성될 수 있다.
예시적인 실시예들에서, 모노리식 다-차원 집적 회로들은 단일의 반도체 웨이퍼 상에서 다층으로 쌓아지고, 그 다음에 상기 웨이퍼는 다수개의 서브-집적회로들로 잘려진다(diced). 상기 반도체 웨이퍼들은 기하학적 형상을 가진 하나 이상의 다이(die)들로 절단될 수 있다. 바람직하게는, 오직 하나의 기판으로 제작이 이루어질 수 있어서, 배열(aligning), 시닝(thinning), 접합(bonding) 및 쓰루 실리콘 비아들의 필요성을 제거한다. 트랜지스터 제조(transistor fabrication)를 2개의 상(phase)으로 분할함으로써 프로세스 온도 제한조건들이 제기될 수 있다. 이온-컷(ion-cut)을 이용하는 레이어 전송(layer transfer) 전에 행해지는 레이어 전송 전에 고온 상(high temperature phase)이 행해질 수 있는데, 이는 "레이어 전송"으로도 알려져 있다. 실질적으로 결함이 없는 실리콘의 복수의 얇은(예를 들어, 10s-100s 나노미터의 크기) 레이어들은 저온(섭씨400도 미만) 접합과 클리브(cleave) 기술을 사용함으로써 생성될 수 있고, 능동적 트랜지스터 회로의 상단 상에 위치될 수 있다. 이것에 뒤이어 에칭(etching)과 증착(deposition) 프로세스들을 사용하여 상기 트랜지스터들을 완성할 것이다. 이러한 모노리식 다-차원 집적 회로 기술은 3차원 집적 회로로서, 그러나 상기 패키지들의 모든 평면들 상에서 행해질 수 있다. 이러한 방식으로 서브-웨이퍼(sub-wafer)들이 상기 패키지의 평면들의 상단, 하단, 좌측 및 우측 상에 위치될 수 있고, 따라서 집적 회로들의 영역 사용을 극대화한다.
다-차원 집적회로의 제조는 제조사의 필요성 및 목표에 따라 그리고 숙련자의 지식에 기초하여 다이-투-다이(Die-to-Die), 다이-투-웨이퍼(Die-to-Wafer) 또는 웨이퍼-투-웨이퍼(Wafer-to-Wafer) 방법들을 활용하여 행해질 수 있다. 각각의 제조 방법들은 설계 프로세스 및 노드 사이즈(node size)에 따라 나름의 장점과 단점을 가진다. 상기 다이-투-다이 방법에서, 전자 부품들은 다수개의 다이들 상에 장착되고, 그 다음에 정열되고 접합된다. 시닝 및 테에스브이(TSV) 창출(creation)은 접합 전 또는 그 후에 행해질 수 있다. 다이-투-다이의 하나의 이점은 각 부품 다이가 먼저 테스트될 수 있음으로써, 하나의 불량 다이가 전체 스택(stack)을 파괴하지 않도록 하는 것이다. 더욱이, 3차원 집적 회로의 각 다이는 사전에 비워질 수 있고(binned), 이에 의하여 이들은 전력 사용 및 성능을 최적하도록 혼합되고(mixed) 맞추어질(matched) 수 있다.(예를 들어, 모바일 적용분야에서 저전력 프로세스 코너(low power process corner)로부터 복수개의 다이를 맞추는 것)
다이-투-다이에서, 상기 전자 부품들은 2개의 반도체 웨이퍼 상에 장착된다. 하나의 웨이퍼가 잘려지고(diced), 그 다음에 특화된 다이가 2번째 웨이퍼의 다이 위치 상으로 정열 및 접합된다. 웨이퍼-온-웨이퍼 방법에서와 같이, 접합 전 또는 후에 시닝 및 티에스브이 창출이 실행된다. 잘려지기(dicing) 전에 부가적인 다이들이 스택들에 추가될 수 있다. 다-차원 집적 회로에서, 패키지의 모든 평면들 상에 위치되는 복수개의 서브-웨이퍼들을 제외하고, 동일한 기술이 사용된다.
웨이퍼-투-웨이퍼 제작 기술에서 상기 전자 부품들은 둘 또는 그 이상의 반도체 웨이퍼들 상에 장착되고, 그 다음에 이들이 정열, 접합 및 다-차원 집적회로들로 잘려진다. 각 웨이퍼는 접합 전 또는 후에 시닝될 수 있다. 수직 연결부들이 접합 전에 웨이퍼에 장착되거나, 접합 후에 스택에 창출된다. 이러한 "쓰루-실리콘 비아"(TSV)들은 능동 레이어들 사이 및/또는 능동 레이어와 외부 접합 패드 사이에서 실리콘 기판(들)을 통과한다. 웨이퍼-투-웨이퍼 접합은 수율(yield)을 감소할 수 있고, 왜냐하면 만약 다-차원 집적 회로의 N개의 칩들 중 어느 하나가 결함이 있는 경우, 전제의 3차원 집적 회로가 결함이 있게 될 것이기 때문이다. 더욱이, 웨이퍼들은 동일한 사이즈가 되어야 하고, 그러나 많은 외부 물질들(예를 들어, III-Vs)이 씨모스(CMOS) 로직 또는 디램(DRAM)(통상적으로, 300마이크로미터 또는 그 이하) 보다 훨씬 작은 웨이퍼들 상에서 제작되어, 이질적 집적(heterogeneous integration)을 복잡화한다. 서브-웨이퍼의 레이어들은 상이한 프로세스를 이용하여, 또는 심지어 상이한 타입의 웨이퍼들 상에 장착될 수 있다. 이는 부품들이 단일의 웨이퍼 상에 함께 장착되는 것보다 훨씬 높은 정도로 최적화될 수 있다는 것을 의미한다. 더욱이 양립할 수 없는 제법을 가진 부품들이 단일의 다-차원 집척회로들로 결합될 수 있다.
다-차원 집적 회로 패키징을 제조하는 예시적인 방법은, 첫째 상단 측과 하단측을 가진 외부 회로를 형성하는 단계와, 상기 하단 측의 옆에 집적 회로를 장착하는 단계를 포함한다. 그 다음에 디바이스 커넥터(device connector)들이 상기 집적 회로에 부착된다. 피막 상단 측과 피막 하단 측을 가지는 피막(encapsulation)이 형성되어 상기 피막 하단 측이 부분적으로 노출되고, 상기 피막은 상기 디바이스 커넥터 상에 직접적으로 그리고 집적 회로의 위에 위치한다. 예시적인 방법들은 상기 피막을 통과하는 수직방향의 상호연결부를 형성하는 단계를 더 포함하여, 상기 수직방향의 상호연결부(interconnect)는 상기 외부 회로 측 상에 직접 위치하는 상호연결부 하단 측과 상기 피막으로부터 노출되는 상호연결부 상부 측을 가진다. 상기 피막을 형성하는 것은 하단, 상단, 좌우측에 직접적으로 피막면을 가지도록 하고 라우팅을 통해 이들을 모두 연결하도록 형성하는 것을 포함할 수 있다. 예시적인 실시예들에서, 피막을 형성하는 것은 피막 캐비티(encapsulation cavity)를 형성하는 것을 포함하는데, 상기 피막 캐비티 내부에 외부 접촉 패드(outer contact pad)가 위치한다.
그 다음에 외부 커넥터가 상기 수직방향의 상호연결부가 직접 위치하는 상기 외부 회로의 상단 측과 대향하는 외부 회로의 측 상에 부착될 수 있다. 예시적인 실시예들에서, 제조 방법들은 그 위에 집적회로가 있는 기판 상단 측을 가진 패키지 기판을 제공하는 단계를 포함하는데, 상기 기판 상단 측은 외부 패드 상단 측과 동일 평면에 있다. 상기 방법은 모든 평면들 상에서 모든 다른 회로들에 연결되는 좌측 및 우측 회로들을 형성하는 단계를 포함할 수 있다. 모든 평면 상에서 집적 회로들의 모든 회로들은 입출력 패드(IO PAD)들에 연결되는 내부 연결부(inner connection)들을 구비할 수 있다.
도5-11을 참조하여 모노리식 다-차원 메모리 아키텍처(monolithic multi-dimensional memory architecture)의 예시적인 실시예들에 대하여 기술한다. 모노리식 다-차원 메모리 아키텍처(110)는 다-차원, 다 평면 메모리 크로스바 아키텍처로 구성되는데, 블록 엑서스(block access)에 대한 각 티어(tier)에서 인터-유닛 라우팅(inter-unit routing) 및 멀티플렉서(multiplexer)들에 대하여 타이트한(tight-pitched)의 수직, 수평 및 경사진 모노리식 인터-타이어 비아(monolithic inter-tier via: MIV)(114)들이 사용되어 전체적인 도체 길이를 짧게 하고, 알시(resistive-capacitive; RC) 딜레이(delay)를 줄인다. 더 상세하게는 예시적인 실시예들은 하나 또는 그 이상의 티어 또는 평면(112)과, 상기 티어들을 가로지는 모노리식 인터-티어 비아(114)들을 구비한다.
도5에 도시된 바와 같이 메모리 셀(memory cell)들은 허니콤 구조 상에 위치될 수 있다. 실리콘 서브-다이들은 모든 허니콤 평면들 상에 위치되고, 크로스바들 또는 다른 전기 도체들을 통하여 연결된다. 예시적인 실시예들에서, 각 티어 또는 평면(112) 안에 적어도 하나의 메모리 셀(116)이 있고, 상기 메모리 셀(116)은 클라이언트 메모리 유닛(client memory unit; 117)의 내부에 위치될 수 있다. 적어도 하나의 티어 메모리 유닛은 다른 메모리 유닛에 대하여 수직인 평면들 및 /또는 다른 메모리 유닛들과 평행한 평면들 및/또는 다른 메모리 유닛들에 대하여 어떠한 각도를 가진 평면들 상에 놓여질 수 있다. 기본적인 구조는 티어(112)들 안의 메모리 셀(116)들에 대한 적어도 하나의 수평 크로스바를 구비한다. 예시적인 실시예들에서, 메모리 집적 회로 메모리 칩들(이들 각각은 메모리 회로를 포함한다)의 스택은 다중-평면 구조 상에 위치하고 수직, 수평 및 경사진 크로스바들에 의해 연결된다. 상기 메모리 셀(116)들은 램(random access memory: RAM)을 가질 수 있고, 상기 램은 스태틱 램(static RAM: SRAM)를 포함할 수 있다. 예시적인 실시예들에서 상기 메모리 셀(116)들의 하나 또는 그 이상은 3차원 엠피롬(mask-programmed read-only memory; MPROM) 또는 3차원 이피롬(electrically programmable read-only memory: EPROM)을 가질 수 있다.
도6-8은 메모리 셀 주소 할당(memory cell allocation)에 대한 다중 평면 구조(multi-planar structure)들을 도시한다. 도6은 허니콤 구조(125) 내부의 하나의 평면을 보인 것이다. 도7은 다중 평면(112)들과 상기 평면들을 가로지르는 모노리식 인터-티어 비아(114)들로 이루어진 예시적인 구조를 도시한다. 실리콘 서브-다이들은 이러한 평면들에 부착/장착되어 메모리 셀 할당에 대한 상당히 높은 표면 영역(surface area)을 가능하게 한다. 메모리 셀 할당에 대한 다른 평면 구조가 도8에 도시되는 바, 이 또한 다중 평면(112)들과, 상기 평면(112)들을 가로지르는 모노리식 인터-티어 비아(114)들을 구비한다. 실리콘 서브-다이들이 각 평면 상에 부착/창작되어, 메모리 셀 할당에 대한 표면 영역을 상당히 증진시킨다.
예시적인 크로스바 아키텍처(crossbar architecture)는 다중 평면의, 수평, 수직 및/또는 경사진 구조들, 어떠한 경우에는 벌집 또는 허니콤 구조(125) 형상을 이용한다. 상기 엠아이브이(MIV)(114)는 모든 방향에서 작은 연장-길이(run-length)로 최소화될 수 있고, 다중 평면들 상에서 회로들을 연결하여 리피터(repeater) 필요 없이 작동할 수 있다. 복수개의 엠아이브이(114)들이 메모리 구조에 대한 모든 방향들에서의 크로스바들로서 작동하도록 구성될 수 있고, 마이크로 단위의 길이 상으로 수직, 수평 또는 경사진 길이를 구비할 수 있다. 예시적인 실시예들에서, 수직, 수평 또는 경사진 크로스바는 제1 티어에 관련되고, 상기 수직, 수평 또는 경사진 크로스바는 단일의 티어 내의 복수개의 클라이언트 메모리 유닛들을 상기 수직, 수평 또는 경사진 크로스바에 결합한다.
도9 및 도10에 도시된 허비콤/벌집 구조는 더 짧고 더 효율적인 엠아이브이 구조를 가능하게 하는 것이 유리하다. 실리콘 서브-다이들이 상기 허니콤 평면들 상에 위치될 수 있다. 메모리 실리콘 다이들에 대한 이러한 타입의 구조적 설계의 구현은 메모리 셀 구현에 대한 표면 영역을 상당히 증가시킨다. 상기 다중-평면, 다-차원 메모리 레이아웃 표면 설계는 현재의 산업 표준 구조들보다 동일한 영역 상에서 더 많은 메모리 셀들을 구현하는 보다 큰 능력을 상당히 증가시키는 점에서 유리하다.
도11에서, 메모리 셀 할당에 대한 표면 분할(surface division)이 정육면체(큐브: cube) 또는 서브-큐브(sub-cube) 구조에서 도시된다. 주 큐브(main-cube; 140)는 많은 서브-큐브(142)들로 구성된다. 각 서브-큐브의 평면(112) 상에, 메모리 셀들이 위치될 수 있다. 상기 서브-큐브의 평면(112)들은 메모리 셀 서브-다이들로 가려진다. 모든 서브 다이들은 크로스바들 또는 어떠한 다른 도체 기술을 통해 연결된다.
도12에 도시된 바와 같이 예시적인 실시예들에서, 멀티플렉서(118)는 상기 티어들 중의 하나 또는 복수개의 티어들 내에 배치된다. 상기 멀티플렉서(118)는 각 티어(112) 내의 메모리 셀(116)에 통신가능하게(communicatively) 결합된다. 예시적인 실시예들에서, 제2 멀티플렉서(118a)는 제2 티어 또는 복수개의 티어들 사이의 평면에 배치되고, 제2 티어 내의 제2의 각 메모리 셀(116a)에 결합된다. 제어 로직(120)이 용법에 기초한 메모리 뱅크(memory bank)들을 구성하는데 사용될 수 있다. 더 상세하게는, 상기 메모리 셀(116)들이 능동적인지 결정하는데, 그리고 어떠한 메모리 셀(116)들이 능동적인지를 결정하는데, 그리고 그러한 결정들에 기초하여 메모리 셀(116)들의 사용을 제어하는데에, 제어 로직이 사용될 수 있다. 예시적인 실시예들에서, 상기 제어 로직은 전력을 보전할 수 있도록 사용되지 않는 메모리 셀들을 비활성화시키는 메모리 셀 용법을 재구성하도록 구성된다.
도 12 및 13을 참조하면, 다-차원 메모리 구조들이 다-차원 집적회로들로 통합될 수 있다. 위에서 기술된 바와 같이, 그러한 메모리 구조는 복수개의 평면(112)을 가지고, 각 평면은 적어도 하나의 메모리 셀(116)를 가진다. 모노리식 인터티어 비아(MIV)(114)들은 평면(112)들을 가로지른다(span). 제1 멀티플렉서(118a)는 제1 평면(112a)에 배치되어 상기 제1 평면 내부의 적어도 하나의 각 메모리 셀(116a)들에 결합되고, 제2 멀티플렉서(118b)는 제2 평면(112b)에 배치되어 상기 제2 평면 내부의 적어도 하나의 제의 각 메모리 셀(116b)들에 결합된다. 위에서 기술된 바와 같이, 제어 로직(120)이 상기 엠아이브이(114)의 적어도 하나에 결합될 수 있다.
예시적인 실시예들에서, 메모리 유닛의 스택이 다 차원의 다중 평면들 상에 위치된다. 위에서 기술된 바와 같이, 일련의 메모리 유닛들이 벌집 또는 허니콤 구조로 배열될 수 있고, 수직, 수평 또는 경사진 크로스바들을 통해 연결되어 다차원의 다중 평면을 가진 메모리 구조를 창출한다. 일련의 메모리 유닛들은 아교(glue) 또는 다른 접착제에 의해 함께 유지되어 하나의 마이크로칩을 만들 수 있다. 상기 집적 회로는 메모리 셀들의 실리콘 서브-다이들로 구성될 수 있고, 각각의 메모리 셀은 상이한 평면 상에서 접착/장착되고, 크로스바들 또는 다른 전기적 도체에 의해 연결된다. 상기 실리콘 서브-다이들은 상이한 평면들 상에 놓여질 수 있고, 상이한 제조 프로세스 노드(manufacturing process node) 상에 있을 수 있으며, 크로스바 또는 어떠한 다른 전기적 도체를 통해 연결된다. 예시적인 실시예들에서, 일련의 메모리 유닛들이 마이크로프로세서 칩으로 구조적으로 통합되어, 마이크로프로세서 및 메모리 모듈(memory module)을 구성한다.
예시적인 다-차원, 다-평면 메모리 집적회로들은 상이한 타입의 메모리들을 통합할 수 있다. 예들 들어, 상기 집적 회로는 다-차원 롬(read-only memory: ROM) 또는 다-차원 램(random-access memory: RAM)을 가질 수 있다. 예시적인 실시예들에서, 상기 집적 회로는 다-차원 플래쉬 메모리(Flash memory)를 가진다. 집적 회로는 하나 또는 그 이상의 멤리스타(memristor), 저항 랜덤-억세스 메모리(resistive random-access memory; RRAM 또는 ReRAM), 위상 변화 메모리(phase-change Memory: PCM), 프로그램가능한 금속화 셀(programmable metallization cell: PMC) 및 전도성-브리징 랜덤-억세스 메모리(conductive-bridging random-access memory : CBRAM)를 가질 수 있다.
이하에서 다-차원 메모리 집적 회로(IC) 메모리 구조를 제조 및 형성하는 예시적인 방법들에 대해 기술한다. 예시적인 실시예들에서, 제1 단계는 제1 클라이언트 유닛(117a)을 다-차원 메모리 집적 회로(10)의 제1 평면(112a) 상에 위치시키는 것이다. 다음으로, 제2 클라이언트 메모리 유닛(117b)이 상기 다-차원 메모리 집적 회로의 제2 평면(112b) 상에 위치된다. 적어도 하나의 수직, 수평 또는 경사진 크로스바(22, 24, 26, 114)가 상기 클라이언트 메모리 유닛(117)들 내부에 제공될 수 있다.
다음의 단계들은 제1 클라이언트 메모리 유닛(117a)을 수직, 수평 또는 경사진 크로스바(22, 24, 26, 114)로 제2 클라이언트 메모리 유닛(117b)에 결합시키는 단계와, 제어 로직(120)를 제공하는 단계를 포함한다. 위에서 기술된 바와 같이, 상기 제어 로직(120)은 제1 및 제2 클라이언트 유닛(117)들 내에서 어떠한 메모리 셀(116)들이 능동적인지 결정하고(만약 있는 경우에), 그러한 결정에 기초하여 능동적인 아닌 클라이언트 메모리 유닛들을 비활성화시킴으로써 상기 클라이언트 메모리 유닛(117)들의 용법을 재구성하도록 구성된다. 위에서 언급된 바와 같이, 기술된 다-차원 집적 회로들 및 패키지들을 제조하는데 다이들이 사용되고, 상기 다-차원 다이 및 상기 중간-회로 다이(intermediate-circuit die)들은 메모리 패키지, 메모리 모듈, 메모리 카드 또는 솔리드-스테이트 드라이브(solid-state drive) 안에 위치될 수 있다.
도14-18을 참조하여, 태양광 전지(solar cell)들을 통합한 모노리식 다-차원 집적회로들에 대하여 기술한다. 일반적으로 태양광 전지들 및/또는 멤스(MEMS)는 다양한 장치들을 충전하는 목적을 위에서 기술된 다중-평면 웨이퍼(multi-planes wafer)들 상에 장착되거나 통합될 수 있다. 바람직하게는, 표면의 갯수가 증가함에 따라, 배터리 전력 시간(battery power time)이 상당히 더 높아진다. 상기 태양광 전지들은 나노기술의 연구 및 개발에 기초하여 멤스(MEMS) 또는 온-칩 태양광 전지(on-chip solar cell)로서 생산될 수 있다. 도14는 온-칩 대양광 전지들에 적합한 다중 평면(20)들을 가진 예시적인 다-차원 집적 회로를 도시한다.
도15에 도시된 바와 같이, 상기 집적 회로(10)의 웨이퍼(14)들은 태양광 전지(28)들을 구비할 수 있다. 더 상세하게는, 상기 반도체 웨이퍼(14)들은 전자 패키지(18)의 모든 평면(20)들 상에 장착될 수 있고, 비-실리콘 기판 온-칩 태양광 전지(non-silicon substrate on-chip solar cell; 28)들을 포함할 수 있다. 도16 및 17에 잘 도시된 바와 같이, 예시적인 실시예들에서 상기 반도체 웨이퍼(14)들은 상기 다-차원 구조의 선택된 평면(20)들 상에 장착될 수 있고, 실리콘 온-칩 태양광 전지(28)들을 포함한다. 도18는 다-차원 다이와 온-칩 태양광 마이크로셀(solar microcell) 구조를 도시한다. 상기 반도체 웨이퍼들은 전자 패키지의 모든 평면 상에 장착될 수 있고, 실리콘 멤스 및/또는 온-칩 태양광 전지 구조를 포함한다. 상기 태양광 전지들은 전력 축적(power harvesting)을 위해 집적 회로 구조 안으로 완전히 통합될 수 있다. 예시적인 실시예들에서, 전기적으로 연결된 포토 다이오드(photo diode)들이 온-칩 마이크로 태양광 전지들로서 사용된다.
이와 같이 모노리식 다-차원 집적 회로들과 메모리 아키텍처들이 제공됨을 알 수 있다. 위의 구성들 및 특화된 부품들 또는 연결부들의 어느 하나는 선행하는 실시예들의 시스템들의 어느 것과 함께 교체가능하게 사용됨을 이해하여야 한다. 본 명세서에서 예시적인 실시예들이 기술되었으나, 본 발명을 벗어나지 않고 다양한 변형 및 개량이 만들어질 수 있다는 것은 본 기술분야의 당업자에게 명백할 것이다. 첨부된 특허청구범위는 본 발명의 진정한 핵심과 범위를 벗어나지 않는 그러한 변형과 개량을 포함하는 것을 의도한다.

Claims (20)

  1. 제1 측과 제2 측을 가진 전자 기판;
    다중 평면들을 가지는 다-차원 전자 패키지; 및
    상기 전자 기판의 상기 제1 측과 제2 측 및 상기 전자 패키지의 다중 평면들 상에 장착된 하나 또는 그 이상의 반도체 웨이퍼들;을 가지는 모노리식 다-차원 집적 회로.
  2. 제1항에 있어서,
    상기 반도체 웨이퍼들은 상기 전자 패키지의 모든 평면들 상에 장착된 집적 회로.
  3. 제1항에 있어서,
    상기 다중 평면들은 허니콤 구조를 가진 집적 회로.
  4. 제1항에 있어서,
    수평 평면 내에서 신호들을 통신하는 적어도 하나의 수평 크로스바 및 전자 회로 유닛들을 통신가능하게 결합하는 적어도 하나의 수직 크로스바 중 하나 또는 그 이상을 더 포함하는 집적 회로.
  5. 제1항에 있어서,
    단일의 평면 내의 하나 또는 그 이상의 전자 회로 유닛들을 적어도 하나의 수직 크로스바에 통신가능하게 결합하는 적어도 하나의 다중-방향 크로스바를 더 포함하는 집적 회로.
  6. 제1항에 있어서,
    단일의 반도체 웨이퍼 상에 복수개의 층이 형성된 집적 회로들을 포함하는 집적 회로.
  7. 제1항에 있어서,
    상기 하나 또는 그 이상의 반도체 웨이퍼들은 기하하적 형상을 가진 하나 또는 그 이상의 다이들로 잘려지는 집적 회로.
  8. 제1항에 있어서,
    상기 하나 또는 그 이상의 반도체 웨이퍼들이 하나 또는 그 이상의 태양광 전지들을 구비하는 집적 회로.
  9. 제8항에 있어서,
    상기 하나 또는 그 이상의 태양광 전지들은 멤스 및 온-칩 태양광 전지들 중의 하나 또는 그 이상을 포함하는 집적 회로.
  10. 제1항에 있어서,
    모노리식 다-차원 메모리 아키텍처를 더 포함하고,
    상기 모노리식 다-차원 메모리 아키텍처는,
    각각 적어도 하나의 메모리 셀을 가지는 하나 또는 그 이상의 티어들;
    상기 하나 또는 그 이상의 티어들을 가로지르는 하나 또는 그 이상의 모노리식 인터-티어 비아들;
    상기 티어들 중 하나에 배치되고, 상기 각 티어 내의 상기 메모리 셀에 통신 가능하게 결합되는 적어도 하나의 멀티플렉서; 및
    메모리 셀들이 능동적인지 그리고 어떠한 메모리 셀들이 능동적인지 판단하고, 그러한 판단들에 기초하여 상기 메모리 셀들의 용법을 제어하는 제어 로직을 구비한 집적 회로.
  11. 각각 적어도 하나의 메모리 셀을 가지는 하나 또는 그 이상의 티어들;
    상기 하나 또는 그 이상의 티어들을 가로지르고, 다중 방향에서 크로스바들로서 기능하는 하나 또는 그 이상의 모노리식 인터-티어 비아들;
    상기 티어들 중 하나에 배치되고, 상기 각 티어 내의 상기 메모리 셀에 통신 가능하게 결합되는 적어도 하나의 멀티플렉서; 및
    메모리 셀들이 능동적인지 그리고 어떠한 메모리 셀들이 능동적인지 판단하고, 그러한 판단들에 기초하여 상기 메모리 셀들의 용법을 제어하는 제어 로직을 포함한 구비한 모노리식 다-차원 메모리 아키텍처.
  12. 제11항에 있어서,
    상기 크로스바들은 벌집 구조로 구성되는 메모리 아키텍처.
  13. 제11항에 있어서,
    상기 크로스바들은 허니콤 구조로 구성되는 메모리 아키텍처.
  14. 제11항에 있어서,
    집적 회로를 더 포함하고,
    상기 집적 회로는 상기 메모리 아키텍처를 통합하는 메모리 아키텍처.
  15. 제14항에 있어서, 상기 집적 회로는 모노리식 다-차원 집적 회로인 메모리 아키텍처.
  16. 제15항에 있어서,
    상기 모노리식 다-차원 집적 회로는,
    제1 측과 제2 측을 가진 전자 기판;
    다중 평면들을 가지는 다-차원 전자 패키지; 및
    상기 전자 기판의 상기 제1 측과 제2 측 및 상기 전자 패키지의 다중 평면 상에 장착된 하나 또는 그 이상의 반도체 웨이퍼들;을 가지는 메모리 아키텍처.
  17. 제14항에 있어서,
    상기 제어 로직은 사용되지 않는 메모리 셀들을 비활성화하여 전력을 보존하는 메모리 아키텍처.
  18. 제14항에 있어서,
    3차원 엠피-롬 또는 3차원 이피-롬 중 어느 하나 또는 모두를 더 포함하는 메모리 아키텍처.
  19. 제16항에 있어서,
    상기 모노리식 인터-티어 비아들 중의 하나는, 단일의 티어 내에서 메모리 셀들 사이의 신호들을 통신하는 수평 크로스바로서 기능하는 메모리 아키텍처.
  20. 제16항에 있어서,
    상기 모노리식 인터-티어 비아들 중의 하나는, 티어들 사이를 가로지르고, 티어들 사이에서 전자 메모리 유닛들을 통신가능하게 결합하는 수직, 수평 또는 경사진 크로스바로서 기능하는 집적 회로.
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