KR20210037728A - 칼코게나이드 재료들의 컨포멀한 손상-프리 캡슐화 - Google Patents

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KR20210037728A
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nitride layer
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제임스 사무엘 심즈
앤드류 존 맥케로우
메이화 센
토르스텐 베르튼 릴
셰인 탕
캐스린 머세드 켈츠너
존 호앙
알렉산더 둘킨
다나 첸
비크란트 라이
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램 리써치 코포레이션
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Abstract

반도체 기판 상의 칼코게나이드 재료 위에 캡슐화 이중층을 형성하기 위한 방법들 및 장치들이 제공된다. 방법들은 칼코게나이드 재료 직상에 PP-PECVD (pulsed plasma-enhanced chemical vapor deposition) 를 사용하여 증착된 배리어 층 및 PEALD (plasma-enhanced atomic layer deposition) 를 사용하여 증착된 배리어 층 위에 캡슐화 층을 포함하는 이중층을 형성하는 것을 수반한다. 다양한 실시 예들에서, 배리어 층은 할로겐-프리 실리콘 전구체를 사용하여 형성되고 PEALD에 의해 증착된 캡슐화 층은 할로겐-함유 실리콘 전구체 및 수소-프리 질소-함유 반응물질을 사용하여 형성된다.

Description

칼코게나이드 재료들의 컨포멀한 손상-프리 캡슐화
참조로서 인용
PCT 신청 양식이 본 출원의 일부로서 본 명세서와 동시에 제출되었다. 본 출원이 동시에 제출된 PCT 신청 양식에서 식별된 바와 같이 우선권 또는 이익을 주장하는 출원 각각은 전체가 모든 목적들을 위해 참조로서 인용되었다.
반도체 디바이스 제조는 종종 산화 및 수분에 민감하고 고온 동작들 또는 에너제틱 (energetic) 종에 대한 노출을 견디지 못할 수도 있는 메모리 스택들의 형성을 수반한다. 그 결과, 메모리 스택들은 종종 후속 프로세싱 전에 캡슐화된다 (encapsulate). 그러나, 캡슐화 층들을 증착하는 일부 방법들은 프로세스 챔버의 컴포넌트들을 손상시킬 수도 있고, 또는 기판 재료들을 손상시킬 수도 있다. 또한, 일부 기법들은 충분히 얇고 밀폐된 층들을 형성하지 못할 수도 있다.
본 명세서에 제공된 배경기술 기술 (description) 은 본 개시의 맥락을 일반적으로 제시할 목적이다. 이 배경기술 섹션에 기술된 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
반도체 기판들을 프로세싱하는 방법들이 본 명세서에 제공된다. 일 양태는 칼코게나이드 (chalcogenide) 재료의 하나 이상의 노출된 층들을 포함하는 기판을 제공하는 단계; 칼코게나이드 재료의 하나 이상의 노출된 층들을 펄싱된 할로겐-프리 플라즈마 (halogen-free plasma) 에 노출시킴으로써 제 1 실리콘 나이트라이드 층을 증착하는 단계; 및 제 1 실리콘 나이트라이드 층을 증착한 후, 할로겐-함유 실리콘-함유 전구체 및 질소-함유 반응물질의 교번하는 펄스들을 사용하여 원자 층 증착에 의해 제 1 실리콘 나이트라이드 층 상에 제 2 실리콘 나이트라이드 층을 증착하는 단계를 포함하는, 방법을 수반한다.
다양한 실시 예들에서, 제 1 실리콘 나이트라이드 층은 펄싱된 플라즈마 플라즈마-강화된 화학적 기상 증착을 사용하여 증착된다.
일부 실시 예들에서, 제 2 실리콘 나이트라이드 층의 증착 동안 질소-함유 반응물질의 펄스는 수소 가스가 없는 질소 가스의 일 펄스 및 질소 가스가 없는 수소 가스의 일 펄스를 포함한다. 다양한 실시 예들에서, 질소-함유 반응물질은 플라즈마의 생성 동안 펄싱된다. 일부 실시 예들에서, 제 2 실리콘 나이트라이드 층의 증착 동안 질소-함유 반응물질의 펄스는 수소가 없는 질소 플라즈마의 일 펄스 및 질소가 없는 수소 플라즈마의 일 펄스를 포함한다.
일부 실시 예들에서, 제 1 실리콘 나이트라이드 층은 제 2 실리콘 나이트라이드 층이 칼코게나이드 재료의 하나 이상의 노출된 층들 위에 증착될 때 칼코게나이드 재료의 하나 이상의 노출된 층들의 손상을 방지한다.
제 1 실리콘 나이트라이드 층은 칼코게나이드 재료의 하나 이상의 노출된 층들의 측벽 상에 약 5 Å 내지 약 10 Å의 두께로 증착될 수도 있다.
다양한 실시 예들에서, 펄싱된 할로겐-프리 플라즈마는 실란 전구체 및 암모니아를 포함하는 분위기에서 점화된다. 예를 들어, 실란 전구체는 질소를 포함하는 혼합물의 실란 전구체 및 암모니아 분위기로 도입될 수도 있다. 일부 실시 예들에서, 혼합물 내 실란 전구체 대 질소의 비는 적어도 약 30:1이다. 암모니아는 수소를 포함하는 혼합물의 실란 전구체 및 암모니아 분위기로 도입될 수도 있다. 혼합물 내 암모니아 대 수소의 비는 적어도 약 30:1일 수도 있다.
다양한 실시 예들에서, 할로겐-프리 플라즈마는 약 5 ％ 내지 약 20 ％의 듀티 사이클로 펄싱된다.
일부 실시 예들에서, 할로겐-프리 플라즈마는 0 W과 약 150 W 내지 약 250 W의 기판 당 플라즈마 전력 사이에서 펄싱된다.
일부 실시 예들에서, 칼코게나이드 재료의 하나 이상의 노출된 층들은 오보닉 (ovonic) 문턱 스위칭 디바이스의 일부이다.
칼코게나이드 재료의 하나 이상의 노출된 층들은 상 변화 디바이스 (phase change device) 의 일부일 수도 있다.
다양한 실시 예들에서, 방법은 제 1 실리콘 나이트라이드 층을 증착한 후 그리고 제 2 실리콘 나이트라이드 층을 증착하기 전에, 제 1 실리콘 나이트라이드 층을 치밀화하기 위해 제 1 실리콘 나이트라이드 층을 후-처리 (post-treatment) 플라즈마에 노출하는 단계를 또한 포함한다.
일부 실시 예들에서, 제 1 실리콘 나이트라이드 층 및 제 2 실리콘 나이트라이드 층 중 적어도 하나는 약 250 ℃ 미만의 기판 온도에서 증착된다.
질소-함유 반응물질은 수소-프리 (hydrogen-free) 일 수도 있다. 일부 실시 예들에서, 할로겐-함유 실리콘-함유 전구체는 요오드, 브롬, 또는 이들의 조합들을 포함한다.
일부 실시 예들에서, 방법은 제 1 실리콘 나이트라이드 층을 증착하기 전에, 칼코게나이드 재료의 하나 이상의 노출된 층들을 포함하는 기판을 에칭하는 단계를 또한 포함하고, 제 1 실리콘 나이트라이드 층의 증착 및 에칭은 진공을 파괴하지 않고 수행된다.
일부 실시 예들에서, 제 1 실리콘 나이트라이드 층의 증착 및 제 2 실리콘 나이트라이드 층의 증착은 진공을 파괴하지 않고 수행된다.
또 다른 양태는 칼코게나이드 재료의 하나 이상의 노출된 층들을 포함하는 기판을 제공하는 단계; 제 1 밀도를 갖는 제 1 실리콘 나이트라이드 층을 칼코게나이드 재료의 하나 이상의 노출된 층들 상에 바로 증착하고; 그리고 제 1 밀도를 갖는 제 1 실리콘 나이트라이드 층 위에 제 2 밀도를 갖는 제 2 실리콘 나이트라이드 층을 증착함으로써, 칼코게나이드 재료 위에 제 1 밀도를 갖는 제 1 실리콘 나이트라이드 층 및 제 2 밀도를 갖는 제 2 실리콘 나이트라이드 층을 포함하는 캡슐화 이중층 (bilayer) 을 형성하는 단계를 포함하고, 제 1 밀도는 제 2 밀도보다 작고, 그리고 제 1 실리콘 나이트라이드 층은 하나 이상의 노출된 칼코게나이드 재료 층들과 제 2 실리콘 나이트라이드 층 사이에 위치되는, 기판들을 프로세싱하기 위한 방법을 수반한다.
일부 실시 예들에서, 제 1 실리콘 나이트라이드 층은 제 2 실리콘 나이트라이드 층이 칼코게나이드 재료의 하나 이상의 노출된 층들 위에 증착될 때 칼코게나이드 재료의 하나 이상의 노출된 층들의 손상을 방지한다.
다양한 실시 예들에서, 제 1 실리콘 나이트라이드 층은 칼코게나이드 재료의 하나 이상의 노출된 층들의 측벽 상에 약 5 Å 내지 약 10 Å의 두께로 증착된다.
제 1 실리콘 나이트라이드 층은 펄싱된 플라즈마 플라즈마-강화된 화학적 기상 증착을 사용하여 증착될 수도 있다.
일부 실시 예들에서, 제 1 실리콘 나이트라이드 층은 칼코게나이드 재료의 하나 이상의 노출된 층들을 펄싱된 플라즈마에 노출시킴으로써 증착된다. 펄싱된 플라즈마는 할로겐-프리 실란 전구체 및 암모니아 분위기에서 점화될 수도 있다.
일부 실시 예들에서, 제 1 밀도는 약 2.5 g/㎤보다 작다.
일부 실시 예들에서, 제 2 밀도는 약 2.6 g/㎤보다 크다.
다양한 실시 예들에서, 방법은 제 1 실리콘 나이트라이드 층을 증착한 후 그리고 제 2 실리콘 나이트라이드 층을 증착하기 전에, 제 1 실리콘 나이트라이드 층을 제 1 밀도와 제 1 밀도 사이의 밀도로 치밀화하기 위해 제 1 실리콘 나이트라이드 층을 후-처리 플라즈마에 노출하는 단계를 또한 포함한다.
일부 실시 예들에서, 제 1 실리콘 나이트라이드 층을 후-처리 플라즈마에 노출하는 단계는 약 30 초 내지 약 60 초의 지속 기간 동안 질소 및 헬륨의 존재시 후-처리 플라즈마를 점화하는 것을 포함한다.
후-처리 플라즈마는 제 1 실리콘 나이트라이드 층을 증착하기 위해 사용된 플라즈마 전력보다 큰 플라즈마 전력으로 점화될 수도 있다.
후-처리 플라즈마는 제 1 실리콘 나이트라이드 층을 증착하기 위한 챔버 압력보다 작은 챔버 압력을 갖는 챔버 내에서 점화될 수도 있다.
일부 실시 예들에서, 제 2 실리콘 나이트라이드 층은 하나 이상의 사이클들을 사용하여 증착되고, 사이클 각각은 실리콘-함유 전구체의 펄스, 수소가 없는 질소 플라즈마의 펄스, 및 질소가 없는 수소 플라즈마의 펄스를 포함한다.
일부 실시 예들에서, 방법은 제 1 실리콘 나이트라이드 층을 증착하기 전에, 칼코게나이드 재료의 하나 이상의 노출된 층들을 포함하는 기판을 에칭하는 단계를 또한 포함하고, 제 1 실리콘 나이트라이드 층의 증착 및 에칭은 진공을 파괴하지 않고 수행된다.
일부 실시 예들에서, 제 1 실리콘 나이트라이드 층의 증착 및 제 2 실리콘 나이트라이드 층의 증착은 진공을 파괴하지 않고 수행된다.
또 다른 양태는 칼코게나이드 재료의 하나 이상의 노출된 층들을 포함하는 기판을 에칭하는 단계; 및 기판을 에칭한 후, 진공을 파괴하지 않고 칼코게나이드 재료의 하나 이상의 노출된 층들 위에 캡슐화 이중층을 형성하는 단계를 포함하는, 기판들을 프로세싱하기 위한 방법을 수반한다.
방법은 또한 캡슐화 이중층의 에칭과 형성 사이에 기판을 세정하는 단계를 포함할 수도 있다.
일부 실시 예들에서, 캡슐화 이중층의 세정, 에칭, 및 형성은 동일한 장치에서 수행된다.
일부 실시 예들에서, 캡슐화 이중층은 약 7 Torr 내지 약 10 Torr의 챔버 압력에서 형성된다.
상기 기술된 실시 예들 중 어느 것에 대해, 캡슐화 이중층은 250 ℃ 미만의 기판 온도에서 형성될 수도 있다.
일부 실시 예들에서, 기판은 약 7 Torr 내지 약 10 Torr의 챔버 압력을 갖는 프로세스 챔버에 제공된다.
또 다른 양태는 반도체 기판 상에 스택들로 칼코게나이드 재료들의 패턴을 형성하기 위해 칼코게나이드 재료들의 하나 이상의 층들을 갖는 반도체 기판을 에칭하기 위한 에칭 모듈; 펄싱된 플라즈마 플라즈마-강화된 화학적 기상 증착 및 플라즈마-강화된 원자 층 증착을 사용하여 반도체 기판 상에 캡슐화 이중층을 증착하기 위한 증착 모듈; 및 진공을 파괴하지 않고 에칭 모듈과 증착 모듈 사이에서 반도체 기판을 이송하기 위한 웨이퍼 이송 툴을 포함하는, 기판들을 프로세싱하기 위한 장치를 수반한다.
장치는 또한 반도체 기판을 세정하기 위한 세정 모듈을 포함할 수도 있다. 일부 실시 예들에서, 장치는 또한 에칭 모듈과 증착 모듈 사이에 미니-이송 스테이션 (mini-transfer station) 을 포함한다. 일부 실시 예들에서, 에칭 모듈은 증착 모듈의 압력과 상이한 압력으로 구성된다.
또 다른 양태는 칼코게나이드 재료를 포함하는 메모리 스택; 및 메모리 스택 위에 증착되고 칼코게나이드 재료를 캡슐화하는 제 1 실리콘 나이트라이드 층; 및 제 1 실리콘 나이트라이드 층 위에 증착된 제 2 실리콘 나이트라이드 층을 포함하고, 제 1 실리콘 나이트라이드 층은 할로겐-프리 실란 및 질소-함유 분위기에서 점화된 플라즈마의 펄스들로의 노출에 의해 증착되고, 제 2 실리콘 나이트라이드 층은 원자 층 증착을 사용하여 할로겐-함유 실리콘 전구체 및 제 2 반응물질의 교번하는 노출들에 의해 증착된다.
또 다른 양태는 칼코게나이드 재료를 포함하는 메모리 스택; 및 메모리 스택의 측벽 상에 약 5 Å 내지 약 10 Å의 두께로 메모리 스택 위에 증착되고 칼코게나이드 재료를 캡슐화하는 제 1 실리콘 나이트라이드 층; 및 제 1 실리콘 나이트라이드 층 위에 증착된 제 2 실리콘 나이트라이드 층을 포함하고, 제 1 실리콘 나이트라이드 층은 제 1 밀도를 갖고, 제 2 실리콘 나이트라이드 층은 제 2 밀도를 갖고, 제 2 밀도는 제 1 밀도보다 크다.
일부 실시 예들에서, 칼코게나이드 재료는 황, 셀레늄, 텔루륨, 및 이들의 조합들 중 임의의 하나이다. 일부 실시 예들에서, 제 1 실리콘 나이트라이드 층은 펄싱된 플라즈마 플라즈마-강화된 화학적 기상 증착에 의해 증착된다. 일부 실시 예들에서, 제 2 실리콘 나이트라이드 층은 플라즈마 강화된 원자 층 증착에 의해 증착된다.
이들 및 다른 양태들은 도면들을 참조하여 이하에 더 기술된다.
도 1은 예시적인 기판의 개략적인 예시이다.
도 2a 내지 도 2c는 특정한 개시된 실시예들에 따라 수행된 예시적인 방법들에 대한 동작들을 도시하는 프로세스 흐름도들이다.
도 3은 특정한 개시된 실시 예들에 따른 방법의 사이클들의 예를 도시하는 타이밍 시퀀스도이다.
도 4는 개시된 실시 예들을 수행하기 위한 예시적인 프로세스 챔버의 개략도이다.
도 5는 개시된 실시 예들을 수행하기 위한 예시적인 프로세스 툴의 개략도이다.
도 6은 특정한 개시된 실시 예들에 따라 수행된 실험에서 가변하는 듀티 사이클들로 증착된 실리콘 나이트라이드 막들의 습식 에칭 레이트 비들을 도시하는 그래프이다.
이하의 기술 (description) 에서, 제시된 실시 예들의 완전한 이해를 제공하기 위해 수많은 구체적 상세들이 제시되었다. 개시된 실시 예들은 이들 구체적인 상세들 중 일부 또는 전부가 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시 예들을 불필요하게 모호하게 하지 않기 위해 상세히 기술되지 않았다. 개시된 실시 예들이 구체적인 실시 예들과 함께 기술될 것이지만, 이는 개시된 실시 예들을 제한하는 것으로 의도되지 않았다는 것이 이해될 것이다.
반도체 제조 프로세스들은 종종 실리콘 나이트라이드 재료의 증착을 수반한다. 일 예에서, 실리콘 나이트라이드는 확산 배리어들, 게이트 절연체들, 측벽 스페이서들, 및 캡슐화 층들로서 반도체 디바이스 제조에 사용될 수도 있다. 컨포멀한 실리콘 나이트라이드 층들은 또한 다른 적용 예들에서 사용될 수도 있다. 예를 들어, 실리콘 나이트라이드가 메모리 구조체들의 제조 동안 사용될 수도 있다. 일부 메모리 구조체들은 비트 저장을 위해 사용된 금속 옥사이드 재료들을 포함한다. 그러나, 진보된 메모리 구조들이 보다 작은 디바이스 사이즈들을 수용하고 효율을 개선하도록 개발됨에 따라, 새로운 과제들이 발생한다. 자기 저항 랜덤 액세스 메모리 및 상 변화 랜덤 액세스 메모리 (phase change random-access memory; PCRAM) 와 같은 진보된 메모리 아키텍처들은 비트 저장을 위해 새로운 재료들 (금속 옥사이드들 제외) 에 의존한다. 일부 메모리 디바이스들에서, OTS 칼코게나이드 (ovonic threshold switching chalcogenide) 가 스택 상에 존재한다. OTS 칼코게나이드는 다양한 가스들 및 플라즈마들에 민감할 수도 있다. 예를 들어, PCRAM의 경우, 금속 칼코게나이드의 상이 비트 상태를 결정한다. 일부 예시적인 칼코게나이드들은 황 (S), 셀레늄 (Se), 및 텔루륨 (Te) 을 포함한다. 이들 새로운 재료들은 공기 및 수분에 민감하고 캡슐화 층들을 필요로 할 수도 있다. 게르마늄 (Ge), 안티몬 (Sb), 등과 같은 적절한 준 금속 (metalloid) 이온들과 결합될 때, 이들 칼코게나이드들은 상 변화 층을 형성한다. 일부 경우들에서, 메모리 디바이스는 게르마늄 안티몬 텔루륨 (germanium antimony tellurium; GST) 재료를 포함한다. 손상된다면, 상 변화 층은 상들을 변화시키지 않을 수도 있다. 상 변화 층은 또한 광에 민감할 수도 있다. 상 변화 층에 대한 모든 손상을 방지하기 위해, 컨포멀한 실리콘 나이트라이드 메모리 캡슐화 층이 상 변화 층 위에 증착될 수도 있다. 메모리 캡슐화 층은 다른 화합물들의 오염이 거의 없거나 전혀 없고, 디바이스의 손상을 방지하도록 저온에서 증착된다. 상 변화 메모리 구조체들의 효과적인 캡슐화는 증착된 실리콘 나이트라이드 막이 수분 및/또는 플라즈마 에칭 화학 물질에 의한 공격으로부터 민감한 칼코게나이드 재료들을 보호하도록 저온에서 증착된 고 컨포멀성 (conformality), 고밀도 실리콘 나이트라이드의 형성을 수반한다. 부가적으로, 캡슐화 증착 프로세스 및 캡슐화 층 자체는 칼코게나이드 재료와 반응할 수 없거나 휘발성 부산물들을 생성할 수 없거나 아래에 놓인 재료에 대한 조성 변화들을 유발할 수 없다. 에칭되고 세정된 칼코게나이드 재료는 또한 산화된 칼코게나이드 재료가 효과적인 PCRAM으로서 사용될 특성들을 잃을 수도 있기 때문에 산소에 민감하다.
할라이드-기반 원자 층 증착이 OTS 재료들 상에 휘발성 칼코게나이드 하이드라이드들을 형성하지 않고, 약 250 ℃ 미만과 같은 저온에서 매우 컨포멀한 실리콘 나이트라이드를 형성하도록 충분히 반응성이지만, 할라이드-기반 증착은 패시베이션 층을 형성하여, 일부 GST 칼코게나이드 재료를 열화시키도록 GST 칼코게나이드 재료와 반응할 수도 있다.
도 1은 옥사이드 층 (101) 을 포함하는 기판 (100) 을 도시한다. 기판 (100) 은 또한 텅스텐 층 (103), 탄소 층 (105), 칼코게나이드 층 (107), 제 2 탄소 층 (115), 제 2 칼코게나이드 층 (117), 제 3 탄소 층 (125), 및 나이트라이드 층 (109) 을 포함한다.
일부 제조 프로세스들에서, 기판 (100) 의 에칭 및 세정 프로세스들 후에, 실리콘 나이트라이드 캡슐화 층 (미도시) 이 기판 (100) 위에 플라즈마-강화된 원자 층 증착에 의해 증착될 수도 있다. 그러나, 막 성장의 일부 초기 스테이지들에서, 텅스텐 층 (103), 탄소 층 (105), 칼코게나이드 층 (107), 제 2 탄소 층 (115), 및 제 2 칼코게나이드 층 (117) 의 노출된 표면들이 손상될 수도 있다. 예를 들어, 20 사이클들의 실리콘 나이트라이드 증착에 대해, 플라즈마가 사이클 각각에서 약 60 초 동안 온되는 동안, 5 Å의 막이 증착될 수도 있어, 플라즈마에 대한 20 분의 노출을 발생시킨다. 일부 경우들에서, 손상된 칼코게나이드 표면들은 후속하는 습식 에칭에 보다 민감하다. 일부 배리어 막들이 (40 Å 실리콘 나이트라이드 막들과 같은) 손상을 억제하도록 사용될 수도 있지만, 30 Å 막들은 세정 후 손상을 발생시킬 수도 있다. 불소-함유 에칭 화학 물질들은 막 두께를 에칭하고 그리고 수소 제거로 보다 큰 다공성을 생성하여 칼코게나이드에 대한 손상 가능성을 상승시킨다고 여겨진다.
도 1에 도시된 바와 같이, 기판 위에 캡슐화 층을 증착하기 위해 염소-함유 실리콘 전구체가 사용된다면, 플라즈마가 제 2 반응물질을 사용하여 점화될 때 생성된 염소 및/또는 수소 라디칼들은 목표된 두께를 갖는 캡슐화 층을 증착하기 충분한 지속 기간 동안, 염소가 알루미늄, 게르마늄, 또는 안티몬, 또는 철 또는 구리를 포함하는 다른 챔버 재료 금속들과 반응할 수도 있도록, 수소 클로라이드의 형성을 발생시킬 수도 있다. 이들 재료들 (예를 들어, 알루미늄 클로라이드 (AlCl3), 게르마늄 (IV) 클로라이드 (GeCl4), 또는 안티몬 트리클로라이드 (SbCl3)) 는 휘발성 금속 염들을 형성하는 증발 층을 생성할 수도 있다. 이들 재료들은 낮은 비등점을 갖고; 예를 들어, AlCl3의 비등점은 120 ℃이고, GeCl4의 비등점은 87 ℃이고, SbCl3의 비등점은 200 ℃이다. 이에 따라 이들 휘발성 금속 염들은 기판의 다른 층들 상으로 재증착될 수도 있어서 결함들 및 성능 문제들을 발생시킨다. 따라서, 염소 전구체들은 휘발성 금속 클로라이드들 (Al, Fe, 및 Cu) 을 생성하는 챔버 에칭으로 인해 막들에서 금속 오염의 일반적인 문제들을 겪는다.
유사하게, 암모니아와 같은 질소-함유 반응물질로부터 생성된 플라즈마는 자유 수소 이온들, 라디칼들, 및 또한 칼코게나이드를 에칭할 수도 있는 다른 플라즈마 종을 형성할 수도 있다. 예를 들어, 수소 플라즈마는 수소 텔루라이드 (H2Te) 및 수소 셀레나이드 (H2Se) 를 각각 형성하기 위해 텔루륨 또는 셀레늄과 반응할 수도 있고, 이에 따라 스택으로부터 재료를 제거하고 성능 문제들 및 결함들을 발생시킨다. 이들 재료들은 낮은 비등점을 갖고; 예를 들어, H2Te는 -2 ℃의 비등점을 갖고, H2Se는 41 ℃의 비등점을 갖는다. 수소 플라즈마에 대한 노출로부터 이러한 재료의 생성은 이에 따라 스택을 에칭할 수도 있다. 따라서, (예를 들어, N2 플라즈마를 사용하는) 일부 염소-프리 (chlorine-free) 프로세스 및 수소-프리 프로세스는 컨포멀한 막을 생성하지 않고 배리어들로서 효과적이지 않을 수도 있다.
일부 실시 예들에서, 요오드-함유 실란 또는 브롬-함유 실란은 휘발성 하이드라이드들의 형성을 유발하지 않고 저온에서 고 컨포멀성 실리콘 나이트라이드를 형성하도록 PEALD (plasma-enhanced atomic layer deposition process) 에서 질소 가스와 반응한다. 그러나, 이러한 실리콘 나이트라이드 캡슐화 층들은 칼코게나이드로 휘발성 부산물들을 형성하지 않고, 매우 높은 단차 커버리지 (약 95 ％ 초과) 를 사용하여 저온 (예컨대 약 250 ℃ 미만) 에서 증착될 수도 있지만, 여전히 반응물질과 보다 민감한 GST 상 재료 사이의 일부 반응이 있을 수도 있다.
칼코게나이드 재료가 컨포멀하게 증착된 실리콘 나이트라이드 층을 증착하기 위해 사용된 할로겐-함유 실리콘 전구체들과 반응하는 것을 방지하기 위해 배리어 층을 포함하는 다층 캡슐화 층을 형성하는 방법들이 본 명세서에 제공된다. 예를 들어, 배리어 층은 디요오드실란이 칼코게나이드 재료와 반응하는 것을 방지한다. 특정한 개시된 실시 예들에서, 배리어 층은 할로겐-함유 실리콘 전구체와 칼코게나이드 재료 사이의 반응을 방지하기 위해 배리어로서 작용하도록 충분히 얇지만, 배리어 층 위에 PEALD에 의해 증착된 실리콘 나이트라이드 재료는 충분한 기밀성, 단차 커버리지, 및 칼코게나이드 재료를 효과적으로 캡슐화하기 위한 품질을 제공한다.
다양한 실시 예들에서, 캡슐화 이중층이 증착된다. 이중층은 칼코게나이드 재료와 직접적으로 콘택트하는 배리어 층을 포함하여 컨포멀하게 증착된 실리콘 나이트라이드 재료로부터 칼코게나이드 재료를 분리한다. 이중층은 2 개의 재료 층들을 지칭할 수도 있지만, 3 개 이상의 층들이 또한 증착될 수도 있다는 것이 이해될 것이다. 본 명세서에 기술된 배리어 층은 PP-PECVD (pulsed plasma plasma-enhanced atomic layer deposition) 에 의해 증착된다. 다양한 실시 예들에서, 나머지 캡슐화 층은 배리어 층을 증착한 후 PEALD에 의해 증착된다. 다양한 실시 예들에서, PEALD 층의 두께에 대한 PP-PECVD 층의 두께의 비는 약 1:5 내지 약 1:10이다.
특정한 개시된 실시 예들은 프로세싱될 기판의 칼코게나이드 재료가 열화될 수도 있는 온도보다 낮은 온도에서 수행된다. 예를 들어, 일부 실시 예들에서, 특정한 개시된 실시 예들은 약 300 ℃ 미만, 또는 약 250 ℃ 미만의 기판 온도에서 수행된다. 본 명세서에 기술된 바와 같은 기판 온도는 프로세싱될 반도체 기판을 홀딩하는 페데스탈 또는 기판 지지부 또는 기판 홀더가 설정되는 온도를 지칭한다는 것이 이해될 것이다. 일부 실시 예들에서, 특정한 기판 온도에서 동작하는 것은 프로세싱 전에 "온도 소킹 (temperature soak)"을 수행하는 것을 수반한다. "온도 소킹" 동안, 기판은 기판이 본 명세서에 기술된 바와 같이 다양한 동작들을 겪을 프로세스 온도로 가열된다. 예를 들어, 개시된 방법들은 약 300 ℃ 미만, 예컨대 약 250 ℃ 또는 약 200 ℃, 또는 약 200 ℃ 내지 약 250 ℃, 또는 약 200 ℃ 미만, 또는 약 150 ℃만큼 낮거나 약 100 ℃만큼 낮은 기판 온도에서 수행될 수도 있다. 따라서, 일부 실시 예들에서, 프로세스 챔버 내에서 기판을 홀딩하는 페데스탈이 예를 들어, 기판을 프로세스 온도로 가열하고 프로세싱 전 온도를 안정화시키기 위해 약 250 ℃의 온도로 설정될 수도 있도록 기판은 온도 소킹에 노출된다.
특정한 개시된 실시 예들은 OTS 및/또는 GST 칼코게나이드 스택의 노출된 칼코게나이드 재료를 손상시키지 않고 (예컨대 칼코게나이드로 휘발성 부산물들을 형성하지 않고) OTS 및 GST 칼코게나이드 스택들 모두에 대해 효과적인 캡슐화 이중층들을 형성하는데 적합하지만, 적어도 약 90 ％의 높은 단차 커버리지, 및 PP-PECVD 막에 대해 적어도 약 2.4 g/㎤ 그리고 PEALD 층에 대해 적어도 약 2.75 g/㎤의 밀도를 유지한다.
다양한 실시 예들에서, 이중층은 컨포멀하다. 막들의 컨포멀성은 단차 커버리지에 의해 측정될 수도 있다. 본 명세서에 사용된 바와 같은 "단차 커버리지"는 측벽 상에 증착된 막의 평균 두께를 피처의 상단부에 증착된 막의 평균 두께로 나누고 백분율을 얻기 위해 100을 곱함으로써 계산된다.
PP-PECVD 층 자체 또는 PEALD 층 자체가 컨포멀할 필요는 없을 수도 있지만, 두 층들 모두를 포함하는 이중층은 컨포멀할 수도 있다. PEALD 층 자체가 또한 컨포멀할 수도 있지만, PP-PECVD 배리어 층 없이 단독으로 증착된다면, 칼코게나이드-캡슐화 층 계면에서 칼코게나이드 재료의 반응 또는 열화를 발생시킬 수 있다는 것이 또한 이해될 것이다.
일부 실시 예들에서, PP-PECVD 층은 적어도 약 50 ％의 단차 커버리지를 갖는 것과 같은, 어느 정도 컨포멀성을 갖는다. 일부 실시 예들에서, 단차 커버리지가 적어도 약 70 ％ 또는 적어도 약 90 ％ 또는 적어도 약 95 ％이도록 PEALD 층은 컨포멀하게 증착된다. 배리어 층 및 PEALD 실리콘 나이트라이드 층 모두를 포함하는 캡슐화 이중층은 약 70 ％보다 크거나, 약 90 ％보다 크거나, 약 70 ％ 내지 약 90 ％의 단차 커버리지를 달성할 수도 있다.
일부 실시 예들에서, 증착된 PP-PECVD 또는 PEALD 층 또는 두 층들 모두는 이중층의 컨포멀성을 개선하기 위해 후 처리된다. 후-처리 프로세싱 동작들은 불활성 가스에 대한 주기적인 노출 및 불활성 가스에 대한 노출 동안 플라즈마를 점화하는 것을 포함한다. 예를 들어, 일부 실시 예들에서, 캡슐화 층이 증착된 후, 캡슐화 층은 약 10 초 내지 약 50 초의 지속 기간 동안 불활성 가스 플라즈마 (예컨대, 아르곤, 헬륨, 질소, 및 이들의 조합들) 에 노출될 수도 있다. 다양한 실시 예들에서, 캡슐화 층들은 (1) PP-PECVD 증착과 (2) 불활성 가스 및 플라즈마에 대한 노출 사이를 순환함으로써 증착될 수도 있다.
본 명세서에 기술된 예들은 실리콘 나이트라이드 캡슐화 층들의 증착을 수반하지만, 일부 실시 예들에서, 다른 재료들이 배리어 층 및 PEALD 층을 위해 증착될 수도 있다는 것이 이해될 것이다. 예를 들어, 본 명세서에 기술된 캡슐화 이중층들은 IV 족 원소 나이트라이드들 또는 카바이드들을 포함할 수도 있고, 이들 중 임의의 것이 (예컨대 산소로) 도핑되거나 도핑되지 않을 수도 있다. 다양한 실시 예들에서, 캡슐화 층은 다음의 화학 물질들: 실리콘 나이트라이드 (SiN), 실리콘 카바이드 (SiC), 산소 도핑된 실리콘 카바이드 (SiCO), 게르마늄 나이트라이드 (GeN), 게르마늄 카바이드 (GeC) 및 산소 도핑된 게르마늄 카바이드 (GeCO) 또는 이들의 임의의 조합들일 수도 있다. 게르마늄을 포함하는 캡슐화 이중층들의 유효성은 게르마늄이 반도체이고, 통상적으로 수소-풍부 막의 형성을 유발할 수 있는 게르만 (germane) (GeH4) 을 사용하여 증착되기 때문에 특히 놀랍다. 수소-풍부 캡슐화 층은 낮은 저항률을 갖고 디바이스를 단락시킬 수 있다. 부가적으로, GST 층의 다른 원소들에 대한 게르마늄의 비는 상 변화 층의 유효성 및 반복성에 기여한다; 잠재적으로 GST 층 조성에 영향을 주는 과잉 게르마늄의 소스일 수 있는, 게르마늄-함유 캡슐화 층이 부정적인 영향 없이 캡슐화 층으로서 사용될 수 있다는 것이 특히 놀랍다.
개시된 실시 예들은 다양한 두께들로 캡슐화 층들을 증착하는데 적합할 수도 있다. 다양한 실시 예들에서, PP-PECVD 층은 약 1 Å 내지 약 30 Å의 두께로 증착될 수도 있다. 단지 3 Å의 두께를 갖는 PP-PECVD 층들이 배리어로서 매우 효과적이라는 것이 특히 놀랍다. 다양한 실시 예들에서, PEALD 층은 약 10 Å 내지 약 100 Å의 두께로 증착될 수도 있다. 예를 들어, MRAM 스택 위에 증착된 캡슐화 층은 약 150 Å 내지 약 300 Å의 두께를 가질 수도 있다. PCRAM 스택 위에 증착된 또 다른 예시적인 캡슐화 층은 두께가 약 50 Å일 수도 있다. 보다 두꺼운 막들이 PP-PECVD 층들, PEALD 층들, 또는 모두에 대해 증착될 수도 있다. 그러나, 특정한 두께들에서, 스택은 일부 진보된 메모리 어레이들의 디바이스들 사이에 증착하기에는 너무 두꺼울 것이다. 막들의 두께들은 캡슐화 층을 사용하기 위한 특정한 적용 예에 종속될 것이다. 다양한 실시 예들에서, 층의 두께를 증가시키는 것은 수분이 아래에 놓인 메모리 디바이스 재료와 접촉하는 것을 방지하는 것과 같은 특성들에서 배리어의 유효성을 상승시키지만, 점점 보다 작은 디바이스들 및 메모리 스택들 사이의 보다 작은 임계 치수들에 대해 특성들의 유효성이 평가된다.
도 2a는 특정한 개시된 실시 예들에 따라 수행된 방법의 동작들을 도시하는 프로세스 흐름도를 제공한다. 도 2a의 동작들은 약 300 ℃ 미만 또는 약 250 ℃ 미만 또는 약 150 ℃ 미만의 온도에서 수행될 수도 있다.
도 2a의 동작 230 및 동작 250 동안, 불활성 가스가 흐를 수도 있다. 다양한 실시 예들에서, 불활성 가스는 캐리어 가스로서 사용된다. 예시적인 캐리어 가스들은 아르곤, 헬륨 및 네온을 포함한다. 일부 실시 예들에서, 수소-함유 캐리어 가스가 사용될 수도 있다. 일부 실시 예들에서, 수소-함유 캐리어 가스는 이중층 내에 수소의 혼입을 감소시키도록 사용되지 않을 수도 있다. 일부 실시 예들에서, 캐리어 가스는 일부 동작들에서 퍼지 가스로서 사용된다. 일부 실시 예들에서, 캐리어 가스는 방향 전환된다 (divert). 불활성 가스는 프로세스 챔버의 압력 및/또는 온도 제어, 액체 반응물질의 증발, 반응물질 및/또는 프로세스 챔버 그리고/또는 프로세스 챔버 배관으로부터 프로세스 가스들을 제거하기 위한 스윕핑 가스로서 보다 신속한 전달을 보조하기 위해 제공될 수도 있다.
동작 210에서, 기판이 프로세스 챔버에 제공된다. 예시적인 프로세스 챔버들은 도 4 및 도 5에 대해 이하에 더 기술된다. 제공된 기판은 유전체, 도전 또는 반도전 재료와 같은 재료의 하나 이상의 층들이 그 위에 증착된 웨이퍼들을 포함하는, 실리콘 웨이퍼, 예를 들어, 200 ㎜ 웨이퍼, 300 ㎜ 웨이퍼, 또는 450 ㎜ 웨이퍼일 수도 있다. 하부 층들의 비제한적인 예들은 유전체 층들 및 도전 층들, 예를 들어, 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 금속 옥사이드들, 금속 나이트라이드들, 금속 카바이드들, 및 금속 층들을 포함한다.
기판은 노출된 OTS (Ovonic Threshold Switching) 재료, 또는 상 변화 재료, 또는 둘 다를 포함한다. 기판은 노출된 칼코게나이드 재료를 포함한다. 예를 들어, 일부 실시 예들에서, 기판은 칼코게나이드 재료를 포함하는 기판의 노출된 표면들과 함께, 일부가 칼코게나이드 재료인 막들의 스택을 포함한다. 칼코게나이드 재료는 황, 셀레늄 및 텔루륨을 포함할 수도 있다. 다양한 실시 예들에서, 기판은 다음의 원소들: 비소, 게르마늄, 안티몬, 텔루륨 및 셀레늄 중 임의의 하나 이상을 포함할 수도 있는 OTS 재료 및/또는 상 변화 재료를 포함한다.
일부 실시 예들에서, 기판은 자기 터널 접합 (magnetic tunnel junction) 과 같은 스택을 포함한다. 일부 실시 예들에서, 기판은 2 이상의 스택들을 포함하고, 스택들 각각은 도 1에 도시된 층들과 같은 층들을 포함한다. 스택들 사이의 공간은 스택들 사이의 종횡비가 약 1:1 내지 약 60:1, 또는 약 1.5:1보다 크거나, 약 4:1보다 크거나, 약 1.5:1 내지 60:1, 또는 약 1.5:1 내지 40:1, 또는 약 1.5:1 내지 20:1, 예컨대 약 5:1일 수도 있도록 좁을 수도 있다. 일부 실시 예들에서, 스택들 사이의 공간은 네거티브 "피처"로 지칭될 수도 있다. 일부 실시 예들에서, 스택 각각은 포지티브 "피처"로 지칭될 수도 있다. 일부 실시 예들에서, 제공된 기판은 포지티브 피처들로 패터닝되고, 포지티브 피처 각각은 일부가 칼코게나이드 재료를 함유하는 막들의 스택을 포함하고, 포지티브 피처들은 기판 상에서 이격된다. 피처들의 막들의 스택 각각 상의 칼코게나이드 재료는 노출될 수도 있다.
스택은 코발트 (Co), 철 (Fe), 망간 (Mn), 니켈 (Ni), 백금 (Pt), 팔라듐 (Pd), 루테늄 (Ru) 및 이들의 조합 (예컨대 CoFe) 과 같은 비 휘발성 및 강자성 재료들을 포함할 수도 있고 2 개의 강자성 재료들의 층들 사이에 마그네슘 옥사이드 (MgO) 층과 같은 유전체 층을 포함할 수도 있다. 일부 스택 재료들은 CoFeB와 같은 붕소와 조합된 상기 열거된 임의의 강자성 층들을 포함할 수도 있다.
동작 230에서, 배리어 층이 OTS 및/또는 상 변화 재료 상에 PP-PECVD에 의해 증착된다. 일부 실시 예들에서, PP-PECVD 배리어 층은 OTS 및 상 변화 재료 모두 상에 증착된다. 에칭, 세정, 및 다른 동작들과 같은 일부 통합 동작들에서, 단지 OTS 또는 상 변화 재료가 단일 동작 동안 노출될 수도 있지만, 일부 경우들에서, OTS 및 상 변화 재료 모두가 단일 동작 동안 동시에 노출될 수도 있다.
OTS 막은 GST 막과 동일한 원소들을 가질 수도 있지만, 상이한 비율들 및 비소 및 실리콘과 같은 부가적인 원소들을 갖는다. OTS는 일부 실시 예들에서 비정질 막일 수도 있다. GST는 특정한 화학량론을 갖는 화합물일 수도 있고 비정질 재료와 결정질 구조 사이에서 스위칭할 수도 있다.
다양한 실시 예들에서, 배리어 층은 노출된 OTS 및/또는 상 변화 재료와 배리어 층 사이에 임의의 다른 층들이 없이 OTS 및/또는 상 변화 재료 상에 바로 증착된다.
다양한 실시 예들에서, 배리어 층은 기판의 노출된 칼코게나이드 표면 상에 바로 PP-PECVD에 의해 증착된다. 많은 실시 예들에서, 배리어 층은 배리어 층과 노출된 칼코게나이드 표면 사이에 어떠한 개재 층도 없이 노출된 칼코게나이드 표면 상에 바로 증착된다.
배리어 층은 PP-PECVD에 의해 증착된다. 배리어 층의 PP-PECVD에 관한 추가 설명 및 예들은 도 2b와 관련하여 이하에 기술된다.
다양한 실시 예들에서, 동작 230에서 증착된 배리어 층은 약 5 Å만큼 얇을 수 있다. 일부 실시 예들에서, 동작 230에서 증착된 배리어 층은 약 5 Å 내지 약 15 Å 또는 약 3 Å 내지 약 10 Å의 두께로 증착된다. 다양한 실시 예들에서, PP-PECVD 배리어 층은 배리어 층의 특성들을 보존하고 피처들 사이의 갭들의 상단부들에서 핀치 오프를 감소시키기 위해 가능한 얇은 두께로 증착된다.
동작 230에서 증착된 배리어 층은 적어도 약 50 ％의 컨포멀성을 가질 수도 있다. 동작 230에서 증착된 배리어 층이 매우 얇고 아마도 매우 컨포멀하지 않지만, 배리어 층은 여전히 배리어를 제공할 수 있어서, 동작 250에서 후속하는 증착은 노출된 칼코게나이드 재료를 사용한 휘발성 부산물들의 형성을 유발하지 않는다. 다양한 실시 예들에서, 배리어의 유효성은 얼마나 많은 칼코게나이드 재료가 휘발되었는지를 결정하기 위해 X-선 형광 (x-ray fluorescence; XRF) 을 사용하여 테스트하는 실험을 사용하여 결정된다. 배리어는 원소 손실이 낮으면 효과적이다. 특정한 실시 예들에서 목표된 원소 손실은 칼코게나이드 재료의 원소에 종속된다. 일부 실시 예들에서, 특정한 개시된 실시 예들을 사용하여 형성된 배리어는, 일부 경우들에서, PP-PECVD 하부층이 없는 5 ％ 초과의 원소 손실과 비교하여, 약 2 ％ 미만의 원소 손실을 달성할 수 있다. 다양한 실시 예들에서, 스핀-린스 세정 툴을 사용함으로써 수행된 측벽 랜딩 플러그 콘택트 세정 장식 테스트는 절단 (cross-sectioning) 후 TEM (transmission electron microscopy) 에 의해 칼코게나이드 재료에 대해 시각적으로 테스트하도록 사용된다.
동작 230에 이어서, 선택 가능한 (optional) 후-처리가 수행될 수도 있고, 이는 진공을 파괴하지 않고 수행될 수도 있고, 또는 동일한 챔버에서 수행될 수도 있고, 또는 상이한 챔버에서 수행될 수도 있다. 후-처리는 플라즈마에 의해 점화된 불활성 가스에 증착된 배리어 층의 노출을 수반할 수도 있다. 예시적인 불활성 가스들은 질소, 암모니아, 및 헬륨 및 아르곤과 같은 희가스들 (noble gases) 을 포함한다. 일부 실시 예들에서, 특히 헬륨-풍부 불활성 가스가 사용될 수도 있다. 예를 들어, 일부 실시 예들에서, 헬륨 및 질소를 포함하는 불활성 가스 혼합물이 사용될 수도 있다. 가스들은 증착될 막의 타입 및 증착 프로세스 동안 사용된 반응물질들에 따라 선택될 수도 있다. 후-처리 가스는 질소만, 암모니아만, 질소/암모니아 혼합물, 아르곤만, 헬륨만, 아르곤/헬륨 혼합물, 및 이들의 조합을 포함할 수도 있다. 다른 희가스들이 또한 사용될 수도 있다. 불활성 가스 플라즈마를 사용한 후-처리는 배리어 층을 증착한 후 진공을 파괴하지 않고 또는 동일한 챔버에서 수행될 수도 있다. 즉, 일부 실시 예들에서, 기판은 배리어 층이 증착되는 프로세스 챔버 내에 있을 수도 있고, 기판이 동일한 프로세스 챔버 내에 있는 동안, 기판은 후-처리를 위해 불활성 가스 플라즈마에 노출될 수도 있다. 일부 실시 예들에서, 기판은 멀티-스테이션 챔버의 프로세스 스테이션 내에 있을 수도 있고, 이에 따라 배리어 층이 제 1 스테이션의 기판 상에 증착되고, 기판은 진공을 파괴하지 않고 제 2 스테이션으로 이송되고, 기판은 후-처리를 위해 제 2 스테이션에서 불활성 가스 플라즈마에 노출된다.
동작 250에서, 염소-프리 컨포멀한 캡슐화 층이 ALD (atomic layer deposition) 에 의해 배리어 층 위에 증착된다. 일부 실시 예들에서, 컨포멀한 캡슐화 층은 다층 캡슐화 층을 형성하기 위해 배리어 층을 증착한 후 증착된다. 염소의 부식성이 주어지면, 휘발성 금속 클로라이드의 형성을 방지하기 위해 염소가 없는 반응물질들이 증착 동안 사용된다. PP-PECVD 배리어 층은 완전히 비-다공성인 것은 아니지만, 다른 할라이드들에 의해 유발된 손상을 최소화하도록 충분한 배리어를 제공한다. 다양한 실시 예들에서, 증착은 PEALD를 사용하여 수행된다. 추가 실시 예들은 도 2c에 대해 이하에 기술된다. 일부 실시 예들에서, 플라즈마는 염소-프리 컨포멀한 캡슐화 층의 증착 동안 선택 가능하다. 디요오드실란이 염소-프리 컨포멀한 캡슐화 층의 증착 동안 실리콘-함유 전구체로서 사용된다면, 플라즈마는 선택 가능하지 않을 수도 있다. 일부 요오드실란 전구체들은 플라즈마 없이 증착될 수 있지만, 일부 실시 예들에서 증착된 층의 밀도를 증가시키기 위해 증착된 층을 후-처리하는 단계를 더 포함한다.
동작 250에서 증착된 PEALD 캡슐화 층은 동작 230에서 증착된 PP-PECVD 캡슐화 층의 두께보다 두꺼운 두께로 증착될 수도 있다. 일부 실시 예들에서, PEALD 층은 목표된 두께의 막을 증착하기 충분한 사이클들로 증착된다. 임의의 적합한 수의 증착 사이클들이 목표된 막 두께의 실리콘 나이트라이드를 증착하기 위해 PEALD 프로세스에 포함될 수도 있다. 예를 들어, 약 50 번의 증착 사이클들이 개시된 실시 예들을 사용하여 기판 상에 막을 증착하도록 수행될 수도 있다. 일부 실시 예들에서, 증착된 실리콘 나이트라이드 막의 두께는 메모리 디바이스의 제조를 위해 막들의 스택 위의 측벽 상에서 약 30 Å보다 클 수도 있다.
동작 250에서 증착된 캡슐화 층은 적어도 약 95 ％, 또는 약 100 ％, 또는 100 ％의 단차 커버리지를 가질 수도 있다. 일부 실시 예들에서, 스택들 사이의 종횡비를 갖는 칼코게나이드 재료를 포함하는 재료의 스택들을 갖는 기판은 약 5:1이고, 동작 250은 요오드-함유 전구체 및 암모니아를 사용하여 적어도 약 95 ％의 단차 커버리지로 실리콘 나이트라이드를 증착하는 것을 수반할 수도 있다.
다양한 실시 예들에서, 동작 230 및 동작 250은 진공에서 수행된다. 동작 230 및 동작 250은 진공을 파괴하지 않고, 또는 동일한 챔버에서 수행될 수도 있다. 즉, 일부 실시 예들에서, 기판은 배리어 층이 PP-PECVD에 의해 증착되는 프로세스 챔버 내에 있을 수도 있고, 기판이 동일한 프로세스 챔버 내에 있는 동안, 캡슐화 층은 PEALD에 의해 증착된다. 일부 실시 예들에서, 기판은 멀티-스테이션 챔버의 프로세스 스테이션 내에 있을 수도 있고, 이에 따라 PP-PECVD 배리어 층은 제 1 스테이션에서 기판 상에 증착되고, 기판은 진공을 파괴하지 않고 제 2 스테이션으로 이송되고, PEALD 캡슐화 층은 제 2 스테이션에서 기판 상에 증착된다.
도 2b는 도 2a의 동작 230을 수행하기 위한 예를 제공한다. 동작 231에서, 기판은 증착 전구체 및 반응물질에 연속적으로 노출된다. 예를 들어, 다양한 실시 예들에서, 기판이 약 300 ℃ 미만의 온도로 가열되는 동안, 증착 전구체 및 반응물질의 연속적인 플로우들은 기판을 하우징하는 프로세스 챔버로 흐를 수도 있다.
캡슐화 층은 증착될 캡슐화 층의 타입에 따라 다양한 반응물질들을 사용하여 증착될 수도 있다. 예를 들어, 실리콘 나이트라이드 캡슐화 층의 증착은 기판을 실리콘-함유 전구체 및 질소-함유 반응물질에 노출시킴으로써 수행될 수도 있다.
많은 실시 예들에서, 증착 전구체는 실리콘-함유 전구체이다. 본 명세서에 기술된 방법들에 사용된 일반적인 실리콘-함유 전구체는 다음의 구조를 가질 수도 있다:
Figure pct00001
여기서 R1, R2, 및 R3은 동일하거나 상이한 치환기들일 수도 있고, 실란들, 아민들, 할라이드들, 수소, 또는 유기기, 예컨대 알킬아민들, 알콕시, 알킬, 알케닐, 알키닐, 및 방향족기들을 포함할 수도 있다.
다양한 실시 예들에서, 할로겐-프리 실리콘-함유 전구체가 사용된다. 예를 들어, 일부 실시 예들에서, 아미노실란 또는 디실란이 사용될 수 있다. 특정한 이론에 얽매이지 않고, 할로겐-함유 실리콘-함유 전구체에 일부 칼코게나이드 재료들을 노출시키는 것은 메모리 디바이스에서 기능하는 칼코게나이드 재료의 능력을 감소시키는 패시베이션 층을 형성할 수도 있다고 여겨진다.
다양한 실리콘-함유 전구체들이 동작 230 동안 사용될 수도 있지만, 폴리실란들 (H3Si-(SiH2)n-SiH3) (여기서 n> 1) 은 아래에 놓인 칼코게나이드 재료가. 후속 동작들에 사용된 증착 화학 물질에 노출되는 것을 방지하기 충분한 확산 특성들을 갖는 배리어 막의 증착에 대해 특히 우수한 결과들을 산출할 수도 있다. 예시적인 폴리실란은 실란, 디실란, 트리실란, 트리실릴아민, 및 테트라실란을 포함한다:
Figure pct00002
일부 실시 예들에서, 실리콘-함유 전구체는 알콕시실란이다. 사용될 수도 있는 알콕시 실란들은 이로 제한되지 않지만, 다음을 포함한다:
Hx-Si-(OR)y 여기서 x = 1 내지 3, x+y = 4이고 R은 치환되거나 치환되지 않은 알킬기이고; 그리고
Hx(RO)y-Si-Si-(OR)yHx 여기서 x = 1 내지 2, x+y = 3이고 R은 치환되거나 치환되지 않은 알킬기이다.
실리콘-함유 전구체들의 예들은: 메틸실란; 트리메틸실란 (3MS); 에틸실란; 부타실란; 펜타실란; 옥타실란; 헵타실란; 헥사실란; 사이클로부타실란; 사이클로헵타실란; 사이클로헥사실란; 사이클로옥타실란; 사이클로펜타실란; 1,4-디옥사-2,3,5,6-테트라실라사이클로헥산; DEMS (diethoxymethylsilane); DES (diethoxysilane); 디메톡시메틸실란 (dimethoxymethylsilane); 디메톡시실란 (dimethoxysilane; DMOS); MDES (methyldiethoxysilane); MDMS (methyldimethoxysilane); 옥타메톡시도데카실록산 (octamethoxydodecasiloxane; OMODDS); tert-부톡시디실란 (tert-butoxydisilane); TMCTS (tetramethylcyclotetrasiloxane); TOMCTS (tetraoxymethylcyclotetrasiloxane); TES (triethoxysilane); 트리에톡시실록산 (triethoxysiloxane; TRIES); 및 트리메톡시실란 (trimethoxysilane; TMS 또는 TriMOS) 을 포함한다.
일부 실시 예들에서, 실리콘-함유 전구체는 수소 원자들을 갖는 아미노실란, 예컨대 비스디에틸아미노실란 (bisdiethylaminosilane), 디이소프로필아미노실란 (diisopropylaminosilane), 비스(tert-부틸아미노) 실란 (bis(tert-butylamino) silane; BTBAS), 또는 트리스(디메틸아미노)실란 (tris(dimethylamino)silane) 일 수도 있다. 아미노실란 전구체들은 이로 제한되지 않지만, 다음을 포함한다: Hx-Si-(NR)y 여기서 x = 1 내지 3, x + y = 4이고 R은 유기기 또는 하이드라이드기이다. 일부 실시 예들에서, MDES 및 MDMS와 같은 산소-함유 염소-프리 실리콘 전구체들은 캡슐화 층 내로 산소를 통합하고 알코올기들의 존재로 인해 잠재적으로 하이드록실기들을 형성할 위험을 가질 수도 있다. 그러나, 조건들 및 반응물질들은 증착 동안 산소-함유 염소-프리 실리콘 전구체들의 플로우를 감소시킴으로써 또는 실리콘 전구체들의 혼합물을 사용함으로써 하이드록실기들의 형성을 방지하도록 조절될 수도 있다.
다양한 실시 예들에서, 실리콘-함유 전구체는 약 10 sccm 내지 약 200 sccm, 또는 약 20 sccm 내지 약 70 sccm, 또는 약 40 sccm 내지 약 60 sccm의 플로우 레이트로 흐른다.
실리콘-함유 전구체와 반응하도록 사용된 반응물질은 증착될 재료에 종속된다. 예를 들어, 실리콘 나이트라이드의 증착을 위해, 사용된 반응물질은 질소-함유 반응물질이다. 예시적인 질소-함유 반응물질들은 질소 가스 및 암모니아 가스를 포함한다. 다양한 실시 예들에서, 질소-함유 가스는 할로겐-프리이다.
질소-함유 반응물질은 약 100 sccm 내지 약 300 sccm의 플로우 레이트로 흐른다. 다양한 실시 예들에서, 실리콘-함유 전구체 대 질소-함유 반응물질의 비는 약 25 sccm 내지 약 300 sccm, 또는 약 130 sccm 내지 약 170 sccm이다.
일부 실시 예들에서, 동작 231 동안 불활성 가스가 흐른다. 실리콘 전구체 대 불활성 가스의 비는 약 100:1일 수도 있다.
일부 실시 예들에서, 실리콘-함유 전구체, 질소-함유 반응물질, 또는 두 가스들은 프로세스 가스 소스로부터 전달될 때 희석된다. 예를 들어, 일부 실시 예들에서, 실리콘-함유 전구체는 수소로 희석된다. 수소가 불활성 가스로서 사용되는 실시 예들에서, 실리콘 전구체의 플로우 레이트 대 수소의 플로우 레이트의 비는 약 5:1일 수도 있다. 질소-함유 가스 또는 가스 혼합물이 불활성 가스로서 사용되는 실시 예들에서, 실리콘 전구체의 플로우 레이트 대 질소-함유 가스 또는 가스 혼합물의 결합된 플로우 레이트의 비는 약 500:1일 수도 있다. 일부 실시 예들에서, 질소-함유 가스 혼합물은 질소 가스 및 암모니아 가스를 포함한다. 일부 실시 예들에서, 질소-함유 반응물질은 수소로 희석된다. 희석제는 다음의 가스들: 수소, 아르곤, 헬륨, 네온, 및 크립톤 중 임의의 하나 이상일 수 있다.
일부 실시 예들에서, 희석된 암모니아는 증착 동안 플라즈마 내 수소 농도를 감소시키기 위해 사용될 수도 있고 이어서 수소는 증착된 층 내로 통합된다. 부가적으로, 습식 에칭 레이트에 대해 막 내 총 N-H 결합 및 Si-H 결합과 비교하여 막 내 N-H 결합을 비교하는 실험이 수행되었다; 데이터는 감소된 양의 N-H 결합을 가짐으로써 보다 낮은 습식 에칭 레이트가 달성 가능하다는 것을 나타낸다. 막들의 응력 대 습식 에칭 레이트를 비교하는 또 다른 실험이 수행되었다; 결과들은 낮은 습식 에칭 레이트가 고 압축 응력 막들로 달성될 수 있다는 것을 나타낸다. 이들 두 실험들의 조합은 저 응력 막이 습식 에칭 레이트를 감소시킬 수 있고, 이는 막 내 N-H 결합을 감소시킴으로써 달성될 수 있다는 것을 암시한다. N-H 결합의 존재는 사용된 암모니아 가스의 양을 변화시킴으로써 조절될 수 있다. 플라즈마 내의 수소의 존재는 증착 동안 칼코게나이드 손상을 유발할 수 있고 증착된 캡슐화 층 내의 수소의 통합은 바람직하지 않은 습식 에칭 레이트를 발생시킬 수도 있다. 일 예에서, 실란 가스 플로우 레이트 대 암모니아 가스 플로우 레이트의 비는 습식 에칭 레이트를 감소시키기 위해 사용될 수도 있다. 예를 들어, 일부 실시 예들에서, 실란 가스 플로우 레이트 대 암모니아 가스 플로우 레이트의 비는, 약 1:8의 비를 수반할 수도 있는 비-펄싱 막들과 비교하여, PP-PECVD 막들에 대해 약 1:3일 수도 있다. 습식 에칭 레이트는 막의 품질을 결정하기 위한 메트릭으로서 사용될 수도 있고, 예를 들어, 저 습식 에칭 레이트 막은 고품질을 가질 수도 있다.
일부 실시 예들에서, PP-PECVD는 증착 동안 수소를 도입하는 것을 수반할 수도 있다. 수소는 상승된 컨포멀성에 기여하지만, 수소가 사용되는 경우, PP-PECVD는 수소와 칼코게나이드 재료 사이의 반응을 유발하지 않도록 짧은 지속 기간 동안 수행된다. 예를 들어, 펄스들은 약 0.1 ㎳ 내지 약 10 ㎳일 수도 있고 프로세스 가스들 및 펄싱 플라즈마를 흘리기 위한 전체 지속 기간은 약 50 초 미만이다.
동작 233에서, 증착 전구체 및 반응물질들이 흐르는 동안, 플라즈마가 점화되고 펄싱된다. 다양한 실시 예들에서, 플라즈마는 0 W와 기판 당 약 80 W 내지 약 250 W 또는 약 200 W의 "온" 상태 사이인, 플라즈마를 턴온 및 턴오프함으로써 펄싱된다. 다양한 실시 예들에서, 플라즈마는 2 개의 플라즈마 상태들 사이에서 점화함으로써 펄싱된다 - "저 전력" 상태는 스테이션 당 약 125 W 내지 약 250 W 또는 약 45 W의 플라즈마 전력이고, "고 전력" 상태는 스테이션 당 약 250 W 및 약 1000 W 또는 약 200 W의 플라즈마 전력이다.
특정한 이론에 얽매이지 않고, CVD를 사용한 열 증착 프로세스는 PEALD를 사용한 후속 증착시 칼코게나이드 재료에 대한 손상을 방지하기에는 너무 낮을 수도 있는 약 2.1 g/㎤의 낮은 막 밀도를 갖는 실리콘 나이트라이드 막을 증착할 것이라고 여겨진다. 밀도는 캡슐화 층의 품질을 결정하기 위한 메트릭으로서 사용될 수 있다. 보다 높은 밀도 층은 보다 많은 캡슐화 층이다. 예를 들어, 일부 실시 예들에서, 특정한 개시된 실시 예들을 사용하여 증착된 PP-PECVD 층은 적어도 약 2.4 g/㎤의 밀도를 갖는다. 일부 실시 예들에서, 특정한 개시된 실시 예들을 사용하여 증착된 PEALD 층은 적어도 약 2.75 g/㎤의 밀도를 갖는다.
일부 실시 예들에서, 증착된 층은 특히 플라즈마를 사용하지 않고 증착된 막들에 대해 후-처리될 수도 있다. 즉, 일부 실시 예들에서, 열적으로 증착된 층은 밀도를 상승시키고 캡슐화 층 특성들을 개선하도록 후-처리될 수도 있다. 일 예시적인 후-처리는 약 1 분 내지 약 8 분의 지속 기간 동안 헬륨 및 질소 가스를 갖는 분위기에서 점화된 저전력 (예컨대 스테이션 당 약 100 W) 플라즈마를 사용하여 열적으로 증착된 막을 처리하는 것이다.
다양한 실시 예들에서, 막들은 약 0.01 ㎳ 내지 약 5 ㎳, 또는 약 0.02 ㎳ 내지 약 5 ㎳, 또는 약 0.05 ㎳ 내지 약 5 ㎳, 또는 약 0.05 ㎳ 내지 약 1.9 ㎳, 약 0.5 ㎳ 내지 약 1.9 ㎳의 펄스 지속 기간을 갖는 펄스들과 같은, 짧은 펄스들로 플라즈마를 펄싱하는 동안 증착 전구체 및 반응물질에 기판을 노출시킴으로써 증착된다. 플라즈마는 다양한 실시 예들에서 약 100 ㎐ 내지 약 6 ㎐의 펄싱 주파수를 사용하여 펄싱된다.
플라즈마는 약 1 ％ 내지 약 95 ％ 또는 약 2 ％ 내지 약 20 ％ 범위의 듀티 사이클로 약 2 ㎐ 내지 약 100 ㎑의 펄스 주파수로 펄싱될 수도 있다. 다양한 실시 예들에서, 듀티 사이클은 약 10 ％이다. 다양한 실시 예들에서, 듀티 사이클은 증착된 막의 습식 에칭 레이트에 영향을 준다. 보다 낮은 습식 에칭 레이트는 보다 낮은 습식 에칭 레이트 및 보다 높은 품질의 실리콘 나이트라이드 막을 발생시킨다. 실험은 도 6과 관련하여 이하에 더 상세히 논의된다.
듀티 사이클은 지속 기간 T를 갖는 기간 동안 플라즈마가 온인 지속 기간으로 규정된다. 지속 기간 T는 주어진 기간 동안 펄스 ON 또는 HIGH 시간 (플라즈마가 ON 상태 또는 HIGH 전력 상태에 있는 지속 기간) 및 플라즈마 OFF 또는 LOW 시간에 대한 지속 기간 (플라즈마가 OFF 상태 또는 LOW 전력 상태에 있는 지속 기간) 을 포함한다. 펄스 주파수는 1/T로 이해될 것이다. 예를 들어, 플라즈마 펄싱 기간 T = 100 ㎲에 대해, 주파수는 1/T = 1/100 ㎲, 또는 10 ㎑이다. 듀티 사이클 또는 듀티 비는 듀티 사이클 또는 듀티 비가 T로 나눈 펄스 ON 시간이도록 플라즈마가 ON 상태에 있는 기간 T의 분율 (fraction) 또는 백분율이다. 예를 들어, 플라즈마 펄싱 기간 T = 100 ㎲에 대해, (플라즈마가 기간의 ON 상태에 있는 지속기간이 70 ㎲이도록) 펄스 ON 시간이 70 ㎲이고 (플라즈마가 기간의 OFF 상태에 있는 지속기간이 30 ㎲이도록) 펄스 OFF 시간이 30 ㎲이면, 듀티 사이클은 70 ％이다. 일부 실시 예들에서, 펄스 단계 동안 가장 짧은 RF 온 시간은 약 5 ㎲만큼 낮을 수 있다. 일부 실시 예들에서, 가장 짧은 RF 오프 시간은 약 5 ㎲일 수 있다. 듀티 사이클 및 주파수에 따라, RF 온/RF 오프 펄스들의 다양한 조합들이 수행될 수 있다. 예를 들어, 일부 실시 예들에서,이 동작은 약 0.01 ㎳ 내지 약 5 ㎳, 또는 약 0.02 ㎳ 내지 약 5 ㎳, 또는 약 0.05 ㎳ 내지 약 5 ㎳, 또는 약 0.05 ㎳ 내지 약 1.9 ㎳, 약 0.5 ㎳ 내지 약 1.9 ㎳의 지속 기간 동안 수행될 수도 있다. 동작 233 동안, 플라즈마는 총 플라즈마 지속 기간 시간에 따라 수백 내지 수천 시간 펄싱될 수도 있다. 일부 실시 예들에서, 보다 높은 듀티 사이클은 ALD 보다 CVD와 보다 유사하게 되는 증착 프로세스를 발생시키기 때문에 컨포멀성을 감소시킬 수도 있다.
어떠한 특정한 이론에 얽매이지 않고, 펄싱 플라즈마는 적어도 약 30 ％ 또는 적어도 약 50 ％의 단차 커버리지를 갖는 배리어를 형성하기에 충분한 조건들을 달성한다고 여겨진다. PP-PECVD 층의 단차 커버리지는 측벽 상의 적절한 막 커버리지를 얻기 위해 사용된 증착된 두께를 결정한다. 예를 들어, 증착된 층이 약 40 ％ 미만과 같이 낮은 단차 커버리지를 갖는다면, 보다 두꺼운 막을 증착하는 것은 효과적인 배리어가 되기에 충분한 두께를 제공하도록 약 3 Å 내지 약 10 Å의 측벽 두께를 달성하도록 사용될 수 있다. 일부 실시 예들에서, PP-PECVD가 약 50 ％와 같이 보다 높은 단차 커버리지를 갖는 경우, 피처들의 상단부에서의 두께는 효과적인 배리어가 되기에 충분한 두께를 제공하지만 핀치 오프 (pinch off) 를 방지하도록 충분히 얇은 두께를 제공한다. 두께 및 단차 커버리지의 조합은 디바이스들이 축소됨에 따라 진보된 기하 구조 디바이스 갭들의 갭 크기들에 의해 영향을 받을 수도 있다. 연속적인 PECVD에서, 플라즈마가 온일 때, 이온들, 라디칼들, 중성 종, 및 다른 반응성 종들이 챔버 내에서 생성되고, 이들의 벌크는 패시베이션 층 또는 휘발성 가스들을 형성하도록 너무 반응성일 수도 있고 이에 따라 칼코게나이드 재료를 열화시키고 그리고/또는 칼코게나이드 재료와 반응할 수도 있다.
특정한 이론에 얽매이지 않고, 본 명세서에 기술된 바와 같은 PP-PECVD 증착에서, 플라즈마가 턴오프되거나 펄스 각각 후에 로우 상태에 있을 때, 반응성 종들은 다음의 순서로 재결합한다고 여겨진다: 전자들이 사라지고/재결합하고, 이온들이 재결합하고, 라디칼들은 재결합한다. 펄스들이 매우 짧기 때문에 (예를 들어, 플라즈마는 짧은 지속 기간 동안 턴온되고, 이어서 증착을 허용하도록 보다 긴 지속 기간 동안 턴오프됨), 플라즈마가 턴오프될 때, 전자들과 이온들은 재결합하여 재료 증착시 이온들의 지향성을 제거한다. 라디칼들은 재결합하는데 보다 긴 시간이 걸리기 때문에, 증착은 주로 이온들보다는 라디칼들에 의해 구동된다. 이어서 라디칼들은 고 종횡비 피처들 (1.5:1 내지 20:1, 특히 4:1보다 큰 적용 예들에 적합함) 을 깊이 파고들 수 있고 적어도 피처들의 하단에서도 칼코게나이드 재료와 PEALD 캡슐화 층 사이의 배리어로서 작용하도록 충분한 컨포멀성을 갖는 막을 증착할 수 있다. 그러나, 이는 모든 실시 예들에서 발생하지 않을 수도 있다는 것이 이해될 것이다.
다양한 실시 예들에서, 동작 233 동안, 증착된 PP-PECVD 막은 약 1.25 Å/초의 증착 레이트로 증착된다.
동작 233은 플라즈마가 약 5 초 내지 약 50 초의 지속 기간에 걸쳐 펄싱되도록 수행될 수도 있다. 즉, 약 5 초 내지 약 50 초의 지속 기간 동안, 플라즈마는 다수 회 펄싱된다. 일부 실시 예들에서, 동작 233은 증착된 재료가 약 5 Å 내지 약 10 Å의 두께를 가질 때까지 수행된다. 일부 실시 예들에서, PP-PECVD의 대량 수송이 제한된 레짐으로 인해, 노출된 칼코게나이드 재료를 갖는 패터닝된 기판의 측벽들 상의 배리어 층의 두께는 약 5 Å 내지 약 10 Å일 수도 있는 한편, 필드 영역의 패턴의 상단부 상의 배리어 층의 두께는 약 10 Å 내지 약 30 Å 또는 약 15 Å일 수도 있다.
다양한 실시 예들에서, 동작 231 및 동작 233은 적어도 약 50 ％ 또는 약 50 ％와 같은, 저 컨포멀성을 갖는 배리어 층을 형성한다. 그러나, 배리어 층이 아래에 놓인 칼코게나이드 재료가 후속 프로세스에서 사용되는 다른 화학 물질들과 반응하는 것을 방지하도록 기능할 수 있는 한 배리어 층의 고 컨포멀성은 목표되지 않을 수도 있다.
칼코게나이드 재료가 수소 가스, 다른 주변 가스들, 및 후속 증착에 사용된 프로세스 가스들과 반응하는 것을 방지하여 하부 OTS 또는 상 변화 재료를 보존하는 약 5 Å만큼 얇은 배리어 층들을 발견하는 것은 특히 예상하지 못 하였다. 배리어 층의 박형은 또한 배리어 층 위에 증착된 캡슐화 층의 특성들에 영향을 주지 않는다.
동작 231 및 동작 233에서 증착된 배리어 층은 대략 적어도 약 2.5 g/㎤의 밀도를 갖는 캡슐화 층을 형성한다.
일부 실시 예들에서, 상기 기술된 바와 같이, 선택 가능한 후-처리가 동작 233에 이어 수행될 수도 있다. 일부 실시 예들에서, 후-처리는 PP-PECVD 배리어 층을 치밀화하도록 수행된다. 예를 들어, 일부 실시 예들에서, PP-PECVD 후 배리어 층의 밀도는 2.0 g/㎤ 미만일 수도 있다. 후-처리는 PP-PECVD 배리어 층을 약 2.3 g/㎤ 내지 2.7 g/㎤의 밀도로 치밀화하도록 수행될 수도 있다.
동작 230에서 증착된 PP-PECVD 배리어 층의 밀도는 동작 250에서 증착된 PEALD 층의 밀도보다 작다. PP-PECVD 배리어 층의 밀도는 약 2.5 g/㎤ 미만일 수도 있는 한편, PEALD 실리콘 나이트라이드 층의 밀도는 약 2.76 g/㎤보다 클 수도 있다. 다양한 실시 예들에서, 선택 가능한 후-처리는 동작 250에 따라 증착된 PEALD 실리콘 나이트라이드 층과 후-처리가 없는 PP-PECVD 배리어 층의 밀도 사이의 밀도로 밀도를 상승시키도록 PP-PECVD 배리어 층을 치밀화하도록 수행된다.
즉, 일부 실시 예들에서, 플라즈마를 펄싱한 후, 전구체 및 반응물질의 플로우 모두가 턴오프되고 불활성 가스는 프로세스 가스 없이 (예를 들어, 실리콘-함유 전구체와 같은 증착 전구체 또는 질소-함유 반응물질과 같은 반응물질 없이) 프로세스 챔버로 흐를 수도 있고 플라즈마는 불활성 가스 플라즈마를 사용하여 증착된 배리어 층을 처리하도록 점화된다. 일부 실시 예들에서, 후-처리는 약 30 초 내지 약 60 초의 지속 기간 동안 수행될 수도 있다.
일부 실시 예들에서, 후-처리 플라즈마 전력은 동작 230, 동작 250, 또는 모두 동안 사용된 플라즈마 전력보다 클 수도 있다. 일부 실시 예들에서, 후-처리 플라즈마는 동작 230 동안 사용된 챔버 압력보다 작은 챔버 압력을 갖는 챔버에서 수행된다.
일부 실시 예들에서, 후-처리는 동작 230 및 동작 250의 챔버와 별도의 챔버에서 수행된다. 일부 실시 예들에서, 후-처리는 진공을 파괴하지 않고 동작 230과 동작 250 사이에 수행된다. 예를 들어, 일부 실시 예들에서, 동작 230은 제 1 챔버에서 수행될 수도 있고, 후-처리는 제 2 챔버에서 수행될 수도 있고, 그리고 동작 250은 제 3 챔버에서 수행될 수도 있고, 모든 3 개의 챔버들은 동일한 툴의 일부이다. 일부 실시 예들에서, 제 1 챔버 및 제 3 챔버는 동일한 챔버일 수도 있고; 즉, 별도의 챔버에서 후-처리 후에, 기판은 이어서 동작 250을 후속하여 수행하기 위해 제 1 챔버로 다시 이송될 수도 있다. 일부 실시 예들에서, 모든 3 개의 챔버들은 상이한 챔버 압력들로 설정된다. 챔버 압력은 또한 챔버 각각에서 증착 및 후-처리를 위해 선택된 화학 물질들 및 캡슐화 이중층의 목표된 특성들에 종속될 수도 있다.
이제 도 2c를 참조하면, 도 2c에 대해 기술된 동작들은 도 2a의 동작 250에서 배리어 층 위에 염소-프리 컨포멀한 캡슐화 층을 증착하기 위한 기법의 일 예를 제공한다. 도 2c는 ALD 또는 PEALD에 의해 캡슐화 층을 증착하기 위한 동작들을 포함할 수도 있다. 도 2c에 앞서, 배리어 층이 기판 상의 칼코게나이드 재료와 직접 콘택트하고 도 2c에서 증착된 캡슐화가 어떠한 다른 개재 층들 없이 배리어 층 상에 바로 증착되도록 PP-PECVD를 사용하여 증착된 실리콘 나이트라이드 배리어 층과 같은 배리어 층이 기판 상에 제공된다.
본 명세서에 기술된 실시 예들은 ALD에 의한 증착을 수반한다. ALD는 순차적인 자기-제한 반응들을 사용하여 재료의 박층들을 증착하는 기법이다. 통상적으로, ALD 사이클은 기판 표면에 적어도 하나의 반응물질을 전달하고 흡착하는 동작, 및 이어서 적어도 부분적인 재료 층을 형성하도록 흡착된 반응물질을 하나 이상의 반응물질과 반응시키는 동작을 포함한다. 예로서, 실리콘 나이트라이드 증착 사이클은 다음의 동작들: (i) 실리콘 전구체의 전달/흡착, (ii) 챔버로부터 실리콘 전구체의 퍼지, (iii) 선택 가능한 플라즈마와 함께 질소-함유 반응물질의 전달, 및 (iv) 챔버로부터 질소-함유 가스 및/또는 플라즈마의 퍼지를 포함할 수도 있다.
CVD (chemical vapor deposition) 기법과 달리, ALD 프로세스들은 층 단위 (layer-by-layer) 기준으로 막들을 증착하도록 표면-매개 증착 반응들을 사용한다. ALD 프로세스의 일 예에서, 표면 활성 사이트들의 집단을 포함하는 기판 표면은 기판을 하우징하는 챔버에 제공된 도즈로 할로겐-함유 실리콘 전구체와 같은 제 1 전구체의 가스 상 분포에 노출된다. 이 제 1 전구체의 분자들은 제 1 전구체의 화학흡착된 종 및/또는 물리흡착된 분자들을 포함하여, 기판 표면 상으로 흡착된다. 본 명세서에 기술된 바와 같이 화합물이 기판 표면 상에 흡착될 때, 흡착된 층은 화합물뿐만 아니라 화합물의 유도체들을 포함할 수도 있다는 것이 이해되어야 한다. 예를 들어, 요오드-함유 실리콘 전구체의 흡착된 층은 요오드-함유 실리콘 전구체뿐만 아니라 요오드-함유 실리콘 전구체의 유도체들을 포함할 수도 있다. 제 1 전구체 도즈 후, 챔버는 대부분 또는 흡착된 종만이 남도록 가스상으로 남아 있는 제 1 전구체의 대부분 또는 전부를 제거하도록 배기된다. 일부 구현 예들에서, 챔버는 완전히 배기되지 않을 수도 있다. 예를 들어, 챔버는 가스상의 제 1 전구체의 분압이 반응을 완화시키기에 충분히 낮도록 배기될 수도 있다.
제 2 반응물질, 예컨대 질소-함유 반응물질은 이들 제 2 반응물질 분자들 중 일부가 표면 상에 흡착된 제 1 전구체와 반응하도록 챔버로 도입된다. 일부 프로세스에서, 제 2 전구체는 흡착된 제 1 전구체와 즉시 반응한다. 다른 실시 예들에서, 제 2 반응물질은 플라즈마와 같은 활성화 소스가 일시적으로 적용된 후에만 반응한다. 일부 실시 예들에서, 플라즈마는 제 2 반응물질 도즈 동안 점화된다. 이어서 챔버는 결합되지 않은 제 2 반응물질 분자들을 제거하기 위해 다시 배기될 수도 있다. 상기 기술된 바와 같이, 일부 실시 예들에서 챔버는 완전히 배기되지 않을 수도 있다. 막 두께를 구축하기 위해 부가적인 ALD 사이클들이 사용될 수도 있다.
특정한 실시 예들에서, ALD 제 1 전구체 도즈는 기판 표면을 부분적으로 포화시킨다. 일부 실시 예들에서, ALD 사이클의 도즈 페이즈는 표면을 고르게 포화시키기 위해 전구체가 기판과 콘택트하기 전에 종료된다. 통상적으로, 전구체 플로우는 이 지점에서 턴오프되거나 방향 전환되고, 퍼지 가스만이 흐른다. 이 아포화 레짐 (sub-saturation regime) 에서 동작함으로써, ALD 프로세스는 사이클 시간을 감소시키고 쓰루풋을 증가시킨다. 그러나, 전구체 흡착이 포화 제한되지 않기 때문에, 흡착된 전구체 농도는 기판 표면에 걸쳐 약간 가변할 수도 있다. 아포화 레짐에서 동작하는 ALD 프로세스들의 예들은 2013 년 10 월 23 일 출원된 명칭이 "SUB-SATURATED ATOMIC LAYER DEPOSITION AND CONFORMAL FILM DEPOSITION"인, 미국 특허 출원 번호 제 14/061,587 호 (현재 미국 특허 번호 제 9,355,839 호) 에 제공되고, 이는 본 명세서에 전체가 참조로서 인용된다.
기술된 바와 같이, 일부 구현 예들에서, ALD 방법들은 플라즈마 활성화를 포함한다. 본 명세서에 기술된 바와 같이, 본 명세서에 기술된 ALD 방법들 및 장치들은 2011 년 4 월 11 일 출원되고, 명칭이 "PLASMA ACTIVATED CONFORMAL FILM DEPOSITION"인 미국 특허 출원 번호 제 13/084,399 호 (현재 미국 특허 번호 제 8,728,956 호) 및 2011 년 4 월 11 일 출원되고, 명칭이 "SILICON NITRIDE FILMS AND METHODS"인 미국 특허 출원 번호 제 13/084,305 호에 포괄적으로 기술된, 컨포멀한 막 증착 (conformal film deposition; CFD) 방법들일 수도 있고, 이는 전체가 참조로서 본 명세서에 인용된다.
다시 도 2c를 참조하면, 다양한 실시 예들에서, 동작들 (251 내지 257) 은 일 ALD 사이클을 구성한다. 도 2c 및 도 2c에 대한 이하의 기술은 요오드-함유 및/또는 브롬-함유 실리콘 전구체를 사용하여 PEALD에 의한 실리콘 나이트라이드 캡슐화 층의 증착을 기술하지만, 일부 실시 예들에서, 이들 동작들에서 증착된 캡슐화 층이 상이한 전구체들 및 반응물질들을 사용하여 증착될 수도 있고, 일부 경우들에서 플라즈마를 점화하는 것을 수반하지 않을 수도 있다는 것이 이해될 것이다.
도 2c를 참조하면, 동작 251에서, 실리콘 전구체가 기판의 표면 상에 흡착되도록 기판은 할로겐-함유 실리콘 전구체에 노출된다. 다양한 실시 예들에서, 실리콘 전구체는 PP-PECVD 배리어 층 상에 흡착된다. 일부 실시 예들에서, 실리콘 전구체는 노출된 칼코게나이드 재료뿐만 아니라 PP-PECVD 배리어 층 모두에 흡착한다. 그러나, 일부 경우들에서, 칼코게나이드 재료의 스택들 사이의 갭들에서 PP-PECVD 배리어 층의 두께는 칼코게나이드 재료의 스택들의 수평 상단부들에서 필드 영역들 상의 PP-PECVD 배리어 층의 두께보다 얇을 수도 있지만 동작 251에서 할로겐-함유 실리콘 전구체는 여전히 PP-PECVD 실리콘 나이트라이드 배리어 층의 노출된 표면들 상에 흡착할 수 있다.
다양한 실시 예들에서, 할로겐-함유 실리콘 전구체는 염소-프리 할로겐-함유 실리콘 전구체이다. 예를 들어, 일부 실시 예들에서, 전구체는 요오드-함유 및/또는 브롬-함유 실리콘 전구체가 기판 표면 상에 흡착하도록 요오드-함유 및/또는 브롬-함유 실리콘 전구체이다. 요오드-함유 및/또는 브롬-함유 실리콘 전구체를 사용하는 것은 염소-프리 증착을 허용한다.
다양한 실시 예들에서, 실리콘 전구체는 수소-프리이다. 예를 들어, 요오드-함유 및/또는 브롬-함유 실리콘 전구체들은 다양한 실시 예들에서 브롬 및/또는 요오드 원자들로 완전히 치환될 수도 있다. 즉, 요오드-함유 전구체들 및/또는 브롬-함유 전구체들은 수소 원자를 갖지 않을 수도 있다.
용어들 "요오드-함유 실리콘 전구체" 및 "요오드실란 전구체"는 본 명세서에서 상호 교환 가능하게 사용될 수도 있고 모두는 적어도 하나의 실리콘 및 적어도 하나의 요오드 원자를 포함하는 전구체들을 지칭할 수도 있다.
요오드-함유 실리콘 전구체를 사용하는 것은 염소-프리 증착을 허용한다. 예시적인 요오드-함유 실리콘 전구체들은 DIS (diiodosilane), 테트라요오드실란, 헥사요오드디실란, 등을 포함한다.
일부 실시 예들에서, 요오드-함유, 또는 브롬-함유, 또는 요오드-및-브롬-함유 실리콘-함유 전구체가 사용되지만, 염소-함유 전구체는 사용되지 않는다. 일부 실시 예들에서, 실란이 적어도 하나의 할로겐 원자를 포함하도록 염소-프리 할로겐-함유 실란이 사용될 수도 있다. 이러한 실란은 y > 0이고 X는 비-염소 할로겐이고, a+y = 4 인 SiXaHy의 화학식을 가질 수도 있다. 예를 들어, 디요오드실란 (H2SiI2) 이 일부 실시 예들에서 사용될 수도 있다.
예시적인 요오드-함유 실리콘 전구체들은 DIS (diiodosilane), 테트라요오드실란, 헥사요오드디실란, 등을 포함한다. 다양한 실시 예들에서, 브롬-함유 실리콘 전구체들은 완전히 할로겐화된다. 브롬-함유 실리콘 전구체들은 화학식 SixBryIz를 가질 수도 있고, 여기서 x = 1이면, y는 1 이상 4 이하의 정수이고, y+z = 4이고, 또는 x = 2이면, y는 1 이상 6 이하의 정수이고, y+z = 6이다. 예시적인 브롬-함유 실리콘 전구체들은 테트라브로모실란 (SiBr4), SiBr3I, SiBr2I2, SiBrI3, 헥사브로모디실란 (Si2Br6), Si2Br5I, Si2Br4I2, Si2Br3I3, Si2Br2I4, Si2BrI5, 및 이들의 조합들을 포함한다.
동작 251에서, 기판은 PP-PECVD 배리어 층 상에 실리콘 전구체의 흡착된 층을 형성하기 위해 PP-PECVD 배리어 층을 포함하는 기판 표면 상에 실리콘 전구체가 흡착되도록 실리콘 전구체에 노출된다. 일부 실시 예들에서, 실리콘 전구체는 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체이고, 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체는 일단 활성 부위들이 요오드-함유 및/또는 브롬-함유 실리콘 전구체가 점유되면, 부가적인 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체가 기판 표면 상에 흡착되지 않거나 거의 흡착되지 않도록 자기-제한 방식으로 기판 표면 상에 흡착한다. 예를 들어, 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체는 기판 표면의 적어도 약 60 ％ 상에 흡착될 수도 있다. 다양한 실시 예들에서, 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체가 챔버로 흐를 때, 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체는 기판의 표면 상의 활성 사이트들 상에 흡착하여 표면 상에 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체의 박층을 형성한다.
다양한 실시 예들에서, 이 층은 단층보다 작을 수도 있고, 약 0.2 Å 내지 약 0.4 Å의 두께를 가질 수도 있다. 본 명세서에 제공된 방법들은 약 300 ℃ 미만, 예컨대 약 250 ℃의 온도에서 수행될 수도 있다. 일부 실시 예들에서, 개시된 실시 예들은 약 50 ℃ 내지 약 300 ℃의 온도, 예컨대 약 200 ℃ 내지 약 275 ℃의 온도에서 수행된다. 일부 실시 예들에서, 실리콘 나이트라이드는 약 50 ℃ 내지 약 300 ℃의 온도에서 증착된다. 일부 실시 예들에서, 실리콘 나이트라이드는 약 200 ℃ 내지 약 275 ℃의 온도에서 증착된다.
동작 251에서 증착 전구체에 대한 노출 동안, PP-PECVD 배리어 층은 칼코게나이드 재료, 특히 GST 재료가 전구체와 반응하는 것을 방지하여, 칼코게나이드 GST 재료의 프로파일 및 특성들을 보존한다. PP-PECVD 층은 칼코게나이드 재료가 실리콘 전구체와 염들을 형성하는 것을 방지한다. 예를 들어, PP-PECVD 배리어 층이 존재하지 않고 요오드 함유 실리콘 전구체가 칼코게나이드 재료의 노출된 표면 상에 바로 흡착되는 경우, 칼코게나이드는 요오드 함유 칼코게나이드 염을 형성하도록 요오드 함유 실리콘 전구체와 반응할 수도 있고, 칼코게나이드 재료의 표면 상에 패시베이션 층을 형성한다. 패시베이션 층이 손상을 유발하도록 표면 상에 재증착되지 않을 수도 있지만, 칼코게나이드 재료의 표면을 열화시켜 그 기능을 감소시킨다. 유사하게, 브롬-함유 실리콘 전구체는 또한 칼코게나이드와 반응할 수도 있어서, 패시베이션 층을 형성한다. 그러나, PEALD에 의한 컨포멀한 증착을 위해 할로겐-함유 실리콘 전구체들에 노출되기 전에 칼코게나이드 재료 상에 증착된 PP-PECVD 배리어 층의 존재로, 칼코게나이드는 실리콘 전구체와 반응하지 않고 패시베이션 층이 거의 형성되지 않고, 이에 따라 칼코게나이드 재료를 보존한다. 또한, 할로겐-함유 실리콘 전구체는 매우 컨포멀한 캡슐화 층을 형성하도록 PP-PECVD 배리어 층에 흡착할 수 있고, PP-PECVD 배리어 층이 저 컨포멀성을 가지더라도, PP-PECVD 배리어 층의 두께의 변동이 궁극적인 캡슐화 이중층이 컨포멀성에서 상당한 양만큼 변동하는 것을 방지하지 않도록 PP-PECVD 배리어 층은 (약 5 Å와 같이) 매우 얇을 수도 있다. 예를 들어, 5 Å의 두께로만 증착된 50 ％ 컨포멀성의 PP-PECVD 층에 걸쳐 PEALD SiN에 대해 거의 100 ％의 컨포멀성은 여전히 90 ％ 이상의 컨포멀성을 갖는 이중층을 발생시킨다.
동작 253에서, 프로세스 챔버는 기판의 표면 상에 흡착되지 않은 가스상의 과잉 요오드-함유 실리콘 전구체를 제거하도록 선택 가능하게 퍼지된다. 챔버를 퍼지하는 것은 다른 동작들에서 사용된 캐리어 가스일 수도 있거나 상이한 가스일 수도 있는, 퍼지 가스 또는 스윕핑 가스를 흘리는 것을 수반할 수도 있다. 일부 실시 예들에서, 퍼지는 챔버를 배기하는 것을 수반할 수도 있다. 예시적인 퍼지 가스들은 아르곤, 질소, 수소 및 헬륨을 포함한다. 일부 실시 예들에서, 동작 253은 프로세스 챔버를 배기하기 위한 하나 이상의 배기 서브 페이즈들 (subphases) 을 포함할 수도 있다. 대안적으로, 동작 253은 일부 실시 예들에서 생략될 수도 있다는 것이 이해될 것이다. 동작 253은 약 0 초 내지 약 60 초, 예를 들어 약 0.01 초와 같은 임의의 적합한 지속기간을 가질 수도 있다. 일부 실시 예들에서, 하나 이상의 퍼지 가스들의 플로우 레이트를 상승시키는 것은 동작 253의 지속 기간을 감소시킬 수도 있다. 예를 들어, 퍼지 가스 플로우 레이트는 동작251의 지속기간을 수정하기 위해 프로세스 챔버 및/또는 프로세스 챔버 배관 (plumbing) 의 다양한 반응물질 열역학 특성 및/또는 기하구조 특성에 따라 조정될 수도 있다. 일 비제한적인 예에서, 퍼지 페이즈의 지속기간은 퍼지 가스 플로우 레이트를 조절함으로써 조정될 수도 있다. 이는 증착 사이클 시간을 감소시킬 수도 있고, 이는 기판 쓰루풋을 개선할 수도 있다. 퍼지 후, 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체는 기판 표면 상에 흡착된 채로 남는다.
동작 255에서, 기판은 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체의 흡착된 층과 반응하도록 제 2 반응물질에 노출된다. 용어 "제 2 반응물질"은 플라즈마가 ALD 사이클에서 점화될 때 챔버로 도입된 하나 이상의 가스들을 기술하도록 사용될 수도 있다는 것을 주의한다.
다양한 실시 예들에서, 제 2 반응물질은 수소-프리이다. 예를 들어, 일부 실시 예들에서, 질소 가스 (N2) 가 실리콘 나이트라이드 막을 형성하기 위해 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체와 반응하는 제 2 반응물질로서 사용된다.
제 2 반응물질에 대한 노출 동안, PP-PECVD 배리어 층은 아래에 놓인 칼코게나이드 재료, 특히 GST 재료가 제 2 반응물질과 반응하는 것을 방지한다. 다양한 실시 예들에서, PP-PECVD 배리어 층의 존재는 칼코게나이드 재료가 질소 플라즈마와 반응하는 것을 방지하여, 칼코게나이드 표면 상의 패시베이션 층의 형성을 방지한다. PP-PECVD 배리어 층은 또한 요오드화 수소 (hydrogen iodide) 와 같은 ALD 부산물들로부터의 손상을 방지할 수도 있다.
일부 실시 예들에서, 증착된 PP-PECVD 층이 적어도 약 15 Å 또는 적어도 약 20 Å와 같이 충분히 두껍다면, 암모니아 플라즈마가 PEALD 동안 사용될 수도 있다. 유사하게, N2/H2 플라즈마는 변환 플라즈마의 수소 함량을 감소시키기 위해 PP-PECVD 증착 후에 사용될 수도 있다. 대안적으로, 이산적인 N2 및 H2 플라즈마 노출 동작들은 ALD 사이클 동안 측벽 막 조성을 보다 잘 제어하도록 (임의의 순서로) 순차적으로 실행될 수 있다. 예를 들어, 요오드화 수소와 같은 반응 부산물들이 칼코게나이드 재료를 공격할 수 있기 때문에, 습윤된 표면들 상의 업스트림 요오드화 수소 형성을 감소시킴으로써 입자 생성 및 부식을 제어하도록 순차적인 노출이 사용될 수 있다.
일부 실시 예들에서, 반응은 열적일 수도 있다. 암모니아 (NH3) 또는 하이드라진 (예를 들어, H4N2) 을 사용하는 열적 ALD를 수반하는 방법들은 증착 동안 오염을 감소시키고 수소 라디칼들의 존재를 감소시킴으로써, 기판 상 및/또는 챔버 내에서 칼코게나이드 및/또는 금속들의 에칭을 감소시킨다. 그러나, 암모니아 및 하이드라진 내 수소의 존재는 칼코게나이드의 열화를 유발할 수도 있다. 열적 프로세스를 위해, 증착은 적어도 약 250 ℃, 예컨대 약 300 ℃의 온도에서 수행될 수도 있다. 일부 실시 예들에서, 개시된 실시 예들은 약 50 ℃ 내지 약 300 ℃의 온도, 예컨대 약 200 ℃ 내지 약 275 ℃의 온도에서 수행된다. 일부 실시 예들에서, 실리콘 나이트라이드는 약 50 ℃ 내지 약 300 ℃의 온도에서 증착된다. 일부 실시 예들에서, 실리콘 나이트라이드는 약 200 ℃ 내지 약 275 ℃의 온도에서 증착된다.
일부 실시 예들에서, 플라즈마는 동작 255에서 선택 가능하게 점화될 수도 있다. 플라즈마 에너지는 질소-함유 가스를 실리콘 전구체의 흡착된 층과 반응하는 이온들 및 라디칼들 및 다른 활성화된 종으로 활성화하도록 제공될 수도 있다. 플라즈마를 수반하는 개시된 실시 예들에서, 플라즈마는 약 1 ％ 미만의 수소 라디칼들을 포함할 수도 있어서, 증착 동안 칼코게나이드 또는 금속 재료의 에칭을 감소시킨다. 일부 경우들에서, 막 표면으로부터의 수소 원자들이 수소 라디칼들을 형성하도록 질소 플라즈마에 의해 추출될 수도 있기 때문에, 막 표면으로부터 잔류 수소가 수소 라디칼들을 형성할 수도 있다. 수소-프리 질소-함유 반응물질이 사용되는 일부 실시 예들에서, 플라즈마는 수소 라디칼들을 포함하지 않는다.
다양한 실시 예들에서, 플라즈마가 챔버 내에서 기판 표면 바로 위에 형성되도록 플라즈마는 인시츄 플라즈마이다. 인시츄 플라즈마는 약 0.2122 W/㎠ 내지 약 2.122 W/㎠의 기판 면적 당 전력으로 점화될 수도 있다. 예를 들어, 전력은 4 개의 300 ㎜ 웨이퍼들을 프로세싱하는 챔버에 대해, 약 150 W 내지 약 6000 W, 또는 약 600 W 내지 약 6000 W, 또는 약 800 W 내지 약 4000 W의 범위일 수도 있다. 예를 들어, ALD 프로세스들을 위한 플라즈마들은 2 개의 용량 결합된 플레이트들을 사용하여 RF (radio frequency) 필드를 가스에 인가함으로써 생성될 수도 있다. RF 필드에 의한 플레이트들 사이의 가스의 이온화는 플라즈마를 점화하고, 플라즈마 방전 영역에서 자유 전자들을 생성한다. 이들 전자들은 RF 필드에 의해 가속화되고 가스상 반응물질 분자들과 충돌할 수도 있다. 이들 전자들의 반응물질 분자들과의 충돌은 증착 프로세스에 참여하는 라디칼 종을 형성할 수도 있다. RF 필드는 임의의 적합한 전극들을 통해 커플링될 수도 있다는 것이 이해될 것이다. 다양한 구현예들에서, 적어도 약 13.56 ㎒, 또는 적어도 약 27 ㎒, 또는 적어도 약 40 ㎒, 또는 적어도 약 60 ㎒의 주파수를 갖는 고 주파수 플라즈마가 사용된다. 일부 실시 예들에서, 마이크로파-기반 플라즈마가 사용될 수도 있다. 전극들의 비제한적인 예들은 프로세스 가스 분배 샤워헤드들 및 기판 지지부 페데스탈들을 포함한다. ALD 프로세스들을 위한 플라즈마들은 RF 필드를 가스에 용량 결합하는 것 이외의 하나 이상의 적합한 방법들에 의해 형성될 수도 있다는 것이 이해될 것이다. 일부 실시 예들에서, 플라즈마는 제 2 반응물질이 챔버의 업스트림의 리모트 플라즈마 생성기에서 점화되고, 이어서 기판이 하우징되는 챔버로 전달되도록 리모트 플라즈마이다.
도 2c를 다시 참조하면, 동작 257에서, 챔버는 선택 가능하게 에칭된 종 및 모든 잔류 부산물들을 제거하도록 퍼지된다. 동작 257은 동작 253에 대해 상기 기술된 임의의 조건들을 사용하여 퍼지될 수도 있다.
도 2c의 동작 259에서, 목표된 두께의 막이 증착되었는지 여부가 결정된다. 그렇지 않다면, 동작들 251 내지 259는 목표된 두께의 막을 증착하기 충분한 사이클들로 반복된다. 임의의 적합한 수의 증착 사이클들이 목표된 막 두께의 실리콘 나이트라이드 막을 증착하기 위해 ALD 프로세스에 포함될 수도 있다. 예를 들어, 약 50 번의 증착 사이클들이 개시된 실시 예들을 사용하여 기판 상에 막을 증착하도록 수행될 수도 있다. 일부 실시 예들에서, 증착된 실리콘 나이트라이드 막의 두께는 메모리 디바이스의 제조를 위해 막들의 스택 위의 측벽 상에서 약 30 Å보다 클 수도 있다.
다양한 실시 예들에서, PEALD 실리콘 나이트라이드 캡슐화 층은 PP-PECVD 배리어 층의 밀도보다 큰 밀도를 갖는다. 일부 실시 예들에서, 동작 251 내지 동작 259에서 증착된 PEALD 실리콘 나이트라이드 캡슐화 층은 적어도 약 2.75 g/㎤의 밀도를 갖는다.
캡슐화 층으로서 PP-PECVD 막 및 PEALD 막 모두를 포함하는 이중층은 PP-PECVD 막 및 PEALD 막 단독 각각과 비교하여 우수한 특성들을 갖는다. 예를 들어, PP-PECVD 배리어 층 단독으로는 OTS 또는 GST 칼코게나이드 재료 위에 밀폐된 캡슐화 층을 제공하기 위해 컨포멀성을 제공하기 불충분할 수도 있다. 또한, 모두 수소-프리일 수도 있는 할로겐-함유 실리콘 전구체 및 질소-함유 반응물질을 사용하여 단독으로 증착된 PEALD 캡슐화 층은 여전히 칼코게나이드 재료와 반응하는 할로겐-함유 실리콘 전구체로 인해 칼코게나이드 재료의 표면 상에 패시베이션 층의 형성을 유발할 수도 있다. 그러나, PEALD 캡슐화 층 아래에 있는 PP-PECVD 배리어 층을 사용하여, PP-PECVD 배리어 층은 할로겐-함유 실리콘 전구체가 칼코게나이드 재료와 반응하는 것을 방지하도록 칼코게나이드 재료와 할로겐-함유 실리콘 전구체 사이에 충분한 배리어를 제공하고, PP-PECVD 위에 증착된 PEALD 캡슐화 층은 충분한 기밀성, 높은 컨포멀성, 및 낮은 수소 함량을 제공한다. 본 명세서에 기술된 이중층 방법은 할로겐-함유 실리콘 전구체에 대한 노출 전에 칼코게나이드 재료 상에 바로 증착된 PP-PECVD 배리어 층을 수반한다. 즉, 다양한 실시 예들에서, PP-PECVD 배리어 층은 실란 또는 디실란과 같은 할로겐-프리 실리콘 전구체를 사용하여 증착된다.
도 3은 특정한 개시된 실시 예들에 따른 방법의 예를 도시하는 예시적인 타이밍 시퀀스도이다. 프로세스 (300) 는 펄싱된 플라즈마 페이즈 (330) 및 ALD 페이즈 (350) 를 포함한다. 펄싱된 플라즈마 페이즈 (330) 는 도 2a의 동작 230, 또는도 2b의 동작 231 및 동작 233에 대응할 수도 있다. ALD 페이즈 350은 도 2b의 동작 250, 또는 도 2c의 동작 251 내지 동작 257에 대응할 수도 있다. 이 예시적인 프로세스 (300) 에서, 2 개의 ALD 사이클들이 도시되고 이하에 더 상세히 기술된다. 이 특정한 예에서, 실리콘 나이트라이드 PP-PECVD 배리어 층은 또한 ALD 페이즈에서 사용되는, 질소 반응물질로서 실란 및 질소 가스를 사용하여 펄싱된 플라즈마 페이즈 (330) 에서 증착된다. 실리콘 나이트라이드 PP-PECVD 배리어 층이 펄싱된 플라즈마 페이즈 (330) 에서 증착되고, 실리콘 나이트라이드 PEALD 캡슐화 층이 디요오드실란 및 질소 가스와 같은 염소-프리 실리콘 전구체를 사용하여 증착된 후, 실리콘 나이트라이드 PEALD 캡슐화 층이 2 사이클들의 ALD를 사용하여 ALD 페이즈 (350) 에서 증착된다.
불활성 가스는 프로세스 (300) 전체 동안 흐를 수도 있다. 일부 실시 예들에서, 불활성 가스는 또한 퍼지 가스로서 작용한다는 것이 이해될 것이다. 예시적인 불활성 가스들은 아르곤, 헬륨 및 크립톤을 포함한다. 비 수소 불활성 가스가 수소와 칼코게나이드 재료 사이의 반응을 방지하도록 사용될 수도 있다. 부가적으로, 본 명세서에 기술된 동일한 불활성 가스가 불활성 가스 및 퍼지 가스 모두로서 사용되지만, 일부 실시 예들에서 이들 가스들은 상이한 조성을 가질 수도 있다는 것이 이해될 것이다. 또한, 일부 실시 예들에서, 불활성 가스는 하나 이상의 프로세스 가스들을 프로세스 챔버로 전달하기 위해 캐리어 가스로서 사용된다.
도 2b의 동작 230에 대응할 수도 있는 펄싱된 플라즈마 페이즈 (330) 에서, 불활성 가스가 흐르고, 염소-프리 실리콘 전구체 플로우가 오프되고, 실란 반응물질이 흐르고, 그리고 질소 반응물질이 또한 흐른다. 플라즈마는 펄싱된 플라즈마 페이즈 (330) 에 도시된 바와 같이 ON 페이즈와 OFF 페이즈 사이에서 여러 번 점화된다. 플라즈마의 펄싱은 도 2b의 동작 233에 대응할 수도 있다.
ALD 페이즈 (350) 는 2 개의 ALD 사이클들을 포함한다. 제 1 ALD 사이클은 도 2c의 동작 251에 대응할 수도 있는, 전구체 노출 페이즈 (351a) 를 포함한다. 전구체 노출 페이즈 (351a) 동안, 불활성 가스가 흐르고, 염소-프리 실리콘 전구체가 흐르고, 실란 반응물질이 턴오프되고, 질소 반응물질이 또한 턴오프된다. 플라즈마 전력은 오프되고 플라즈마는 점화되지 않는다.
도 2c의 동작 253에 대응할 수도 있는 퍼지 페이즈 (353a) 에서, 불활성 가스가 흐르지만, 염소-프리 실리콘 전구체, 실란 반응물질, 및 질소 반응물질 플로우들은 모두 오프되고 플라즈마는 또한 턴오프된다.
도 2c의 동작 255에 대응할 수도 있는 반응물질 노출 페이즈 (355a) 에서, 불활성 가스가 흐르지만, 염소-프리 실리콘 전구체 및 실란 반응물질 플로우들은 턴오프되지만, 질소 반응물질 플로우는 온되고 플라즈마가 점화된다.
도 2c의 동작 (257) 에 대응할 수도 있는 퍼지 페이즈 (357a) 에서, 불활성 가스는 염소-프리 실리콘 전구체, 실란, 및 질소 플로우들이 오프되고, 플라즈마는 턴오프된다.
이 예에서, 막은 도 2c의 동작 259에서 평가된 바와 같이 충분한 두께로 증착되지 않고, ALD 사이클이 반복된다. ALD의 제 2 사이클은 전구체 노출 페이즈 (351b), 퍼지 페이즈 (353b), 반응물질 노출 페이즈 (355b), 및 퍼지 페이즈 (357b) 를 포함한다.
도 2c의 동작 251에 대응할 수도 있는 전구체 노출 페이즈 (351b) 에서, 실란 플로우 및 질소 플로우가 턴오프되는 동안 불활성 가스가 흐르고 염소-프리 실리콘 전구체가 흐른다. 플라즈마는 이 페이즈 동안 턴오프된다.
도 2c의 반복된 동작 (253) 에 대응할 수도 있는 퍼지 페이즈 (353b) 에서, 염소-프리 실리콘 전구체, 실란, 및 질소 가스 플로우들이 오프되는 동안 불활성 가스가 흐른다. 이 페이즈 동안 플라즈마는 점화되지 않는다.
도 2c의 반복된 동작 255에 대응할 수도 있는 반응물질 노출 페이즈 (355b) 에서, 염소-프리 실리콘 전구체 및 실란 가스 플로우가 오프되는 동안 불활성 가스가 흐른다. 질소 가스 플로우가 턴온되고 플라즈마는 이 페이즈 동안 턴온된다.
도 2c의 반복된 동작 (257) 에 대응할 수도 있는 퍼지 페이즈 (357b) 에서, 염소-프리 실리콘 전구체, 실란, 및 질소 가스가 오프되는 동안 불활성 가스가 흐른다. 이 페이즈 동안 플라즈마는 점화되지 않는다.
2 개의 ALD 사이클들이 ALD 페이즈 (350) 로 도시되지만, 다양한 실시 예들에서, 목표된 특성들, 예컨대 두께, 컨포멀성, 밀도, 그리고 기밀성을 갖는 캡슐화 층을 형성하도록 캡슐화 층을 증착하기 위해 2 사이클보다 많은 사이클들이 사용될 수도 있다.
장치
도 4는 저압 분위기를 유지하기 위한 프로세스 챔버 바디 (402) 를 갖는 ALD (atomic layer deposition) 프로세스 스테이션 (400) 의 실시 예의 개략적인 예시를 도시한다. 복수의 ALD 프로세스 스테이션들 (400) 이 공통 저압 프로세스 툴 분위기에 포함될 수도 있다. 예를 들어, 도 5는 멀티-스테이션 프로세싱 툴 (500) 의 실시 예를 도시한다. 일부 실시 예들에서, 이하에 상세히 논의된 것을 포함하는, ALD 프로세스 스테이션 (400) 의 하나 이상의 하드웨어 파라미터들이 하나 이상의 컴퓨터 제어기들 (450) 에 의해 프로그램적으로 조정될 수도 있다는 것이 인식될 것이다. 예를 들어, 하나 이상의 컴퓨터 제어기들 (450) 은 특정한 개시된 실시 예들에 따라 PP-PECVD, PEALD, 또는 모두를 수행하도록 프로그래밍될 수도 있다.
ALD 프로세스 스테이션 (400) 은 분배 샤워헤드 (406) 로 프로세스 가스들을 전달하기 위해 반응물질 전달 시스템 (401a) 과 유체로 연통한다. 반응물질 전달 시스템 (401a) 은 샤워헤드 (406) 로의 전달을 위해 프로세스 가스들, 실란과 같은 할로겐-프리 실리콘 전구체들, 요오드-함유 및/또는 브롬-함유 실리콘 가스들과 같은 할로겐-함유 실리콘 전구체들, 질소 가스, 질소-함유 가스들, 수소 가스, 또는 다른 프로세스 가스들을 블렌딩 및/또는 컨디셔닝하기 위한 혼합 용기 (404) 를 포함한다. 하나 이상의 혼합 용기 유입구 밸브들 (420) 은 프로세스 가스들의 혼합 용기 (404) 로의 도입을 제어할 수도 있다. PP-PECVD에 의한 증착과 같은 일부 실시 예들에서 질소 플라즈마, 또는 수소 플라즈마는 또한 샤워헤드 (406) 로 전달될 수도 있고 또는 ALD 프로세스 스테이션 (400) 에서 생성될 수도 있다.
예로서, 도 4의 실시 예는 혼합 용기 (404) 로 공급될 액체 반응물질을 기화시키기 위한 기화 지점 (403) 을 포함한다. 일부 실시 예들에서, 기화 지점 (403) 은 가열된 기화기일 수도 있다. 이러한 기화기들로부터 생성된 포화된 반응물질 증기가 다운스트림 전달 파이프에서 응결될 수도 있다. 응결된 반응물질로의 양립 가능한 가스들의 노출은 작은 입자들을 생성할 수도 있다. 이들 작은 입자들은 파이프를 막고, 밸브 동작을 방해하고, 기판들을 오염시키는, 등을 할 수도 있다. 이들 문제들을 해결하기 위한 일부 접근법들은 잔류 반응물질을 제거하기 위해 전달 파이프를 퍼지 및/또는 배기하는 것을 수반한다. 그러나, 전달 파이프를 퍼지하는 것은 프로세스 스테이션 사이클 시간을 증가시킬 수도 있어, 프로세스 스테이션 쓰루풋을 열화시킨다. 따라서, 일부 실시 예들에서, 기화 지점 (403) 의 다운스트림 전달 파이프는 열 추적될 수도 있다. 일부 예들에서, 혼합 용기 (404) 는 또한 열 추적될 수도 있다. 일 비제한적인 예에서, 기화 지점 (403) 의 다운스트림 파이프는 혼합 용기 (404) 에서 대략 100 ℃로부터 대략 150 ℃로 연장하는 상승하는 온도 프로파일을 갖는다.
일부 구현예들에서, 액체 전구체 또는 액체 반응물질은 액체 주입기에서 기화될 수도 있다. 예를 들어, 액체 주입기는 액체 반응물질의 펄스들을 혼합 용기의 업스트림의 캐리어 가스 스트림 내로 주입할 수도 있다. 일 실시 예에서, 액체 주입기는 보다 높은 압력으로부터 보다 낮은 압력으로 액체를 플래싱 (flashing) 함으로써 반응물질을 기화할 수도 있다. 또 다른 예에서, 액체 주입기는 가열된 전달 파이프 내에서 나중에 기화되는 분산된 마이크로액적들 (microdroplets) 로 액체를 원자화할 수도 있다. 보다 작은 액적들이 보다 큰 액적들보다 빠르게 기화될 수도 있고, 액체 주입과 완전한 기화 사이의 지연을 감소시킨다. 보다 빠른 기화는 기화 지점 (403) 으로부터 다운스트림의 파이프 길이를 감소시킬 수도 있다. 일 시나리오에서, 액체 주입기는 혼합 용기 (404) 에 바로 장착될 수도 있다. 또 다른 시나리오에서, 액체 주입기는 샤워헤드 (406) 에 바로 장착될 수도 있다.
일부 실시 예들에서, 기화 지점 (403) 의 업스트림에 LFC (liquid flow controller) 가 기화 및 프로세스 스테이션 (400) 으로의 전달을 위해 액체의 대량 플로우를 제어하기 위해 제공될 수도 있다. 예를 들어, LFC는 LFC의 다운스트림에 위치된 열적 MFM (thermal mass flow meter) 를 포함할 수도 있다. 이어서 LFC의 플런저 밸브가 MFM과 전기적으로 통신하는 PID (proportional-integral-derivative) 제어기에 의해 제공된 피드백 제어 신호들에 응답하여 조정될 수도 있다. 그러나, 이는 피드백 제어를 사용하여 액체 플로우를 안정화시키기 위해 1 초 이상 걸릴 수도 있다. 이는 액체 반응물질을 도징하기 위한 시간을 연장할 수도 있다. 따라서, 일부 실시 예들에서, LFC는 피드백 제어 모드와 직접 제어 모드 사이에서 동적으로 스위칭될 수도 있다. 일부 실시 예들에서, 이는 LFC 및 PID 제어기의 센스 튜브를 디스에이블함으로써 (disable) 수행될 수도 있다.
샤워헤드 (406) 는 기판 (412) 을 향해 프로세스 가스들을 분배한다. 도 4에 도시된 실시 예에서, 기판 (412) 은 샤워헤드 (406) 밑에 위치되고 페데스탈 (408) 상에 놓인 것으로 도시된다. 샤워헤드 (406) 는 임의의 적합한 형상을 가질 수도 있고, 기판 (412) 으로 프로세스 가스들을 분배하기 위해 임의의 적합한 수 및 배열의 포트들을 가질 수도 있다.
일부 실시 예들에서, 페데스탈 (408) 은 기판 (412) 과 샤워헤드 (406) 사이의 볼륨에 기판 (412) 을 노출시키도록 상승되거나 하강될 수도 있다. 일부 실시 예들에서, 페데스탈 높이는 적합한 컴퓨터 제어기 (450) 에 의해 프로그램적으로 조정될 수도 있다는 것이 이해될 것이다.
또 다른 시나리오에서, 페데스탈 (408) 의 높이를 조정하는 것은 플라즈마 밀도로 하여금 플라즈마가 점화되는 실시 예들에서 프로세스의 플라즈마 활성화 사이클들 동안 가변하게 할 수도 있다. 프로세스 페이즈의 종료시, 페데스탈 (408) 은 페데스탈 (408) 로부터 기판 (412) 의 제거를 허용하도록 또 다른 기판 이송 페이즈 동안 하강될 수도 있다.
일부 실시 예들에서, 페데스탈 (408) 은 히터 (410) 를 통해 온도 제어될 수도 있다. 일부 실시 예들에서, 페데스탈 (408) 은 적어도 약 250 ℃, 또는 일부 실시 예들에서, 개시된 실시 예들에 기술된 바와 같이 이중층 실리콘 나이트라이드 막들의 증착 동안 약 300 ℃ 미만, 예컨대 약 250 ℃의 온도로 가열될 수도 있다. 일부 실시 예들에서, 페데스탈은 약 50 ℃ 내지 약 300 ℃의 온도, 예컨대 약 200 ℃ 내지 약 275 ℃의 온도로 설정된다. 일부 실시 예들에서, 페데스탈은 약 50 ℃ 내지 약 300 ℃의 온도로 설정된다. 일부 실시 예들에서, 페데스탈은 약 200 ℃ 내지 약 275 ℃의 온도로 설정된다.
또한, 일부 실시 예들에서, 프로세스 스테이션 (400) 에 대한 압력 제어가 버터플라이 밸브 (418) 에 의해 제공될 수도 있다. 도 4의 실시 예에 도시된 바와 같이, 버터플라이 밸브 (418) 는 다운스트림 진공 펌프 (미도시) 에 의해 제공된 진공을 스로틀한다. 그러나, 일부 구현예들에서, 프로세스 스테이션 (400) 의 압력 제어는 또한 프로세스 스테이션 (400) 으로 도입된 하나 이상의 가스들의 플로우 레이트를 가변시킴으로써 조정될 수도 있다.
일부 구현예들에서, 샤워헤드 (406) 의 위치는 기판 (412) 과 샤워헤드 (406) 사이의 볼륨을 가변하도록 페데스탈 (408) 에 대해 조정될 수도 있다. 또한, 페데스탈 (408) 및/또는 샤워헤드 (406) 의 수직 위치는 본 개시의 범위 내의 임의의 적합한 메커니즘에 의해 가변될 수도 있다는 것이 인식될 것이다. 일부 실시 예들에서, 페데스탈 (408) 은 기판 (412) 의 배향을 회전시키기 위한 회전 축을 포함할 수도 있다. 일부 실시 예들에서, 이들 예시적인 조정들 중 하나 이상이 하나 이상의 적합한 컴퓨터 제어기들 (450) 에 의해 프로그램적으로 수행될 수도 있다는 것이 인식될 것이다.
상기 논의된 바와 같이 플라즈마가 사용될 수도 있는 일부 실시 예들에서, 샤워헤드 (406) 및 페데스탈 (408) 은 플라즈마에 전력을 공급하기 위해 RF (radio frequency) 전력 공급부 (414) 및 매칭 네트워크 (416) 와 전기적으로 통신한다. 일부 실시 예들에서, 플라즈마 에너지는 프로세스 스테이션 압력, 가스 농도, RF 소스 전력, RF 소스 주파수, 및 플라즈마 전력 펄스 타이밍 중 하나 이상을 제어함으로써 제어될 수도 있다. 예를 들어, RF 전력 공급부 (414) 및 매칭 네트워크 (416) 는 목표된 조성의 플라즈마 종을 갖는 플라즈마를 형성하도록 임의의 적합한 전력에서 동작될 수도 있다. 적합한 전력들의 예들은 상기에 포함된다. 유사하게, RF 전력 공급부 (414) 는 임의의 적합한 주파수의 RF 전력을 제공할 수도 있다. 일부 실시 예들에서, RF 전력 공급부 (414) 는 고주파수 RF 전력 소스 및 저주파수 RF 전력 소스를 서로 독립적으로 제어하도록 구성될 수도 있다. 예시적인 저주파수 RF 주파수들은, 이로 제한되는 것은 아니지만, 0 ㎑ 내지 500 ㎑의 주파수들을 포함할 수도 있다. 예시적인 고주파수 RF 주파수들은, 이로 제한되는 것은 아니지만, 1.8 ㎒ 내지 2.45 ㎓, 또는 약 13.56 ㎒보다 크거나, 27 ㎒보다 크거나, 40 ㎒보다 크거나, 60 ㎒보다 큰 주파수들을 포함할 수도 있다. 임의의 적합한 파라미터들은 표면 반응들을 위한 플라즈마 에너지를 제공하도록 이산적으로 또는 연속적으로 조절될 수도 있다는 것이 인식될 것이다.
일부 실시 예들에서, 플라즈마는 하나 이상의 플라즈마 모니터들에 의해 인시츄로 모니터링될 수도 있다. 일 시나리오에서, 플라즈마 전력은 하나 이상의 전압 센서, 전류 센서 (예를 들어, VI 프로브들) 에 의해 모니터링될 수도 있다. 또 다른 시나리오에서, 플라즈마 밀도 및/또는 프로세스 가스 농도는 하나 이상의 OES (optical emission spectroscopy) 센서들에 의해 측정될 수도 있다. 일부 실시 예들에서, 하나 이상의 플라즈마 파라미터들은 이러한 인시츄 플라즈마 모니터들로부터의 측정값들에 기초하여 프로그램적으로 조정될 수도 있다. 예를 들어, OES 센서는 플라즈마 전력의 프로그램적 제어를 제공하기 위해 피드백 루프에서 사용될 수도 있다. 일부 실시 예들에서, 다른 모니터들이 플라즈마 및 다른 프로세스 특성들을 모니터링하도록 사용될 수도 있다는 것이 인식될 것이다. 이러한 모니터들은 이로 제한되는 것은 아니지만, IR (infrared) 모니터들, 음향 모니터들, 및 압력 트랜스듀서들 (transducers) 을 포함할 수도 있다.
일부 실시 예들에서, 제어기 (450) 에 대한 인스트럭션들은 IOC (input/output control) 시퀀싱 인스트럭션들을 통해 제공될 수도 있다. 일 예에서, 프로세스 페이즈를 위한 조건들을 설정하기 위한 인스트럭션들은 프로세스 레시피의 대응하는 레시피 페이즈에 포함될 수도 있다. 일부 경우들에서, 프로세스 레시피 페이즈들은 프로세스 페이즈에 대한 모든 인스트럭션들이 그 프로세스 페이즈와 동시에 실행되도록 순차적으로 배열될 수도 있다. 일부 실시 예들에서, 하나 이상의 반응기 파라미터들을 설정하기 위한 인스트럭션들은 레시피 페이즈에 포함될 수도 있다. 예를 들어,일 레시피 페이즈는 불활성 및/또는 제 1 반응물질 가스 (예를 들어, 염소-프리 실란) 의 플로우 레이트를 설정하기 위한 인스트럭션들, 캐리어 가스 (예컨대 아르곤) 의 플로우 레이트를 설정하기 위한 인스트럭션들, 제 2 반응물질 가스 (예를 들어, 질소 또는 수소) 의 플로우 레이트를 설정하기 위한 인스트럭션들, 및 플라즈마를 펄싱하기 위한 인스트럭션들을 포함할 수도 있다.
또 다른 예에서, 제 1 레시피 페이즈는 불활성 및/또는 반응물질 가스 (예를 들어, 요오드-함유 실리콘 전구체 및/또는 브롬-함유 실리콘 전구체와 같은 제 1 전구체) 의 플로우 레이트를 설정하기 위한 인스트럭션들, 캐리어 가스 (예컨대 아르곤) 의 플로우 레이트를 설정하기 위한 인스트럭션들, 및 제 1 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 2, 후속하는 레시피 페이즈는 불활성 가스 및/또는 반응물질 가스의 플로우 레이트를 조절하거나 중단하기 위한 인스트럭션들, 및 캐리어 가스 또는 퍼지 가스의 플로우 레이트를 조절하기 위한 인스트럭션들, 및 제 2 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 3 레시피 페이즈는 질소와 같은 제 2 반응물질 가스의 플로우 레이트를 조절하기 위한 인스트럭션들, 제 3 레시피 페이즈 동안 플라즈마를 점화하기 위한 인스트럭션들, 캐리어 또는 퍼지 가스의 플로우 레이트를 조절하기 위한 인스트럭션들, 및 제 3 레시피 페이즈를 위한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 4, 후속하는 레시피 페이즈는 불활성 가스 및/또는 반응물질 가스의 플로우 레이트를 조절하거나 중단하기 위한 인스트럭션들, 및 캐리어 가스 또는 퍼지 가스의 플로우 레이트를 설정하기 위한 인스트럭션들, 및 제 4 레시피 페이즈에 대한 시간 지연 인스트럭션들을 포함할 수도 있다. 이들 레시피 페이즈들은 개시된 실시 예들의 범위 내에서 임의의 적합한 방식으로 더 세분되고 그리고/또는 반복될 수도 있다는 것이 인식될 것이다. 일부 실시 예들에서, 제어기 (450) 는 도 5의 시스템 제어기 (550) 에 대해 이하에 기술된 임의의 피처들을 포함할 수도 있다.
상기 기술된 바와 같이, 하나 이상의 프로세스 스테이션들이 멀티-스테이션 프로세싱 툴에 포함될 수도 있다. 도 5는 인바운드 로드록 (502) 및 아웃바운드 로드록 (504) 을 갖는 멀티-스테이션 프로세싱 툴 (500) 의 실시 예의 개략도를 도시하고, 인바운드 로드록 (502) 및 아웃바운드 로드록 (504) 중 하나 또는 모두는 리모트 플라즈마 소스를 포함할 수도 있다. 대기압에서 로봇 (506) 은, 카세트로부터 포드 (508) 를 통해 로딩된 웨이퍼들을 인바운드 로드록 (502) 으로 대기 포트 (510) 를 통해 이동시키도록 구성된다. 웨이퍼는 인바운드 로드록 (502) 내의 페데스탈 (512) 상에 로봇 (506) 에 의해 배치되고, 대기 포트 (510) 는 폐쇄되고, 로드록은 펌프 다운된다 (pump down). 인바운드 로드록 (502) 이 리모트 플라즈마 소스를 포함하면, 웨이퍼는 프로세싱 챔버 (514) 내로 도입되기 전에 로드록 내에서 리모트 플라즈마 처리에 노출될 수도 있다. 또한, 웨이퍼는 또한 예를 들어, 수분 및 흡착된 가스들을 제거하기 위해 인바운드 로드록 (502) 내에서 또한 가열될 수도 있다. 다음에, 프로세싱 챔버 (514) 로의 챔버 이송 포트 (516) 가 개방되고, 또 다른 로봇 (518) 은 프로세싱을 위해 프로세싱 스테이션들 (580, 582, 584) 또는 프로세싱 스테이션 (590) 으로의 로딩 스테이션 중 하나에 웨이퍼를 배치한다. 도 5에 도시된 실시 예는 로드록들을 포함하지만, 일부 실시 예들에서, 프로세스 스테이션 내로 웨이퍼의 직접 진입이 제공될 수도 있다는 것이 인식될 것이다.
도시된 프로세싱 챔버 (514) 는 4 개의 프로세스 스테이션들 (580, 582, 584, 및 590) 을 포함한다. 스테이션 (590) 은 제거 가능한 모듈일 수도 있고 한번에 2 개 이상의 기판을 프로세싱하는데 적합할 수도 있다. 이 예에서, 스테이션 (590) 은 도 5에 도시된 실시 예에서 1 내지 4로 번호가 붙여진 4 개의 서브스테이션들을 포함한다.
스테이션 (580, 582, 584, 및 1, 2, 3, 및 4 각각) 각각은 가열된 페데스탈, 및 가스 라인 유입구를 가질 수도 있다. 일부 실시 예들에서, 프로세스 스테이션 각각이 상이한 목적 또는 복수의 목적들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시 예들에서, 프로세스 스테이션 (580) 은 기판을 에칭하기 위해 사용될 수도 있고, 프로세스 스테이션 (582) 은 기판을 세정하기 위해 사용될 수도 있고, 그리고 프로세스 스테이션 (584) 은 PP-PECVD를 수행하기 위해 사용될 수도 있다. 프로세스 스테이션 (590) 은 PEALD를 수행하도록 사용될 수도 있다. 프로세스 스테이션들은 PP-PECVD, ALD, 및 플라즈마-강화된 ALD 프로세스 모드들 사이에서 스위칭 가능할 수도 있다. 부가적으로 또는 대안적으로, 일부 실시 예들에서, 프로세싱 챔버 (514) 는 ALD 및 PEALD 프로세스 스테이션들에서 하나 이상의 매칭된 쌍들을 포함할 수도 있다. 도시된 프로세싱 스테이션 (590) 은 4 개의 서브스테이션들을 포함하지만, 본 개시에 따른 프로세싱 챔버는 임의의 적합한 수의 서브스테이션들을 가질 수도 있다는 것이 이해될 것이다. 부가적으로, 멀티-스테이션 프로세싱 툴 (500) 이 4 개의 스테이션들 (580, 582, 584, 590) 을 포함하지만, 일부 실시 예들에서, 장치는 스테이션 각각이 이동식이거나 수정 가능한 모듈일 수도 있기 때문에 4 개보다 많거나 적은 스테이션들을 포함할 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시 예들에서, 프로세싱 챔버는 5 개 이상의 스테이션들을 가질 수도 있는 반면, 다른 실시 예들에서 프로세싱 챔버는 3 개 이하의 스테이션들을 가질 수도 있다.
도 5는 멀티-스테이션 프로세싱 툴 (500) 내에서 웨이퍼들을 이송하기 위한 웨이퍼 핸들링 시스템 (518) 의 실시 예를 도시한다. 일부 실시 예들에서, 웨이퍼 핸들링 시스템은 다양한 프로세스 스테이션들 사이 그리고/또는 프로세스 스테이션과 로드록 사이에서 웨이퍼들을 이송할 수도 있다. 부가적으로, 프로세스 스테이션 (590) 은 또 다른 로딩 스테이션 (562) 으로부터 프로세스 스테이션 (590) 으로 웨이퍼를 이동시키기 위해 사용된 별도의 웨이퍼 핸들링 시스템 (560) 을 포함할 수도 있다. 임의의 적합한 웨이퍼 핸들링 시스템이 채용될 수도 있다는 것이 인식될 것이다. 비-제한적인 예들은 웨이퍼 캐로절들 (carousels) 및 웨이퍼 핸들링 로봇들을 포함한다.
다양한 실시 예들에서, 다양한 스테이션들의 통합은 풋프린트 감소 문제들, 및 상이한 압력들에서 동작하는 상이한 프로세싱 모듈들로 웨이퍼들을 이송하는 능력의 토글링을 처리할 수도 있다. 일부 실시 예들에서, 커스텀 미니 이송 스테이션들은 압력을 신속하게 순환적으로 상승 및 하강시키는 프로세스 모듈들과 메인 툴 사이에 존재할 수도 있다.
도 5는 또한 프로세스 툴 (500) 의 프로세스 조건들 및 하드웨어 상태들을 제어하도록 채용된 시스템 제어기 (550) 의 실시 예를 도시한다. 시스템 제어기 (550) 는 하나 이상의 메모리 디바이스들 (556), 하나 이상의 대용량 저장 디바이스들 (554), 및 하나 이상의 프로세서들 (552) 을 포함할 수도 있다. 프로세서 (552) 는 CPU 또는 컴퓨터, 아날로그 입력/출력 연결부 및/또는 디지털 입력/출력 연결부, 스텝퍼 모터 제어 보드들, 등을 포함할 수도 있다.
일부 실시 예들에서, 시스템 제어기 (550) 는 프로세스 장치 (500) 의 모든 액티비티들을 제어한다. 시스템 제어기 (550) 는 대용량 저장 디바이스 (554) 에 저장되고 메모리 디바이스 (556) 내로 로딩되어 프로세서 (552) 상에서 실행되는 시스템 제어 소프트웨어 (558) 를 실행한다. 대안적으로, 제어 로직은 제어기 (550) 에 하드코딩될 수도 있다. ASICs (Applications Specific Integrated Circuits), PLDs (Programmable Logic Devices) (예를 들어, field-programmable gate arrays, 또는 FPGAs) 등이 이들 목적들을 위해 사용될 수도 있다. 이하의 논의에서, "소프트웨어" 또는 "코드"가 사용될 때마다, 기능적으로 비슷한 하드코딩된 로직이 그 자리에 사용될 수도 있다. 시스템 제어 소프트웨어 (558) 는 타이밍, 가스의 혼합물, 가스 플로우 레이트들, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 웨이퍼 온도, 타깃 전력 레벨들, RF 전력 레벨들, 기판, 페데스탈, 척 및/또는 서셉터 (susceptor) 위치, 및 프로세스 툴 (500) 에 의해서 수행되는 특정한 프로세스의 다른 파라미터들을 포함할 수도 있다. 시스템 제어 소프트웨어 (558) 는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 프로세스들을 실행하는데 사용된 프로세스 툴 컴포넌트들의 동작을 제어하도록 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 객체들이 작성될 수도 있다. 시스템 제어 소프트웨어 (558) 는 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다.
일부 실시 예들에서, 시스템 제어 소프트웨어 (558) 는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (Input/Output Control) 시퀀싱 인스트럭션들을 포함할 수도 있다. 시스템 제어기 (550) 와 연관된 대용량 저장 디바이스 (554) 및/또는 메모리 디바이스 (556) 에 저장된 다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시 예들에서 채용될 수도 있다. 이 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 (positioning) 프로그램, 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램, 및 플라즈마 제어 프로그램을 포함한다.
기판 포지셔닝 프로그램은 페데스탈 (518) 상에 기판을 로딩하고 기판과 프로세스 툴 (500) 의 다른 부분들 사이의 간격을 제어하도록 사용된 프로세스 툴 컴포넌트들에 대한 프로그램 코드를 포함할 수도 있다.
프로세스 가스 제어 프로그램은 가스 조성 (예를 들어, 본 명세서에 기술된 바와 같은 요오드-함유 실리콘 전구체 가스들, 및 질소-함유 가스들, 캐리어 가스들 및 퍼지 가스들) 및 플로우 레이트들을 제어하기 위한 코드 그리고 선택가능하게 프로세스 스테이션 내 압력을 안정화하기 위해 증착 전에 하나 이상의 프로세스 스테이션들 내로 가스를 흘리기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램이 예를 들어, 프로세스 스테이션의 배기 시스템의 쓰로틀 밸브를 조절함으로써, 프로세스 스테이션 내 압력, 프로세스 스테이션 내로 가스 플로우, 등을 제어하기 위한 코드를 포함할 수도 있다.
히터 제어 프로그램은 기판을 가열하도록 사용되는 가열 유닛으로의 전류를 제어하기 위한 코드를 포함할 수도 있다. 대안적으로, 가열기 제어 프로그램은 기판으로 헬륨과 같은 열 전달 가스의 전달을 제어할 수도 있다.
플라즈마 제어 프로그램은 본 명세서의 실시 예들에 따라 하나 이상의 프로세스 스테이션들의 프로세스 전극들로 인가된 RF 전력 레벨들을 설정하기 위한 코드를 포함할 수도 있다.
압력 제어 프로그램은 본 명세서의 실시 예에 따라 반응 챔버 내 압력을 유지하기 위한 코드를 포함할 수도 있다.
일부 실시 예들에서, 시스템 제어기 (550) 와 연관된 사용자 인터페이스가 있을 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (550) 에 의해 조정된 파라미터들은 프로세스 조건들에 관련될 수도 있다. 비제한적인 예들은 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, (RF 바이어스 전력 레벨들과 같은) 플라즈마 조건들, 등을 포함한다. 이들 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는 레시피의 형태로 사용자들에게 제공될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (550) 의 아날로그 입력 연결부 및/또는 디지털 입력 연결부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세스 툴 (500) 의 아날로그 출력 연결부 및 디지털 출력 연결부 상에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비한정적인 예들은 질량 유량 제어기들, (마노미터들 (manometers) 과 같은) 압력 센서들, 써모커플들 (thermocouples), 등을 포함한다. 적절하게 프로그래밍된 피드백 및 제어 알고리즘들이 프로세스 조건들을 유지하기 위해 이들 센서들로부터 데이터로 사용될 수도 있다.
시스템 제어기 (550) 는 상기 기술된 증착 프로세스들을 구현하기 위한 프로그램 인스트럭션들을 제공할 수도 있다. 프로그램 인스트럭션들은 DC 전력 레벨, RF 바이어스 전력 레벨, 압력, 온도, 등과 같은 다양한 프로세스 파라미터들을 제어할 수도 있다. 인스트럭션들은 본 명세서에 기술된 다양한 실시 예들에 따라 캡슐화 이중층의 인시츄 증착을 동작시키도록 파라미터들을 제어할 수도 있다.
시스템 제어기 (550) 는 통상적으로 장치가 개시된 실시 예들에 따른 방법을 수행하도록 인스트럭션들을 실행하게 구성된 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 개시된 실시 예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션을 담는 머신-판독가능 매체가 시스템 제어기 (550) 에 커플링될 수도 있다.
일부 구현예들에서, 시스템 제어기 (550) 는 상기 기술된 예들의 일부일 수도 있는, 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에, 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부분들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 시스템 제어기 (550) 는, 시스템의 프로세싱 조건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 시스템 제어기 (550) 는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드 포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSPs), ASICs (Application Specific Integrated Circuits) 로서 규정되는 칩들, 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 시스템 제어기 (550) 로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시 예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
시스템 제어기 (550) 는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합인 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 시스템 제어기 (550) 는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현재 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 메트릭들을 조사하고, 현재 프로세싱의 파라미터들을 변경하고, 현재 프로세싱에 후속하는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하도록 시스템에 대한 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 시스템 제어기 (550) 는 하나 이상의 동작들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 시스템 제어기 (550) 가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상기 기술된 바와 같이, 시스템 제어기 (550) 는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공동의 목적을 향해 함께 네트워킹되고 작동되는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의 일 예는 챔버 상의 프로세스를 제어하도록 조합되는 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD 챔버 또는 모듈, CVD 챔버 또는 모듈, ALD 챔버 또는 모듈, ALE (Atomic Layer Etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 시스템 제어기 (550) 는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
본 명세서에 개시된 방법들을 수행하기 위한 적절한 장치는 2011 년 4 월 11일 출원되고 명칭이 "PLASMA ACTIVATED CONFORMAL FILM DEPOSITION"인 미국 특허 출원 번호 제 13/084,399 호 (현재 미국 특허 제 8,728,956 호); 및 2011 년 4 월 11일 출원된 명칭이 "SILICON NITRIDE FILMS AND METHODS"인 제 13/084,305 호에서 더 논의되고 기술되고, 이들 각각은 그 전체가 본 명세서에 인용된다.
본 명세서에 기술된 장치/프로세스는 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조 또는 제작을 위해 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그러한 것은 아니지만, 이러한 툴들/프로세스들은 공통 제조 설비에서 함께 사용되거나 수행될 것이다. 막의 리소그래픽 패터닝은 통상적으로 동작 각각이 다수의 가능한 툴들을 사용하여 인에이블되는 이하의 동작들: (1) 스핀온 (spin-on) 툴 또는 스프레이온 (spray-on) 툴을 사용하여 워크피스, 즉, 기판 상에 포토레지스트를 도포하는 동작; (2) 핫 플레이트 또는 퍼니스 또는 UV 경화 툴을 사용하여 포토레지스트를 경화하는 동작; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광선 또는 UV 또는 x-선 광에 포토레지스트를 노출시키는 동작; (4) 습식 벤치와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 레지스트를 패터닝하도록 레지스트를 현상하는 동작; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 아래에 놓인 막 또는 워크피스 내로 레지스트 패턴을 전사하는 동작; 및 (5) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 동작 중 일부 또는 전부를 포함한다.
실험
실험 1
기판 상의 상 변화 재료의 스택들은 에칭 및 세정 후에 40 Å의 실리콘 나이트라이드를 증착하기 위해 60 초 동안 디요오드실란 및 질소 플라즈마의 교번하는 펄스들에 노출된다. 약 37.2 Å의 두께를 갖는 스택들 사이의 하단부에서의 증착 및 약 24.8 Å의 두께를 갖는 피처들의 상단부에서의 증착으로, 이 패터닝된 기판 위의 재료의 전체 컨포멀성이 관찰되었다. 일부 상 변화 재료 손상이 막의 TEM 이미지에서 관찰되었다.
에칭 및 세정 후 기판 상의 상 변화 재료의 스택들은 25 Å의 실리콘 나이트라이드를 증착하기 위한 지속 기간 동안 ON 페이즈와 OFF 페이즈 사이에서 플라즈마를 펄싱하는 동안 실란 가스 및 질소 가스에 노출되어, 피처들의 상단부들에서 약 12 내지 15 Å의 증착과 함께 상 변화 재료 상에 약 5 내지 7 Å의 증착을 발생시킨다. 이어서 이 기판은 40 Å의 실리콘 나이트라이드를 증착하기 위해 60 초 동안 디요오드실란 및 질소 플라즈마의 교번에 노출된다. 발생된 기판은 TEM 이미지들에 의해 관찰된 바와 같이 상 변화 재료에 대한 손상을 발생시키지 않는다.
실험 2
펄싱된 플라즈마 PECVD 실리콘 나이트라이드 막들의 3 개의 상이한 듀티 사이클들에 대해 실험이 수행되었다. 습식 에칭 레이트는 희불산에서 평가되었다. 제 1 실리콘 나이트라이드 막은 100 ％ 듀티 사이클 (펄싱되지 않은 연속적인 플라즈마) 로 증착되고, 이는 26.2의 실리콘 옥사이드와 비교하여 습식 에칭 레이트 비를 발생시킨다. 이에 비해, 30 ％ 듀티 사이클 펄스들로 증착된 제 2 막은 약 5.3의 습식 에칭 레이트 비를 발생시키고, 15 ％ 듀티 사이클 펄스들로 증착된 제 3 막은 약 4.3의 습식 에칭 레이트 비를 발생시킨다. 이러한 결과들은 도 6에 도시된다. 이들 결과들은 펄싱없이 증착된 고 습식 에칭 레이트 실리콘 나이트라이드 막들과 비교하여 PP-PECVD를 사용하여 습식 에칭 레이트를 감소시키기 위한 극적인 개선을 나타낸다. 실험 결과들은 습식 에칭 레이트 감소가 듀티 사이클 및 막 종속이라는 것을 보여준다.
결론
전술한 실시 예들이 이해의 명확성의 목적들을 위해 다소 상세히 기술되었지만, 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 실시 예들의 프로세스들, 시스템들, 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 이에 따라, 본 실시 예들은 예시적이고, 제한적이지 않은 것으로 간주될 것이며, 실시 예들은 본 명세서에 주어진 세부사항들로 한정되지 않을 것이다. 부가적으로, 본 명세서에 인용된 범위들은 일부 실시 예들에서 범위들의 종료 값들을 포함하는 것으로 이해된다.

Claims (10)

  1. 칼코게나이드 재료의 하나 이상의 노출된 층들을 포함하는 기판을 제공하는 단계;
    상기 칼코게나이드 재료의 하나 이상의 노출된 층들을 펄싱된 할로겐-프리 (halogen-free) 플라즈마에 노출시킴으로써 제 1 실리콘 나이트라이드 층을 증착하는 단계; 및
    상기 제 1 실리콘 나이트라이드 층을 증착한 후, 할로겐-함유 실리콘-함유 전구체 및 질소-함유 반응물질의 교번하는 펄스들을 사용하는 원자 층 증착에 의해 상기 제 1 실리콘 나이트라이드 층 상에 제 2 실리콘 나이트라이드 층을 증착하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 제 1 실리콘 나이트라이드 층은 펄싱된 플라즈마-강화된 화학적 기상 증착 (pulsed plasma plasma-enhanced chemical vapor deposition) 을 사용하여 증착되는, 방법.
  3. 제 1 항에 있어서,
    상기 제 1 실리콘 나이트라이드 층은 상기 제 2 실리콘 나이트라이드 층이 상기 칼코게나이드 재료의 상기 하나 이상의 노출된 층들 위에 증착될 때 상기 칼코게나이드 재료의 상기 하나 이상의 노출된 층들의 손상을 방지하는, 방법.
  4. 제 1 항에 있어서,
    상기 펄싱된 할로겐-프리 플라즈마는 실란 전구체 및 암모니아를 포함하는 분위기에서 점화되는, 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 할로겐-프리 플라즈마는 약 5 ％ 내지 약 20 ％의 듀티 사이클로 펄싱되는, 방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 실리콘 나이트라이드 층을 증착한 후 그리고 상기 제 2 실리콘 나이트라이드 층을 증착하기 전에, 상기 제 1 실리콘 나이트라이드 층을 치밀화하기 위해 상기 제 1 실리콘 나이트라이드 층을 후-처리 플라즈마 (post-treatment plasma) 에 노출하는 단계를 더 포함하는, 방법.
  7. 기판들을 프로세싱하기 위한 방법에 있어서,
    칼코게나이드 재료의 하나 이상의 노출된 층들을 포함하는 기판을 제공하는 단계;
    상기 칼코게나이드 재료의 상기 하나 이상의 노출된 층들 직상에 제 1 밀도를 갖는 제 1 실리콘 나이트라이드 층을 증착하는 단계; 및
    상기 제 1 밀도를 갖는 상기 제 1 실리콘 나이트라이드 층 위에 제 2 밀도를 갖는 제 2 실리콘 나이트라이드 층을 증착하는 단계에 의해,
    상기 칼코게나이드 재료 위에 상기 제 1 밀도를 갖는 상기 제 1 실리콘 나이트라이드 층 및 상기 제 2 밀도를 갖는 상기 제 2 실리콘 나이트라이드 층을 포함하는 캡슐화 이중층 (encapsulation bilayer) 을 형성하는 단계를 포함하고,
    상기 제 1 밀도는 상기 제 2 밀도보다 작고, 그리고
    상기 제 1 실리콘 나이트라이드 층은 상기 칼코게나이드 재료의 하나 이상의 노출된 층들과 상기 제 2 실리콘 나이트라이드 층 사이에 위치되는, 기판 프로세싱 방법.
  8. 제 7 항에 있어서,
    상기 제 1 실리콘 나이트라이드 층은 펄싱된 플라즈마에 상기 칼코게나이드 재료의 하나 이상의 노출된 층들을 노출함으로써 증착되는, 기판 프로세싱 방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 제 1 실리콘 나이트라이드 층을 증착한 후 그리고 상기 제 2 실리콘 나이트라이드 층을 증착하기 전에, 상기 제 1 실리콘 나이트라이드 층을 상기 제 1 밀도와 상기 제 2 밀도 사이의 밀도로 치밀화하기 위해 상기 제 1 실리콘 나이트라이드 층을 후-처리 플라즈마에 노출하는 단계를 더 포함하는, 기판 프로세싱 방법.
  10. 기판들을 프로세싱하기 위한 장치에 있어서,
    반도체 기판 상에 스택들의 칼코게나이드 재료들의 패턴을 형성하도록 칼코게나이드 재료들의 하나 이상의 층들을 갖는 상기 반도체 기판을 에칭하기 위한 에칭 모듈;
    펄싱된 플라즈마-강화된 화학적 기상 증착 및 플라즈마-강화된 원자 층 증착을 사용하여 상기 반도체 기판 상에 캡슐화 이중층을 증착하기 위한 증착 모듈; 및
    진공을 파괴하지 않고 상기 에칭 모듈과 상기 증착 모듈 사이에서 상기 반도체 기판을 이송하기 위한 웨이퍼 이송 툴을 포함하는, 기판 프로세싱 장치.
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