KR20210027704A

KR20210027704A - 표시 장치

Info

Publication number: KR20210027704A
Application number: KR1020190108346A
Authority: KR
Inventors: 이대근
Original assignee: 삼성디스플레이 주식회사
Priority date: 2019-09-02
Filing date: 2019-09-02
Publication date: 2021-03-11

Abstract

표시 장치가 제공된다. 상기 표시 장치는 표시 영역, 및 상기 표시 영역 주변에 배치된 패드 영역을 포함하는 표시 패널; 및 상기 패드 영역에 부착되는 회로 기판을 포함하되, 상기 패드 영역은 상기 표시 영역을 지나는 제1 신호 배선과 전기적으로 연결된 적어도 하나의 패널 신호 배선 , 및 상기 제1 신호 배선과 분리된 적어도 하나의 패널 얼라인 마크를 포함하고, 상기 회로 기판은 상기 패널 신호 배선과 접속되는 리드 신호 배선, 및 상기 패널 얼라인 마크와 접속되는 리드 얼라인 마크를 포함하고, 상기 회로 기판은 구동 집적 회로, 및 상기 구동 집적 회로와 상기 리드 신호 배선을 전기적으로 연결하는 제2 신호 배선을 더 포함하며, 상기 리드 얼라인 마크는 상기 제2 신호 배선과 분리되며,
상기 패널 얼라인 마크의 평면상 크기는 상기 리드 얼라인 마크의 평면상 크기보다 크다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것이다.

표시 장치는 데이터를 시각적으로 표시하는 장치이다. 이러한 표시 장치는 표시 영역과 비표시 영역으로 구획된 기판을 포함한다. 상기 표시 영역에서 상기 기판 상에는 복수의 화소가 배치되며, 상기 비표시 영역에서 상기 기판 상에는 복수의 패드(pad) 등이 배치된다. 상기 복수의 패드에는 구동 회로 등이 장착된 가요성 필름(COF Film) 등이 결합되어 상기 화소에 구동 신호를 전달한다.

상기 가요성 필름은 상기 복수의 패드와 결합되는 복수의 리드들을 포함하고, 각 리드는 서로 분리된 패드에 본딩될 수 있다. 상기 본딩은 초음파 본딩 공정으로 이루어질 수 있다.

다만, 상기 가요성 필름의 상기 패드에 부착되는 부착부가 충분한 영역을 갖고 형성되지 않는 경우, 상기 가요성 필름과 상기 패드가 배치된 상기 비표시 영역 간 부착이 약할 수 있다. 특히, 패널 및 리드의 얼라인 마크가 배치되는 영역에서 이들이 결합되지 않으면 상기 리드 및 상기 패드가 결합된 영역보다 전반적으로 두께 차이가 발생하여 가요성 필름의 휨 현상이 발생할 수 있다.

본 발명이 해결하고자 하는 과제는 표시 패널과 가요성 인쇄 회로 필름 간의 부착력을 높이고, 가요성 인쇄 회로 필름의 휨 현상이 방지된 표시 장치를 제공하는데 있다.

본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역, 및 상기 표시 영역 주변에 배치된 패드 영역이 정의된 베이스 기판; 상기 베이스 기판의 상기 패드 영역 상에 배치된 복수의 패널 패드; 및 상기 베이스 기판의 상기 패드 영역 상에 부착된 인쇄 회로 기판을 포함하고, 상기 인쇄 회로 기판은 복수의 회로 패드를 포함하고, 상기 복수의 패널 패드는 제1 패널 얼라인 마크를 포함하고, 상기 복수의 회로 패드는 상기 제1 패널 얼라인 마크보다 평면상 크기가 큰 제1 리드 얼라인 마크를 포함하고, 상기 제1 패널 얼라인 마크와 상기 제1 리드 얼라인 마크는 직접 접속된다.

상기 표시 영역, 및 상기 패드 영역을 지나는 제1 신호 배선을 더 포함하고, 상기 인쇄 회로 기판은 구동 집적 회로, 및 사익 구동 집적 회로와 연결된 제2 신호 배선을 더 포함하고, 상기 패널 얼라인 마크는 상기 제1 신호 배선과 분리되고, 상기 리드 얼라인 마크는 상기 제2 신호 배선과 분리될 수 있다.

상기 복수의 회로 패드는 제1 방향을 따라 연장된 제1 리드 신호 배선, 및 제1 리드 신호 배선을 사이에 두고 상기 제1 리드 얼라인 마크와 이격된 제2 리드 얼라인 마크를 더 포함하고, 상기 패널 패드는 상기 제1 리드 신호 배선과 대응되고 상기 제1 방향을 따라 연장된 제1 패널 신호 배선을 더 포함하고, 상기 제1 리드 신호 배선과 상기 제1 패널 신호 배선은 전기적으로 연결될 수 있다.

상기 복수의 회로 패드는 상기 제1 리드 배선과 상기 제2 리드 얼라인 마크 사이에 배치된 제2 리드 신호 배선을 더 포함하고, 상기 패널 패드는 상기 제2 리드 신호 배선과 대응되는 제2 패널 신호 배선을 포함하되, 상기 제2 리드 신호 배선과 상기 제2 패널 신호 배선은 전기적으로 연결될 수 있다.

상기 복수의 패널 패드는 평면상 상기 제1 패널 신호 배선과 상기 제1 리드 얼라인 마크 사이에 배치되고 상기 제1 방향을 따라 연장된 제1 패널 더미 배선을 더 포함하고, 상기 제1 패널 얼라인 마크는 상기 제1 패널 더미 배선과 물리적으로 연결되고 상기 제1 방향과 교차하는 제2 방향을 따라 연장될 수 있다.

상기 복수의 패널 패드는 평면상 상기 제2 패널 신호 배선과 상기 제2 리드 얼라인 마크 사이에 배치되고 상기 제1 방향을 따라 연장된 제2 패널 더미 배선, 및 상기 제2 패널 더미 배선과 물리적으로 연결되고 상기 제2 방향을 따라 연장된 제2 패널 얼라인 마크를 더 포함하고, 상기 제2 패널 얼라인 마크는 상기 제2 리드 얼라인 마크와 직접 접속될 수 있다.

상기 복수의 회로 패드는 상기 제1 패널 더미 배선과 대응되는 제1 리드 더미 배선, 및 상기 제2 패널 더미 배선과 대응되는 제2 리드 더미 배선을 더 포함할 수 있다.

상기 복수의 회로 패드는 상기 제1 리드 더미 배선과 상기 제1 리드 얼라인 마크 사이에 배치된 제3 리드 더미 배선, 및 상기 제2 리드 더미 배선과 상기 제2 리드 얼라인 마크 사이에 배치된 제4 리드 더미 배선을 더 포함할 수 있다.

상기 제3 리드 더미 배선은 상기 제1 패널 얼라인 마크와 부분적으로 중첩 배치되어 직접 접속되고, 상기 제4 리드 더미 배선은 상기 제2 패널 얼라인 마크와 부분적으로 중첩 배치되어 직접 접속될 수 있다.

상기 제1 리드 얼라인 마크는 상기 제1 방향으로 만입된 만입부를 포함하고, 상기 제1 패널 얼라인 마크는 상기 만입부와 중첩 배치될 수 있다.

상기 제1 얼라인 마크는 상기 제1 리드 신호 배선을 향해 돌출된 돌출부를 포함하고, 상기 제1 패널 얼라인 마크는 상기 돌출부와 중첩 배치될 수 있다.

상기 제1 리드 얼라인 마크의 주변에 배치된 아일랜드 패턴을 더 포함하고, 상기 제1 패널 얼라인 마크는 상기 아일랜드 패턴과 중첩 배치되고, 직접 접속될 수 있다.

상기 표시 장치는 상기 제1 리드 얼라인 마크의 상기 제1 방향과 교차하는 제2 방향 일측에 배치된 리드 아일랜드 패턴, 및 상기 제1 패널 얼라인 마크의 상기 제2 방향 일측에 배치된 패널 아일랜드 패턴을 더 포함하고, 상기 패널 아일랜드 패턴과 상기 리드 아일랜드 패턴은 두께 방향으로 중첩 배치되고, 직접 접속될 수 있다.

상기 제1 리드 얼라인 마크는 상기 제1 패널 얼라인 마크와 두께 방향으로 중첩하는 제1 영역, 및 상기 제1 영역의 주변에 위치한 제2 영역을 포함하고, 상기 제1 영역에서 상기 제1 패널 얼라인 마크와 상기 제1 리드 얼라인 마크는 직접 접속되고, 상기 제2 영역에서 상기 제1 리드 얼라인 마크의 표면에 스크레치를 더 포함할 수 있다.

상기 제1 영역의 상기 제1 리드 얼라인 마크의 표면의 거칠기는 상기 제2 영역의 상기 제1 리드 얼라인 마크의 표면의 거칠기보다 작을 수 있다.

상기 제1 패널 얼라인 마크와 상기 제1 리드 얼라인 마크는 초음파 접합될 수 있다.

상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 표시 영역, 및 상기 표시 영역 주변에 배치된 패드 영역이 정의된 베이스 기판; 상기 베이스 기판의 상기 패드 영역 상에 배치된 복수의 패널 패드; 및 상기 베이스 기판의 상기 패드 영역 상에 부착된 인쇄 회로 기판을 포함하고, 상기 인쇄 회로 기판은 복수의 회로 패드를 포함하고, 상기 복수의 패널 패드는 제1 패널 얼라인 마크, 및 제1 방향을 따라 연장되고 상기 제1 패널 얼라인 마크의 상기 제1 방향과 교차하는 제2 방향의 일측에 위치한 제1 패널 신호 배선을 포함하고, 상기 복수의 회로 패드는 상기 제1 패널 얼라인 마크보다 평면상 크기가 큰 제1 리드 얼라인 마크, 및 상기 제1 방향을 따라 연장되고 상기 제1 리드 얼라인 마크의 상기 제2 방향의 일측에 위치한 제1 리드 신호 배선을 포함하고, 상기 제1 패널 얼라인 마크와 상기 제1 리드 얼라인 마크는 직접 접속되고, 상기 제1 리드 신호 배선과 상기 제1 패널 신호 배선은 직접 접속되되, 상기 제1 리드 얼라인 마크와 그에 대응되는 상기 제1 패널 얼라인 마크의 두께의 합은 상기 제1 리드 신호 배선과 그에 대응되는 상기 제1 패널 신호 배선의 두께의 합과 동일하다.

상기 제1 패널 신호 배선과 상기 제1 리드 신호 배선은 초음파 접합될 수 있다.

상기 제1 리드 얼라인 마크와 상기 제1 리드 신호 배선은 동일층에 배치되고, 상기 제1 패널 얼라인 마크와 상기 제1 패널 신호 배선은 동일층에 배치될 수 있다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 실시예들에 의하면 표시 패널과 가요성 인쇄 회로 필름 간의 부착력을 높일 수 있는 표시 장치를 제공할 수 있다.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 일 실시예에 따른 표시 장치의 평면 배치도이다.
도 2는 일 실시예에 따른 표시 장치의 단면도이다.
도 3은 도 2의 초음파 본딩 장치의 확대도이다.
도 4는 일 실시예에 따른 표시 패널의 패널 패드 영역의 평면 배치도이다.
도 5는 일 실시예에 따른 제1 회로 기판의 평면 배치도이다.
도 6은 일 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.
도 7은 도 6의 VI- VI' 선을 따라 자른 단면도이다.
도 8은 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.
도 9는 도 8의 Ⅸ-Ⅸ' 선을 따라 자른 단면도이다.
도 10은 다른 실시예에 따른 표시 패널의 패널 패드 영역의 평면 배치도이다.
도 11은 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.
도 12는 또 다른 실시예에 따른 표시 패널의 패널 패드 영역의 평면 배치도이다.
도 13은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.
도 14는 또 다른 실시예에 따른 표시 패널의 패널 패드 영역의 평면 배치도이다.
도 15는 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.
도 16은 다른 실시예에 따른 제1 회로 기판의 평면 배치도이다.
도 17은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.
도 18은 또 다른 실시예에 따른 제1 회로 기판의 평면 배치도이다.
도 19는 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.
도 20은 또 다른 실시예에 따른 제1 회로 기판의 평면 배치도이다.
도 21은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.
도 22는 또 다른 실시예에 따른 표시 패널의 패널 패드 영역의 평면 배치도이다.
도 23은 또 다른 실시예에 따른 제1 회로 기판의 평면 배치도이다.
도 24는 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.
도 25는 또 다른 실시예에 따른 제1 회로 기판의 평면 배치도이다.
도 26은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.
도 27은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역의 평면 배치도이다.
도 28은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.
도 29는 또 다른 실시예에 따른 표시 패널의 패널 패드 영역의 평면 배치도이다.
도 30은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.
도 31은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역의 평면 배치도이다.
도 32는 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.
도 33은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역의 평면 배치도이다.
도 34는 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.
도 35는 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.
도 36은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.
도 37은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.
도 38은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역의 평면 배치도이다.
도 39는 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.
도 40은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다른 형태로 구현될 수도 있다. 즉, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.

명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.

이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.

표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 표시 장치는 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 및 스마트 워치, 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia PCAyer), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기 뿐만 아니라 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷 등의 다양한 제품의 표시 화면으로 사용될 수 있다.

도 1은 일 실시예에 따른 표시 장치의 평면 배치도이다.

도 1을 참조하면, 표시 장치(1)는 화상을 표시하는 표시 패널(100), 표시 패널(100)의 하부에 배치되는 패널 하부 시트(200), 표시 패널(100)과 연결되는 제1 회로 기판(300) 및 제1 회로 기판(300)과 연결되고 패널 하부 시트(200)의 하면에 부착되는 제2 회로 기판(400)을 포함할 수 있다.

표시 패널(100)은 예를 들어, 유기 발광 표시 패널이 적용될 수 있다. 이하의 실시예에서는 표시 패널(100)로서 유기 발광 표시 패널이 적용된 경우를 예시하지만, 이에 제한되지 않고, 액정 디스플레이(LCD), 퀀텀닷 유기 발광 표시 패널(QD-OLED), 퀀텀닷 액정 디스플레이(QD-LCD), 마이크로 엘이디(Micro LED) 등 다른 종류의 표시 패널이 적용될 수도 있다.

표시 패널(100)은 화상을 표시하는 표시 영역(DA)과, 표시 영역(DA)의 주변에 배치된 비표시 영역(NA)을 포함한다. 표시 영역(DA)은 평면상 모서리가 수직인 직사각형 또는 모서리가 둥근 직사각형 형상일 수 있다. 표시 영역(DA)은 단변과 장변을 가질 수 있다. 표시 영역(DA)의 단변은 제1 방향(DR1)으로 연장된 변일 수 있다. 표시 영역(DA)의 장변은 제2 방향(DR2)으로 연장된 변일 수 있다. 다만, 표시 영역(DA)의 평면 형상은 직사각형에 제한되는 것은 아니고, 원형, 타원형이나 기타 다양한 형상을 가질 수 있다. 비표시 영역(NA)은 표시 영역(DA)의 양 단변 및 양 장변에 인접 배치될 수 있다. 이 경우, 표시 영역(DA)의 모든 변을 둘러싸고, 표시 영역(DA)의 테두리를 구성할 수 있다. 다만, 이에 제한되지 않고 비표시 영역(NA)은 표시 영역(DA)의 양 단변 또는 양 장변에만 인접 배치될 수도 있다.

비표시 영역(NA)은 표시 패널(100)의 제2 방향(DR2) 일측에 패널 패드 영역(P_PA)을 더 포함할 수 있다. 표시 패널(100)은 적어도 하나의 패널 신호 배선 및 패널 얼라인 마크들을 포함할 수 있다. 상기 패널 신호 배선, 및 상기 패널 얼라인 마크는 패널 패드 영역(P_PA)에 배치될 수 있다.

표시 패널(100)의 패널 패드 영역(P_PA)의 상면 상에는 제1 회로 기판(300)이 배치될 수 있다.

제1 회로 기판(300)은 패널 패드 영역(P_PA)에 부착되는 제1 회로 영역(CA1), 후술할 제2 회로 기판(400)과 부착될 제2 회로 영역(CA2) 및 제1 회로 영역(CA1)과 제2 회로 영역(CA2) 사이에 배치된 제3 회로 영역(CA3)을 포함할 수 있다. 제1 회로 영역(CA1)은 패널 패드 영역(P_PA)과 두께 방향으로 중첩할 수 있다. 제2 회로 영역(CA2)은 후술할 제2 회로 기판(400)의 회로 패드 영역(C_PA)과 두께 방향으로 중첩할 수 있다.

제1 회로 기판(300)은 적어도 하나의 리드 신호 배선, 및 복수의 리드 얼라인 마크들을 포함할 수 있다. 후술하는 바와 같이 상기 리드 신호 배선은 제1 회로 영역(CA1)에 배치된 제1 리드 신호 배선(LE1)과 제2 회로 영역(CA2)에 배치된 제2 리드 신호 배선(LE2)을 포함할 수 있다.

제1 회로 기판(300)은 데이터 구동 집적 회로(390)를 포함할 수 있다. 데이터 구동 집적 회로(390)는 데이터 구동 칩으로 구현되어, 제1 회로 기판(300)을 통해 표시 패널에 부착되는 칩 온 필름(Chip on film, COF) 방식이 적용될 수 있다. 다만, 이에 제한되지 않고, 데이터 구동 집적 회로(390)는 칩 온 플라스틱(chip on pCAstic, COP)이나, 칩 온 글래스(chip on gCAss, COG) 방식으로 플라스틱 기판 또는 유리 기판에 부착될 수도 있다. 데이터 구동 집적 회로(390)는 제1 회로 기판(300)의 제3 회로 영역(CA3)에 배치될 수 있다.

제1 회로 기판(300)의 제2 회로 영역(CA2) 상에는 제2 회로 기판(400)이 배치될 수 있다. 도면에서 제2 회로 기판(400)은 제1 회로 기판(300)의 타면 상에 배치됨을 도시하였지만, 이에 제한되지 않고 제1 회로 기판(300)의 일면 상에도 배치될 수 있다.

제2 회로 기판(400)은 제1 회로 기판(300)의 제2 회로 영역(CA2)과 부착되는 회로 패드 영역(C_PA)을 포함할 수 있다. 제2 회로 기판(400)은 회로 패드 영역(C_PA)에 배치된 회로 패드 단자(미도시)들을 포함할 수 있다.

이하, 표시 패널(100), 패널 하부 시트(200), 제1 회로 기판(300) 및 제2 회로 기판(400)의 구성에 대해 설명한다.

도 2는 일 실시예에 따른 표시 장치의 단면도이고, 도 3은 도 2의 초음파 본딩 장치의 확대도이고, 도 4는 일 실시예에 따른 표시 패널의 패널 패드 영역의 평면 배치도이고, 도 5는 일 실시예에 따른 제1 회로 기판의 평면 배치도이고, 도 6은 일 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이고, 도 7은 도 6의 VII- VII' 선을 따라 자른 단면도이고다.

도 2는 도 1의 일 화소 영역 및 패널 패드 영역(P_PA)의 단면 형상을 보여준다. 나아가, 도 2는 패널 패드 영역(P_PA) 상에 배치되는 제1 회로 기판(300) 및 제2 회로 기판(400)을 도시한다. 도 2는 패널 패드 영역(P_PA)에서 후술할 패널 신호 배선과 리드 신호 배선이 결합된 상태를 나타낸다. 도 6은 도 5의 제1 회로 기판(300)이 좌우 반전된 상태로, 표시 패널(100)에 부착된 경우를 도시한다.

도 2 내지 도 7을 참조하면, 표시 패널(100)은 베이스 기판(101), 복수의 도전층, 이를 절연하는 복수의 절연층 및 유기층(EL) 등을 포함할 수 있다.

베이스 기판(101)은 표시 영역(DA) 및 비표시 영역(NA) 전체에 걸쳐 배치된다. 베이스 기판(101)은 상부에 배치되는 여러 엘리먼트들을 지지하는 기능을 할 수 있다. 일 실시예에서 베이스 기판(101)은 연성 유리, 석영 등의 리지드한 물질을 포함하는 리지드 기판일 수 있다. 다만, 이에 제한되지 않고 베이스 기판(101)은 일부 연성 물질을 포함하는 반연성 기판 또는 연성 기판일 수 있다. 이 경우, 베이스 기판(101)은 폴리에틸렌테레프탈레이트(PET), 폴리이미드(PI), 폴리카보네이트(PC), 폴리에틸렌(PE), 폴리프로필렌(PP), 폴리술폰(PSF), 폴리메틸메타크릴레이트(PMMA), 트리아세틸셀룰로오스(TAC), 시클로올레핀 폴리머(COP) 등을 포함할 수 있다.

버퍼층(102)은 베이스 기판(101) 상에 배치될 수 있다. 버퍼층(102)은 베이스 기판(101)을 통한 외부로부터의 수분 및 산소의 침투를 방지할 수 있다. 또한, 버퍼층(102)은 베이스 기판(101)의 표면을 평탄화할 수 있다. 버퍼층(102)은 일 실시예로 질화 규소(SiNx)막, 산화 규소(SiO2)막 및 산질화규소(SiOxNy)막 중 어느 하나를 포함할 수 있다.

버퍼층(102) 상에는 반도체층(105)이 배치될 수 있다. 반도체층(105)은 박막 트랜지스터의 채널을 이룬다. 반도체층(105)은 표시 영역(DA)의 각 화소에 배치되고, 경우에 따라 비표시 영역(NA)에도 배치될 수 있다. 반도체층(105)은 소스/드레인 영역 및 활성 영역을 포함할 수 있다. 반도체층(105)은 다결정 실리콘을 포함할 수 있다.

반도체층(105) 상에는 제1 절연층(111)이 배치될 수 있다. 제1 절연층(111)은 베이스 기판(101)의 전체면에 걸쳐 배치될 수 있다. 제1 절연층(111)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제1 절연층(111)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(111)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.

제1 절연층(111) 상에는 제1 도전층(120)이 배치될 수 있다. 일 실시예에서 제1 도전층(120)은 박막 트랜지스터(TFT)의 게이트 전극(121), 및 유지 커패시터(Cst)의 제1 전극(122)을 포함할 수 있다. 제1 도전층(120)은 금속 물질을 포함할 수 있다. 제1 도전층(120)은 각각 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(120)은 상기 예시된 물질로 이루어진 단일막 또는 적층막일 수 있다.

제1 도전층(120) 상에는 제2 절연층(112)이 배치될 수 있다. 제2 절연층(112)은 제1 도전층(120)과 제2 도전층(130)을 절연시킬 수 있다. 제2 절연층(112)은 제1 절연층(111)의 예시된 물질 중에서 선택될 수 있다.

제2 절연층(112) 상에는 제2 도전층(130)이 배치될 수 있다. 제2 도전층(130)은 유지 커패시터(Cst)의 제2 전극(131)을 포함할 수 있다. 제2 도전층(130)의 물질은 상술한 제1 도전층(120)의 예시된 물질 중에서 선택될 수 있다. 유지 커패시터(Cst)의 제1 전극(122)과 유지 커패시터(Cst)의 제2 전극(131)은 제2 절연층(112)을 통해 커페시터를 형성할 수 있다.

제2 도전층(130) 상에는 제3 절연층(113)이 배치될 수 있다. 제3 절연층(113)은 상술한 제1 절연층(111)의 예시된 물질을 포함할 수 있다.

제3 절연층(113) 상에는 제3 도전층(140)이 배치될 수 있다. 제3 도전층(140)은 소스 전극(141), 드레인 전극(142), 전원 전압 전극(143) 및 상기 복수의 패널 패드들을 포함할 수 있다. 도 2에서는 상기 복수의 패널 패드 중 제1 패널 신호 배선(PAD1)만을 도시하였다.

제3 도전층(140)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(140)은 상기 예시된 물질로 이루어진 단일막일 수 있다. 이에 제한되지 않고 제3 도전층(140)은 적층막일 수 있다. 예를 들어, 제3 도전층(140)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조로 형성될 수 있다.

도시하지 않았지만, 제1 도전층(120)은 상기 복수의 패널 패드와 두께 방향으로 각각 대응되는 연결 배선들을 더 포함할 수 있다. 상기 연결 배선은 상기 복수의 패널 패드들과 각각 두께 방향으로 중첩 배치될 수 있다. 상기 각 연결 배선의 제1 방향(DR1) 폭은 상기 복수의 패널 패드의 제1 방향(DR1) 폭보다 작을 수 있지만, 이에 한정되는 것은 아니다.

제1 패널 신호 배선(PAD1)은 제1 회로 기판(300)의 제1 리드 신호 배선(LE1)과 전기적으로 연결될 수 있다. 상기 복수의 패널 패드들은 제2 패널 신호 배선(PAD2), 및 제3 패널 신호 배선(PAD3)을 더 포함하고, 상기 복수의 회로 패드들은 제2 리드 신호 배선(LE2), 및 제3 리드 신호 배선(LE3)을 더 포함할 수 있다. 제2 패널 신호 배선(PAD2)과 제2 리드 신호 배선(LE2)은 마찬가지로 전기적으로 연결되고, 제3 패널 신호 배선(PAD3)과 제3 리드 신호 배선(LE3)은 전기적으로 연결될 수 있다.

도시하지 않았지만, 패널 신호 배선(PAD1~PAD3)과 각 상기 연결 배선 사이에는 상술한 제2 절연층(112)이 배치될 수 있다. 제2 절연층(112)의 적어도 하나의 콘택홀을 통해 각 패널 신호 배선(PAD1~PAD3)과 각 상기 연결 배선 이 전기적으로 콘택할 수 있다. 각 상기 연결 배선은 도시하지 않았지만, 표시 영역(DA)의 각 화소의 박막 트랜지스터와 전기적으로 연결될 수 있다.

한편, 상술한 바와 같이 제2 도전층(130) 상에는 제3 절연층(113)이 배치되는데, 패널 패드 영역(P_PA)에서 제3 절연층(113)을 포함한 제2 도전층(130) 상부에 배치되는 구조들은 생략되거나 제거될 수 있다. 이로 인해, 상기 생략되거나 제거된 구조들은 패널 패드 영역(P_PA)에 배치된 상기 복수의 패널 패드들을 노출할 수 있다.

후술하는 바와 같이 리드 신호 배선(LE1~LE3)은 노출된 패널 신호 배선(PAD1~PAD3)과 각각 결합하고, 리드 더미 배선(D_LE1, D_LE2)는 노출된 패널 더미 배선(D_PAD1, D_PAD2)와 결합할 수 있다. 일 실시예에서 각 리드 신호 배선(LE1~LE3)과 각 패널 신호 배선(PAD1~PAD3)은 초음파 본딩을 통해 그 사이에 임의의 구성이나 층을 개재하지 않고 직접 결합될 수 있다.

제3 도전층(140) 상에는 제1 비아층(151)이 배치될 수 있다. 제1 비아층(151)은 아크릴계 수지(polyacryCAtes resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.

제1 비아층(151) 상에는 제4 도전층(160)이 배치될 수 있다. 제4 도전층(160)은 전원 전압 라인(161, 163), 연결 전극(162)을 포함할 수 있다. 전원 전압 라인(161)은 제1 비아층(151)을 관통하는 컨택홀을 통해 박막 트랜지스터(TFT)의 소스 전극(141)과 전기적으로 연결될 수 있다. 연결 전극(162)은 제1 비아층(151)을 관통하는 컨택홀을 통해 박막 트랜지스터(TFT)의 드레인 전극(142)과 전기적으로 연결될 수 있다. 전원 전압 라인(163)은 제1 비아층(151)을 관통하는 컨택홀을 통해 전원 전압 전극(143)과 전기적으로 연결될 수 있다.

제4 도전층(160)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 몰리브덴(Mo) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제4 도전층(160)이 단일막일 수 있지만, 이에 제한되는 것은 아니고, 다층막으로 이루어질 수도 있다. 예를 들어, 제4 도전층(160)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조로 형성될 수 있다.

제4 도전층(160) 상에는 제2 비아층(152)이 배치된다. 제2 비아층(152)은 상술한 제1 비아층(151)의 예시된 물질을 포함할 수 있다. 아크릴계 수지(polyacryCAtes resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.

제2 비아층(152) 상에는 애노드 전극(ANO)이 배치된다. 애노드 전극(ANO)은 제2 비아층(152)을 관통하는 컨택홀을 통해 연결 전극(162)과 전기적으로 연결될 수 있다.

애노드 전극(ANO) 상에는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 애노드 전극(ANO)을 노출하는 개구부를 포함할 수 있다. 화소 정의막(PDL)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 일 실시예로, 화소 정의막(PDL)은 포토 레지스트, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물, 폴리아크릴계 수지 등의 재료를 포함할 수 있다.

애노드 전극(ANO) 상면 및 화소 정의막(PDL)의 개구부 내에는 유기층(EL)이 배치될 수 있다. 유기층(EL)과 화소 정의막(PDL) 상에는 캐소드 전극(CAT)이 배치된다. 캐소드 전극(CAT)은 복수의 화소에 걸쳐 배치된 공통 전극일 수 있다.

캐소드 전극(CAT) 상에는 박막 봉지층(170)이 배치된다. 박막 봉지층(170)은 유기 발광 소자(OLED)를 덮을 수 있다. 박막 봉지층(170)은 무기막과 유기막이 교대로 적층된 적층막일 수 있다. 예컨대, 박막 봉지층(170)은 순차 적층된 제1 무기막(171), 유기막(172), 및 제2 무기막(173)을 포함할 수 있다.

상술한 바와 같이, 표시 패널(100)의 패널 패드 영역(P_PA) 상에는 제1 회로 기판(300)이 배치될 수 있다. 제1 회로 기판(300)의 일단은 패널 패드 영역(P_PA)에 부착되고 베이스 기판(101)의 일 측면을 감싸듯이 벤딩되어 제1 회로 기판(300)의 타단은 패널 하부 시트(200)의 하면에 중첩 배치될 수 있다. 제1 회로 기판(300)은 베이스 필름(310)과 베이스 필름(310)의 일면 상에 배치되는 다양한 엘리먼트들을 포함할 수 있다.

제1 회로 기판(300)의 타단은 제2 회로 기판(400)과 연결될 수 있다. 제2 회로 기판(400)은 패널 하부 시트(200)의 하면에 부착될 수 있다.

도 4 및 도 5를 참조하면, 패널 패드 영역(P_PA) 상에 패널 신호 배선(PAD1~PAD3), 패널 얼라인 마크(P_AM1, P_AM2), 및 패널 더미 배선(D_PAD1, D_PAD2)이 배치될 수 있다. 패널 신호 배선(PAD1~PAD3), 패널 얼라인 마크(P_AM1, P_AM2), 및 패널 더미 배선(D_PAD1, D_PAD2)은 각각 복수개일 수 있다.

표시 패널(100)은 패널 신호 배선(PAD1~PAD3), 및 패널 더미 배선(D_PAD1, D_PAD2)과 표시 영역(DA)을 연결하는 제1 신호 배선(L1)을 더 포함할 수 있다. 제1 신호 배선(L1)은 상술한 제1 도전층(120)의 상기 연결 배선일 수 있다. 패널 신호 배선(PAD1~PAD3), 패널 더미 배선(D_PAD1, D_PAD2), 및 패널 얼라인 마크(P_AM1, P_AM2)은 제1 방향(DR1)을 따라 배열될 수 있다.

도 4에 도시된 바와 같이, 패널 패드 영역(P_PA)의 제1 방향(DR1) 일측, 및 타측에는 각각 패널 얼라인 마크(P_AM1, P_AM2)가 배치될 수 있다. 제1 패널 얼라인 마크(P_AM1)와 제2 패널 얼라인 마크(P_AM2) 사이에는 제1 패널 신호 배선(PAD1)이 배치되고, 제1 패널 신호 배선(PAD1)과 제2 패널 얼라인 마크(P_AM2) 사이에는 제2 패널 신호 배선(PAD2)이 배치되고, 제1 패널 신호 배선(PAD1)과 제2 패널 신호 배선(PAD2) 사이에는 제3 패널 신호 배선(PAD3)이 배치되고, 제1 패널 신호 배선(PAD1)과 제1 패널 얼라인 마크(P_AM1) 사이에는 제1 패널 더미 배선(D_PAD1)이 배치되고, 제2 패널 얼라인 마크(P_AM2)와 제2 패널 신호 배선(PAD2) 사이에는 제2 패널 더미 배선(D_PAD2)이 배치될 수 있다.

제1 패널 더미 배선(D_PAD1)과 제1 패널 얼라인 마크(P_AM1)는 물리적으로 연결되고, 제2 패널 더미 배선(D_PAD2)과 제2 패널 얼라인 마크(P_AM2)는 물리적으로 연결될 수 있다.

제1 패널 더미 배선(D_PAD1)과 제1 패널 신호 배선(PAD1)은 도면 기준으로 우상 방향으로 연장되다가 제2 방향(DR2)으로 연장된 형상을 갖고, 제2 패널 더미 배선(D_PAD2)과 제2 패널 신호 배선(PAD2)은 도면 기준으로 좌상 방향으로 연장되다가 제2 방향(DR2)으로 연장된 형상을 갖고, 제3 패널 신호 배선(PAD3)은 제2 방향(DR2)으로 연장된 형상을 가질 수 있다.

제1 패널 얼라인 마크(P_AM1), 및 제2 패널 얼라인 마크(P_AM2)는 대체로 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.

상술한 상기 패널 패드들의 형상은 이에 제한되지 않고 다양한 형상을 가질 수 있음은 물론이다.

패널 더미 배선(D_PAD1, D_PAD2)은 제1 신호 배선(L1)과 연결되어 있지만, 전기적인 신호가 외부의 제1 회로 기판(300)으로부터 인가되지 않는 더미 배선일 수 있다. 몇몇 실시예에서 패널 더미 배선(D_PAD1, D_PAD2)은 제1 신호 배선(L1)과 연결되지 않는 플로팅 전극으로 형성될 수 있다.

또한, 제1 패널 얼라인 마크(P_AM1), 및 제2 패널 얼라인 마크(P_AM2)는 제1 신호 배선(L1)과 연결되어 있지만, 전기적인 신호가 외부의 제1 회로 기판(300)으로부터 인가되지 않는 더미 배선일 수 있다. 몇몇 실시예에서 제1 패널 얼라인 마크(P_AM1), 및 제2 패널 얼라인 마크(P_AM2)은 제1 신호 배선(L1)과 연결되지 않는 플로팅 전극으로 형성될 수 있다.

도 5에 도시된 바와 같이, 제1 회로 영역(CA1) 상에 복수의 회로 패드들, 상기 복수의 회로 패드들의 일부와 데이터 구동 집적 회로(390)를 전기적으로 연결하는 제2 신호 배선(L2), 데이터 구동 집적 회로(390)와 제2 회로 기판(400)과 전기적으로 연결되는 접속 패드들을 전기적으로 연결하는 제3 신호 배선(L3)을 포함할 수 있다.

상기 복수의 회로 패드들은 리드 얼라인 마크(L_AM1, L_AM2), 리드 더미 배선(D_LE1~D_LE4), 및 리드 신호 배선(LE1~LE3)을 포함할 수 있다. 리드 얼라인 마크(L_AM1, L_AM2), 리드 더미 배선(D_LE1~D_LE4), 및 리드 신호 배선(LE1~LE3)은 각각 복수개일 수 있다.

제1 회로 기판(300)의 제1 방향(DR1) 타측, 및 일측에는 각각 리드 얼라인 마크(L_AM1, L_AM2)가 배치될 수 있다. 제1 리드 얼라인 마크(L_AM1)와 제2 리드 얼라인 마크(L_AM2) 사이에는 제1 리드 신호 배선(LE1)이 배치되고, 제1 리드 신호 배선(LE1)과 제2 리드 얼라인 마크(L_AM2) 사이에는 제2 리드 신호 배선(LE2)이 배치되고, 제1 리드 신호 배선(LE1)과 제2 리드 신호 배선(LE2) 사이에는 제3 리드 신호 배선(LE3)이 배치되고, 제1 리드 신호 배선(LE1)과 제1 리드 얼라인 마크(L_AM1) 사이에는 제1 리드 더미 배선(D_LE1)이 배치되고, 제2 리드 얼라인 마크(L_AM2)와 제2 리드 신호 배선(LE2) 사이에는 제2 리드 더미 배선(D_LE2)이 배치될 수 있고, 제1 리드 더미 배선(D_LE1)과 제1 리드 신호 배선(LE1) 사이에는 제3 리드 더미 배선(D_LE3)이 배치되고, 제2 리드 더미 배선(D_LE2)과 제2 리드 신호 배선(LE2) 사이에는 제4 리드 더미 배선(D_LE4)이 배치될 수 있다.

제1 리드 신호 배선(LE1), 제1 리드 더미 배선(D_LE1), 및 제3 리드 더미 배선(D_LE3)은 도면 상 하측에서부터 제2 방향(DR2)으로 연장되다가 좌상 방향으로 절곡된 형상을 갖고, 제2 리드 신호 배선(LE2), 제2 리드 더미 배선(D_LE2), 및 제4 리드 더미 배선(D_LE4)은 도면 상 하측에서부터 제2 방향(DR2)으로 연장되다가 우상 방향으로 절곡된 형상을 갖고, 제3 리드 신호 배선(LE3)은 제2 방향(DR2)으로 연장된 형상을 가질 수 있다.

리드 더미 배선(D_LE1~D_LE4)은 제2 신호 배선(L2)과 연결되어 있지만, 전기적인 신호가 데이터 구동 집적 회로(390)로부터 인가되지 않는 더미 배선일 수 있다. 몇몇 실시예에서 리드 더미 배선(D_LE1~D_LE4)은 제2 신호 배선(L2)과 연결되지 않는 플로팅 전극으로 형성될 수 있다.

또한, 제1 리드 신호 배선(LE1)과 제2 리드 얼라인 마크(L_AM2)은 제2 신호 배선(L2)과 연결되어 있지만, 전기적인 신호가 데이터 구동 집적 회로(390)로부터 인가되지 않는 더미 배선일 수 있다. 몇몇 실시예에서 제1 리드 신호 배선(LE1)과 제2 리드 얼라인 마크(L_AM2)은 제2 신호 배선(L2)과 연결되지 않는 플로팅 전극으로 형성될 수 있다.

도 6을 참조하면, 제1 패널 신호 배선(PAD1)은 제1 리드 신호 배선(LE1)과 두께 방향으로 대응되고, 중첩 배치될 수 있고, 제2 패널 신호 배선(PAD2)은 제2 리드 신호 배선(LE2)과 두께 방향으로 대응되고, 중첩 배치될 수 있고, 제3 패널 신호 배선(PAD3)은 제3 리드 신호 배선(LE3)과 두께 방향으로 대응되고, 중첩 배치될 수 있고, 제1 패널 더미 배선(D_PAD1)은 제3 리드 더미 배선(D_LE3)과 두께 방향으로 대응되고, 중첩 배치될 수 있고, 제2 패널 더미 배선(D_PAD2)은 제4 리드 더미 배선(D_LE4)과 두께 방향으로 대응되고, 중첩 배치될 수 있다. 평면상 제1 패널 더미 배선(D_PAD1)은 제1 패널 신호 배선(PAD1)과 제1 리드 얼라인 마크(L_AM1)의 사이에 배치될 수 있고, 제2 패널 더미 배선(D_PAD2)은 제2 패널 신호 배선(PAD2)과 제2 리드 얼라인 마크(L_AM2)의 사이에 배치될 수 있다. 평면상 제1 리드 더미 배선(D_LE1)은 제1 패널 얼라인 마크(P_AM1)와 부분적으로 중첩 배치되고, 평면상 제2 리드 더미 배선(D_LE2)은 제2 패널 얼라인 마크(P_AM2)와 부분적으로 중첩 배치될 수 있다.

각 패널 신호 배선(PAD1~PAD3)과 각 리드 신호 배선(LE1~LE3)은 직접 접속될 수 있다. 각 패널 신호 배선(PAD1~PAD3)과 각 리드 신호 배선(LE1~LE3)은 초음파 접합될 수 있다. 또한, 각 패널 더미 배선(D_PAD1, D_PAD2)과 리드 더미 배선(D_LE3, D_LE4)은 직접 접속되고, 초음파 접합될 수 있다. 또한, 패널 얼라인 마크(P_AM1, P_AM2)과 리드 더미 배선(D_LE1, D_LE2), 및 리드 얼라인 마크(L_AM1, L_AM2)는 직접 접속되고, 초음파 접합될 수 있다.

도 6에 도시된 바와 같이, 리드 얼라인 마크(L_AM1, L_AM2)의 평면상 크기는 패널 얼라인 마크(P_AM1, P_AM2)의 평면상 크기보다 각각 클 수 있다. 즉, 패널 얼라인 마크(P_AM1, P_AM2)은 평면상 리드 얼라인 마크(L_AM1, L_AM2)의 내부에 배치될 수 있다.

상기 회로 패드들은 금속 물질을 포함할 수 있다. 상기 회로 패드들은 각각 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 상기 회로 패드들은 상기 예시된 물질로 이루어진 단일막 또는 적층막일 수 있다.

도 2를 다시 참조하면, 상기 초음파 본딩은 초음파 장치(500)를 통해 수행될 수 있다.

도 2에 도시된 바와 같이, 초음파 장치(500)는 진동 생성부(510), 진동 생성부(510)와 연결된 진동부(520), 진동부(520)의 진동폭을 증폭시키는 가압부(530), 진동부(520)와 연결된 진동 전달부(540)를 포함할 수 있다.

진동 생성부(510)는 전기적 에너지를 진동 에너지로 변환할 수 있다. 진동부(520)는 진동 생성부(510)에서 변환된 진동 에너지로 진동할 수 있다. 진동부(520)는 일정한 진동 방향을 갖고 소정의 진폭을 가지며 진동할 수 있다. 진동부(520)는 진동부(520)와 연결된 가압부(530)를 통해 상기 진동 방향과 나란한 방향으로 상기 진폭이 증폭될 수 있다. 진동 전달부(540)는 진동부(520)의 진동을 초음파 본딩 대상체에 전달할 수 있다. 지지부(550)는 진동부(520)의 상면과 하면을 고정하여 상기 진동으로 진동부(520) 및 진동 전달부(540)가 상하로 유동하는 것을 억제할 수 있다.

일 실시예에서, 초음파 장치(500)는 제1 회로 기판(300)의 타면과 접촉하며 하부로 일정한 가압 상태를 유지하여 진동 전달부(540)가 효율적으로 상기 진동을 제1 회로 기판(300)에 전달되도록 한다. 이 때, 초음파 장치(500)의 진동 전달부(540)는 하부에 배치된 제1 회로 기판(300)의 전 영역과 중첩하면서 초음파 본딩할 수 있다.

초음파 장치(500)는 소정의 진동 방향으로 진동하면서, 회로 패드들을 상기 진동 방향으로 진동시킬 수 있다. 다만, 이 경우 패널 패드들은 상기 각 회로 패드들을 통해 전달되는 진동으로 미미하게 상기 진동 방향으로 진동할 수 있으나, 그 진동하는 폭은 미미할 수 있다. 따라서 진동 전달부(540)의 상기 진동 방향으로의 진동폭은 실질적으로 상기 각 회로 패드들이 상기 각 패널 패드들 상에서 상기 진동 방향으로 이동한 거리와 동일하다고 볼 수 있다. 일 실시예에서 상기 진동 방향은 제2 방향(DR2)일 수 있다. 즉, 상기 진동 방향은 상기 패널 패드들과 상기 회로 패드들의 장변이 연장하는 방향일 수 있다.

제1 패널 신호 배선(PAD1)과 제1 리드 신호 배선(LE1)을 예로들어 설명하면, 제1 패널 신호 배선(PAD1)의 일면 상에서 제1 리드 신호 배선(LE1)을 초음파 진동시키면 제1 패널 신호 배선(PAD1)의 일면과 제1 리드 신호 배선(LE1)의 일면의 계면에서 소정의 마찰력이 발생하고, 상기 마찰력으로 인해 마찰열이 발생할 수 있다. 상기 마찰열이 제1 패널 신호 배선(PAD1)과 제1 리드 신호 배선(LE1)을 이루는 물질을 녹일 정도로 충분하면, 제1 패널 신호 배선(PAD1)의 제1 리드 신호 배선(LE1)과 인접한 패널 용융 영역과 제1 리드 신호 배선(LE1)의 제1 패널 신호 배선(PAD1)과 인접한 리드 용융 영역은 용융될 수 있다. 즉, 제1 패널 신호 배선(PAD1)은 패널 비용융 영역과 패널 용융 영역을 포함할 수 있다. 또한, 제1 리드 신호 배선(LE1)는 리드 비용융 영역과 리드 용융 영역을 포함할 수 있다.

상기 패널 비용융 영역은 제1 패널 신호 배선(PAD1)이 포함하는 물질 만을 포함하는 영역일 수 있다. 상기 리드 비용융 영역은 제1 리드 신호 배선(LE1)이 포함하는 물질 만을 포함하는 영역일 수 있다.

상기 패널 용융 영역과 상기 리드 용융 영역에서 제1 패널 신호 배선(PAD1)과 제1 리드 신호 배선(LE1)은 응고를 거치면서 결합될 수 있다.

제1 패널 신호 배선(PAD1)과 제1 리드 신호 배선(LE1)의 계면, 즉 상기 패널 용융 영역과 상기 리드 용융 영역의 계면은 비평탄한 형상을 가질 수 있다.

상기한 내용은 각 패널 더미 배선(D_PAD1, D_PAD2)과 리드 더미 배선(D_LE3, D_LE4)에 대해 동일하게 적용되고, 패널 얼라인 마크(P_AM1, P_AM2)과 리드 더미 배선(D_LE1, D_LE2), 및 리드 얼라인 마크(L_AM1, L_AM2)에 대해 동일하게 적용될 수 있다.

도 7을 참조하면, 제1 패널 얼라인 마크(P_AM1)는 제1 리드 얼라인 마크(L_AM1)와 직접 접속되고, 초음파 접합될 수 있다. 또한 제1 패널 얼라인 마크(P_AM1)는 제1 리드 더미 배선(D_LE1)과 직접 접속되고, 초음파 접합될 수 있다. 또한, 제1 패널 더미 배선(D_PAD1)은 제3 리드 더미 배선(D_LE3)과 직접 접속되고, 초음파 접합될 수 있다. 또한, 제1 패널 신호 배선(PAD1)은 제1 리드 신호 배선(LE1)과 직접 접속되고, 초음파 접합될 수 있다.

상술한 바와 같이, 제1 회로 기판(300)과 표시 패널(100)의 패널 패드 영역(P_PA) 간 초음파 본딩은 제1 회로 기판(300)의 장변 방향 부분과 이에 중첩하는 패널 패드 영역(P_PA) 간에 이루어질 수 있다. 초음파 본딩을 하는 경우, 초음파 장치(500)는 제1 회로 기판(300)의 전체에 가압을 하면서 제1 회로 기판(300)을 일 방향을 따라 진동시킨다.

다만, 제1 회로 기판(300)은 상호 중첩 배치된 패널 신호 배선(P_PAD1~P_PAD3) 및 리드 신호 배선(LE1~LE3)이 배치되지 않는 테두리 영역에서 리드 얼라인 마크(L_AM1, L_AM2)와 패널 얼라인 마크(P_AM1, P_AM2)가 중첩 배치되지 않으면, 해당 영역에서 하부 제3 방향(DR3)으로 쳐질 수 있다. 초음파 장치(500)는 하부로 가압을 하기 때문에 제1 회로 기판(300)은 상기 영역에서 하부로 쳐지면 제1 회로 기판(300)의 중심부와 테두리부의 경계에서 상기 가압으로 인해 과도한 힘 및/또는 스트레스를 받아 상기 경계 주변 영역의 표면 모서리 부분이 무너지거나 변형될 수 있다.

또한, 초음파 본딩 공정이 완료된 상태에서도 제1 회로 기판(300)의 휨 현상으로 자체 휨으로 인한 스트레스가 발생하여 신호 단선 등 회로 기판 불량을 야기할 수 있다.

일 실시예에 따른 표시 장치(1)는 제1 회로 기판(300)의 테두리 부근에서 패널 얼라인 마크(P_AM1, P_AM2)와 두께 방향으로 대응된 리드 얼라인 마크(L_AM1, L_AM2)가 배치되고 상호 초음파 본딩될 수 있다. 나아가, 패널 얼라인 마크(P_AM1, P_AM2)와 두께 방향으로 대응된 리드 얼라인 마크(L_AM1, L_AM2)의 두께의 합이 패널 신호 배선(P_PAD1~P_PAD3) 및 각각 그에 대응되는 리드 신호 배선(LE1~LE3) 두께의 합과 동일하도록 형성되어, 제1 회로 기판(300)을 전체적으로 평탄하게 할 수 있다. 이로 인해, 초음파 본딩시 제1 회로 기판(300)의 특정 영역의 쳐짐 현상에 의해 특정 영역에 과도한 힘 및/또는 스트레스가 집중되는 현상을 방지하거나 적어도 완화시킬 수 있다.

뿐만 아니라, 제1 회로 기판(300)의 테두리부에서의 전반적인 표시 패널(100)과의 결합력이 전체적으로 증가되어 본딩 신뢰성을 개선할 수 있게 된다.

도 8은 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이고, 도 9는 도 8의 Ⅸ-Ⅸ' 선을 따라 자른 단면도이다.

도 9, 및 도 9를 참조하면, 본 실시예에 따르면 리드 얼라인 마크(L_AM1_1, L_AM2_1)와 패널 얼라인 마크(P_AM1, P_AM2)를 초음파 본딩하는 경우, 리드 얼라인 마크(L_AM1_1, L_AM2_1)는 각각 패널 얼라인 마크(P_AM1, P_AM2)와 본딩되는 결합 영역, 및 상기 결합 영역의 주변에 위치한 비결합 영역을 포함할 수 있다.

도면에서는 도시되지 않았지만, 리드 더미 배선(D_LE3, D_LE4), 및 리드 신호 배선(LE1~LE3)도 패널 얼라인 마크(P_AM1, P_AM2), 및 패널 신호 배선(P_PAD1~P_PAD3)과 중첩 배치된 결합 영역, 및 상기 결합 영역의 주변에 위치한 비결합 영역을 포함할 수 있다. 리드 더미 배선(D_LE3, D_LE4)의 상기 결합 영역, 및 상기 비결합 영역의 구조는 리드 얼라인 마크(L_AM1_1, L_AM2_1)의 상기 결합 영역, 및 상기 비결합 영역의 구조와 실질적으로 동일한 바 중복 설명은 생략하기로 한다.

리드 얼라인 마크(L_AM1_1, L_AM2_1)의 상기 비결합 영역은 상기 결합 영역의 상기 제1 방향의 상측 및 하측에 위치하는 스크레치 영역(SCP)을 포함할 수 있다. 스크레치 영역(SCP)은 리드 얼라인 마크(L_AM1_1, L_AM2_1)의 표면이 하부의 패널 얼라인 마크(P_AM1, P_AM2)에 의해 마찰되나, 최종적으로 하부의 패널 얼라인 마크(P_AM1, P_AM2)와 결합하지 않는 영역일 수 있다.

초음파 본딩 공정 진행 중에, 상기 결합 영역 및 스크레치 영역(SCP)의 일면은 패널 얼라인 마크(P_AM1, P_AM2)에 의해 마찰되는데, 리드 얼라인 마크(L_AM1_1, L_AM2_1)의 적어도 일부 영역에 스크레치가 형성될 수 있다.

상기 결합 영역에서의 상기 스크레치는 초음파 본딩 공정 진행되면서, 상기 결합 영역에서 일부 용융된 리드 얼라인 마크(L_AM1_1, L_AM2_1) 및/또는 패널 얼라인 마크(P_AM1, P_AM2)에 의해 적어도 메꾸어지거나 덮혀질 수 있다.

다만, 스크레치 영역(SCP)은 초음파 본딩 공정 진행되더라도, 리드 얼라인 마크(L_AM1_1, L_AM2_1) 및/또는 패널 얼라인 마크(P_AM1, P_AM2)이 서로 용융되지 않거나 적어도 결합될 정도로 충분히 용융되지 않아 메꾸어지지 않거나 덮이지 않을 수 있다. 이로 인해, 리드 얼라인 마크(L_AM1_1, L_AM2_1)의 스크레치 영역(SCP)은 상기 결합 영역의 일면보다 상기 스크레치가 더 많거나 그 수가 같더라도 두께 방향으로 파여진 정도가 클 수 있다. 따라서, 리드 얼라인 마크(L_AM1_1, L_AM2_1)의 스크레치 영역(SCP)의 거칠기는 리드 얼라인 마크(L_AM1_1, L_AM2_1)의 상기 결합 영역의 표면 거칠기보다 클 수 있다.

도 10은 다른 실시예에 따른 표시 패널의 패널 패드 영역의 평면 배치도이고, 도 11은 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.

도 10 및 도 11을 참조하면, 본 실시예에 따른 패널 패드 영역(P_PA)이 패널 얼라인 마크(P_AM1a, P_AM2a)를 더 포함한다는 점에서 일 실시예에 따른 패널 패드 영역(P_PA)과 상이하다.

더욱 구체적으로 설명하면, 패널 패드 영역(P_PA)이 패널 얼라인 마크(P_AM1a, P_AM2a)는 각각 패널 얼라인 마크(P_AM1, P_AM2)의 제2 방향(DR2) 하측에 배치될 수 있고, 각각 복수개일 수 있다.

복수의 패널 얼라인 마크(P_AM1a, P_AM2a)는 각각 두께 방향으로 중첩 배치된 리드 얼라인 마크(L_AM1, L_AM2)의 평면상 내부에 배치되고, 초음파 접합될 수 있다.

그 외 설명은 도 4 내지 도 6에서 상술한 바 중복 설명은 생략하기로 한다.

도 12는 또 다른 실시예에 따른 표시 패널의 패널 패드 영역의 평면 배치도이고, 도 13은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.

도 12, 및 도 13을 참조하면, 복수의 패널 얼라인 마크(P_AM1b, P_AM2b)가 제1 방향(DR1)을 따라 배열된다는 점에서 도 10, 및 도 11에 따른 실시예와 상이하다.

그 외 설명은 도 10, 및 도 11에서 상술한 바 중복 설명은 생략하기로 한다.

도 14는 또 다른 실시예에 따른 표시 패널의 패널 패드 영역의 평면 배치도이고, 도 15는 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.

도 14, 및 도 15를 참조하면, 본 실시예에 따른 표시 패널의 패널 패드 영역은 패널 얼라인 마크(P_AM1c, P_AM2c)가 통 배선 형상으로 적용된다는 점에서 도 12, 및 도 13에 따른 실시예와 상이하다.

도 16은 다른 실시예에 따른 제1 회로 기판의 평면 배치도이고, 도 17은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.

도 16, 및 도 17을 참조하면 본 실시예에 따른 제1 회로 기판의 리드 얼라인 마크(L_AM1_2, L_AM2_2)는 각각 제2 방향(DR2)의 하측으로 만입된 만입 패턴(IDP)을 더 포함한다는 점에서 일 실시예에 따른 제1 회로 기판의 리드 얼라인 마크(L_AM1, L_AM2)와 상이하다.

도 17에 도시된 바와 ?이, 패널 얼라인 마크(P_AM1, P_AM2)는 각각 리드 얼라인 마크(L_AM1_2, L_AM2_2)의 만입 패턴(IDP)과 두께 방향으로 중첩 배치될 수 있다.

도 18은 또 다른 실시예에 따른 제1 회로 기판의 평면 배치도이고, 도 19는 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.

도 18, 및 도 19를 참조하면, 본 실시예에 따른 제1 회로 기판의 리드 얼라인 마크(L_AM1_3, L_AM2_3)는 돌출 패턴(PT)을 더 포함한다는 점에서 도 16, 및 도 17에 따른 실시예와 상이하다.

돌출 패턴(PT)은 리드 얼라인 마크(L_AM1_3, L_AM2_3)와 일체로 형성될 수 있고, 동일한 물질로 이루어질 수 있다. 돌출 패턴(PT)은 제1 방향(DR1)을 따라 연장되고, 인접한 리드 더미 배선(D_LE1, D_LE2)을 향해 연장될 수 있다.

도 19를 참조하면, 패널 얼라인 마크(P_AM1, P_AM2)는 리드 얼라인 마크(L_AM1_3, L_AM2_3)의 돌출 패턴(PT)과 두께 방향으로 중첩 배치되고, 직접 접속되고, 초음파 접합될 수 있다.

도 20은 또 다른 실시예에 따른 제1 회로 기판의 평면 배치도이고, 도 21은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.

도 20, 및 도 21을 참조하면, 본 실시예에 따른 제1 회로 기판은 리드 얼라인 마크(L_AM1_3, L_AM2_3)의 돌출 패턴(PT)이 리드 얼라인 마크(L_AM1_3, L_AM2_3)와 분리된 아일랜드 패턴(IP)으로 적용된다는 점에서 도 18, 및 도 19에 따른 실시예와 상이하다.

도 21에 도시된 바와 같이, 패널 얼라인 마크(P_AM1, P_AM2)는 각각 리드 얼라인 마크(L_AM1_3, L_AM2_3)의 아일랜드 패턴(IP)과 두께 방향으로 중첩 배치되고, 직접 접속되고, 초음파 접합될 수 있다.

도 22는 또 다른 실시예에 따른 표시 패널의 패널 패드 영역의 평면 배치도이고, 도 23은 또 다른 실시예에 따른 제1 회로 기판의 평면 배치도이고, 도 24는 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.

도 22 내지 도 24를 참조하면, 본 실시예에 따른 표시 패널의 패널 해드 영역(P_PA)은 패널 얼라인 마크(P_AM1, P_AM2)의 외측(제1 방향(DR1) 외측)에 배치된 패널 아일랜드 패턴(P_IP1, P_IP2)이 더 배치된다는 점에서 도 4 내지 도 6에 따른 실시예와 상이하다.

더욱 구체적으로 설명하면, 본 실시예에 따른 제1 회로 기판은 리드 얼라인 마크(L_AM1_2, L_AM2_2)의 외측(제1 방향(DR1) 외측)에 배치된 리드 아일랜드 패턴(L_IP1, L_IP2)이 더 배치될 수 있다.

패널 아일랜드 패턴(P_IP1, P_IP2)은 각각 리드 아일랜드 패턴(L_IP1, L_IP2)과 두께 방향으로 중첩 배치되고, 직접 접속되고, 초음파 접합될 수 있다.

도 25는 또 다른 실시예에 따른 제1 회로 기판의 평면 배치도이고, 도 26은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.

도 25 및 도 26을 참조하면, 본 실시예에 따른 제1 회로 기판은 리드 아일랜드 패턴(L_IP1_1, L_IP2_1)이 각각 복수개로 적용된다는 점에서 도 22 내지 도 24에 따른 실시예와 상이하다.

복수의 리드 아일랜드 패턴(L_IP1_1, L_IP2_1)은 각각 제1 방향(DR1)을 따라 이격되어 배치될 수 있다.

그 외 설명은 도 22 내지 도 24에서 상술한 바 이하 중복 설명은 생략하기로 한다.

도 27은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역의 평면 배치도이고, 도 28은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.

도 27, 및 도 28을 참조하면, 본 실시예에 따른 표시 패널의 패널 패드 영역은 패널 아일랜드 패턴(P_IP3, P_IP4)이 더 배치된다는 점에서 일 실시예에 따른 표시 패널과 상이하다.

더욱 구체적으로 설명하면, 패널 아일랜드 패턴(P_IP3, P_IP4)은 각각 패널 얼라인 마크(P_AM1, P_AM2)와 물리적으로 접할 수 있다. 다만, 이에 제한되지 않고, 패널 아일랜드 패턴(P_IP3, P_IP4)은 각각 패널 얼라인 마크(P_AM1, P_AM2)와 물리적으로 접하지 않고 이격되어 배치될 수 있다.

패널 아일랜드 패턴(P_IP3, P_IP4)은 도 27에 도시된 바와 같이 제2 방향(DR2)을 따라 연장된 라인 형상을 가질 수 있다. 즉, 패널 아일랜드 패턴(P_IP3, P_IP4)은 각각 패널 얼라인 마크(P_AM1, P_AM2)의 제2 방향(DR2) 상측, 및 하측으로 더 연장된 형상을 가질 수 있다.

패널 아일랜드 패턴(P_IP3, P_IP4)은 각각 리드 얼라인 마크(L_AM1, L_AM2)와 두께 방향으로 중첩 배치되고, 직접 접속되고, 초음파 접합될 수 있다.

도 29는 또 다른 실시예에 따른 표시 패널의 패널 패드 영역의 평면 배치도이고, 도 30은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.

도 29, 및 도 30을 참조하면, 본 실시예에 따른 표시 패널의 패널 패드 영역은 패널 아일랜드 패턴(P_IP3_1, P_IP4_1)이 더 배치된다는 점에서 도 10, 및 도 11에 따른 실시예와 상이하다.

패널 아일랜드 패턴(P_IP3_1, P_IP4_1)은 패널 아일랜드 패턴(P_IP3, P_IP4)과 실질적으로 동일하되, 패널 얼라인 마크(P_AM1, P_AM2)의 제2 방향(DR2) 하측으로 거의 연장되지 않는 형상을 가진다는 점에서 일부 상이하다. 다만, 이에 제한되지 않고, 본 실시예에 따른 표시 패널의 패널 패드 영역에도 도 27, 및 도 28에 따른 패널 아일랜드 패턴(P_IP3, P_IP4)이 배치될 수도 있다.

도 31은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역의 평면 배치도이고, 도 32는 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.

도 31, 및 도 32를 참조하면, 본 실시예에 따른 표시 패널의 패널 패드 영역은 패널 얼라인 마크(P_AM1a, P_AM2a)가 생략되고 패널 얼라인 마크(P_AM1b, P_AM2b)가 적용된다는 점에서 도 29, 및 도 30에 따른 실시예와 상이하다.

이외 설명은 도 29, 도 30, 도 12, 및 도 13에서 상술한 바 중복 설명은 생략하기로 한다.

도 33은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역의 평면 배치도이고, 도 34는 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.

도 33, 및 도 34를 참조하면, 본 실시예에 따른 표시 패널의 패널 패드 영역은 패널 얼라인 마크(P_AM1a, P_AM2a)가 생략되고 패널 얼라인 마크(P_AM1c, P_AM2c)가 배치된다는 점에서 도 29, 및 도 30에 따른 실시예와 상이하다.

이외 설명은 도 29, 도 30, 도 14, 및 도 15에서 상술한 바 중복 설명은 생략하기로 한다.

도 35는 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.

도 35를 참조하면, 본 실시예에 따른 표시 장치는 도 27에 따른 패널 아일랜드 패턴(P_IP3, P_IP4)이 더 배치된다는 점에서 도 17에 따른 실시예에 따른 표시 장치와 상이하다.

더욱 구체적으로 설명하면, 패널 아일랜드 패턴(P_IP3, P_IP4)은 리드 얼라인 마크(L_AM1_2, L_AM2_2)와 두께 방향으로 중첩 배치되고, 직접 접속되고, 초음파 접합될 수 있다.

그외 설명은 도 17, 및 도 27에서 상술한 바 이하 중복 설명은 생략하기로 한다.

도 36은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.

도 36을 참조하면, 본 실시예에 따른 표시 장치는 도 29에 따른 패널 아일랜드 패턴(P_IP3, P_IP4)이 더 배치된다는 점에서 도 19에 따른 실시예에 따른 표시 장치와 상이하다.

그 외 설명은 도 19, 및 도 29에서 상술한 바 중복 설명은 이하 생략하기로 한다.

도 37은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.

도 37을 참조하면, 본 실시예에 따른 표시 장치는 도 29에 따른 패널 아일랜드 패턴(P_IP3, P_IP4)이 더 배치된다는 점에서 도 21에 따른 실시예에 따른 표시 장치와 상이하다.

그 외 설명은 도 21, 및 도 29에서 상술한 바 중복 설명은 이하 생략하기로 한다.

도 38은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역의 평면 배치도이고, 도 39는 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.

도 38, 및 도 39를 참조하면, 본 실시예에 따른 표시 패널의 패널 패드 영역은 도 29에 따른 패널 아일랜드 패턴(P_IP3, P_IP4)이 더 배치된다는 점에서 도 23, 및 도 24에 따른 실시예와 상이하다.

그 외 설명은 도 29, 도 23, 및 도 24에서 상술한 바 이하 중복 설명은 생략하기로 한다.

도 40은 또 다른 실시예에 따른 표시 패널의 패널 패드 영역에 제1 회로 기판이 부착된 상태를 나타낸 평면 배치도이다.

도 40을 참조하면, 본 실시예에 따른 표시 장치는 도 25, 및 도 26에 따른 리드 아일랜드 패턴(L_IP1_1, L_IP2_1)이 적용된다는 점에서, 도 39에 따른 실시예와 상이하다.

그 외 설명은 도 25, 도 26, 및 도 39에서 상술한 바 이하 중복 설명은 생략하기로 한다.

이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시 패널
200: 하부 패널 시트
300: 제1 회로 기판
400: 제2 회로 기판

Claims

표시 영역, 및 상기 표시 영역 주변에 배치된 패드 영역이 정의된 베이스 기판;
상기 베이스 기판의 상기 패드 영역 상에 배치된 복수의 패널 패드; 및
상기 베이스 기판의 상기 패드 영역 상에 부착된 인쇄 회로 기판을 포함하고,
상기 인쇄 회로 기판은 복수의 회로 패드를 포함하고,
상기 복수의 패널 패드는 제1 패널 얼라인 마크를 포함하고,
상기 복수의 회로 패드는 상기 제1 패널 얼라인 마크보다 평면상 크기가 큰 제1 리드 얼라인 마크를 포함하고,
상기 제1 패널 얼라인 마크와 상기 제1 리드 얼라인 마크는 직접 접속된 표시 장치.
제1 항에 있어서,
상기 표시 영역, 및 상기 패드 영역을 지나는 제1 신호 배선을 더 포함하고, 상기 인쇄 회로 기판은 구동 집적 회로, 및 사익 구동 집적 회로와 연결된 제2 신호 배선을 더 포함하고, 상기 패널 얼라인 마크는 상기 제1 신호 배선과 분리되고, 상기 리드 얼라인 마크는 상기 제2 신호 배선과 분리된 표시 장치.
제1 항에 있어서,
상기 복수의 회로 패드는 제1 방향을 따라 연장된 제1 리드 신호 배선, 및 제1 리드 신호 배선을 사이에 두고 상기 제1 리드 얼라인 마크와 이격된 제2 리드 얼라인 마크를 더 포함하고, 상기 패널 패드는 상기 제1 리드 신호 배선과 대응되고 상기 제1 방향을 따라 연장된 제1 패널 신호 배선을 더 포함하고, 상기 제1 리드 신호 배선과 상기 제1 패널 신호 배선은 전기적으로 연결된 표시 장치.
제3 항에 있어서,
상기 복수의 회로 패드는 상기 제1 리드 배선과 상기 제2 리드 얼라인 마크 사이에 배치된 제2 리드 신호 배선을 더 포함하고, 상기 패널 패드는 상기 제2 리드 신호 배선과 대응되는 제2 패널 신호 배선을 포함하되, 상기 제2 리드 신호 배선과 상기 제2 패널 신호 배선은 전기적으로 연결된 표시 장치.
제4 항에 있어서,
상기 복수의 패널 패드는 평면상 상기 제1 패널 신호 배선과 상기 제1 리드 얼라인 마크 사이에 배치되고 상기 제1 방향을 따라 연장된 제1 패널 더미 배선을 더 포함하고, 상기 제1 패널 얼라인 마크는 상기 제1 패널 더미 배선과 물리적으로 연결되고 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 표시 장치.
제5 항에 있어서,
상기 복수의 패널 패드는 평면상 상기 제2 패널 신호 배선과 상기 제2 리드 얼라인 마크 사이에 배치되고 상기 제1 방향을 따라 연장된 제2 패널 더미 배선, 및 상기 제2 패널 더미 배선과 물리적으로 연결되고 상기 제2 방향을 따라 연장된 제2 패널 얼라인 마크를 더 포함하고, 상기 제2 패널 얼라인 마크는 상기 제2 리드 얼라인 마크와 직접 접속된 표시 장치.
제6 항에 있어서,
상기 복수의 회로 패드는 상기 제1 패널 더미 배선과 대응되는 제1 리드 더미 배선, 및 상기 제2 패널 더미 배선과 대응되는 제2 리드 더미 배선을 더 포함하는 표시 장치.
제7 항에 있어서,
상기 복수의 회로 패드는 상기 제1 리드 더미 배선과 상기 제1 리드 얼라인 마크 사이에 배치된 제3 리드 더미 배선, 및 상기 제2 리드 더미 배선과 상기 제2 리드 얼라인 마크 사이에 배치된 제4 리드 더미 배선을 더 포함하는 표시 장치.
제8 항에 있어서,
상기 제3 리드 더미 배선은 상기 제1 패널 얼라인 마크와 부분적으로 중첩 배치되어 직접 접속되고, 상기 제4 리드 더미 배선은 상기 제2 패널 얼라인 마크와 부분적으로 중첩 배치되어 직접 접속된 표시 장치.
제3 항에 있어서,
상기 제1 리드 얼라인 마크는 상기 제1 방향으로 만입된 만입부를 포함하고, 상기 제1 패널 얼라인 마크는 상기 만입부와 중첩 배치된 표시 장치.
제3 항에 있어서,
상기 제1 얼라인 마크는 상기 제1 리드 신호 배선을 향해 돌출된 돌출부를 포함하고, 상기 제1 패널 얼라인 마크는 상기 돌출부와 중첩 배치된 표시 장치.
제3 항에 있어서,
상기 제1 리드 얼라인 마크의 주변에 배치된 아일랜드 패턴을 더 포함하고, 상기 제1 패널 얼라인 마크는 상기 아일랜드 패턴과 중첩 배치되고, 직접 접속된 표시 장치.
제3 항에 있어서,
상기 표시 장치는 상기 제1 리드 얼라인 마크의 상기 제1 방향과 교차하는 제2 방향 일측에 배치된 리드 아일랜드 패턴, 및 상기 제1 패널 얼라인 마크의 상기 제2 방향 일측에 배치된 패널 아일랜드 패턴을 더 포함하고, 상기 패널 아일랜드 패턴과 상기 리드 아일랜드 패턴은 두께 방향으로 중첩 배치되고, 직접 접속된 표시 장치.
제1 항에 있어서,
상기 제1 리드 얼라인 마크는 상기 제1 패널 얼라인 마크와 두께 방향으로 중첩하는 제1 영역, 및 상기 제1 영역의 주변에 위치한 제2 영역을 포함하고, 상기 제1 영역에서 상기 제1 패널 얼라인 마크와 상기 제1 리드 얼라인 마크는 직접 접속되고, 상기 제2 영역에서 상기 제1 리드 얼라인 마크의 표면에 스크레치를 더 포함하는 표시 장치.
제14 항에 있어서,
상기 제1 영역의 상기 제1 리드 얼라인 마크의 표면의 거칠기는 상기 제2 영역의 상기 제1 리드 얼라인 마크의 표면의 거칠기보다 작은 표시 장치.
제1 항에 있어서,
상기 제1 패널 얼라인 마크와 상기 제1 리드 얼라인 마크는 초음파 접합된 표시 장치.
표시 영역, 및 상기 표시 영역 주변에 배치된 패드 영역이 정의된 베이스 기판;
상기 베이스 기판의 상기 패드 영역 상에 배치된 복수의 패널 패드; 및
상기 베이스 기판의 상기 패드 영역 상에 부착된 인쇄 회로 기판을 포함하고,
상기 인쇄 회로 기판은 복수의 회로 패드를 포함하고,
상기 복수의 패널 패드는 제1 패널 얼라인 마크, 및 제1 방향을 따라 연장되고 상기 제1 패널 얼라인 마크의 상기 제1 방향과 교차하는 제2 방향의 일측에 위치한 제1 패널 신호 배선을 포함하고,
상기 복수의 회로 패드는 상기 제1 패널 얼라인 마크보다 평면상 크기가 큰 제1 리드 얼라인 마크, 및 상기 제1 방향을 따라 연장되고 상기 제1 리드 얼라인 마크의 상기 제2 방향의 일측에 위치한 제1 리드 신호 배선을 포함하고,
상기 제1 패널 얼라인 마크와 상기 제1 리드 얼라인 마크는 직접 접속되고,
상기 제1 리드 신호 배선과 상기 제1 패널 신호 배선은 직접 접속되되,
상기 제1 리드 얼라인 마크와 그에 대응되는 상기 제1 패널 얼라인 마크의 두께의 합은 상기 제1 리드 신호 배선과 그에 대응되는 상기 제1 패널 신호 배선의 두께의 합과 동일한 표시 장치.
제17 항에 있어서,
상기 제1 패널 얼라인 마크와 상기 제1 리드 얼라인 마크는 초음파 접합된 표시 장치.
제17 항에 있어서,
상기 제1 패널 신호 배선과 상기 제1 리드 신호 배선은 초음파 접합된 표시 장치.
제17 항에 있어서,
상기 제1 리드 얼라인 마크와 상기 제1 리드 신호 배선은 동일층에 배치되고, 상기 제1 패널 얼라인 마크와 상기 제1 패널 신호 배선은 동일층에 배치된 표시 장치.