KR20210005448A - 자기 메모리 장치 - Google Patents
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Abstract
본 발명은 기판, 상기 기판 상에서 일 방향으로 연장되는 금속 패턴, 상기 금속 패턴 상의 자기 터널 접합 패턴, 및 상기 금속 패턴과 상기 자기 터널 접합 패턴 사이의 산화 방지막을 포함하되, 상기 자기 터널 접합 패턴은 제1 자성 패턴, 터널 배리어 패턴 및 제2 자성 패턴을 포함하는 자기 메모리 장치 및 그의 제조 방법을 개시한다.
Description
본 발명은 자기 메모리 장치에 관한 것으로, 보다 상세하게는 자기 터널 접합 패턴을 포함하는 자기 메모리 장치 및 그의 제조 방법에 관한 것이다.
전자 기기의 고속화, 저전력화에 따라 이에 내장되는 메모리 장치 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구를 충족하는 기억 소자로 자기 메모리 장치(Magnetic memory device)가 연구되고 있다. 자기 메모리 장치는 고속 동작 및/또는 비휘발성의 특성을 가질 수 있어 차세대 메모리로 각광받고 있다.
자기 메모리 장치는 자기 터널 접합(Magnetic Tunnel Junction, MTJ)을 이용하는 메모리 장치이다. 자기 터널 접합은 두 자성 층들과 그 사이에 개재된 절연층을 포함하는데, 두 자성 층들의 자화 방향에 따라 자기 터널 접합의 저항이 달라질 수 있다. 구체적으로, 두 자성 층들의 자화 방향이 반평행하면 자기 터널 접합의 저항은 클 수 있고, 두 자성 층들의 자화 방향이 평행하면 자기 터널 접합의 저항은 작을 수 있다. 자기 메모리 장치는 이러한 자기 터널 접합의 저항 차이를 이용하여 데이터를 기입/판독할 수 있다.
본 발명의 일 기술적 과제는 고집적화가 가능한 스핀 궤도 토크 기반(spin orbit torque based)의 자기 메모리 장치를 제공하는데 있다.
본 발명의 다른 기술적 과제는 신뢰성이 보다 향상된 자기 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위하여, 본 발명의 실시예들에 따른 자기 메모리 장치는 기판, 상기 기판 상에서 일 방향으로 연장되는 금속 패턴, 상기 금속 패턴 상의 자기 터널 접합 패턴, 및 상기 금속 패턴과 상기 자기 터널 접합 패턴 사이의 산화 방지막을 포함하되, 상기 자기 터널 접합 패턴은 제1 자성 패턴, 터널 배리어 패턴 및 제2 자성 패턴을 포함할 수 있다.
또한, 본 발명의 실시예들에 따른 자기 메모리 장치는 기판, 상기 기판 상에서 일 방향으로 연장되는 금속 패턴, 상기 금속 패턴 상에 차례로 제공되는 제1 자성 패턴들, 터널 배리어 패턴들 및 제2 자성 패턴들을 포함하는 자기 터널 접합 패턴들, 및 상기 금속 패턴과 상기 제1 자성 패턴들 사이의 산화 방지막을 포함하되, 상기 자기 터널 접합 패턴들은 서로 이격되고, 상기 산화 방지막은 상기 일 방향으로 연장되며 복수 개의 제2 자성 패턴들과 연결될 수 있다.
본 발명의 실시예들에 따르면, 자기 터널 접합 패턴들을 패터닝할 때, 자기 터널 접합 패턴들과 접하는 금속 패턴이 손상되는 것을 방지할 수 있다.
또한, 본 발명의 실시예들에 따르면, 자기 터널 접합 패턴들 사이 및 자기 터널 접합 패턴들을 이루는 자성 패턴들과 터널 배리어 패턴 사이의 전기적 단락을 방지할 수 있다. 이에 따라, 스핀 궤도 토크 기반의 자기 메모리 장치의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 장치의 단위 메모리 셀을 설명하기 위한 개념도이다.
도 2a 내지 도 9a는 본 발명의 실시예들에 따른 자기 메모리 장치 및 그의 제조 방법을 설명하기 위한 평면도들이다.
도 2b 내지 도 9b는 본 발명의 실시예들에 따른 자기 메모리 장치 및 그의 제조 방법을 설명하기 위한 단면도들로, 각각 도 2a 내지 도 9a의 Ⅰ-Ⅰ'선을 따라 자른 단면들에 대응된다.
도 2c 내지 도 7c는 본 발명의 실시예들에 따른 자기 메모리 장치 및 그의 제조 방법을 설명하기 위한 단면도들로, 각각 도 2a 내지 도 7a의 Ⅱ-Ⅱ'선 을 따라 자른 단면들에 대응된다.
도 2a 내지 도 9a는 본 발명의 실시예들에 따른 자기 메모리 장치 및 그의 제조 방법을 설명하기 위한 평면도들이다.
도 2b 내지 도 9b는 본 발명의 실시예들에 따른 자기 메모리 장치 및 그의 제조 방법을 설명하기 위한 단면도들로, 각각 도 2a 내지 도 9a의 Ⅰ-Ⅰ'선을 따라 자른 단면들에 대응된다.
도 2c 내지 도 7c는 본 발명의 실시예들에 따른 자기 메모리 장치 및 그의 제조 방법을 설명하기 위한 단면도들로, 각각 도 2a 내지 도 7a의 Ⅱ-Ⅱ'선 을 따라 자른 단면들에 대응된다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 자기 메모리 장치 및 그의 제조 방법을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 장치의 단위 메모리 셀을 설명하기 위한 개념도이다.
도 1을 참조하면, 단위 메모리 셀(MC)은 워드 라인(Word Line, WL), 읽기 라인(read line, L1), 쓰기 라인(write line, L2), 메모리 소자(Memory Element, ME) 및 선택 소자(Select Element, SE)를 포함할 수 있다. 메모리 소자(ME)는 읽기 라인(L1)과 선택 소자(SE) 사이에 연결될 수 있다. 메모리 소자(ME)는 읽기 라인(L1) 및 선택 소자(SE)와 전기적으로 직렬로 연결될 수 있다. 읽기 라인(L1)은 평면상에서 워드 라인(WL)과 서로 교차할 수 있다. 복수 개의 단위 메모리 셀(MC)들은 2차원적으로 또는 3차원적으로 배열될 수 있다. 복수 개의 단위 메모리 셀(MC)들은 2차원적으로 또는 3차원적으로 배열되어 메모리 셀 어레이를 이룰 수 있다. 메모리 셀 어레이는 디코더 및 드라이버와 연결될 수 있다.
이하, 단수의 메모리 소자(ME)에 대해서 설명한다. 메모리 소자(ME)는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다. 메모리 소자(ME)는 박막 구조로 제공될 수 있다. 메모리 소자(ME)는 전류에 의한 스핀 궤도 토크(Spin Orbit Torque, SOT)를 이용하여 전기적 저항이 변화될 수 있다. 메모리 소자(ME)는 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다.
보다 구체적으로, 메모리 소자(ME)는 자기 터널 접합 패턴(MTJP) 및 금속 패턴(HM)을 포함할 수 있다. 자기 터널 접합 패턴(MTJP)은 제1 자성 패턴(MP1), 터널 배리어 패턴(TBP) 및 제2 자성 패턴(MP2)을 포함할 수 있다. 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2) 중 어느 하나는 전류의 흐름에 의해 자화 방향이 자유롭게 변화하는 자유(free) 패턴이고, 나머지 하나는 전류의 흐름에 상관없이 고정된 자화 방향을 가지는 고정(pinned) 패턴일 수 있다.
금속 패턴(HM)에 접촉하는 제1 자성 패턴(MP1)이 자유 패턴일 수 있고, 금속 패턴(HM)과 이격된 제2 자성 패턴(MP2)이 고정 패턴일 수 있다. 이하에서, 설명의 간소화를 위하여 제1 자성 패턴(MP1)을 자유 패턴으로, 제2 자성 패턴(MP2)을 고정 패턴으로 설명한다. 자기 터널 접합 패턴(MTJP)의 전기적 저항은 자유 패턴 및 고정 패턴의 자화 방향들에 의존적일 수 있다. 예를 들어, 자기 터널 접합 패턴(MTJP)의 전기적 저항은 자유 패턴 및 고정 패턴의 자화 방향들이 평행(parallel)한 경우에 비해, 자유 패턴 및 고정 패턴의 자화 방향들이 반평행(antiparallel)한 경우에 훨씬 클 수 있다. 즉, 자기 터널 접합 패턴(MTJP)의 전기적 저항은 자유 패턴의 자화 방향을 변경함으로써 조절될 수 있다. 자기 터널 접합 패턴(MTJP)의 전기적 저항의 차이를 이용하여 단위 메모리 셀(MC)에 데이터를 저장할 수 있다.
보다 구체적으로, 자기 터널 접합 패턴(MTJP)의 자유 패턴의 자화 방향을 변경하기 위하여, 먼저, 제1 경로(P1)로 전류가 흐를 수 있다. 제1 경로(P1)는 자유 패턴의 상면과 실질적으로 평행한 방향의 경로를 포함할 수 있다. 제1 경로(P1)는 선택 소자(SE)로부터 하부 전극 콘택들(BEC) 중 하나와 금속 패턴(HM)을 통해 쓰기 라인(L2)으로 향하는 경로일 수 있다. 또는, 이와 반대로, 제1 경로(P1)는 쓰기 라인(L2)으로부터 금속 패턴(HM)과 하부 전극 콘택들(BEC) 중 하나를 통해 선택 소자(SE)로 향하는 경로일 수 있다.
전류가 제1 경로(P1)로 흐르면, 금속 패턴(HM) 내부에서 전자의 스핀 궤도 상호작용(spin orbit coupling)에 의해 스핀 홀 효과(Spin Hall Effect, SHE) 및 라쉬바 효과(Rashba Effect, RE)가 발생할 수 있다. 스핀 궤도 상호작용은 전자의 스핀과 궤도 운동의 상호작용을 의미한다. 스핀 홀 효과(SHE)는, 홀 효과(hall effect)와 유사한 원리로, 스핀 궤도 상호작용에 의해 도체 표면에 스핀의 축적이 나타나는 효과를 의미한다. 라쉬바 효과(RE)는 전위차에 의해 비자성체의 전자 스핀의 상태가 변하는 효과를 의미한다. 라쉬바 효과(RE)는 금속 패턴(HM) 및 자유 패턴의 경계면의 비대칭성에 의해 강화될 수 있다. 스핀 홀 효과(SHE) 및 라쉬바 효과(RE)는 스핀 분극된 전자들을 자유 패턴과 가까운 곳에 축적시킬 수 있다. 축적된 전자들은 자유 패턴에 스핀 궤도 토크(SOT)를 가할 수 있다. 즉, 금속 패턴(HM)에 일정 크기 이상의 전류가 흐르면 자유 패턴에 가해지는 스핀 궤도 토크(SOT)가 자유 패턴의 자화 방향을 바꿀 수 있다. 자유 패턴의 자화 방향을 바꾸기 위해, 임계 전류 밀도(critical current density, Jc) 이상의 전류 밀도 값을 갖는 전류가 금속 패턴(HM)에 흐를 수 있다. 자유 패턴의 자화 방향을 바꾸는 과정을 통해 쓰기(write) 동작이 수행될 수 있다. 즉, 자유 패턴의 자화 방향을 바꾸는 과정을 통해 데이터를 저장할 수 있다.
자유 패턴의 자화 방향을 바꾸는 과정을 통해 저장한 데이터를 읽기 위하여, 먼저, 제2 경로(P2)로 전류가 흐를 수 있다. 제2 경로(P2)는 자유 패턴의 상면과 실질적으로 수직한 방향의 경로를 포함할 수 있다. 제2 경로(P2)는 읽기 라인(L1)으로부터 자기 터널 접합 패턴(MTJP)과 금속 패턴(HM)을 통해 선택 소자(SE)로 향하는 경로일 수 있다. 전류가 제2 경로(P2)로 흐를 때, 자기 터널 접합 패턴(MTJP)의 저항 차이를 측정할 수 있다. 자기 터널 접합 패턴(MTJP)에 흐르는 전류에 의해 읽기(read) 동작이 수행될 수 있다.
선택 소자(SE)는 전류의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들면, 선택 소자(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과 트랜지스터 및 피모스 전계효과 트랜지스터 중의 하나일 수 있다. 선택 소자(SE) 중 어느 하나가 2단자 소자인 다이오드로 구성되는 경우, 도시된 배선들 중 어느 하나가 생략될 수 있다. 다만, 도 1에서 도시된 선택 소자(SE)가 메모리 소자(ME)에 연결되는 방법은 예시적인 것일 뿐, 본 발명은 이에 제한되지 않으며, 선택 소자(SE)는 다른 방법으로 메모리 소자(ME)와 연결될 수 있다.
도 2a는 본 발명의 일 실시예에 따른 자기 메모리 장치의 메모리 셀 어레이를 나타내는 평면도이다. 도 2b 및 도 2c는 각각 도 2a를 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면들에 대응된다.
도 2a, 도 2b 및 도 2c를 참조하면, 기판(100) 상에 하부 전극 콘택들(BEC)을 포함하는 제1 절연 패턴(110)이 제공될 수 있다. 기판(100)은 복수개의 선택 소자들(SE)을 포함할 수 있다. 기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(Si-Ge) 등을 포함할 수 있다. 선택 소자들(SE)은 다이오드 또는 트랜지스터일 수 있다. 도시된 바와 달리, 선택 소자들(SE) 각각은 소스 패턴, 드레인 패턴 및 게이트 패턴을 포함할 수 있다. 소스 패턴, 드레인 패턴 및 게이트 패턴은 금속, 전도성 산화물 또는 폴리 실리콘과 같은 전도성 물질을 포함할 수 있다. 제1 절연 패턴(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전(low-k) 물질을 포함할 수 있다. 예를 들어, 저유전(low-k) 물질은 실리콘 산화탄화수소(SiOCH) 또는 다공성 실리콘 산화탄화수소(porous SiOCH)를 포함할 수 있다.
하부 전극 콘택들(BEC)이 제1 절연 패턴(110) 내에 제공될 수 있다. 하부 전극 콘택들(BEC)은 제1 절연 패턴(110)을 관통하여 제1 절연 패턴(110)의 하면에서 상면까지 제3 방향(D3)으로 연장될 수 있다. 제3 방향(D3)은 기판(100)의 상면에 수직한 방향일 수 있다. 하부 전극 콘택들(BEC)은 기판(100) 내의 선택 소자들(SE) 중 어느 하나와 전기적으로 연결될 수 있다. 보다 구체적으로, 하부 전극 콘택들(BEC)은 선택 소자들(SE)의 소스 패턴 또는 드레인 패턴과 전기적으로 연결될 수 있다. 또는, 도시된 바와 달리, 하부 전극 콘택들(BEC)은 기판(100) 내의 선택 소자들(SE)과 연결되지 않고 배선들 중 어느 하나와 전기적으로 연결될 수 있다. 하부 전극 콘택들(BEC)은 금속(예를 들어, 티타늄, 탄탈륨, 텅스텐 등), 도전성 금속 질화물(예를 들어, 질화 티타늄, 질화 탄탈륨 등), 도펀트로 도핑된 반도체 물질(예를 들어, 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘-게르마늄 등) 및 금속-반도체 화합물(예를 들어, 금속 실리사이드) 중 적어도 하나를 포함할 수 있다.
제1 절연 패턴(110) 및 하부 전극 콘택들(BEC) 상에 금속 패턴(HM) 및 산화 방지막(130)을 포함하는 제2 절연 패턴(120)이 제공될 수 있다. 제2 절연 패턴(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전(low-k) 물질을 포함할 수 있다. 일 예로, 제2 절연 패턴(120)은 제1 절연 패턴(110)과 실질적으로 동일한 물질을 포함할 수 있다. 금속 패턴(HM)은 제2 방향(D2)으로 연장되어 복수 개의 하부 전극 콘택들(BEC)과 전기적으로 연결될 수 있다. 제2 방향(D2)으로 연장되는 각 금속 패턴(HM)은 제1 방향(D1)으로 이격될 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 제3 방향(D3)과 수직한 방향일 수 있다. 제1 방향(D1)과 제2 방향(D2)은 서로 수직한 방향일 수 있다. 금속 패턴(HM)은 전류가 흐를 때 스핀 궤도 상호작용(spin orbit coupling)의 크기가 큰 물질을 포함할 수 있다. 원자번호가 큰 물질(대략 30 이상)일수록 전류가 흐를 때 스핀 궤도 상호작용의 크기가 클 수 있다. 즉, 금속 패턴(HM)은 원자번호가 대략 30 이상인 중금속(heavy metal) 물질을 포함할 수 있다. 금속 패턴(HM)의 상면에 실질적으로 평행한 방향으로 전류가 흐를 수 있다. 전류가 금속 패턴(HM)을 통해 제2 방향(D2) 또는 제2 방향(D2)의 반대 방향으로 흐르면서 쓰기(write) 동작이 수행될 수 있다. 금속 패턴(HM)은, 예를 들어, 탄탈륨(Ta), 백금(Pt), 비스무트(Bi), 티타늄(Ti) 또는 텅스텐(W)을 포함할 수 있다. 바람직하게는 금속 패턴(HM)은 텅스텐(W)을 포함할 수 있다.
금속 패턴(HM) 상에 산화 방지막(130)이 제공될 수 있다. 산화 방지막(130)은 금속 패턴(HM) 상에서 제2 방향(D2)으로 연장될 수 있다. 또한, 산화 방지막(130)은 제1 방향(D1)으로 이격될 수 있다. 산화 방지막(130)의 상면은 제1 절연 패턴(110)의 상면과 실질적으로 공면을 이룰 수 있다. 산화 방지막(130)은 금속 패턴(HM)과 마찬가지로 전류가 흐를 때 스핀 궤도 상호작용의 크기가 큰 물질을 포함할 수 있다. 산화 방지막(130)의 제1 영역은 원자번호가 대략 30 이상인 중금속 물질을 포함할 수 있다. 산화 방지막(130)의 제1 영역은, 예를 들어, 나이오븀(Nb) 또는 티타늄(Ti)을 포함할 수 있다. 중금속 물질을 포함하는 산화 방지막(130)의 제1 영역은 제1 자성 패턴(MP1)과 제3 방향(D3)으로 중첩되는 영역일 수 있다. 다만, 산화 방지막(130)의 제2 영역은 금속 산화물을 포함할 수 있다. 예를 들어, 산화 방지막(130)의 제2 영역은 나이오븀(Nb)의 산화물 또는 티타늄(Ti)의 산화물을 포함할 수 있다. 금속 산화물을 포함하는 산화 방지막(130)의 제2 영역은 제1 자성 패턴(MP1)과 접촉하지 않는 영역일 수 있다. 일 예로, 산화 방지막(130)의 제3 방향(D3)으로의 두께는 금속 패턴(HM)의 제3 방향(D3)으로의 두께에 비해 작을 수 있다. 예를 들어, 산화 방지막(130)의 제3 방향(D3)으로의 두께는 금속 패턴(HM)의 제3 방향(D3)으로의 두께보다 작을 수 있다. 예를 들어, 산화 방지막(130)의 제3 방향(D3)으로의 두께는 0.1nm 내지 10nm일 수 있다.
제2 절연 패턴(120) 및 산화 방지막(130) 상에 자기 터널 접합 패턴들(MTJP) 및 산화막(150)을 포함하는 제3 절연 패턴(170)이 제공될 수 있다. 제3 절연 패턴(170)은 절연 물질을 포함할 수 있다. 예를 들어, 제3 절연 패턴(170)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 제3 절연 패턴(170)의 상면은 자기 터널 접합 패턴들(MTJP)의 상면 및 산화막(150)의 상면과 실질적으로 공면을 이룰 수 있다.
산화 방지막(130) 상에 복수 개의 자기 터널 접합 패턴들(MTJP)이 제공될 수 있다. 도시되지 않았지만, 산화 방지막(130)과 자기 터널 접합 패턴들(MTJP) 사이에 시드층이 개재될 수 있다. 자기 터널 접합 패턴들(MTJP)은 서로 이격될 수 있다. 자기 터널 접합 패턴들(MTJP)이 서로 이격된 사이 공간에 제3 절연 패턴(170)이 제공될 수 있다. 다른 실시예들에 따르면, 제3 절연 패턴(170)은 제공되지 않을 수 있다. 제3 절연 패턴(170)이 제공되지 않으면, 제2 절연 패턴(120) 및 산화 방지막(130)이 외부로 노출될 수 있다. 자기 터널 접합 패턴들(MTJP)이 배열되어 자기 터널 접합 어레이를 이룰 수 있다. 이때, 둘 이상의 자기 터널 접합 패턴들(MTJP)을 포함하는 자기 터널 접합 어레이는 제2 방향(D2)으로 연장되는 금속 패턴(HM) 및 산화 방지막(130) 상에 제공될 수 있다. 자기 터널 접합 패턴들(MTJP)은 서로 직접 연결되지 않고 전기적으로 분리되어 각각 데이터를 저장할 수 있다. 이하에서, 단수의 자기 터널 접합 패턴(MTJP)에 대하여 서술한다.
자기 터널 접합 패턴(MTJP)은 제1 자성 패턴(MP1), 터널 배리어 패턴(TBP) 및 제2 자성 패턴(MP2)을 포함할 수 있다. 제1 자성 패턴(MP1)은 자유 패턴이고, 제2 자성 패턴(MP2)은 고정 패턴일 수 있다. 즉, 제1 자성 패턴(MP1)은 자화 방향이 변화 가능할 수 있고, 제2 자성 패턴(MP2)은 자화 방향이 일정할 수 있다. 자기 터널 접합 패턴(MTJP)은 제3 방향(D3)으로 갈수록 제1 방향(D1) 및/또는 제2 방향(D2)으로의 폭이 줄어들 수 있다. 다만, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 도시된 바와 달리, 자기 터널 접합 패턴(MTJP)은 제3 방향(D3)으로 가면서 제1 방향(D1) 및/또는 제2 방향(D2)으로의 폭이 일정할 수 있다. 또한, 도 2a를 참조하면, 자기 터널 접합 패턴(MTJP)은 상면이 원 형상을 가질 수 있다. 다만, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 도시된 바와 달리, 자기 터널 접합 패턴(MTJP)의 상면은 마름모, 타원, 직사각형 등 다양한 형상을 가질 수 있다. 자기 터널 접합 패턴(MTJP)의 상면 또는 하면에서 제1 방향(D1) 및/또는 제2 방향(D2)으로의 가장 긴 폭은 금속 패턴(HM)의 제1 방향(D1)으로의 폭보다 작을 수 있다.
일 예에 따르면, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 자화 방향이 터널 배리어 패턴(TBP)의 상면과 실질적으로 평행한 수평 자화 구조를 가질 수 있다. 이때, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 강자성 물질을 포함하는 층을 포함할 수 있다. 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은, 예를 들어, CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 적어도 하나를 포함할 수 있다. 또한, 제2 자성 패턴(MP2)은 반강자성 물질을 포함하는 층과 강자성 물질을 포함하는 층을 포함하는 다층 구조를 가질 수 있다. 예를 들어, 반강자성 물질을 포함하는 층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중 적어도 하나를 포함할 수 있다. 또한, 예를 들어, 반강자성 물질을 포함하는 층은 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au) 또는 은(Ag)을 포함할 수 있다. 강자성 물질을 포함하는 층은, 예를 들어, CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 적어도 하나를 포함할 수 있다.
다른 일 예에 따르면, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 자화 방향이 터널 배리어 패턴(TBP)의 상면에 실질적으로 수직한 수직 자화 구조를 가질 수 있다. 이 경우, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 각각은 L10 결정구조를 갖는 물질, 조밀육방격자(Hexagonal Close Packed lattice, HCP) 구조를 갖는 물질 및 비정질 희토류 전이 금속(Rare Earth-Transition Metal, RE-TM) 합금 중 적어도 하나를 포함할 수 있다. 일 예로, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 각각은 Fe50Pt50, Fe50Pd50, Co50Pt50, Co50Pd50 및 Fe50Ni50을 포함하는 L10 결정구조를 갖는 물질 중 적어도 하나일 수 있다. 이와 달리, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 각각은 조밀육방격자(HCP) 구조를 갖는 물질 중 약 10% 내지 45%의 백금(Pt) 함량을 갖는 코발트-백금(Co-Pt) 무질서 합금(disordered alloy) 또는 Co3Pt 질서 합금(ordered alloy)을 포함할 수 있다. 이와 달리, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 각각은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 적어도 하나와 희토류 금속인 터븀(Tb), 디스프로슘(Dy) 및 가돌리늄(Gd) 중 적어도 하나를 포함하는 비정질 희토류 전이 금속(RE-TM) 합금 중 선택된 적어도 하나를 포함할 수 있다.
제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 계면 수직 자기 이방성(interface perpendicular magnetic anisotropy)을 갖는 물질을 포함할 수 있다. 자기 이방성(magnetic anisotropy)는 강자성체에서 자기장에 의해 스핀이 정렬될 때 특정방향의 선호도를 나타내는 특성을 말한다. 특히, 계면 수직 자기 이방성은 내재적 수평 자화 특성을 갖는 자성 층이 그와 인접하는 다른 층과의 계면으로부터의 영향에 의하여 수직 자화 방향을 갖는 특성을 말한다. 여기서, 내재적 수평 자화 특성은 외부적 요인이 없을 경우, 자성 층이 그것의 가장 넓은 표면에 평행한 자화 방향을 갖는 특성을 의미한다. 일 예로, 내재적 수평 자화 특성을 갖는 자성 층이 기판 상에 형성되고 외부적 요인이 없을 경우, 자성 층의 자화 방향은 기판의 상면과 실질적으로 평행할 수 있다. 일 예로, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 각각 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 또한, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은, 예를 들어, 각각 보론(B), 아연(Zn), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 실리콘(Si), 은(Ag), 금(Au), 구리(Cu), 탄소(C) 및 질소(N)를 포함하는 비자성 물질 중 적어도 하나를 더 포함할 수 있다. 다른 일 예로, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 각각은 CoFe 또는 NiFe를 포함하되, 보론(B)을 더 포함할 수 있다. 이에 더하여, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 포화 자화량을 낮추기 위해, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은, 예를 들어, 각각 티타늄(Ti), 알루미늄(Al), 실리콘(Si), 마그네슘(Mg), 탄탈륨(Ta) 및 실리콘(Si) 중 적어도 하나를 더 포함할 수 있다.
터널 배리어 패턴(TBP)은 마그네슘(Mg)의 산화물, 티타늄(Ti)의 산화물, 알루미늄(Al), 마그네슘-아연(MgZn)의 산화물, 마그네슘-보론(MgB)의 산화물, 티타늄(Ti)의 질화물 및 바나듐(V)의 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 터널 배리어 패턴(TBP)은 단층의 산화마그네슘(MgO)을 포함할 수 있다. 이와 달리, 터널 배리어 패턴(TBP)은 복수의 층들을 포함할 수 있다. 터널 배리어 패턴(TBP) 내의 산소 원자들은 제1 자성 패턴(MP1) 및/또는 제2 자성 패턴(MP2)의 금속 원자(예를 들어, 철 원자)들과 반응하여, 제1 자성 패턴(MP1) 및/또는 제2 자성 패턴(MP2)의 수직 자기 이방성을 향상시킬 수 있다. 즉, 터널 배리어 패턴(TBP)은 제1 자성 패턴(MP1) 및/또는 제2 자성 패턴(MP2)의 자화 방향에 영향을 미칠 수 있다.
도시된 바와 달리, 자기 터널 접합 패턴(MTJP)은 제1 자성 패턴(MP1), 터널 배리어 패턴(TBP) 및 제2 자성 패턴(MP2)에 더하여 분극 강화층을 더 포함할 수 있다. 분극 강화층은 제1 자성 패턴(MP1)과 터널 배리어 패턴(TBP)의 사이 및/또는 제2 자성 패턴(MP2)과 터널 배리어 패턴(TBP)의 사이에 제공될 수 있다. 분극 강화층은 자기 터널 접합 패턴(MTJP)의 스핀 분극도(spin polarization) 및 자기 저항비(magnetoresistance ratio)를 증가시킬 수 있다. 이를 통해, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 자화가 강화될 수 있다. 분극 강화층은 철(Fe), 체심입방격자(Body Centered Cubic lattice, BCC) 구조를 갖는 철(Fe) 합금, CoFeB계 비정질 합금 및 L21 결정 구조를 갖는 합금 중 적어도 하나를 포함할 수 있다.
산화막(150)은 산화 방지막(130) 상에서 자기 터널 접합 패턴들(MTJP)의 측면을 덮도록 제공될 수 있다. 산화막(150)은 자기 터널 접합 패턴들(MTJP)이 포함하는 물질의 산화물을 포함할 수 있다. 즉, 산화막(150)은 제1 자성 패턴(MP1)이 포함하는 물질의 산화물, 터널 배리어 패턴(TBP)이 포함하는 물질의 산화물 및 제2 자성 패턴(MP2)이 포함하는 물질의 산화물을 포함할 수 있다. 산화막(150)의 상면은 자기 터널 접합 패턴들(MTJP)의 상면과 실질적으로 동일한 제3 방향(D3)으로의 높이를 가질 수 있다. 즉, 산화막(150)의 상면과 자기 터널 접합 패턴들(MTJP)의 상면은 실질적으로 공면을 이룰 수 있다.
비트 라인들(BL)이 자기 터널 접합 패턴들(MTJP), 산화막(150) 및 제3 절연 패턴(170) 상에 제공될 수 있다. 비트 라인들(BL)은 자기 터널 접합 패턴들(MTJP)의 상면의 중심을 포함하면서 제1 방향(D1)으로 연장될 수 있다. 일 예로, 비트 라인들(BL)의 제2 방향(D2)으로의 폭은 제2 자성 패턴(MP2)의 상면 중에서 제2 방향(D2)으로의 가장 긴 폭과 실질적으로 동일할 수 있다. 또한, 일 예로, 비트 라인들(BL)의 제2 방향(D2)으로의 폭은 산화막(150) 및 자기 터널 접합 패턴들(MTJP)을 포함하는 기둥의 상면 중에서 제2 방향(D2)으로의 가장 긴 폭(R1)보다 작을 수 있다. 다만, 도시된 바와 달리, 비트 라인들(BL)과 자기 터널 접합 패턴들(MTJP) 사이에 자기 터널 접합 패턴들(MTJP)과 전기적으로 연결되는 상부 전극 및/또는 상부 전극 콘택을 포함하는 절연층이 제공될 수 있다. 이 경우, 비트 라인들(BL)은 상부 전극 또는 상부 전극 콘택과 전기적으로 연결될 수 있다. 비트 라인들(BL)을 통해 흐르는 전류가 자기 터널 접합 패턴들(MTJP)의 상면을 수직하게 관통하며 금속 패턴(HM) 방향으로 흐르면서 읽기 동작이 수행될 수 있다.
도 3a는 본 발명의 다른 일 실시예에 따른 자기 메모리 장치의 메모리 셀 어레이를 나타내는 평면도이다. 도 3b 및 도 3c는 각각 도 3a를 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면들에 대응된다. 이하에서, 앞서 도 2a, 도 2b 및 도 2c를 참조하여 설명한 바와 중복되는 내용은 생략한다.
도 3a, 도 3b 및 도 3c를 참조하면, 산화막(160)은 제2 절연 패턴(120)의 상면, 산화 방지막(130)의 상면 및 자기 터널 접합 패턴들(MTJP)의 측면을 덮도록 제공될 수 있다. 산화막(160)은 제1 부분(161), 제2 부분(162) 및 리세스 영역(RC)을 포함할 수 있다. 산화막(160)의 리세스 영역(RC)은 제1 부분(161) 및 제2 부분(162)으로 정의될 수 있다. 산화막(160)의 제1 부분(161)은 산화 방지막(130)의 상면 상에 제공될 수 있다. 산화막(160)의 제1 부분(161)의 제3 방향(D3)으로의 높이는 제1 자성 패턴(MP1)의 제3 방향(D3)으로의 높이와 같거나 더 낮을 수 있다. 산화막(160)의 제2 부분(162)은 자기 터널 접합 패턴들(MTJP)의 측면을 덮도록 제공될 수 있다. 보다 구체적으로, 산화막(160)의 제2 부분(162)은 터널 배리어 패턴(TBP) 및 제2 자성 패턴(MP2)의 측면을 덮도록 제공될 수 있다. 산화막(160)의 제2 부분(162)의 상면은 제2 자성 패턴(MP2)의 상면과 실질적으로 공면을 이룰 수 있다. 산화막(160)은 제2 절연 패턴(120), 산화 방지막(130) 및 자기 터널 접합 패턴들(MTJP)을 노출시키지 않도록 제공될 수 있다. 산화막(160)은 아래가 닫히고 가운데가 비어 있는 기둥의 단면 형상을 가질 수 있다.
제3 절연 패턴(180)은 산화막(160) 상에 제공될 수 있다. 제3 절연 패턴(180)은 절연 물질을 포함할 수 있다. 예를 들어, 제3 절연 패턴(180)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.제3 절연 패턴(180)은 산화막(160)의 리세스 영역(RC)을 채울 수 있다. 다른 실시예들에 따르면, 제3 절연 패턴(180)은 제공되지 않을 수 있다.
비트 라인들(BL)이 자기 터널 접합 패턴들(MTJP), 산화막(160)의 제2 부분(162) 및 제3 절연 패턴(180) 상에 제공될 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 연장될 수 있다.
도 4a, 도 5a 및 도 6a는 본 발명의 일 실시예에 따른 자기 메모리 장치의 제조 방법을 각 단계별로 설명하기 위한 평면도들이다. 도 4b, 도 5b 및 도 6b는 각각 도 4a, 도 5a 및 도 6a를 Ⅰ-Ⅰ'선을 따라 자른 단면들에 대응된다. 도 4c, 도 5c 및 도 6c는 각각 도 4a, 도 5a 및 도 6a를 Ⅱ-Ⅱ'선을 따라 자른 단면들에 대응된다. 도 4a 내지 도 6c 그리고 도 2a, 도 2b 및 도 2c를 참조하여, 본 발명의 일 실시예에 따른 자기 메모리 장치의 제조 방법을 설명한다.
도 4a, 도 4b 및 도 4c를 참조하면, 기판(100) 상에 하부 전극 콘택들(BEC)을 포함하는 제1 절연 패턴(110)이 형성될 수 있다. 또한, 기판(100) 상에 선택 소자(SE)가 형성될 수 있다. 일 예로, 선택 소자(SE)는 도전층을 기판(100) 상에 형성하는 단계 및 도전층을 패터닝하는 단계를 통해 형성될 수 있다. 다른 일 예로, 선택 소자(SE)는 금속 페이스트를 사용한 프린팅 방법에 의해 수행될 수 있다.
제1 절연 패턴(110)은 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정에 의해 형성될 수 있다. 제1 절연 패턴(110)은 단일층 구조 또는 복수 개의 절연층들이 적층된 다층 구조로 형성될 수 있다. 제1 절연 패턴(110)은 적층된 복수 개의 절연층들 사이에 도전층 또는 반도체층을 더 포함하는 다층 구조로 형성될 수 있다. 하부 전극 콘택들(BEC)은 제1 절연 패턴(110)을 패터닝하여 제1 도전 비아를 형성하는 단계 및 제1 도전 비아의 내부를 금속, 도전성 금속 질화물, 도펀트로 도핑된 반도체 물질 및 금속-반도체 화합물 중 적어도 하나의 물질로 채우는 단계를 통해 형성될 수 있다. 하부 전극 콘택들(BEC)을 포함하는 제1 절연 패턴(110)의 상면은 실질적으로 편평할 수 있다.
제1 절연 패턴(110) 및 하부 전극 콘택들(BEC) 상에 금속 패턴(HM) 및 산화 방지막(130)이 형성될 수 있다. 먼저, 금속층들이 증착 공정에 의해 형성될 수 있다. 서로 다른 금속이 차례로 증착되어 금속층들이 형성될 수 있다. 금속층은, 예를 들어, 스퍼터링(sputtering) 공정에 의해 형성될 수 있다. 이후, 패터닝 공정을 통해서 제2 방향(D2)으로 연장되고 제1 방향(D1)으로 이격되는 금속 패턴(HM) 및 산화 방지막(130)이 형성될 수 있다. 금속 패턴(HM)은 하부 전극 콘택들(BEC)과 전기적으로 연결될 수 있다. 금속 패턴(HM) 및 산화 방지막(130)이 패터닝 공정을 통해 동시에 형성됨에 따라, 금속 패턴(HM)의 측면과 산화 방지막(130)의 측면이 나란히 정렬(align)될 수 있다.
금속 패턴(HM) 및 산화 방지막(130)이 패터닝되어 제거된 부분에 제2 절연 패턴(120)이 형성될 수 있다. 제2 절연 패턴(120)은 화학 기상 증착(CVD) 공정에 의해 형성될 수 있다. 제2 절연 패턴(120)은 단일층 구조 또는 복수 개의 절연층들이 적층된 다층 구조로 형성될 수 있다. 제2 절연 패턴(120)은 적층된 복수 개의 절연층들 사이에 도전층 또는 반도체층을 더 포함하는 다층 구조로 형성될 수 있다. 제2 절연 패턴(120)의 상면과 산화 방지막(130)의 상면은 실질적으로 공면을 이룰 수 있다.
도 5a, 도 5b 및 도 5c를 참조하면, 제2 절연 패턴(120) 및 산화 방지막(130) 상에 자기 터널 접합 층(MTJL)이 형성될 수 있다. 자기 터널 접합 층(MTJL)은 제1 자성 층(ML1), 터널 배리어 층(TBL) 및 제2 자성 층(ML2)이 차례로 증착되어 형성될 수 있다. 제1 자성 층(ML1), 터널 배리어 층(TBL) 및 제2 자성 층(ML2)은 각각 복수의 층을 가지는 다층 구조를 가질 수 있다. 제1 자성 층(ML1), 터널 배리어 층(TBL) 및 제2 자성 층(ML2)의 증착 공정은, 예를 들어, 스퍼터링 공정에 의해 수행될 수 있다. 터널 배리어 층(TBL)은 제1 자성 층(ML1) 및 제2 자성 층(ML2) 사이에 개재될 수 있다. 터널 배리어 층(TBL)은 제1 자성 층(ML1) 및 제2 자성 층(ML2)이 서로 이격되어 접촉하지 않도록 형성될 수 있다. 또한, 도시되지 않았지만, 산화 방지막(130)과 제1 자성 층(ML1) 사이에 시드층이 개재될 수 있다. 시드층은 제1 자성 층(ML1)의 결정 구조 형성을 돕는 시드(seed)가 될 수 있다.
자기 터널 접합 층(MTJL) 상에 마스크 패턴(MP)이 형성될 수 있다. 일 예로, 마스크 패턴(MP)은 포토 레지스트로 형성될 수 있다. 마스크 패턴(MP)은 포토 리소그래피 공정에 의해 형성될 수 있다. 도 5a를 참조하면, 마스크 패턴(MP)은 상면이 원 형상을 가질 수 있다. 다만, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 도시된 바와 달리, 마스크 패턴(MP)의 상면은 마름모, 타원, 직사각형 등 다양한 형상을 가질 수 있다.
도 6a, 도 6b 및 도 6c를 참조하면, 자기 터널 접합 패턴들(MTJP)은 식각 공정에 의하여 형성될 수 있다. 식각 공정은 건식(dry) 식각 공정을 통해 수행될 수 있다. 예를 들어, 식각 공정은 이온 빔 식각(Ion Beam Etching, IBE) 공정 또는 반응성 이온 식각(Reactive Ion Etching, RIE) 공정에 의해 수행될 수 있다. 이온 빔 식각(IBE) 또는 반응성 이온 식각(RIE)은 비등방적(anisotropic)으로 이루어질 수 있다. 식각 공정이 수행되는 환경의 압력이 낮아질수록 입자들의 평균 자유이동 경로(mean free path)가 증가될 수 있고, 이에 따라, 비등방성(anisotropy)이 증가될 수 있다. 비등방성이 증가되면 마스크 패턴(MP)의 아래 부분이 식각되는 언더컷(undercut) 현상이 적게 나타날 수 있다. 비등방적 식각에 따라, 자기 터널 접합 패턴들(MTJP)은 제3 방향(D3)으로 갈수록 제1 방향(D1) 및/또는 제2 방향(D2)으로의 폭이 줄어들 수 있다. 다만, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 도시된 바와 달리, 자기 터널 접합 패턴들(MTJP)은 제3 방향(D3)으로 가면서 제1 방향(D1) 및/또는 제2 방향(D2)으로의 폭이 일정할 수 있다. 식각 공정에 의해, 각 자기 터널 접합 패턴들(MTJP)이 이격되어 자기 터널 접합 어레이가 형성될 수 있다.
도시된 바와 달리, 식각 공정에 의해 자기 터널 접합 패턴들(MTJP)을 이루는 물질들 중 일부가 재증착(resputtering)될 수 있다. 재증착된 물질들은 자기 터널 접합 패턴들(MTJP) 측면, 제2 절연 패턴(120)의 상면 및 산화 방지막(130)의 상면에 형성될 수 있다. 특히, 자기 터널 접합 패턴들(MTJP)의 측면에 재증착된 물질들은 제1 자성 패턴(MP1), 터널 배리어 패턴(TBP) 및 제2 자성 패턴(MP2)이 전기적으로 분리되지 않고 단락되도록 할 수 있다. 이에 따라, 자기 메모리 장치의 쓰기 및 읽기 동작의 정확성 또는 속도가 저하될 수 있다.
다시 도 2a, 도 2b 및 도 2c를 참조하면, 자기 터널 접합 패턴들(MTJP)의 일부분이 산화되어 산화막(150)이 형성될 수 있다. 산화막(150)은 자기 터널 접합 패턴들(MTJP)의 측면을 덮도록 형성될 수 있다. 자기 터널 접합 패턴들(MTJP)을 이루는 제1 자성 패턴(MP1), 터널 배리어 패턴(TBP) 및 제2 자성 패턴(MP2)은 측면이 일정 두께만큼 산화됨으로 인하여, 전기적으로 분리될 수 있다. 즉, 식각 과정에서 재증착된 물질들이 산화되어 자기 메모리 장치의 특성이 향상될 수 있다. 산화막(150)은 산화 공정을 통해 형성될 수 있다. 예를 들어, 산화막(150)은 아노다이징(anodizing)과 같은 습식 산화 공정 또는 건식 산화 공정을 통해 형성될 수 있다. 산화 공정에서 산화 방지막(130)으로 인하여 금속 패턴(HM)의 산화 및 손상이 방지될 수 있다. 보다 구체적으로, 산화 방지막(130)의 금속 성분이 산화되면서 금속 패턴(HM)의 산화를 방지할 수 있다. 산화 공정이 수행된 이후, 도 6a 내지 도 6c에서 도시한 마스크 패턴(MP)은 제거될 수 있다.
산화 방지막(130) 및 산화막(150) 상에 제3 절연 패턴(170)이 형성될 수 있다. 제3 절연 패턴(170)은 자기 터널 접합 패턴들(MTJP)이 형성되지 않은 산화 방지막(130)의 일부분 및 자기 터널 접합 패턴들(MTJP)을 덮는 산화막(150)에 의해서 만들어진 공간을 채우도록 형성될 수 있다. 제3 절연 패턴(170)은 화학 기상 증착(CVD) 공정에 의해 형성될 수 있다. 제3 절연 패턴(170)은 단일층 구조 또는 복수 개의 절연층들이 적층된 다층 구조로 형성될 수 있다. 제3 절연 패턴(170)은 적층된 복수 개의 절연층들 사이에 도전층 또는 반도체층을 더 포함하는 다층 구조로 형성될 수 있다. 제3 절연 패턴(170)은 그의 상면이 자기 터널 접합 패턴들(MTJP)의 상면과 실질적으로 공면을 이루도록 형성될 수 있다. 즉, 자기 터널 접합 패턴들(MTJP) 및 제3 절연 패턴(170)의 상면은 실질적으로 편평할 수 있다. 다만, 이는 예시적인 것일 뿐, 도시된 바와 달리 제3 절연 패턴(170)은 자기 터널 접합 패턴들(MTJP)의 상면 중 일부를 덮도록 형성될 수 있다.
도시된 바와 달리, 자기 터널 접합 패턴들(MTJP)과 접촉하는 상부 전극 콘택 또는 상부 전극이 형성될 수 있다. 상부 전극 콘택은 제3 절연 패턴(170)을 패터닝하여 제2 도전 비아를 형성하는 단계 및 제2 도전 비아의 내부를 금속, 도전성 금속 질화물, 도펀트로 도핑된 반도체 물질 및 금속-반도체 화합물 중 적어도 하나의 물질로 채우는 단계를 통해 형성될 수 있다. 상부 전극 콘택 또는 상부 전극은 비트 라인(BL)과 전기적으로 연결되도록 형성될 수 있다.
도 7a는 본 발명의 다른 일 실시예에 따른 자기 메모리 장치의 제조 방법을 각 단계별로 설명하기 위한 평면도이다. 도 7b 및 도 7c는 각각 도 7a를 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면들에 대응된다. 도 7a, 도 7b 및 도 7c 그리고 도 3a, 도 3b 및 도 3c를 참조하여, 본 발명의 다른 일 실시예에 따른 자기 메모리 장치의 제조 방법을 설명한다. 이하에서, 앞서 도 4a 내지 도 6c를 참조하여 설명한 바와 중복되는 내용은 생략한다.
도 7a, 도 7b 및 도 7c를 참조하면, 식각 공정을 통해 터널 배리어 패턴(TBP) 및 제2 자성 패턴(MP2)이 형성될 수 있다. 예를 들어, 식각 공정은 이온 빔 식각(IBE) 공정 또는 반응성 이온 식각(RIE) 공정에 의해 수행될 수 있다. 제1 자성 층(ML1)은 일부 두께만 식각될 수 있다. 즉, 제1 자성 층(ML1)은 제2 자성 패턴(MP2) 사이에서 완전히 분리되지 않을 수 있다. 제1 자성 층(ML1)의 일부 두께만 식각되어, 제1 자성 층(ML1) 상에 리세스 영역이 형성될 수 있다. 식각 공정의 비등방성으로 인해, 터널 배리어 패턴(TBP) 및 제2 자성 패턴(MP2)은 제3 방향(D3)으로 갈수록 제1 방향(D1) 및/또는 제2 방향(D2)으로의 폭이 줄어들 수 있다. 다만, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 도시된 바와 달리, 터널 배리어 패턴(TBP) 및 제2 자성 패턴(MP2)은 제3 방향(D3)으로 가면서 제1 방향(D1) 및/또는 제2 방향(D2)으로의 폭이 일정할 수 있다.
도시된 바와 달리, 식각 공정에 의해 터널 배리어 패턴(TBP) 및 제2 자성 패턴(MP2)을 이루는 물질들 중 일부가 재증착될 수 있다. 재증착된 물질들은 터널 배리어 패턴(TBP) 및 제2 자성 패턴(MP2)의 측면 및 터널 배리어 패턴(TBP) 사이의 제1 자성 층(ML1)의 상면에 형성될 수 있다. 특히, 터널 배리어 패턴(TBP) 및 제2 자성 패턴(MP2)의 측면에 재증착된 물질들은 터널 배리어 패턴(TBP) 및 제2 자성 패턴(MP2)이 전기적으로 분리되지 않고 단락되도록 할 수 있다. 이에 따라, 자기 메모리 장치의 쓰기 및 읽기 동작의 정확성 또는 속도가 저하될 수 있다.
다시 도 3a, 도 3b 및 도 3c를 참조하면, 터널 배리어 패턴(TBP) 및 제2 자성 패턴(MP2)의 일부 및 제1 자성 층(도 7a, 도 7b 및 도 7c의 ML1)의 일부가 산화되어 산화막(160)이 형성될 수 있다. 제1 자성 층(도 7a, 도 7b 및 도 7c의 ML1)의 일부가 산화되어 산화막(160)의 제1 부분(161)이 형성될 수 있다. 터널 배리어 패턴(TBP)의 일부, 제2 자성 패턴(MP2)의 일부 및 식각 과정에서 재증착된 물질들이 산화되어 산화막(160)의 제2 부분(162)이 형성될 수 있다. 산화막(160)의 형성을 통해 제1 자성 패턴(MP1)이 형성될 수 있다. 즉, 제1 자성 패턴(MP1), 터널 배리어 패턴(TBP) 및 제2 자성 패턴(MP2)을 포함하는 자기 터널 접합 패턴들(MTJP)이 형성될 수 있다. 터널 배리어 패턴(TBP) 및 제2 자성 패턴(MP2)은 측면이 일정 두께만큼 산화됨으로 인하여, 전기적으로 분리될 수 있다. 즉, 식각 과정에서 재증착된 물질들이 산화되어 자기 메모리 장치의 특성이 향상될 수 있다. 산화막(160)은 산화 공정을 통해 형성될 수 있다. 예를 들어, 산화막(160)은 아노다이징(anodizing)과 같은 습식 산화 공정 또는 건식 산화 공정을 통해 형성될 수 있다. 산화 공정에서 산화 방지막(130)으로 인하여 금속 패턴(HM)의 산화 및 손상이 방지될 수 있다. 보다 구체적으로, 산화 방지막(130)의 금속 성분이 산화되면서 금속 패턴(HM)의 산화를 방지할 수 있다. 산화 공정이 수행된 이후, 도 7a 내지 도 7c에서 도시한 마스크 패턴(MP)은 제거될 수 있다.
산화막(160) 상에 제3 절연 패턴(180)이 형성될 수 있다. 제3 절연 패턴(180)은 산화막(160)의 제1 부분(161) 및 제2 부분(162)으로 정의되는 리세스 영역(RC)을 채우도록 형성될 수 있다. 제3 절연 패턴(180)은 그의 상면이 산화막(160)의 제2 부분(162)의 상면 및 자기 터널 접합 패턴들(MTJP)의 상면과 실질적으로 공면을 이루도록 형성될 수 있다. 즉, 자기 터널 접합 패턴들(MTJP)의 상면, 산화막(160)의 제2 부분(162)의 상면 및 제3 절연 패턴(180)의 상면은 실질적으로 편평할 수 있다. 다만, 이는 예시적인 것일 뿐, 도시된 바와 달리 제3 절연 패턴(180)은 자기 터널 접합 패턴들(MTJP)의 상면 중 일부를 덮도록 형성될 수 있다.
도 8a 및 도 9a는 본 발명의 또 다른 실시예들에 따른 자기 메모리 장치를 나타내는 평면도들이다. 도 8b 및 도 9b는 각각 도 8a 및 도 9a를 Ⅰ-Ⅰ'선을 따라 자른 단면들에 대응된다. 이하에서, 앞서 도 2a 내지 도 3c를 참조하여 설명한 바와 중복되는 내용은 생략한다.
도 8a 및 도 8b를 참조하면, 제1 절연 패턴(110) 및 하부 전극 콘택들(BEC) 상에 금속 패턴(HM), 제2 절연 패턴(120) 및 산화 방지막(130)이 제공될 수 있다. 일 예로, 금속 패턴(HM)은 제2 방향(D2)으로 연장되어 하부 전극 콘택들(BEC) 중 하나와 전기적으로 연결될 수 있다. 금속 패턴(HM)은 제1 방향(D1) 및 제2 방향(D2)으로 이격되는 금속 패턴 부분들(HMp)을 포함할 수 있다. 금속 패턴 부분들(HMp)이 이격된 사이 공간에 제2 절연 패턴(120)이 제공될 수 있다. 각각의 금속 패턴 부분들(HMp) 상에 자기 터널 접합 패턴들(MTJP)이 하나씩 제공될 수 있다. 즉, 금속 패턴 부분들(HMp) 중 하나는 그 상면에 제공된 자기 터널 접합 패턴들(MTJP) 중 하나와 전기적으로 연결될 수 있다. 금속 패턴 부분들(HMp) 중 하나와 그 상면에 제공된 자기 터널 접합 패턴들(MTJP) 중 하나는 데이터를 저장하는 단위 메모리 소자가 될 수 있다. 산화 방지막(130)은 금속 패턴(HM)과 자기 터널 접합 패턴들(MTJP) 사이에 제공될 수 있다.
도 9a 및 도 9b를 참조하면, 제1 절연 패턴(110) 및 하부 전극 콘택들(BEC) 상에 금속 패턴(HM)이 제공될 수 있다. 이하에서, 앞서 도 8a 내지 도 8b를 참조하여 설명한 바와 중복되는 내용은 생략한다. 산화막(160)은 제1 부분(161), 제2 부분(162) 및 리세스 영역(RC)을 포함할 수 있다. 산화막(160)의 리세스 영역(RC)은 제1 부분(161) 및 제2 부분(162)으로 정의될 수 있다. 제2 절연 패턴(120) 및 산화 방지막(130) 상에 산화막(160)의 제1 부분(161)이 제공될 수 있다. 자기 터널 접합 패턴들(MTJP)의 측면에 산화막(160)의 제2 부분(162)이 제공될 수 있다. 산화막(160) 상에 제3 절연 패턴(180)이 제공될 수 있다. 제3 절연 패턴(180)은 산화막(160)의 리세스 영역(RC)을 채울 수 있다.
도 8a 내지 도 9b를 참조하여 설명한 자기 메모리 장치들은, 금속 패턴 부분들(HMp)이 제1 방향(D1) 및 제2 방향(D2)으로 이격되고 그 상면에 자기 터널 접합 패턴들(MTJP) 중 하나를 포함하는 점을 제외하면, 도 2a 내지 도 2c를 참조하여 설명한 자기 메모리 장치들과 실질적으로 동일 또는 유사할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
110, 120, 170, 180: 절연 패턴
130: 산화 방지막
150, 160: 산화막
HM: 금속 패턴
MTJP: 자기 터널 접합 패턴
110, 120, 170, 180: 절연 패턴
130: 산화 방지막
150, 160: 산화막
HM: 금속 패턴
MTJP: 자기 터널 접합 패턴
Claims (20)
- 기판;
상기 기판 상에서 일 방향으로 연장되는 금속 패턴;
상기 금속 패턴 상의 자기 터널 접합 패턴; 및
상기 금속 패턴과 상기 자기 터널 접합 패턴 사이의 산화 방지막을 포함하되,
상기 자기 터널 접합 패턴은 제1 자성 패턴, 터널 배리어 패턴 및 제2 자성 패턴을 포함하는 자기 메모리 장치. - 제 1 항에 있어서,
상기 자기 터널 접합 패턴의 측면을 덮는 산화막을 더 포함하는 자기 메모리 장치. - 제 2 항에 있어서,
상기 산화막은 상기 산화 방지막의 상면 상의 제1 부분, 상기 자기 터널 접합 패턴의 측면을 덮는 제2 부분, 및 상기 제1 부분 및 상기 제2 부분으로 정의되는 리세스 영역을 포함하는 자기 메모리 장치. - 제 3 항에 있어서,
상기 제1 부분의 상면의 높이는 상기 제1 자성 패턴의 상면의 높이보다 낮은 자기 메모리 장치. - 제 3 항에 있어서,
상기 리세스 영역을 채우는 절연 패턴을 더 포함하는 자기 메모리 장치. - 제 1 항에 있어서,
상기 금속 패턴은 텅스텐(W)을 포함하는 자기 메모리 장치. - 제 1 항에 있어서,
상기 산화 방지막은 나이오븀(Nb) 및 티타늄(Ti) 중 적어도 어느 하나를 포함하는 자기 메모리 장치. - 제 1 항에 있어서,
상기 산화 방지막은 상기 금속 패턴이 연장되는 상기 일 방향과 평행한 방향으로 연장되는 자기 메모리 장치. - 제 1 항에 있어서,
상기 산화 방지막의 두께는 상기 금속 패턴의 두께보다 얇은 자기 메모리 장치. - 제 1 항에 있어서,
상기 금속 패턴의 상기 일 방향에 수직한 방향으로의 폭은 상기 자기 터널 접합 패턴의 가장 큰 폭보다 큰 자기 메모리 장치. - 제 1 항에 있어서,
상기 금속 패턴은 상기 일 방향 및 상기 일 방향에 수직한 방향으로 이격되는 금속 패턴 부분들을 포함하고,
상기 자기 터널 접합 패턴은 복수 개로 제공되고,
상기 금속 패턴 부분들 각각은 상기 복수 개의 자기 터널 접합 패턴들 각각과 연결되는 자기 메모리 장치. - 기판;
상기 기판 상에서 일 방향으로 연장되는 금속 패턴;
상기 금속 패턴 상에 차례로 제공되는 제1 자성 패턴들, 터널 배리어 패턴들 및 제2 자성 패턴들을 포함하는 자기 터널 접합 패턴들; 및
상기 금속 패턴과 상기 제1 자성 패턴들 사이의 산화 방지막을 포함하되,
상기 자기 터널 접합 패턴들은 서로 이격되고,
상기 산화 방지막은 상기 일 방향으로 연장되며 복수 개의 제1 자성 패턴들과 연결되는 자기 메모리 장치. - 제 12 항에 있어서,
상기 자기 터널 접합 패턴들의 측면을 덮는 산화막을 더 포함하는 자기 메모리 장치. - 제 13 항에 있어서,
상기 산화막은 상기 산화 방지막의 상면 상의 제1 부분, 상기 자기 터널 접합 패턴들의 측면을 덮는 제2 부분, 및 상기 제1 부분 및 상기 제2 부분으로 정의되는 리세스 영역을 포함하는 자기 메모리 장치. - 제 14 항에 있어서,
상기 제1 부분의 상면의 높이는 상기 제1 자성 패턴들의 상면의 높이보다 낮은 자기 메모리 장치. - 제 14 항에 있어서,
상기 리세스 영역을 채우는 절연 패턴을 더 포함하는 자기 메모리 장치. - 제 12 항에 있어서,
상기 금속 패턴의 측면과 상기 산화 방지막의 측면이 나란히 정렬(align)되는 자기 메모리 장치. - 제 12 항에 있어서,
상기 금속 패턴의 상기 일 방향에 수직한 방향으로의 폭은 상기 자기 터널 접합 패턴들 가장 큰 폭보다 큰 자기 메모리 장치. - 제 12 항에 있어서,
상기 산화 방지막의 두께는 상기 금속 패턴의 두께보다 얇은 자기 메모리 장치. - 제 12 항에 있어서,
상기 금속 패턴은 상기 일 방향 및 상기 일 방향에 수직한 방향으로 이격되는 금속 패턴 부분들을 포함하고,
상기 금속 패턴 부분들 각각은 상기 자기 터널 접합 패턴들 각각과 연결되는 자기 메모리 장치.
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