KR20210001773A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20210001773A
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
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    • H01L2224/14104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
    • H01L2224/1411—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body the bump connectors being bonded to at least one common bonding area
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
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    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
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    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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Abstract

본 발명의 기술적 사상은 재배선 절연층 및 재배선 패턴을 포함하는 재배선 구조물, 상기 재배선 절연층의 제1 면 상에 마련되고, 상기 재배선 패턴에 전기적으로 연결된 반도체 칩, 상기 재배선 절연층의 상기 제1 면에 반대된 제2 면 상에 마련되고, 상기 재배선 절연층에 매립된 제1 부분 및 상기 재배선 절연층의 상기 제2 면으로부터 돌출된 제2 부분을 포함하는 하부 전극 패드를 포함하고, 상기 하부 전극 패드의 상기 제1 부분의 두께는 상기 하부 전극 패드의 상기 제2 부분의 두께보다 큰 반도체 패키지를 제공한다.

Description

반도체 패키지 및 그 제조 방법 {SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명의 기술적 사상은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 팬-아웃(fan-out) 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 전자 제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 전자 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 전자 부품들의 소형화 및 경량화를 위하여, 이에 탑재되는 반도체 패키지는 그 부피가 점점 작아지면서도 고용량의 데이터를 처리할 것이 요구되고 있다. 특히, 입출력(I/O) 단자의 개수가 증가한 고집적화된 반도체 칩은 입출력 단자 사이의 간격이 감소하여 입출력 단자 사이의 간섭이 발생할 수 있다. 이러한 입출력 단자 사이의 간섭을 제거하기 위해, 입출력 단자 사이의 간격을 증가시킬 수 있는 팬 아웃 반도체 패키지가 사용되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 재배선 절연층 및 재배선 패턴을 포함하는 재배선 구조물, 상기 재배선 절연층의 제1 면 상에 마련되고, 상기 재배선 패턴에 전기적으로 연결된 반도체 칩, 상기 재배선 절연층의 상기 제1 면에 반대된 제2 면 상에 마련되고, 상기 재배선 절연층에 매립된 제1 부분 및 상기 재배선 절연층의 상기 제2 면으로부터 돌출된 제2 부분을 포함하는 하부 전극 패드를 포함하고, 상기 하부 전극 패드의 상기 제1 부분의 두께는 상기 하부 전극 패드의 상기 제2 부분의 두께보다 큰 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 서로 반대된 제1 면 및 제2 면을 포함하는 재배선 절연층, 상기 재배선 절연층 내의 제1 도전성 라인 패턴, 상기 재배선 절연층의 상기 제1 면 상의 제2 도전성 라인 패턴, 상기 재배선 절연층에 매립된 제1 부분 및 상기 재배선 절연층의 상기 제2 면으로부터 돌출된 제2 부분을 포함하는 하부 전극 패드, 상기 제1 도전성 라인 패턴과 상기 하부 전극 패드 사이에서 연장되고 상기 하부 전극 패드에 접하는 제1 도전성 비아 패턴, 상기 제2 도전성 라인 패턴과 상기 제1 도전성 라인 패턴 사이에서 연장된 제2 도전성 비아 패턴, 및 상기 제2 도전성 라인 패턴 상의 반도체 칩을 포함하는 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 복수의 절연층, 상기 복수의 절연층 각각의 상면 상에 배치된 복수의 도전성 라인 패턴, 및 상기 복수의 절연층 중 적어도 하나를 관통하고 상기 복수의 도전성 라인 패턴 중 적어도 하나에 연결된 복수의 도전성 비아 패턴을 포함하는 재배선 구조물, 상기 재배선 구조물의 상면 상의 반도체 칩, 상기 반도체 칩과 상기 복수의 도전성 라인 패턴 중 최상층의 도전성 라인 패턴 사이에 개재된 칩 연결 단자, 상기 반도체 칩과 상기 재배선 구조물 사이에서, 상기 칩 연결 단자를 감싸는 언더필 물질층, 상기 반도체 칩의 적어도 일부를 덮는 몰딩층, 상기 재배선 구조물의 하면 상의 하부 전극 패드, 및 상기 하부 전극 패드 상의 외부 연결 단자를 포함하고, 상기 하부 전극 패드는 복수의 절연층 중 최하층의 절연층에 매립된 제1 부분 및 상기 최하층의 절연층으로부터 돌출된 제2 부분을 포함하고, 상기 하부 전극 패드의 상기 제2 부분의 두께는 상기 하부 전극 패드의 상기 제1 부분의 두께보다 작은 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 캐리어 기판 상에 커버 절연층을 형성하는 단계, 상기 커버 절연층 상에 하부 전극 패드를 형성하는 단계, 상기 하부 전극 패드를 덮는 재배선 절연층 및 상기 하부 전극 패드에 전기적으로 연결된 재배선 패턴을 포함하는 재배선 구조물을 형성하는 단계, 상기 재배선 구조물 상에 반도체 칩을 배치하는 단계, 상기 캐리어 기판을 제거하는 단계, 및 상기 커버 절연층을 제거하고, 상기 하부 전극 패드의 측벽의 일부가 노출되도록 상기 재배선 절연층의 일부를 제거하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.
본 발명의 예시적인 실시예들에 의하면, 재배선 구조물 형성 전에 UBM으로 기능하는 하부 전극 패드를 먼저 형성함으로써, 공정을 간소화하고 생산 비용을 절감할 수 있다.
본 발명의 예시적인 실시예들에 의하면, 하부 전극 패드의 일부가 재배선 절연층으로부터 돌출되므로, 재배선 절연층의 표면을 따라 작용하는 스트레스는 하부 전극 패드의 측벽과 만나 완화될 수 있다. 이에 따라, 반도체 패키지에 작용하는 스트레스로 인한 하부 전극 패드 및 그 주위의 손상이 방지될 수 있고, 궁극적으로 반도체 패키지의 신뢰성이 향상될 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 "Ⅱ"로 표시된 영역을 확대하여 나타내는 확대 단면도이다.
도 3은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다.
도 4a 내지 도 4l는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타내는 단면도들이다.
도 5a 내지 도 5e는 본 발명의 예시적인 실시예들에 따른 제1 재배선 패턴의 형성 방법을 순서에 따라 나타내는 단면도들이다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)를 나타내는 단면도이다. 도 2는 도 1의 "Ⅱ"로 표시된 영역을 확대하여 나타내는 확대 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(10)는 재배선 구조물(redistribution line structure, 100), 재배선 구조물(100)의 상측에 마련된 반도체 칩(200), 및 재배선 구조물(100)의 하측에 마련된 하부 전극 패드(150)를 포함할 수 있다.
재배선 구조물(100)은 재배선 절연층(110) 및 복수의 재배선 패턴(120, 130, 140)을 포함할 수 있다.
재배선 절연층(110)은 복수의 절연층(111, 113, 115)을 포함할 수 있다. 상기 복수의 절연층(111, 113, 115) 각각은 예를 들어, 유기 화합물로 구성된 물질막으로부터 형성될 수 있다. 예시적인 실시예들에서, 복수의 절연층(111, 113, 115) 각각은 유기 고분자 물질로 구성된 물질막으로부터 형성될 수 있다. 예시적인 실시예들에서, 복수의 절연층(111, 113, 115) 각각은 포토 레지스트 공정이 가능한 PID(Photo Imaageable Dielectic) 소재의 절연 물질을 포함할 수 있다. 예를 들어, 복수의 절연층(111, 113, 115) 각각은 감광성 폴리이미드(photosensitive polyimide, PSPI)로 형성될 수 있다. 예시적인 실시예들에서, 복수의 절연층(111, 113, 115) 각각은 산화물 또는 질화물을 포함할 수도 있다.
복수의 재배선 패턴(120, 130, 140)은 복수의 도전성 라인 패턴(121, 131, 141), 및 복수의 도전성 비아 패턴(123, 133, 143)을 포함할 수 있다. 복수의 도전성 라인 패턴(121, 131, 141)은 복수의 절연층(111, 113, 115) 각각의 상면 및 하면 중 적어도 하나의 표면 상에 배치될 수 있다. 복수의 도전성 비아 패턴(123, 133, 143)은 복수의 절연층(111, 113, 115) 중 적어도 하나의 층을 관통할 수 있다. 복수의 도전성 비아 패턴(123, 133, 143)은 복수의 도전성 라인 패턴(121, 131, 141) 중 적어도 하나에 연결되거나, 하부 전극 패드(150)에 연결될 수 있다.
복수의 절연층(111, 113, 115) 각각과 복수의 도전성 라인 패턴(121, 131, 141) 사이, 및 복수의 절연층(111, 113, 115) 각각과 복수의 도전성 비아 패턴(123, 133, 143) 사이에는 복수의 씨드층(125, 135, 145)이 개재될 수 있다. 예시적인 실시예들에서, 복수의 씨드층(125, 135, 145)은 물리 기상 증착을 수행하여 형성할 수 있고, 복수의 도전성 라인 패턴(121, 131, 141) 및 복수의 도전성 비아 패턴(123, 133, 143)은 무전해 도금을 수행하여 형성할 수 있다.
예를 들면, 복수의 씨드층(125, 135, 145)은 구리(Cu), 티타늄(Ti), 티타늄 텅스텐(TiW), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 크롬(Cr), 알루미늄(Al) 등으로 구성되는 군으로부터 선택될 수 있다. 그러나, 복수의 씨드층(125, 135, 145)이 이들 물질에 한정되는 것은 아니다. 예시적인 실시예들에서, 복수의 씨드층(125, 135, 145)은 티타늄 상에 구리가 적층된 Cu/Ti, 또는 티타늄 텅스텐 상에 구리가 적층된 Cu/TiW일 수 있다.
복수의 도전성 라인 패턴(121, 131, 141) 및 복수의 도전성 비아 패턴(123, 133, 143)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만 이들에 한정되는 것은 아니다. 예시적인 실시예들에서, 복수의 도전성 라인 패턴(121, 131, 141) 및 복수의 도전성 비아 패턴(123, 133, 143)으로서 구리(Cu)가 이용되는 경우 복수의 씨드층(125, 135, 145)의 적어도 일부분은 확산 장벽층으로서 작용할 수 있다.
복수의 도전성 라인 패턴(121, 131, 141) 중 일부는 복수의 도전성 비아 패턴(123, 133, 143) 중 일부와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 복수의 도전성 라인 패턴(121, 131, 141) 중 일부는, 복수의 도전성 라인 패턴(121, 131, 141) 중 일부의 하측과 접하는 복수의 도전성 비아 패턴(123, 133, 143)의 일부와 일체를 이루도록 형성될 수 있다. 또는, 복수의 도전성 라인 패턴(121, 131, 141) 중 일부는, 복수의 도전성 라인 패턴(121, 131, 141) 중 일부의 상측에 접하는 복수의 도전성 비아 패턴(123, 133, 143)의 일부와 일체를 이루도록 형성될 수 있다.
재배선 구조물(100)의 구성을 좀 더 자세히 살펴보면 다음과 같다.
재배선 절연층(110)은 순차적으로 적층된 제1 절연층(111), 제2 절연층(113), 및 제3 절연층(115)을 포함할 수 있다. 제1 재배선 패턴(120)은 제1 도전성 라인 패턴(121), 제1 도전성 비아 패턴(123), 및 제1 씨드층(125)을 포함할 수 있다. 제2 재배선 패턴(130)은 제2 도전성 라인 패턴(131), 제2 도전성 비아 패턴(133), 및 제2 씨드층(135)을 포함할 수 있다. 제3 재배선 패턴(140)은 제3 도전성 라인 패턴(141), 제3 도전성 비아 패턴(143), 및 제3 씨드층(145)을 포함할 수 있다.
제1 절연층(111)은 하부 전극 패드(150)의 일부를 노출시키는 제1 비아 오프닝(VO1)을 포함할 수 있다. 제1 절연층(111)의 상면의 일부분, 제1 비아 오프닝(VO1)의 내측벽, 및 제1 비아 오프닝(VO1)을 통하여 노출된 하부 전극 패드(150)의 상면의 일부분 상에는 제1 씨드층(125)이 배치될 수 있다. 제1 씨드층(125)의 일부는 제1 도전성 라인 패턴(121)과 제1 절연층(111)의 상면 사이에 개재되고, 제1 씨드층(125)의 다른 일부는 제1 도전성 비아 패턴(123)의 측벽을 둘러싸고 제1 도전성 비아 패턴(123)과 하부 전극 패드(150) 사이에 개재될 수 있다.
제1 도전성 라인 패턴(121) 및 제1 도전성 비아 패턴(123)은 제1 씨드층(125) 상에 배치될 수 있다. 제1 도전성 라인 패턴(121)과 제1 도전성 비아 패턴(123)은 도금 공정을 통해 함께 형성되며, 서로 일체를 이룰 수 있다. 제1 도전성 라인 패턴(121)은 제1 절연층(111)의 상면 상의 제1 씨드층(125)의 일부분 및 제1 도전성 비아 패턴(123) 상에 배치될 수 있다. 제1 도전성 비아 패턴(123)은 제1 비아 오프닝(VO1) 내의 제1 씨드층(125)의 일부분을 덮으며, 제1 비아 오프닝(VO1)을 채울 수 있다. 제1 도전성 비아 패턴(123)은 제1 절연층(111)을 관통하여 제1 도전성 라인 패턴(121)과 하부 전극 패드(150)를 연결할 수 있다.
예시적인 실시예들에서, 제1 도전성 비아 패턴(123)은 재배선 절연층(110)의 제1 면(118)으로부터 제2 면(119)을 향하는 방향으로 점차 폭이 좁아지는 형상을 가질 수 있다.
제1 절연층(111) 상에는 제1 도전성 라인 패턴(121)의 일부분을 덮되, 제1 도전성 라인 패턴(121)의 나머지 일부분을 노출시키는 제2 비아 오프닝(VO2)을 가지는 제2 절연층(113)이 적층될 수 있다.
제2 절연층(113)의 상면의 일부분, 제2 비아 오프닝(VO2)의 내측벽, 및 제2 비아 오프닝(VO2)을 통하여 노출된 제1 도전성 라인 패턴(121)의 상면의 일부분 상에는 제2 씨드층(135)이 배치될 수 있다. 제2 씨드층(135)의 일부는 제2 도전성 라인 패턴(131)과 제2 절연층(113)의 상면 사이에 개재되고, 제2 씨드층(135)의 다른 일부는 제2 도전성 비아 패턴(133)의 측벽을 둘러싸고 제2 도전성 비아 패턴(133)과 제1 도전성 라인 패턴(121) 사이에 개재될 수 있다.
제2 도전성 비아 패턴(133) 및 제2 도전성 라인 패턴(131)은 제2 씨드층(135) 상에 배치될 수 있다. 제2 도전성 비아 패턴(133)과 제2 도전성 라인 패턴(131)은 도금 공정을 통해 형성되며, 서로 일체를 이룰 수 있다. 제2 도전성 라인 패턴(131)은 제2 절연층(113)의 상면 상의 제2 씨드층(135)의 일부분 및 제2 도전성 비아 패턴(133) 상에 배치될 수 있다. 제2 도전성 비아 패턴(133)은 제2 비아 오프닝(VO2) 내의 제2 씨드층(135)의 일부분을 덮으며, 제2 비아 오프닝(VO2)을 채울 수 있다. 제2 도전성 비아 패턴(133)은 제2 절연층(113)을 관통하여 제2 도전성 라인 패턴(131)과 제1 도전성 라인 패턴(121)을 연결할 수 있다.
예시적인 실시예들에서, 제2 도전성 비아 패턴(133)은 재배선 절연층(110)의 제1 면(118)으로부터 제2 면(119)을 향하는 방향으로 점차 폭이 좁아지는 형상을 가질 수 있다.
제2 절연층(113) 상에는 제2 도전성 라인 패턴(131)의 일부분을 덮되, 제2 도전성 라인 패턴(131)의 나머지 일부분을 노출시키는 제3 비아 오프닝(VO3)을 가지는 제3 절연층(115)이 적층될 수 있다.
제3 절연층(115)의 상면의 일부분, 제3 비아 오프닝(VO3)의 내측벽, 및 제3 비아 오프닝(VO3)을 통하여 노출된 제2 도전성 라인 패턴(131)의 상면의 일부분 상에는 제3 씨드층(145)이 배치될 수 있다. 제3 씨드층(145)의 일부는 제3 도전성 라인 패턴(141)과 제3 절연층(115)의 상면 사이에 개재되고, 제3 씨드층(145)의 다른 일부는 제3 도전성 비아 패턴(143)의 측벽을 둘러싸고 제3 도전성 비아 패턴(143)과 제3 도전성 라인 패턴(141) 사이에 개재될 수 있다.
제3 도전성 비아 패턴(143) 및 제3 도전성 라인 패턴(141)은 제3 씨드층(145) 상에 배치될 수 있다. 제3 도전성 비아 패턴(143)과 제3 도전성 라인 패턴(141)은 도금 공정을 통해 형성되며, 서로 일체를 이룰 수 있다. 제3 도전성 라인 패턴(141)은 제3 절연층(115)의 상면 상의 제3 씨드층(145)의 일부분 및 제3 도전성 비아 패턴(143) 상에 배치될 수 있다. 제3 도전성 비아 패턴(143)은 제3 비아 오프닝(VO3) 내의 제3 씨드층(145)의 일부분을 덮으며, 제3 비아 오프닝(VO3)을 채울 수 있다. 제3 도전성 비아 패턴(143)은 제3 절연층(115)을 관통하여 제3 도전성 라인 패턴(141)과 제2 도전성 라인 패턴(131)을 연결할 수 있다.
예시적인 실시예들에서, 제2 도전성 비아 패턴(133)은 재배선 절연층(110)의 제1 면(118)으로부터 제2 면(119)을 향하는 방향으로 점차 폭이 좁아지는 형상을 가질 수 있다.
예시적인 실시예들에서, 제3 도전성 라인 패턴(141)은 재배선 절연층(110)의 제1 면(118) 상에 마련되며, 반도체 칩(200)이 부착되기 위한 상부 전극 패드의 기능을 수행할 수 있다.
도 1에는 재배선 구조물(100)이 3개의 절연층(111, 113, 115), 3개의 도전성 라인 패턴(121, 131, 141), 및 3개의 도전성 비아 패턴(123, 133, 143)을 가지는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 절연층의 수, 도전성 라인 패턴의 수, 및 도전성 비아 패턴의 수는 재배선 구조물(100) 내의 회로 배선의 설계에 따라 다양하게 변형될 수 있다.
반도체 칩(200)은 재배선 구조물(100) 상에 부착될 수 있다. 예를 들어, 반도체 칩(200)은 플립 칩(flip chip) 방식으로 재배선 구조물(100) 상에 실장될 수 있다.
반도체 칩(200)은, 예를 들면, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다. 반도체 칩(200)은, 예를 들면, 디램(dynamic random access memory, DRAM) 칩, 에스 램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩일 수 있다.
반도체 칩(200)은 반도체 기판(210) 및 반도체 기판(210)의 일면에 배치되는 칩 패드(220)를 포함할 수 있다.
반도체 기판(210)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 반도체 기판(210)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 반도체 기판(210)은 은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다. 예시적인 실시예들에서, 반도체 기판(210)의 상기 활성면은 재배선 구조물(100)을 향할 수 있다.
반도체 칩(200)은 반도체 기판(210)의 상기 활성면에 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 반도체 소자가 형성될 수 있다.
반도체 칩(200)의 칩 패드(220)와 재배선 구조물(100)의 상부 전극 패드로 기능하는 제3 도전성 라인 패턴(141) 사이에는, 칩 연결 단자(230)가 배치될 수 있다. 칩 연결 단자(230)는 반도체 칩(200)의 칩 패드(220)와 제3 도전성 라인 패턴(141)을 전기적으로 연결할 수 있다. 칩 연결 단자(230)는 예를 들면, 필라 구조, 솔더 범프, 솔더볼, 및 솔더층 중 적어도 하나를 포함할 수 있다.
반도체 칩(200)은 칩 연결 단자(230), 재배선 구조물(100)의 제1 내지 제3재배선 패턴(120, 130, 140), 하부 전극 패드(150), 및 외부 연결 단자(400)를 통해, 반도체 칩(200)의 동작을 위한 제어 신호, 전원 신호, 및 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 반도체 칩(200)에 저장될 데이터 신호를 외부로부터 제공받거나, 반도체 칩(200)에 저장된 데이터를 외부로 제공할 수 있다.
반도체 칩(200)과 재배선 구조물(100) 사이는 칩 연결 단자(230)를 감싸는 언더필 물질층(240)이 채울 수 있다. 언더필 물질층(240)은 예를 들면, 모세관 언더필(capillary under-fill) 방법에 의하여 형성되는 에폭시 수지로 이루어질 수 있다. 예시적인 실시예들에서, 언더필 물질층(240)은 비전도성 필름(NCF, Non Conductive Film)일 수 있다.
하부 전극 패드(150)는 재배선 구조물(100)의 하측에 마련될 수 있다. 하부 전극 패드(150) 상에는 외부 연결 단자(400)가 배치될 수 있다. 반도체 패키지(10)는 외부 연결 단자(400)를 통해 전자 제품의 모듈 기판이나 시스템 보드 등에 전기적으로 연결되어 탑재될 수 있다. 하부 전극 패드(150)는 외부 연결 단자(400)가 배치되는 언더 범프 메탈(UBM, under bump metallurgy)로 기능할 수 있다.
예를 들어, 하부 전극 패드(150)는 전체적으로 균일한 두께를 가질 수 있다. 외부 연결 단자(400)가 배치된 하부 전극 패드(150)의 바닥면은 평평한 표면일 수 있다. 예를 들어, 하부 전극 패드(150)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만 이들에 한정되는 것은 아니다.
예시적인 실시예들에서, 하부 전극 패드(150)의 일부는 재배선 절연층(110)에 매립되고, 하부 전극 패드(150)의 다른 일부는 재배선 절연층(110)으로부터 돌출될 수 있다. 즉, 재배선 절연층(110)은 하부 전극 패드(150)의 측벽의 일부를 덮되, 하부 전극 패드(150)의 측벽의 다른 일부는 덮지 않을 수 있다.
본 발명의 예시적인 실시예들에 의하면, 하부 전극 패드(150)의 다른 일부가 재배선 절연층(110)의 제2 면(119)으로부터 돌출되므로, 재배선 절연층(110)의 표면을 따라 작용하는 스트레스는 하부 전극 패드(150)의 측벽과 만나 완화될 수 있다. 이에 따라, 반도체 패키지(10)에 작용하는 스트레스로 인한 하부 전극 패드(150) 및 그 주위에 있는 재배선 구조물(100)의 손상이 방지될 수 있고, 궁극적으로 반도체 패키지(10)의 신뢰성이 향상될 있다.
예를 들어, 재배선 절연층(110)에 매립된(또는, 둘러싸인) 하부 전극 패드(150)의 일부는 하부 전극 패드(150)의 제1 부분(151)으로 정의되고, 재배선 절연층(110)의 제2 면(119)으로부터 돌출된 하부 전극 패드(150)의 일부는 하부 전극 패드(150)의 제2 부분(153)으로 정의될 수 있다. 이 때, 하부 전극 패드(150)의 제1 부분(151)의 측벽은 재배선 절연층(110)에 의해 덮일 수 있고, 하부 전극 패드(150)의 제2 부분(153)의 측벽은 재배선 절연층(110)에 의해 덮이지 않을 수 있다. 하부 전극 패드(150)의 제2 부분(153)의 측벽은 외부에 노출될 수 있다.
예시적인 실시예들에서, 하부 전극 패드(150)의 제1 부분(151)의 두께(151t)는 하부 전극 패드(150)의 제2 부분(153)의 두께(153t) 보다 클 수 있다. 바꿔 말해서, 하부 전극 패드(150)의 제1 부분(151)의 측벽의 높이는 하부 전극 패드(150)의 제2 부분(153)의 측벽의 높이 보다 클 수 있다. 만일, 재배선 절연층(110)으로부터 돌출된 하부 전극 패드(150)의 두께가 너무 작은 경우, 하부 전극 패드(150)의 측면에서의 스트레스 완화 효과가 저하될 수 있다. 또한, 재배선 절연층(110)으로부터 돌출된 하부 전극 패드(150)의 두께가 너무 큰 경우, 하부 전극 패드(150)의 전체 두께 대비 재배선 절연층(110)에 매립된 두께가 너무 작아져 재배선 절연층(110)과 하부 전극 패드(150) 사이의 접착성이 저하될 수 있다.
예시적인 실시예들에서, 하부 전극 패드(150)의 제2 부분(153)의 두께(153t)는 하부 전극 패드(150)의 전체 두께의 약 10% 내지 약 30% 사이일 수 있다. 예를 들어, 하부 전극 패드(150)의 두께가 10 ㎛일 때, 재배선 절연층(110)의 제2 면(119)으로부터 돌출된 하부 전극 패드(150)의 제2 부분(153)의 두께(153t)는 약 1 ㎛ 내지 약 3 ㎛ 사이일 수 있다. 또한, 하부 전극 패드(150)의 두께가 10 ㎛일 때, 재배선 절연층(110)에 매립된 하부 전극 패드(150)의 제1 부분(151)의 두께(153t)는 약 7 ㎛ 내지 약 9 ㎛ 사이일 수 있다.
반도체 패키지(10)는 재배선 구조물(100) 상에서 반도체 칩(200)의 적어도 일부를 덮는 몰딩층(300)을 더 포함할 수 있다. 몰딩층(300)은 예를 들면, EMC(Epoxy Molding Compound)로 이루어질 수 있다. 몰딩층(300)은 재배선 절연층(110)의 제1 면(118)의 일부를 덮고, 반도체 칩(200)의 측면을 덮을 수 있다. 이 때, 반도체 칩(200)의 상면은 외부에 노출될 수 있다. 다른 예시적인 실시예들에서, 몰딩층(300)은 반도체 칩(200)의 상면을 더 덮을 수도 있다.
또한, 도면에 도시되지는 않았으나, 반도체 칩(200)의 상면에는 열 방출 부재가 부착될 수 있다. 상기 열 방출 부재는 예를 들면, 히트 슬러그(heat slug) 또는 히트 싱크(heat sink)일 수 있다. 예시적인 실시예들에서, 상기 열 방출 부재와 반도체 칩(200)의 상면 사이에는 열 전도성 계면 물질(TIM, Thermal Interface Material)이 배치될 수 있다. 상기 열 전도성 계면 물질은 예를 들면, 미네랄 오일(mineral oil), 그리스(grease), 갭 필러 퍼티(gap filler putty), 상변화 겔(phase change gel), 상변화 물질 패드(phase change material pads) 또는 분말 충전 에폭시(particle filled epoxy)일 수 있다.
한편, 반도체 칩(200)이 차지하는 풋프린트(footprint)는 재배선 구조물(100)의 풋프린트 보다 작을 수 있다. 즉, 반도체 칩(200)의 수평 폭은 재배선 구조물(100)의 수평 폭 보다 작을 수 있다. 예시적인 실시예들에서, 복수의 도전성 라인 패턴(121, 131, 141) 중 일부는 반도체 칩(200)의 측면으로부터 수평 방향으로 더 돌출되도록 연장될 수 있다. 예를 들면, 제1 도전성 라인 패턴(121)의 일부 및 제2 도전성 라인 패턴(131)의 일부는 반도체 칩(200)의 측면으로부터 수평 방향으로 더 돌출되도록 연장될 수 있다. 또한, 복수의 하부 전극 패드(150) 중 적어도 하나는 반도체 칩(200)의 측면으로부터 외측으로 이격된 위치에 배치될 수 있다.
도 3은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다.
도 3을 참조하면, 반도체 패키지의 제조 방법은 캐리어 기판 상에 커버 절연층을 형성하는 제1 단계(S110), 커버 절연층 상에 하부 전극 패드를 형성하는 제2 단계(S120), 재배선 구조물을 형성하는 제3 단계(S130), 재배선 구조물 상에 반도체 칩을 부착하고 몰딩층을 형성하는 제4 단계(S140), 캐리어 기판을 제거하는 제5 단계(S150), 하부 전극 패드가 노출되도록 커버 절연층을 제거하는 제6 단계(S160), 하부 전극 패드의 측벽 일부가 노출되도록 재배선 절연층의 일부를 제거하는 제7 단계(S170), 하부 전극 패드 상에 외부 연결 단자를 형성하는 제8 단계(S180)를 포함할 수 있다.
반도체 패키지의 제조 방법은 상기와 같은 공정 단계(S110 내지 S180)를 포함할 수 있다. 어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 단계는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다. 상기 제1 내지 제8 단계(S110 내지 S180) 각각에 대한 기술적 특징은 후술하는 도 4a 내지 도 4l를 통하여 보다 상세히 설명하도록 한다.
도 4a 내지 도 4l는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)의 제조 방법을 순서에 따라 나타내는 단면도들이다.
도 4a를 참조하면, 이형 필름(release film, 311)이 부착된 캐리어 기판(310) 상에 커버 절연층(320)을 형성한다. 커버 절연층(320)은 재배선 절연층(도 1의 110)과 동일한 절연성 물질을 포함할 수 있고, 또는 재배선 절연층(110)과 다른 절연성 물질을 포함할 수도 있다. 예를 들어, 커버 절연층(320)은 유기 화합물로 구성된 물질막을 포함할 수 있다. 예시적인 실시예들에서, 커버 절연층(320)은 감광성 폴리이미드를 포함할 수 있다. 또는, 예를 들어, 커버 절연층(320)은 산화물 또는 질화물을 포함할 수도 있다.
캐리어 기판(310)은 유기 절연막을 지지할 수 있고, 베이킹 공정과 식각 공정 등에 대하여 안정성을 갖는 임의의 물질로 이루어질 수 있다. 추후 캐리어 기판(310)을 레이저 어블레이션(laser ablation)에 의하여 분리 및 제거하고자 하는 경우에는, 캐리어 기판(310)은 투광성 기판일 수 있다. 선택적으로, 추후 캐리어 기판(310)을 가열에 의하여 분리 및 제거하고자 하는 경우에는 캐리어 기판(310)은 내열성 기판일 수 있다. 예시적인 실시예들에서, 캐리어 기판(310)은 유리 기판일 수 있다. 또는, 다른 예시적인 실시예들에서, 캐리어 기판(310)은 폴리이미드(polyimide, PI), 폴리(에테르에테르케톤)(poly(etheretherketone), PEEK), 폴리(에테르술폰)(poly(ethersulfone), PES), 폴리(페닐렌 설파이드)(poly(phenylene sulfide), PPS) 등과 같은 내열성 유기 고분자 물질로 이루어질 수 있지만 여기에 한정되는 것은 아니다.
이형 필름(311)은 예를 들면, 추후 레이저의 조사에 반응하여 기화됨으로써 캐리어 기판(310)이 분리 가능하도록 할 수 있는 레이저 반응층일 수 있다. 이형 필름(311)은 탄소계 물질층을 포함할 수 있다. 예를 들면, 이형 필름(311)은 비결정질 탄소막(amorphous carbon layer, ACL) 또는 탄소 함량이 총중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그의 유도체로 이루어지는 막인 스핀-온 하드마스크(spin-on hardmask, SOH)를 포함할 수 있다.
도 4b를 참조하면, 커버 절연층(320) 상에 하부 전극 패드(150)를 형성한다. 하부 전극 패드(150)를 형성하기 위하여, 커버 절연층(320) 상에 도전성 물질막을 형성하고, 상기 도전성 물질막을 패터닝할 수 있다. 하부 전극 패드(150)는 커버 절연층(320)의 상면 상에서 전체적으로 균일한 두께를 가지도록 형성될 수 있고, 커버 절연층(320)의 상면에 접하는 하부 전극 패드(150)의 하면은 평평한 형상을 가질 수 있다.
예시적인 실시예들에서, 하부 전극 패드(150)는 단일의 금속 물질을 포함할 수 있다. 또는, 하부 전극 패드(150)는 각 층이 서로 다른 금속 물질로 이루어진 다층 구조를 가질 수도 있다.
도 4c를 참조하면, 하부 전극 패드(150)를 형성한 이후, 하부 전극 패드(150)의 일부를 노출시키는 제1 비아 오프닝(VO1)을 포함하는 제1 절연층(111a)을 형성한다. 예를 들어, 제1 절연층(111a)을 형성하기 위해, 하부 전극 패드(150) 및 커버 절연층(320)을 덮는 절연성 물질막을 형성하고, 노광 및 현상을 수행하여 상기 절연성 물질막의 일부를 제거하여 제1 비아 오프닝(VO1)을 형성할 수 있다. 제1 비아 오프닝(VO1)에 의해, 하부 전극 패드(150)의 일부분이 노출될 수 있다.
도 4d를 참조하면, 도 4c의 결과물 상에, 제1 씨드층(125), 제1 도전성 라인 패턴(121), 및 제1 도전성 비아 패턴(123)을 형성한다. 좀 더 구체적으로, 제1 씨드층(125)은 제1 절연층(111a)의 상면, 제1 도전성 비아 패턴(123)과 제1 비아 오프닝(VO1)에 의해 제공된 제1 절연층(111a)의 내측벽, 및 상기 제1 비아 오프닝(VO1)을 통해 노출된 하부 전극 패드(150)를 덮도록 형성될 수 있다. 제1 도전성 라인 패턴(121)은 제1 절연층(111a)의 상면을 따라 연장될 수 있고, 제1 도전성 비아 패턴(123)은 제1 비아 오프닝(VO1)을 채울 수 있다. 제1 씨드층(125), 제1 도전성 라인 패턴(121), 제1 도전성 비아 패턴(123)은 제1 재배선 패턴(120)을 구성할 수 있다. 제1 재배선 패턴(120)의 형성 방법은 도 5a 내지 도 5e를 참조하여 보다 상세히 후술하기로 한다.
도 4e를 참조하면, 도 4d의 결과물 상에, 도 4c 및 도 4d에서 설명된 것과 실질적으로 동일 또는 유사한 과정을 통해, 제2 비아 오프닝(VO2)을 포함하는 제2 절연층(113) 및 제2 재배선 패턴(130), 제3 비아 오프닝(VO3)을 포함하는 제3 절연층(115), 및 제3 재배선 패턴(140)을 차례로 형성한다. 제1 내지 제3 절연층(111, 113, 115), 제1 내지 제3 재배선 패턴(120, 130, 140)은 재배선 구조물(100)을 형성할 수 있다.
좀 더 구체적으로, 제2 씨드층(135)은 제2 절연층(113)의 상면, 제2 도전성 비아 패턴(133)과 제2 비아 오프닝(VO2)에 의해 제공된 제2 절연층(113)의 내측벽, 및 상기 제2 비아 오프닝(VO2)을 통해 노출된 제1 도전성 라인 패턴(121)의 일부를 덮도록 형성될 수 있다. 제2 도전성 라인 패턴(131)은 제2 절연층(113)의 상면을 따라 연장될 수 있고, 제2 도전성 비아 패턴(133)은 제2 비아 오프닝(VO2)을 채울 수 있다. 제2 씨드층(135), 제2 도전성 라인 패턴(131), 및 제2 도전성 비아 패턴(133)은 제2 재배선 패턴(130)을 구성할 수 있다.
또한, 제3 씨드층(145)은 제3 절연층(115)의 상면, 제3 도전성 비아 패턴(143)과 제3 비아 오프닝(VO3)에 의해 제공된 제3 절연층(115)의 내측벽, 및 상기 제3 비아 오프닝(VO3)을 통해 노출된 제2 도전성 라인 패턴(131)의 일부를 덮도록 형성될 수 있다. 제3 도전성 라인 패턴(141)은 제3 절연층(115)의 상면을 따라 연장될 수 있고, 제3 도전성 비아 패턴(143)은 제3 비아 오프닝(VO3)을 채울 수 있다. 제3 씨드층(145), 제3 도전성 라인 패턴(141), 및 제3 도전성 비아 패턴(143)은 제3 재배선 패턴(140)을 구성할 수 있다.
도 4f를 참조하면, 재배선 구조물(100) 상에 반도체 칩(200)을 부착한다. 반도체 칩(200)은 칩 패드(220)가 재배선 구조물(100)을 향하도록 재배선 구조물(100) 상에 부착될 수 있다. 반도체 칩(200)의 칩 패드(220)는 칩 연결 단자(230)를 통하여 재배선 구조물(100)의 제3 도전성 라인 패턴(141)과 연결될 수 있다. 이 때, 제3 도전성 라인 패턴(141)은 칩 연결 단자(230)가 안착되는 재배선 구조물(100)의 상부 전극 패드로 기능할 수 있다.
반도체 칩(200)을 재배선 구조물(100) 상에 부착한 이후, 반도체 칩(200)과 재배선 구조물(100) 사이의 공간을 채우는 언더필 물질층(240)을 형성한다. 언더필 물질층(240)은 칩 연결 단자(230)를 감쌀 수 있다. 예를 들어, 언더필 물질층(240)은 반도체 칩(200)을 재배선 구조물(100) 상에 부착한 후, 모세관 언더필 방법에 형성될 수 있다. 예시적인 실시예들에서, 언더필 물질층(240)은 반도체 칩(200)의 칩 패드(220) 상에 비전도성 필름을 부착한 후, 반도체 칩(200)을 재배선 구조물(100) 상에 부착하여 형성될 수도 있다.
도 4g를 참조하면, 언더필 물질층(240)을 형성한 이후, 반도체 칩(200)을 몰딩하는 몰딩층(300)을 형성한다. 몰딩층(300)은 반도체 칩(200)의 측면을 덮되, 반도체 칩(200)의 상면을 노출시킬 수 있다. 또한, 몰딩층(300)은 재배선 절연층(110)의 제1 면(118)의 일부를 덮을 수 있다. 다른 예시적인 실시예들에서, 몰딩층(300)은 반도체 칩(200)의 상면을 더 덮도록 형성될 수도 있다.
도 4h를 도 4g와 함께 참조하면, 몰딩층(300)을 형성한 이후, 캐리어 기판(310)을 제거한다. 예를 들어, 도 4g의 결과물로부터 이형 필름(311)이 부착된 캐리어 기판(310)을 분리한다. 예를 들어, 캐리어 기판(310)을 분리하기 위해, 이형 필름(311)에 레이저를 조사하거나 또는 열을 가할 수 있다. 캐리어 기판(310)이 분리된 결과, 커버 절연층(320)이 노출될 수 있다.
도 4i을 참조하면, 도 4h의 결과물을 뒤집은 후, 하부 전극 패드(150)가 노출되도록 커버 절연층(320)을 제거할 수 있다. 예를 들어, 커버 절연층(320)을 제거하기 위해 식각 공정을 수행할 수 있다. 커버 절연층(320)이 제거됨에 따라, 하부 전극 패드(150)의 하면이 노출될 수 있다.
도 4j을 도 4i과 함께 참조하면, 커버 절연층(320)을 제거한 이후, 하부 전극 패드(150)의 측벽의 일부가 노출되도록 제1 절연층(도 4i의 111a)의 일부를 제거할 수 있다. 예를 들어, 건식 식각 공정을 수행하여, 제1 절연층(도 4i의 111a)의 상기 일부를 제거할 수 있다. 제1 절연층(도 4i의 111a)의 상기 일부를 제거된 결과, 하부 전극 패드(150)의 제1 부분(도 2의 151)은 제1 절연층(111)에 매립되고, 하부 전극 패드(150)의 제2 부분(도 2의 153)은 제1 절연층(111)으로부터 돌출될 수 있다.
이 때, 식각 속도 및 식각 시간을 제어하여, 하부 전극 패드(150)가 제1 절연층(111)으로부터 돌출된 두께를 조절할 수 있다. 예시적인 실시예들에서, 제1 절연층(111)에 대한 식각 공정 결과, 하부 전극 패드(150)가 제1 절연층(111)으로부터 돌출된 제2 부분(153)의 두께는 하부 전극 패드(150)가 제1 절연층(111)에 매립된 제1 부분(151)의 두께 보다 작아질 수 있다.
한편, 예시적인 실시예들에서, 제1 절연층(도 4i의 111a)의 상기 일부 및 커버 절연층(320)은 동일한 식각 공정에서 제거될 수 있다. 즉, 1 회의 식각 공정을 수행하여, 제1 절연층(도 4i의 111a)의 상기 일부 및 커버 절연층(320)을 제거할 수 있다. 이 때, 커버 절연층(320)은 제1 절연층(도 4i의 111a)과 동일한 물질로 이루어질 수 있다.
또는, 다른 예시적인 실시예들에서, 제1 절연층(도 4i의 111a)의 상기 일부 및 커버 절연층(320)은 별개의 식각 공정을 통해서 제거될 수도 있다.
도 4k을 참조하면, 하부 전극 패드(150) 상에 외부 연결 단자(400)를 부착한다. 외부 연결 단자(400)는, 예를 들어 솔더볼 또는 범프일 수 있다.
도 4l를 참조하면, 외부 연결 단자(400)를 형성한 후, 스크라이브 레인(SL)을 따라 도 4k의 결과물을 절단하는 싱귤레이션 공정을 통해, 도 1에 도시된 것과 같이 개별화된 반도체 패키지(10)를 완성할 수 있다.
일반적으로 칩 라스트 방식의 반도체 패키지 제조 방법은 재배선 구조 형성, 칩 부착, UBM 형성 및 솔더 볼 어태치의 순서로 이루어질 수 있다. 그러나, 본 발명의 예시적인 실시예들에 따른 반도체 패키지 제조 방법에 의하면, 재배선 구조물(100) 형성 전에 UBM으로 기능하는 하부 전극 패드(150)를 먼저 형성함으로써, 공정을 간소화하고 생산 비용을 절감할 수 있다.
도 5a 내지 도 5e는 본 발명의 예시적인 실시예들에 따른 제1 재배선 패턴(120)의 형성 방법을 순서에 따라 나타내는 단면도들이다.
도 5a를 참조하면, 커버 절연층(320) 상에 절연성 물질막을 형성하고, 상기 절연성 물질막에 대한 식각 공정을 수행하여 제1 비아 오프닝(VO1)을 포함하는 제1 절연층(111a)을 형성할 수 있다. 예를 들어, 제1 비아 오프닝(VO1)을 형성하기 위해, 플라즈마를 이용한 RIE(reactive ion etching) 공정, 레이저 드릴링 등을 수행할 수 있다.
예시적인 실시예들에서, 제1 비아 오프닝(VO1)은 하방으로 갈수록(또는, 하부 전극 패드(150)에 인접할수록) 점차 폭이 좁아지는 형상을 가질 수 있다. 제1 비아 오프닝(VO1)에 의해 제공된 제1 절연층(111a)의 내측벽은 경사 측벽부를 가질 수 있다. 예를 들어, 상기 경사 측벽부와 제1 절연층(111a)의 하면이 이루는 사잇각은 식각 공정의 식각 가스의 조합, 가스 공급량, 식각 속도 등을 통해 조절될 수 있다. 예를 들어, 상기 경사 측벽부와 제1 절연층(111a)의 하면이 이루는 사잇각은 약 75도 내지 약 85도 사이일 수 있다.
도 5b를 참조하면, 제1 절연층(111a)의 상면, 제1 비아 오프닝(VO1)에 의해 제공된 제1 절연층(111a)의 내측벽, 및 제1 절연층(111a)의 제1 비아 오프닝(VO1)을 통해 노출된 하부 전극 패드(150)의 일부를 덮는 제1 예비 씨드층(125a)을 형성한다. 제1 예비 씨드층(125a)은 제1 절연층(111a)의 상면, 제1 비아 오프닝(VO1)에 의해 제공된 제1 절연층(111a)의 내측벽, 및 제1 비아 오프닝(VO1)을 통해 노출된 하부 전극 패드(150)의 일부 상에서 컨포멀(conformal)하게 연장될 수 있다.
도 5c를 참조하면, 제1 예비 씨드층(125a) 상에 오프닝(OP)을 포함하는 마스크 패턴(MP)을 형성한다. 마스크 패턴(MP)의 오프닝(OP)은 제1 예비 씨드층(125a)의 일부를 노출시키며, 후속 공정에서 형성되는 제1 도전성 라인 패턴(121) 및 제1 도전성 비아 패턴(123)이 형성되는 영역을 한정할 수 있다.
도 5d를 참조하면, 마스크 패턴(MP)의 오프닝(OP)에 의해 노출된 제1 예비 씨드층(125a)의 일부분 상에 제1 도전성 라인 패턴(121) 및 제1 도전성 비아 패턴(123)을 형성한다. 제1 도전성 라인 패턴(121)은 제1 절연층(111a)의 상면을 따라 연장될 수 있고, 제1 도전성 비아 패턴(123)은 제1 비아 오프닝(VO1)을 채울 수 있다. 예를 들어, 제1 도전성 라인 패턴(121) 및 제1 도전성 비아 패턴(123)은 제1 예비 씨드층(125a)을 씨드(seed)로 이용한 도금 공정을 통하여 함께 형성될 수 있다. 제1 도전성 라인 패턴(121) 및 제1 도전성 비아 패턴(123)은 일체를 이룰 수 있다.
이 때, 제1 도전성 비아 패턴(123)은 제1 절연층(111a)의 제1 비아 오프닝(VO1)을 채우도록 형성되므로, 제1 비아 오프닝(VO1)의 형상과 대응하는 형상을 가질 수 있다. 즉, 제1 도전성 비아 패턴(123)은 하방으로 갈수록(또는, 하부 전극 패드(150)에 인접할수록) 점차 폭이 좁아지는 형상을 가질 수 있다.
도 5e를 도 5d와 함께 참조하면, 제1 도전성 라인 패턴(121) 및 제1 도전성 비아 패턴(123)을 형성한 이후, 마스크 패턴(MP)을 제거하고, 마스크 패턴(MP)이 제거됨에 따라 노출된 제1 예비 씨드층(125a)의 일부분을 제거할 수 있다. 마스크 패턴(MP)이 제거되어 노출된 제1 예비 씨드층(125a)의 일부분이 제거된 결과, 제1 씨드층(125)이 형성될 수 있다. 제1 씨드층(125)은 제1 도전성 라인 패턴(121)과 제1 절연층(111a)의 사이, 제1 도전성 비아 패턴(123)과 제1 절연층(111a)의 내측벽 사이, 및 제1 도전성 비아 패턴(123)과 하부 전극 패드(150) 사이에 개재될 수 있다.
한편, 도 5a 내지 도 5e를 참조하여 예시된 제1 재배선 패턴(120)의 형성 방법은, 제2 재배선 패턴(도 4e의 130) 및 제3 재배선 패턴(도 4e의 140) 각각의 형성 방법에 실질적으로 동일 또는 유사하게 적용될 수 있다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10a)를 나타내는 단면도이다. 도 6에 도시된 반도체 패키지(10a)는 복수의 반도체 칩(200a)을 포함한다는 점을 제외하고는 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와 대체로 동일 또는 유사할 수 있다.
도 6을 참조하면, 반도체 패키지(10a)는 재배선 구조물(100)과, 재배선 구조물(100) 상의 복수의 반도체 칩(200a)을 포함할 수 있다. 복수의 반도체 칩(200a)은 서로 이격된 제1 반도체 칩(201) 및 제2 반도체 칩(203)을 포함할 수 있다. 제1 반도체 칩(201)은 반도체 기판(211) 및 칩 패드(221)를 포함하고, 제1 반도체 칩(201)의 칩 패드(221)는 칩 연결 단자(230)를 통해 제3 재배선 패턴(140)에 전기적으로 연결될 수 있다. 제2 반도체 칩(203)은 반도체 기판(213) 및 칩 패드(223)를 포함하고, 제2 반도체 칩(203)의 칩 패드(223)는 칩 연결 단자(230)를 통해 제3 재배선 패턴(140)에 전기적으로 연결될 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(201)과 제2 반도체 칩(203)은 이종의 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(201)이 비메모리 칩일 때, 제2 반도체 칩(203)은 메모리 칩일 수 있다. 예를 들어, 제1 반도체 칩(201)은 로직 칩일 수 있다. 예를 들어, 제1 반도체 칩(201)은 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다. 그리고, 제2 반도체 칩(203)은, 예를 들면, 디램(dynamic random access memory, DRAM) 칩, 에스램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩일 수 있다. 일부 실시 예에서, 제2 반도체 칩(203)은 HBM(High Bandwidth Memory) DRAM 반도체 칩일 수 있다. 또는, 다른 예시적인 실시예들에서, 제1 반도체 칩(201)과 제2 반도체 칩(203)은 동종의 반도체 칩일 수도 있다. 예시적인 실시예들에서, 반도체 패키지(10a)는 서로 다른 종류의 반도체 칩들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package, SIP)일 수 있다.
이 때, 복수의 반도체 칩(200a)이 차지하는 풋프린트는 재배선 구조물(100)의 수평 면적보다 작을 수 있다. 복수의 반도체 칩(200a)이 차지하는 풋프린트는 재배선 구조물(100)과 수직 방향으로 모두 중첩될 수 있다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10b)를 나타내는 단면도이다.
도 7을 참조하면, 반도체 패키지(10b)는 하부 패키지(11L) 및 하부 패키지(11L) 상의 상부 패키지(11U)를 포함할 수 있다. 반도체 패키지(10b)는 하부 패키지(11L) 상에 상부 패키지(11U)가 부착된 패키지 온 패키지(Package on Package) 형태의 반도체 패키지일 수 있다.
하부 패키지(11L)는 재배선 절연층(110L) 및 재배선 패턴들(120L, 130L, 140L)을 포함하는 제1 재배선 구조물(100L), 제1 반도체 칩(200L), 제1 하부 전극 패드(150L), 제1 언더필 물질층(230L), 제1 칩 연결 단자(240L), 제1 몰딩층(300L), 및 제1 도전성 필라(160)를 포함할 수 있다. 하부 패키지(11L)의 제1 재배선 구조물(100L), 제1 반도체 칩(200L), 제1 하부 전극 패드(150L), 제1 언더필 물질층(230L), 제1 칩 연결 단자(240L), 및 제1 몰딩층(300L)은 앞서 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)의 재배선 구조물(100), 반도체 칩(200), 하부 전극 패드(150), 칩 연결 단자(230), 언더필 물질층(240), 및 몰딩층(300)과 실질적으로 동일 또는 유사할 수 있다.
제1 도전성 필라(160)는 제1 몰딩층(300L)을 관통할 수 있다. 제1 재배선 구조물(100L)의 제3 도전성 라인 패턴(140L)의 일부는 제1 몰딩층(300L)의 하단과 연결될 수 있다. 제1 몰딩층(300L)의 상단은 패키지간 연결 단자(410)에 연결될 수 있다.
상부 패키지(11U)는 재배선 절연층(110U) 및 재배선 패턴들(120U, 140U)을 포함하는 제2 재배선 구조물(100U), 제2 반도체 칩(200U), 제2 하부 전극 패드(150U), 제2 언더필 물질층(230U), 제2 칩 연결 단자(230U), 제2 몰딩층(300U)을 포함할 수 있다. 상부 패키지(11U)의 제2 재배선 구조물(100U), 제2 반도체 칩(200U), 제2 하부 전극 패드(150U), 및 제2 몰딩층(300U)은 앞서 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)의 재배선 구조물(100), 반도체 칩(200), 하부 전극 패드(150), 칩 연결 단자(230), 언더필 물질층(240), 및 몰딩층(300)과 실질적으로 동일 또는 유사할 수 있다.
상부 패키지(11U)는 상부 패키지(11U)와 하부 패키지(11L) 사이에 개재된 패키지간 연결 단자(410)에 의해 하부 패키지(11L)에 전기적/물리적으로 연결될 수 있다. 패키지간 연결 단자(410)는 상부 패키지(11U)의 제2 하부 전극 패드(150U)의 바닥면에 접하고, 하부 패키지(11L)의 제1 도전성 필라(160)에 접할 수 있다.
예시적인 실시예들에서, 상부 패키지(11U)의 제2 하부 전극 패드(150U)의 일부는 도 1 및 도 2를 참조하여 설명된 하부 전극 패드(150)와 유사하게, 제2 재배선 절연층(110U)으로부터 돌출될 수 있다. 예를 들어, 제2 재배선 절연층(110U)에 매립된 제2 하부 전극 패드(150U)의 일부의 두께는 제2 재배선 절연층(110U)으로부터 돌출된 제2 하부 전극 패드(150U)의 다른 일부의 두께 보다 클 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(200L)과 제2 반도체 칩(200U)은 이종의 반도체 칩일 수 있다. 또는, 다른 예시적인 실시예들에서, 제1 반도체 칩(200L)과 제2 반도체 칩(200U)은 동종의 반도체 칩일 수도 있다.
제1 반도체 칩(200L) 및 제2 반도체 칩(200U)은, 제2 재배선 구조물(100U)에 포함된 복수의 도전성 라인 패턴(121U, 141U) 및 복수의 도전성 비아 패턴(123U, 143U), 제2 하부 전극 패드(150U), 패키지간 연결 단자(410), 제1 도전성 필라(160), 및 제1 재배선 구조물(100L)에 포함된 복수의 도전성 라인 패턴(121L, 131L, 141L) 및 복수의 도전성 비아 패턴(123L, 133L, 143L)을 통해 전기적으로 연결될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 반도체 패키지 100: 재배선 구조물
110: 재배선 절연층 120, 130, 140: 재배선 패턴
121, 131, 141: 도전성 라인 패턴
123, 133, 143: 도전성 비아 패턴
125, 135, 145: 씨드층 150: 하부 전극 패드
200: 반도체 칩 210: 반도체 기판
220: 칩 패드 230: 칩 연결 단자
240: 언더필 물질층 300: 몰딩층
400: 외부 연결 단자

Claims (20)

  1. 재배선 절연층 및 재배선 패턴을 포함하는 재배선 구조물;
    상기 재배선 절연층의 제1 면 상에 마련되고, 상기 재배선 패턴에 전기적으로 연결된 반도체 칩;
    상기 재배선 절연층의 상기 제1 면에 반대된 제2 면 상에 마련되고, 상기 재배선 절연층에 매립된 제1 부분 및 상기 재배선 절연층의 상기 제2 면으로부터 돌출된 제2 부분을 포함하는 하부 전극 패드;
    를 포함하고,
    상기 하부 전극 패드의 상기 제1 부분의 두께는 상기 하부 전극 패드의 상기 제2 부분의 두께보다 큰 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 하부 전극 패드의 상기 제2 부분의 두께는 상기 하부 전극 패드의 전체 두께의 약 10% 내지 약 30% 사이인 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 하부 전극 패드의 상기 제2 부분의 측벽은 외부에 노출된 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 재배선 패턴은 상기 재배선 절연층의 일부를 관통하여 상기 하부 전극 패드에 연결된 도전성 비아 패턴을 더 포함하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 재배선 절연층의 상기 제1 면으로부터 상기 제2 면을 향하는 제1 방향에 있어서, 상기 도전성 비아 패턴은 상기 제1 방향으로 점차 폭이 좁아지는 형상을 가지는 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 재배선 패턴은 상기 도전성 비아 패턴의 측벽을 둘러싸고 상기 도전성 비아 패턴과 상기 하부 전극 패드 사이에 마련된 씨드층을 더 포함하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 반도체 칩은 상기 재배선 절연층의 상기 제1 면과 마주하는 표면 상에 마련된 칩 패드를 포함하고,
    상기 반도체 패키지는 상기 재배선 절연층의 상기 제1 면 상의 상기 재배선 패턴의 일부와 상기 반도체 칩의 상기 칩 패드 사이에 제공된 칩 연결 단자를 더 포함하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 하부 전극 패드의 바닥면 상의 외부 연결 단자를 더 포함하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 하부 전극 패드의 상기 바닥면은 평평한 형상을 가지는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 반도체 칩의 측면을 덮는 몰딩층; 및
    상기 몰딩층을 관통하고, 상기 재배선 패턴에 전기적으로 연결된 도전성 필라;
    를 더 포함하는 반도체 패키지.
  11. 서로 반대된 제1 면 및 제2 면을 포함하는 재배선 절연층;
    상기 재배선 절연층 내의 제1 도전성 라인 패턴;
    상기 재배선 절연층의 상기 제1 면 상의 제2 도전성 라인 패턴;
    상기 재배선 절연층에 매립된 제1 부분 및 상기 재배선 절연층의 상기 제2 면으로부터 돌출된 제2 부분을 포함하는 하부 전극 패드;
    상기 제1 도전성 라인 패턴과 상기 하부 전극 패드 사이에서 연장되고, 상기 하부 전극 패드에 접하는 제1 도전성 비아 패턴;
    상기 제2 도전성 라인 패턴과 상기 제1 도전성 라인 패턴 사이에서 연장된 제2 도전성 비아 패턴; 및
    상기 제2 도전성 라인 패턴 상의 반도체 칩;
    을 포함하는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 하부 전극 패드의 상기 제2 부분의 두께는 약 1 ㎛ 내지 약 3 ㎛ 사이인 반도체 패키지.
  13. 제 11 항에 있어서,
    상기 재배선 절연층의 상기 제1 면으로부터 상기 재배선 절연층의 상기 제2 면을 향하는 제1 방향에 있어서, 상기 제1 도전성 비아 패턴 및 상기 제2 도전성 비아 패턴은 각각 상기 제1 방향으로 점차 폭이 좁아지는 형상을 가지는 반도체 패키지.
  14. 제 11 항에 있어서,
    상기 하부 전극 패드의 상기 제2 부분의 측벽은 외부에 노출되고,
    상기 하부 전극 패드의 제2 부분의 측벽의 높이는 상기 하부 전극 패드의 상기 제1 부분의 측벽의 높이보다 큰 반도체 패키지.
  15. 제 11 항에 있어서,
    상기 제1 도전성 비아 패턴의 측벽을 둘러싸고 상기 제1 도전성 비아 패턴과 상기 하부 전극 패드 사이에 마련된 제1 씨드층; 및
    상기 제2 도전성 비아 패턴의 측벽을 둘러싸고 상기 제2 도전성 비아 패턴과 상기 제1 도전성 비아 패턴 사이에 마련된 제2 씨드층;
    을 더 포함하는 반도체 패키지.
  16. 제 11 항에 있어서,
    상기 제2 도전성 라인 패턴과 상기 반도체 칩 사이에 배치된 칩 연결 단자; 및
    상기 반도체 칩과 상기 재배선 절연층의 상기 제1 면 사이에 마련되고 상기 칩 연결 단자를 둘러싸는 언더필 물질층;
    을 더 포함하는 반도체 패키지.
  17. 제 11 항에 있어서,
    상기 하부 전극 패드의 상기 제2 부분의 바닥면 상의 외부 연결 단자를 더 포함하고,
    상기 하부 전극 패드의 상기 제2 부분의 상기 바닥면은 평평한 형상을 가지는 반도체 패키지.
  18. 복수의 절연층, 상기 복수의 절연층 각각의 상면 상에 배치된 복수의 도전성 라인 패턴, 및 상기 복수의 절연층 중 적어도 하나를 관통하고 상기 복수의 도전성 라인 패턴 중 적어도 하나에 연결된 복수의 도전성 비아 패턴을 포함하는 재배선 구조물;
    상기 재배선 구조물의 상면 상의 반도체 칩;
    상기 반도체 칩과 상기 복수의 도전성 라인 패턴 중 최상층의 도전성 라인 패턴 사이에 개재된 칩 연결 단자;
    상기 반도체 칩과 상기 재배선 구조물 사이에서, 상기 칩 연결 단자를 감싸는 언더필 물질층;
    상기 반도체 칩의 적어도 일부를 덮는 몰딩층;
    상기 재배선 구조물의 하면 상의 하부 전극 패드; 및
    상기 하부 전극 패드 상의 외부 연결 단자;
    를 포함하고,
    상기 하부 전극 패드는 복수의 절연층 중 최하층의 절연층에 매립된 제1 부분 및 상기 최하층의 절연층으로부터 돌출된 제2 부분을 포함하고, 상기 하부 전극 패드의 상기 제2 부분의 두께는 상기 하부 전극 패드의 상기 제1 부분의 두께보다 작은 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 복수의 도전성 비아 패턴은 각각 상기 재배선 구조물의 상기 상면으로부터 상기 재배선 구조물의 상기 하면을 향하는 방향으로 점차 좁아지는 형상을 가지는 반도체 패키지.
  20. 제 18 항에 있어서,
    상기 복수의 도전성 비아 패턴 중 일부는 상기 하부 전극 패드에 접하는 반도체 패키지.
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