KR20200141207A - 본딩 층 상의 활성 패턴들을 갖는 반도체 소자 형성 방법 및 관련된 반도체 소자들 - Google Patents

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Abstract

반도체 소자 형성 방법은 제1 본딩 층을 갖는 제1 기판을 제공하는 것을 포함한다. 제2 기판 상에 희생 패턴 및 활성 패턴을 형성한다. 상기 활성 패턴 상에 제2 본딩 층을 형성한다. 상기 제1 본딩 층 상에 상기 제2 본딩 층을 접합한다. 상기 제2 기판을 제거한다. 그리고, 상기 희생 패턴을 제거하여 상기 활성 패턴을 노출한다. 상기 제2 기판 상에 상기 희생 패턴 및 상기 활성 패턴을 형성하는 것은, 에피택시얼 성장 공정을 이용하여 상기 제2 기판 상에 희생 층 및 활성 층을 차례로 형성하고, 상기 희생 층 및 상기 활성 층을 패터닝하여 예비 희생 패턴 및 상기 활성 패턴을 형성하고, 그리고 상기 예비 희생 패턴을 산화시키는 것을 포함한다.

Description

본딩 층 상의 활성 패턴들을 갖는 반도체 소자 형성 방법 및 관련된 반도체 소자들{METHOD OF FORMING A SEMICONDUCTOR DEVICE INCLUDING ACTIVE PATTERNS ON THE BONDING LAYER AND RELATED SEMICONDUCTOR DEVICES}
본딩 층 상의 활성 패턴들을 갖는 반도체 소자 형성 방법 및 관련된 반도체 소자들에 관한 것이다.
반도체 소자의 고집적화에 따라 다수의 웨이퍼를 서로 접합하는 기술이 시도되고 있다. 제1 웨이퍼 상에 제2 웨이퍼를 접합하고, 상기 제2 웨이퍼를 부분적으로 제거하여 두께를 감소하는 공정이 적용될 수 있다. 상기 제2 웨이퍼의 두께를 감소하는 공정이 수행되는 동안 다양한 기술적 한계에 직면하게 된다.
본 개시의 실시예들에 따른 과제는 전기적 특성을 개선하고 양산 효율 증가에 유리한 반도체 소자 형성 방법 및 관련된 반도체 소자를 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자 형성 방법은 제1 본딩 층을 갖는 제1 기판을 제공하는 것을 포함한다. 제2 기판 상에 희생 패턴 및 활성 패턴을 형성한다. 상기 활성 패턴 상에 제2 본딩 층을 형성한다. 상기 제1 본딩 층 상에 상기 제2 본딩 층을 접합한다. 상기 제2 기판을 제거한다. 그리고, 상기 희생 패턴을 제거하여 상기 활성 패턴을 노출한다. 상기 제2 기판 상에 상기 희생 패턴 및 상기 활성 패턴을 형성하는 것은, 에피택시얼 성장(epitaxial growth) 공정을 이용하여 상기 제2 기판 상에 희생 층 및 활성 층을 차례로 형성하고, 상기 희생 층 및 상기 활성 층을 패터닝하여 예비 희생 패턴 및 상기 활성 패턴을 형성하고, 그리고 상기 예비 희생 패턴을 산화시키는 것을 포함한다.
본 개시의 실시예들에 따른 반도체 소자 형성 방법은 제1 본딩 층을 갖는 제1 기판을 제공하는 것을 포함한다. 제2 기판 상에 희생 패턴 및 활성 패턴을 형성한다. 상기 활성 패턴 상에 스트레서(stressor)를 형성한다. 상기 스트레서 상에 제2 본딩 층을 형성한다. 상기 제1 본딩 층 상에 상기 제2 본딩 층을 접합한다. 상기 제2 기판을 제거한다. 그리고 상기 희생 패턴을 제거하여 상기 활성 패턴을 노출한다. 상기 제2 기판 상에 상기 희생 패턴 및 상기 활성 패턴을 형성하는 것은, 제1 에피택시얼 성장(epitaxial growth) 공정을 이용하여 상기 제2 기판 상에 희생 층 및 활성 층을 차례로 형성하고, 상기 희생 층 및 상기 활성 층을 패터닝하여 예비 희생 패턴 및 상기 활성 패턴을 형성하고, 그리고 상기 예비 희생 패턴을 산화시키는 것을 포함한다.
본 개시의 실시예들에 따른 반도체 소자 형성 방법은 제1 본딩 층을 갖는 제1 기판을 제공하는 것을 포함한다. 제2 기판 상에 번갈아 가며 적층된 다수의 희생 패턴 및 다수의 활성 패턴을 형성한다. 상기 다수의 활성 패턴 상에 제2 본딩 층을 형성한다. 상기 제1 본딩 층 상에 상기 제2 본딩 층을 접합한다. 상기 제2 기판을 제거한다. 상기 다수의 희생 패턴을 제거한다. 그리고 상기 다수의 활성 패턴 상을 가로지르는 게이트 전극을 형성한다. 상기 게이트 전극은 상기 다수의 활성 패턴 사이에 연장된다. 상기 제2 기판 상에 상기 다수의 희생 패턴 및 상기 다수의 활성 패턴을 형성하는 것은, 에피택시얼 성장(epitaxial growth) 공정을 이용하여 상기 제2 기판 상에 다수의 희생 층 및 다수의 활성 층을 번갈아 가며 형성하고, 상기 다수의 희생 층 및 상기 다수의 활성 층을 패터닝하여 다수의 예비 희생 패턴 및 상기 다수의 활성 패턴을 형성하고, 그리고 상기 다수의 예비 희생 패턴을 산화시키는 것을 포함한다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상의 제1 본딩 층을 포함한다. 상기 제1 본딩 층 상에 제2 본딩 층이 배치된다. 상기 제2 본딩 층 상에 차례로 적층된 다수의 활성 패턴이 제공된다. 상기 다수의 활성 패턴 상을 가로지르는 게이트 전극이 배치된다. 상기 게이트 전극은 상기 다수의 활성 패턴 사이에 연장된다. 상기 다수의 활성 패턴은 상기 제1 본딩 층 및 상기 제2 본딩 층 사이의 계면으로부터 가장멀리 떨어진 제1 활성 패턴, 그리고 상기 계면 및 상기 제1 활성 패턴 사이의 제2 활성 패턴을 포함한다. 상기 제2 활성 패턴의 최대 폭은 상기 제1 활성 패턴의 최대 폭보다 좁다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상의 제1 본딩 층을 포함한다. 상기 제1 본딩 층 상에 제2 본딩 층이 배치된다. 상기 제2 본딩 층 상에 배치되고 상기 제1 본딩 층 및 상기 제2 본딩 층 사이의 계면에 가까울수록 좁은 폭을 갖는 활성 패턴이 제공된다. 상기 활성 패턴 상을 가로지르는 게이트 전극이 배치된다.
본 개시의 실시예들에 따르면, 제1 본딩 층을 갖는 제1 기판이 제공될 수 있다. 에피택시얼 성장 공정을 이용하여 제2 기판 상에 희생 층 및 활성 층이 차례로 형성될 수 있다. 상기 희생 층 및 상기 활성 층을 패터닝하여 예비 희생 패턴 및 상기 활성 패턴이 형성될 수 있다. 상기 예비 희생 패턴을 산화시키어 희생 패턴이 형성될 수 있다. 상기 활성 패턴 상에 제2 본딩 층이 형성될 수 있다. 상기 제1 본딩 층 상에 상기 제2 본딩 층이 접합될 수 있다. 상기 제2 기판 및 상기 희생 패턴을 제거하여 상기 활성 패턴이 노출될 수 있다. 상기 희생 패턴은 상기 제2 기판을 제거하는 동안 식각 정지층의 역할을 할 수 있다. 전기적 특성을 개선하고 양산 효율 증가에 유리한 반도체 소자를 구현할 수 있다.
도 1 내지 도 9는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도들이다.
도 10은 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 레이아웃이다.
도 11 내지 도 39는 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위하여 도 10의 절단선 I-I'및 II-II'에 따라 취해진 단면도들이다.
도 40 내지 도 52는 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 53 및 도 54는 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 1 내지 도 9는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도들이다. 상기 반도체 소자는 에프오아이(fin on insulator; FOI) 구조를 포함할 수 있다.
도 1을 참조하면, 반도체 소자는 제1 기판(13), 제1 본딩 층(19), 제2 본딩 층(49), 소자 분리 층(41), 및 다수의 활성 패턴(32)을 포함할 수 있다. 상기 제1 본딩 층(19)은 상기 제1 기판(13) 상에 배치될 수 있다. 상기 제2 본딩 층(49)은 상기 제1 본딩 층(19) 상에 배치될 수 있다. 상기 제1 본딩 층(19) 및 상기 제2 본딩 층(49) 사이에 계면(S1)이 형성될 수 있다. 상기 제2 본딩 층(49) 상에 상기 소자 분리 층(41) 및 상기 다수의 활성 패턴(32)이 배치될 수 있다.
상기 소자 분리 층(41)의 상면은 상기 다수의 활성 패턴(32)의 상단들보다 낮은 레벨에 배치될 수 있다. 상기 다수의 활성 패턴(32)의 상면들은 상기 소자 분리 층(41)보다 높은 레벨에 배치될 수 있다. 상기 다수의 활성 패턴(32)의 측면들의 적어도 일부분은 상기 소자 분리 층(41)보다 높은 레벨에 배치될 수 있다. 상기 다수의 활성 패턴(32)의 각각은 상기 소자분리층 내부에 침투될 수 있다. 상기 다수의 활성 패턴(32)의 각각은 상부의 폭이 하부의 폭보다 큰 역사다리 꼴을 보일 수 있다. 상기 다수의 활성 패턴(32)의 각각은 상기 계면(S1)에 가까울수록 좁은 폭을 가질 수 있다. 상기 다수의 활성 패턴(32)의 각각은 수평 폭보다 수직 높이가 클 수 있다. 상기 다수의 활성 패턴(32)은 Si 층을 포함할 수 있다.
도 2를 참조하면, 반도체 소자는 제1 기판(13), 제1 본딩 층(19), 제2 본딩 층(49), 스트레서(stressor; 45), 소자 분리 층(41), 및 다수의 활성 패턴(32)을 포함할 수 있다.
상기 스트레서(45)는 상기 제2 본딩 층(49) 상에 배치될 수 있다. 상기 스트레서(45)는 상기 제2 본딩 층(49) 및 상기 소자 분리 층(41) 사이에 배치될 수 있다. 상기 다수의 활성 패턴(32)의 각각은 상기 소자 분리 층(41)을 관통하여 상기 스트레서(45) 내부에 침투될 수 있다. 상기 스트레서(45)는 상기 다수의 활성 패턴(32)의 하면들 및 측면들에 직접적으로 접촉될 수 있다. 상기 스트레서(45)는 SiGe 층, SiC 층, Si 층, 또는 이들의 조합을 포함할 수 있다.
도 3을 참조하면, 반도체 소자는 제1 기판(13), 제1 본딩 층(19), 제2 본딩 층(49), 스트레서(stressor; 45A), 소자 분리 층(41), 및 다수의 활성 패턴(32)을 포함할 수 있다. 상기 스트레서(45A)는 실리콘 질화물 층, 실리콘 산질화물 층, 또는 이들의 조합을 포함할 수 있다.
도 4를 참조하면, 반도체 소자는 제1 기판(13), 제1 본딩 층(19), 제2 본딩 층(49), 소자 분리 층(41), 다수의 활성 패턴(32), 및 게이트 구조체(69)를 포함할 수 있다. 상기 게이트 구조체(69)는 차례로 적층된 게이트 유전층(66), 게이트 전극(67), 및 캐핑 층(68)을 포함할 수 있다. 상기 다수의 활성 패턴(32) 및 상기 소자 분리 층(41) 상에 상기 게이트 구조체(69)가 배치될 수 있다.
도 5를 참조하면, 반도체 소자는 제1 기판(13), 제1 본딩 층(19), 제2 본딩 층(49), 스트레서(45), 소자 분리 층(41), 다수의 활성 패턴(32), 및 게이트 구조체(69)를 포함할 수 있다.
도 6을 참조하면, 반도체 소자는 제1 기판(13), 제1 본딩 층(19), 제2 본딩 층(49), 스트레서(45A), 소자 분리 층(41), 다수의 활성 패턴(32), 및 게이트 구조체(69)를 포함할 수 있다.
도 7을 참조하면, 반도체 소자는 제1 기판(13), 제1 본딩 층(19), 제2 본딩 층(49), 소자 분리 층(41), 다수의 활성 패턴(132, 134, 136), 및 게이트 구조체(69)를 포함할 수 있다. 상기 다수의 활성 패턴(132, 134, 136)은 다수의 제1 활성 패턴(132), 다수의 제2 활성 패턴(134), 및 다수의 제3 활성 패턴(136)을 포함할 수 있다.
일 실시예에서, 상기 다수의 활성 패턴(132, 134, 136)은 상기 제2 본딩 층(49) 상에 차례로 적층될 수 있다. 상기 다수의 활성 패턴(132, 134, 136)은 상기 제1 본딩 층(19) 및 상기 제2 본딩 층(49) 사이의 계면(S1)으로부터 가장멀리 떨어진 제1 활성 패턴(132), 상기 계면(S1) 및 상기 제1 활성 패턴(132) 사이의 제2 활성 패턴(134), 상기 계면(S1)에 가장 가깝게 형성된 제3 활성 패턴(136)을 포함할 수 있다. 상기 제2 활성 패턴(134)의 최대 폭은 상기 제1 활성 패턴(132)의 최대 폭보다 좁을 수 있다. 상기 제3 활성 패턴(136)은 상기 계면(S1)에 가까울수록 좁은 폭을 가질 수 있다. 상기 제3 활성 패턴(136)은 상기 소자 분리 층(41) 내부에 침투될 수 있다.
상기 다수의 활성 패턴(132, 134, 136) 상에 게이트 전극(67)이 배치될 수 있다. 상기 게이트 전극(67)은 상기 다수의 활성 패턴(132, 134, 136) 사이에 연장될 수 있다. 일 실시예에서, 상기 게이트 전극(67)은 상기 다수의 제1 활성 패턴(132)의 상면들, 하면들 및 측면들을 둘러싸고, 그리고, 상기 다수의 제2 활성 패턴(134)의 상면들, 하면들 및 측면들을 둘러쌀 수 있다.
도 8을 참조하면, 반도체 소자는 제1 기판(13), 제1 본딩 층(19), 제2 본딩 층(49), 스트레서(45), 소자 분리 층(41), 다수의 활성 패턴(132, 134, 136), 및 게이트 구조체(69)를 포함할 수 있다. 다수의 제3 활성 패턴(136)의 각각은 상기 소자분리층(41)을 관통하여 상기 스트레서(45) 내부에 침투될 수 있다. 상기 스트레서(45)는 상기 다수의 제3 활성 패턴(136)의 하면들 및 측면들에 직접적으로 접촉될 수 있다.
도 9를 참조하면, 반도체 소자는 제1 기판(13), 제1 본딩 층(19), 제2 본딩 층(49), 스트레서(45A), 소자 분리 층(41), 다수의 활성 패턴(132, 134, 136), 및 게이트 구조체(69)를 포함할 수 있다.
도 10은 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 레이아웃이고, 도 11 내지 도 28은 상기 반도체 소자의 형성 방법을 설명하기 위하여 도 10의 절단선 I-I'및 II-II'에 따라 취해진 단면도들이다.
도 10 및 도 11을 참조하면, 제1 본딩 층(19)을 갖는 제1 기판(13)이 제공될 수 있다. 상기 제1 기판(13)은 실리콘 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 제1 본딩 층(19)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 제1 본딩 층(19)은 실리콘 산화물 층을 포함할 수 있다. 상기 제1 본딩 층(19)은 상기 제1 기판(13) 상을 덮을 수 있다. 상기 제1 본딩 층(19)의 상면은 평탄화될 수 있다.
도 10 및 도 12를 참조하면, 제2 기판(23) 상에 희생 층(31L) 및 활성 층(32L)이 차례로 형성될 수 있다.
상기 제2 기판(23)은 실리콘 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 희생 층(31L) 및 상기 활성 층(32L)은 제1 에피택시얼 성장(epitaxial growth) 공정을 이용하여 형성될 수 있다. 상기 희생 층(31L)은 상기 제2 기판(23) 상을 덮을 수 있다. 상기 활성 층(32L)은 상기 희생 층(31L) 상을 덮을 수 있다. 상기 희생 층(31L)은 상기 제2 기판(23) 및 상기 활성 층(32L) 사이에 개재될 수 있다. 상기 희생 층(31L)은 상기 제2 기판(23) 및 상기 활성 층(32L)과 다른 물질을 포함할 수 있다. 일 실시예에서, 상기 희생 층(31L)은 SiGe 층을 포함할 수 있으며, 상기 활성 층(32L)은 Si 층을 포함할 수 있다.
도 10 및 도 13을 참조하면, 상기 활성 층(32L) 및 상기 희생 층(31L)을 패터닝하여 다수의 활성 패턴(32) 및 다수의 예비 희생 패턴(31P)을 한정하는 다수의 트렌치(T1)가 형성될 수 있다. 상기 다수의 예비 희생 패턴(31P)은 SiGe 층을 포함할 수 있다.
상기 다수의 트렌치(T1)의 바닥은 상기 다수의 예비 희생 패턴(31P)의 최하단보다 낮은 레벨에 형성될 수 있다. 상기 다수의 트렌치(T1)의 바닥은 상기 제2 기판(23)의 상면보다 낮은 레벨에 형성될 수 있다. 상기 다수의 트렌치(T1)의 각각은 하부의 폭이 상부의 폭보다 좁을 수 있다. 상기 다수의 활성 패턴(32) 및 상기 다수의 예비 희생 패턴(31P)의 각각은 상부의 폭이 하부의 폭보다 좁을 수 있다. 상기 다수의 트렌치(T1)는 서로 평행할 수 있다. 상기 다수의 트렌치(T1)의 각각은 수평 폭보다 수직 높이가 클 수 있다. 상기 다수의 활성 패턴(32)은 서로 평행할 수 있다. 상기 다수의 활성 패턴(32)의 각각은 수평 폭보다 수직 높이가 클 수 있다.
도 10 및 도 14를 참조하면, 상기 다수의 예비 희생 패턴(31P) 및 상기 다수의 활성 패턴(32)을 갖는 상기 제2 기판(23) 상에 소자 분리 층(41)이 형성될 수 있다. 상기 소자 분리 층(41)은 상기 다수의 트렌치(T1)를 채우고 상기 다수의 활성 패턴(32) 및 상기 다수의 예비 희생 패턴(31P)을 덮을 수 있다. 상기 소자 분리 층(41)은 상기 다수의 활성 패턴(32) 및 상기 다수의 예비 희생 패턴(31P)의 측면들에 직접적으로 접촉될 수 있다. 상기 소자 분리 층(41)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물(low-K dielectrics), 또는 이들의 조합을 포함할 수 있다.
도 10 및 도 15를 참조하면, 상기 다수의 예비 희생 패턴(31P)을 산화시키어 다수의 희생 패턴(31)이 형성될 수 있다. 상기 다수의 희생 패턴(31)은 SiGeO 층을 포함할 수 있다. 상기 다수의 활성 패턴(32)은 Si 층을 포함할 수 있다.
상기 다수의 예비 희생 패턴(31P)을 산화시키는 것은 선택적 산화 공정을 포함할 수 있다. 일 실시예에서, 상기 다수의 예비 희생 패턴(31P)을 산화시키는 것은 300℃ 내지 1000℃ 분위기에서 상기 다수의 활성 패턴(32), 상기 다수의 예비 희생 패턴(31P), 및 상기 소자 분리 층(41)을 갖는 상기 제2 기판(23) 상에 O2, H2, H2O, 또는 이들의 조합을 공급하는 것을 포함할 수 있다. 상기 다수의 예비 희생 패턴(31P)은 상기 다수의 활성 패턴(32)보다 상대적으로 빠른 산화속도를 보일 수 있다. 일 실시예에서, 상기 다수의 예비 희생 패턴(31P)의 산화 율은 상기 다수의 활성 패턴(32)의 약1.5배일 수 있다.
도 10 및 도 16을 참조하면, 상기 소자 분리 층(41) 상에 제2 본딩 층(49)이 형성될 수 있다. 상기 제2 본딩 층(49)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 제2 본딩 층(49)은 실리콘 산화물 층을 포함할 수 있다. 상기 제2 본딩 층(49)은 상기 소자 분리 층(41) 상을 덮을 수 있다. 상기 제2 본딩 층(49)의 상면은 평탄화될 수 있다. 상기 제2 본딩 층(49)은 생략될 수 있다.
도 10, 도 17, 및 도 18을 참조하면, 상기 제1 기판(13) 상에 상기 제2 기판(23)이 접합될 수 있다. 일 실시예에서, 상기 제1 기판(13) 상에 상기 제2 기판(23)을 접합하는 것은 플립 본딩(flip bonding) 공정이 적용될 수 있다. 상기 제2 본딩 층(49)은 상기 제1 본딩 층(19) 상에 접합될 수 있다. 상기 제2 본딩 층(49)은 상기 제1 본딩 층(19)에 접촉될 수 있다. 상기 제1 본딩 층(19) 및 상기 제2 본딩 층(49) 사이에 계면(S1)이 형성될 수 있다. 일 실시예에서, 상기 제2 본딩 층(49)이 생략된 경우, 상기 제1 본딩 층(19)은 상기 소자 분리 층(41)과 접촉될 수 있다.
도 10 및 도 19를 참조하면, 상기 제2 기판(23)을 부분적으로 제거하여 두께를 감소시킬 수 있다. 상기 제2 기판(23)을 부분적으로 제거하는 것은 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합을 포함할 수 있다.
도 10 및 도 20을 참조하면, 상기 제2 기판(23)을 완전히 제거하여 상기 소자 분리 층(41) 및 상기 다수의 희생 패턴(31)이 노출될 수 있다. 상기 제2 기판(23)을 완전히 제거하는 것은 화학 기계적 연마(CMP) 공정, 등방성 식각 공정, 또는 이들의 조합을 포함할 수 있다.
일 실시예에서, 상기 제2 기판(23)을 완전히 제거하는 것은 등방성 식각 공정을 포함할 수 있다. 상기 제2 기판(23)은 상기 소자 분리 층(41) 및 상기 다수의 희생 패턴(31)에 대하여 식각선택비를 가질 수 있다. 상기 제2 기판(23)은 상기 소자 분리 층(41) 및 상기 다수의 희생 패턴(31)에 비하여 상대적으로 빠른 식각 속도를 보일 수 있다. 상기 제2 기판(23)을 완전히 제거하는 공정이 수행되는 동안 상기 다수의 희생 패턴(31)은 식각 정지 층의 역할을 할 수 있다.
도 10 및 도 21을 참조하면, 상기 다수의 희생 패턴(31)을 제거하여 상기 다수의 활성 패턴(32)의 상면들이 노출될 수 있다. 상기 다수의 희생 패턴(31)을 제거하는 것은 화학 기계적 연마(CMP) 공정, 등방성 식각 공정, 또는 이들의 조합을 포함할 수 있다.
일 실시예에서, 상기 다수의 희생 패턴(31)을 제거하는 것은 등방성 식각 공정을 포함할 수 있다. 상기 다수의 희생 패턴(31)은 상기 다수의 활성 패턴(32) 및 상기 소자 분리 층(41)에 대하여 식각선택비를 가질 수 있다. 상기 다수의 희생 패턴(31)은 상기 다수의 활성 패턴(32) 및 상기 소자 분리 층(41)에 비하여 상대적으로 빠른 식각 속도를 보일 수 있다.
도 10 및 도 22를 참조하면, 상기 소자 분리 층(41)을 부분적으로 제거하여 상기 다수의 활성 패턴(32)의 측면들이 부분적으로 노출될 수 있다. 상기 다수의 활성 패턴(32)의 각각은 상기 계면(S1)에 가까울수록 좁은 폭을 가질 수 있다. 상기 소자 분리 층(41)의 상면은 상기 다수의 활성 패턴(32)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 다수의 활성 패턴(32)의 하단들은 상기 소자 분리 층(41) 내에 보존될 수 있다.
도 10 및 도 23을 참조하면, 상기 다수의 활성 패턴(32)의 모서리들이 둥글게 형성될 수 있다. 상기 다수의 활성 패턴(32)의 모서리들을 둥글게 형성하는 것은 등방성 식각 공정, 산화 공정, 또는 이들의 조합을 포함할 수 있다.
도 10 및 도 24를 참조하면, 상기 다수의 활성 패턴(32) 상을 가로지르는 예비 게이트 구조체(55)가 형성될 수 있다. 상기 예비 게이트 구조체(55)는 차례로 적층된 버퍼층(51), 예비 게이트 전극(52), 및 마스크 패턴(53)을 포함할 수 있다. 상기 예비 게이트 구조체(55)를 형성하는 것은 다수의 박막 형성 공정 및 패터닝 공정을 포함할 수 있다.
상기 버퍼층(51)은 상기 다수의 활성 패턴(32)의 상면들 및 측면들에 접촉될 수 있으며, 상기 버퍼층(51)은 상기 소자 분리 층(41)의 상면에 접촉될 수 있다. 상기 버퍼층(51)은 실리콘 산화물을 포함할 수 있다. 상기 예비 게이트 전극(52)은 상기 버퍼층(51) 상에 정렬될 수 있다. 상기 예비 게이트 전극(52)은 폴리실리콘을 포함할 수 있다. 상기 마스크 패턴(53)은 상기 예비 게이트 전극(52) 상에 정렬될 수 있다. 상기 마스크 패턴(53)은 실리콘 질화물을 포함할 수 있다.
도 10 및 도 25를 참조하면, 상기 예비 게이트 구조체(55)의 측면들 상에 게이트 스페이서(57)가 형성될 수 있다. 상기 예비 게이트 구조체(55)의 양측에 인접한 상기 다수의 활성 패턴(32)을 부분적으로 제거하여 다수의 리세스 영역(32R)이 형성될 수 있다. 상기 게이트 스페이서(57)는 단일 층 또는 멀티 층일 수 있다. 상기 게이트 스페이서(57)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 리세스 영역(32R)을 형성하는 것은 상기 마스크 패턴(53) 및 상기 게이트 스페이서(57)를 식각 마스크로 이용하는 이방성 식각 공정을 포함할 수 있다. 상기 다수의 리세스 영역(32R)의 측면들 및 바닥들에 상기 다수의 활성 패턴(32)이 노출될 수 있다.
도 10 및 도 26을 참조하면, 상기 다수의 리세스 영역(32R) 내에 다수의 소스/드레인 영역(62)이 형성될 수 있다. 상기 다수의 소스/드레인 영역(62)의 최상단들은 상기 다수의 활성 패턴(32)의 최상단들보다 높은 레벨에 형성될 수 있다. 상기 다수의 소스/드레인 영역(62) 상에 층간 절연층(64)이 형성될 수 있다.
상기 다수의 소스/드레인 영역(62)은 제2 에피택시얼 성장(epitaxial growth) 공정을 이용하여 형성될 수 있다. 상기 다수의 소스/드레인 영역(62)은 SiGe 층, SiC 층, Si 층, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 소스/드레인 영역(62)은 N형 또는 P형 불순물들을 포함할 수 있다. 상기 다수의 소스/드레인 영역(62)은 상기 다수의 활성 패턴(32)과 다른 도전형 불순물들을 포함할 수 있다.
일 실시예에서, 상기 다수의 활성 패턴(32)은 인(P), 비소(As), 또는 이들의 조합을 포함할 수 있으며, 상기 다수의 소스/드레인 영역(62)은 붕소(B) doped SiGe 층을 포함할 수 있다. 일 실시예에서, 상기 다수의 활성 패턴(32)은 붕소(B)를 포함할 수 있으며, 상기 다수의 소스/드레인 영역(62)은 인(P) doped SiC 층, 비소(As) doped SiC 층, 인(P) doped Si 층, 비소(As) doped Si 층, 또는 이들의 조합을 포함할 수 있다.
상기 층간 절연층(64)은 상기 다수의 소스/드레인 영역(62) 상을 덮을 수 있다. 상기 층간 절연층(64)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물(low-K dielectrics), 또는 이들의 조합을 포함할 수 있다. 상기 층간 절연층(64), 상기 게이트 스페이서(57), 및 상기 예비 게이트 구조체(55)의 상면들은 실질적으로 동일한 평면 상에 노출될 수 있다.
도 10 및 도 27을 참조하면, 상기 예비 게이트 구조체(55)를 제거하여 게이트 트렌치(55T)가 형성될 수 있다. 상기 게이트 트렌치(55T) 내에 상기 다수의 활성 패턴(32)의 상면들 및 측면들이 노출될 수 있다. 상기 게이트 트렌치(55T)의 바닥에 상기 소자 분리 층(41)의 상면이 노출될 수 있다.
도 10 및 도 28을 참조하면, 상기 게이트 트렌치(55T) 내에 게이트 구조체(69)가 형성될 수 있다. 상기 게이트 구조체(69)는 차례로 적층된 게이트 유전층(66), 게이트 전극(67), 및 캐핑 층(68)을 포함할 수 있다.
상기 게이트 유전층(66)은 상기 다수의 활성 패턴(32)의 상면들 및 측면들에 직접적으로 접촉될 수 있다. 상기 게이트 유전층(66)은 단일 층 또는 멀티 층일 수 있다. 상기 게이트 유전층(66)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물(high-K dielectrics), 또는 이들의 조합을 포함할 수 있다. 상기 게이트 전극(67)은 상기 게이트 유전층(66) 상에 형성될 수 있다. 상기 게이트 전극(67)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전물을 포함할 수 있다. 상기 캐핑 층(68)은 상기 게이트 전극(67) 상에 형성될 수 있다. 상기 캐핑 층(68)은 실리콘 질화물을 포함할 수 있다.
일 실시예에서, 상기 게이트 유전층(66)은 상기 다수의 활성 패턴(32) 및 상기 게이트 전극(67) 사이와, 상기 게이트 전극(67) 및 상기 게이트 스페이서(57) 사이에 형성될 수 있다. 상기 게이트 유전층(66)은 상기 캐핑 층(68) 및 상기 게이트 스페이서(57) 사이에 연장될 수 있다. 상기 층간 절연층(64), 상기 게이트 스페이서(57), 상기 게이트 유전층(66), 및 상기 캐핑 층(68)의 상면들은 실질적으로 동일한 평면 상에 노출될 수 있다.
일 실시예에서, 상기 게이트 구조체(69)는 상기 다수의 활성 패턴(32) 상을 가로지를 수 있다. 상기 게이트 전극(67)은 상기 다수의 활성 패턴(32) 상을 가로지를 수 있다. 상기 게이트 전극(67)은 상기 다수의 활성 패턴(32)의 상면들 및 측면들 상에 형성될 수 있다. 상기 다수의 소스/드레인 영역(62)은 상기 게이트 전극(67)의 양측에 인접하게 형성될 수 있다. 상기 다수의 소스/드레인 영역(62)의 상단들은 상기 다수의 활성 패턴(32)의 상단들보다 높은 레벨에 돌출될 수 있다.
도 29 및 도 30은 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위하여 도 10의 절단선 I-I'및 II-II'에 따라 취해진 단면도들이다.
도 29를 참조하면, 다수의 예비 희생 패턴(31P)을 산화시키어 다수의 희생 패턴(31)이 형성될 수 있다. 상기 다수의 희생 패턴(31)은 상기 다수의 예비 희생 패턴(31P)의 가장자리를 따라 형성될 수 있다. 상기 다수의 희생 패턴(31)은 소자 분리 층(41) 및 상기 다수의 예비 희생 패턴(31P)의 계면을 따라 형성될 수 있다. 상기 다수의 희생 패턴(31)은 상기 소자 분리 층(41) 및 상기 다수의 예비 희생 패턴(31P)의 사이에 형성될 수 있다. 상기 다수의 예비 희생 패턴(31P)은 상기 다수의 희생 패턴(31) 사이에 부분적으로 보존될 수 있다.
도 30을 참조하면, 상기 소자 분리 층(41) 상에 제2 본딩 층(49)이 형성될 수 있다. 제1 본딩 층(19) 상에 상기 제2 본딩 층(49)이 접합될 수 있다. 제2 기판(23)을 제거하여 상기 소자 분리 층(41), 상기 다수의 희생 패턴(31), 및 상기 다수의 예비 희생 패턴(31P)이 노출될 수 있다.
도 31 내지 도 35는 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위하여 도 10의 절단선 I-I'및 II-II'에 따라 취해진 단면도들이다.
도 31을 참조하면, 도 12 내지 도 15를 참조하여 설명된 것과 유사한 방법으로 제2 기판(23) 상에 다수의 희생 패턴(31), 다수의 활성 패턴(32), 및 소자 분리 층(41)이 형성될 수 있다. 상기 소자 분리 층(41)을 부분적으로 제거하여 상기 다수의 활성 패턴(32)의 일단들이 노출될 수 있다.
도 32를 참조하면, 상기 다수의 활성 패턴(32) 상에 스트레서(stressor; 45)가 형성될 수 있다. 상기 스트레서(45)는 제3 에피택시얼 성장(epitaxial growth) 공정을 이용하여 형성될 수 있다. 상기 스트레서(45)는 SiGe 층, SiC 층, Si 층, 또는 이들의 조합을 포함할 수 있다. 상기 스트레서(45)는 상기 다수의 활성 패턴(32)의 상면들 및 측면들을 덮을 수 있다. 일 실시예서, 상기 제3 에피택시얼 성장 공정은 제2 에피택시얼 성장 공정으로 지칭될 수 있다.
일 실시예서, 상기 다수의 활성 패턴(32)은 인(P), 비소(As), 또는 이들의 조합을 포함할 수 있으며, 상기 스트레서(45)는 SiGe 층을 포함할 수 있다. 일 실시예에서, 상기 다수의 활성 패턴(32)은 붕소(B)를 포함할 수 있으며, 상기 스트레서(45)는 SiC 층, Si 층 또는 이들의 조합을 포함할 수 있다.
도 33을 참조하면, 상기 스트레서(45) 상에 제2 본딩 층(49)이 형성될 수 있다. 제1 기판(13) 상에 상기 제2 기판(23)이 접합될 수 있다. 상기 제2 본딩 층(49)은 제1 본딩 층(19) 상에 접합될 수 있다.
도 34를 참조하면, 상기 제2 기판(23) 및 상기 다수의 희생 패턴(31)을 순차적으로 제거하고, 상기 소자 분리 층(41)을 부분적으로 제거하여 상기 다수의 활성 패턴(32)의 상면들 및 측면들이 노출될 수 있다.
도 35를 참조하면, 도 23 내지 도 28을 참조하여 설명한 것과 유사한 방법으로 게이트 스페이서(57), 다수의 소스/드레인 영역(62), 층간 절연층(64), 및 게이트 구조체(69)가 형성될 수 있다.
일 실시예에서, 상기 스트레서(45)는 게이트 전극(67) 및 상기 제2 본딩 층(49) 사이와 상기 다수의 소스/드레인 영역(62) 및 상기 제2 본딩 층(49) 사이에 형성될 수 있다.
도 36 내지 도 39는 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위하여 도 10의 절단선 I-I'및 II-II'에 따라 취해진 단면도들이다.
도 36을 참조하면, 소자 분리 층(41)의 상면은 다수의 활성 패턴(32)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 다수의 활성 패턴(32) 상에 스트레서(stressor; 45A)가 형성될 수 있다. 상기 스트레서(45A)는 박막 증착 공정을 이용하여 형성될 수 있다. 상기 스트레서(45A)는 실리콘 질화물 층, 실리콘 산질화물 층, 또는 이들의 조합을 포함할 수 있다. 상기 스트레서(45A)는 상기 다수의 활성 패턴(32)의 상면들 및 측면들을 덮을 수 있다.
일 실시예서, 상기 다수의 활성 패턴(32)은 인(P), 비소(As), 또는 이들의 조합을 포함할 수 있으며, 상기 스트레서(45A)는 실리콘 질화물 층을 포함할 수 있다. 일 실시예에서, 상기 다수의 활성 패턴(32)은 붕소(B)를 포함할 수 있으며, 상기 스트레서(45A)는 실리콘 산질화물 층을 포함할 수 있다.
도 37을 참조하면, 상기 스트레서(45A) 상에 제2 본딩 층(49)이 형성될 수 있다. 제1 기판(13) 상에 상기 제2 기판(23)이 접합될 수 있다. 상기 제2 본딩 층(49)은 상기 제1 본딩 층(19)과 접촉될 수 있다.
도 38을 참조하면, 상기 제2 기판(23) 및 다수의 희생 패턴(31)을 순차적으로 제거하고, 상기 소자 분리 층(41)을 부분적으로 제거하여 상기 다수의 활성 패턴(32)의 상면들 및 측면들이 노출될 수 있다.
도 39를 참조하면, 도 23 내지 도 28을 참조하여 설명한 것과 유사한 방법으로 게이트 스페이서(57), 다수의 소스/드레인 영역(62), 층간 절연층(64), 및 게이트 구조체(69)가 형성될 수 있다.
도 40 내지 도 48은 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 40을 참조하면, 제2 기판(23) 상에 다수의 희생 층(131L, 133L, 135L) 및 다수의 활성 층(132L, 134L, 136L)이 번갈아 가며 반복적으로 형성될 수 있다. 상기 다수의 희생 층(131L, 133L, 135L) 및 상기 다수의 활성 층(132L, 134L, 136L)은 제1 에피택시얼 성장(epitaxial growth) 공정을 이용하여 형성될 수 있다. 일 실시예에서, 상기 다수의 희생 층(131L, 133L, 135L)의 각각은 SiGe 층을 포함할 수 있으며, 상기 다수의 활성 층(132L, 134L, 136L)의 각각은 Si 층을 포함할 수 있다.
도 41을 참조하면, 상기 다수의 활성 층(132L, 134L, 136L) 및 상기 다수의 희생 층(131L, 133L, 135L)을 패터닝하여 다수의 활성 패턴(132, 134, 136) 및 다수의 예비 희생 패턴(131P, 133P, 135P)을 한정하는 다수의 트렌치(T1)가 형성될 수 있다. 상기 다수의 트렌치(T1)를 채우고 상기 다수의 활성 패턴(132, 134, 136) 및 상기 다수의 예비 희생 패턴(131P, 133P, 135P)을 덮는 소자 분리 층(41)이 형성될 수 있다. 상기 소자 분리 층(41)은 상기 다수의 활성 패턴(132, 134, 136) 및 상기 다수의 예비 희생 패턴(131P, 133P, 135P)의 측면들에 직접적으로 접촉될 수 있다. 상기 다수의 활성 패턴(132, 134, 136)은 다수의 제1 활성 패턴(132), 다수의 제2 활성 패턴(134), 및 다수의 제3 활성 패턴(136)을 포함할 수 있다.
도 42를 참조하면, 상기 다수의 예비 희생 패턴(131P, 133P, 135P)을 산화시키어 다수의 희생 패턴(131, 133, 135)이 형성될 수 있다. 상기 다수의 희생 패턴(131, 133, 135)은 다수의 제1 희생 패턴(131), 다수의 제2 희생 패턴(133), 및 다수의 제3 희생 패턴(135)을 포함할 수 있다. 일 실시예에서, 상기 다수의 희생 패턴(131, 133, 135)의 각각은 SiGeO 층을 포함할 수 있다. 상기 다수의 활성 패턴(132, 134, 136)의 각각은 Si 층을 포함할 수 있다. 일 실시예에서, 상기 다수의 희생 패턴(131, 133, 135) 및 상기 다수의 활성 패턴(132, 134, 136)은 상기 제2 기판(23) 상에 번갈아 가며 적층될 수 있다.
도 43을 참조하면, 상기 소자 분리 층(41) 상에 제2 본딩 층(49)이 형성될 수 있다. 제1 기판(13) 상에 상기 제2 기판(23)이 접합될 수 있다. 상기 제2 본딩 층(49)은 제1 본딩 층(19) 상에 접합될 수 있다. 상기 제2 본딩 층(49)은 상기 제1 본딩 층(19)과 접촉될 수 있다. 상기 제1 본딩 층(19) 및 상기 제2 본딩 층(49) 사이에 계면(S1)이 형성될 수 있다.
도 44를 참조하면, 상기 제2 기판(23) 및 상기 다수의 제1 희생 패턴(131)을 순차적으로 제거하여 상기 다수의 제1 활성 패턴(132)이 노출될 수 있다.
도 45를 참조하면, 상기 소자 분리 층(41)을 부분적으로 제거하여 상기 다수의 제1 활성 패턴(132), 상기 다수의 제2 희생 패턴(133), 상기 다수의 제2 활성 패턴(134), 및 상기 다수의 제3 희생 패턴(135)이 노출될 수 있다. 상기 소자 분리 층(41)의 상면은 상기 다수의 제3 희생 패턴(135) 및 상기 다수의 제3 활성 패턴(136) 사이의 계면과 인접한 레벨에 형성될 수 있다. 상기 다수의 제3 활성 패턴(136)은 상기 소자 분리 층(41) 내에 보존될 수 있다.
도 46을 참조하면, 도 24 내지 도 26을 참조하여 설명한 것과 유사한 방법으로 예비 게이트 구조체(55), 게이트 스페이서(57), 다수의 소스/드레인 영역(162), 및 층간 절연층(64)이 형성될 수 있다. 상기 예비 게이트 구조체(55)는 버퍼층(51), 예비 게이트 전극(52), 및 마스크 패턴(53)을 포함할 수 있다.
일 실시예에서, 상기 예비 게이트 구조체(55)의 양측에 인접한 상기 다수의 제1 활성 패턴(132), 상기 다수의 제2 희생 패턴(133), 상기 다수의 제2 활성 패턴(134), 상기 다수의 제3 희생 패턴(135), 및 상기 다수의 제3 활성 패턴(136)을 부분적으로 제거하여 다수의 리세스 영역(32R)이 형성될 수 있다. 상기 다수의 리세스 영역(32R) 내에 상기 다수의 소스/드레인 영역(162)이 형성될 수 있다. 상기 다수의 소스/드레인 영역(162) 상에 상기 층간 절연층(64)이 형성될 수 있다.
도 47을 참조하면, 상기 예비 게이트 구조체(55)를 제거하여 게이트 트렌치(55T)가 형성될 수 있다. 상기 다수의 제2 희생 패턴(133) 및 상기 다수의 제3 희생 패턴(135)을 제거하여 다수의 빈 공간(133V, 135V)이 형성될 수 있다. 상기 다수의 빈 공간(133V, 135V)은 상기 게이트 트렌치(55T)에 연통될 수 있다.
도 48을 참조하면, 상기 게이트 트렌치(55T) 및 상기 다수의 빈 공간(133V, 135V) 내에 게이트 구조체(69)가 형성될 수 있다. 상기 게이트 구조체(69)는 게이트 유전층(66), 게이트 전극(67), 및 캐핑 층(68)을 포함할 수 있다. 일 실시예에서, 게이트 전극(67)은 상기 다수의 활성 패턴(132, 134, 136) 상을 가로지르도록 형성될 수 있다. 상기 게이트 전극(67)은 상기 다수의 활성 패턴(132, 134, 136) 사이에 연장될 수 있다. 상기 다수의 소스/드레인 영역(162)은 상기 다수의 제1 활성 패턴(132) 및 상기 다수의 제2 활성 패턴(134)의 측면들에 직접적으로 접촉될 수 있다.
도 49 및 도 50은 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 49를 참조하면, 제1 기판(13) 상에 제1 본딩 층(19), 제2 본딩 층(49), 스트레서(45), 소자 분리 층(41), 다수의 제1 활성 패턴(132), 다수의 제2 희생 패턴(133), 다수의 제2 활성 패턴(134), 다수의 제3 희생 패턴(135), 및 다수의 제3 활성 패턴(136)이 형성될 수 있다. 일 실시예에서, 상기 스트레서(45)는 상기 다수의 제3 활성 패턴(136) 및 상기 제2 본딩 층(49) 사이와 상기 소자 분리 층(41) 및 상기 제2 본딩 층(49) 사이에 형성될 수 있다.
도 50을 참조하면, 도 46 내지 도 48을 참조하여 설명한 것과 유사한 방법으로 게이트 스페이서(57), 다수의 소스/드레인 영역(162), 층간 절연층(64), 및 게이트 구조체(69)가 형성될 수 있다. 상기 다수의 소스/드레인 영역(162)은 게이트 전극(67)의 양측에 인접하게 배치될 수 있다. 상기 스트레서(45)는 상기 게이트 전극(67) 및 상기 제2 본딩 층(49) 사이와 상기 다수의 소스/드레인 영역(162) 및 상기 제2 본딩 층(49) 사이에 배치될 수 있다. 상기 다수의 소스/드레인 영역(162)은 상기 다수의 제1 활성 패턴(132) 및 상기 다수의 제2 활성 패턴(134)의 측면들에 직접적으로 접촉될 수 있다.
도 51 및 도 52는 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 51을 참조하면, 제1 기판(13) 상에 제1 본딩 층(19), 제2 본딩 층(49), 스트레서(45A), 소자 분리 층(41), 다수의 제1 활성 패턴(132), 다수의 제2 희생 패턴(133), 다수의 제2 활성 패턴(134), 다수의 제3 희생 패턴(135), 및 다수의 제3 활성 패턴(136)이 형성될 수 있다.
도 52를 참조하면, 도 46 내지 도 48을 참조하여 설명한 것과 유사한 방법으로 게이트 스페이서(57), 다수의 소스/드레인 영역(162), 층간 절연층(64), 및 게이트 구조체(69)가 형성될 수 있다.
도 53 및 도 54는 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 53을 참조하면, 희생 패턴(31)을 형성하는 공정이 수행되는 동안 활성 패턴(32) 및 제2 기판(23)이 부분적으로 산화되어 제1 희생 패턴(32S) 및 제2 희생 패턴(23S)이 형성될 수 있다. 상기 제1 희생 패턴(32S)은 상기 희생 패턴(31) 및 활성 패턴(32)의 사이에 형성될 수 있다. 상기 제1 희생 패턴(32S)은 소자 분리 층(41) 및 상기 희생 패턴(31)의 경계에 가까울수록 두꺼울 수 있다. 상기 제1 희생 패턴(32S)은 상기 희생 패턴(31)의 중심에 가까울수록 얇을 수 있다. 상기 제2 희생 패턴(23S)은 상기 희생 패턴(31) 및 상기 제2 기판(23)의 사이에 형성될 수 있다. 상기 제2 희생 패턴(23S)은 상기 소자 분리 층(41) 및 상기 희생 패턴(31)의 경계에 가까울수록 두꺼울 수 있다. 상기 제2 희생 패턴(23S)은 상기 희생 패턴(31)의 중심에 가까울수록 얇을 수 있다. 상기 제1 희생 패턴(32S) 및 상기 제2 희생 패턴(23S)은 실리콘 산화물을 포함할 수 있다.
도 54를 참조하면, 상기 제1 희생 패턴(32S) 및 상기 제2 희생 패턴(23S)은 상기 희생 패턴(31)을 제거하는 공정이 수행되는 동안 완전히 제거될 수 있다. 상기 소자 분리 층(41)을 부분적으로 제거하여 상기 활성 패턴(32)의 측면들이 부분적으로 노출될 수 있다.
상기 활성 패턴(32)의 상면은 컨버전스 인터페이스(convergence interface)를 가질 수 있다. 일 실시예에서, 상기 활성 패턴(32)의 상면은 제1 경사면(32US1), 제2 경사면(32US2), 그리고 상기 제1 경사면(32US1) 및 상기 제2 경사면(32US2)이 만나는 첨점(32T)을 포함할 수 있다. 상기 제2 경사면(32US2)은 상기 제1 경사면(32US1)의 반대 방향으로 경사질 수 있다. 상기 첨점(32T)은 상기 활성 패턴(32)의 중심에 인접하게 형성될 수 있다. 상기 첨점(32T)은 상부로 돌출될 수 있다. 제1 본딩 층(19) 및 제2 본딩 층(49) 사이에 계면(S1)이 정의될 수 있다. 상기 제1 경사면(32US1) 및 상기 제2 경사면(32US2)의 각각은 상기 첨점(32T)에 가까울수록 상기 계면(S1)으로부터 더 멀리 떨어질 수 있다. 상기 제1 경사면(32US1) 및 상기 제2 경사면(32US2)의 각각은 상기 첨점(32T)에서 멀리 떨어질수록 상기 계면(S1)에 가까울 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
13, 23: 기판 19: 제1 본딩 층
31L, 131L, 133L, 135L: 희생 층
31P, 131P, 133P, 135P: 예비 희생 패턴
31, 131, 133, 135: 희생 패턴
32L, 132L, 134L, 136L: 활성 층
32, 132, 134, 136: 활성 패턴
41: 소자 분리 층 45, 45A: 스트레서(stressor)
49: 제2 본딩 층 51: 버퍼층
52: 예비 게이트 전극 53: 마스크 패턴
55: 예비 게이트 구조체 57: 게이트 스페이서
62, 162: 소스/드레인 영역 64: 층간 절연층
66: 게이트 유전층 67: 게이트 전극
68: 캐핑 층 69: 게이트 구조체

Claims (10)

  1. 제1 본딩 층을 갖는 제1 기판을 제공하고,
    제2 기판 상에 희생 패턴 및 활성 패턴을 형성하고,
    상기 활성 패턴 상에 제2 본딩 층을 형성하고,
    상기 제1 본딩 층 상에 상기 제2 본딩 층을 접합하고,
    상기 제2 기판을 제거하고, 그리고
    상기 희생 패턴을 제거하여 상기 활성 패턴을 노출하는 것을 포함하되,
    상기 제2 기판 상에 상기 희생 패턴 및 상기 활성 패턴을 형성하는 것은,
    에피택시얼 성장(epitaxial growth) 공정을 이용하여 상기 제2 기판 상에 희생 층 및 활성 층을 차례로 형성하고,
    상기 희생 층 및 상기 활성 층을 패터닝하여 예비 희생 패턴 및 상기 활성 패턴을 형성하고, 그리고
    상기 예비 희생 패턴을 산화시키는 것을 포함하는 반도체 소자 형성 방법.
  2. 제1 항에 있어서,
    상기 제2 기판을 제거하는 것은
    화학 기계적 연마(chemical mechanical polishing; CMP) 공정을 이용하여 상기 제2 기판을 부분적으로 제거하고, 그리고
    등방성 식각 공정을 이용하여 상기 제2 기판을 제거하여 상기 희생 패턴을 노출하는 것을 포함하는 반도체 소자 형성 방법.
  3. 제1 항에 있어서,
    상기 활성 패턴은 상기 제1 본딩 층 및 상기 제2 본딩 층 사이의 계면에 가까울수록 좁은 폭을 갖는 반도체 소자 형성 방법.
  4. 제1 항에 있어서,
    상기 활성 패턴은
    제1 경사면;
    상기 제1 경사면의 반대 방향으로 경사진 제2 경사면; 및
    상기 제1 경사면 및 상기 제2 경사면이 만나는 첨점을 포함하고,
    상기 첨점은 상기 활성 패턴의 중심에 인접하게 형성되고,
    상기 제1 경사면 및 상기 제2 경사면의 각각은 상기 첨점에 가까울수록 상기 제1 본딩 층 및 상기 제2 본딩 층 사이의 계면으로부터 더 멀리 떨어진 반도체 소자 형성 방법.
  5. 제1 항에 있어서,
    상기 예비 희생 패턴을 산화시키기 전에,
    상기 예비 희생 패턴 및 상기 활성 패턴 상에 소자분리층을 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
  6. 제1 항에 있어서,
    상기 활성 층은 Si 층을 포함하고,
    상기 희생 층은 SiGe 층을 포함하는 반도체 소자 형성 방법.
  7. 제1 항에 있어서,
    상기 활성 패턴은 Si 층을 포함하고,
    상기 희생 패턴은 SiGeO 층을 포함하는 반도체 소자 형성 방법.
  8. 제1 본딩 층을 갖는 제1 기판을 제공하고,
    제2 기판 상에 희생 패턴 및 활성 패턴을 형성하고,
    상기 활성 패턴 상에 스트레서(stressor)를 형성하고,
    상기 스트레서 상에 제2 본딩 층을 형성하고,
    상기 제1 본딩 층 상에 상기 제2 본딩 층을 접합하고,
    상기 제2 기판을 제거하고, 그리고
    상기 희생 패턴을 제거하여 상기 활성 패턴을 노출하는 것을 포함하되,
    상기 제2 기판 상에 상기 희생 패턴 및 상기 활성 패턴을 형성하는 것은,
    제1 에피택시얼 성장(epitaxial growth) 공정을 이용하여 상기 제2 기판 상에 희생 층 및 활성 층을 차례로 형성하고,
    상기 희생 층 및 상기 활성 층을 패터닝하여 예비 희생 패턴 및 상기 활성 패턴을 형성하고, 그리고
    상기 예비 희생 패턴을 산화시키는 것을 포함하는 반도체 소자 형성 방법.
  9. 제8 항에 있어서,
    상기 스트레서는 SiGe 층, SiC 층, Si 층, 실리콘 질화물 층, 실리콘 산질화물 층, 또는 이들의 조합을 포함하는 반도체 소자 형성 방법.
  10. 제1 본딩 층을 갖는 제1 기판을 제공하고,
    제2 기판 상에 번갈아 가며 적층된 다수의 희생 패턴 및 다수의 활성 패턴을 형성하고,
    상기 다수의 활성 패턴 상에 제2 본딩 층을 형성하고,
    상기 제1 본딩 층 상에 상기 제2 본딩 층을 접합하고,
    상기 제2 기판을 제거하고,
    상기 다수의 희생 패턴을 제거하고, 그리고
    상기 다수의 활성 패턴 상을 가로지르는 게이트 전극을 형성하는 것을 포함하되,
    상기 게이트 전극은 상기 다수의 활성 패턴 사이에 연장되고,
    상기 제2 기판 상에 상기 다수의 희생 패턴 및 상기 다수의 활성 패턴을 형성하는 것은,
    에피택시얼 성장(epitaxial growth) 공정을 이용하여 상기 제2 기판 상에 다수의 희생 층 및 다수의 활성 층을 번갈아 가며 형성하고,
    상기 다수의 희생 층 및 상기 다수의 활성 층을 패터닝하여 다수의 예비 희생 패턴 및 상기 다수의 활성 패턴을 형성하고, 그리고
    상기 다수의 예비 희생 패턴을 산화시키는 것을 포함하는 반도체 소자 형성 방법.
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