KR20200138500A - 표시 패널, 및 그를 포함하는 표시 장치 - Google Patents

표시 패널, 및 그를 포함하는 표시 장치 Download PDF

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KR20200138500A
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김선호
박주찬
이선희
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Abstract

표시 패널과 그를 포함하는 표시 장치가 제공된다. 표시 패널은 평면부, 상기 평면부의 일 측으로부터 연장된 제1 에지부, 상기 평면부의 타 측으로부터 연장된 제2 에지부, 상기 제1 에지부의 일 측으로부터 연장된 제1 측면부, 및 상기 제1 에지부와 상기 제2 에지부 사이에 배치되는 제1 코너부를 포함하는 기판, 상기 평면부의 표시 영역에 배치되는 제1 데이터 라인들, 상기 제1 측면부의 표시 영역에 배치되는 제2 데이터 라인들, 상기 평면부의 비표시 영역에 배치되며, 상기 제1 데이터 라인들과 연결되는 제1 팬 아웃 라인들, 상기 제1 코너부에 배치되며, 상기 제2 데이터 라인들과 연결되는 제2 팬 아웃 라인들, 및 상기 제1 데이터 라인들, 상기 제2 데이터 라인들, 및 상기 제1 팬 아웃 라인들을 덮는 봉지막을 구비한다.

Description

표시 패널, 및 그를 포함하는 표시 장치{DISPLAY PANEL AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 표시 패널 및 그를 포함하는 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 유기발광 표시 장치는 시야각이 넓고 명암비가 우수할 뿐만 아니라 응답속도가 빠르다는 장점이 있다. 또한, 유기발광 표시 장치는 구부러지거나 휘어질 수 있는 플렉시블 표시 장치로 구현될 수 있으므로, 전자 기기에서의 활용도가 유기발광 표시 장치의 점차 높아지고 있다. 예를 들어, 최근에는 유기발광 표시 장치를 플렉시블 표시 장치로 구현함으로써, 전면(前面)뿐만 아니라 측면에서도 영상을 표시하는 표시 장치가 개발되고 있다.
본 발명이 해결하고자 하는 과제는 전면(前面)뿐만 아니라 측면에서도 영상을 표시하는 경우, 전면(前面)의 데드 스페이스(dead space)를 최소화할 수 있는 표시 패널을 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 전면(前面)뿐만 아니라 측면에서도 영상을 표시하는 경우, 전면(前面)의 데드 스페이스(dead space)를 최소화할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 표시 패널은 평면부, 상기 평면부의 일 측으로부터 연장된 제1 에지부, 상기 평면부의 타 측으로부터 연장된 제2 에지부, 상기 제1 에지부의 일 측으로부터 연장된 제1 측면부, 및 상기 제1 에지부와 상기 제2 에지부 사이에 배치되는 제1 코너부를 포함하는 기판, 상기 평면부의 표시 영역에 배치되는 제1 데이터 라인들, 상기 제1 측면부의 표시 영역에 배치되는 제2 데이터 라인들, 상기 평면부의 비표시 영역에 배치되며, 상기 제1 데이터 라인들과 연결되는 제1 팬 아웃 라인들, 상기 제1 코너부에 배치되며, 상기 제2 데이터 라인들과 연결되는 제2 팬 아웃 라인들, 및 상기 제1 데이터 라인들, 상기 제2 데이터 라인들, 및 상기 제1 팬 아웃 라인들을 덮는 봉지막을 구비한다.
상기 제2 팬 아웃 라인들은 상기 봉지막에 의해 덮이지 않을 수 있다.
상기 봉지막은 상기 제2 팬 아웃 라인들을 덮을 수 있다.
상기 제1 코너부에서 상기 제1 팬 아웃 라인들과 상기 제2 팬 아웃 라인들 사이에 배치되는 제1 전원전압 라인을 더 구비할 수 있다.
상기 봉지막은 상기 제1 전원전압 라인을 덮을 수 있다.
상기 제2 팬 아웃 라인들은 상기 제1 측면부의 비표시 영역에 배치될 수 있다.
상기 평면부의 표시 영역에 배치되며, 상기 제1 데이터 라인들과 교차하는 스캔 라인들, 및 상기 제1 코너부에서 상기 제2 팬 아웃 라인들의 외측에 배치되며, 상기 스캔 라인들에 연결되는 스테이지들을 포함하는 스캔 구동부를 더 구비할 수 있다.
상기 스테이지들은 상기 봉지막에 의해 덮이지 않을 수 있다.
상기 스테이지들 중에서 서로 인접한 스테이지들 사이에 배치되는 유기막 패턴을 더 구비할 수 있다.
상기 스테이지들에 접속되며, 상기 유기막 패턴과 교차하는 스캔 제어 라인들을 더 구비할 수 있다.
상기 스캔 제어 라인들 중 적어도 하나의 스캔 제어 라인은 상기 제1 데이터 라인들 및 상기 제2 데이터 라인들과 상이한 층에 배치될 수 있다.
상기 제1 팬 아웃 라인들 중 적어도 하나의 제1 팬 아웃 라인과 상기 제2 팬 아웃 라인들 중 적어도 하나의 제2 팬 아웃 라인은 상기 제1 데이터 라인들 및 상기 제2 데이터 라인들과 동일한 층에 배치될 수 있다.
상기 제1 팬 아웃 라인들 중 적어도 하나의 제1 팬 아웃 라인과 상기 제2 팬 아웃 라인들 중 적어도 하나의 제2 팬 아웃 라인은 상기 제1 데이터 라인들 및 상기 제2 데이터 라인들과 상이한 층에 배치될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 표시 패널은 평면부, 제1 벤딩 라인에서 상기 평면부로부터 벤딩되는 제1 에지부, 제2 벤딩 라인에서 상기 평면부로부터 벤딩되는 제2 에지부, 상기 제1 에지부의 일 측으로부터 연장된 제1 측면부를 포함하는 기판, 상기 평면부의 표시 영역에 배치되는 제1 데이터 라인들, 상기 제1 측면부의 표시 영역에 배치되는 제2 데이터 라인들, 상기 제1 벤딩 라인과 상기 제2 벤딩 라인에 의해 정의되는 제1 코너 벤딩 라인의 내측에 배치되며, 상기 제1 데이터 라인들과 연결되는 제1 팬 아웃 라인들을 구비한다.
상기 제1 코너 벤딩 라인의 외측에 배치되며, 상기 제2 데이터 라인들과 연결되는 제2 팬 아웃 라인들을 구비할 수 있다.
상기 제1 코너 벤딩 라인의 내측에 배치되며, 상기 제2 데이터 라인들과 연결되는 제2 팬 아웃 라인들을 구비할 수 있다.
상기 제1 팬 아웃 라인들과 상기 제2 팬 아웃 라인들 사이에 배치되는 제1 전원전압 라인을 더 구비할 수 있다.
상기 제1 전원전압 라인은 상기 제1 코너 벤딩 라인의 내측에 배치될 수 있다.
상기 평탄부의 표시 영역에 배치되며, 상기 제1 데이터 라인들과 교차하는 스캔 라인들, 상기 스캔 라인들에 연결되며, 제1 코너 벤딩 라인의 외측에 배치되는 스테이지들을 포함하는 스캔 구동부를 더 구비할 수 있다.
상기 스테이지들은 상기 제2 팬 아웃 라인들의 외측에 배치될 수 있다.
상기 제1 데이터 라인들, 상기 제2 데이터 라인들, 및 상기 제1 팬 아웃 라인들을 덮는 봉지막을 더 구비할 수 있다.
상기 봉지막은 상기 제1 코너 벤딩부의 내측에 배치될 수 있다.
상기 봉지막은 상기 제1 코너 벤딩부의 외측에 배치되지 않을 수 있다.
상기 과제를 해결하기 위한 일 실시예에 표시 장치는 표시 패널, 및 상기 표시 패널의 상부에 배치되는 커버 윈도우를 구비하고, 상기 표시 패널은 평면부, 상기 평면부의 일 측으로부터 연장된 제1 에지부, 상기 평면부의 타 측으로부터 연장된 제2 에지부, 상기 제1 에지부의 일 측으로부터 연장된 제1 측면부, 및 상기 제1 에지부와 상기 제2 에지부 사이에 배치되는 제1 코너부를 포함하는 기판, 상기 평면부의 표시 영역에 배치되는 제1 데이터 라인들, 상기 제1 측면부의 표시 영역에 배치되는 제2 데이터 라인들, 상기 평면부의 비표시 영역에 배치되며, 상기 제1 데이터 라인들과 연결되는 제1 팬 아웃 라인들, 상기 제1 코너부에 배치되며, 상기 제2 데이터 라인들과 연결되는 제2 팬 아웃 라인들, 및 상기 제1 데이터 라인들, 상기 제2 데이터 라인들, 및 상기 제1 팬 아웃 라인들을 덮는 봉지막을 구비한다.
상기 커버 윈도우는 상기 평면부에 대응하는 커버 평면부, 상기 제1 에지부에 대응하는 제1 커버 에지부, 상기 제2 에지부에 대응하는 상기 제2 커버 에지부, 상기 제1 측면부에 대응하는 제1 커버 측면부, 및 상기 제1 코너부에 대응하는 제1 커버 코너부를 포함할 수 있다.
제1 커버 코너부의 폭은 제1 코너부의 폭보다 클 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 패널과 그를 포함하는 표시 장치에 의하면, 봉지막에 의해 덮이지 않아도 되는 제1 스캔 구동부, 제2 팬 아웃 라인들, 및 제6 팬 아웃 라인들이 제1 코너부에 배치된다. 그러므로, 제1 코너부에는 제1 에지부와 제1 측면부가 구부러지는 힘과 제2 에지부와 제2 측면부가 구부러지는 힘으로 인해 스트레인이 인가되더라도, 봉지막이 제1 코너부의 스트레인에 영향을 받지 않을 수 있다. 따라서, 봉지막이 제1 코너부의 스트레인에 의해 크랙이 발생하는 것을 방지하거나 줄일 수 있다.
실시예들에 따른 표시 패널과 그를 포함하는 표시 장치에 의하면, 제1 코너부에는 복수의 무기막들을 관통하여 기판을 노출하는 홀에 유기막 패턴이 배치된다. 이에 따라, 제1 코너부의 스트레인으로 인해 무기막들에 크랙이 발생하는 것을 줄일 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 패널을 보여주는 사시도이다.
도 2a와 도 2b는 도 1의 표시 패널의 전개도와 평면도이다.
도 3a와 도 3b는 제1 내지 제4 벤딩 라인들의 제1 내지 제4 교차점들이 제1 내지 제4 코너부들에 중첩하는 경우, 표시 패널의 전개도와 평면도이다.
도 4는 일 실시예에 따른 표시 패널이 펼쳐진 상태를 보여주는 전개도이다.
도 5는 도 4의 A 영역의 일 예를 보여주는 확대 평면도이다.
도 6은 도 4의 B 영역의 일 예를 보여주는 확대 평면도이다.
도 7은 도 5의 화소의 일 예를 보여주는 회로도이다.
도 8은 도 5의 스캔 구동부의 스테이지의 일 예를 보여주는 회로도이다.
도 9는 도 5의 Ⅰ-Ⅰ’의 일 예를 보여주는 단면도이다.
도 10은 도 5의 Ⅱ-Ⅱ’의 일 예를 보여주는 단면도이다.
도 11은 도 4의 A 영역의 일 예를 보여주는 확대 평면도이다.
도 12는 도 11의 Ⅲ-Ⅲ’의 일 예를 보여주는 단면도이다.
도 13은 도 4의 C 영역의 일 예를 보여주는 확대 평면도이다.
도 14는 도 4의 D 영역의 일 예를 보여주는 확대 평면도이다.
도 15는 도 13의 Ⅳ-Ⅳ’의 일 예를 보여주는 단면도이다.
도 16은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 17은 도 16의 Ⅴ-Ⅴ’의 일 예를 보여주는 단면도이다.
도 18은 도 16의 Ⅵ-Ⅵ’의 일 예를 보여주는 단면도이다.
도 19는 도 9의 봉지막 상에 배치된 센서 전극의 일 예를 보여주는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 패널을 보여주는 사시도이다. 도 2a와 도 2b는 도 1의 표시 패널의 전개도와 평면도이다.
본 명세서에서, “상부”는 Z축 방향을 가리키고, “하부”는 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 패널(100)을 평면부에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
도 1, 도 2a, 및 도 2b를 참조하면, 표시 패널(100)은 평면부(PS), 제1 측면부(SS1), 제2 측면부(SS2), 제3 측면부(SS3), 제4 측면부(SS4), 제1 에지부(ES1), 제2 에지부(ES2), 제3 에지부(ES3), 제4 에지부(ES4), 제1 코너부(CS1), 제2 코너부(CS2), 제3 코너부(CS3), 및 제4 코너부(CS4)를 갖는 기판(110)을 포함할 수 있다.
기판(110)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판으로, 플라스틱으로 형성될 수 있다. 예를 들어, 기판(110)은 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 또는, 기판(SUB)은 금속 재질의 물질을 포함할 수도 있다.
평면부(PS)는 구부러지지 않고 평탄하게 형성된 면일 수 있다. 평면부(PS)는 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 사각형의 면일 수 있다. 평면부(PS)에서 단변과 장변이 만나는 코너는 소정의 곡률을 가져 구부러지도록 형성될 수 있다. 평면부(PS)는 표시 패널(100)의 상면일 수 있다.
제1 에지부(ES1)는 평면부(PS)의 제1 측으로부터 연장될 수 있다. 제1 에지부(ES1)는 평면부(PS)의 좌측으로부터 연장될 수 있다. 제1 에지부(ES1)는 평면부(PS)와 제1 측면부(SS1) 사이에 배치될 수 있다. 제1 에지부(ES1)는 제1 벤딩 라인(BL1)과 제5 벤딩 라인(BL5)에서 소정의 곡률로 구부러진 면일 수 있다. 제1 벤딩 라인(BL1)은 평면부(PS)와 제1 에지부(ES1)의 경계이며, 제5 벤딩 라인(BL5)은 제1 측면부(SS1)와 제1 에지부(ES1)의 경계일 수 있다.
제1 측면부(SS1)는 제1 에지부(ES1)의 제1 측으로부터 연장될 수 있다. 제1 측면부(SS1)는 표시 패널(100)의 좌측면일 수 있다. 제1 측면부(SS1)는 제3 방향(Z축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 사각형의 면일 수 있다.
제2 에지부(ES2)는 평면부(PS)의 제2 측으로부터 연장될 수 있다. 제2 에지부(ES2)는 평면부(PS)의 하측으로부터 연장될 수 있다. 제2 에지부(ES2)는 평면부(PS)와 제2 측면부(SS2) 사이에 배치될 수 있다. 제2 에지부(ES2)는 제2 벤딩 라인(BL2)과 제6 벤딩 라인(BL6)에서 소정의 곡률로 구부러진 면일 수 있다. 제2 벤딩 라인(BL2)은 평면부(PS)와 제2 에지부(ES2)의 경계이며, 제6 벤딩 라인(BL6)은 제2 측면부(SS2)와 제2 에지부(ES2)의 경계일 수 있다.
제2 측면부(SS2)는 제2 에지부(ES2)의 제1 측으로부터 연장될 수 있다. 제2 측면부(SS2)는 표시 패널(100)의 하측면일 수 있다. 제2 측면부(SS2)는 제3 방향(Z축 방향)의 단변과 제1 방향(X축 방향)의 장변을 갖는 사각형의 면일 수 있다.
제3 에지부(ES3)는 평면부(PS)의 제3 측으로부터 연장될 수 있다. 제3 에지부(ES3)는 평면부(PS)의 상측으로부터 연장될 수 있다. 제3 에지부(ES3)는 평면부(PS)와 제3 측면부(SS3) 사이에 배치될 수 있다. 제3 에지부(ES3)는 제3 벤딩 라인(BL3)과 제7 벤딩 라인(BL7)에서 소정의 곡률로 구부러진 면일 수 있다. 제3 벤딩 라인(BL3)은 평면부(PS)와 제3 에지부(ES3)의 경계이며, 제7 벤딩 라인(BL7)은 제3 측면부(SS3)와 제3 에지부(ES3)의 경계일 수 있다.
제3 측면부(SS3)는 제3 에지부(ES3)의 제1 측으로부터 연장될 수 있다. 제3 측면부(SS3)는 표시 패널(100)의 상측면일 수 있다. 제3 측면부(SS3)는 제3 방향(Z축 방향)의 단변과 제1 방향(X축 방향)의 장변을 갖는 사각형의 면일 수 있다.
제4 에지부(ES4)는 평면부(PS)의 제4 측으로부터 연장될 수 있다. 제4 에지부(ES4)는 평면부(PS)의 우측으로부터 연장될 수 있다. 제4 에지부(ES4)는 평면부(PS)와 제4 측면부(SS4) 사이에 배치될 수 있다. 제4 에지부(ES4)는 제4 벤딩 라인(BL4)과 제8 벤딩 라인(BL8)에서 소정의 곡률로 구부러진 면일 수 있다. 제4 벤딩 라인(BL4)은 평면부(PS)와 제4 에지부(ES4)의 경계이며, 제8 벤딩 라인(BL8)은 제4 측면부(SS4)와 제4 에지부(ES4)의 경계일 수 있다.
제4 측면부(SS4)는 제4 에지부(ES4)의 제1 측으로부터 연장될 수 있다. 제4 측면부(SS4)는 표시 패널(100)의 우측면일 수 있다. 제4 측면부(SS4)는 제3 방향(Z축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 사각형의 면일 수 있다.
제1 코너부(CS1)는 제1 에지부(ES1)와 제2 에지부(ES2) 사이에 배치될 수 있다. 제1 코너부(CS1)는 제1 측면부(SS1)와 제2 측면부(SS2) 사이에 배치되지 않으므로, 제1 측면부(SS1)와 제2 측면부(SS2) 사이에는 빈 공간이 마련될 수 있다. 제1 코너부(CS1)의 폭은 제1 에지부(ES1)의 폭과 제2 에지부(ES2)의 폭보다 작을 수 있다. 이로 인해, 도 2b와 같이 평면부 상에서 바라보았을 때, 제1 코너부(CS1)의 외측에는 제1 데드 스페이스(DS1)가 배치될 수 있다. 제1 데드 스페이스(DS1)는 제1 에지부(ES1)와 제2 에지부(ES2)를 연결하는 제1 코너 영역에서 제1 코너부(CS1)가 배치되지 않는 빈 공간으로 정의될 수 있다.
제2 코너부(CS2)는 제1 에지부(ES1)와 제3 에지부(ES3) 사이에 배치될 수 있다. 제2 코너부(CS2)는 제1 측면부(SS1)와 제3 측면부(SS3) 사이에 배치되지 않으므로, 제1 측면부(SS1)와 제3 측면부(SS3) 사이에는 빈 공간이 마련될 수 있다. 제2 코너부(CS2)의 폭은 제1 에지부(ES1)의 폭과 제3 에지부(ES3)의 폭보다 작을 수 있다. 이로 인해, 도 2b와 같이 평면부 상에서 바라보았을 때, 제2 코너부(CS2)의 외측에는 제2 데드 스페이스(DS2)가 배치될 수 있다. 제2 데드 스페이스(DS2)는 제1 에지부(ES1)와 제3 에지부(ES3)를 연결하는 제2 코너 영역에서 제2 코너부(CS2)가 배치되지 않는 빈 공간으로 정의될 수 있다.
제3 코너부(CS3)는 제2 에지부(ES2)와 제4 에지부(ES4) 사이에 배치될 수 있다. 제3 코너부(CS3)는 제2 측면부(SS2)와 제4 측면부(SS4) 사이에 배치되지 않으므로, 제2 측면부(SS2)와 제4 측면부(SS4) 사이에는 빈 공간이 마련될 수 있다. 제3 코너부(CS3)의 폭은 제2 에지부(ES2)의 폭과 제4 에지부(ES4)의 폭보다 작을 수 있다. 이로 인해, 도 2b와 같이 평면부 상에서 바라보았을 때, 제3 코너부(CS3)의 외측에는 제3 데드 스페이스(DS3)가 배치될 수 있다. 제3 데드 스페이스(DS3)는 제2 에지부(ES2)와 제4 에지부(ES4)를 연결하는 제3 코너 영역에서 제3 코너부(CS3)가 배치되지 않는 빈 공간으로 정의될 수 있다.
제4 코너부(CS4)는 제3 에지부(ES3)과 제4 에지부(ES4) 사이에 배치될 수 있다. 제4 코너부(CS4)는 제3 측면부(SS3)와 제4 측면부(SS4) 사이에 배치되지 않기 때문에, 제3 측면부(SS3)와 제4 측면부(SS4) 사이에는 빈 공간이 마련될 수 있다. 제4 코너부(CS4)의 폭은 제3 에지부(ES3)의 폭과 제4 에지부(ES4)의 폭보다 작을 수 있다. 이로 인해, 도 2b와 같이 평면부 상에서 바라보았을 때, 제4 코너부(CS4)의 외측에는 제4 데드 스페이스(DS4)가 배치될 수 있다. 제4 데드 스페이스(DS4)는 제3 에지부(ES3)과 제4 에지부(ES4)를 연결하는 제4 코너 영역에서 제4 코너부(CS4)가 배치되지 않는 빈 공간으로 정의될 수 있다.
한편, 도 2b와 같이 제1 벤딩 라인(BL1)과 제2 벤딩 라인(BL2)의 제1 교차점(CP1)은 제1 코너부(CS1)에 중첩할 수 있다. 이 경우, 제1 코너부(CS1)에는 제1 에지부(ES1)와 제1 측면부(SS1)가 구부러지는 힘과 제2 에지부(ES2)와 제2 측면부(SS2)가 구부러지는 힘으로 인해 스트레인(strain)이 인가될 수 있다.
제1 코너부(CS1)에 인가되는 스트레인을 없애기 위해, 도 3a 및 도 3b와 같이 제1 벤딩 라인(BL1)과 제2 벤딩 라인(BL2)의 제1 교차점(CP1)이 제1 코너부(CS1)에 중첩하지 않도록 할 수 있다. 즉, 제1 벤딩 라인(BL1)과 제2 벤딩 라인(BL2)의 제1 교차점(CP1)이 제1 코너부(CS1)의 외측에 배치되도록 할 수 있다. 하지만, 제1 데드 스페이스(DS1)의 폭은 도 3b와 같이 제1 교차점(CP1)이 제1 코너부(CS1)의 외측에 배치되는 경우, 도 2b와 같이 제1 교차점(CP1)이 제1 코너부(CS1)에 중첩하는 경우에 비해 넓어질 수 있다. 그러므로, 제1 데드 스페이스(DS1)의 폭을 줄이기 위해서는, 제1 벤딩 라인(BL1)과 제2 벤딩 라인(BL2)의 제1 교차점(CP1)은 제1 코너부(CS1)에 중첩하는 것이 바람직하나, 이 경우 제1 코너부(CS1)에 인가되는 스트레인을 줄일 필요가 있다.
도 4는 일 실시예에 따른 표시 패널이 펼쳐진 상태를 보여주는 전개도이다.
도 4에서는 설명의 편의를 위해 기판(110) 상에 배치되는 데이터 라인들(D1, D2, D3), 팬 아웃 라인들(F1, F2, F3, F4, F5, F6), 제1 스캔 구동부(120), 제2 스캔 구동부(130), 통합 구동 회로(140), 및 회로 보드(150)만을 도시하였다.
도 4를 참조하면, 기판(110)은 평면부(PS), 제1 측면부(SS1), 제2 측면부(SS2), 제3 측면부(SS3), 제4 측면부(SS4), 제1 에지부(ES1), 제2 에지부(ES2), 제3 에지부(ES3), 제4 에지부(ES4), 제1 코너부(CS1), 제2 코너부(CS2), 제3 코너부(CS3), 제4 코너부(CS4), 벤딩부(BS), 및 패드부(PAS)를 포함할 수 있다.
평면부(PS), 제1 측면부(SS1), 제2 측면부(SS2), 제3 측면부(SS3), 제4 측면부(SS4), 제1 에지부(ES1), 제2 에지부(ES2), 제3 에지부(ES3), 제4 에지부(ES4), 제1 코너부(CS1), 제2 코너부(CS2), 제3 코너부(CS3), 및 제4 코너부(CS4)는 도 1, 도 2a 및 도 2b를 결부하여 설명한 바와 동일하므로, 이들에 대한 설명은 생략한다.
벤딩부(BS)는 제2 측면부(SS2)의 제1 측으로부터 연장될 수 있다. 벤딩부(BS)는 제2 측면부(SS2)의 하측으로부터 연장될 수 있다. 벤딩부(BS)는 제2 측면부(SS2)와 패드부(PAS) 사이에 배치될 수 있다. 벤딩부(BS)는 제9 벤딩 라인(BL9)과 제10 벤딩 라인(BL10)에서 소정의 곡률로 구부러진 면일 수 있다. 제9 벤딩 라인(BL9)은 제2 측면부(SS2)와 벤딩부(BS)의 경계이며, 제10 벤딩 라인(BL10)은 벤딩부(BS)와 패드부(PAS)의 경계일 수 있다.
패드부(PAS)는 벤딩부(BS)의 제1 측으로부터 연장될 수 있다. 패드부(PAS)는 벤딩부(BS)의 하측으로부터 연장될 수 있다. 패드부(PAS)는 제3 방향(Z축 방향)의 단변과 제1 방향(X축 방향)의 장변을 갖는 사각형의 면일 수 있다.
데이터 라인들(D1, D2, D3, D4, D5)은 제2 방향(Y축 방향)으로 길게 형성될 수 있다. 데이터 라인들(D1, D2, D3, D4, D5)은 서로 나란하게 배치될 수 있다.
제1 데이터 라인(D1)들은 평면부(PS)에 배치될 수 있다. 제1 데이터 라인(D1)들은 제2 방향(Y축 방향)에서 제1 코너부(CS1)와 제2 코너부(CS2)와 중첩할 수 있다. 제1 데이터 라인(D1)들은 제1 코너부(CS1)와 인접한 평면부(PS)에서 제1 팬 아웃 라인(F1)들과 연결될 수 있다.
제2 데이터 라인(D2)들은 제1 측면부(SS1)와 제1 에지부(ES1)에 배치될 수 있다. 제2 데이터 라인(D2)들은 제1 측면부(SS1)와 제1 에지부(ES1)에서 제2 팬 아웃 라인(F2)들과 연결될 수 있다.
제3 데이터 라인(D3)들은 평면부(PS), 제2 측면부(SS2), 및 제3 측면부(SS3)에 배치될 수 있다. 제3 데이터 라인(D3)들은 제2 측면부(SS2)에서 제3 팬 아웃 라인(F3)들과 연결될 수 있다.
제4 데이터 라인(D4)들은 평면부(PS)에 배치될 수 있다. 제4 데이터 라인(D4)들은 제2 방향(Y축 방향)에서 제3 코너부(CS3)와 제4 코너부(CS4)와 중첩할 수 있다. 제4 데이터 라인(D4)들은 제3 코너부(CS3)와 인접한 평면부(PS)에서 제4 팬 아웃 라인(F4)들과 연결될 수 있다.
제5 데이터 라인(D5)들은 제4 측면부(SS4)와 제4 에지부(ES4)에 배치될 수 있다. 제5 데이터 라인(D5)들은 제4 측면부(SS4)와 제4 에지부(ES4)에서 제4 팬 아웃 라인(F4)들과 연결될 수 있다.
제1 데이터 라인(D1)들은 제2 데이터 라인(D2)들과 제3 데이터 라인(D3)들 사이에 배치될 수 있다. 제4 데이터 라인(D4)들은 제3 데이터 라인(D3)들과 제5 데이터 라인(D5)들 사이에 배치될 수 있다.
팬 아웃 라인들(F1, F2, F3, F4, F5, F6, F7)은 패드부(PAS)에 배치되는 통합 구동 회로(140)와 데이터 라인들(D1, D2, D3, D4, D5), 제1 스캔 구동부(120), 및 제2 스캔 구동부(130)를 서로 연결할 수 있다.
제1 팬 아웃 라인(F1)들은 통합 구동 회로(140)와 제1 데이터 라인(D1)들을 서로 연결할 수 있다. 제1 팬 아웃 라인(F1)들은 패드부(PAS), 벤딩부(BS), 제2 측면부(SS2), 및 평면부(PS)에 배치될 수 있다. 제1 팬 아웃 라인(F1)들은 패드부(PAS)에서 통합 구동 회로(140)에 연결될 수 있다. 제1 팬 아웃 라인(F1)들은 제1 코너부(CS1)와 인접한 평면부(PS)에서 제1 데이터 라인(D1)들에 연결될 수 있다.
제2 팬 아웃 라인(F2)들은 통합 구동 회로(140)와 제2 데이터 라인(D2)들을 서로 연결할 수 있다. 제2 팬 아웃 라인(F2)들은 패드부(PAS), 벤딩부(BS), 제2 측면부(SS2), 제1 코너부(CS1), 제1 에지부(ES1), 및 제1 측면부(SS1)에 배치될 수 있다. 제2 팬 아웃 라인(F2)들은 패드부(PAS)에서 통합 구동 회로(140)에 연결될 수 있다. 제2 팬 아웃 라인(F2)들은 제1 에지부(ES1)와 제1 측면부(SS1)에서 제2 데이터 라인(D2)들에 연결될 수 있다.
제3 팬 아웃 라인(F3)들은 통합 구동 회로(140)와 제3 데이터 라인(D3)들을 서로 연결할 수 있다. 제3 팬 아웃 라인(F3)들은 패드부(PAS), 벤딩부(BS), 및 제2 측면부(SS2)에 배치될 수 있다. 제3 팬 아웃 라인(F3)들은 패드부(PAS)에서 통합 구동 회로(140)에 연결될 수 있다. 제3 팬 아웃 라인(F3)들은 제2 측면부(SS2)에서 제3 데이터 라인(D3)들에 연결될 수 있다.
제4 팬 아웃 라인(F4)들은 통합 구동 회로(140)와 제4 데이터 라인(D4)들을 서로 연결할 수 있다. 제4 팬 아웃 라인(F4)들은 패드부(PAS), 벤딩부(BS), 제2 측면부(SS2), 및 평면부(PS)에 배치될 수 있다. 제4 팬 아웃 라인(F4)들은 패드부(PAS)에서 통합 구동 회로(140)에 연결될 수 있다. 제4 팬 아웃 라인(F4)들은 제3 코너부(CS3)와 인접한 평면부(PS)에서 제4 데이터 라인(D4)들에 연결될 수 있다.
제5 팬 아웃 라인(F5)들은 통합 구동 회로(140)와 제5 데이터 라인(D5)들을 서로 연결할 수 있다. 제5 팬 아웃 라인(F5)들은 패드부(PAS), 벤딩부(BS), 제2 측면부(SS2), 평면부(PS), 제4 에지부(ES4), 및 제4 측면부(SS4)에 배치될 수 있다. 제5 팬 아웃 라인(F5)들은 패드부(PAS)에서 통합 구동 회로(140)에 연결될 수 있다. 제5 팬 아웃 라인(F5)들은 제4 에지부(ES4)와 제4 측면부(SS4)에서 제5 데이터 라인(D5)들에 연결될 수 있다.
제6 팬 아웃 라인(F6)들은 통합 구동 회로(140)와 제1 스캔 구동부(120)를 서로 연결할 수 있다. 제6 팬 아웃 라인(F6)들은 패드부(PAS)에서 통합 구동 회로(140)에 연결될 수 있다. 제6 팬 아웃 라인(F6)들은 제2 측면부(SS2)에서 제1 스캔 구동부(120)에 연결될 수 있다. 제6 팬 아웃 라인(F6)들은 제2 측면부(SS2), 제2 에지부(ES2), 제1 코너부(CS1), 제1 에지부(ES1), 제1 측면부(SS1), 제2 코너부(CS2), 제3 에지부(ES3), 및 제3 측면부(SS3)에서 제1 스캔 구동부(120)와 중첩할 수 있다. 그러므로, 제6 팬 아웃 라인(F6)들은 패드부(PAS), 벤딩부(BS), 제2 측면부(SS2), 제2 에지부(ES2), 제1 코너부(CS1), 제1 에지부(ES1), 제1 측면부(SS1), 제2 코너부(CS2), 제3 에지부(ES3), 및 제3 측면부(SS3)에 배치될 수 있다. 한편, 제6 팬 아웃 라인(F6)들은 제1 스캔 구동부(120)에 스캔 제어 신호를 공급하기 위한 라인들이므로, 제1 스캔 제어 라인들로 칭해질 수 있다.
제7 팬 아웃 라인(F7)들은 통합 구동 회로(140)와 제2 스캔 구동부(130)를 서로 연결할 수 있다. 제7 팬 아웃 라인(F7)들은 패드부(PAS)에서 통합 구동 회로(140)에 연결될 수 있다. 제7 팬 아웃 라인(F7)들은 제2 측면부(SS2)에서 제2 스캔 구동부(130)에 연결될 수 있다. 제7 팬 아웃 라인(F7)들은 제2 측면부(SS2), 제2 에지부(ES2), 제3 코너부(CS3), 제4 에지부(ES4), 제4 측면부(SS4), 제4 코너부(CS4), 제3 에지부(ES3), 및 제3 측면부(SS3)에서 제2 스캔 구동부(130)와 중첩할 수 있다. 그러므로, 제7 팬 아웃 라인(F6)들은 패드부(PAS), 벤딩부(BS), 제2 측면부(SS2), 제2 에지부(ES2), 제3 코너부(CS3), 제4 에지부(ES4), 제4 측면부(SS4), 제4 코너부(CS4), 제3 에지부(ES3), 및 제3 측면부(SS3)에 배치될 수 있다. 한편, 제7 팬 아웃 라인(F7)들은 제2 스캔 구동부(130)에 스캔 제어 신호를 공급하기 위한 라인들이므로, 제2 스캔 제어 라인들로 칭해질 수 있다.
제1 스캔 구동부(120)는 기판(110)의 제1 측 가장자리에 배치되고, 제2 스캔 구동부(130)는 기판(110)의 제1 측의 반대되는 제2 측 가장자리에 배치될 수 있다. 예를 들어, 도 4와 같이 제1 스캔 구동부(120)는 기판(110)의 좌측 가장자리에 배치되고, 제2 스캔 구동부(130)는 기판(110)의 우측 가장자리에 배치될 수 있다. 제1 스캔 구동부(120)와 제2 스캔 구동부(130) 중 어느 하나는 생략될 수 있다. 구체적으로, 도 4와 같이 제1 스캔 구동부(120)는 제3 측면부(SS3), 제2 에지부(ES2), 제1 코너부(CS1), 제1 에지부(ES1), 제1 측면부(SS1), 제2 코너부(CS2), 제3 에지부(ES3), 및 제3 측면부(SS3)에 배치될 수 있다. 또한, 제2 스캔 구동부(130)는 도 4와 같이 제3 측면부(SS3), 제2 에지부(ES2), 제3 코너부(CS3), 제4 에지부(ES4), 제4 측면부(SS4), 제4 코너부(CS4), 제3 에지부(ES3), 및 제3 측면부(SS3)에 배치될 수 있다.
제1 스캔 구동부(120)와 제2 스캔 구동부(130)는 스캔 라인들에 연결될 수 있다. 스캔 라인들은 제1 방향(X축 방향)으로 길게 형성될 수 있다. 스캔 라인들은 데이터 라인들과 교차할 수 있다.
제1 스캔 구동부(120)는 제3 측면부(SS3)에서 제6 팬 아웃 라인(F6)들에 연결될 수 있다. 그러므로, 제1 스캔 구동부(120)는 제6 팬 아웃 라인(F6)들을 통해 통합 구동 회로(140)로부터 스캔 제어 신호를 입력 받을 수 있다. 제1 스캔 구동부(120)는 스캔 제어 신호에 따라 스캔 신호들을 생성하여 스캔 라인들에 출력할 수 있다.
제2 스캔 구동부(130)는 제3 측면부(SS3)에서 제7 팬 아웃 라인(F7)들에 연결될 수 있다. 그러므로, 제2 스캔 구동부(130)는 제7 팬 아웃 라인(F7)들을 통해 통합 구동 회로(140)로부터 스캔 제어 신호를 입력 받을 수 있다. 제2 스캔 구동부(130)는 스캔 제어 신호에 따라 스캔 신호들을 생성하여 스캔 라인들에 출력할 수 있다.
통합 구동 회로(140)는 패드부(PAS)에 배치될 수 있다. 통합 구동 회로(140)는 집적회로(integrated circuit, IC)로 형성될 수 있다. 통합 구동 회로(140)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 기판(110) 상에 배치될 수 있다. 또는, 통합 구동 회로(140)는 COP(chip on plastic) 방식으로 회로 보드(150) 상에 배치될 수 있다.
통합 구동 회로(140)는 패드부(PAS)의 패드들에 연결될 수 있다. 통합 구동 회로(140)는 패드부(PAS)의 패드들을 통해 디지털 비디오 데이터와 타이밍 신호들을 입력 받을 수 있다. 통합 구동 회로(140)는 타이밍 신호들을 이용하여 스캔 제어 신호를 생성할 수 있다. 스캔 제어 신호는 스타트 신호와 클럭 신호들을 포함할 수 있다. 통합 구동 회로(140)는 디지털 비디오 데이터를 아날로그 데이터 전압들로 변환할 수 있다.
통합 구동 회로(140)는 팬 아웃 라인들(F1, F2, F3, F4, F5, F6, F7)에 연결될 수 있다. 통합 구동 회로(140)는 스캔 제어 신호를 제6 팬 아웃 라인(F6)들과 제7 팬 아웃 라인(F7)들에 출력할 수 있다. 통합 구동 회로(140)는 아날로그 데이터 전압들을 제1 내지 제5 팬 아웃 라인들(F1, F2, F3, F4, F5)에 출력할 수 있다.
회로 보드(150)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 패드부(PAS)의 패드들 상에 부착될 수 있다. 회로 보드(150)의 리드 라인들은 패드부(PAS)의 패드들에 전기적으로 연결될 수 있다. 회로 보드(150)는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
도 5는 도 4의 A 영역의 일 예를 보여주는 확대 평면도이다. 도 6은 도 4의 B 영역의 일 예를 보여주는 확대 평면도이다.
도 5는 제1 코너부(CS1), 및 제1 코너부(CS1) 주변의 평면부(PS), 제1 에지부(ES1), 및 제2 에지부(ES2)를 상세히 보여주는 확대 평면도이다. 도 6은 제1 측면부(SS1)를 상세히 보여주는 확대 평면도이다.
도 5 및 도 6을 참조하면, 평면부(PS)와 제1 측면부(SS1)는 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 제1 코너부(CS1)와 인접한 평면부(PS)의 표시 영역(DA)에는 제1 데이터 라인(D1)들, 스캔 라인(SL)들, 및 화소(PX)들이 배치될 수 있다. 제1 측면부(SS1)의 표시 영역(DA)에는 제2 데이터 라인(D2)들, 스캔 라인(SL)들, 및 화소(PX)들이 배치될 수 있다.
제1 데이터 라인(D1)들과 제2 데이터 라인(D2)들은 제2 방향(Y축 방향)으로 배치될 수 있다. 스캔 라인(SL)들은 제1 방향(X축 방향)으로 배치될 수 있다. 화소(PX)는 스캔 라인(SL)들과 데이터 라인들(D1, D2)의 교차에 의해 정의되는 영역들에 배치될 수 있다. 화소(PX)들 각각은 적어도 하나의 스캔 라인(SL)과 적어도 하나의 제1 데이터 라인(D1) 또는 제2 데이터 라인(D2)에 접속될 수 있다. 화소(PX)들 각각은 도 7과 같이 발광 소자(EL)를 포함하여 광을 발광할 수 있다. 화소(PX)들에 대한 자세한 설명은 도 7을 결부하여 후술한다.
평면부(PS)의 비표시 영역(NDA)에는 제1 팬 아웃 라인(F1)들이 배치될 수 있다. 평면부(PS)의 비표시 영역(NDA)과 제1 측면부(SS1)의 비표시 영역(NDA)에는 제1 전원 라인(VSSL)이 배치될 수 있다.
제1 전원 라인(VSSL)에는 화소(PX)들 각각의 발광 소자(EL)의 제2 전극에 인가되는 제1 전원 전압이 인가될 수 있다. 제1 전원 라인(VSSL)은 화소(PX)들 각각의 발광 소자(EL)의 제2 전극에 전기적으로 연결될 수 있다. 평면부(PS)의 비표시 영역(NDA)에서 제1 전원 라인(VSSL)은 제1 팬 아웃 라인(F1)들보다 제1 코너부(CS1)에 가까이 배치될 수 있다. 제1 측면부(SS1)의 비표시 영역(NDA)에서 제1 전원 라인(VSSL)은 제2 팬 아웃 라인(F2)들보다 제1 스캔 구동부(120)로부터 멀리 배치될 수 있다.
제1 팬 아웃 라인(F1)들은 제1 데이터 라인(D1)들에 각각 연결될 수 있다. 제1 데이터 라인(D1)들은 제2 방향(Y축 방향)에서 제1 코너부(CS1)와 제2 코너부(CS2)와 중첩하는 데이터 라인들을 가리킨다. 도 5와 같이 제2 에지부(ES2)에 인접한 제1 데이터 라인(D1)에 접속되는 제1 팬 아웃 라인(F1)은 제1 에지부(ES1)에 인접한 제1 데이터 라인(D1)에 접속되는 제1 팬 아웃 라인(F1)에 비해 짧을 수 있다.
제1 코너부(CS1)는 제1 벤딩 라인(BL1)과 제2 벤딩 라인(BL2)에 의해 정의되는 제1 코너 벤딩 라인(CBL1)의 바깥쪽에 배치되는 영역을 가리킨다. 제1 코너부(CS1)는 광을 발광하는 화소(PX)들이 배치되지 않는 비표시 영역일 수 있다. 제1 코너부(CS1)에는 제1 스캔 구동부(120)와 제2 팬 아웃 라인(F2)들이 배치될 수 있다.
제1 스캔 구동부(120)는 제2 팬 아웃 라인(F2)들보다 바깥쪽에 배치될 수 있다. 제1 코너부(CS1)에서 제1 스캔 구동부(120)는 제2 팬 아웃 라인(F2)들의 좌측에 배치될 수 있다. 제1 스캔 구동부(120)는 제2 팬 아웃 라인(F2)들보다 기판(110)의 끝에 가깝게 배치될 수 있다.
제1 스캔 구동부(120)는 종속적으로 접속되어 순차적으로 스캔 신호들을 출력하는 스테이지들(121~129)을 포함할 수 있다. 스테이지들(121~129)은 제1 코너부(CS1)에서는 도 5와 같이 제1 코너부(CS1)의 곡률을 따라 배치되며, 제1 측면부(SS1)에서는 도 6과 같이 제2 방향(Y축 방향)의 장변을 따라 배치될 수 있다. 스테이지들(121~129)은 제1 측면부(SS1)에서 제1 방향(X축 방향)의 단변을 따라 배치되지 않는다.
제1 스캔 구동부(120)와 제6 팬 아웃 라인(F6)들은 제2 에지부(ES2), 제1 코너부(CS1), 제1 에지부(ES1), 및 제1 측면부(SS1)에 배치될 수 있다. 스테이지들(121~129)은 제6 팬 아웃 라인(F6)들과 중첩할 수 있다. 스테이지들(121~129) 각각은 제6 팬 아웃 라인(F6)들과 스캔 라인(SL)에 접속될 수 있다. 스테이지들(121~129) 각각은 제6 팬 아웃 라인(F6)들을 통해 스캔 제어 신호를 입력 받을 수 있으며, 스캔 제어 신호에 따라 스캔 신호를 생성하여 스캔 라인(SL)에 출력할 수 있다.
제1 코너부(CS1)의 스트레인을 줄이기 위해, 제1 코너부(CS1)의 인장력을 높일 필요가 있다. 그러므로, 복수의 스테이지들(121~127) 사이에 유기막 패턴(TO)이 배치될 수 있다. 유기막 패턴(TO)은 인장력을 높이기 위해 무기막들이 제거된 공간에 채워질 수 있다. 유기막 패턴(TO)은 제2 팬 아웃 라인(F2)들 및 제6 팬 아웃 라인(F6)들과 교차할 수 있다.
제2 팬 아웃 라인(F2)들은 제2 에지부(ES2), 제1 코너부(CS1), 제1 에지부(ES1), 및 제1 측면부(SS1)에 배치될 수 있다. 제2 팬 아웃 라인(F2)들은 제1 측면부(SS1)에서 제2 방향(Y축 방향)의 장변을 따라 배치되지 않는다. 제2 팬 아웃 라인(F2)들은 제1 코너부(CS1)를 지나 제1 에지부(ES1)와 제1 측면부(SS1)에서 제2 데이터 라인(D2)들에 연결될 수 있다. 제2 팬 아웃 라인(F2)들은 제1 스캔 구동부(120)보다 평면부(PS)에 가까이 배치될 수 있다.
한편, 제1 코너부(CS1)에 봉지막이 형성되는 경우, 제1 코너부(CS1)의 스트레인으로 인해 봉지막에 크랙이 발생할 수 있다. 봉지막에 크랙(crack)이 발생하는 경우, 화소(PX)들의 발광 소자(EL)들이 산소 또는 수분에 노출될 수 있다. 따라서, 제1 코너부(CS1)의 스트레인으로 인해 봉지막에 크랙이 발생하는 것을 방지하기 위해, 제1 코너부(CS1)에는 봉지막을 형성하지 않는다. 그러므로, 제1 코너부(CS1)에는 봉지막에 의해 덮이지 않아도 되는 제1 스캔 구동부(120), 제2 팬 아웃 라인(F2)들, 및 제6 팬 아웃 라인(F6)들이 배치된다.
제3 코너부(CS3), 제3 코너부(CS3) 주변의 제2 에지부(ES2)와 제4 에지부(ES4), 및 제4 측면부(SS4)는 도 5 및 도 6을 결부하여 설명한 바와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
도 7은 도 5의 화소의 일 예를 보여주는 회로도이다.
도 7을 참조하면, 화소(PX)들 각각은 구동 트랜지스터(DT), 적어도 하나의 스위칭 트랜지스터(ST), 발광 소자(EL), 및 커패시터(Cst)를 포함할 수 있다.
스위칭 트랜지스터(ST)는 제k(k는 양의 정수) 스캔 라인(SLk)으로부터 스캔 신호가 인가되는 경우 턴-온될 수 있다. 스위칭 트랜지스터(ST)가 턴-온되는 경우, 제j(j는 양의 정수) 데이터 라인(DLj)의 데이터 전압은 구동 트랜지스터(DT)의 게이트 전극에 인가될 수 있다. 스위칭 트랜지스터(ST)의 게이트 전극은 제k 스캔 라인(SLk)에 접속되고, 소스 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속되며, 드레인 전극은 제j 데이터 라인(DLj)에 접속될 수 있다.
구동 트랜지스터(DT)는 게이트 전극에 인가된 데이터 전압에 따라 발광 소자에 구동 전류를 공급함으로써 발광할 수 있다. 구동 트랜지스터(DT)의 게이트 전극은 스위칭 트랜지스터(ST)의 드레인 전극에 접속되고, 소스 전극은 발광 소자(EL)의 제1 전극에 접속되며, 드레인 전극은 제2 전원 전압이 인가되는 제2 전원 라인(VDDL)에 접속될 수 있다.
구동 트랜지스터(DT)와 적어도 하나의 스위칭 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)일 수 있다. 또한, 도 7에서는 구동 트랜지스터(DT)와 적어도 하나의 스위칭 트랜지스터(ST)가 N형 반도체 특성이 있는 N형 반도체 트랜지스터로 형성된 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 즉, 구동 트랜지스터(DT)와 적어도 하나의 스위칭 트랜지스터(ST)는 P형 반도체 특성이 있는 P형 반도체 트랜지스터로 형성될 수 있다.
발광 소자(EL)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 또는, 발광 소자(EL)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 또는, 발광 소자(EL)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 양자점 발광층을 포함하는 양자점 발광 소자일 수 있다. 또는, 발광 소자(EL)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다.
발광 소자(EL)는 구동 트랜지스터(DT)의 구동 전류에 따라 발광할 수 있다. 발광 소자(EL)의 제1 전극은 구동 트랜지스터(DT)의 드레인 전극에 접속되고, 제2 전극은 제2 전원 전압보다 낮은 제1 전원 전압이 인가되는 제1 전원 라인(VSSL)에 접속될 수 있다. 발광 소자(EL)의 제1 전극은 애노드 전극이고, 제2 전극은 캐소드 전극일 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 연결될 수 있다. 이로 인해, 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
한편, 화소(PX)들 각각의 구조는 도 7에 도시된 바에 한정되지 않음에 주의하여야 한다.
도 8은 도 5의 스캔 구동부의 스테이지의 일 예를 보여주는 회로도이다.
도 8을 참조하면, 제1 스캔 구동부(120)는 복수의 스테이지(STA)들을 포함할 수 있으며, 스테이지(STA)들은 스캔 라인(SL)들에 스캔 신호들을 순차적으로 출력할 수 있다. 스테이지(STA)들 각각은 스캔 제어 신호를 입력 받아 스캔 신호들을 출력할 수 있으며, 스캔 제어 신호는 스타트 신호, 게이트 온 전압, 게이트 오프 전압, 및 클럭 신호를 포함할 수 있다.
스테이지(STA)들 각각은 도 8과 같이 풀-업 노드(NQ), 풀-다운 노드(NQB), 풀-업 노드(NQ)가 게이트 온 전압을 갖는 경우 턴-온되는 풀-업 트랜지스터(TU), 풀-다운 노드(NQB)가 게이트 온 전압을 갖는 경우 턴-온되는 풀-다운 트랜지스터(TD), 및 풀-업 노드(NQ)와 풀-다운 노드(NQB)의 충방전을 제어하기 위한 노드 제어부(NC)를 포함한다.
노드 제어부(NC)는 스타트 신호 또는 전단 스테이지의 출력 신호가 입력되는 스타트 단자(STT), 후단 스테이지의 출력 신호가 입력되는 리셋 단자(RT), 게이트 온 전압이 인가되는 게이트 온 전압 단자(VGHT), 및 게이트 오프 전압이 인가되는 게이트 오프 전압 단자(VGLT)에 접속될 수 있다. 노드 제어부(NC)는 스타트 단자(STT)로 입력되는 스타트 신호 또는 전단 스테이지의 출력 신호에 따라 풀-업 노드(NQ)와 풀-다운 노드(NQB)의 충방전을 제어한다. 노드 제어부(NC)는 스테이지(STA)의 출력을 안정적으로 제어하기 위해 풀-업 노드(NQ)가 게이트 온 전압을 갖는 경우 풀-다운 노드(NQB)가 게이트 오프 전압을 갖도록 하고, 풀-다운 노드(NQB)가 게이트 온 전압을 갖는 경우 풀-업 노드(NQ)가 게이트 오프 전압을 갖도록 한다. 이를 위해, 노드 제어부(NC)는 복수의 트랜지스터들을 포함할 수 있다.
풀-업 트랜지스터(TU)는 스테이지(STA)가 풀-업되는 경우, 즉 풀-업 노드(NQ)가 게이트 온 전압을 갖는 경우 턴-온되어 클럭 단자(CT)로 입력되는 클럭 신호를 출력 단자(OT)로 출력한다. 풀-다운 트랜지스터(TD)는 스테이지(STA)가 풀-다운되는 경우, 예를 들어 풀-다운 노드(NQB)가 게이트 온 전압을 갖는 경우 턴-온되어 게이트 오프 전압 단자(VGLT)의 게이트 오프 전압을 출력 단자(OT)로 출력한다.
스테이지(STA)의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 노드 제어부(NC)의 복수의 트랜지스터들은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 8에서는 스테이지(STA)의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 노드 제어부(NC)의 복수의 트랜지스터들이 N형 반도체 특성이 있는 N형 반도체 트랜지스터로 형성된 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 즉, 스테이지(STA)의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 노드 제어부(NC)의 복수의 트랜지스터들은 P형 반도체 특성이 있는 P형 반도체 트랜지스터로 형성될 수 있다.
도 9는 도 5의 Ⅰ-Ⅰ’의 일 예를 보여주는 단면도이다. 도 10은 도 5의 Ⅱ-Ⅱ’의 일 예를 보여주는 단면도이다.
도 9에는 제1 코너부(CS1), 및 평면부(PS)의 비표시 영역(NDA)과 표시 영역(DA)이 나타나 있다. 도 10에는 제1 코너부(CS1)의 유기막 패턴(TO)의 단면이 나타나 있다.
도 9 및 도 10을 참조하면, 기판(110) 상에는 박막 트랜지스터층(TFTL), 발광 소자층(EML), 및 봉지막(TFE)이 순차적으로 형성될 수 있다.
박막 트랜지스터층(TFTL)은 액티브층(331), 게이트 금속층, 제1 소스 드레인 금속층, 제2 소스 드레인 금속층, 버퍼막(302), 게이트 절연막(336), 층간 절연막(337), 보호막(338), 제1 평탄화막(3391), 및 제2 평탄화막(3392)을 포함한다.
기판(110)의 일면 상에는 버퍼막(302)이 형성될 수 있다. 버퍼막(302)은 투습에 취약한 제1 기판(111)을 통해 침투하는 수분으로부터 박막 트랜지스터(335)들과 발광 소자들을 보호하기 위해 제1 기판(111) 상에 형성될 수 있다. 버퍼막(302)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(302)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막은 생략될 수 있다.
버퍼막(302) 상에는 박막 트랜지스터(335)들이 형성된다. 박막 트랜지스터(335)들은 평면부(PS)의 표시 영역(DA)과 제1 코너부(CS1)에 배치된 제1 스캔 구동부(120)에 형성될 수 있다.
박막 트랜지스터(335)들 각각은 액티브층(331), 게이트 전극(332), 소스전극(333) 및 드레인전극(334)을 포함한다. 도 9에서는 박막 트랜지스터(335)가 게이트 전극(332)이 액티브층(331)의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 박막 트랜지스터(335)들은 게이트 전극(332)이 액티브층(331)의 하부에 위치하는 하부 게이트(보텀 게이트, bottom gate) 방식 또는 게이트 전극(332)이 액티브층(331)의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수 있다.
버퍼막(302) 상에는 액티브층(331)이 형성된다. 액티브층(331)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다. 버퍼막과 액티브층(331) 사이에는 액티브층(331)으로 입사되는 외부광을 차단하기 위한 차광층이 형성될 수 있다.
액티브층(331) 상에는 게이트 절연막(336)이 형성될 수 있다. 게이트 절연막(316)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
게이트 절연막(316) 상에는 게이트 전극(332)과 스캔 라인(SL)들을 포함하는 게이트 금속층이 형성될 수 있다. 게이트 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 금속층 상에는 층간 절연막(337)이 형성될 수 있다. 층간 절연막(337)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
층간 절연막(337) 상에는 소스전극(333), 드레인전극(334), 제1 전원 라인(VSSL), 데이터 라인들(D1, D2, D3, D4, D5), 및 제1 및 제2 팬 아웃 라인들(F1, F2)의 일부를 포함하는 제1 소스 드레인 금속층이 형성될 수 있다. 제3 내지 제5 팬 아웃 라인들(F3, F4, F5)의 일부 역시 제1 소스 드레인 금속층이 형성될 수 있다. 소스전극(333)과 드레인전극(334) 각각은 게이트 절연막(336)과 층간 절연막(337)을 관통하는 콘택홀을 통해 액티브층(331)에 접속될 수 있다. 제1 소스 드레인 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 코너부(CS1)에서는 유기막 패턴(TO)이 버퍼막(BF), 게이트 절연막(336), 및 층간 절연막(337)을 관통하여 기판(110)을 노출하는 홀(H)에 배치될 수 있다. 유기막 패턴(TO)을 무기막들이 제거된 공간에 형성함으로써, 제1 코너부(CS1)의 인장력을 높일 수 있으므로, 제1 코너부(CS1)의 스트레인으로 인해 무기막들에 크랙이 발생하는 것을 줄일 수 있다. 유기막 패턴(TO)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 소스 드레인 금속층 상에는 박막 트랜지스터(335)를 절연하기 위한 보호막(338)이 형성될 수 있다. 보호막(338)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
보호막(338) 상에는 박막 트랜지스터(335)로 인한 단차를 평탄하게 하기 위한 제1 평탄화막(3391)이 형성될 수 있다. 제1 평탄화막(3391)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 평탄화막(3391) 상에는 애노드 연결 전극(ANDE), 제1 및 제2 팬 아웃 라인들(F1, F2)의 나머지를 포함하는 제2 소스 드레인 금속층이 형성될 수 있다. 제3 내지 제5 팬 아웃 라인들(F3, F4, F5)의 나머지 역시 제2 소스 드레인 금속층이 형성될 수 있다. 애노드 연결 전극(ANDE)은 보호막(338)과 제1 평탄화막(3391)을 관통하는 콘택홀을 통해 소스전극(333) 또는 드레인전극(334)에 접속될 수 있다.
제2 소스 드레인 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 및 제2 팬 아웃 라인들(F1, F2)은 평면부(PS)의 비표시 영역(NDA)과 제1 코너부(CS1)와 같이 좁은 영역에 높은 밀도로 형성되므로, 제1 및 제2 팬 아웃 라인들(F1, F2)의 일부는 제1 소스 드레인 금속층으로 형성되고, 제1 및 제2 팬 아웃 라인들(F1, F2)의 나머지는 제2 소스 드레인 금속층으로 형성될 수 있다. 유사한 이유에서, 제3 내지 제5 팬 아웃 라인들(F3, F4, F5)의 일부는 제1 소스 드레인 금속층으로 형성되고, 제3 내지 제5 팬 아웃 라인들(F3, F4, F5)의 나머지는 제2 소스 드레인 금속층으로 형성될 수 있다. 이 경우, 제1 내지 제5 팬 아웃 라인들(F1, F2, F3, F4, F5)의 일부와 제1 내지 제5 팬 아웃 라인들(F1, F2, F3, F4, F5)의 나머지는 도 9와 같이 교번하여 배치될 수 있다. 또한, 제1 내지 제5 팬 아웃 라인들(F1, F2, F3, F4, F5)의 일부와 제1 내지 제5 팬 아웃 라인들(F1, F2, F3, F4, F5)의 나머지는 도 9와 같이 서로 중첩하지 않을 수 있다.
제6 팬 아웃 라인(F6)들과 제1 스캔 구동부(120)가 중첩하지 않는 패드부(PAS)와 벤딩부(BS)에서 제6 팬 아웃 라인(F6)들의 일부는 제1 소스 드레인 금속층으로 형성되고, 제6 팬 아웃 라인(F6)들의 나머지는 제2 소스 드레인 금속층으로 형성될 수 있다. 그러므로, 제6 팬 아웃 라인(F6)들의 일부와 제6 팬 아웃 라인(F6)들의 나머지는 교번하여 배치될 수 있다. 또한, 제6 팬 아웃 라인(F6)들의 일부와 제6 팬 아웃 라인(F6)들의 나머지는 서로 중첩하지 않을 수 있다. 또한, 제6 팬 아웃 라인(F6)들과 제1 스캔 구동부(120)가 중첩하는 제2 측면부(SS2), 제2 에지부(ES2), 제1 코너부(CS1), 제1 에지부(ES1), 제1 측면부(SS1), 제2 코너부(CS2), 제3 에지부(ES3), 및 제3 측면부(SS3)에서, 제6 팬 아웃 라인(F6)들은 도 9와 같이 제2 소스 드레인 금속층으로 형성될 수 있다.
제7 팬 아웃 라인(F7)들과 제2 스캔 구동부(130)가 중첩하지 않는 패드부(PAS)와 벤딩부(BS)에서 제7 팬 아웃 라인(F7)들의 일부는 제1 소스 드레인 금속층으로 형성되고, 제7 팬 아웃 라인(F7)들의 나머지는 제2 소스 드레인 금속층으로 형성될 수 있다. 그러므로, 제7 팬 아웃 라인(F7)들의 일부와 제7 팬 아웃 라인(F7)들의 나머지는 교번하여 배치될 수 있다. 또한, 제7 팬 아웃 라인(F7)들의 일부와 제7 팬 아웃 라인(F7)들의 나머지는 서로 중첩하지 않을 수 있다. 또한, 제7 팬 아웃 라인(F7)들과 제2 스캔 구동부(130)가 중첩하는 제2 측면부(SS2), 제2 에지부(ES2), 제3 코너부(CS3), 제4 에지부(ES4), 제4 측면부(SS4), 제4 코너부(CS4), 제3 에지부(ES3), 및 제3 측면부(SS3)에서, 제7 팬 아웃 라인(F7)들은 제2 소스 드레인 금속층으로 형성될 수 있다.
제2 소스 드레인 금속층 상에는 제2 평탄화막(3392)이 형성될 수 있다. 제2 평탄화막(3392)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(EML)이 형성된다. 발광 소자층(EML)은 발광 소자들과 화소 정의막(344)을 포함한다.
발광 소자들과 화소 정의막(344)은 평탄화막(339) 상에 형성된다. 발광 소자들 각각은 제1 전극(341), 유기 발광층(342), 및 제2 전극(343)을 포함할 수 있다.
제1 전극(341)은 제2 평탄화막(3392) 상에 형성될 수 있다. 제1 전극(341)은 제2 평탄화막(3392)을 관통하는 콘택홀을 통해 애노드 연결 전극(ANDE)에 접속될 수 있다.
유기 발광층(342)을 기준으로 제2 전극(343) 방향으로 발광하는 상부 발광(top emission) 구조에서 제1 전극(341)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
화소 정의막(340)은 화소들(PX1, PX2, PX3) 각각의 발광 영역(EA)을 정의하는 역할을 하기 위해 제2 평탄화막(3392) 상에서 제1 전극(341)을 구획하도록 형성될 수 있다. 화소 정의막(340)은 제1 전극(341)의 가장자리를 덮도록 형성될 수 있다. 화소 정의막(340)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
또한, 제1 코너부(CS1)에서 제2 평탄화막(3392) 상에는 스페이서(SPC)가 형성될 수 있다. 스페이서(SPC)는 화소 정의막(340)과 동일한 물질로 동일한 층에 배치될 수 있다.
화소들(PX1, PX2, PX3) 각각은 제1 전극(341), 유기 발광층(342), 및 제2 전극(343)이 순차적으로 적층되어 제1 전극(341)으로부터의 정공과 제2 전극(343)으로부터의 전자가 유기 발광층(342)에서 서로 결합되어 발광하는 영역을 나타낸다.
제1 전극(341)과 화소 정의막(340) 상에는 유기 발광층(342)이 형성된다. 유기 발광층(342)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 유기 발광층(342)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 제1 화소(PX1)의 유기 발광층(342)은 제1 색의 광을 발광하고, 제2 화소(PX2)의 유기 발광층(342)은 제2 색의 광을 발광하며, 제3 화소(PX3)의 유기 발광층(342)은 제3 색의 광을 발광할 수 있다. 또는, 화소들(PX1, PX2, PX3)의 유기 발광층(342)들은 백색 광을 발광할 수 있으며, 이 경우 제1 화소(PX1)는 제1 색의 컬러필터층과 중첩하고, 제2 화소(PX2)는 제2 색의 컬러필터층과 중첩하며, 제3 화소(PX3)는 제3 색의 컬러필터층과 중첩할 수 있다. 본 명세서에서는 설명의 편의를 위해 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색인 것을 중심으로 설명하였다.
제2 전극(343)은 유기 발광층(342) 상에 형성된다. 제2 전극(343)은 유기 발광층(342)을 덮도록 형성될 수 있다. 제2 전극(343)은 화소들(PX1, PX2, PX3)에 공통적으로 형성되는 공통층일 수 있다. 제2 전극(343) 상에는 캡핑층(capping layer)이 형성될 수 있다.
제2 전극(343)은 평면부(PS)의 비표시 영역(NDA)에서 제1 전원 라인(VSSL)에 접속될 수 있다. 제2 전극(343)은 제1 평탄화막(3391)과 제2 평탄화막(3392)을 관통하는 콘택홀을 통해 제1 전원 라인(VSSL)에 접속될 수 있다.
상부 발광 구조에서 제2 전극(343)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(343)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
발광 소자층(EML) 상에는 봉지막(TFE)이 형성될 수 있다. 봉지막(TFE)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지막(TFE)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다. 예를 들어, 봉지막(TFE)은 제2 전극(343) 상에 배치되는 제1 무기막(351), 제1 무기막(351) 상에 배치되는 유기막(352), 및 유기막(352) 상에 배치되는 제2 무기막(353)을 포함할 수 있다.
평면부(PS)의 비표시 영역(NDA)에는 댐(DAM)이 배치될 수 있다. 댐(DAM)은 제1 전원 라인(VSSL1)의 일부를 덮도록 배치될 수 있다. 댐(DAM)은 제1 평탄화막(3391), 제2 평탄화막(3392), 및 화소 정의막(340)봉지막(TFE)의 유기막(352)은 댐(DAM)에 의해 차단될 수 있으며, 봉지막(TFE)의 제1 무기막(351)과 제2 무기막(353)은 댐(DAM) 상에서 서로 접촉될 수 있다. 봉지막(TFE)의 제1 무기막(351)과 제2 무기막(353)은 제1 코너 벤딩 라인(CBL1)을 넘지 않도록 배치될 수 있다.
봉지막(TFE)은 평면부(PS)의 표시 영역(DA)과 비표시 영역(NDA)을 덮도록 배치되며, 제1 코너부(CS1)를 덮도록 배치되지 않는다. 그러므로, 제1 코너부(CS1)의 제1 스캔 구동부(120), 제2 팬 아웃 라인(F2)들, 및 제6 팬 아웃 라인(F6)들은 봉지막(TFE)에 의해 덮이지 않는다.
봉지막(TFE) 상에는 사용자의 터치 입력 또는 근접 입력을 감지하기 위한 센서 전극(SE)들이 배치되는 센서 전극층이 배치될 수 있다. 센서 전극(SE)들이 제1 내지 제3 화소들(PX1, PX2, PX3)과 중첩하는 경우, 제1 내지 제3 화소들(PX1, PX2, PX3)이 센서 전극(SE)들에 의해 가려지게 된다. 그러므로, 센서 전극(SE)들은 도 19와 같이 제1 내지 제3 화소들(PX1, PX2, PX3)과 중첩하지 않을 수 있다. 센서 전극(SE)들은 화소 정의막(340)과 중첩할 수 있다. 예를 들어, 센서 전극(SE)들은 도 19와 같이 평면 상 메쉬 형태 또는 그물망 형태로 형성될 수 있다.
센서 전극(SE)들은 자기 정전 용량(self-capacitance) 방식 또는 상호 정전 용량(mutual capacitance) 방식으로 사용자의 터치 입력 또는 근접 입력을 감지할 수 있다. 자기 정전 용량 방식에서는 센서 전극(SE)들이 하나의 층에 형성될 수 있다. 상호 정전 용량 방식에서는 센서 전극(SE)들이 구동 전극들, 감지 전극들, 및 서로 인접한 구동 전극들 또는 감지 전극들을 연결하는 연결 전극들을 포함할 수 있다. 상호 정전 용량 방식에서는 구동 전극들, 감지 전극들, 및 연결 전극들이 하나의 층에 형성될 수 있다. 또는, 상호 정전 용량 방식에서는 구동 전극들과 감지 전극들이 제1 층에 형성되고, 연결 전극들이 제2 층에 형성되며, 제1 층과 제2 층은 절연막에 의해 전기적으로 분리될 수 있다.
도 19에서는 제1 내지 제3 화소들(PX1, PX2, PX3) 각각은 평면 상 마름모와 같은 사각 형태로 형성된 것을 예시하였으나, 이에 한정되지 않는다. 제1 내지 제3 화소들(PX1, PX2, PX3) 각각은 평면 상 원형 또는 사각 이외의 다른 다각 형태로 형성될 수 있다.
도 19와 같이 하나의 제1 화소(PX1), 두 개의 제2 화소(PX2)들, 및 하나의 제1 화소(PX3)는 하나의 단위 화소(PX)로 정의될 수 있다. 이 경우, 제2 화소(PX2)의 크기는 제1 화소(PX1)의 크기 또는 제3 화소(PX3)의 크기보다 작을 수 있다. 하나의 단위 화소(PX)는 화이트 계조를 표현할 수 있는 한 그룹의 화소들을 가리킨다.
제1 코너부(CS1)에는 제1 에지부(ES1)와 제1 측면부(SS1)가 구부러지는 힘과 제2 에지부(ES2)와 제2 측면부(SS2)가 구부러지는 힘으로 인해 스트레인이 인가될 수 있다. 제1 코너부(CS1)에 봉지막(TFE)이 형성되는 경우, 제1 코너부(CS1)의 스트레인으로 인해 봉지막(TFE)에 크랙이 발생할 수 있다. 봉지막에 크랙이 발생하는 경우, 화소(PX)들의 발광 소자(EL)들이 산소 또는 수분에 노출될 수 있다. 따라서, 제1 코너부(CS1)의 스트레인으로 인해 봉지막(TFE)에 크랙이 발생하는 것을 방지하기 위해, 제1 코너부(CS1)에는 봉지막(TFE)이 형성되지 않는다. 제1 코너부(CS1)에는 발광 소자층(EML)이 형성되지 않으므로, 봉지막(TFE)에 의해 덮이지 않아도 된다. 그러므로, 제1 코너부(CS1)의 제1 스캔 구동부(120), 제2 팬 아웃 라인(F2)들, 및 제6 팬 아웃 라인(F6)들은 봉지막(TFE)에 의해 덮이지 않는다.
한편, 도 5와 도 9에서는 제2 팬 아웃 라인(F2)들이 제1 코너부(CS1)에 배치되어, 봉지막(TFE)에 의해 덮이지 않는 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 도 11 및 도 12와 같이 제2 팬 아웃 라인(F2)들은 제1 코너부(CS1)가 아닌 평면부(PS)의 비표시 영역(NDA)에 배치될 수 있다. 이 경우, 평면부(PS)의 비표시 영역(NDA)에서 제2 팬 아웃 라인(F2)들은 제1 전원 라인(VSSL) 및 제1 팬 아웃 라인(F1)들보다 제1 코너부(CS1)에 가까이 배치될 수 있다. 또한, 평면부(PS)의 비표시 영역(NDA)에서 제1 전원 라인(VSSL)은 제2 팬 아웃 라인(F2)들과 제1 팬 아웃 라인(F1)들 사이에 배치될 수 있다.
도 13은 도 4의 C 영역의 일 예를 보여주는 확대 평면도이다. 도 14는 도 4의 D 영역의 일 예를 보여주는 확대 평면도이다. 도 15는 도 13의 Ⅲ-Ⅲ’의 일 예를 보여주는 단면도이다.
도 13은 제2 코너부(CS2), 및 제2 코너부(CS2) 주변의 평면부(PS), 제2 에지부(ES2), 및 제3 에지부(ES3)를 상세히 보여주는 확대 평면도이다. 도 14는 제3 측면부(SS3)를 상세히 보여주는 확대 평면도이다.
도 13 내지 도 15에 도시된 실시예는 제1 팬 아웃 라인(F1)들과 제2 팬 아웃 라인(F2)들이 생략된 것에서 도 5, 도 6, 및 도 9에 도시된 실시예와 차이점이 있다. 따라서, 도 13 내지 도 15에서는 도 5, 도 6, 및 도 9에 도시된 실시예와 중복된 설명은 생략한다.
도 13 내지 도 15를 참조하면, 제1 팬 아웃 라인(F1)들은 도 5와 같이 제1 코너부(CS1) 주변의 평면부(PS)에서 제1 데이터 라인(D1)들에 접속되므로, 패드부(PAS), 벤딩부(BS), 제2 측면부(SS2), 및 평면부(PS)에 배치된다. 그러므로, 제1 팬 아웃 라인(F1)들은 제2 코너부(CS2) 주변의 평면부(PS)에는 존재하지 않는다. 또한, 제2 팬 아웃 라인(F2)들은 도 6과 같이 제1 측면부(SS1)의 하측 단변에서 제2 데이터 라인(D2)들에 접속되므로, 패드부(PAS), 벤딩부(BS), 제2 측면부(SS2), 제1 코너부(CS1), 제1 에지부(ES1), 및 제1 측면부(SS1)에 배치된다. 그러므로, 제2 팬 아웃 라인(F2)들은 제2 코너부(CS2)에는 존재하지 않는다.
도 16은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 17은 도 16의 Ⅴ-Ⅴ’의 일 예를 보여주는 단면도이다. 도 18은 도 16의 Ⅵ-Ⅵ’의 일 예를 보여주는 단면도이다.
도 16 내지 도 18을 참조하면, 일 실시예에 따른 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기 뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 표시 패널(100), 터치 감지 장치(200), 커버 윈도우(300), 및 패널 하부 부재(400)를 포함할 수 있다.
커버 윈도우(300)는 커버 평면부(CPS), 제1 커버 측면부(CSS1), 제2 커버 측면부(CSS2), 제3 커버 측면부(CSS3), 제4 커버 측면부(CSS4), 제1 커버 에지부(CES1), 제2 커버 에지부(CES2), 제3 커버 에지부(ES3), 제4 커버 에지부(CES4), 제1 커버 코너부(CCS1), 제2 커버 코너부(CCS2), 제3 커버 코너부(CCS3), 및 제4 커버 코너부(CCS4)를 포함할 수 있다.
커버 윈도우(300)의 커버 평면부(CPS)는 표시 패널(100)의 평면부(PS)에 대응되고, 커버 윈도우(300)의 제1 커버 측면부(CSS1)는 표시 패널(100)의 제1 측면부(SS1)에 대응되며, 커버 윈도우(300)의 제2 커버 측면부(CSS2)는 표시 패널(100)의 제2 측면부(SS2)에 대응될 수 있다. 커버 윈도우(300)의 제3 커버 측면부(CSS3)는 표시 패널(100)의 제3 측면부(SS3)에 대응되고, 커버 윈도우(300)의 제4 커버 측면부(CSS4)는 표시 패널(100)의 제4 측면부(SS4)에 대응될 수 있다. 커버 윈도우(300)의 제1 에지 측면부(CES1)는 표시 패널(100)의 제1 에지부(ES1)에 대응되고, 커버 윈도우(300)의 제2 에지 측면부(CES2)는 표시 패널(100)의 제2 에지부(ES2)에 대응될 수 있다. 커버 윈도우(300)의 제3 에지 측면부(CES3)는 표시 패널(100)의 제3 에지부(ES3)에 대응되고, 커버 윈도우(300)의 제4 에지 측면부(CES4)는 표시 패널(100)의 제4 에지부(ES4)에 대응될 수 있다. 커버 윈도우(300)의 제1 커버 코너부(CCS1)는 표시 패널(100)의 제1 코너부(CS1)에 대응되고, 커버 윈도우(300)의 제2 에지 측면부(CCS2)는 표시 패널(100)의 제2 코너부(CS2)에 대응될 수 있다. 커버 윈도우(300)의 제3 커버 코너부(CCS3)는 표시 패널(100)의 제3 코너부(CS3)에 대응되고, 커버 윈도우(300)의 제4 커버 코너부(CCS3)는 표시 패널(100)의 제4 코너부(CS4)에 대응될 수 있다.
커버 윈도우(300)의 제1 커버 코너부(CCS1)는 표시 패널(100)의 제1 코너부(CS1)와 제1 데드 스페이스(DS1)를 덮어야 하므로, 커버 윈도우(300)의 제1 커버 코너부(CCS1)의 폭은 도 2b에 도시된 표시 패널(100)의 제1 코너부(CS1)의 폭과 제1 데드 스페이스(DS1)의 폭을 합산한 폭 이상일 수 있다.
커버 윈도우(300)의 제2 커버 코너부(CCS2)는 표시 패널(100)의 제2 코너부(CS2)와 제2 데드 스페이스(DS2)를 덮어야 하므로, 커버 윈도우(300)의 제2 커버 코너부(CCS2)의 폭은 도 2b에 도시된 표시 패널(100)의 제2 코너부(CS2)의 폭과 제2 데드 스페이스(DS2)의 폭을 합산한 폭 이상일 수 있다.
커버 윈도우(300)의 제3 커버 코너부(CCS3)는 표시 패널(100)의 제3 코너부(CS3)와 제3 데드 스페이스(DS3)를 덮어야 하므로, 커버 윈도우(300)의 제3 커버 코너부(CCS3)의 폭은 도 2b에 도시된 표시 패널(100)의 제3 코너부(CS3)의 폭과 제3 데드 스페이스(DS3)의 폭을 합산한 폭 이상일 수 있다.
커버 윈도우(300)의 제4 커버 코너부(CCS4)는 표시 패널(100)의 제4 코너부(CS4)와 제4 데드 스페이스(DS4)를 덮어야 하므로, 커버 윈도우(300)의 제4 커버 코너부(CCS4)의 폭은 도 2b에 도시된 표시 패널(100)의 제4 코너부(CS4)의 폭과 제4 데드 스페이스(DS4)의 폭을 합산한 폭 이상일 수 있다.
커버 윈도우(300)는 표시 패널(100)의 평면부(PS), 에지부들(ES1, ES2, ES3, ES4), 및 측면부들(SS1, SS2, SS3, SS4)의 상부를 보호하는 기능을 할 수 있다. 커버 윈도우(300)는 유리, 사파이어, 및/또는 플라스틱으로 이루어질 수 있다. 커버 윈도우(300)는 리지드(rigid)하거나 플렉시블(flexible)하게 형성될 수 있다. 커버 윈도우(300)는 제1 내지 제4 데드 스페이스들(DS1, DS2, DS3, DS4)에 대응되는 영역에 형성되는 차광부를 포함할 수 있다. 차광부는 블랙 염료와 같은 불투명한 물질을 포함할 수 있다.
커버 윈도우(300)는 접착 부재를 통해 터치 감지 장치(200)에 부착될 수 있다. 접착 부재는 투명 접착 필름(optically cleared adhesive film, OCA) 또는 투명 접착 레진(optically cleared resin, OCR)일 수 있다.
터치 감지 장치(200)는 커버 윈도우(300)와 표시 패널(100) 사이에 배치될 수 있다. 터치 감지 장치(200)는 표시 패널(100)의 평면부(PS), 에지부들(ES1, ES2, ES3, ES4), 및 측면부들(SS1, SS2, SS3, SS4) 상에 배치될 수 있다. 이로 인해, 표시 장치(10)의 평면부(PS), 에지부들(ES1, ES2, ES3, ES4), 및 측면부들(SS1, SS2, SS3, SS4) 상에서 사용자의 터치를 감지할 수 있다.
터치 감지 장치(200)는 자기 용량(self-capacitance) 방식 또는 상호 용량(mutual capacitance) 방식과 같이 정전 용량 방식으로 사용자의 터치를 감지할 수 있다. 터치 감지 장치(200)가 자기 용량 방식으로 구현되는 경우 터치 구동 전극들만 포함하는 반면에, 상호 용량 방식으로 구현되는 경우 터치 구동 전극들과 터치 감지 전극들을 포함할 수 있다.
터치 감지 장치(200)는 별도의 기판과 별도의 기판 상에 배치된 터치 구동 전극을 포함할 수 있다. 이 경우, 터치 감지 장치(200)는 접착 부재를 통해 표시 패널(100)의 박막 봉지막 상에 부착될 수 있다. 접착 부재는 투명 접착 필름(OCA) 또는 투명 접착 레진(OCR)일 수 있다. 또는, 터치 감지 장치(200)는 표시 패널(100)과 일체로 형성될 수 있다. 이 경우, 터치 감지 장치(200)의 터치 구동 전극들과 터치 감지 전극들은 표시 패널(100)의 박막 봉지막 상에 형성될 수 있다.
커버 윈도우(300)와 터치 감지 장치(200) 사이에는 외부 광 반사로 인한 시인성 저하를 방지하기 위한 편광 필름이 추가될 수 있다. 이 경우, 터치 감지 장치(200)는 편광 필름의 하면에 부착되며, 편광 필름은 접착 부재를 통해 커버 윈도우(300)의 하면에 부착될 수 있다.
표시 패널(100)의 제2 측면부(SS2)의 일 측에는 벤딩부(BS)가 배치되며, 벤딩부(BS)의 일 측에는 패드부(PAS)가 배치될 수 있다. 벤딩부(BS)는 소정의 곡률로 구부러지므로, 패드부(PAS)는 도 18과 같이 평면부(PS)의 하부에 배치될 수 있다. 즉, 패드부(PAS)는 제3 방향(Z축 방향)에서 평면부(PS)와 중첩할 수 있다.
통합 구동 회로(140)는 패드부(PAS)에 배치될 수 있다. 통합 구동 회로(140)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 기판(110) 상에 배치될 수 있다. 또는, 통합 구동 회로(140)는 COP(chip on plastic) 방식으로 회로 보드(150) 상에 배치될 수 있다.
패드부(PAS)의 일 측에는 회로 보드(150)가 부착될 수 있다. 회로 보드(150)는 이방성 도전 필름을 이용하여 패드부(PAS)의 패드들 상에 부착될 수 있다. 회로 보드(150)는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
표시 패널(100)의 하부에는 도 6과 같이 패널 하부 부재(400)가 배치될 수 있다. 패널 하부 부재(400)는 접착 부재를 통해 표시 패널(100)의 하면에 부착될 수 있다. 접착 부재는 압력 민감 점착제(pressure sensitive adhesive, PSA)일 수 있다.
패널 하부 부재(400)는 외부로부터 입사되는 광을 흡수하기 위한 광 흡수 부재, 외부로부터의 충격을 흡수하기 위한 완충 부재, 표시 패널(100)의 열을 효율적으로 방출하기 위한 방열 부재, 및 외부로부터 입사되는 광을 차단하기 위한 차광층 중 적어도 하나를 포함할 수 있다.
광 흡수 부재는 표시 패널(100)의 하부에 배치될 수 있다. 광 흡수 부재는 광의 투과를 저지하여 광 흡수 부재의 하부에 배치된 구성들이 표시 패널(100)의 상부에서 시인되는 것을 방지한다. 광 흡수 부재는 블랙 안료나 염료 등과 같은 광 흡수 물질을 포함할 수 있다.
완충 부재는 광 흡수 부재의 하부에 배치될 수 있다. 완충 부재는 외부 충격을 흡수하여 표시 패널(100)이 파손되는 것을 방지한다. 완충 부재는 단일층 또는 복수층으로 이루어질 수 있다. 예를 들어, 완충 부재는 폴리우레탄(polyurethane), 폴리카보네이트(polycarbonate), 폴리프로필렌(polypropylene), 폴리에틸렌(polyethylene)등과 같은 고분자 수지로 형성되거나, 고무, 우레탄 계열 물질, 또는 아크릴 계열 물질을 발포 성형한 스폰지 등 탄성을 갖는 물질을 포함하여 이루어질 수 있다.
방열 부재는 완충 부재의 하부에 배치될 수 있다. 방열 부재는 그라파이트나 탄소 나노 튜브 등을 포함하는 제1 방열층과 전자기파를 차폐할 수 있고 열전도성이 우수한 구리, 니켈, 페라이트, 은과 같은 금속 박막으로 형성된 제2 방열층을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
110: 기판 120: 제1 스캔 구동부
130: 제2 스캔 구동부 140: 통합 구동 회로
150: 회로 보드 200: 터치 감지 장치
300: 커버 윈도우 400: 패널 하부 부재
PS: 평면부 SS1: 제1 측면부
SS2: 제2 측면부 SS3: 제3 측면부
SS4: 제4 측면부 ES1: 제1 에지부
ES2: 제2 에지부 ES3: 제3 에지부
ES4: 제4 에지부 CS1: 제1 코너부
CS2: 제2 코너부 CS3: 제3 코너부
CS4: 제4 코너부 DS1: 제1 데드 스페이스
DS2: 제2 데드 스페이스 DS3: 제3 데드 스페이스
DS4: 제4 데드 스페이스 BS: 벤딩부
PS: 패드부 D1: 제1 데이터 라인
D2: 제2 데이터 라인 D3: 제3 데이터 라인
D4: 제4 데이터 라인 D5: 제5 데이터 라인
F1: 제1 팬 아웃 라인 F2: 제2 팬 아웃 라인
F3: 제3 팬 아웃 라인 F4: 제4 팬 아웃 라인
F5: 제5 팬 아웃 라인 F6: 제6 팬 아웃 라인
F7: 제7 팬 아웃 라인

Claims (26)

  1. 평면부, 상기 평면부의 일 측으로부터 연장된 제1 에지부, 상기 평면부의 타 측으로부터 연장된 제2 에지부, 상기 제1 에지부의 일 측으로부터 연장된 제1 측면부, 및 상기 제1 에지부와 상기 제2 에지부 사이에 배치되는 제1 코너부를 포함하는 기판;
    상기 평면부의 표시 영역에 배치되는 제1 데이터 라인들;
    상기 제1 측면부의 표시 영역에 배치되는 제2 데이터 라인들;
    상기 평면부의 비표시 영역에 배치되며, 상기 제1 데이터 라인들과 연결되는 제1 팬 아웃 라인들;
    상기 제1 코너부에 배치되며, 상기 제2 데이터 라인들과 연결되는 제2 팬 아웃 라인들; 및
    상기 제1 데이터 라인들, 상기 제2 데이터 라인들, 및 상기 제1 팬 아웃 라인들을 덮는 봉지막을 구비하는 표시 패널.
  2. 제1 항에 있어서,
    상기 제2 팬 아웃 라인들은 상기 봉지막에 의해 덮이지 않는 표시 패널.
  3. 제1 항에 있어서,
    상기 봉지막은 상기 제2 팬 아웃 라인들을 덮는 표시 패널.
  4. 제1 항에 있어서,
    상기 제1 코너부에서 상기 제1 팬 아웃 라인들과 상기 제2 팬 아웃 라인들 사이에 배치되는 제1 전원전압 라인을 더 구비하는 표시 패널.
  5. 제4 항에 있어서,
    상기 봉지막은 상기 제1 전원전압 라인을 덮는 표시 패널.
  6. 제1 항에 있어서,
    상기 제2 팬 아웃 라인들은 상기 제1 측면부의 비표시 영역에 배치되는 표시 패널.
  7. 제1 항에 있어서,
    상기 평면부의 표시 영역에 배치되며, 상기 제1 데이터 라인들과 교차하는 스캔 라인들; 및
    상기 제1 코너부에서 상기 제2 팬 아웃 라인들의 외측에 배치되며, 상기 스캔 라인들에 연결되는 스테이지들을 포함하는 스캔 구동부를 더 구비하는 표시 패널.
  8. 제7 항에 있어서,
    상기 스테이지들은 상기 봉지막에 의해 덮이지 않는 표시 패널.
  9. 제7 항에 있어서,
    상기 스테이지들 중에서 서로 인접한 스테이지들 사이에 배치되는 유기막 패턴을 더 구비하는 표시 패널.
  10. 제9 항에 있어서,
    상기 스테이지들에 접속되며, 상기 유기막 패턴과 교차하는 스캔 제어 라인들을 더 구비하는 표시 장치.
  11. 제10 항에 있어서,
    상기 스캔 제어 라인들 중 적어도 하나의 스캔 제어 라인은 상기 제1 데이터 라인들 및 상기 제2 데이터 라인들과 상이한 층에 배치되는 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 팬 아웃 라인들 중 적어도 하나의 제1 팬 아웃 라인과 상기 제2 팬 아웃 라인들 중 적어도 하나의 제2 팬 아웃 라인은 상기 제1 데이터 라인들 및 상기 제2 데이터 라인들과 동일한 층에 배치되는 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 팬 아웃 라인들 중 적어도 하나의 제1 팬 아웃 라인과 상기 제2 팬 아웃 라인들 중 적어도 하나의 제2 팬 아웃 라인은 상기 제1 데이터 라인들 및 상기 제2 데이터 라인들과 상이한 층에 배치되는 표시 장치.
  14. 평면부, 제1 벤딩 라인에서 상기 평면부로부터 벤딩되는 제1 에지부, 제2 벤딩 라인에서 상기 평면부로부터 벤딩되는 제2 에지부, 상기 제1 에지부의 일 측으로부터 연장된 제1 측면부를 포함하는 기판;
    상기 평면부의 표시 영역에 배치되는 제1 데이터 라인들;
    상기 제1 측면부의 표시 영역에 배치되는 제2 데이터 라인들;
    상기 제1 벤딩 라인과 상기 제2 벤딩 라인에 의해 정의되는 제1 코너 벤딩 라인의 내측에 배치되며, 상기 제1 데이터 라인들과 연결되는 제1 팬 아웃 라인들을 구비하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 코너 벤딩 라인의 외측에 배치되며, 상기 제2 데이터 라인들과 연결되는 제2 팬 아웃 라인들을 구비하는 표시 장치.
  16. 제14 항에 있어서,
    상기 제1 코너 벤딩 라인의 내측에 배치되며, 상기 제2 데이터 라인들과 연결되는 제2 팬 아웃 라인들을 구비하는 표시 장치.
  17. 제15 항 또는 제16 항에 있어서,
    상기 제1 팬 아웃 라인들과 상기 제2 팬 아웃 라인들 사이에 배치되는 제1 전원전압 라인을 더 구비하는 표시 패널.
  18. 제17 항에 있어서,
    상기 제1 전원전압 라인은 상기 제1 코너 벤딩 라인의 내측에 배치되는 표시 장치.
  19. 제15 항 또는 제16 항에 있어서,
    상기 평면부의 표시 영역에 배치되며, 상기 제1 데이터 라인들과 교차하는 스캔 라인들; 및
    상기 스캔 라인들에 연결되며, 제1 코너 벤딩 라인의 외측에 배치되는 스테이지들을 포함하는 스캔 구동부를 더 구비하는 표시 패널.
  20. 제19 항에 있어서,
    상기 스테이지들은 상기 제2 팬 아웃 라인들의 외측에 배치되는 표시 패널.
  21. 제19 항에 있어서,
    상기 제1 데이터 라인들, 상기 제2 데이터 라인들, 및 상기 제1 팬 아웃 라인들을 덮는 봉지막을 더 구비하는 표시 패널.
  22. 제21 항에 있어서,
    상기 봉지막은 상기 제1 코너 벤딩 라인의 내측에 배치되는 표시 패널.
  23. 제21 항에 있어서,
    상기 봉지막은 상기 제1 코너 벤딩 라인의 외측에 배치되지 않는 표시 장치.
  24. 표시 패널; 및
    상기 표시 패널의 상부에 배치되는 커버 윈도우를 구비하고,
    상기 표시 패널은,
    평면부, 상기 평면부의 일 측으로부터 연장된 제1 에지부, 상기 평면부의 타 측으로부터 연장된 제2 에지부, 상기 제1 에지부의 일 측으로부터 연장된 제1 측면부, 및 상기 제1 에지부와 상기 제2 에지부 사이에 배치되는 제1 코너부를 포함하는 기판;
    상기 평면부의 표시 영역에 배치되는 제1 데이터 라인들;
    상기 제1 측면부의 표시 영역에 배치되는 제2 데이터 라인들;
    상기 평면부의 비표시 영역에 배치되며, 상기 제1 데이터 라인들과 연결되는 제1 팬 아웃 라인들;
    상기 제1 코너부에 배치되며, 상기 제2 데이터 라인들과 연결되는 제2 팬 아웃 라인들; 및
    상기 제1 데이터 라인들, 상기 제2 데이터 라인들, 및 상기 제1 팬 아웃 라인들을 덮는 봉지막을 구비하는 표시 장치.
  25. 제24 항에 있어서,
    상기 커버 윈도우는 상기 평면부에 대응하는 커버 평면부, 상기 제1 에지부에 대응하는 제1 커버 에지부, 상기 제2 에지부에 대응하는 제2 커버 에지부, 상기 제1 측면부에 대응하는 제1 커버 측면부, 및 상기 제1 코너부에 대응하는 제1 커버 코너부를 포함하는 표시 장치.
  26. 제25 항에 있어서,
    제1 커버 코너부의 폭은 제1 코너부의 폭보다 큰 표시 장치.
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