KR20200136279A - 반도체 패키지 및 이를 포함하는 반도체 장치 - Google Patents

반도체 패키지 및 이를 포함하는 반도체 장치 Download PDF

Info

Publication number
KR20200136279A
KR20200136279A KR1020190062189A KR20190062189A KR20200136279A KR 20200136279 A KR20200136279 A KR 20200136279A KR 1020190062189 A KR1020190062189 A KR 1020190062189A KR 20190062189 A KR20190062189 A KR 20190062189A KR 20200136279 A KR20200136279 A KR 20200136279A
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor
semiconductor package
semiconductor chip
molding member
Prior art date
Application number
KR1020190062189A
Other languages
English (en)
Inventor
이희석
임윤혁
황지수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190062189A priority Critical patent/KR20200136279A/ko
Priority to US16/751,468 priority patent/US20200381400A1/en
Publication of KR20200136279A publication Critical patent/KR20200136279A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/46—Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68354—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support diced chips prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Abstract

본 발명에 따른 반도체 패키지는 제1 기판, 상기 제1 기판을 둘러싸는 제2 기판, 상기 제1 기판은 상기 제2 기판을 관통하는 개구 내에 배치되는 것 및
상기 제1 기판 상의 반도체 칩을 포함할 수 있다. 상기 제1 기판은 상기 개구 내에서 상기 제2 기판으로부터 이격되고, 상기 제1 기판의 두께는 상기 제2 기판의 두께보다 작을 수 있다.

Description

반도체 패키지 및 이를 포함하는 반도체 장치{Semiconductor package and semiconductor device including the same}
본 발명은 반도체 패키지 및 반도체 패키지를 포함하는 반도체 장치에 관한 것으로 보다 상세하게는 플립 칩 볼 그리드 어레이(Flip Chip Ball Grid Array) 반도체 패키지 및 이를 포함하는 반도체 장치에 관한 것이다.
볼 그리드 어레이(BGA)는 기판의 상면 또는 하면에 다수개의 솔더 볼을 부착하여 외부단자에 접촉할 수 있는 패키지 방식이다.
반도체 공정이 미세화되고 있으나, 서버(Server), D-TV 등의 제품과 같이 볼의 개수(Ball Count)가 많은 경우, 여전히 일정 크기 이상의 패키지 사이즈(Package Size)가 요구된다.
이러한 제품들은 워페이지 조절(Warpage Control)을 위해 일정 두께 이상의 기판을 사용하는데, 두꺼운 두께의 기판 사용시 전원 무결성(Power integrity) 및 신호 무결성(Signal integrity) 조절이 어려울 수 있다.
제한된 패키지 두께를 맞추기 위해서 반도체 칩을 얇게 만드는 경우 열 저항이 높아질 수 있다.
본 발명이 해결하고자 하는 과제는 기존의 사이즈가 크고 기판이 두꺼운 FC-BGA의 기계적 강도을 유지하면서 전원 무결성(Power integrity)의 향상 및 확산 열저항(Spreading Theraml Resistance)이 감소된 FC-BGA 반도체 패키지의 구조를 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 이상 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 반도체 패키지는 제1 기판, 상기 제1 기판을 둘러싸는 제2 기판, 상기 제1 기판은 상기 제2 기판을 관통하는 개구 내에 배치되는 것, 및 상기 제1 기판 상의 반도체 칩을 포함하되, 상기 제1 기판은 상기 개구 내에서 상기 제2 기판으로부터 이격되고, 상기 제1 기판의 두께는 상기 제2 기판의 두께보다 작을 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 반도체 패키지 및 상기 제1 반도체 패키지 상의 복수개의 제2 반도체 패키지들을 포함하고, 상기 제1 반도체 패키지는 제1 기판, 상기 제1 기판이 그 내부에 배치되는 개구를 포함하는 제2 기판 및 상기 제1 기판 상의 반도체 칩을 포함하고, 상기 제1 기판의 두께는 상기 제2 기판의 두께보다 작을 수 있다.
본 발명의 다른 일 실시예에 따른 반도체 패키지는 제1 기판, 상기 제1 기판을 둘러싸는 제2 기판, 상기 제1 기판은 상기 제2 기판을 관통하는 개구 내에 배치되는 것, 상기 제1 기판 상의 반도체 칩, 상기 제1 기판 및 상기 반도체 칩 사이에 개재된 복수개의 범프들, 상기 제1 기판 및 상기 제2 기판을 전기적으로 연결하는 복수개의 와이어들, 상기 제1 기판 및 상기 제2 기판을 덮고, 상기 갭을 채우는 몰딩 부재, 상기 제1 기판의 하면 상의 복수개의 제1 솔더볼들 및 상기 제2 기판의 하면 상의 복수개의 제2 솔더볼들을 포함하고, 상기 제1 기판은 상기 개구 내에서 상기 제2 기판으로부터 이격되고, 상기 제1 기판의 두께는 상기 제2 기판의 두께의 반 이하이고, 상기 제1 기판의 하면 및 상기 제2 기판의 하면의 레벨은 동일하고, 상기 제1 기판은 코어리스 기판이고, 상기 제2 기판은 코어를 가질 수 있다.
본 발명에 따른 반도체 패키지를 이용하여, 기계적 강도를 유지하면서도 전원 무결성 향상, 열적 특성이 향상된 반도체 패키지가 제공될 수 있다.
도 1a는 본 발명의 제1 실시예에 따른 반도체 패키지를 나타내는 평면도이다.
도 1b는 도 1a의 I-I'에 따른 단면도이다.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 공정을 나타내는 단면도들이다.
도 3a 내지 도 3d는 본 발명의 제1 실시예에 따른 반도체 패키지의 변형예들이다.
도 4a는 본 발명의 제1 실시예에 따른 반도체 패키지를 포함하는 반도체 장치를 나타난 평면도이다.
도 4b는 도 4a의 I-I'에 따른 단면도이다.
도 4c는 본 발명의 제1 실시예에 따른 반도체 패키지를 포함하는 반도체 장치의 변형예를 나타난 평면도이다.
도 5a는 본 발명의 제2 실시예에 따른 반도체 패키지를 나타내는 평면도이다.
도 5b는 도 5a의 I-I'에 따른 단면도이다.
도 6a 내지 도 6c는 본 발명의 제2 실시예에 따른 반도체 패키지의 제조 공정을 나타내는 단면도들이다.
도 7a 및 도 7b는 본 발명의 제2 실시예에 따른 반도체 패키지의 변형예들이다.
도 8은 본 발명의 제2 실시예에 따른 반도체 패키지의 응용예를 나타낸 단면도이다.
도 9는 본 발명에 따른 패키지의 열 저항 감소 효과를 나타내는 그래프이다.
도 10은 본 발명에 따른 패키지의 전기적 저항 감소 효과를 나타내는 그래프이다.
이하, 도면들을 참조하여 본 발명의 개념에 따른 반도체 패키지 및 그의 제조방법을 설명한다.
도 1a는 본 발명의 제1 실시예에 따른 반도체 패키지를 나타내는 평면도이다. 도 1b는 도 1a의 I-I'에 따른 단면도이다. 도 1a에서, 구성요소들을 보다 명확히 나타내기 위하여 도 1b의 일부 구성요소들은 생략되었다.
도 1a 및 도 1b를 참조하면, 본 발명의 제1 실시예에 따른 반도체 패키지(1000)는 제1 기판(100) 및 제1 기판(100)을 둘러싸는 제2 기판(200)을 포함할 수 있다. 제1 기판(100) 및 제2 기판(200)은 인쇄 회로 기판(PCB)을 포함할 수 있다.
제1 기판(100) 내에는 코어가 배치되지 않거나(코어리스(coreless) 기판), 제1 기판(100)의 중심부에 얇은 두께의 코어(미도시)가 배치될 수 있다. 제1 기판(100)은 유기 물질 또는 실리콘 기반의 기판일 수 있다. 유기 물질은 일 예로 에폭시계 화합물을 포함할 수 있다.
제2 기판(200)은 중심부에 코어(201)를 포함할 수 있다. 코어(201)는 일 예로 유리 섬유(glass fiber)를 포함할 수 있다. 코어(201)의 양 측면에는 금속 패턴(202)이 제공될 수 있다.
제1 기판(100)은 제1 기판(100)의 상면에 평행한 제1 방향(D1)으로의 제1 폭(△100)을 가질 수 있다. 제2 기판(200)은 제1 방향(D1)으로의 제2 폭(△200)을 가질 수 있다. 제2 폭(△200)은 일 예로 40mm일 수 있다. 제1 폭(△100)은 제2 폭(△200)보다 작을 수 있다. 일 예로 제1 폭(△100)은 제2 폭(△200)의 1/3일 수 있다.
제1 기판(100)은 제1 기판(100)의 상면에 수직한 제2 방향(D2)로의 제1 두께(△H1)를 가질 수 있다. 제1 두께(△H1)는 일 예로 수십 ㎛ 에서 수백 ㎛일 수 있다. 제2 기판(200)은 제2 방향(D2)으로의 제2 두께(△H2)를 가질 수 있다. 제2 두께(△H2)는 수백 ㎛에서 수 mm의 범위를 가질 수 있다. 제1 두께(△H1)는 제2 두께(△H2)보다 작을 수 있다. 일 예로 제1 두께(△H1)는 제2 두께(△H2)의 반 이하일 수 있다.
제2 기판(200)내의 코어(201)는 제2 방향(D2)으로의 두께(△C)를 가질 수 있고, 코어(201)의 제2 방향(D2)으로의 두께(△C)는 일 예로 수백 ㎛일 수 있다.
제1 기판(100)의 하면(100L)의 레벨 및 제2 기판(200)의 하면(200L)의 레벨은 동일할 수 있다. 제1 두께(△H1)가 제2 두께(△H2)보다 더 작기 때문에, 제1 기판(100)의 상면(100T)의 레벨은 제2 기판(200)의 상면(200T)의 레벨보다 더 낮을 수 있다.
제1 기판(100) 및 제2 기판(200) 사이에는 갭(gap)(300)이 존재할 수 있다. 갭(300)은 제1 기판(100) 및 제2 기판(200) 사이의 영역으로서, 갭(300)에 의해서 제1 기판(100) 및 제2 기판(200)은 서로 분리될 수 있다.
제1 기판(100)의 하면(100L) 상에는 복수개의 제1 솔더볼들(600a)이 제공될 수 있다. 제1 솔더볼들(600a)은 제1 기판(100)의 하면(100L)에 접촉할 수 있다. 제1 솔더볼들(600a) 각각 및 제1 기판(100) 사이에는 접속 부재(일 예로 패드)가 개재될 수도 있다. 제2 기판(200)의 하면(200L) 상에는 제2 솔더볼들(600b)들이 제공될 수 있다. 제2 솔더볼들(600b)은 제2 기판(200)의 하면(200L)에 접촉할 수 있다. 제2 솔더볼들(600b) 각각 및 제2 기판(200) 사이에는 접속 부재(일 예로 패드)가 개재될 수도 있다.
제1 기판(100) 상에는 반도체 칩(400)이 제공될 수 있다. 반도체 칩(400)은 일 예로 시스템 온 칩(SOC)을 포함할 수 있다. 반도체 칩(400)의 상면(400T)의 레벨은 제2 기판(200)의 상면(200T)의 레벨보다 더 높을 수 있다. 다른 실시예들에 있어서는 반도체 칩(400)의 상면(400T)의 레벨은 제2 기판(200)의 상면(200T)의 레벨과 같거나 더 낮을 수도 있다.
제1 기판(100) 및 반도체 칩(400) 사이에는 복수개의 범프들(401)이 제공될 수 있다. 범프들(401)을 통해서 제1 기판(100) 및 반도체 칩(400)은 전기적으로 연결될 수 있다.
제1 기판(100) 및 제2 기판(200)을 전기적으로 연결하는 복수개의 와이어 본딩들(700)이 제공될 수 있다. 반도체 칩(400)은 제1 기판(100) 및 와이어 본딩(700)을 통해 제2 기판(200)에 전기적으로 연결될 수 있다.
제1 기판(100), 제2 기판(200) 및 반도체 칩(400)을 덮는 몰딩 부재(500)가 제공될 수 있다. 제1 기판(100) 및 제2 기판(200)에 동시에 접촉하는 몰딩 부재(500)에 의해서 제1 기판(100)은 물리적, 기계적으로 제2 기판(200)과 연결될 수 있다. 몰딩 부재(500)는 일 예로 에폭시 수지를 포함할 수 있다 몰딩 부재(500)는 갭(300) 영역을 채울 수 있다. 몰딩 부재(500)가 채워지는 갭(300)의 하부에는 솔더볼들이 배치되지 않을 수 있다.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 공정을 나타내는 단면도들이다. 이하에서 설명하는 것을 제외하면, 도 1a 및 도 1b를 참조하여 상세하게 설명하였으므로, 여기서는 추가적인 설명을 생략한다.
도 2a 및 도 2b를 참조하면 제2 기판(200)의 일부 영역에 개구(OP)가 형성될 수 있다. 개구(OP)가 형성되는 제2 기판(200)의 일부 영역은 일 예로 제2 기판(200)의 중심부일 수 있다. 제2 기판(200) 상에서 제2 기판(200)의 상면(200T) 방향으로 기계적인 펀칭(punching) 또는 레이저 드릴링(laser drilling)을 통해서 개구(OP)가 형성될 수 있다. 일 예로 개구(OP)의 제1 방향(D1)으로의 폭(△OP)은 제2 기판(200)의 제2 폭(△200)의 1/3 일 수 있다.
도 2c를 참조하면, 개구(OP)가 형성된 제2 기판(200)의 하면 상에 캐리어 기판(CR)이 부착될 수 있다. 캐리어 기판(CR)은 캐리어 기판(CR) 상면의 접착층(미도시)을 통해서, 제2 기판(200)의 하면(200L)과 부착되어 제2 기판(200)을 지지할 수 있다.
도 2d를 참조하면, 제1 기판(100)이 제2 기판(200)의 개구(OP) 내에 배치될 수 있다. 제1 기판(100)은 개구(OP)에 의해 노출된 캐리어 기판(CR) 상에 제공될 수 있다. 제1 기판(100)의 하면(100L)은 캐리어 기판(CR)의 상면의 접착층(미도시)을 통해서 캐리어 기판(CR)과 부착될 수 있다. 제1 기판(100)과 제2 기판(200) 사이에 갭(300)이 정의 될 수 있다. 갭(300)은 제1 기판(100)과 제2 기판(200) 사이의 빈 영역으로 개구(OP)의 일부 영역과 중첩될 수 있다.
도 2e를 참조하면, 제1 기판(100) 상에 반도체 칩(400)이 실장될 수 있다. 반도체 칩(400) 및 제1 기판(100) 사이의 범프들(401)의 리플로우 공정에 의해서 반도체 칩(400) 및 제1 기판(100)은 서로 연결될 수 있다.
도 2f를 참조하면 제1 기판(100) 및 제2 기판(200)을 전기적으로 연결시키는 와이어 본딩들(700)들이 형성될 수 있다. 와이어 본딩(700)은 제1 기판(100) 상의 접속 부재(일 예로 패드) 및 제2 기판 (200) 상의 접속 부재(일 예로 패드)와 접촉할 수 있다.
도 2g를 참조하면 제1 기판(100), 제2 기판(200), 반도체 칩(400)을 덮는 몰딩 부재(500)가 형성될 수 있다. 몰딩 부재(500)는 갭(300)을 채울 수 있다.
다시 도 1b를 참조하면 캐리어 기판(CR)이 제거될 수 있다. 용액 처리 및 열처리에 의해서 제1 기판(100)의 하면(100L), 제2 기판(200)의 하면(300L), 갭(300)을 채우는 몰딩 부재(500)의 하면 상에 일부 남아 있는 접착층(미도시)이 제거될 수 있다.
이어서 제1 기판(100) 하부의 접속 부재(일 예로 패드들)와 매칭되는 제1 솔더볼들(600a) 및 제2 기판(200) 하부의 접속 부재(일 예로 패드들)와 매칭되는 제2 솔더볼들(600b)이 형성될 수 있다.
도 3a 내지 도 3d는 본 발명의 제1 실시예에 따른 반도체 패키지의 변형예들이다. 이하에서 설명하는 것을 제외하면, 도 1a 및 도 1b를 참조하여 상세하게 설명하였으므로, 여기서는 추가적인 설명을 생략한다.
도 3a를 참조하면, 본 발명의 제1 실시예에 따른 반도체 패키지의 제1 변형예(1001)는 제1 기판(100) 내에 임베디드(embedded)된 커패시터(100c)를 더 포함할 수 있다. 임베디드(embedded)된 커패시터(100c)는 반도체 칩(400)과 전기적으로 연결될 수 있다.
도 3b를 참조하면, 본 발명의 제1 실시예에 따른 반도체 패키지의 제2 변형예(1002)는, 반도체 칩(400) 상에 열 전도 소재(800a) 및 열전도 소재(800a) 및 몰딩 부재(500)를 덮는 방열판(800b)을 더 포함할 수 있다.
열 전도 소재(800a)는 일 예로 방열 그리스(thermal grease), 방열 필름(thermal sheet/film), 방열 패드(thermal PAD), 및 열 전도성 접착제(160)(thermal Adhesive) 중 적어도 어느 하나를 포함할 수 있다. 방열판(800b)은 구리(Cu), 알루미늄(Al) 또는 합금 등과 같은 금속 재질을 포함할 수 있다. 열 전도 소재(800a)와 방열판(800b)에 의해서 반도체 칩(400)에서 발생하는 열은 효과적으로 외부로 방출될 수 있다.
도 3c를 참조하면, 본 발명의 제1 실시예에 다른 반도체 패키지의 제3 변형예(1003)는 제1 기판(100) 상의 제3 기판(101)을 더 포함할 수 있다. 제3 기판(101)은 제1 기판(100)과 이격되며 제1 기판(100)과 마주보게 배치될 수 있다. 제3 기판(101)의 제2 방향(D2)으로의 제3 폭(△H3)은 제2 기판(200)의 제2 방향(D2)로의 폭(△H2)보다 작을 수 있다.
제3 기판(101)은 실질적으로 제1 기판(100)과 동일할 수 있다. 즉, 제3 기판(101) 또한 코어가 없는(coreless) 유기 물질 기반의 기판이거나, 수십 ㎛ 의 두께의 코어(미도시)를 가지는 유기 물질 기반의 기판일 수 있다.
제1 기판(100) 및 제3 기판(101) 사이에는 복수개의 연결 부재들(102)이 개재될 수 있다. 복수개의 연결 부재(102)는 도전성 물질을 포함하고, 제1 기판(100) 및 제3 기판(101)은 연결 부재들(102)에 의해서 서로 전기적으로 연결될 수 있다.
제1 기판(100) 및 제3 기판(101)의) 사이를 채우는 제1 몰딩 부재(501)가 제공될 수 있다. 제3 기판(101), 제2 기판(200)을 덮고, 제1 몰딩 부재(501) 및 제2 기판(200) 사이를 채우는 제2 몰딩 부재(502)가 제공될 수 있다. 제2 몰딩 부재(502)는 도 1b의 몰딩 부재(500)와 대응될 수 있다. 제1 몰딩 부재(501) 및 제2 몰딩 부재(502)는 일 예로 에폭시 화합물을 포함할 수 있다.
제3 기판(101) 및 제2 기판(200)을 전기적으로 연결하는 복수개의 와이어 본딩들(701)이 제공될 수 있다. 반도체 칩(400)은 제1 기판(100), 연결 부재(102), 제3 기판(101) 및 와이어 본딩들(701)을 통해 제2 기판(200)과 전기적으로 연결될 수 있다. 제2 몰딩 부재(502) 상에는 방열판(800b)이 제공될 수 있다. 방열판(800b)에 의해서 반도체 칩(400)에서 발생하는 열은 효과적으로 외부로 방출될 수 있다.
도 3d를 참조하면, 본 발명의 제1 실시예에 다른 반도체 패키지의 제4 변형예(1004)는 제1 기판(100) 상에 복수개의 반도체 칩들(400a, 400b, 400c)을 포함할 수 있다. 일 예로 복수개의 반도체 칩들(400a, 400b, 400c)은 제1 반도체 칩(400a), 제1 반도체 칩(400a) 상의 제2 반도체 칩(400b), 제2 반도체 칩(400b) 상의 제3 반도체 칩(400c)을 포함할 수 있다. 각 반도체 칩들(400a, 400b, 400c) 사이에는 접착층(미도시)이 개재될 수 있다.
제1 반도체 칩(400a)은 제1 반도체 칩(400a)의 하면에 접촉하는 복수개의 범프들(401)을 통해서 제1 기판(100)과 전기적으로 연결될 수 있다.
제2 반도체 칩(400b)은 제1 와이어 본딩들(700a)을 통해서 제1 기판(100)과 전기적으로 연결될 수 있다. 제3 반도체 칩(400c)은 제2 와이어 본딩들(700b)을 통해서 제1 기판(100)과 전기적으로 연결될 수 있다. 제1 기판(100)은 제3 와이어 본딩들(700c)을 통해서 제2 기판(200)과 전기적으로 연결될 수 있다.
제2 기판(200), 복수개의 반도체 칩들(400a, 400b, 400c), 제1 기판(100)을 덮는 몰딩 부재(500)가 제공될 수 있다. 몰딩 부재(500) 상에 방열판(800b)이 제공될 수 있다. 방열판(800b)에 의해서 반도체 칩(400)에서 발생하는 열은 효과적으로 외부로 방출될 수 있다.
도 4a는 본 발명의 제1 실시예에 따른 반도체 패키지를 포함하는 반도체 장치를 나타난 평면도이다. 도 4b는 도 4a의 I-I'에 따른 단면도이다. 구성요소들을 보다 명확히 나타내기 위하여 도 4a에서 도 4b의 일부 구성요소들은 도시되지 않았다. 이하에서 설명하는 것을 제외하면, 도 1a 및 도 1b를 참조하여 상세하게 설명하였으므로, 여기서는 추가적인 설명을 생략한다.
도 4a 및 도 4b를 참조하면, 본 발명의 제1 실시예에 따른 반도체 패키지를 포함하는 반도체 장치(1500)는 제1 반도체 패키지(PK1) 및 제1 반도체 패키지(PK1) 상의 복수개의 제2 반도체 패키지들(PK2)을 포함할 수 있다.
평면적 관점에서, 제1 반도체 패키지(PK1)는 제1 기판(100)과 제2 기판(200)의 위치관계, 몰딩 부재(500)가 덮이는 영역을 제외하고는 도 1b의 반도체 패키지(1000)와 실질적으로 동일할 수 있다.
평면적 관점에서, 제1 반도체 패키지(PK1)의 제1 기판(100) 및 제2 기판(200)의 각 변은 서로 평행하지 않을 수 있다. 즉, 제1 기판(100)의 각 변들은 제2 기판(200)의 각 변들과 회전각을 가질 수 있다. 일 예로 제1 기판(100)의 일 대각선은 제2 기판(200)의 2개의 대각선과 하나는 평행하고 하나는 수직한 관계일 수 있다.
몰딩 부재(500)는 반도체 칩(400), 제1 기판(100)을 덮고, 갭(300)을 채울 수 있다. 몰딩 부재(500)는 제2 기판(200)의 상면의 일부를 덮을 수 있다.
몰딩 부재(500)가 덮이지 않은 제2 기판(200)의 상면 상에는 제1 기판(100) 상의 반도체 칩(400)과 다른 기능을 하는 제2 반도체 패키지들(PK2)이 제공될 수 있다. 일 예로 반도체 칩(400)은 시스템 온 칩(SOC)을 포함할 수 있고, 제2 반도체 패키지들(PK2)은 메모리 반도체 패키지(일 예로 DRAM Package)를 포함할 수 있다.
제2 반도체 패키지들(PK2)은 반도체 칩(400)을 사이에 두고 서로 이격되게 배치될 수 있다. 제2 반도체 패키지들(PK2)은 제2 기판(200)의 외곽부에 배치됨으로써, 일 예로 총 4개가 배치될 수 있다.
제2 반도체 패키지들(PK2)은 제2 기판(200) 상의 복수개의 범프들(16)을 통하여 제1 반도체 패키지(PK1)와 전기적으로 연결될 수 있다.
도 4c는 본 발명의 제1 실시예에 따른 반도체 패키지를 포함하는 반도체 장치의 변형예를 나타낸 평면도이다. 이하에서 설명하는 것을 제외하면, 도 4a 및 도 4b를 참조하여 상세하게 설명하였으므로, 여기서는 추가적인 설명을 생략한다.
도 4c를 참조하면, 본 발명의 제1 실시예에 따른 반도체 패키지를 포함하는 반도체 장치의 변형예(1501)는 제1 반도체 패키지(PK1)의 제1 기판(100), 갭(300) 및 제2 기판(200)의 위치관계, 제2 반도체 패키지들(PK2)의 수를 제외하고는 도 4a 및 도 4b를 참조하여 설명한 반도체 장치(1500)와 실질적으로 동일하다.
평면적 관점에서, 제1 기판(100) 및 제2 기판(200)의 마주보는 각 변은 서로 평행할 수 있다. 제1 기판(100)은 제2 기판(200)의 중심부에 또는 제2 기판(200)의 중심부로부터 제2 반도체 패키지들(PK2)과 좀 먼 방향으로 더 떨어져서 배치될 수 있다. 갭(300) 또한 제2 기판(200)의 중심부에 또는 제2 기판(200)의 중심부로부터 제2 반도체 패키지들(PK2)과 좀 먼 방향으로 더 떨어져서 배치될 수 있다.
제2 기판(200)의 상면 상에는 제1 기판(100) 상의 반도체 칩(400)과 다른 기능을 하는 제2 반도체 패키지들(PK2)이 제공될 수 있다. 제2 반도체 패키지들(PK2)은 일 예로 일렬로 반도체 칩(400)의 일 측에서 일렬로 배열 될 수 있다. 도 4c는 2개의 제2 반도체 패키지들(PK2)이 반도체 칩(400)의 일 측에서 일렬로 배열되는 것을 도시하나, 본 발명의 개념은 이에 한정되지 않는다.
도 5a는 본 발명의 제2 실시예에 따른 반도체 패키지를 나타내는 평면도이다. 도 5b는 도 5a의 I-I'에 따른 단면도이다. 도 5a에서, 구성요소들을 보다 명확히 나타내기 위하여 도 5b의 일부 구성요소들은 생략되었다.
이하에서 설명하는 것을 제외하면, 도 1a 및 도 1b를 참조하여 상세하게 설명하였으므로, 여기서는 추가적인 설명을 생략한다.
도 5a 및 도 5b를 참조하면, 본 발명의 제2 실시예에 따른 반도체 패키지(2000)는 내부 패키지(IPK), 재배선층(900), 제2 기판(200) 및 제2 몰딩 부재(502)를 포함할 수 있다.
내부 패키지(IPK)는 제1 기판(100), 반도체 칩(400), 범프들(401), 제1 몰딩 부재(501)를 포함할 수 있다. 반도체 칩(400)은 범프들(401)을 사이에 두고 제1 기판(100) 상에 배치될 수 있다. 제1 몰딩 부재(501)는 제1 기판(100) 및 반도체 칩(400)을 덮을 수 있다. 제1 몰딩 부재(501)는 일 예로 에폭시 물질을 포함할 수 있다.
제2 몰딩 부재(502)는 제2 기판(200), 제1 몰딩 부재(501)를 덮고, 갭(300)을 채울 수 있다. 제2 몰딩 부재(502)는 일 예로 에폭시 물질을 포함할 수 있다.
제1 기판(100)의 하면(100L) 및 제2 기판(200)의 하면(200L) 상에는 재배선층(900)이 제공될 수 있다. 재배선층(900)은 2개 이하의 절연층들(미도시) 및 절연층들(미도시) 사이에 개재된 금속 패턴(미도시)을 포함할 수 있다. 재배선층(900)의 제2 방향(D2)으로의 제4 폭(△H4)은 수십 ㎛일 수 있다.
재배선층(900)의 상면은 제1 기판(100)의 하면(100L) 및 제2 기판(200)의 하면(200L)과 접촉할 수 있다. 재배선층(900)을 통하여 제1 기판(100) 및 제2 기판(200)은 전기적으로 연결될 수 있다.
재배선층(900)의 하면 상에는 제3 솔더볼들(600c), 제4 솔더볼들(600d)이 배치될 수 있다. 제3 솔더볼들(600c)은 제1 기판(100)과 제2 방향(D)으로 중첩될 수 있고, 제4 솔더볼들(600d)은 제2 기판(200)과 제2 방향(D)으로 중첩될 수 있다.
제3 솔더볼들(600c) 및 제4 솔더볼들(600d)은 재배선층(900)의 하면에 접촉할 수 있다. 제3 솔더볼들(600c) 각각 및 재배선층(900) 사이에는 접속 부재(일 예로 패드)가 개재될 수도 있다. 제4 솔더볼들(600d) 각각 및 재배선층(900) 사이에는 접속 부재(일 예로 패드)가 개재될 수도 있다.
도 6a 내지 도 6d는 본 발명의 제2 실시예에 따른 반도체 패키지의 제조 공정을 나타내는 단면도들이다.
먼저, 도 2c를 참조하여 설명한 바와 같이, 개구(OP)가 형성된 제2 기판(200)의 하면 상에 캐리어 기판(CR)이 부착될 수 있다. 캐리어 기판(CR)은 캐리어 기판(CR) 상면의 접착층(미도시)을 통해서, 제2 기판(200)의 하면(200L)과 부착되어 제2 기판(200)을 지지할 수 있다.
도 6a를 참조하면 내부 패키지(IPK)가 개구(OP) 내에 배치될 수 있다. 내부 패키지(IPK)는 개구(OP)에 의해 노출된 캐리어 기판(CR) 상에 제공될 수 있다. 제1 기판(100)의 하면(100L)은 캐리어 기판(CR)의 상면의 접착층(미도시)을 통해서 캐리어 기판(CR)과 부착될 수 있다. 내부 패키지(IPK)와 제2 기판(200) 사이에 갭(300)이 정의 될 수 있다. 갭(300)은 내부 패키지(IPK)와 제2 기판(200) 사이의 빈 영역으로 개구(OP)의 일부 영역과 중첩될 수 있다.
도 6b를 참조하면, 캐리어 기판(CR) 상에 제2 몰딩 부재(502)가 형성될 수 있다. 제2 몰딩 부재(502)는 제2 기판(200) 및 내부 패키지(IPK)를 덮을 수 있다. 제2 몰딩 부재(502)는 갭(300)을 채울 수 있다.
도 6c를 참조하면, 캐리어 기판(CR)이 제거될 수 있다. 용액 처리 및 열처리에 의해서 제1 기판(100)의 하면(100L), 갭(300) 영역의 몰딩 부재(500)의 하면, 제2 기판(200)의 하면(200L) 상에 일부 남아 있는 접착층(미도시)이 제거될 수 있다.
이어서 제1 기판(100)의 하면(100L), 갭(300) 영역의 몰딩 부재(500)의 하면, 제2 기판(200)의 하면(200L) 상에 재배선층(900)이 형성될 수 있다.
다시 도 5b를 참조하면, 재배선층(900)의 하면 상에는 복수개의 솔더볼들(600c, 600d)이 형성될 수 있다. 제3 솔더볼들(600c) 및 제4 솔더볼들(600d)은 재배선층(900)의 하면과 접촉할 수 있다. 제3 솔더볼들(600c)은 제1 기판(100)과 제2 방향(D)으로 중첩될 수 있고, 제4 솔더볼들(600d)은 제2 기판(200)과 제2 방향(D)으로 중첩될 수 있다.
도 7a 및 도 7b는 본 발명의 제2 실시예에 따른 반도체 패키지의 변형예들이다. 이하에서 설명하는 것을 제외하면, 도 5a 및 도 5b를 참조하여 상세하게 설명하였으므로, 여기서는 추가적인 설명을 생략한다.
도 7a를 참조하면, 본 발명의 제2 실시예에 따른 반도체 패키지의 제1 변형예(2001)는 제2 몰딩 부재(502)를 덮는 방열판(800b)을 더 포함할 수 있다. 방열판(800b)에 의해서 반도체 칩(400)에서 발생하는 열은 효과적으로 외부로 방출될 수 있다.
도 7b를 참조하면, 본 발명의 제2 실시예에 따른 반도체 패키지의 제2 변형예(2002)는 복수개의 반도체 칩들(400a, 400b, 400c)을 포함하는 내부 패키지(IPK)를 포함할 수 있다. 일 예로 복수개의 반도체 칩들(400a, 400b, 400c)은 제1 기판(100)상의 제1 반도체 칩(400a), 제1 반도체 칩(400a) 상의 제2 반도체 칩(400b) 및 제2 반도체 칩(400b) 상의 제3 반도체 칩(400c)을 포함할 수 있다. 각 반도체 칩들(400a, 400b, 400c)사이에는 접착층(미도시)가 개재될 수 있다.
제1 반도체 칩(400a) 및 제1 기판(100) 사이의 복수개의 범프들(401)을 통해서 제1 반도체 칩(400a)은 제1 기판(100)과 전기적으로 연결될 수 있다. 제3 반도체 칩(400c)은 제2 와이어 본딩(700b)을 통해서 제1 기판(100)과 전기적으로 연결될 수 있다. 제1 기판(100)은 재배선층(900)을 통해서 제2 기판(200)과 전기적으로 연결될 수 있다.
제1 몰딩 부재(501)는 복수개의 반도체 칩들(400a, 400b, 400c) 및 제1 기판(100)을 덮을 수 있다. 제2 몰딩 부재(502)는 제2 기판(200), 내부 패키지(IPK), 갭(300)을 덮을 수 있다. 제2 몰딩 부재(502) 상에 방열판(800b)이 제공될 수 있다.
도 8은 본 발명의 제2 실시예에 따른 반도체 패키지를 포함하는 반도체 장치를 나타낸 단면도이다. 이하에서 설명하는 것을 제외하면, 도 5a 및 도 5b를 참조하여 상세하게 설명하였으므로, 여기서는 추가적인 설명을 생략한다.
도 8을 참조하면, 제2 실시예에 따른 반도체 패키지를 포함하는 반도체 장치(2500)는 내부 패키지(IPK), 내부 패키지(IPK)를 포함하는 제3 반도체 패키지(PK3), 제3 반도체 패키지(PK3) 상의 복수개의 제4 반도체 패키지들(PK4)을 포함할 수 있다.
내부 패키지(IPK)는 제1 기판(100) 및 제1 기판(100)과 마주하는 제3 기판(101)을 포함할 수 있다. 제3 기판(101)은 제1 기판(100) 상에 이격되어 배치되며 제1 기판(100)과 마주 보게 배치될 수 있다. 제3 기판(101)은 실질적으로 제1 기판(100)과 동일할 수 있다. 즉, 제3 기판(101) 또한 코어가 없는(coreless) 유기 물질 기반의 기판이거나, 수십 ㎛ 의 두께의 코어(미도시)를 가지는 유기 물질 기반의 기판일 수 있다.
제1 기판(100) 및 제3 기판(101) 사이에는 복수개의 연결 부재들(102)이 개재될 수 있다. 복수개의 연결 부재(102)는 도전성 물질을 포함하고, 제1 기판(100) 및 제3 기판(101)은 연결 부재들(102)에 의해서 서로 전기적으로 연결될 수 있다.
제1 기판(100) 및 제3 기판(101)의 사이를 채우는 제1 몰딩 부재(501)가 제공될 수 있다.
제3 반도체 패키지(PK3)는 제2 기판(200), 제1 재배선층(901), 제2 재배선층(902), 복수개의 솔더볼들(600c, 600d), 제2 몰딩 부재(502)를 포함할 수 있다.
제2 기판(200)은 갭(300)을 사이에 두고 내부 패키지(IPK)를 둘러쌀 수 있다. 내부 패키지(IPK)의 하면 및 제2 기판(200)의 하면 상에는 제1 재배선층(901)이 제공될 수 있다. 제1 재배선층(901)의 상면은 제1 기판(100)의 하면 및 제2 기판(200)의 하면에 접촉할 수 있다. 내부 패키지(IPK)의 상면 및 제2 기판(200) 의 상면 상에는 제2 재배선층(902)이 제공될 수 있다. 제2 재배선층(902)의 하면은 제3 기판(101)의 상면 및 제2 기판(200)의 상면과 접촉할 수 있다.
복수개의 솔더볼들(600c, 600d)은 제1 재배선층(901) 하면 상에 배치될 수 있다. 제3 솔더볼들(600c)은 제1 기판(100)과 제2 방향(D)으로 중첩되도록 배치될 수 있다. 제4 솔더볼들(600d)은 제2 기판(200)과 제2 방향(D)으로 중첩되도록 배치될 수 있다.
내부 패키지(IPK) 및 제2 기판(200) 사이의 공간을 채우는 제2 몰딩 부재(502)가 제공될 수 있다. 내부 패키지(IPK) 및 제2 기판(200)에 동시에 접촉하는 제2 몰딩 부재(502)에 의해 내부 패키지(IPK) 및 제2 기판(200)은 서로 물리적으로 연결될 수 있다.
제4 반도체 패키지들(PK4)은 제2 재배선층(902) 상에 배치될 수 있다. 제4 반도체 패키지들(PK4)은 제3 반도체 패키지(PK3)와 다른 기능을 하는 반도체 패키지들일 수 있다.
일 예로 제3 반도체 패키지(PK3)는 시스템 온 칩(SOC)을 포함하는 반도체 패키지일 수 있고, 제4 반도체 패키지들(PK4)은 메모리 칩(일 예로 DRAM)을 포함하는 반도체 패키지일 수 있다.
도 9는 본 발명에 따른 패키지의 패키지 높이 변화에 따른 열 저항(Resistance junction ambient, Rja)의 감소 효과를 나타내는 그래프이다.
실험예 1은 본 발명의 제1 실시예에 따른 반도체 패키지의 제2 변형예와 같이(도 3b 참조) 얇은 두께의 제1 기판 및 두꺼운 두께의 제2 기판을 포함하는 FC-BGA를 기준으로 실험하였다. 비교예 1은 실험예 1의 제2 기판과 동일한 두꺼운 두께의 단일 기판을 포함하는 FC-BGA를 기준으로 실험하였다.
실험예 1 및 비교예 1의 전체 패키지 크기는 같게 실험되었고, 실험예 1의 경우 반도체 칩의 두께는 비교예 1보다 더 두껍게 조절되었다. 솔더볼의 크기, 방열판의 높이, 열전달 소재의 두께 등의 다른 요소들은 모두 같게 실험하였다.
도 9를 참조하여, 실험예 1 및 비교예 1을 비교해 보면, 실험예 1의 열저항(온도/전력(℃/W))이 더 우수함을 알 수 있다. 또한 패키지 높이의 감소에도 불구하고 더 열저항 값의 변화 폭이 더 작음을 알 수 있다.
도 10은 본 발명에 따른 패키지의 전기적 저항 감소 효과를 나타낸 그래프이다.
실험예 1 은 본 발명의 제1 실시예에 따른 반도체 패키지와 같이 얇은 두께의 제1 기판 및 두꺼운 두께의 제2 기판을 포함하는 FC-BGA를 기준으로 실험하였다(도 1b 참조).
실험예 2는 본 발명의 제1 실시예의 변형예와 같이 제1 기판 내에 임베디드된 커패시터를 포함하는 FC-BGA를 기준으로 실험하였다(도 3a 참조).
비교예 1은 복수개의 기판들을 사용하지 않고, 실험예 1의 제2 기판과 동일한 두꺼운 두께의 하나의 기판을 포함하는 FC-BGA를 기준으로 실험하였다.
실험예 1 및 비교예 1을 비교하면 본 발명에 따른 반도체 패키지는 실험 주파수 영역 범위에서 비교예 1에 비하여 저항 특성(Self impedance of PDN)이 좋은 것을 알 수 있다. 더 나아가 실험예 2의 값을 보면, 제1 기판 내에 임베디드된 커패시터가 있는 경우, 저항 특성이 더 좋아짐을 알 수 있다.
본 발명에 따르면 반도체 칩 아래쪽의 제1 기판이 코어가 없거나(coreless) 코어가 얇음으로써 제1 기판의 두께가 제2 기판의 두께보다 작을 수 있다. 이에 따라, 전체 패키지의 두께는 유지시키면서도, 반도체 칩의 두께를 증가시킴으로써 확산 열저항 감소와 같은 열적 특성이 개선될 수 있다. 또한 반도체 칩 아래쪽의 기판에는 파워 비아(power via)가 분포하게 되는데 얇은 두께의 기판의 경우 비아(via)의 길이가 짧아져서 투입 전압 손실(insertion loss) 의 감소, 신호 혼선(cross talk)의 감소의 효과가 있다.
제2 기판의 경우 두껍고 강도가 좋은데, 몰딩 부재에 의해서 제1 기판은 물리적, 기계적으로 제2 기판과 연결되기 때문에 FC-BGA의 워페이지(warpage) 등에 대해서 기계적 강도가 유지할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 기판
200: 제2 기판
300: 갭
400: 반도체 칩
500: 몰딩 부재

Claims (10)

  1. 제1 기판;
    상기 제1 기판을 둘러싸는 제2 기판, 상기 제1 기판은 상기 제2 기판을 관통하는 개구 내에 배치되는 것; 및
    상기 제1 기판 상의 반도체 칩을 포함하되,
    상기 제1 기판은 상기 개구 내에서 상기 제2 기판으로부터 이격되고,
    상기 제1 기판의 두께는 상기 제2 기판의 두께보다 작은 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 기판은 코어리스(coreless) 기판이고,
    상기 제2 기판은 수백 ㎛의 폭을 가지는 코어를 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 기판은 유기 물질을 기반으로 하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 제1 기판의 하면과 상기 제2 기판의 하면은 동일한 레벨에 위치하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 기판 및 상기 제2 기판을 덮고, 상기 제1 기판과 상기 제2 기판 사이의 갭(gap)을 채우는 몰딩 부재;
    상기 제1 기판의 하면과 접촉하는 복수개의 제1 솔더볼들; 및
    상기 제2 기판의 하면에 접촉하는 복수개의 제2 솔더볼들을 더 포함하고,
    상기 갭의 하부에는 솔더볼들이 배치되지 않는 반도체 패키지.
  6. 제5항에 있어서,
    상기 제1 기판 및 상기 제2 기판을 전기적으로 연결하는 복수개의 와이어 본딩들을 더 포함하는 반도체 패키지.
  7. 제1 반도체 패키지 및
    상기 제1 반도체 패키지 상의 복수개의 제2 반도체 패키지들을 포함하고,
    상기 제1 반도체 패키지는:
    제1 기판;
    상기 제1 기판이 그 내부에 배치되는 개구를 포함하는 제2 기판; 및
    상기 제1 기판 상의 반도체 칩을 포함하고,
    상기 제1 기판의 두께는 상기 제2 기판의 두께보다 작은 반도체 장치.
  8. 제7항에 있어서,
    몰딩 부재;
    상기 제1 기판의 하면 상의 복수개의 제1 솔더볼들; 및
    상기 제2 기판의 하면 상의 복수개의 제2 솔더볼들을 더 포함하고,
    상기 몰딩 부재는 제2 기판의 상면의 일부, 상기 반도체 칩 및 상기 제1 기판을 덮고,
    상기 몰딩 부재는 상기 개구 중 상기 제1 기판 및 상기 제2 기판 사이의 영역을 채우는 반도체 장치.
  9. 제7항에 있어서,
    상기 반도체 칩을 사이에 두고 상기 제1 기판의 상면에 수직한 방향으로 상기 제1 기판과 마주하는 제3 기판;
    상기 제1 기판 및 상기 제3 기판 사이에 개재되고, 상기 제1 기판 및 상기 제3 기판을 전기적으로 연결하는 연결 부재;
    상기 제1 기판의 하면 및 상기 제2 기판의 하면 상의 제1 재배선층; 및
    상기 제3 기판의 상면 및 상기 제2 기판의 상면 상의 제2 재배선층을 더 포함하는 반도체 장치.
  10. 제1 기판;
    상기 제1 기판을 둘러싸는 제2 기판, 상기 제1 기판은 상기 제2 기판을 관통하는 개구 내에 배치되는 것;
    상기 제1 기판 상의 반도체 칩;
    상기 제1 기판 및 상기 반도체 칩 사이에 개재된 복수개의 범프들;
    상기 제1 기판 및 상기 제2 기판을 전기적으로 연결하는 복수개의 와이어들;
    상기 제1 기판 및 상기 제2 기판을 덮고, 상기 갭을 채우는 몰딩 부재;
    상기 제1 기판의 하면 상의 복수개의 제1 솔더볼들; 및
    상기 제2 기판의 하면 상의 복수개의 제2 솔더볼들을 포함하고,
    상기 제1 기판은 상기 개구 내에서 상기 제2 기판으로부터 이격되고,
    상기 제1 기판의 두께는 상기 제2 기판의 두께의 반 이하이고,
    상기 제1 기판의 하면 및 상기 제2 기판의 하면의 레벨은 동일하고,
    상기 제1 기판은 코어리스 기판이고, 상기 제2 기판은 코어를 가지는 반도체 패키지.
KR1020190062189A 2019-05-27 2019-05-27 반도체 패키지 및 이를 포함하는 반도체 장치 KR20200136279A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020190062189A KR20200136279A (ko) 2019-05-27 2019-05-27 반도체 패키지 및 이를 포함하는 반도체 장치
US16/751,468 US20200381400A1 (en) 2019-05-27 2020-01-24 Semiconductor package and semiconductor device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190062189A KR20200136279A (ko) 2019-05-27 2019-05-27 반도체 패키지 및 이를 포함하는 반도체 장치

Publications (1)

Publication Number Publication Date
KR20200136279A true KR20200136279A (ko) 2020-12-07

Family

ID=73550379

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190062189A KR20200136279A (ko) 2019-05-27 2019-05-27 반도체 패키지 및 이를 포함하는 반도체 장치

Country Status (2)

Country Link
US (1) US20200381400A1 (ko)
KR (1) KR20200136279A (ko)

Also Published As

Publication number Publication date
US20200381400A1 (en) 2020-12-03

Similar Documents

Publication Publication Date Title
US10453802B2 (en) Semiconductor package structure, semiconductor device and method for manufacturing the same
US7656015B2 (en) Packaging substrate having heat-dissipating structure
US10566320B2 (en) Method for fabricating electronic package
KR101634067B1 (ko) 반도체 패키지 및 그 제조방법
US7960827B1 (en) Thermal via heat spreader package and method
US7719104B2 (en) Circuit board structure with embedded semiconductor chip and method for fabricating the same
US8633598B1 (en) Underfill contacting stacking balls package fabrication method and structure
US9496210B1 (en) Stackable package and method
US20110156226A1 (en) Interposer and semiconductor device
KR102327548B1 (ko) 반도체 패키지
US7786571B2 (en) Heat-conductive package structure
KR101069499B1 (ko) 반도체 디바이스 및 그 제조 방법
KR20070045929A (ko) 전자 부품 내장 기판 및 그 제조 방법
TW201537719A (zh) 堆疊型半導體封裝
CN111081649A (zh) 半导体封装
KR20200140654A (ko) 반도체 패키지 및 그 제조 방법
KR20170093277A (ko) 센서 패키지 및 이의 제조 방법
TW201838136A (zh) 電子封裝件及其承載結構與製法
US20210057380A1 (en) Semiconductor package
US11133284B2 (en) Semiconductor package device
KR20200136279A (ko) 반도체 패키지 및 이를 포함하는 반도체 장치
KR102540829B1 (ko) 반도체 패키지, 반도체 패키지 제조방법 및 재배선 구조체 제조방법
US7190056B2 (en) Thermally enhanced component interposer: finger and net structures
TWI423405B (zh) 具載板之封裝結構
KR20180004062A (ko) 센서 패키지 및 이의 제조 방법