KR20200128128A - 전자 부품용 테이프, 및 전자 부품의 가공 방법 - Google Patents

전자 부품용 테이프, 및 전자 부품의 가공 방법 Download PDF

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Abstract

높이가 큰 범프를 갖는 반도체 웨이퍼에 대해서도 충분히 추종시킬 수 있음과 함께, 반도체 웨이퍼 연삭면에 딤플이 발생하는 것을 방지할 수 있는 전자 부품용 테이프, 및 전자 부품의 가공 방법을 제공한다.
본원 발명에 의한 전자 부품용 테이프(1)는 적어도 1층의 수지층(3)을 갖고,
수지층(3)은, 저장 탄성률이 60℃ 내지 80℃ 중 어느 온도에 있어서 10000 내지 200000㎩이고, 용융 유속이 10 내지 200g/10min인 것을 특징으로 한다.

Description

전자 부품용 테이프, 및 전자 부품의 가공 방법
본 발명은 전자 부품용 테이프, 및 전자 부품의 가공 방법에 관한 것이다. 더 상세하게는, 주로 반도체 웨이퍼의 박막 연삭 공정에 적용할 수 있는 전자 부품용 테이프와, 이 전자 부품용 테이프를 이용한 전자 부품의 가공 방법에 관한 것이다.
반도체 웨이퍼의 제조 공정에 있어서는, 패턴 형성 후의 반도체 웨이퍼는 통상, 그 두께를 얇게 하기 위하여 반도체 웨이퍼 이면에 이면 연삭 가공, 에칭 등의 처리를 실시한다. 이때, 반도체 웨이퍼 표면의 패턴을 보호할 목적으로 해당 패턴면에 반도체 웨이퍼 표면 보호용 테이프가 첩부된다. 반도체 웨이퍼 표면 보호용 테이프는 일반적으로, 기재 필름에 점착제층이 적층되어 이루어지며, 반도체 웨이퍼의 이면에 점착제층을 첩부하여 이용하게끔 되어 있다(예를 들어 특허문헌 1 참조).
근년, 휴대 전화나 퍼스널 컴퓨터 등의 소형화, 고기능화에 수반하여, 종래의 반도체 칩의 접속 방법인 와이어 본딩에 비해 공간 절약하여 실장 가능한 플립 칩 실장이 개발되어 있다. 플립 칩 실장은, 반도체 칩 표면과 기판을 전기적으로 접속할 때, 반도체 웨이퍼 표면에 형성된 볼 형상이나 원주 형상의 범프에 의하여 접속한다. 이와 같은 범프는, 종래에는 높이(두께)가 100㎛ 이하인 것이 주류였지만, 한층 더한 반도체 칩의 소형화의 요구에 대하여 접합 신뢰성을 확보하기 위하여, 높이(두께)가 200㎛를 초과하는 범프를 재배선하는 WLCSP(Wafer Level Chip Size ㎩ckage) 등이 제안되어 있다.
종래의 반도체 웨이퍼 표면 보호용 테이프를 이용하여 상기와 같은 웨이퍼의 이면 연삭을 행하는 경우, 높이가 있는 범프 때문에 반도체 웨이퍼 표면 보호용 테이프는 웨이퍼 표면에 충분히 밀착하여 보유 지지할 수 없다. 그렇게 되면, 반도체 웨이퍼 표면 보호용 테이프와 웨이퍼의 간극으로부터, 연삭 시에 분사되는 절삭수와 실리콘의 연삭 부스러기가 침입하여, 웨이퍼 표면을 오염시키는 시페이지라 칭해지는 현상이 발생한다.
그래서, 반도체 웨이퍼 표면의 요철에 반도체 웨이퍼 표면 보호용 테이프를 추종시키기 위하여, 기재 필름과 점착제층 사이에 저장 탄성률이 1×104 내지 1×106㎩인 중간층을 마련한 반도체 웨이퍼 표면 보호용 테이프가 제안되어 있다(예를 들어 특허문헌 2 참조). 또한 기재 필름과 점착제층 사이에 JIS-A 경도가 10 내지 55, 두께가 25 내지 400㎛인 열가소성 수지 중간층을 마련한 반도체 웨이퍼 표면 보호용 테이프도 제안되어 있다(예를 들어 특허문헌 3, 4 참조).
일본 특허 공개 제2000-8010호 공보 일본 특허 공개 제2014-17336호 공보 일본 특허 제4054113호 공보 일본 특허 제3773358호 공보
그러나 상술한 특허문헌에 기재된 반도체 웨이퍼 표면 보호용 테이프에서는, 반도체 웨이퍼 표면 보호용 테이프가 반도체 웨이퍼 표면의 요철에 추종한 결과, 반도체 웨이퍼 표면 보호용 테이프의 표면에 요철이 생기고, 그 상태에서 반도체 웨이퍼를 연삭하면, 그 요철이 반도체 웨이퍼 연삭면에 전사되는 딤플이 발생한다. 반도체 웨이퍼 연삭면에 딤플이 발생하면, 연삭 후의 반도체 웨이퍼의 두께 정밀도(TTV: total thickness variation)가 악화된다는 문제가 있다.
그래서 본 발명은, 높이가 큰 범프를 갖는 반도체 웨이퍼에 대해서도 충분히 추종시킬 수 있음과 함께, 반도체 웨이퍼 연삭면에 딤플이 발생하는 것을 방지할 수 있는 전자 부품용 테이프, 및 전자 부품의 가공 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위하여 본원 발명에 의한 전자 부품용 테이프는, 적어도 1층의 수지층을 갖고, 상기 수지층은, 저장 탄성률이 60℃ 내지 80℃ 중 어느 온도에 있어서 10000 내지 200000㎩이고, 용융 유속이 10 내지 200g/10min인 것을 특징으로 한다.
또한 상기 전자 부품용 테이프는, 상기 수지층의 분자량 분포 Mw/Mn이 1.0 내지 3.0인 것이 바람직하다.
상기 전자 부품용 테이프는, 10㎛ 이상의 단차가 마련되어 있는 반도체 웨이퍼의 회로 형성면에 50 내지 100℃의 온도에서 첩합되는 것이 바람직하다.
상기 전자 부품용 테이프는, 상기 반도체 웨이퍼에 첩합된 후, 상기 반도체 웨이퍼의 사이즈에 맞추어 절단되는 것이 바람직하다.
또한 상기 과제를 해결하기 위하여 본원 발명에 의한 전자 부품의 가공 방법은, 10㎛ 이상의 단차가 마련되어 있는 반도체 웨이퍼의 회로 형성면에 상기 전자 부품용 테이프를 50 내지 100℃의 온도에서 첩합하는 첩합 공정과, 상기 첩합 공정 후에, 상기 반도체 웨이퍼의 회로 형성면과는 반대측의 면을 연삭하는 연삭 공정을 갖는 것을 특징으로 한다.
상기 전자 부품의 가공 방법은, 상기 첩합 공정 후에, 상기 전자 부품용 테이프를 상기 반도체 웨이퍼의 사이즈에 맞추어 절단하는 절단 공정을 갖고, 상기 절단 공정 후에 상기 연삭 공정을 실시하는 것이 바람직하다.
본 발명에 따른 전자 부품용 테이프에 따르면, 높이가 큰 범프를 갖는 반도체 웨이퍼에 대해서도 충분히 추종시킬 수 있음과 함께, 반도체 웨이퍼 연삭면에 딤플이 발생하는 것을 방지할 수 있다.
도 1은 본 발명의 실시 형태에 따른 전자 부품용 테이프의 구조를 모식적으로 도시하는 단면도이다.
도 2는 본 발명의 실시 형태에 따른 전자 부품용 테이프의 사용예를 모식적으로 설명하기 위한 설명도이다.
이하에, 본 발명의 실시 형태를 도면에 기초하여 상세히 설명한다. 도 1은, 본 발명의 실시 형태에 따른 전자 부품용 테이프(1)의 구조를 모식적으로 도시하는 단면도이다.
도 1에 도시한 바와 같이, 본 실시 형태에 따른 전자 부품용 테이프(1)는 기재 필름(2)을 갖고 있으며, 기재 필름(2)의 적어도 편면측에는 수지층(3)이 마련되어 있다. 수지층(3)의 상면에는 점착제층(4)이 마련되어 있고, 점착제층(4)의 상면에는, 표면이 이형 처리된 박리 필름(5)의 이형 처리면이 점착제층(4)측으로 오도록 적층되어 있다. 또한 본 실시 형태에 있어서는 박리 필름이 마련되어 있지만, 박리 필름(5)은 반드시 마련할 필요는 없다.
이하, 본 실시 형태의 전자 부품용 테이프(1)의 각 구성 요소에 대하여 상세히 설명한다.
(기재 필름(2))
본 발명의 전자 부품용 테이프(1)의 기재 필름(2)으로서, 공지된 플라스틱, 고무 등을 이용할 수 있다. 기재 필름(2)은, 특히 점착제층(4)에 방사선 경화성의 조성물을 사용하는 경우에는, 그 조성물이 경화되는 파장의 방사선의 투과성이 좋은 것을 선택하는 것이 좋다. 또한 여기서 방사선이란, 예를 들어 자외선과 같은 광, 혹은 레이저 광 또는 전자선과 같은 전리성 방사선을 총칭하여 이르는 것이며, 이하, 이들을 총칭하여 방사선이라 한다.
이와 같은 기재 필름(2)으로서 선택할 수 있는 수지의 예로서는, 고밀도 폴리에틸렌(HDPE), 저밀도 폴리에틸렌(LDPE), 폴리프로필렌(PP), 에틸렌-아세트산비닐 공중합체(EVA), 에틸렌아크릴산 공중합체나 에틸렌메타크릴산 공중합체와 그것들의 금속 가교체(아이오노머) 등의 폴리올레핀류나, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리부틸렌테레프탈레이트(PBT) 등의 폴리에스테르류, 또한 아크릴 수지를 가교시켜서 필름 형상으로 한 것을 사용할 수 있다. 각각의 수지는 단독으로 단층 기재로서 사용해도 되고, 수지를 조합하여 혼합하거나 상이한 수지의 복층 구성으로 해도 된다. 또한 전자 부품용 테이프(1)를 인식·식별하기 위한 착색용 안료 등을 배합하는 등, 물성에 영향을 미치지 않는 범위에서 첨가물을 첨가해도 된다.
기재 필름(2)은, 전자 부품용 테이프(1)로서의 핸들링성이나 반도체 웨이퍼(6)의 박막 연삭 시의 휨 억제를 위하여 25℃에 있어서의 인장 탄성률이 0.01 내지 10㎬이 바람직하고, 0.1 내지 5㎬이 더욱 바람직하다.
또한 기재 필름(2)이 최표면인 경우에는, 전자 부품용 테이프(1)의 가열 첩합이나 반도체 웨이퍼(6)의 연마 등에 의한 가공 열에 견딜 것이 요구됨과 함께, 전자 부품용 테이프(1)의 박리 시에 테이프 배면에 히트 시일 필름을 가열 압착하고 박리하는 공정에 이용되는 경우에는 융점이 70 내지 170℃인 것이 바람직하고, 90 내지 140℃이면 더욱 바람직하다.
기재 필름(2)의 두께는 특별히 한정되는 것은 아니며 적절히 설정해도 되지만, 10 내지 300㎛, 나아가 25 내지 100㎛가 바람직하다.
상기 기재 필름(2)의 제조 방법은 특별히 한정되지 않는다. 캘린더법, T 다이 압출법, 인플레이션법 등등 종래의 방법을 이용할 수 있다. 또한 독립적으로 제막한 필름과 다른 필름을 접착제 등으로 첩합하여 기재 필름으로 할 수도 있다.
기재 필름(2)의 수지층(3)이 마련되는 측의 표면에는, 수지층(3)과의 밀착성을 향상시키기 위하여 코로나 처리나, 프라이머층을 마련하는 등의 처리를 적절히 실시해도 된다. 또한 기재 필름(2)의 수지층(3)이 마련되지 않는 측의 표면을 엠보스 가공 혹은 활제 코팅하는 것도 바람직하며, 이것에 의하여 본 발명의 전자 부품용 테이프(1)의 보관 시의 블로킹 방지 등의 효과를 얻을 수 있다.
전자 부품용 테이프(1)의 박리 시에 테이프 배면에 히트 시일 필름을 가열 압착하고 박리하는 공정에 이용되는 경우에는, 기재 필름(2)의 수지층(3)이 마련되지 않는 측의 표면에 히트 시일과 접착성을 갖는 코트나 수지층을 마련하는 것도 바람직하다. 이들 히트 시일층의 융점은 70 내지 170℃인 것이 바람직하고, 90 내지 140℃인 것이 더욱 바람직하다. 특히 기재 필름(2)으로서 PET 등의 고융점 재료를 이용한 경우에는 히트 시일층이 유효하다.
(수지층(3))
수지층(3)을 구성하는 수지로서는, 저장 탄성률이 60℃ 내지 80℃ 중 어느 온도에 있어서, 더욱 바람직하게는 70℃의 온도에 있어서 10000 내지 200000㎩이고, 용융 유속이 10 내지 200g/10min이면 특별히 한정되지 않으며, 공지된 수지를 이용할 수 있다.
수지층(3)으로서 선택할 수 있는 수지의 예로서는, 폴리에틸렌, 에틸렌-아세트산비닐 공중합체, 에틸렌-아크릴산에틸 공중합체, 에틸렌-아크릴산메틸 공중합체, 에틸렌-아크릴산 공중합체, 아이오노머 등의 α-올레핀의 단독 중합체 또는 공중합체를 들 수 있다. 각각의 수지는 단독으로 단층으로서 사용해도 되고, 이들의 수지를 조합하여 혼합하거나 상이한 수지의 복층 구성으로 해도 된다.
수지층(3)은, 저장 탄성률이 60℃ 내지 80℃ 중 어느 온도에 있어서 10000 내지 200000㎩이고, 용융 유속이 10 내지 200g/10min이다. 저장 탄성률이 60℃ 내지 80℃ 중 어느 온도에 있어서도 10000㎩ 미만이면 가열 첩합에 의하여 지나치게 변형되기 때문에, 전자 부품용 테이프(1)의 두께 정밀도가 나빠지는 것이나, 반도체 웨이퍼(6)의 측면으로 수지층(3)이 비어져 나옴으로써, 반도체 웨이퍼(6) 측면을 따라 전자 부품용 테이프(1)를 커트할 때 버나 응어리로 되어 반도체 웨이퍼(6)를 오염시킨다. 수지층(3)의 절단 부분에 버 등이 발생하면, 반도체 웨이퍼(6)의 이면을 연삭 또는 연마하였을 때 버 등이 가공면에 말려들어가서 반도체 웨이퍼(6)에 에지 크랙이 생기거나 균열을 생기게 하거나 한다. 또한 반도체 웨이퍼(6)의 드라이 폴리시 등의 연마 시에 가공에 의한 마찰열로 60℃를 초과하는 일도 있어서, 반도체 웨이퍼(6)의 파손이나 두께 정밀도 불량으로 될 것으로 생각된다. 또한 전자 부품용 테이프(1)의 수송이나 보관에 있어서 고온 시에는 60℃를 초과하는 일도 있어서, 전자 부품용 테이프(1)의 단부가 연화되어, 전자 부품용 테이프(1)를 두루마리 형상으로 하여 수송이나 보관한 경우에 단부에서의 오부착이나, 연화된 수지에 의한 주변 오염도 생각된다.
저장 탄성률이 60℃ 내지 80℃ 중 어느 온도에 있어서도 200000㎩을 초과하면, 전자 부품용 테이프(1)가 반도체 웨이퍼(6) 표면의 요철(61)에 충분히 추종하지 못하여 연삭수의 침입이나 연삭 시의 반도체 웨이퍼 파손으로 이어진다.
수지층(3)의 저장 탄성률은, 바람직하게는 70℃에 있어서 10000 내지 200000㎩이고, 보다 바람직하게는 70℃에 있어서 30000 내지 160000㎩이다.
수지층(3)은, 용융 유속이 10g/10min 미만이면, 전자 부품용 테이프(1)가 반도체 웨이퍼(6) 표면의 요철(61)에 추종하였을 때 전자 부품용 테이프(1)의 표면에 요철이 생겨서, 반도체 웨이퍼(6)를 연삭하면 딤플이 발생하여 연삭 후의 반도체 웨이퍼(6)의 두께 정밀도가 악화되는 것이나, 전자 부품용 테이프(1)의 배면과 진공 흡착하였을 때 누설되어, 흡착할 수 없을 것이 생각된다. 용융 유속이 200g/10min을 초과하면, 수지층(3)의 제막 시나 전자 부품용 테이프(1)의 첩합 후의 두께 정밀도가 나빠진다. 용융 유속은, 바람직하게는 15 내지 70이고, 더욱 바람직하게는 30 내지 70이다.
본 발명에서는, 용융 유속(MFR)은 JlS K7210에 준거하여 측정하며, 190℃, 2.16㎏ 하중 하에서 10분 간당 유출되는 수지의 질량(g/10분)이다.
수지층(3)의 60 내지 80℃의 저장 탄성률은, 예를 들어 수지의 밀도나 코모노머 공중합체의 경우에는 코모노머 함유 비율로 조정하는 것이 가능하다. 에틸렌-아세트산비닐 공중합체, 에틸렌-메틸아크릴레이트 공중합체, 에틸렌-부틸아크릴레이트의 경우에는 코모노머 함유율 10 내지 50질량%가 바람직하고, 25 내지 45%이 더욱 바람직하다. α-올레핀의 경우에는 밀도가 0.87 내지 0.93인 것이 바람직하고, 0.88 내지 0.90이 더욱 바람직하다.
수지층(3)의 용융 유속은, 예를 들어 수지의 분자량으로 조정이 가능하며, 중량 평균 분자량이 10000 내지 200000이 바람직하고, 40000 내지 80000이 더욱 바람직하다.
수지층(3)의 분자량 분포 Mw/Mn은 1.0 내지 3.0인 것이 바람직하다. 분자량 분포 Mw/Mn이 3.0 초과이면 가열 첩합에 의하여 지나치게 변형되기 때문에, 전자 부품용 테이프(1)의 두께 정밀도가 나빠지는 것이나, 반도체 웨이퍼(6)의 측면으로 수지층(3)이 비어져 나옴으로써, 반도체 웨이퍼(6) 측면을 따라 전자 부품용 테이프(1)를 커트할 때 버나 응어리로 되어서 반도체 웨이퍼(6)를 오염시킨다. 수지층(3)의 절단 부분에 버 등이 발생하면, 반도체 웨이퍼(6)의 이면을 연삭 또는 연마하였을 때 버 등이 가공면에 말려들어가서 반도체 웨이퍼(6)에 에지 크랙이 생기거나 균열을 생기게 하거나 한다. 분자량 분포 Mw/Mn은 이론상 1.0 초과이다.
분자량 분포(Mw/Mn)는 중량 평균 분자량(Mw)과 수 평균 분자량(Mn)의 비이다. 중량 평균 분자량(Mw) 및 수 평균 분자량(Mn)은 겔 투과 크로마토그래피(GPC)법에 의하여 폴리스티렌 환산 분자량으로서 측정된다. 구체적으로는, 중량 평균 분자량(Mw) 및 수 평균 분자량(Mn)은, (메트)아크릴 폴리머를 테트라히드로푸란(THF)에 의하여 50배 희석하여 얻어진 희석액을 필터로 여과하고, 얻어진 여과액을 이용하여 GPC법에 의하여 폴리스티렌 환산 분자량으로서 측정된다.
수지층(3)에는 필요에 따라 안정제, 활제, 산화 방지제, 안료, 가소제 등을 함유하고 있어도 된다. 그러나 첨가제의 종류, 함유량에 따라서는 점착제층이나 반도체 웨이퍼가 오염되는 일도 있기 때문에, 그 경우에는 수지층(3)과 점착제층 사이에 배리어층을 마련하면 된다.
수지층(3)의 두께는 30 내지 500㎛가 바람직하고, 80 내지 300㎛가 더욱 바람직하다.
수지층(3)의 적층 방법은 특별히 제한되는 것은 아니지만, 예를 들어 T 다이 압출기로 필름 형상으로 압출 성형하면서 미리 준비해 둔 기재 필름(2)과 라미네이트하는 방법, 기재 필름(2)과 기재 필름(3)을 각각 제막하여 드라이 라미네이트나 열 라미네이트하는 방법이나, 기재 필름(2)과 수지층(3)을 공압출에 의하여 동시에 제막하는 방법 등을 들 수 있다. 공압출의 방법은, T 다이 압출법 외에 인플레이션법 등을 들 수 있다.
(점착제층(4))
점착제층(4)을 구성하는 점착제 조성물은 특별히 제한되는 것이 아니며 종래의 것을 이용할 수 있지만, (메트)아크릴산에스테르를 구성 성분으로 하는 단독 중합체나, (메트)아크릴산에스테르를 구성 성분으로서 갖는 공중합체를 들 수 있다. 아크릴산에스테르를 구성 성분으로서 포함하는 중합체를 구성하는 단량체 성분으로서는, 예를 들어 메틸, 에틸, n-프로필, 이소프로필, n-부틸, t-부틸, 이소부틸, 아밀, 이소아밀, 헥실, 헵틸, 시클로헥실, 2-에틸헥실, 옥틸, 이소옥틸, 노닐, 이소노닐, 데실, 이소데실, 운데실, 라우릴, 트리데실, 테트라데실, 스테아릴, 옥타데실 및 도데실 등의, 탄소수 30 이하, 바람직하게는 탄소수 4 내지 18의 직쇄 또는 분지의 알킬기를 갖는 알킬아크릴레이트 또는 알킬메타크릴레이트를 들 수 있다. 이들 알킬(메트)아크릴레이트는 단독으로 이용해도 되고 2종 이상을 병용해도 된다.
상기 이외의 아크릴 수지 중의 구성 성분으로서는 이하의 단량체를 포함할 수 있다. 예를 들어 아크릴산, 메타크릴산, 카르복시에틸(메트)아크릴레이트, 카르복시펜틸(메트)아크릴레이트, 이타콘산, 말레산, 푸마르산 및 크로톤산 등의 카르복실기 함유 모노머, 무수 말레산이나 무수 이타콘산 등의 산 무수물 모노머, (메트)아크릴산2-히드록시에틸, (메트)아크릴산2-히드록시프로필, (메트)아크릴산4-히드록시부틸, (메트)아크릴산6-히드록시헥실, (메트)아크릴산8-히드록시옥틸, (메트)아크릴산10-히드록시데실, (메트)아크릴산12-히드록시라우릴 및 (4-히드록시메틸시클로헥실)메틸(메트)아크릴레이트 등의 히드록실기 함유 모노머, 스티렌술폰산, 알릴술폰산, 2-(메트)아크릴아미드-2-메틸프로판술폰산, (메트)아크릴아미드프로판술폰산, 술포프로필(메트)아크릴레이트 및 (메트)아크릴로일옥시나프탈렌술폰산 등의 술폰산기 함유 모노머, 2-히드록시에틸아크릴로일포스페이트 등의 인산기 함유 모노머, (메트)아크릴아미드, (메트)아크릴산N-히드록시메틸아미드, (메트)아크릴산알킬아미노알킬에스테르(예를 들어 디메틸아미노에틸메타크릴레이트, t-부틸아미노에틸메타크릴레이트 등), N-비닐피롤리돈, 아크릴로일모르폴린, 아세트산비닐, 스티렌, 아크릴로니트릴 등을 들 수 있다. 이들 모노머 성분은 단독으로 이용해도 되고 2종 이상을 병용해도 된다.
또한 아크릴 수지로서는 구성 성분으로서 이하의 다관능성 단량체를 포함할 수 있다. 그 예로서는 헥산디올디(메트)아크릴레이트, (폴리)에틸렌글리콜디(메트)아크릴레이트, (폴리)프로필렌글리콜디(메트)아크릴레이트, 네오펜틸글리콜디(메트)아크릴레이트, 펜타에리트리톨디(메트)아크릴레이트, 트리메틸올프로판트리(메트)아크릴레이트, 테트라메틸올메탄테트라(메트)아크릴레이트, 펜타에리트리톨트리(메트)아크릴레이트, 펜타에리트리톨테트라(메트)아크릴레이트, 디펜타에리트리톨모노히드록시펜타(메트)아크릴레이트, 디펜타에리트리톨헥사(메트)아크릴레이트, 에폭시(메트)아크릴레이트, 폴리에스테르(메트)아크릴레이트 및 우레탄(메트)아크릴레이트 등을 들 수 있다. 이들 다관능성 단량체는 단독으로 이용해도 되고 2종 이상을 병용해도 된다.
아크릴산에스테르로서는 아크릴산에틸, 아크릴산부틸, 아크릴산2-에틸헥실, 아크릴산글리시딜, 아크릴산2-히드록시에틸 등을 들 수 있다. 또한 상기 아크릴산에스테르를, 예를 들어 메타크릴산에스테르로 대체한 것 등의 아크릴계 폴리머와 경화제를 이용하여 이루어지는 것을 사용할 수 있다.
경화제로서는, 일본 특허 공개 제2007-146104호 공보에 기재된 경화제를 사용할 수 있다. 예를 들어 1,3-비스(N,N-디글리시딜아미노메틸)시클로헥산, 1,3-비스(N,N-디글리시딜아미노메틸)톨루엔, 1,3-비스(N,N-디글리시딜아미노메틸)벤젠, N,N,N,N'-테트라글리시딜-m-크실렌디아민 등의, 분자 중에 2개 이상의 에폭시기를 갖는 에폭시 화합물, 2,4-톨릴렌디이소시아네이트, 2,6-톨릴렌디이소시아네이트, 1,3-크실릴렌디이소시아네이트, 1,4-크실렌디이소시아네이트, 디페닐메탄-4,4'-디이소시아네이트 등의, 분자 중에 2개 이상의 이소시아네이트기를 갖는 이소시아네이트계 화합물, 테트라메틸올-트리-β-아지리디닐프로피오네이트, 트리메틸올-트리-β-아지리디닐프로피오네이트, 트리메틸올프로판-트리-β-아지리디닐프로피오네이트, 트리메틸올프로판-트리-β-(2-메틸아지리딘)프로피오네이트 등의, 분자 중에 2개 이상의 아지리디닐기를 갖는 아지리딘계 화합물 등을 들 수 있다. 경화제의 함유량은 원하는 점착력이나 저장 탄성률에 따라 조정하면 되며, 상기 중합체 100질량부에 대하여 0.01 내지 10질량부가 바람직하고, 더욱 바람직하게는 0.1 내지 5질량부이다.
상기와 같은 점착제층(4) 중에 광중합성 화합물 및 광중합 개시제를 포함시킴으로써, 자외선을 조사함으로써 경화시켜서 점착제층(4)은 점착력을 저하시킬 수 있다. 이와 같은 광중합성 화합물로서는, 예를 들어 일본 특허 공개 소60-196956호 공보 및 일본 특허 공개 소60-223139호 공보에 개시되어 있는, 광 조사에 의하여 3차원 망 형상화할 수 있는, 분자 내에 광중합성 탄소-탄소 이중 결합을 적어도 2개 이상 갖는 저분자량 화합물이 널리 이용된다.
구체적으로는 트리메틸올프로판트리아크릴레이트, 펜타에리트리톨트리아크릴레이트, 펜타에리트리톨테트라아크릴레이트, 디펜타에리트리톨모노히드록시펜타아크릴레이트, 디펜타에리트리톨헥사아크릴레이트 혹은 1,4-부틸렌글리콜디아크릴레이트, 1,6-헥산디올디아크릴레이트, 폴리에틸렌글리콜디아크릴레이트, 시판 중인 올리고에스테르아크릴레이트 등이 이용된다.
광중합 개시제로서는, 일본 특허 공개 제2007-146104호 또는 일본 특허 공개 제2004-186429호 공보에 기재된 광중합 개시제를 사용할 수 있다. 이소프로필벤조인에테르, 이소부틸벤조인에테르, 벤조페논, 미힐러케톤, 클로로티오크산톤, 벤질메틸케탈, α-히드록시시클로헥실페닐케톤, 2-히드록시메틸페닐프로판 등을 병용할 수 있다.
점착제층(4)으로서, 중합체 중에 광중합성 탄소-탄소 이중 결합을 갖는 중합체, 광중합 개시제 및 경화제를 포함하는 수지 조성물을 이용하여 이루어지는 광중합성 점착제를 이용할 수 있다. 중합체 중에 탄소-탄소 이중 결합을 갖는 중합체로서는, 측쇄에 탄소 원자수가 4 내지 12, 더욱 바람직하게는 탄소 원자수 8인 알킬기를 갖는 (메트)아크릴산에스테르 등의 단량체나 공중합성 개질 단량체를 1종 또는 2종 이상을 임의의 방법으로 단독 중합 또는 공중합한 (메트)아크릴계 중합체가 바람직하다.
그 외에, 점착제층(4)을 구성하는 점착제 조성물에는, 필요에 따라 점착 부여제, 점착 조정제, 계면 활성제 등, 혹은 기타 개질제 등을 배합할 수 있다. 또한 무기 화합물 필러를 적절히 첨가해도 된다.
점착제층(4)은, 예를 들어 점착제 조성물을 박리 필름(5) 상에 도포, 건조시키고 수지층(3)에 전사함으로써 형성할 수 있다. 본 발명에 있어서 점착제층(4)의 두께는, 바람직하게는 1 내지 130㎛, 보다 바람직하게는 1 내지 40㎛, 더욱 바람직하게는 1 내지 20㎛이다. 본 발명에 있어서의 점착제층(4)의 역할은, 주로 반도체 웨이퍼(6) 표면에 대한 점착성 및 박리성의 확보이다. 점착제층(4)이 두꺼우면, 그 저장 탄성률에 따라서는 반도체 웨이퍼(6)에 대한 추종성을 방해하는 것이나, 반도체 웨이퍼(6)에 대한 접착제 잔여물의 요인으로 될 가능성이 있다.
점착제층(4)과 수지층(3)의 합계 두께는 반도체 웨이퍼(6) 표면의 요철 높이 이상인 것이 바람직하다. 수지층(3) 단독의 두께가 반도체 웨이퍼(6) 표면의 요철 높이의 1.0 내지 2.0배인 것이 더욱 바람직하다.
(박리 필름(5))
또한 전자 부품용 테이프(1)에는 박리 필름(5)이 점착제층(4) 상에 마련되어 있어도 된다. 박리 필름(5)은 세퍼레이터나 박리층, 박리 라이너라고도 칭해지며, 점착제층(4)을 보호한다는 목적을 위하여, 또한 점착제를 평활하게 한다는 목적을 위하여 마련된다. 박리 필름(5)의 구성 재료로서는 폴리에틸렌, 폴리프로필렌, 폴리에틸렌테레프탈레이트 등의 합성 수지 필름이나 종이 등을 들 수 있다. 박리 필름(5)의 표면에는, 점착제층(4)으로부터의 박리성을 높이기 위하여 필요에 따라 실리콘 처리, 장쇄 알킬 처리, 불소 처리 등의 박리 처리가 실시되어 있어도 된다. 또한 필요에 따라, 점착제층(4)이 환경 자외선 등 의도치 않은 자외선의 폭로에 의하여 반응해 버리지 않도록 자외선 방지 처리를 실시하는 것도 바람직하다. 박리 필름(5)의 두께는 통상 10 내지 100㎛, 바람직하게는 25 내지 50㎛ 정도이다.
<사용 방법>
다음으로, 본 발명의 전자 부품용 테이프(1)의 사용 방법, 즉, 반도체 웨이퍼(6)의 가공 방법에 대하여 설명한다.
구체적으로는 먼저, 도 2의 (A)에 도시한 바와 같이, 전자 부품용 테이프(1)의 박리 필름(5)을 점착제층(4)으로부터 박리하고, 도 2의 (B)에 도시한 바와 같이, 반도체 웨이퍼(6)의 회로 패턴면(표면)에, 점착제층(4)이 첩합면으로 되도록 전자 부품용 테이프(1)를 첩합하는 첩합 공정이 실시된다. 이때, 50 내지 100℃의 온도에서 가열하여 첩합하는 것이 바람직하고, 60 내지 80℃의 온도에서 가열하여 첩합하는 것이 보다 바람직하다. 이것에 의하여 전자 부품용 테이프(1)는 반도체 웨이퍼(6) 표면의 요철(61)에 충분히 추종한다. 또한 수지층(3)의 유동성에 의하여 반도체 웨이퍼(6) 표면의 요철(61)이 흡수되어서 전자 부품용 테이프(1)의 표면에는 요철을 억제할 수 있다. 또한 나중에 전자 부품용 테이프(1)를 반도체 웨이퍼(6)의 측면을 따라 절단할 때, 커트 버나 응어리를 억제하고 절단할 수 있다. 첩합 시의 가열은, 반도체 웨이퍼(6)를 보유 지지하는 척 테이블이나 첩합 롤러의 가온에 의하여 실시된다.
첩합 공정 후, 척 테이블에 보유 지지된 상태에서, 첩합기에 부속되어 있는 커터 날에 의하여 반도체 웨이퍼(6)의 측면을 따라 전자 부품용 테이프(1)를 절단하는 절단 공정이 실시된다. 커트성을 높이기 위하여 커터 날이 70 내지 150℃ 정도로 가열되는 일도 있다.
전자 부품용 테이프(1)는, 회로 형성면에 형성되어 있는 범프 등의 요철(61)면의 고저 차, 즉, 회로 형성면의 단차가 10㎛ 이상인 것에 적합하게 이용되고, 단차가 100㎛ 이상인 것에 더욱 적합하게 이용되며, 단차가 180㎛ 이상인 것에 특히 적합하게 이용된다.
그 후, 도 2의 (C)에 도시한 바와 같이, 반도체 웨이퍼(6)의 이면, 즉, 회로 패턴이 없는 면측을, 반도체 웨이퍼(6)의 두께가 소정의 두께, 예를 들어 10 내지 200㎛로 되기까지 연삭기(7)에 의하여 연삭하는 연삭 공정이 실시된다. 그 후, 마무리로 드라이 폴리시 등의 연마 공정을 실시해도 된다. 이때, 전자 부품용 테이프(1)는 반도체 웨이퍼(6) 표면의 요철(61)에 충분히 추종하고 있기 때문에 시페이지를 억제할 수 있다. 또한 전자 부품용 테이프(1)의 표면의 요철이 억제되기 때문에, 반도체 웨이퍼(6)의 이면에는 연삭기(7)로부터의 힘이 균일하게 걸려서 반도체 웨이퍼(6)가 두께 정밀도 높게 연삭·연마되고 딤플도 억제된다.
그 후, 전자 부품용 테이프(1)가 광중합성인 경우에는, 에너지선을 조사하여 점착제층(4)의 점착력을 저하시키고 반도체 웨이퍼(6)로부터 전자 부품용 테이프(1)를 박리한다. 또한 에너지선을 조사한 후 전자 부품용 테이프(1)를 박리하기 전에, 반도체 웨이퍼(6)의 회로 패턴이 없는 연삭·연마한 면측에 다이싱·다이 본딩 필름(도시 생략)을 첩합해도 된다.
또한 본 실시 형태에 있어서는 수지층의 상면에 점착제층(4)을 마련하도록 하였지만, 점착제층(4)을 마련할 필요가 없으면 마련하지 않아도 된다. 이 경우, 수지층에 직접 반도체 웨이퍼(6)를 첩합하여 반도체 웨이퍼(6)의 이면을 연삭·연마하고, 연삭·연마가 종료된 후, 반도체 웨이퍼(6)로부터 전자 부품용 테이프(1)를 박리한다.
또한 본 실시 형태에 있어서는, 전자 부품용 테이프(1)를 반도체 웨이퍼(6)의 연삭·연마에 사용하는 예에 대하여 설명하였지만 이에 한정되지 않으며, 표면에 요철을 갖는 전자 부품의 다이싱이나 반송용 등의 표면 보호의 용도에 이용할 수 있다. 전자 부품으로서는 반도체 웨이퍼(6) 외에, 예를 들어 단차가 200㎛ 정도인 요철을 표면에 갖는 유리나, 높이 200㎛ 정도의 범프를 갖는 패키지 등을 들 수 있다.
<실시예>
이하, 본 발명을 실시예에 기초하여 더 상세히 설명하지만, 본 발명은 이들 실시예에 한정되는 것은 아니다.
〔점착제층 조성물의 조제〕
[점착제층 조성물 A]
2-에틸헥실아크릴레이트 80질량부, 2-히드록시아크릴레이트 15질량부, 메타크릴산 5질량부로 이루어지는 공중합체 100질량부에 대하여 코로네이트 L(상품명, 닛폰 폴리우레탄 고교 가부시키가이샤 제조) 1.0질량부를 첨가하고 혼합하여 점착제 조성물 A를 얻었다.
〔수지층을 구성하는 수지의 준비〕
[수지 B1]
수지 B1로서, 부틸아크릴레이트 함유율이 30%, 중량 평균 분자량이 100000인 에틸렌-부틸아크릴레이트 공중합체(EBA)를 준비하였다. 수지 B1의 70℃에 있어서의 저장 탄성률은 9.0×104㎩, MFR은 30g/10min, 분자량 분포는 5.8이었다.
[수지 B2]
수지 B2로서, 아세트산비닐 함유율이 40%, 중량 평균 분자량이 40000인 에틸렌-아세트산비닐 공중합체(EVA)를 준비하였다. 수지 B2의 70℃에 있어서의 저장 탄성률은 3.7×104㎩, MFR은 70g/10min, 분자량 분포는 6.5였다.
[수지 B3]
수지 B3으로서, 밀도가 0.89, 중량 평균 분자량이 40000인 α 올레핀 수지를 준비하였다. 수지 B3의 70℃에 있어서의 저장 탄성률은 1.6×105㎩, MFR은 40g/10min, 분자량 분포는 2.4였다.
[수지 B4]
수지 B4로서, 밀도가 0.88, 중량 평균 분자량이 35000인 α 올레핀 수지를 준비하였다. 수지 B4의 70℃에 있어서의 저장 탄성률은 1.0×105㎩, MFR은 15g/10min, 분자량 분포는 1.8이었다.
[수지 B5]
수지 B5로서, 밀도가 0.90, 중량 평균 분자량이 40000인 α 올레핀 수지를 준비하였다. 수지 B5의 70℃에 있어서의 저장 탄성률은 2.2×105㎩, MFR은 40g/10min, 분자량 분포는 2.0이었다.
[수지 B6]
수지 B6으로서, 메틸아크릴레이트 함유율이 22%, 중량 평균 분자량이 200000인 에틸렌-메틸아크릴레이트 공중합체(EMA)를 준비하였다. 수지 B6의 70℃에 있어서의 저장 탄성률은 1.2×105㎩, MFR은 8g/10min, 분자량 분포는 7.1이었다.
[수지 B7]
수지 B7로서, 밀도가 0.90, 중량 평균 분자량이 300000인 α 올레핀 수지를 준비하였다. 수지 B5의 70℃에 있어서의 저장 탄성률은 3.3×105㎩, MFR은 18g/10min, 분자량 분포는 2.1이었다.
〔전자 부품용 테이프의 제작〕
[실시예 1]
기재 필름으로서의 두께 50㎛의 폴리에틸렌테레프탈레이트(PET) 필름 상에 수지 B1을 두께 300㎛로 압출하여 수지층을 형성하고, 수지층측에 코로나 처리를 실시하였다. 다음으로, 두께 40㎛의 폴리에틸렌테레프탈레이트(PET)의 세퍼레이터 상에, 건조 후의 막 두께가 20㎛로 되도록 점착제 조성물 A를 도포하고 건조시켜서 점착제층을 얻었다. 그 후, 점착제층을 상기 수지층면과 첩합하고 전사하여, 두께 370㎛의 실시예 1에 따른 전자 부품용 테이프를 얻었다.
[실시예 2]
기재 필름으로서의 두께 50㎛의 폴리에틸렌테레프탈레이트(PET) 필름 상에 수지 B2를 두께 300㎛로 압출하여 수지층을 형성하고, 수지층측에 코로나 처리를 실시하였다. 다음으로, 두께 40㎛의 폴리에틸렌테레프탈레이트(PET)의 세퍼레이터 상에, 건조 후의 막 두께가 20㎛로 되도록 점착제 조성물 A를 도포하고 건조시켜서 점착제층을 얻었다. 그 후, 점착제층을 상기 수지층면과 첩합하고 전사하여, 두께 370㎛의 실시예 2에 따른 전자 부품용 테이프를 얻었다.
[실시예 3]
기재 필름으로서의 두께 50㎛의 폴리에틸렌테레프탈레이트(PET) 필름 상에 수지 B3을 두께 300㎛로 압출하여 수지층을 형성하고, 수지층측에 코로나 처리를 실시하였다. 다음으로, 두께 40㎛의 폴리에틸렌테레프탈레이트(PET)의 세퍼레이터 상에, 건조 후의 막 두께가 20㎛로 되도록 점착제 조성물 A를 도포하고 건조시켜서 점착제층을 얻었다. 그 후, 점착제층을 상기 수지층면과 첩합하고 전사하여, 두께 370㎛의 실시예 3에 따른 전자 부품용 테이프를 얻었다.
[실시예 4]
기재 필름으로서의 두께 50㎛의 폴리에틸렌테레프탈레이트(PET) 필름 상에 수지 B4를 두께 300㎛로 압출하여 수지층을 형성하고, 수지층측에 코로나 처리를 실시하였다. 다음으로, 두께 40㎛의 폴리에틸렌테레프탈레이트(PET)의 세퍼레이터 상에, 건조 후의 막 두께가 20㎛로 되도록 점착제 조성물 A를 도포하고 건조시켜서 점착제층을 얻었다. 그 후, 점착제층을 상기 수지층면과 첩합하고 전사하여, 두께 370㎛의 실시예 4에 따른 전자 부품용 테이프를 얻었다.
[비교예 1]
기재 필름으로서의 두께 50㎛의 폴리에틸렌테레프탈레이트(PET) 필름 상에 수지 B5를 두께 300㎛로 압출하여 수지층을 형성하고, 수지층측에 코로나 처리를 실시하였다. 다음으로, 두께 40㎛의 폴리에틸렌테레프탈레이트(PET)의 세퍼레이터 상에, 건조 후의 막 두께가 20㎛로 되도록 점착제 조성물 A를 도포하고 건조시켜서 점착제층을 얻었다. 그 후, 점착제층을 상기 수지층면과 첩합하고 전사하여, 두께 370㎛의 비교예 1에 따른 전자 부품용 테이프를 얻었다.
[비교예 2]
기재 필름으로서의 두께 50㎛의 폴리에틸렌테레프탈레이트(PET) 필름 상에 수지 B6을 두께 300㎛로 압출하여 수지층을 형성하고, 수지층측에 코로나 처리를 실시하였다. 다음으로, 두께 40㎛의 폴리에틸렌테레프탈레이트(PET)의 세퍼레이터 상에, 건조 후의 막 두께가 20㎛로 되도록 점착제 조성물 A를 도포하고 건조시켜서 점착제층을 얻었다. 그 후, 점착제층을 상기 수지층면과 첩합하고 전사하여, 두께 370㎛의 비교예 2에 따른 전자 부품용 테이프를 얻었다.
[비교예 3]
기재 필름으로서의 두께 50㎛의 폴리에틸렌테레프탈레이트(PET) 필름 상에 수지 B7을 두께 300㎛로 압출하여 수지층을 형성하고, 수지층측에 코로나 처리를 실시하였다. 다음으로, 두께 40㎛의 폴리에틸렌테레프탈레이트(PET)의 세퍼레이터 상에, 건조 후의 막 두께가 20㎛로 되도록 점착제 조성물 A를 도포하고 건조시켜서 점착제층을 얻었다. 그 후, 점착제층을 상기 수지층면과 첩합하고 전사하여, 두께 370㎛의 비교예 3에 따른 전자 부품용 테이프를 얻었다.
[특성 평가 시험]
상기 실시예 및 비교예의 전자 부품용 테이프에 대하여 특성 평가 시험을 하기와 같이 행하였다. 그 결과를 표 1에 나타낸다.
(1) 커트 버 평가
첩부기로서 닛토 세이키 가부시키가이샤 제조의 DR8500Ⅲ(상품명)을 이용하여 반도체 웨이퍼에, 실시예 및 비교예에 따른 전자 부품용 테이프를 첩합 온도 70℃에서 첩합하였다. 반도체 웨이퍼로서는, 표면에 높이 200㎛, 피치 400㎛의 범프를 갖고, 폭 100㎛의 스크라이브에서 칩 사이즈가, 한 변이 5㎜인 사각형의, 8인치 직경의 반도체 웨이퍼를 이용하였다. 첩합 후, 반도체 웨이퍼의 둘레면을 따라 전자 부품용 테이프를 절단하였다. 그 후, 반도체 웨이퍼의 측면(둘레면)을 눈으로 보아서 관찰하여 수지층의 커트 버가 확인된 경우에는 허용품이라 하여 △, 확인되지 않은 것은 양품이라 하여 ○로 평가하였다.
(2) 추종성의 평가
전자 부품용 테이프를 반도체 웨이퍼에 첩합하고 나서 22시간 경과 후, 전자 부품용 테이프의 반도체 웨이퍼에 대한 추종성을 눈으로 보아서 관찰하였다. 전자 부품용 테이프의, 반도체 웨이퍼의 첩합면으로부터의 범프 부분에서의 들뜸이 확인된 것은 불량품이라 하여 ×, 스크라이브 부분만의 들뜸이 확인된 것은 허용품이라 하여 △, 들뜸이 확인되지 않은 것은 양품이라 하여 ○로 평가하였다.
(3) 두께 정밀도(TTV)의 평가
전자 부품용 테이프를 반도체 웨이퍼에 첩합하고 나서 24시간 경과 후, 가부시키가이샤 디스코 제조의 DFG8760(상품명)을 이용하여, 전자 부품용 테이프를 첩합한 반도체 웨이퍼를 2매씩, 100㎛의 두께까지 연삭 가공하였다. 그 후, 주사형 전자 현미경(SEMDEX, 가부시키가이샤 히타치 하이테크놀로지즈 제조)을 이용하여 두께 정밀도(TTV)를 측정하였다. TTV는, 반도체 웨이퍼 중의 임의의 5개의 칩에 대하여, 임의의 한 변이 10㎜인 사각형의 범위에서 측정하고 그 평균값을 구하였다. TTV가 10㎛ 이상인 것을 불량품이라 하여 ×, TTV가 5㎛ 이상 10㎛ 미만인 것을 허용품이라 하여 △, TTV가 5㎛ 미만인 것을 양품이라 하여 ○로 평가하였다. 또한 상술한 추종성의 평가에 있어서, 전자 부품용 테이프의 반도체 웨이퍼의 첩합면으로부터의 들뜸이 확인된 것에 대해서는, 반도체 웨이퍼의 이면을 연삭하면 웨이퍼나 장치를 파손시킬 우려가 있기 때문에 연삭 가공은 실시하지 않았다.
(4) 에지 크랙의 평가
반도체 웨이퍼의 연삭 후에, 눈으로 보아서 균열을 관찰하여 반도체 웨이퍼에 1매라도 균열이 확인된 것을 불량품이라 하여 ×, 눈으로 보아서는 균열이 확인되지 않기는 하지만 광학 현미경으로 관찰하여 반도체 웨이퍼 1매당 2개 이상의 에지 크랙이 확인된 것을 허용품이라 하여 △, 눈으로 봐서 균열이 확인되지 않고 광학 현미경으로의 관찰에서 에지 크랙이 1개 이하였던 것을 양품이라 하여 ○로 평가하였다.
(5) 더스트 침입의 평가
반도체 웨이퍼의 연삭 후에 전자 부품용 테이프를 반도체 웨이퍼로부터 박리하고, 반도체 웨이퍼의 단부를 광학 현미경으로 관찰하여 연삭 더스트의 유무를 확인하였다. 반도체 웨이퍼에 연삭 더스트가 부착되어 있던 것을 불량품이라 하여 ×, 부착되어 있지 않던 것을 양품이라 하여 ○로 평가하였다.
Figure pct00001
표 1에 나타낸 바와 같이, 실시예 1 내지 4는, 수지층의 저장 탄성률이 70℃에 있어서 37000 내지 160000㎩이기 때문에 추종성의 평가 및 더스트 침입의 평가에 있어서 양호한 결과로 되었다. 또한 실시예 1 내지 4는, 수지층의 용융 유속이 2.0 내지 70g/10min이기 때문에 TTV의 평가에 있어서 양호한 결과로 되었다. 또한 실시예 3, 4는, 수지층의 분자량 분포가 1.8 내지 2.4이기 때문에 커트 버의 평가 및 에지 크랙의 평가에 있어서도 우량한 결과로 되었다.
한편, 비교예 1은, 수지층의 저장 탄성률이 220000㎩로, 청구항 1에 규정된 200000㎩을 초과하기 때문에, 반도체 웨이퍼를 연삭할 때 전자 부품용 테이프가 반도체 웨이퍼에 다 추종하지는 못하여 더스트 침입의 평가에 있어서 떨어지는 결과로 되었다. 비교예 2는, 수지층의 용융 유속이 8g/10min로, 청구항 1에 규정된 10g/10min 미만이기 때문에, 전자 부품용 테이프가 반도체 웨이퍼 표면의 요철에 추종하였을 때 전자 부품용 테이프의 표면에 요철이 생겼기 때문에 TTV의 평가에 있어서 떨어지는 결과로 되었다. 또한 표면의 요철에 의하여 연삭기의 얼라인먼트 테이블에서 흡착 에러가 발생하여 자동 가공을 할 수 없었기 때문에, 수동 반송으로 가공을 행하였다. 비교예 3은, 수지층의 저장 탄성률이 330000㎩로, 청구항 1에 규정된 200000㎩을 대폭 초과하기 때문에 전자 부품용 테이프가 반도체 웨이퍼에 다 추종하지는 못하여, 반도체 웨이퍼를 연삭하기 전에 반도체 웨이퍼로부터 들떠 버려서 추종성의 평가에 있어서 현저히 떨어지는 결과로 되었으며, 가공하면 웨이퍼의 파손이나, 그것에 의하여 연삭기에 대미지를 줄 가능성이 있으므로, 그 후의 가공을 행하지 않았다.
1: 전자 부품용 테이프
2: 기재 필름
3: 수지층
4: 점착제층
5: 박리 필름
6: 반도체 웨이퍼
61: 요철
7: 연삭기

Claims (6)

  1. 적어도 1층의 수지층을 갖고,
    상기 수지층은, 저장 탄성률이 60℃ 내지 80℃ 중 어느 온도에 있어서 10000 내지 200000㎩이고, 용융 유속이 10 내지 200g/10min인 것을 특징으로 하는 전자 부품용 테이프.
  2. 제1항에 있어서,
    상기 수지층은, 분자량 분포 Mw/Mn이 1.0 내지 3.0인 것을 특징으로 하는 전자 부품용 테이프.
  3. 제1항 또는 제2항에 있어서,
    10㎛ 이상의 단차가 마련되어 있는 반도체 웨이퍼의 회로 형성면에 50 내지 100℃의 온도에서 첩합되는 것을 특징으로 하는 전자 부품용 테이프.
  4. 제3항에 있어서,
    상기 반도체 웨이퍼에 첩합된 후, 상기 반도체 웨이퍼의 사이즈에 맞추어 절단되는 것을 특징으로 하는 전자 부품용 테이프.
  5. 10㎛ 이상의 단차가 마련되어 있는 반도체 웨이퍼의 회로 형성면에, 제1항 또는 제2항에 기재된 전자 부품용 테이프를 50 내지 100℃의 온도에서 첩합하는 첩합 공정과,
    상기 첩합 공정 후에, 상기 반도체 웨이퍼의 회로 형성면과는 반대측의 면을 연삭하는 연삭 공정을 갖는 것을 특징으로 하는 전자 부품의 가공 방법.
  6. 제5항에 있어서,
    상기 첩합 공정 후에, 상기 전자 부품용 테이프를 상기 반도체 웨이퍼의 사이즈에 맞추어 절단하는 절단 공정을 갖고,
    상기 절단 공정 후에 상기 연삭 공정을 실시하는 것을 특징으로 하는 전자 부품의 가공 방법.
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