KR20200122055A - 시간 영역에서 제어되는 3-레벨 벅 컨버터 및 이의 제어 장치 - Google Patents

시간 영역에서 제어되는 3-레벨 벅 컨버터 및 이의 제어 장치 Download PDF

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Abstract

시간 영역에서 제어되는 3-레벨 벅 컨버터 및 이의 제어 장치가 개시된다. 시간 영역에서 제어되는 3-레벨 벅 컨버터는 복수의 스위칭 소자와 플라잉 커패시터를 포함하는 스위칭부; 인덕터를 포함하며, 상기 스위칭부의 출력 전압을 평활화하는 필터부; 및 상기 인덕터 양단의 전압을 적분한 위상 형태의 클럭셋(CLKset) 신호 및 상기 필터부의 출력 전압의 변화에 따른 지연이 반영된 클럭리셋(CLKrst) 신호를 이용하여 제1 듀티 신호 및 제2 듀티 신호를 생성하는 스위칭 제어 회로부를 포함하되, 상기 제1 듀티 신호 및 상기 제2 듀티 신호에 따라 상기 복수의 스위칭 소자 중 일부가 선택적으로 온(On)됨에 따라 상기 플라잉 커패시터가 충전 또는 방전된다.

Description

시간 영역에서 제어되는 3-레벨 벅 컨버터 및 이의 제어 장치{Three-level buck converter controlled in time domain and control device thereof}
본 발명은 시간 영역에서 제어되는 3-레벨 벅 컨버터 및 이의 제어 장치에 관한 것이다.
도 1은 종래의 3-레벨 벅 컨버터 구조를 도시한 도면이다. 도 1을 참조하면, 종래의 3-레벨 벅 컨버터는 2개의 PMOS 스위치, 2개의 NMOS 스위치 및 플라잉 커패시터가 연결된 구조를 가진다. 만약 플라잉 커패시터에
Figure pat00001
의 전압이 충전되고, 듀티 신호(D, Ds)의 페이즈(phase)가 서로 180도 차이가 나는 경우, 도 2의 파형과 같이 동작하게 된다.
듀티가 0.5 이하인 경우 Vx 노드의 전압은 0에서
Figure pat00002
로 스윙하게 되고, 듀티가 0.5 이상인 경우 Vx 노드의 전압은
Figure pat00003
에서 VIN으로 스윙하게 된다. 따라서, 3-레벨 벅 컨버터의 경우 일반적인 벅 컨버터에 비해 Vx 노드의 스윙이 절반으로 줄어드는 효과가 있다. 이는 인덕터 전류 리플의 크기 및 출력 전압 리플을 줄이는 효과를 가져오게 된다. 또한, 스위치 양단에 걸리는 전압이
Figure pat00004
이므로 스위치에서 견딜 수 있는 전압보다 두배 높은 입력 전압을 사용할 수 있는 점에서 이점이 있다.
그러나, 이러한 종래의 3-레벨 벅 컨버터는 플라잉 커패시터 전압이
Figure pat00005
로 충전되어야 하는 전제 조건이 존재한다. 종래의 three level buck converter의 경우에는 이러한 전제조건이 충족되지 않는 경우가 빈번하게 발생한다. 스위치 제어 장치를 구성하는 램프신호 및 비교기에 존재하는 mismatch로 인해 듀티 신호(D, Ds)에 에 mismatch가 발생하게 된다. 이러한 듀티 mismatch는 플라잉 커패시터 전압이 VIN/2에서 벗어나도록 만드는 문제점이 있다. 이러한 문제를 보완하기 위해 종래에는 추가적인 피드백 회로를 통해 플라잉 커패시터 전압이 VIN/2로 맞추어주지만 스위치 제어장치의 복잡도가 증가하게 되는 단점이 있다.
본 발명은 시간 영역에서 제어되는 3-레벨 벅 컨버터 및 이의 제어 장치를 제공하기 위한 것이다.
또한, 본 발명은 추가적인 피드백 회로 없이 플라잉 커패시터 전압을 VIN/2로 맞출 수 있는 시간 영역에서 제어되는 3-레벨 벅 컨버터 및 이의 제어 장치를 제공하기 위한 것이다.
또한, 본 발명은 시간 영역에서 스위치 제어가 가능함으로써 듀티 사이클의 미스매치(mismatch)를 제거하여 3-레벨 벅 컨버터의 안정적인 동작이 가능하도록 할 수 있는 시간 영역에서 제어되는 3-레벨 벅 컨버터 및 이의 제어 장치를 제공하기 위한 것이다.
본 발명의 일 측면에 따르면, 시간 영역에서 제어되는 3-레벨 벅 컨버터 및 이의 제어 장치가 제공된다.
본 발명의 일 실시예에 따르면, 복수의 스위칭 소자와 플라잉 커패시터를 포함하는 스위칭부; 인덕터를 포함하며, 상기 스위칭부의 출력 전압을 평활화하는 필터부; 및 상기 인덕터 양단의 전압을 적분한 위상 형태의 클럭셋(CLKset) 신호 및 상기 필터부의 출력 전압의 변화에 따른 지연이 반영된 클럭리셋(CLKrst) 신호를 이용하여 제1 듀티 신호 및 제2 듀티 신호를 생성하는 스위칭 제어 회로부를 포함하되, 상기 제1 듀티 신호 및 상기 제2 듀티 신호에 따라 상기 복수의 스위칭 소자 중 일부가 선택적으로 온(On)됨에 따라 상기 플라잉 커패시터가 충전 또는 방전되는 것을 특징으로 하는 3-레벨 벅 컨버터가 제공될 수 있다.
상기 제1 듀티 신호와 상기 제2 듀티 신호의 위상 차이는 180도이다.
상기 스위칭 제어 회로부는, 상기 인덕터 양단의 전압을 적분하여 클럭셋 신호를 출력하는 전류 감지부; 상기 출력 전압의 변화에 비례하여 지연(delay)를 제어하여 클럭리셋 신호를 출력하는 보상부; 및 상기 클럭셋 신호 및 상기 클럭리셋 신호를 이용하여 제1 듀티 신호와 제2 듀티 신호를 생성하는 듀티 신호 생성부를 포함할 수 있다.
상기 전류 감지부는, 상기 인덕터 양단의 전압에 대한 덧셈 연산을 수행하는 제1 덧셈기; 및 상기 제1 덧셈기의 출력 신호에 따라 발진하여 상기 클럭셋 신호를 출력하는 제1 전압제어발진기를 포함할 수 있다.
상기 보상부는, 상기 출력 전압과 기준전압에 대한 덧셈 연산을 수행하는 제2 덧셈기; 상기 제2 덧셈기의 출력 신호에 따라 발진하는 제2 전압제어발진기; 상기 제2 덧셈기의 출력 신호에 따른 지연 제어 신호를 출력하는 제어 회로부; 및 상기 지연 제어 신호에 따라 상기 제2 전압제어발진기의 출력 신호를 지연하여 상기 클럭리셋 신호를 출력하는 지연부를 포함할 수 있다.
상기 클럭셋 신호에 따라 동작되어 제1 셋 신호 및 제2 셋 신호를 출력하는 제1 D 플립플롭-상기 제2 셋 신호는 상기 제1 셋 신호의 인버터 신호임; 상기 클럭리셋 신호에 따라 동작되어 제1 리셋 신호 및 제2 리셋 신호를 출력하는 제2 D 플립플롭-상기 제2 리셋 신호는 상기 제1 리셋 신호의 인버터 신호임; 상기 제1 셋 신호 및 상기 제1 리셋 신호를 이용하여 상기 제1 듀티 신호를 생성하는 제1 위상 검출기; 및 상기 제2 셋 신호 및 상기 제2 리셋 신호를 이용하여 상기 제2 듀티 신호를 생성하는 제2 위상 검출기를 포함할 수 있다.
상기 제1 듀티 신호 및 상기 제2 듀티 신호는 상기 제1 셋 신호 또는 상기 제2 셋 신호의 라이징 에지(rising edge)에서 셋(set)되고, 상기 제1 리셋 신호 또는 상기 제2 리셋 신호의 라이징 에지에서 리셋(reset)될 수 있다.
상기 제1 듀티 신호에 따라 상기 복수의 스위칭 소자 중 일부가 온(On)되어 입력 전류가 상기 플라잉 커패시터를 통해 상기 필터부로 출력되어 상기 플라잉 커패시터가 충전되며, 상기 제2 듀티 신호에 따라 상기 복수의 스위칭 소자 중 나머지가 온(On)되어 상기 플라잉 커패시터의 충전 전류가 상기 필터부로 출력될 수 있다.
본 발명의 다른 실시예에 따르면, 3-레벨 벅 컨버터의 스위칭 제어 장치에 있어서, 상기 3-레벨 벅 컨버터의 출력단에 포함되는 인덕터 양단의 전압을 적분하여 클럭셋 신호를 출력하는 전류 감지부; 상기 출력단의 출력 전압의 변화에 비례하여 지연(delay)를 제어하여 클럭리셋 신호를 출력하는 보상부; 및 상기 클럭셋 신호 및 상기 클럭리셋 신호를 이용하여 제1 듀티 신호와 제2 듀티 신호를 생성하는 듀티 신호 생성부를 포함하되, 상기 제1 듀티 신호와 상기 제2 듀티 신호의 위상 차이는 180도인 것을 특징으로 하는 스위칭 제어 장치가 제공될 수 있다.
본 발명의 일 실시예에 따른 시간 영역에서 제어되는 3-레벨 벅 컨버터 및 이의 제어 장치를 제공함으로써, 추가적인 피드백 회로 없이 플라잉 커패시터 전압을 VIN/2로 맞출 수 있는 이점이 있다.
또한, 본 발명은 시간 영역에서 스위치 제어가 가능함으로써 듀티 사이클의 미스매치(mismatch)를 제거하여 3-레벨 벅 컨버터의 안정적인 동작이 가능하도록 할 수 있는 이점도 있다.
또한, 본 발명은 시간 영역에서 스위치 제어가 가능함에 따라 회로 면적을 줄일 수 있는 이점도 있다.
도 1은 종래의 3-레벨 벅 컨버터 구조를 도시한 도면.
도 2는 종래의 3-레벨 벅 컨버터의 동작 파형을 도시한 그래프.
도 3은 본 발명의 일 실시예에 따른 3-레벨 벅 컨버터 구조를 도시한 도면.
도 4는 본 발명의 일 실시예에 따른 3-레벨 벅 컨버터의 동작 파형을 도시한 그래프.
도 5는 본 발명의 일 실시예에 따른 듀티 신호 생성을 설명하기 위해 도시한 도면.
본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 3-레벨 벅 컨버터 구조를 도시한 도면이고, 도 4는 본 발명의 일 실시예에 따른 3-레벨 벅 컨버터의 동작 파형을 도시한 그래프이고, 도 5는 본 발명의 일 실시예에 따른 듀티 신호 생성을 설명하기 위해 도시한 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 3-레벨 벅 컨버터(300)는 스위칭부(310), 필터부(320) 및 스위칭 제어 회로부(330)를 포함하여 구성된다.
스위칭부(310)는 전원 신호(Vin)를 스위칭 제어한다. 스위칭부(310)는 제1 스위칭 소자(310a), 제2 스위칭 소자(310b), 제3 스위칭 소자(310c), 제4 스위칭 소자(310d) 및 플라잉 커패시터(315)(Cf)를 포함하다. 여기서, 제1 스위칭 소자(310a), 제2 스위칭 소자(310b), 제3 스위칭 소자(310c) 및 제4 스위칭 소자(310d)는 각각 트랜지스터일 수 있다. 즉, 제1 스위칭 소자(310a) 및 제2 스위칭 소자(310b)는 P-모스 트랜지스터 및 N-모스 트랜지스터 중 어느 하나이며, 제3 스위칭 소자(310c) 및 제4 스위칭 소자(310d)는 P-모스 트랜지스터 및 N-모스 트랜지스터 중 다른 하나일 수 있다.
스위칭부(310)의 구성에 대해 보다 상세히 설명하면, 다음과 같다.
제1 트랜지스터(P1)의 소스 전극으로는 전원 신호(Vin)가 입력되며, 제1 트랜지스터(P1)의 드레인 전극은 제1 접점(n1)을 통해 플라잉 캐패시터(315)와 연결되며, 플라잉 커패시터(315)를 통해 제4 트랜지스터(N4)의 드레인 전극을 통해 접지단과 연결된다.
또한, 제2 트랜지스터(P2)의 소스 전극은 제1 접점(n1)을 통해 제1 트랜지스터(P1)의 드레인 전극과 연결되며, 제2 트랜지스터(P2)의 드레인 전극은 제2 접점(n2)을 통해 제3 트랜지스터(N3)의 드레인 전극 및 필터부(320)와 연결된다.
또한, 제3 트랜지스터(N3)의 소스 전극은 제4 트랜지스터(N4)의 드레인 전극과 연결된다. 또한, 제4 트랜지스터(N4)의 소스 전극은 접지단과 연결된다.
또한, 제1 트랜지스터(P1)의 게이트 전극, 제2 트랜지스터(P2)의 게이트 전극, 제3 트랜지스터(N3)의 게이트 전극 및 제4 트랜지스터(N4)의 게이트 전극으로는 스위칭을 제어하기 위한 신호가 인가된다.
플라잉 커패시터(Cf)는 스위칭 소자들의 동작에 따라 충전 또는 방전된다. 예를 들어, 제1 스위칭 소자(310a) 및 제3 스위칭 소자(310c)의 동작에 따라 플라잉 커패시터(Cf)는 제1 스위칭 소자(310a)의 소스단에서 드레인단으로 전류가 흐름에 따라 충전되게 된다.
제4 스위칭 소자(310d)로부터 제2 스위칭 소자로의 전류 흐름에 따라 플라잉 커패시터(Cf)는 방전된다.
필터부(320)는 스위칭부(310)의 출력 신호를 평활화하여 출력 전압(Vout)을 출력한다. 이러한 필터부(320)는 인덕터(L), 커패시터(Cout) 및 저항(RL)을 포함하여 구성된다.
인덕터(L)의 일단은 제2 접점을 통해 제2 스위칭 소자(310b) 및 제3 스위칭 소자(310c)와 연결된다. 인덕터(L)의 타단은 제3 접점에서 커패시터(Cout) 및 저항(RL)의 일단과 연결된다. 또한, 커패시터(Cout) 및 저항(RL)의 타단은 접지와 연결된다. 여기서, 제3 접점(n3)의 전압 신호는 필터부(320)의 출력 신호에 대응된다.
스위칭 제어 회로부(330)는 인덕터(L) 양단의 전류를 적분한 결과와 출력 전압의 변화에 따른 지연 정도를 고려하여 듀티 신호 및 위상이 다른 분주된 신호를 생성하여 스위칭부(310)로 출력한다. 이러한 듀티 신호 및 분주된 듀티 신호에 따라 스위칭부(310)에 포함된 4개의 스위칭 소자 중 일부가 선택적으로 온(On)됨에 따라 플라잉 커패시터가 충전되거나 방전될 수 있다. 여기서, 분주된 듀티 신호는 듀티 신호와 위상이 180도 다른 신호일 수 있다. 이러한 스위칭 제어 회로부(330)는 독립된 장치로 구현될 수도 있다. 이하, 스위칭 제어 회로부(330)의 동작에 대해서 보다 상세히 설명하기로 한다.
스위칭 제어 회로부(330)는 전류 감지부(332), 보상부(334) 및 듀티 신호 생성부(336)를 포함하여 구성된다.
전류 감지부(332)는 인덕터(L) 양단의 전류를 적분하여 위상 형태로 출력한다. 이러한 전류 감지부(332)는 제1 덧셈기(332-1) 및 제1 전압제어발진기(332-2)를 포함하여 구성된다.
제1 덧셈기(332-1)는 인덕터(L) 일단의 전압(편의상 제1 전압이라 칭하기로 함)과 인덕터(L)의 타단의 전압(편의상 제2 전압이라 칭하기로 함)에 대한 덧셈 연산을 수행한다.
제1 전압제어발진기(332-2)는 제1 덧셈기(332-1)의 출력 신호에 의해 발진 주파수를 변화한다. 즉, 제1 전압제어발진기(332-2)는 제1 뎃셈기(332-1)에 의한 출력 신호(즉, 인덕터(L) 양단의 전류)에 상응하여 위상(phase) 형태의 클럭셋 신호(CLKset)를 출력할 수 있다.
보상부(334)는 시간 영역에서 제어되는 회로로, PI 보상기로 동작한다. 보상부(334)는 필터부(320)의 출력 전압 변화에 따라 딜레이(delay) 정도를 조절할 수 있다. 이러한 보상부(334)는 제2 덧셈기(334-1), 제2 전압제어발진기(334-2), 지연부(334-3) 및 제어 회로부(334-4)를 포함하여 구성된다.
제2 덧셈기(334-1)는 기준 전압과 필터부(320)의 출력 전압에 대한 덧셈 연산을 수행한다. 즉, 인덕터(L)의 타단의 전압인 제2 전압과 기준 전압에 대한 덧셈 연산을 수행할 수 있다.
제2 전압제어발진기(334-2)는 제2 덧셈기(334-1)의 출력 신호에 의해 발진 주파수가 변화한다.
지연부(334-3)는 제어 회로부(334-4)의 제어 신호에 따라 제2 전압제어발진기(334-2)의 발진 주파수를 지연시켜 클럭리셋 신호(CLKrst)를 출력한다.
지연부(334-3)는 기준전압과 출력 전압의 차이에 비례해서 지연(delay)하여 클럭리셋 신호를 출력할 수 있다. 결과적으로, 지연부(334-3)에 의해 출력된 클럭리셋 신호는 출력 전압의 차이에 대한 페이즈(phase) 정보를 가지게 된다.
제어 회로부(334-4)는 출력 전압 차이에 비례하여 지연(delay) 정도를 제어하는 회로이다.
결과적으로 보상부(334)는 출력 전압 차이에 비례하여 지연(delay)를 제어함으로써, 클럭리셋 신호를 출력한다.
듀티 신호 생성부(336)는 클럭셋 신호 및 클럭리셋 신호를 이용하여 듀티 신호와 분주된 듀티 신호를 생성한다. 여기서, 분주된 듀티 신호는 듀티 신호와 위상차이가 180도일 수 있다. 이에 대해 보다 상세히 설명하기로 한다.
듀티 신호 생성부(336)는 제1 D 플립플롭(336-1), 제2 D 플립플롭(336-2), 제1 위상 검출기(336-3) 및 제2 위상 검출기(336-4)를 포함한다.
제1 D 플립플롭(336-1)은 클럭셋 신호(CLKset)에 따라 제1 셋(set) 신호 및 제2 셋(set) 신호를 출력한다. 여기서, 제1 셋 신호는 제1 위상 검출기(336-3)로 입력되며, 제2 셋(set) 신호는 제1 셋(set) 신호의 인버터 신호로 제2 위상 검출기(336-4)의 셋(set) 신호로 입력된다.
즉, 제1 D 플립플롭(336-1)은 클럭셋 신호(CLKset)를 분주하여 제1 셋(set) 신호 및 제2 셋(set) 신호를 생성할 수 있으며, 제1 셋(set) 신호와 제2 셋(set) 신호는 주파수가 일정한 클럭셋 신호로부터 분주되기 때문에 서로 위상차가 180도를 가지게 된다.
제2 D 플립플롭(336-2)은 클럭리셋 신호(CLKrst)에 따라 제1 리셋(reset) 신호 및 상기 제1 리셋 신호의 인버터 신호인 제2 리셋 신호를 출력한다. 여기서, 제1 리셋 신호는 제1 위상 검출기(336-3)로 입력되고, 제2 리셋 신호는 제2 위상 검출기(336-4)로 입력된다.
다시 정리하면, 제2 D 플립플롭(336-2)은 클럭리셋 신호(CLKrst)를 분주하여 제1 리셋 신호와 제2 리셋 신호를 생성할 수 있으며, 제1 리셋 신호와 제2 리셋 신호는 주파수가 일정한 클럭리셋 신호로부터 분주되기 때문에 서로 위상차가 180도를 가지게 된다.
제1 위상 검출기(336-3)는 제1 D 플립플롭(336-1)에서 출력되는 제1 셋(set) 신호와 제2 D 플립플롭(336-2)에서 출력되는 제1 리셋 신호를 이용하여 제1 듀티 신호를 생성한다.
따라서, 제1 위상 검출기(336-3)는 제1 셋 신호의 라이징 에지(rising edge)에 의해 제1 듀티 신호가 셋(set)되고, 제1 리셋 신호의 라이징 에지에서 제1 듀티 신호가 리셋(reset)되도록 제1 듀티 신호를 생성할 수 있다(도 5 참조).
제2 위상 검출기(336-4)는 제1 D 플립플롭(336-1)에서 출력되는 제2 셋(set) 신호와 제2 D 플립플롭(336-2)에서 출력되는 제2 리셋 신호를 이용하여 제2 듀티 신호를 생성할 수 있다(도 4 참조).
결과적으로, 제1 셋 신호와 제2 셋 신호는 위상차가 180도를 정확하게 유지하게 되며, 제1 리셋 신호와 제2 리셋 신호 또한 180도 위상차를 정확하게 유지할 수 있게 된다.
따라서, 제1 셋 신호와 제1 리셋 신호의 위상 차이를 검출하여 제1 듀티 신호가 생성되며, 제2 셋 신호와 제2 리셋 신호의 위상 차이를 검출하여 제2 듀티 신호가 생성되므로, 제1 듀티 신호와 제2 듀티 신호의 위상 차이가 180도를 정확하게 유지하게 된다.
이와 같이, 스위칭 제어 회로부(330)를 구성함에 따라 인덕터(L) 양단의 전압을 적분하여 그 결과가 클럭셋(CLKset)의 위상(phase) 형태로 출력되며, 클럭셋의 라이징 에지(rising edge)에서 듀티 신호가 온(on)/셋(set)되도록 할 수 있다. 또한, 보상기의 출력인 클럭셋(CLKset) 신호와 위상차가 180도인 클럭리셋 신호의 라이징 에지에서 듀티 신호가 리셋(reset)되도록 할 수 있다(도 4 참조). 이로 인해, 본 발명의 스위칭 제어 회로부(330)는 밸리 전류 모드로 동작하게 된다. 밸리 전류 모드는 자체적으로 플라잉 커패시터 전압이
Figure pat00006
이 되도록 동작되므로, 종래와 달리 플라잉 커패시터 전압을
Figure pat00007
로 맞추기 위한 추가적인 피드백 회로를 필요로 하지 않는 이점이 있다.
스위칭 제어 회로부(330)의 동작도에 대해 다시 정리하면 다음과 같다.
제1 듀티 신호에 따라 스위칭부(310)의 제1 스위칭 소자(310a)와 제3 스위칭 소자(310c)가 온(On)되며, 이로 인해 입력 전류가 플라잉 커패시터(315)단으로 흐르게 되어 플라잉 커패시터(315)가 충전되게 된다.
반면, 제2 듀티 신호에 따라 스위칭부(310)의 제2 스위칭 소자(310b)와 제4 스위칭 소자(310d)가 온(On)되며, 결과적으로 플라잉 커패시터(315)에 충전된 충전 전류가 필터부(320)로 흐르게 되며 플라잉 커패시터(315)가 방전되게 된다.
본 발명의 실시 예에 따른 장치 및 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 컴퓨터 판독 가능 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 분야 통상의 기술자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media) 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.
상술한 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이제까지 본 발명에 대하여 그 실시 예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
300: 3-레벨 벅 컨버터
310: 스위칭부
320: 필터부
330: 스위칭 제어 회로부

Claims (9)

  1. 복수의 스위칭 소자와 플라잉 커패시터를 포함하는 스위칭부;
    인덕터를 포함하며, 상기 스위칭부의 출력 전압을 평활화하는 필터부; 및
    상기 인덕터 양단의 전압을 적분한 위상 형태의 클럭셋(CLKset) 신호 및 상기 필터부의 출력 전압의 변화에 따른 지연이 반영된 클럭리셋(CLKrst) 신호를 이용하여 제1 듀티 신호 및 제2 듀티 신호를 생성하는 스위칭 제어 회로부를 포함하되,
    상기 제1 듀티 신호 및 상기 제2 듀티 신호에 따라 상기 복수의 스위칭 소자 중 일부가 선택적으로 온(On)됨에 따라 상기 플라잉 커패시터가 충전 또는 방전되는 것을 특징으로 하는 3-레벨 벅 컨버터.
  2. 제1 항에 있어서,
    상기 제1 듀티 신호와 상기 제2 듀티 신호의 위상 차이는 180도인 것을 특징으로 하는 3-레벨 벅 컨버터.
  3. 제1 항에 있어서,
    상기 스위칭 제어 회로부는,
    상기 인덕터 양단의 전압을 적분하여 클럭셋 신호를 출력하는 전류 감지부;
    상기 출력 전압의 변화에 비례하여 지연(delay)를 제어하여 클럭리셋 신호를 출력하는 보상부; 및
    상기 클럭셋 신호 및 상기 클럭리셋 신호를 이용하여 제1 듀티 신호와 제2 듀티 신호를 생성하는 듀티 신호 생성부를 포함하는 것을 특징으로 하는 3-레벨 벅 컨버터.
  4. 제3 항에 있어서,
    상기 전류 감지부는,
    상기 인덕터 양단의 전압에 대한 덧셈 연산을 수행하는 제1 덧셈기; 및
    상기 제1 덧셈기의 출력 신호에 따라 발진하여 상기 클럭셋 신호를 출력하는 제1 전압제어발진기를 포함하는 것을 특징으로 하는 3-레벨 벅 컨버터.
  5. 제3 항에 있어서,
    상기 보상부는,
    상기 출력 전압과 기준전압에 대한 덧셈 연산을 수행하는 제2 덧셈기;
    상기 제2 덧셈기의 출력 신호에 따라 발진하는 제2 전압제어발진기;
    상기 제2 덧셈기의 출력 신호에 따른 지연 제어 신호를 출력하는 제어 회로부; 및
    상기 지연 제어 신호에 따라 상기 제2 전압제어발진기의 출력 신호를 지연하여 상기 클럭리셋 신호를 출력하는 지연부를 포함하는 것을 특징으로 하는 3-레벨 벅 컨버터.
  6. 제3 항에 있어서,
    상기 클럭셋 신호를 분주하여 제1 셋 신호 및 제2 셋 신호를 생성하는 제1 D 플립플롭-상기 제2 셋 신호는 상기 제1 셋 신호의 인버터 신호임;
    상기 클럭리셋 신호를 분주하여 제1 리셋 신호 및 제2 리셋 신호를 출력하는 제2 D 플립플롭-상기 제2 리셋 신호는 상기 제1 리셋 신호의 인버터 신호임;
    상기 제1 셋 신호 및 상기 제1 리셋 신호를 이용하여 상기 제1 듀티 신호를 생성하는 제1 위상 검출기; 및
    상기 제2 셋 신호 및 상기 제2 리셋 신호를 이용하여 상기 제2 듀티 신호를 생성하는 제2 위상 검출기를 포함하는 것을 특징으로 하는 3-레벨 벅 컨버터.
  7. 제6 항에 있어서,
    상기 제1 듀티 신호 및 상기 제2 듀티 신호는 상기 제1 셋 신호 또는 상기 제2 셋 신호의 라이징 에지(rising edge)에서 셋(set)되고, 상기 제1 리셋 신호 또는 상기 제2 리셋 신호의 라이징 에지에서 리셋(reset)되는 것을 특징으로 하는 3-레벨 벅 컨버터.
  8. 제1 항에 있어서,
    상기 제1 듀티 신호에 따라 상기 복수의 스위칭 소자 중 일부가 온(On)되어 입력 전류가 상기 플라잉 커패시터를 통해 상기 필터부로 출력되어 상기 플라잉 커패시터가 충전되며,
    상기 제2 듀티 신호에 따라 상기 복수의 스위칭 소자 중 나머지가 온(On)되어 상기 플라잉 커패시터의 충전 전류가 상기 필터부로 출력되는 것을 특징으로 하는 3-레벨 벅 컨버터.
  9. 3-레벨 벅 컨버터의 스위칭 제어 장치에 있어서,
    상기 3-레벨 벅 컨버터의 출력단에 포함되는 인덕터 양단의 전압을 적분하여 클럭셋 신호를 출력하는 전류 감지부;
    상기 출력단의 출력 전압의 변화에 비례하여 지연(delay)를 제어하여 클럭리셋 신호를 출력하는 보상부; 및
    상기 클럭셋 신호 및 상기 클럭리셋 신호를 이용하여 제1 듀티 신호와 제2 듀티 신호를 생성하는 듀티 신호 생성부를 포함하되,
    상기 제1 듀티 신호와 상기 제2 듀티 신호의 위상 차이는 180도인 것을 특징으로 하는 스위칭 제어 장치.

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