KR20200118920A - 전자 패널 및 이를 포함하는 전자 장치 - Google Patents

Abstract

전자 패널은 복수의 감지 전극들 및 복수의 감지 라인들을 포함하고, 감지 라인들은 일 방향을 따라 서로 이격되고 서로 교번하여 배열된 복수의 제1 그룹 감지 라인들 및 복수의 제2 그룹 감지 라인들을 포함하고, 제1 그룹 감지 라인들 및 제2 그룹 감지 라인들 각각은, 절연층을 사이에 두고 서로 이격되고 절연층을 관통하여 접속된 제1 패턴층 및 제2 패턴층을 포함하고, 제1 그룹 감지 라인들 각각은 소정의 영역에서 제1 패턴층을 포함하고, 제2 그룹 감지 라인들 각각은 소정의 영역에서 제2 패턴층을 포함한다.

Description

전자 패널 및 이를 포함하는 전자 장치{ELECTRONIC PANEL AND ELECTRONIC APPARATUS INCLUDING THE SAME}

전자 패널 및 이를 포함하는 전자 장치에 관한 것으로, 상세하게는 표시 유닛과 입력 감지 유닛을 포함하는 전자 패널 및 이를 포함하는 전자 장치에 관한 것이다.

전자 장치는 전기적 신호에 따라 활성화된다. 전자 장치는 영상을 표시하는 표시 유닛이나, 외부 입력을 감지하는 입력 감지 유닛과 같이 다양한 전자 부품들로 구성된 장치들을 포함할 수 있다. 전자 부품들은 다양하게 배열된 신호 라인들에 의해 전기적으로 서로 연결될 수 있다.

표시 유닛은 영상을 생성하는 발광 소자를 포함한다. 입력 감지 유닛은 외부 입력을 감지하기 위한 감지 전극들을 포함할 수 있다. 표시 유닛과 입력 감지 유닛을 하나의 패널 내에 포함하는 전자 장치는 구성의 간소화로 조립 공정을 단순화시킬 수 있다. 다만, 하나의 패널 내에 표시 유닛과 입력 감지 유닛을 형성함에 따라 공정의 복잡성이 증가되고 신뢰성이 저하될 수 있다.

따라서, 본 발명은 신뢰성이 향상되고 입력 감지 유닛과 표시 유닛을 포함하는 전자 패널 및 이를 포함하는 전자 장치를 제공하는데 그 목적이 있다.

본 발명의 일 실시예에 따른 전자 장치는 액티브 영역 및 상기 액티브 영역에 인접한 주변 영역을 포함하는 베이스 기판, 상기 액티브 영역에 배치된 복수의 발광 소자들, 및 상기 발광 소자들을 커버하는 봉지층을 포함하는 표시 유닛, 및 상기 표시 유닛 상에 배치되고 상기 액티브 영역에 중첩하는 복수의 감지 전극들, 및 상기 주변 영역에 배치되고 상기 감지 전극들에 각각 연결되고 소정의 영역에서 일 방향을 따라 배열된 복수의 감지 라인들을 포함하는 입력 감지 유닛을 포함하고, 상기 감지 라인들 각각은 제1 패턴층 및 상기 제1 패턴층과 상이한 층 상에 배치되어 상기 제1 패턴층에 접속된 제2 패턴층을 포함하고, 상기 감지 라인들은 각각이 상기 일 방향을 따라 연장된 소정의 영역에서 상기 제1 패턴층 및 상기 제2 패턴층 중 상기 제1 패턴층이 선택적으로 배치되는 단층 구조를 가진 제1 그룹 감지 라인들, 및 각각이 상기 소정의 영역에서 상기 제1 패턴층 및 상기 제2 패턴층 중 상기 제2 패턴층이 선택적으로 배치되는 단층 구조를 가진 제2 그룹 감지 라인들을 포함하고, 상기 제1 그룹 감지 라인들과 상기 제2 그룹 감지 라인들은 상기 일 방향을 따라 서로 교번하여 배열된다.

상기 제1 그룹 감지 라인들 각각의 상기 제1 패턴층들은 상기 일 방향에 교차하는 방향을 따라 연장되어 상기 소정의 영역을 지나고 상기 제1 그룹 감지 라인들 각각의 상기 제2 패턴층들은 상기 소정의 영역에서 단절된 제1 단부들을 포함하고, 상기 제2 그룹 감지 라인들 각각의 상기 제2 패턴층들은 상기 일 방향에 교차하는 방향을 따라 연장되어 상기 소정의 영역을 지나고 상기 제2 그룹 감지 라인들 각각의 상기 제1 패턴층들은 상기 소정의 영역에서 단절된 제2 단부들을 포함할 수 있다.

상기 제1 단부들과 상기 제2 단부들은 상기 일 방향을 따라 정렬될 수 있다.

상기 제1 단부들은 상기 제2 단부들과 상기 일 방향을 따라 어긋나도록 배열될 수 있다.

상기 표시 유닛은 상기 소정의 영역에 배치된 구조 패턴을 더 포함하고, 상기 구조 패턴은 함몰부 또는 돌출부를 포함할 수 있다.

상기 표시 유닛은 상기 소정의 영역에 상기 구조 패턴의 형상과 대응되도록 비 평탄면을 제공할 수 있다.

상기 봉지층은 상기 구조 패턴을 커버하여 상기 소정의 영역에 평탄면을 제공할 수 있다.

상기 제1 패턴층과 상기 제2 패턴층은 상기 일 방향에서 정의되는 너비들이 서로 동일할 수 있다.

상기 제1 패턴층과 상기 제2 패턴층은 상기 일 방향에서 정의되는 너비들이 서로 상이할 수 있다.

상기 제1 패턴층과 상기 제2 패턴층은 서로 동일한 저항을 가질 수 있다.

상기 제1 라인의 상기 제1 패턴층과 상기 제2 라인의 상기 제2 패턴층은 평면상에서 서로 이격될 수 있다.

상기 제1 라인의 상기 제1 패턴층과 상기 제2 라인의 상기 제2 패턴층은 평면상에서 부분적으로 중첩할 수 있다.

상기 감지 전극들 각각은, 복수의 제1 감지 패턴들 및 상기 제1 감지 패턴들 사이를 연결하는 복수의 제1 연결 패턴들을 포함하는 제1 감지 전극, 및 상기 제1 감지 패턴들로부터 이격된 복수의 제2 감지 패턴들 및 소정의 절연층을 사이에 두고 상기 제1 연결 패턴들로부터 이격되고 상기 제2 감지 패턴들 사이를 연결하는 복수의 제2 연결 패턴들을 포함하고, 상기 제1 패턴층과 상기 제2 패턴층은 상기 절연층을 사이에 두고 서로 이격될 수 있다.

본 발명의 일 실시예에 따른 전자 패널은 액티브 영역에 배치된 복수의 발광 소자들 및 상기 액티브 영역에 인접한 주변 영역에 배치되고 절연 물질을 포함하는 구조 패턴을 포함하는 베이스 층, 상기 베이스 층 상에 배치되고 상기 액티브 영역에 배치된 복수의 감지 전극들, 및 상기 베이스 층 상에 배치되고 상기 주변 영역에 배치되며 상기 감지 전극들에 각각 연결된 복수의 감지 라인들을 포함하고, 상기 감지 라인들은소정의 영역에서 일 방향을 따라 서로 이격되어 배열된 복수의 제1 그룹 감지 라인들 및 상기 제1 그룹 감지 라인들 사이에 각각 배치되고 상기 일 방향을 따라 서로 이격되어 배열된 복수의 제2 그룹 감지 라인들을 포함하고, 상기 제1 그룹 감지 라인들 및 상기 제2 그룹 감지 라인들 각각은, 절연층을 사이에 두고 서로 이격되고 상기 절연층을 관통하여 접속된 제1 패턴층 및 제2 패턴층을 포함하고, 상기 제1 그룹 감지 라인들 각각은 상기 소정의 영역에서 상기 제1 패턴층 및 상기 제2 패턴층 중 상기 제1 패턴층만 포함하고, 상기 제2 그룹 감지 라인들 각각은 상기 소정의 영역에서 상기 제1 패턴층 및 상기 제2 패턴층 중 상기 제2 패턴층만을 포함한다.

상기 구조 패턴은 상기 일 방향을 따라 연장된 함몰부 또는 돌출부를 포함하고, 상기 베이스 층은 상기 소정의 영역에 비 평탄면을 제공할 수 있다.

상기 베이스 층은 상기 구조 패턴을 커버하는 유기층을 더 포함하고, 상기 유기층은 상기 소정의 영역에 평탄면을 제공할 수 있다.

상기 제1 패턴층과 상기 제2 패턴층은 상기 소정의 영역에서 평면상에서 서로 이격될 수 있다.

상기 제1 패턴층과 상기 제2 패턴층은 상기 소정의 영역에서 평면상에서 부분적으로 중첩할 수 있다.

상기 제1 패턴층과 상기 제2 패턴층 사이의 접속부는 상기 소정의 영역으로부터 이격될 수 있다.

상기 감지 전극들 각각은, 복수의 제1 감지 패턴들 및 상기 제1 감지 패턴들 사이에 배치되어 인접하는 제1 감지 패턴들을 연결하는 복수의 제1 연결 패턴들을 포함하는 제1 감지 전극, 및 상기 절연층을 사이에 두고 상기 제1 연결 패턴들로부터 이격된 복수의 제2 연결 패턴들 및 상기 제1 감지 패턴들로부터 이격되고 상기 제2 연결 패턴들에 의해 연결된 복수의 제2 감지 패턴들을 포함하는 제2 감지 전극을 포함할 수 있다.

본 발명에 따르면, 입력 감지 유닛에 있어서, 감지 전극들에 전기적 신호를 전달하는 감지 라인들 중 인접하는 감지 라인들 사이의 전기적 단락이 용이하게 방지될 수 있다. 이에 따라, 표시 유닛에 의해 제공되는 면이 비 평탄면이라 하더라도 입력 감지 유닛은 표시 유닛 상에 안정적으로 형성될 수 있어, 표시 유닛과 입력 감지 유닛을 포함하는 전자 장치의 신뢰성이 향상될 수 있다.

도 1a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 1b는 도 1a에 도시된 전자 장치의 분해 사시도이다.
도 2a 및 도 2b는 도 1b에 도시된 일부 구성의 사시도들이다.
도 2c는 본 발명의 일 실시예에 따른 전자 패널의 분해 사시도이다.
도 3은 도 2a에 도시된 Ⅰ-Ⅰ'를 따라 자른 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 전자 장치의 일부를 도시한 평면도이다.
도 4b는 도 4a에 도시된 Ⅱ-Ⅱ'을 따라 자른 단면도이다.
도 4c는 도 4a에 도시된 Ⅲ-Ⅲ'를 따라 자른 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 전자 장치의 일부를 도시한 단면도이다.
도 5b는 본 발명의 일 실시예에 따른 전자 장치의 일부를 도시한 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 전자 장치의 일부를 도시한 평면도이다.
도 6b는 도 6a에 도시된 Ⅳ-Ⅳ'를 따라 자른 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 전자 장치의 일부를 도시한 평면도이다.
도 7b는 본 발명의 일 실시예에 따른 전자 장치의 일부를 도시한 단면도이다.
도 8a 내지 도 8e는 본 발명의 일 실시예에 따른 전자 장치의 제조 방법을 도시한 단면도들이다.

본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.

동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.

"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.

다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.

"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.

도 1a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다. 도 1b는 도 1a에 도시된 전자 장치의 분해 사시도이다. 도 2a 및 도 2b는 도 1b에 도시된 일부 구성의 사시도들이다. 도 2c는 본 발명의 일 실시예에 따른 전자 패널의 분해 사시도이다. 이하, 도 1a 내지 도 2c를 참조하여 본 발명에 대해 설명한다.

도 1에 도시된 것과 같이, 전자 장치(EA)는 전면(FS)에 영상(IM)을 표시할 수 있다. 전면(FS)은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 면에 평행하게 정의될 수 있다. 전면(FS)은 투과 영역(TA) 및 투과 영역(TA)에 인접한 베젤 영역(BZA)을 포함한다.

전자 장치(EA)는 투과 영역(TA)에 영상(IM)을 표시한다. 영상(IM)은 정적 영상과 동적 영상 중 적어도 어느 하나를 포함할 수 있다. 도 1에서 영상(IM)의 일 예로 시계 및 복수의 아이콘들이 도시되었다.

투과 영역(TA)은 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행하고 둥근 꼭지점들을 가진 사각 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 투과 영역(TA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

베젤 영역(BZA)은 투과 영역(TA)에 인접한다. 베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 투과 영역(TA)을 에워쌀 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BZA)은 투과 영역(TA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다. 본 발명의 일 실시예에 따른 전자 장치는 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

전면(FS)의 법선 방향은 전자 장치(EA)의 두께 방향(DR3, 이하, 제3 방향)과 대응될 수 있다. 본 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 부재들의 전면(또는 상면)과 배면(또는 하면)이 정의된다. 부재들 각각의 전면과 배면은 제3 방향(DR3)에서 서로 대향된다. 한편, 제1 내지 제3 방향들(DR1, DR2 DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다.

한편, 본 발명에 따른 전자 장치(EA)는 외부에서 인가되는 사용자의 입력(TC)을 감지할 수 있다. 사용자의 입력(TC)은 사용자 신체의 일부, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함한다. 또한, 전자 장치(EA)는 전자 장치(EA)에 접촉하는 입력은 물론, 근접하거나 인접하는 입력을 감지할 수도 있다.

본 실시예에서, 사용자의 입력(TC)은 전면에 인가되는 사용자의 손으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 상술한 바와 같이 사용자의 입력(TC)은 다양한 형태로 제공될 수 있고, 또한, 전자 장치(EA)는 전자 장치(EA)의 구조에 따라 전자 장치(EA)의 측면이나 배면에 인가되는 사용자의 입력(TC)을 감지할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

도 1b에 도시된 것과 같이, 전자 장치(EA)는 윈도우(100), 전자 패널(200), 회로 기판(300), 및 외부 케이스(400)를 포함할 수 있다. 윈도우(100)와 외부 케이스(400)는 결합되어 전자 장치(EA)의 외관을 정의한다.

윈도우(100)는 전자 패널(200) 상에 배치되어 전자 패널(200)의 전면(IS)을 커버한다. 윈도우(100)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(100)는 유리 또는 플라스틱을 포함할 수 있다. 윈도우(100)는 다층 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우(100)는 접착제로 결합된 복수 개의 플라스틱 필름의 적층 구조를 가지거나, 접착제로 결합된 유리 기판과 플라스틱 필름의 적층 구조를 가질 수도 있다.

윈도우(100)는 외부에 노출되는 전면(FS)을 포함한다. 전자 장치(EA)의 전면(FS)은 실질적으로 윈도우의 전면(FS)에 의해 정의될 수 있다.

구체적으로, 투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 투과 영역(TA)은 액티브 영역(AA)과 대응되는 형상을 가질 수 있다. 예를 들어, 투과 영역(TA)은 액티브 영역(AA)의 전면 또는 적어도 일부와 중첩한다. 전자 패널(200)의 액티브 영역(AA)에 표시되는 영상(IM)은 투과 영역(TA)을 통해 외부에서 시인될 수 있다.

베젤 영역(BZA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 베젤 영역(BZA)은 투과 영역(TA)의 형상을 정의한다. 베젤 영역(BZA)은 투과 영역(TA)에 인접하며, 투과 영역(TA)을 에워쌀 수 있다.

베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 윈도우(100)가 유리 또는 플라스틱 기판으로 제공되는 경우, 베젤 영역(BZA)은 유리 또는 플라스틱 기판의 일면 상에 인쇄되거나 증착된 컬러층에 의해 형성된 영역일 수 있다. 또는, 베젤 영역(BZA)은 유리 또는 플라스틱 기판의 해당 영역을 착색하여 형성될 수도 있다.

베젤 영역(BZA)은 전자 패널(200)의 주변 영역(NAA)을 커버하여 주변 영역(NAA)이 외부에서 시인되는 것을 차단할 수 있다. 한편, 이는 예시적으로 도시된 것이고, 본 발명의 일 실시예에 따른 윈도우 부재(100)에 있어서, 베젤 영역(BZA)은 생략될 수도 있다.

전자 패널(200)은 이미지(IM)를 표시하고 외부 입력(TC)을 감지할 수 있다. 전자 패널(200)은 평면상에서 구분되는 액티브 영역(AA) 및 주변 영역(NAA)을 포함할 수 있다. 액티브 영역(AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다. 본 실시예에서, 액티브 영역(AA)은 영상(IM)이 표시되는 영역이며, 동시에 외부 입력(TC)이 감지되는 영역일 수 있다. 다만, 이는 예시적으로 도시한 것이고, 액티브 영역(AA) 내에서 이미지(IM)가 표시되는 영역과 외부 입력(TC)이 감지되는 영역이 서로 분리될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

주변 영역(NAA)은 액티브 영역(AA)에 인접한다. 주변 영역(NAA)은 액티브 영역(AA)의 가장 자리를 에워쌀 수 있다. 다만, 이는 예시적으로 도시한 것이고, 주변 영역(NAA)은 액티브 영역(AA)의 가장 자리 중 일부에만 인접할 수도 있으며 어느 하나의 실시예로 한정되지 않는다.

주변 영역(NAA)에는 액티브 영역(AA)에 전기적 신호를 제공하는 각종 신호 라인들(GL, DL, PL)이나 패드들(PD), 또는 전자 소자 등이 배치될 수 있다. 주변 영역(NAA)은 베젤 영역(BZA)에 의해 커버되어 외부에서 시인되지 않을 수 있다.

한편, 본 발명의 일 실시예에 따른 전자 패널(200)의 일부는 휘어질 수 있다. 예를 들어, 도 2a 및 도 2b에 도시된 것과 같이, 전자 패널(200)은 비 벤딩부(NBR) 및 벤딩부(BR)를 포함할 수 있다. 도 2a에는 휘어지지 않은 상태의 전자 패널(200)을 도시하였고, 도 2b에는 휘어진 상태의 전자 패널(200)을 도시하였다.

벤딩부(BR)는 제1 방향(DR1)을 따라 연장된 벤딩 축(BX)을 중심으로 외력에 의해 벤딩될 수 있다. 벤딩 축(BX)은 전자 패널(200)의 배면에 정의될 수 있다.

한편, 전자 패널(200)은 벤딩부(BR)에 배치된 응력 완화 패턴(SNP)을 더 포함할 수 있다. 응력 완화 패턴(SNP)은 액티브 영역(AA)과 패드들(PD)이 배치된 패드 영역(PA) 사이에 배치될 수 있다. 응력 완화 패턴(SNP)은 유기물을 포함할 수 있다. 응력 완화 패턴(SNP)은 벤딩부(BR)가 벤딩될 때, 벤딩 스트레스에 따른 벤딩부(BR)의 손상을 방지할 수 있다.

벤딩부(BR)가 벤딩 축(BX)을 감싸도록 벤딩됨으로써, 윈도우(100)의 전면(FS)에서 바라보는 주변 영역(NAA)의 면적이 감소될 수 있다. 이에 따라, 베젤 영역(BZA)이 감소되어 전자 장치(EA)의 미감이 개선될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 전자 패널(200)에 있어서, 벤딩부(BR)는 생략될 수도 있다.

도 2c에 도시된 것과 같이, 전자 패널(200)은 표시 유닛(210) 및 입력 감지 유닛(220)을 포함할 수 있다. 도 2c에는 용이한 설명을 위해 표시 유닛(210)과 입력 감지 유닛(220)을 분리하여 도시하였다.

표시 유닛(210)은 액티브 영역(AA)에 영상(IM)을 생성하여 표시할 수 있다. 표시 유닛(210)은 베이스 기판(BS), 복수의 신호 라인들(GL, DL, PL, RL), 화소(PX), 및 게이트 구동 회로(GDR)을 포함할 수 있다.

베이스 기판(BS)은 전자 패널(200)의 평면상에서의 형상과 대응될 수 있다. 구체적으로, 베이스 기판(BS)은 실질적으로 벤딩부(BR) 및 비 벤딩부(NBR)를 제공하는 구성일 수 있다. 베이스 기판(BS)은 벤딩 가능하도록 연성을 가질 수 있다. 예를 들어, 베이스 기판(BS)은 절연성 폴리머 필름일 수 있다.

신호 라인들(GL, DL, PL, RL)은 베이스 기판(BS) 상에 배치된다. 신호 라인들(GL, DL, PL)은 게이트 라인(GL), 데이터 라인(DL), 전원 라인(PL), 및 라우팅 배선들(RL)을 포함할 수 있다. 게이트 라인(GL), 데이터 라인(DL), 및 전원 라인(PL)은 각각 서로 상이한 전기적 신호를 전달할 수 있다.

게이트 라인(GL)은 제1 방향(DR1)을 따라 연장된다. 게이트 라인(GL)은 복수로 제공되어 제2 방향(DR2)을 따라 서로 이격되어 배열될 수 있으나, 용이한 설명을 위해 단일의 게이트 라인(GL)을 예시적으로 도시하였다. 게이트 라인(GL)은 미 도시된 게이트 구동 회로를 통해 게이트 신호를 수신하여 화소(PX)에 제공할 수 있다.

데이터 라인(DL)은 제2 방향(DR2)을 따라 연장된다. 데이터 라인(DL)은 게이트 라인(GL)과 전기적으로 절연될 수 있다. 데이터 라인(DL)은 복수로 제공되어 제1 방향(DR1)을 따라 서로 이격되어 배열될 수 있으나, 용이한 설명을 위해 단일의 데이터 라인(DL)을 예시적으로 도시하였다. 데이터 라인(DL)은 화소(PX)에 데이터 신호를 제공한다.

전원 라인(PL)은 제2 방향(DR2)을 따라 연장된다. 전원 라인(PL)은 게이트 라인(GL) 및 데이터 라인(DL)과 전기적으로 절연될 수 있다. 전원 라인(PL)은 복수로 제공되어 제1 방향(DR1)을 따라 서로 이격되어 배열될 수 있으나, 용이한 설명을 위해 단일의 전원 라인(PL)을 예시적으로 도시하였다. 전원 라인(PL)은 화소(PX)에 전원 신호(이하, 제1 전원 신호)을 제공할 수 있다.

라우팅 배선들(RL)은 주변 영역(NAA)에 배치된다. 라우팅 배선들(RL)은 평면상에서 응력 완화 패턴(SNP)과 중첩하도록 배치될 수 있다. 라우팅 배선들(RL)은 각각 패드들(PD)과 패드들(PD)에 대응되는 신호 라인들을 연결한다. 신호 라인들은 데이터 라인(DL), 게이트 라인(GL), 게이트 구동 회로(GDR)에 연결되는 라인, 전원 라인(PL)에 연결되는 라인 등을 포함할 수 있다. 한편, 이는 예시적으로 도시한 것이고, 라우팅 배선들(RL)은 대응되는 신호 라인들과 연결된 일체의 형상을 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

화소(PX)는 전기적 신호에 따라 광을 표시하여 영상(IM)을 구현한다. 도 2c에는 일 화소(PX)의 등가 회로도를 예시적으로 도시하였다. 화소(PX)는 복수로 제공될 수 있으나, 용이한 설명을 위해 단일의 화소(PX)를 예시적으로 도시하였다. 한편, 본 발명의 일 실시예에 따른 화소(PX)는 다양한 회로로 구현될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

화소(PX)는 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2), 커패시터(CP), 및 발광소자(ELD)를 포함할 수 있다. 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2), 커패시터(CP), 및 발광소자(ELD)는 전기적으로 연결된다.

제1 박막 트랜지스터(TR1)는 화소(PX)의 턴-온 및 턴-오프를 제어하는 스위칭 소자일 수 있다. 제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결된다. 제1 박막 트랜지스터(TR1)는 게이트 라인(GL)을 통해 제공되는 게이트 신호에 의해 턴-온되어 데이터 라인(DL)을 통해 제공되는 데이터 신호를 커패시터(CP)에 제공한다.

커패시터(CP)는 제1 박막 트랜지스터(TR1)와 제1 전원 라인(PL)에 연결된다. 커패시터(CP)는 제1 박막 트랜지스터(TR1)로부터 전달된 데이터 신호와 제1 전원 라인(PL)에 인가된 제1 전원전압 사이의 차이에 대응하는 전하량을 충전한다.

제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1), 커패시터(CP), 및 발광 소자(ELD)에 연결된다. 제2 박막 트랜지스터(TR2)는 커패시터(CP)에 저장된 전하량에 대응하여 발광 소자(ELD)에 흐르는 구동전류를 제어한다. 커패시터(CP)에 충전된 전하량에 따라 제2 박막 트랜지스터(TR2)의 턴-온 시간이 결정될 수 있다. 제2 박막 트랜지스터(TR2)는 턴-온 시간 동안 제1 전원 라인(PL)을 통해 전달된 제1 전원전압을 발광 소자(ELD)에 제공한다.

발광 소자(ELD)는 전기적 신호에 따라 광을 발생시키거나 광량을 제어할 수 있다. 예를 들어, 발광 소자(ELD)는 유기발광소자, 양자점 발광소자, 전기 영동 소자, 또는 전기 습윤 소자를 포함할 수 있다.

발광 소자(ELD)는 제2 박막 트랜지스터(TR2)와 전원 단자(VSS)에 연결된다. 발광 소자(ELD)는 제2 박막 트랜지스터(TR2)를 통해 전달된 신호와 전원 단자(VSS)를 통해 수신된 제2 전원전압 사이의 차이에 대응하는 전압으로 발광한다. 발광 소자(ELD)는 제2 박막 트랜지스터(TR2)의 턴-온 시간 동안 발광할 수 있다.

발광 소자(ELD)는 발광 물질을 포함한다. 발광 소자(ELD)는 발광 물질에 대응하는 컬러의 광을 생성할 수 있다. 발광 소자(ELD)에서 생성된 광의 컬러는 적색, 녹색, 청색, 백색 중 어느 하나일 수 있다.

한편, 이는 예시적으로 도시한 것이고, 화소(PX)는 다양한 구성과 배열을 가진 전자 소자들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

게이트 구동 회로(GDR)는 주변 영역(NAA)에 배치된다. 게이트 구동 회로(GDR)는 게이트 구동 신호들을 생성한다. 게이트 라인(GL)은 게이트 구동 회로(GDR)에 연결되어 게이트 구동 신호를 화소(PX)에 전달한다. 한편, 본 실시예에서, 게이트 구동 회로(GDR)는 베이스 기판(BS) 상에 실장되어 제공될 수 있다. 다만, 이는 예시적으로 도시한 것이고 게이트 구동 회로(GDR)는 칩(chip) 형태로 제공되거나 별도의 회로 기판에 실장되어 베이스 기판(BS)에 부착될 수도 있다.

입력 감지 유닛(220)은 표시 유닛(210) 상에 배치된다. 입력 감지 유닛(220)은 외부 입력(TC)을 감지하여 외부 입력(TC)의 위치나 세기 정보를 얻을 수 있다. 입력 감지 유닛(220)은 복수의 감지 전극들(TE1, TE2), 복수의 감지 라인들(SL1, SL2), 및 복수의 감지 패드들(PDT)을 포함할 수 있다.

감지 전극들(TE1, TE2)은 액티브 영역(AA)에 배치된다. 감지 전극들(TE1, TE2)은 서로 상이한 전기적 신호를 수신하는 제1 감지 전극(TE1) 및 제2 감지 전극(TE2)을 포함할 수 있다. 입력 감지 유닛(220)은 제1 감지 전극(TE1)과 제2 감지 전극(TE2) 사이의 정전 용량의 변화를 통해 외부 입력(TC)에 대한 정보를 얻을 수 있다.

제1 감지 전극(TE1)은 제2 방향(DR2)을 따라 연장된다. 제1 감지 전극(TE1)은 복수로 제공되어 제1 방향(DR1)을 따라 서로 이격되어 배열될 수 있다. 제1 감지 전극(TE1)은 제2 방향(DR2)을 따라 배열된 복수의 제1 감지 패턴들(SP1) 및 복수의 제1 연결 패턴들(BP1)을 포함할 수 있다. 제1 감지 패턴들(SP1)과 제1 연결 패턴들(BP1)은 제2 방향(DR2)을 따라 교번하여 배열될 수 있다. 제1 연결 패턴들(BP1) 각각은 제1 감지 패턴들(SP1) 중 인접하는 두 개의 패턴들을 연결한다.

제2 감지 전극(TE2)은 제1 방향(DR1)을 따라 연장된다. 제2 감지 전극(TE2)은 복수로 제공되어 제2 방향(DR2)을 따라 서로 이격되어 배열될 수 있다. 제2 감지 전극(TE2)은 제1 방향(DR1)을 따라 배열된 복수의 제2 감지 패턴들(SP2) 및 복수의 제2 연결 패턴들(BP2)을 포함할 수 있다. 제2 감지 패턴들(SP2)과 제2 연결 패턴들(BP2)은 제1 방향(DR1)을 따라 교번하여 배열될 수 있다. 제2 연결 패턴들(BP2) 각각은 제2 감지 패턴들(SP2) 중 인접하는 두 개의 패턴들을 연결한다.

본 실시예에서, 제1 연결 패턴들(BP1)과 제2 연결 패턴들(BP2)은 서로 다른 층 상에 배치되고 제1 감지 패턴들(SP1)과 제2 감지 패턴들(SP2)은 서로 동일한 층 상에 배치될 수 있다. 예를 들어, 제1 연결 패턴들(BP1)은 제2 연결 패턴들(BP2), 제1 감지 패턴들(SP1), 및 제2 감지 패턴들(SP2)과 다른 층 상에 배치되고, 제2 연결 패턴들(BP2), 제1 감지 패턴들(SP1), 및 제2 감지 패턴들(SP2)은 서로 동일한 층 상에 배치될 수 있다.

다만, 이는 예시적으로 도시한 것이고, 제1 연결 패턴들(BP1)이 제1 감지 패턴들(SP1) 및 제2 감지 패턴들(SP2)과 동일한 층 상에 배치되거나, 제1 감지 전극(TE1)과 제2 감지 전극(TE2)이 서로 다른 층 상에 배치될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

감지 라인들(SL1, SL2) 및 단자 패드들(TP)은 주변 영역(NAA)에 배치된다. 단자 패드들(TP)은 감지 라인들(SL1, SL2)에 각각 연결된다. 단자 패드들(TP)은 패드들(PD) 중 감지 패드들(PDT)에 전기적으로 연결된다.

감지 라인들(SL1, SL2)은 제1 감지 라인(SL1) 및 제2 감지 라인(SL2)을 포함한다. 제1 감지 라인(SL1)은 단자 패드들(TP) 중 제1 감지 전극(TE1)과 대응되는 단자 패드와 제1 감지 전극(SP1)을 연결하여 외부에서 제공되는 전기적 신호를 제1 감지 전극(TE1)에 전달한다. 제2 감지 라인(SL2)은 단자 패드들(TP) 중 제2 감지 전극(TE2)과 대응되는 단자 패드와 제2 감지 전극(SP2)을 연결하여 외부에서 제공되는 전기적 신호를 제2 감지 전극(TE2)에 전달한다.

한편, 패드들(PD)은 표시 유닛(210)에 제공될 수 있다. 패드들(PD)은 주변 영역(NDA) 중 패드 영역(PA)에 배치될 수 있다. 본 실시예에서, 패드 영역(PA)은 벤딩부(BR)에 제공된 것으로 예시적으로 도시되었다.

패드들(PD)은 표시 패드들(PDD) 및 감지 패드들(PDT)을 포함할 수 있다. 표시 패드들(PDD)은 표시 유닛(210)에 전기적 신호를 제공한다. 구체적으로, 표시 패드들(PDD)은 화소(PX) 및 게이트 구동 회로(GDR)에 전기적 신호를 제공한다. 예를 들어, 표시 패드들(PDD)은 데이터 라인(DL)에 연결된 패드, 전원 라인(PL)에 연결된 패드, 게이트 구동 회로에 연결된 패드, 및 제2 전원 단자(VSS)에 연결된 패드를 포함할 수 있다.

감지 패드들(PDT)은 입력 감지 유닛(220)에 전기적 신호를 제공할 수 있다. 예를 들어, 감지 패드들(PDT)은 입력 감지 유닛(220)의 감지 단자들(TP)에 각각 연결될 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.

본 발명에 따르면, 표시 패드들(PDP) 및 감지 패드들(PDT)을 하나의 패드 영역(PA)에 제공함으로써, 하나의 회로 기판(300)을 통해 표시 유닛(210)과 입력 감지 유닛(220)을 동시에 구동시킬 수 있어 조립성이 용이해지고 공정이 단순해질 수 있다. 다만, 이는 예시적으로 설명한 것이고, 본 발명의 일 실시예에 따른 전자 패널(200)에 있어서, 감지 패드들(PDT)은 입력 감지 유닛(220)에 제공되어 표시 패드들(PDP)과 별도의 공간에 제공될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

다시 도 1b를 참조하면, 회로 기판(300)은 전자 패널(200)에 연결될 수 있다. 회로 기판(300)은 연성 기판(CF) 및 메인 기판(MB)을 포함할 수 있다. 연성 기판(CF)은 절연 필름 및 절연 필름 상에 실장된 도전 배선들을 포함할 수 있다. 도전 배선들은 패드들(PD)에 접속되어 회로 기판(300)과 전자 패널(200)을 전기적으로 연결한다. 한편, 본 실시예에서, 연성 기판(CF)은 생략될 수도 있으며, 이때 메인 기판(MB)은 전자 패널(200)에 직접 접속될 수도 있다.

메인 기판(MB)은 미 도시된 신호 라인들 및 전자 소자들을 포함할 수 있다. 전자 소자들은 신호 라인들에 접속되어 전자 패널(200)과 전기적으로 연결될 수 있다. 전자 소자들은 각종 전기적 신호들, 예를 들어 영상(IM)을 생성하기 위한 신호나 외부 입력(TC)을 감지하기 위한 신호를 생성하거나 감지된 신호를 처리한다. 한편, 메인 기판(MB)은 생성 및 처리하기 위한 신호들마다 복수로 구비될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

외부 케이스(400)는 전자 패널(200)의 하 측에 배치된다. 외부 케이스(400)는 전자 패널(200)에 비해 상대적으로 강성을 가진 물질을 포함할 수 있다. 예를 들어, 외부 케이스(400)는 글라스, 플라스틱, 메탈로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다.

외부 케이스(400)는 소정의 수용 공간을 제공한다. 전자 패널(200) 및 횔 기판(300)은 수용 공간 내에 수용되어 외부 충격으로부터 보호될 수 있다. 본 발명에 따르면, 하나의 전자 패널(200)로 영상(IM)을 표시하고 동시에 외부 입력(TC)을 감지할 수 있는 사용 환경을 가진 전자 장치(EA)가 제공될 수 있다. 이에 따라, 전자 장치(EA)의 두께가 감소되고 조립성이 향상된 전자 장치(EA)가 제공될 수 있다.

도 3은 도 2a에 도시된 Ⅰ-Ⅰ'를 따라 자른 단면도이다. 이하, 도 3을 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 2c에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 3에 도시된 것과 같이, 전자 패널(200)은 표시 유닛(210) 및 입력 감지 유닛(220)을 포함할 수 있다. 표시 유닛(210)은 베이스 기판(BS), 복수의 절연층들(10, 20, 30, 40, 50, 60, 70, 80, 90), 박막 트랜지스터(TR), 및 발광 소자(ELD)를 포함할 수 있다. 박막 트랜지스터(TR)와 발광 소자(ELD)는 도 2c에 도시된 제2 박막 트랜지스터(TR2: 도 2c 참조) 및 발광 소자(ELD) 각각에 대응될 수 있다.

베이스 기판(BS)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스 기판(BS)은 폴리 이미드(Polyimide, PI)를 포함할 수 있다. 이에 따라, 도 2b에 도시된 것과 같이, 전자 패널(200)의 적어도 일부는 용이하게 휘어질 수 있다. 다만, 이는 예시적으로 설명한 것이고, 베이스 기판(BS)은 리지드한 상태로 제공될 수도 있다. 예를 들어, 베이스 기판(BS)은 유리, 플라스틱 등 다양한 물질로 구성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

제1 절연층(10)은 베이스 기판(BS) 상에 배치되어 베이스 기판(BS)의 전면을 커버한다. 제1 절연층(10)은 배리어 층(barrier layer및/또는 버퍼 층(buffer layer)을 포함할 수 있다. 이에 따라, 제1 절연층(10)은 베이스 기판(BS)을 통해 유입되는 산소나 수분이 화소에 침투되는 것을 방지하거나, 화소가 베이스 기판(BS) 상에 안정적으로 형성되도록 베이스 기판(BS)의 표면 에너지를 감소시킬 수 있다.한편, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 전자 패널(200)에 있어서, 배리어 층 및 버퍼 층 중 적어도 어느 하나는 생략되거나 복수의 층들이 적층된 구조를 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

박막 트랜지스터(TR)는 제1 절연층(10) 상에 배치된다. 박막 트랜지스터(TR)는 반도체 패턴(SP), 제어 전극(CE), 입력 전극(IE), 및 출력 전극(OE)을 포함한다. 반도체 패턴(SP)은 제1 절연층(10) 상에 배치된다. 반도체 패턴(SP)은 반도체 물질을 포함할 수 있다.

제어 전극(CE)은 제2 절연층(20)을 사이에 두고 반도체 패턴(SP)으로부터 이격된다. 제어 전극(CE)은 상술한 제1 박막 트랜지스터(TR1: 도 2c 참조) 및 커패시터(CPP: 도 2c 참조)의 일 전극과 연결될 수 있다.

제3 절연층(30)은 제어 전극(CE) 상에 배치되어 제어 전극(CE)을 커버한다. 제4 절연층(40)은 제3 절연층(30) 상에 배치되어 제3 절연층(30)을 커버한다.

입력 전극(IE)과 출력 전극(OE)은 제4 절연층(40) 상에 배치되고 평면상에서 서로 이격된다. 박막 트랜지스터(TR)의 입력 전극(IE)과 출력 전극(OE)은 제2 내지 제4 절연층들(20, 30, 40)을 관통하여 반도체 패턴(SP)의 일 측 및 타 측에 각각 접속된다.

제2 내지 제4 절연층들(20, 30, 40) 각각은 무기물 및/또는 유기물을 포함할 수 있다. 예를 들어, 제2 내지 제4 절연층들(20, 30, 40) 각각은 실리콘 산화물, 실리콘 질화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제2 내지 제4 절연층들(20, 30, 40) 각각은 단층으로 도시되었으나, 복층 구조를 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

한편, 본 실시예에서, 박막 트랜지스터(TR)는 상부 전극(UE)을 더 포함할 수 있다. 상부 전극(UE)은 제3 절연층(30)과 제4 절연층(40) 사이에 배치될 수 있다. 상부 전극(UE)은 평면상에서 제어 전극(CE)과 중첩하는 위치에 배치될 수 있다. 상부 전극(UE)은 제어 전극(CE)과 다른 전압을 수신하여 제어 전극(CE)과 전계를 형성하거나, 제어 전극(CE)과 동일한 전압을 수신하여 박막 트랜지스터(TR)에 형성되는 채널의 이동도에 관여할 수도 있다. 한편, 본 발명의 일 실시예에 따른 박막 트랜지스터(TR)에 있어서, 상부 전극(UE)은 생략될 수도 있다.

제5 절연층(50)은 제4 절연층(40) 상에 배치되어 입력 전극(IE) 및 출력 전극(OE)을 커버한다. 제5 절연층(50)은 유기물 및/또는 무기물을 포함할 수 있으며, 단층 또는 적층 구조를 가질 수 있다. 본 실시예에서, 제5 절연층(50)은 무기막으로 도시되었다.

한편, 박막 트랜지스터(TR)에 있어서, 반도체 패턴(SP)은 제어 전극(CE) 상에 배치될 수도 있다. 또는, 반도체 패턴(SP)은 입력 전극(IE)과 출력 전극(OE) 상에 배치될 수도 있다. 또는, 입력 전극(IE)과 출력 전극(OE)은 반도체 패턴(SP)과 동일 층 상에 배치되어 반도체 패턴(SP)에 직접 접속될 수도 있다. 본 발명의 일 실시예에 따른 박막 트랜지스터(TR)는 다양한 구조들로 형성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

제6 절연층(60)은 제5 절연층(50) 상에 배치된다. 제7 절연층(70)은 제6 절연층(60) 상에 배치되어 제6 절연층(60)을 커버할 수 있다. 제6 절연층(60) 및 제7 절연층(70) 각각은 무기물 및/또는 유기물을 포함할 수 있다. 본 실시예에서, 제6 절연층(60) 및 제7 절연층(70) 각각은 유기막들로 도시되었다.

발광 소자(ELD)는 제7 절연층(70) 상에 배치된다. 한편, 본 실시예에 따른 전자 패널(200)은 연결 전극(CN)을 더 포함할 수 있다. 연결 전극(CN)은 제6 절연층(60)과 제7 절연층(70) 사이에 배치될 수 있다. 연결 전극(CN)은 발광 소자(ELD)와 박막 트랜지스터(TR) 사이를 연결한다. 한편, 본 발명의 일 실시예에 따른 전자 패널(200)에 있어서, 연결 전극(CN)은 생략될 수도 있으며, 이때, 발광 소자(ELD)는 박막 트랜지스터(TR)에 직접 연결될 수도 있다.

발광 소자(ELD)는 제1 전극(E1), 발광층(EL), 및 제2 전극(E2)을 포함한다. 제1 전극(E1)은 제7 절연층(70)을 관통하여 연결 전극(CN)에 접속될 수 있다. 제1 전극(E1)은 연결 전극(CN)을 통해 박막 트랜지스터(TR)로부터 출력된 전압을 수신한다.

제8 절연층(80)은 제7 절연층(70) 상에 배치된다. 제8 절연층(80)에는 개구부(80_OP)가 정의될 수 있다. 개구부(80_OP)는 제1 전극(E1)의 적어도 일부를 노출시킨다. 제8 절연층(80)은 유기물 및/또는 무기물을 포함할 수 있다. 본 실시예에서 제8 절연층(80)은 유기막으로 도시되었다. 본 실시예에서, 제8 절연층(80)은 화소 정의막일 수 있다.

발광층(EL)은 개구부(80_OP)에 배치되어, 개구부(80_OP)에 의해 노출된 제1 전극(E1) 상에 배치된다. 발광층(EL)은 발광 물질을 포함할 수 있다. 예를 들어, 발광층(EL)은 적색, 녹색, 및 청색을 발광하는 물질들 중 적어도 어느 하나의 물질로 구성될 수 있으며, 형광 물질 또는 인광 물질을 포함할 수 있다. 발광층(EL)은 유기 발광 물질, 또는 양자점이나 양자로드 등을 포함하는 무기 발광 물질을 포함할 수 있다. 발광층(EL)은 제1 전극(E1) 및 제2 전극(E2) 사이의 전위 차이에 응답하여 광을 발광할 수 있다.

제2 전극(E2)은 발광층(EL) 상에 배치된다. 제2 전극(E2)은 제1 전극(E1)과 대향될 수 있다. 제2 전극(E2)은 액티브 영역(AA)으로부터 주변 영역(NAA)까지 연장된 일체의 형상을 가질 수 있다. 제2 전극(E2)은 복수의 화소들에 공통적으로 제공될 수 있다. 화소들 각각에 배치된 각각의 발광 소자(ELD)는 제2 전극(E2)을 통해 공통의 제2 전원 전압을 수신한다.

제2 전극(E2)은 투과형 도전 물질 또는 반 투과형 도전 물질을 포함할 수 있다. 이에 따라, 발광층(EL)에서 생성된 광은 제2 전극(E2)을 통해 제3 방향(DR3)을 향해 용이하게 출사될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 발광 소자(ELD)는 설계에 따라, 제1 전극(E1)이 투과형 또는 반 투과형 물질을 포함하는 배면 발광 방식으로 구동되거나, 전면과 배면 모두를 향해 발광하는 양면 발광 방식으로 구동될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

한편, 도시되지 않았으나, 발광 소자(ELD)는 제1 전극(E1)과 발광층(EL) 사이 또는 제2 전극(E2)과 발광층(EL) 사이에 배치된 전하 제어층을 더 포함할 수도 있다. 전하 제어층은 정공 수송/주입 물질 또는 전자 수송/주입 물질을 포함할 수 있다. 또는, 발광 소자(ELD)는 제1 전극(E1)과 발광층(EL) 사이 또는 제2 전극(E2)과 발광층(EL) 사이에 배치된 전하 생성층을 더 포함할 수도 있다. 이때 발광층(EL)은 복수로 제공될 수도 있다. 본 발명의 일 실시예에 따른 발광 소자(ELD)는 다양한 구조를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

제9 절연층(90)은 발광 소자(ELD) 상에 배치되어 발광 소자(ELD)를 봉지한다. 본 실시예에서, 제9 절연층(90)은 봉지층일 수 있다. 제9 절연층(90)은 액티브 영역(AA)으로부터 주변 영역(NAA)까지 연장된 일체의 형상을 가질 수 있다. 제9 절연층(90)은 복수의 화소들에 공통적으로 제공될 수 있다. 한편, 도시되지 않았으나, 제2 전극(E2)과 제9 절연층(90) 사이에는 제2 전극(E2)을 커버하는 캡핑층이 더 배치될 수도 있다.

제9 절연층(90)은 제3 방향(DR3)을 따라 순차적으로 적층된 제1 무기층(91), 유기층(92), 및 제2 무기층(93)을 포함할 수 있다. 본 실시예에서, 제1 무기층(91), 유기층(92), 및 제2 무기층(93) 각각은 단일의 층으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 제1 무기층(91), 유기층(92), 및 제2 무기층(93) 중 적어도 어느 하나는 복수로 제공되거나 생략될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

제1 무기층(91)은 제2 전극(E2)을 커버할 수 있다. 제1 무기층(91)은 외부 수분이나 산소가 발광 소자(ELD)에 침투하는 것을 방지할 수 있다. 예를 들어, 제1 무기층(91)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제1 무기층(91)은 증착 공정을 통해 형성될 수 있다.

유기층(92) (91) 상에 배치되어 제1 무기층(91)에 접촉할 수 있다. 유기층(92)은 제1 무기층(91) 상에 평탄면을 제공할 수 있다. 구체적으로, 유기층(92)은 액티브 영역(AA)에 평탄면을 제공할 수 있다.

제1 무기층(91) 상면에 형성된 굴곡이나 제1 무기층(91) 상에 존재하는 파티클(particle) 등은 유기층(OL)에 의해 커버되어, 제1 무기층(91)의 상면의 표면 상태가 유기층(92) 상에 형성되는 구성들에 미치는 영향을 차단할 수 있다. 또한, 유기층(92)은 접촉하는 층들 사이의 응력을 완화시킬 수 있다. 유기층(92)은 유기물을 포함할 수 있고, 스핀 코팅, 슬릿 코팅, 잉크젯 공정과 같은 용액 공정을 통해 형성될 수 있다.

제2 무기층(93)은 유기층(92) 상에 배치되어 유기층(92)을 커버한다. 제2 무기층(93)은 제1 무기층(91) 상에 배치되는 것보다 상대적으로 평탄한 면에 안정적으로 형성될 수 있다. 제2 무기층(93)은 유기층(92)으로부터 방출되는 수분 등을 봉지하여 외부로 유입되는 것을 방지한다. 제2 무기층(93)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제2 무기층(93)은 증착 공정을 통해 형성될 수 있다.

한편, 표시 유닛(210)은 주변 영역(NAA)에 배치된 박막 트랜지스터(TR-D, 이하 구동 트랜지스터), 복수의 신호 패턴들(VSS, E-CNT), 복수의 댐 부들(DM1, DM2), 복수의 신호 라인들(CL1, CL2, CL3, CL4), 라우팅 배선들(RL), 응력 완화 패턴(SNP), 커버 패턴(CVL), 및 복수의 패드들(PDD)을 더 포함할 수 있다.

구동 트랜지스터(TR-D)는 액티브 영역(AA)에 배치된 박막 트랜지스터(TR) 중 상부 전극(UE)이 생략된 구조를 가진 것으로 예시적으로 도시되었다. 예를 들어, 구동 트랜지스터(TR-D)는 제1 절연층(10) 상에 배치된 반도체 패턴(SP), 제2 절연층(20) 상에 배치된 제어 전극(CE), 제4 절연층(40) 상에 배치된 입력 전극(IE) 및 출력 전극(OE)을 포함할 수 있다.

이에 따라, 구동 트랜지스터(TR-D)는 액티브 영역(AA)에서의 박막 트랜지스터(TR)와 동일 공정 내에서 동시에 형성될 수 있어, 공정이 단순화되고 공정 비용이 절감될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 구동 트랜지스터(TR-D)는 박막 트랜지스터(TR)와 다른 층 상에 배치된 전극들 및 반도체 패턴을 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

신호 패턴들(VSS, E-CNT)은 전원 패턴(VSS), 연결 전극(E-CNT)을 포함할 수 있다. 전원 패턴(VSS)은 제4 절연층(40)과 제5 절연층(50) 사이에 배치될 수 있다. 본 실시예에서, 전원 패턴(VSS)은 박막 트랜지스터(TR)의 입력 전극(IE)이나 출력 전극(OE)과 동일한 층 상에 배치된 것으로 예시적으로 도시되었다. 전원 패턴(VSS)은 라우팅 배선(RL) 중 어느 하나를 통해 패드들(PDD) 중 제2 전원 신호가 인가되는 패드에 연결되어 제2 전원 신호를 전달받는다.

연결 전극(E-CNT)은 제7 절연층(70) 및 제8 절연층(80) 사이에 배치된다. 연결 전극(E-CNT)은 제1 전극(E1)과 동일한 층 상에 배치될 수 있다. 연결 전극(E-CNT)은 제2 전원 패턴(VSS)에 접속된다. 연결 전극(E-CNT)은 댐부들(DM1, DM2)로부터 노출된 제2 전원 패턴(VSS)을 커버하고, 댐 부들(DM1, DM2)과 중첩하도록 연장될 수 있다.

연결 전극(E-CNT)은 제2 전극(E2)과 접속될 수 있다. 제2 전극(E2)은 연결 전극(E-CNT)을 통해 전원 패턴(VSS)에 접속되어 제2 전원 전압을 수신할 수 있다.

연결 전극(E-CNT)에는 소정의 홀들(E-H)이 정의될 수 있다. 홀들(E-H)은 연결 전극(E-CNT)을 관통하여 형성될 수 있다. 표시 유닛(210) 형성 공정 중, 연결 전극(E-CNT) 하 측에 배치된 제6 절연층(60) 또는 제7 절연층(70)에서 발생된 가스들은 홀들(E-H)을 통해 용이하게 배출될 수 있다. 이에 따라 연결 전극(E-CNT)이나 제2 전극(E2)은 제7 절연층(70) 상에 안정적으로 형성될 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제6 절연층(60)이나 제7 절연층(70)의 구성 재료나 공정에 따라 홀들(E-H)은 생략될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

한편, 제8 절연층(80)에는 소정의 함몰부(80_V)가 정의될 수 있다. 함몰부(80_V)는 액티브 영역(AA)의 개구부(80_OP)와 대응되도록 제8 절연층(80)의 일부가 제거되어 형성될 수 있다. 본 실시예에서, 연결 전극(E-CNT)은 함몰부(80_V)를 통해 노출될 수 있다. 제2 전극(E2)은 함몰부(80_V)를 통해 연결 전극(E-CNT)에 접속될 수 있다. 다만, 이는 예시적으로 도시된 것이고, 함몰부(80_V)는 연결 전극(E-CNT)과 중첩하지 않는 영역에 형성될 수도 있고, 이때, 제2 전극(E2)은 다른 위치에서 연결 전극(E-CNT)에 접속될 수 있다.

본 실시예에서, 함몰부(80_V)는 상측에 굴곡면을 제공할 수 있다. 함몰부(80_v)는 후술하는 구조 패턴(RP)의 일 실시예 중 하나일 수 있다. 함몰부(80_V)에 의해 형성된 굴곡면은 유기층(92)에 의해 커버되어 평탄화될 수 있다. 이에 따라, 입력 감지 유닛(220)은 평탄화된 면 상에 형성될 수 있다.

다만, 이는 예시적으로 도시한 것이고, 유기층(92)의 도포량에 따라 함몰부(80_V)에 의해 형성된 굴곡면이 입력 감지 유닛(220)에 제공될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다. 이에 대한 상세한 설명은 후술하기로 한다.

신호 라인들(CL1, CL2, CL3, CL4)은 데이터 라인, 게이트 라인, 및 액티브 영역(AA)에 전기적으로 연결되는 각종 제어 신호 라인들 중 적어도 어느 하나를 포함할 수 있다. 신호 라인들(CL1, CL2, CL3, CL4)은 각각 독립적인 전압들을 전달할 수 있다.

신호 라인들(CL1, CL2, CL3, CL4)은 게이트 구동 회로(GDC)를 구성하거나, 신호 라인들(CL1, CL2, CL3, CL4)은 제1 내지 제4 신호 라인들(CL1, CL2, CL3, CL4)을 포함할 수 있다. 제1 신호 라인들(CL1)은 제6 절연층(60)과 제7 절연층(70) 사이에 배치될 수 있다. 즉, 제1 신호 라인들(CL1)은 연결 전극(CN)과 동일 층 상에 배치될 수 있다.

상술한 바와 같이, 라우팅 배선들(RL)은 패드들(PDD: 도 2c 참조)과 액티브 영역(AA)에 배치된 소자들 사이를 연결한다. 라우팅 배선들(RL)은 제1 패드(PD1)와 표시 유닛(210)을 연결하는 신호 라인 및 제2 패드(PD2)와 입력 감지 유닛(220)을 연결하는 신호 라인 중 적어도 어느 하나를 포함할 수 있다. 본 실시예에는 라우팅 배선들(RL) 중 하나의 라우팅 배선(RL)을 도시하였다.

라우팅 배선(RL)은 제1 패드(PD1)를 구성하는 제1 패턴(PP1)과 하나의 도전 라인(CL)을 전기적으로 연결한다. 이에 따라, 패널의 일부가 벤딩되더라도 제1 패드(PD1)를 통해 수신된 전기적 신호는 라우팅 배선(RL)을 지나 해당 도전 라인(CL)에 수신되어 액티브 영역(AA)에 제공될 수 있다.

응력 완화 패턴(SNP)은 유기물을 포함한다. 응력 완화 패턴(SNP)은 절연층에 정의된 개구부(OP)에 배치될 수 있다. 개구부(OP)는 제1 절연층(10) 및 제2 절연층(20)을 관통하는 개구부(OP_1) 및 제3 절연층(30)과 제4 절연층(40)을 관통하는 개구부(OP_2)가 연결되어 형성된 것일 수 있다.

본 발명에 따르면, 벤딩부(BR: 도 2c 참조)와 대응되는 영역에서 상대적으로 연성이 낮은 절연층들(10, 20, 30, 40, 50)을 제거하고 상대적으로 연성이 높은 응력 완화 패턴(SNP)을 배치시킴으로써, 벤딩부(BR)가 벤딩될 때, 전자 패널(200)에 인가되는 벤딩 스트레스를 완화시킨다. 이에 따라, 벤딩부(BR)가 벤딩될 때 라우팅 배선(RL)의 손상이 방지될 수 있고, 전자 패널(200)의 신뢰성이 향상될 수 있다. 한편, 본 발명의 일 실시예에 따른 전자 패널(200)에 있어서, 벤딩부(BR)나 응력 완화 패턴(SNP)은 생략될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

커버 패턴(CVL)은 응력 완화층(SNP) 상에 배치될 수 있다. 라우팅 배선(RL)은 커버 패턴(CVL)에 의해 커버될 수 있다. 커버 패턴(CVL)은 제1 층(I1), 제2 층(I2), 및 제3 층(I3)을 포함할 수 있다. 커버 패턴(CVL)은 적층 구조로 도시되었다. 커버 패턴(CVL)은 응력 완화층(SNP) 및 라우팅 배선(RL)을 보호한다.

댐 부들(DM1, DM2)은 제1 댐 부(DM1) 및 제2 댐 부(DM2)를 포함할 수 있다. 제1 및 제2 댐 부 들(DM1, DM2)은 액티브 영역(AA)으로부터 멀어지는 방향을 따라 순차적으로 배열된다.

댐 부들(DM1, DM2)은 유기층(92)의 넘침을 방지한다. 댐 부들(DM1, DM2)은 도 3에 도시된 댐 부들(DM1, DM2)과 연결된 일체의 형상을 갖거나 분리되어 배치될 수 있다. 댐 부들(DM1, DM2) 각각은 2 개의 층들(P1, P2)을 포함하거나, 세 개의 층 들(P1, P2, P3)을 포함할 수 있다. 댐 부들(DM1, DM2)은 각각 다양한 구조를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

패드들(PD1, PD2)은 제1 패드(PD1) 및 제2 패드(PD2)를 포함할 수 있다. 제1 패드(PD1)는 제3 절연층(30) 상에 배치된다. 제1 패드(PD1)는 단층 구조로 도시되었으나, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 제1 패드(PD1)는 복수의 층들이 적층된 구조를 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

제1 패드(PD1)는 절연 패턴(IPP)에 의해 적어도 일부가 노출될 수 있다. 절연 패턴(IPP)은 제4 절연층(40) 상에 배치된다. 절연 패턴(IPP)에 정의된 개구부(IPP_OP)는 제1 패드(PD1)의 적어도 일부를 노출시킨다. 회로 기판(300: 도 1b 참조)은 제1 패드(PD1) 중 노출된 부분에 접속되어 전자 패널(200)과 전기적으로 연결된다.

제2 패드(PD2)는 적층 구조로 도시되었다. 예를 들어, 제2 패드(PD2)는 제3 절연층(30) 상에 배치된 제1 패턴(PP1) 및 제3 절연층(40) 상에 배치된 제2 패턴(PP2)을 포함한다. 제2 패턴(PP2)은 제4 절연층(40)을 관통하여 제1 패턴(PP1)에 접속된다. 회로 기판(300)은 제2 패턴(PP2)을 통해 전자 패널(200)에 전기적으로 연결될 수 있다.

제1 패드(PD1) 및 제2 패드(PD2)는 실질적으로 상이한 전기적 신호를 수신할 수 있다. 예를 들어, 제1 패드(PD1)는 표시 패드들(PDD: 도 2c 참조) 중 어느 하나이고 제2 패드(PD2)는 감지 패드들(PDT: 도 2c 참조) 중 어느 하나일 수 있다. 본 발명에 따르면, 입력 감지 유닛(220)을 구동하기 위한 신호와 표시 유닛(210)을 감지하기 위한 신호를 하나의 전자 패널(200)에 구비할 수 있다. 이에 따라, 전자 패널(200)의 집적도가 향상되고 전자 장치(EA: 도 1a 참조)의 두께가 감소될 수 있다.

입력 감지 유닛(220)은 제1 감지 절연층(TIS1), 제2 감지 절연층(TIS2), 복수의 제1 패턴들(MT1), 및 복수의 제2 패턴들(MT2)을 포함할 수 있다. 제1 패턴들(MT1)과 제2 패턴들(MT2)은 서로 다른 층 상에 배치된다. 제1 패턴들(MT1)은 제1 감지 절연층(TIS1)과 제2 감지 절연층(TIS2) 사이에 배치되고, 제2 패턴들(MT2)은 제2 감지 절연층(TIS2) 상에 배치된다. 본 실시예에서, 제1 패턴들(MT1) 중 적어도 일부는 제2 패턴들(MT2)과 접속된 것으로 도시되었다.

제1 패턴들(MT1) 및 제2 패턴들(MT2)은 제1 감지 전극(TE1: 도 2c 참조) 및 제2 감지 전극(TE2: 도 2c 참조)을 구성할 수 있다. 예를 들어, 제1 패턴들(MT1)은 제1 연결 패턴(BP1: 도 2c 참조)을 구성하고, 제2 패턴들(MT2)은 제1 및 제2 감지 패턴들(SP1, SP2: 도 2c 참조), 및 제2 연결 패턴(BP2: 도 2c 참조)을 구성할 수 있다. 또는 예를 들어, 제1 패턴들(MT1)은 제2 연결 패턴(BP2)을 구성하고 제2 패턴들(MT2)은 제1 및 제2 감지 패턴들(SP1, SP2), 및 제1 연결 패턴(BP2)을 구성할 수도 있다. 또는 제1 패턴들(MT1)은 제1 및 제2 감지 패턴들(SP1, SP2), 및 제1 연결 패턴(BP1)을 구성하고 제2 패턴들(MT2)은 제2 연결 패턴(BP2)을 구성할 수도 있다.

한편, 제1 패턴들(MT1)은 제1 감지 전극(TE1)을 구성하고 제2 패턴들(MT2)은 제2 감지 전극을 구성할 수도 있다. 이때, 제1 패턴(MT1)과 제2 패턴(MT2)은 서로 접속되지 않는다. 본 발명의 일 실시예에 따른 전자 장치는 다양한 구조의 입력 감지 유닛(220)을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

제1 감지 절연층(TIS1) 및 제2 감지 절연층(TIS2) 각각은 절연 물질을 포함한다. 제1 감지 절연층(TIS1) 및 제2 감지 절연층(TIS2) 각각은 유기물 및/또는 무기물을 포함할 수 있다. 본 실시예에서, 제1 감지 절연층(TIS1)은 무기막인 실시예로 예시적으로 도시되었다. 이에 따라, 제1 감지 절연층(TIS1)은 표시 유닛(220), 구체적으로 제2 무기층(93)이 제공하는 상면의 형태가 반영된 면을 제1 패턴들(MT1)에 제공할 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.

한편, 본 실시예에 따른 입력 감지 유닛(220)은 제1 패턴층(L1) 및 제2 패턴층(L2)을 더 포함할 수 있다. 제1 패턴층(L1) 및 제2 패턴층(L2)은 주변 영역(NAA)에 배치된다. 제1 패턴층(L1) 및 제2 패턴층(L2)은 서로 다른 층 상에 배치될 수 있다. 본 실시예에서, 제1 패턴층(L1)은 제1 패턴들(MT1)과 동일 층 상에 배치되고 제2 패턴층(L2)은 제2 패턴들(MT2)과 동일 층 상에 배치된다. 제1 패턴층(L1)과 제2 패턴층(L2)은 도 2c에 도시된 감지 라인들(SL1, SL2)을 구성할 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.

본 발명에 따르면, 감지 라인들(SL1, SL2) 중 적어도 일부는 서로 교번하여 배열된 제1 패턴층(L1)과 제2 패턴층(L2)을 포함할 수 있다. 제1 패턴층(L1)과 제2 패턴층(L2)은 제2 감지 절연층(TIS2)을 사이에 두고 전기적으로 절연될 수 있다. 이에 따라, 감지 라인들(SL1, SL2) 중 인접하는 감지 라인들 사이의 전기적 단락 문제가 용이하게 방지될 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.

도 4a는 본 발명의 일 실시예에 따른 전자 장치의 일부를 도시한 평면도이다. 도 4b는 도 4a에 도시된 Ⅱ-Ⅱ'을 따라 자른 단면도이다. 도 4c는 도 4a에 도시된 Ⅲ-Ⅲ'를 따라 자른 단면도이다. 이하, 도 4a 내지 도 4c를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 3b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 4a에는 용이한 설명을 위해 10 개의 감지 라인들(SLn1, SLn2, SLn3, SLn4, SLn5, SLm1, SLm2, SLm3, SLm4, SLm5)을 도시하였다. 감지 라인들(SLn1, SLn2, SLn3, SLn4, SLn5, SLm1, SLm2, SLm3, SLm4, SLm5) 각각은 도 2c에 도시된 감지 라인들(SL1, SL2) 중 어느 하나와 대응될 수 있다. 예를 들어, 10 개의 감지 라인들(SLn1, SLn2, SLn3, SLn4, SLn5, SLm1, SLm2, SLm3, SLm4, SLm5) 전체가 제1 감지 라인들(SL1)이거나 제2 감지 라인들(SL2)일 수 있다. 또는, 10 개의 감지 라인들(SLn1, SLn2, SLn3, SLn4, SLn5, SLm1, SLm2, SLm3, SLm4, SLm5) 중 일부는 제1 감지 라인들(SL1)이고 나머지는 제2 감지 라인들(SL2)일 수 도 있다.

10 개의 감지 라인들(SLn1, SLn2, SLn3, SLn4, SLn5, SLm1, SLm2, SLm3, SLm4, SLm5)은 제1 그룹의 감지 라인들(SLn1, SLn2, SLn3, SLn4, SLn5)과 제2 그룹의 감지 라인들(SLm1, SLm2, SLm3, SLm4, SLm5)을 포함할 수 있다. 제1 그룹의 감지 라인들(SLn1, SLn2, SLn3, SLn4, SLn5)과 제2 그룹의 감지 라인들(SLm1, SLm2, SLm3, SLm4, SLm5)은 서로 교번하여 배열될 수 있다. 따라서, 서로 인접하는 두 개의 감지 라인들은 서로 다른 그룹에 속하는 감지 라인들일 수 있다.

제1 그룹의 감지 라인들(SLn1, SLn2, SLn3, SLn4, SLn5)과 제2 그룹의 감지 라인들(SLm1, SLm2, SLm3, SLm4, SLm5) 각각은 평탄 영역(FA), 비 평탄 영역(NFA), 및 평탄 영역(FA)을 따라 연장될 수 있다.

비 평탄 영역(NFA)은 평탄 영역(FA)에 비해 상대적으로 비 평탄한 면을 입력 감지 유닛(220)에 제공하는 영역일 수 있다. 비 평탄 영역(NFA)은 상술한 함몰부(80_V) 또는 댐 부들(DM1, DM2)에 의해 발생되거나 유기층(92)의 도포 정도가 낮은 영역에 형성될 수 있다.

본 실시예에서는 용이한 설명을 위해 구조 패턴(RP)을 음영 처리하여 도시하였다. 구조 패턴(RP)은 비 평탄 영역(NFA)에 배치되어 입력 감지 유닛(220)에 굴곡면을 제공할 수 있다. 구조 패턴(RP)은 감지 라인들(SLn1, SLn2, SLn3, SLn4, SLn5, SLm1, SLm2, SLm3, SLm4, SLm5)이 배열된 방향과 교차하는 방향을 따라 연장될 수 있다. 구조 패턴(RP)은 볼록 패턴이거나 오목 패턴일 수 있다.

제1 그룹의 감지 라인들(SLn1, SLn2, SLn3, SLn4, SLn5)과 제2 그룹의 감지 라인들(SLm1, SLm2, SLm3, SLm4, SLm5) 각각은 평탄 영역(FA)에서 복수의 층들을 포함하는 적층 구조를 갖고, 비 평탄 영역(NFA)에서 단층 구조를 가질 수 있다. 구체적으로, 제1 그룹의 감지 라인들(SLn1, SLn2, SLn3, SLn4, SLn5)과 제2 그룹의 감지 라인들(SLm1, SLm2, SLm3, SLm4, SLm5) 각각은 제1 패턴층(L1) 및 제2 패턴층(L2)을 포함한다. 제1 패턴층(L1)과 제2 패턴층(L2)은 서로 상이한 층 상에 배치될 수 있다.

제1 패턴층(L1)은 베이스 층(BSL)과 제2 감지 절연층(TIS2) 사이에 배치될 수 있다. 제1 패턴층(L1)은 실질적으로 도 3a에 도시된 제1 패턴층(MTL1)과 대응될 수 있다. 베이스 층(BSL)은 표시 유닛(210) 및 제1 감지 절연층(TIS1)을 포함하는 층일 수 있다.

제2 패턴층(L2)은 제2 감지 절연층(TIS2) 상에 배치된다. 제2 패턴층(L2)은 제1 패턴층(L1)을 따라 연장된다. 제2 패턴층(L2)은 제2 감지 절연층(TIS2)을 관통하는 소정의 컨택부(CNT)를 통해 제1 패턴층(L1)에 접속될 수 있다.

제1 그룹의 감지 라인들(SLn1, SLn2, SLn3, SLn4, SLn5)과 제2 그룹의 감지 라인들(SLm1, SLm2, SLm3, SLm4, SLm5) 각각을 구성하는 제1 패턴층(L1)과 제2 패턴층(L2)은 단면상에서 제2 감지 절연층(TIS2)을 사이에 두고 적층된다. 제1 패턴층(L1)과 제2 패턴층(L2)은 평탄 영역(FA)에서 적층되고, 비 평탄 영역(NFA)에서는 제1 패턴층(L1)과 제2 패턴층(L2) 중 어느 하나만 배치될 수 있다.

구체적으로, 제1 그룹의 감지 라인들(SLn1, SLn2, SLn3, SLn4, SLn5) 각각은 평탄 영역(FA)에서 제1 패턴층(L1)과 제2 패턴층(L2)이 적층된 구조를 갖고, 비 평탄 영역(NFA)에서 제2 패턴층(L2)만 배치된 구조를 가질 수 있다. 제1 패턴층(L1) 중 비 평탄 영역(NFA)과 대응되는 부분은 제거되어 제1 패턴층(L1)에 소정의 단부(EG)가 형성될 수 있다.

마찬가지로, 제2 그룹의 감지 라인들(SLm1, SLm2, SLm3, SLm4, SLm5) 각각은 평탄 영역(FA)에서 제1 패턴층(L1)과 제2 패턴층(L2)이 적층된 구조를 갖고, 비 평탄 영역(NFA)에서 제1 패턴층(L1)만 배치된 구조를 가질 수 있다. 제2 패턴층(L2) 중 비 평탄 영역(NFA)과 대응되는 부분은 제거되어 제2 패턴층(L2)에 소정의 단부(EG)가 형성될 수 있다.

이에 따라, 제1 그룹의 감지 라인들(SLn1, SLn2, SLn3, SLn4, SLn5)과 제2 그룹의 감지 라인들(SLm1, SLm2, SLm3, SLm4, SLm5) 각각의 제1 패턴층(L1)과 제2 패턴층(L2)은 비 평탄 영역(NFA)에서 일 방향을 따라 교번하여 배치될 수 있다. 즉, 비 평탄 영역(NFA)에 배치된 어느 제1 패턴층(L1)에 인접하는 패턴은 제2 패턴층(L2)일 수 있다.

제1 패턴층(L1)의 제1 너비(W1)와 제2 패턴층(L2)의 제2 너비(W2)는 서로 독립적으로 설계될 수 있다. 본 실시예에서, 제1 너비(W1)와 제2 너비(W2)는 동일하게 도시되었다.

제2 패턴층(L2)은 두 개의 제1 층들(L1) 사이 공간(SS)에 배치될 수 있다. 본 실시예에서, 제1 패턴층(L1)과 제2 패턴층(L2) 사이의 간격(DS)은 균일하게 도시되었다. 본 실시예에서, 제1 패턴층(L1)과 제2 패턴층(L2) 사이의 간격(DS)은 약 19㎛ 이상일 수 있다. 본 발명에 따르면, 제1 패턴층(L1)과 제2 패턴층(L2) 사이의 간격(DS)이 비교적 작더라도, 제1 패턴층(L1)과 제2 패턴층(L2)이 서로 다른 층 상에 배치됨으로써, 전기적 단락 문제가 안정적으로 방지될 수 있다.

본 발명에 따르면, 제1 패턴층(L1)과 제2 패턴층(L2)은 제2 감지 절연층(TIS2)을 사이에 두고 서로 이격되고 전기적으로 절연될 수 있다. 이에 따라, 각각이 비 평탄 영역(NFA)에서 제1 패턴층(L1)을 가진 제2 그룹의 감지 라인들(SLm1, SLm2, SLm3, SLm4, SLm5)과 각각이 비 평탄 영역(NFA)에서 제2 패턴층(L2)을 가진 제1 그룹의 감지 라인들(SLn1, SLn2, SLn3, SLn4, SLn5) 사이의 전기적 단락 문제가 안정적으로 감소될 수 있다.

또한, 제1 그룹의 감지 라인들(SLn1, SLn2, SLn3, SLn4, SLn5)과 제2 그룹의 감지 라인들(SLm1, SLm2, SLm3, SLm4, SLm5)이 서로 교번하여 배치됨에 따라, 동일한 층 상에 배치된 제1 층들(L1)이나 제2 층들(L2) 사이의 간격이 상대적으로 넓게 확보될 수 있다. 이에 따라, 감지 라인들(SLn1, SLn2, SLn3, SLn4, SLn5, SLm1, SLm2, SLm3, SLm4, SLm5) 사이의 전기적 단락 문제가 안정적으로 감소되고 전자 장치의 신뢰성이 향상될 수 있다.

도 5a는 본 발명의 일 실시예에 따른 전자 장치의 일부를 도시한 단면도이다. 도 5b는 본 발명의 일 실시예에 따른 전자 장치의 일부를 도시한 단면도이다. 도 5a 및 도 5b에는 용이한 설명을 위해 도 4b와 대응되는 영역을 도시하였다. 이하, 도 5a 및 도 5b를 참조하여 본 발명에 대해 설명한다.

도 5a에 도시된 것과 같이, 전자 장치(200-1)는 베이스 층(BSL) 및 입력 감지 유닛(220)을 포함한다. 베이스 층(BSL)은 기판(BSS), 구조 패턴(RP), 제1 무기층(91), 유기층(92), 및 제2 무기층(92)을 포함할 수 있다. 제1 무기층(91), 유기층(92), 및 제2 무기층(92)은 도 3a에 도시된 제1 무기층(91), 유기층(92), 및 제2 무기층(92)에 각각 대응되고, 기판(BSS) 및 구조 패턴(RP)은 도 3a에 도시된 제1 무기층(91) 하부에 배치되는 절연층들 및 소자들을 포함할 수 있다. 예를 들어, 구조 패턴(RP)은 함몰부(80_V: 도 3a 참조)나 댐 부들(DM1, DM2)을 포함할 수 있다. 본 실시예에서는 용이한 설명을 위해 구조 패턴(RP)은 댐 부들(DM1, DM2)과 같은 돌출 패턴인 경우를 예시적으로 도시하였다.

돌출 패턴(RP)이 제공하는 비 평탄면은 유기층(92)에 의해 도포되어 평탄화될 수 있다. 유기층(92)의 도포량이 충분한 경우, 유기층(92)은 돌출 패턴(RP)과 베이스 층(BSS) 사이의 단차(AA')를 충진하여 상측에 평탄면을 제공할 수 있다. 이에 따라, 제2 무기층(93)은 평탄면 상에 형성되어 입력 감지 유닛(220)에 평탄면을 제공할 수 있다.

또는, 도 5b에 도시된 것과 같이, 전자 장치(200-2)에 있어서, 유기층(92)은 생략될 수도 있다. 전자 장치(200-2)는 도 5a에 도시된 전자 장치(200-1)에 비해 상대적으로 유기층(92) 도포량이 적은 상태로 형성된 실시예일 수 있다. 이에 따라, 돌출 패턴(RP)과 베이스 층(BSS) 사이의 단차(AA')는 제2 무기층(93)에 반영되어 입력 감지 유닛(220)이 제공되는 면에 소정의 단차(BB')를 형성할 수 있다.

단차(BB')에 의한 굴곡면에는 제1 패턴층(L2)의 패터닝 시 포토 레지스트의 패터닝 불량이 발생될 수 있어 포토 레지스트의 잔류물이나 제거되어야 할 제2 패턴층(L2)의 잔류물이 존재할 수 있다.

본 발명에 따른 전자 장치(200-2)는 구조 패턴(RP)에 의해 단차(BB')가 형성되더라도, 굴곡면에서는 단층 구조를 가진 제1 패턴층(L1)으로 감지 라인을 구성함으로써 제2 패턴층(L2)의 잔류물로 인한 감지 라인들 간의 간섭 문제를 방지할 수 있다. 또한, 동일 층에 배치된 도전 패턴들 사이의 간격이 보다 넓게 확보될 수 있다. 이에 따라, 단차(BB') 에서 발생될 수 있는 인접하는 감지 라인들 사이의 전기적 단락 문제가 용이하게 개선될 수 있고 전자 장치(200-1, 200-2)의 신뢰성이 향상될 수 있다.

도 6a는 본 발명의 일 실시예에 따른 전자 장치의 일부를 도시한 평면도이다. 도 6b는 도 6a에 도시된 Ⅳ-Ⅳ'를 따라 자른 단면도이다. 도 6b에 도시된 영역은 실질적으로 도 4b에 도시된 영역과 대응될 수 있다. 이하, 도 6a 및 도 6b를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 5b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 6a에 도시된 것과 같이, 전자 장치(200-A)는 복수의 제1 그룹 감지 라인들(SLna) 및 복수의 제2 그룹 감지 라인들(SLma)을 포함할 수 있다. 제1 그룹 감지 라인들(SLna) 및 제2 그룹 감지 라인들(SLma) 각각은 평탄 영역(FA)에서 제1 패턴층(L1a) 및 제2 패턴층(L2a)으로 구성된 적층 구조를 갖고, 비 평탄 영역(NFA)에서 제1 패턴층(La1) 또는 제2 패턴층(L2a)으로 구성된 단층 구조를 가진다.

한편, 본 실시예에서, 제1 그룹 감지 라인들(SLma)은 서로 상이한 너비들을 가진 제1 층들(L1a, L1b)을 포함할 수 있다. 구체적으로, 제1 그룹 감지 라인들(SLma)은 비 평탄 영역(NFA)에서 제1 너비(W11a)를 가진 제1 패턴층(L1a)으로 구성되거나, 제2 너비(W11b)를 가진 제1 패턴층(L1b)으로 구성될 수 있다. 제2 너비(W11b)는 제1 너비(W11a)보다 클 수 있다. 제2 너비(W11b)를 가진 제1 패턴층(L1b)은 실질적으로 구조 패턴(RP)에 의한 비 평탄 영역(NFA)에서 발생될 수 있는 미 패터닝으로 인해 형성될 수 있다. 이에 따라, 비 평탄 영역(NFA)에서 제1 너비(W11a)보다 큰 제2 너비(W11b)로 불 균일하게 형성된 제1 패턴층(L1b)이 발생될 수 있다.

제2 그룹 감지 라인들(SLna)은 비 평탄 영역(NFA)에서 제2 패턴층(L2a, L2b)을 포함할 수 있다. 서로 이격된 두 개의 제2 패턴층들(L2a, L2b)은 각각 동일한 너비(W21)로 도시되었다.

제2 그룹 감지 라인들(SLna) 중 일부는 제2 너비(W11b)를 가진 제1 패턴층(L1b)과 평면상에서 중첩할 수 있다. 구체적으로 제2 그룹 감지 라인들(SLna)은 비 평탄 영역(NFA)에서 제1 그룹 감지 라인들(SLma) 사이에 배치된 제2 패턴층(L2a)과 제1 그룹 감지 라인들(SLma) 중 일부와 중첩하는 제2 패턴층(L2b)을 포함할 수 있다. 제2 그룹 감지 라인들(SLna)과 제1 그룹 감지 라인들(SLma) 사이 간격을 균일하게 설계하더라도, 공정 오차가 발생된 제1 패턴층(L1b)으로 인해 제2 그룹 감지 라인들(SLna) 중 일부는 제1 패턴층(L1b)과 평면상에서 중첩한다.

본 발명에 따르면, 제2 그룹 감지 라인들(SLna)은 비 평탄 영역(NFA)에서 제2 패턴층(L2a, L2b)으로 구성된 단층 구조를 가진다. 이에 따라, 제1 패턴층(L1b)과 제2 패턴층(L2b)이 중첩하더라도 제1 패턴층(L1b)과 제2 패턴층(L2b)이 제2 감지 절연층(TIS2)을 사이에 두고 서로 다른 층에 배치됨으로써, 제1 패턴층(L1b)과 제2 패턴층(L2b) 사이의 전기적 단락이 방지될 수 있다.

본 발명에 따르면, 구조 패턴(RP)으로 인해 비 평탄 영역(NFA)에서 감지 라인들의 패터닝 오차가 발생되더라도 인접하는 감지 라인들 사이의 전기적 단락이 용이하게 방지될 수 있다. 이에 따라, 전자 장치(200-B)의 신뢰성이 향상될 수 있다.

도 7a는 본 발명의 일 실시예에 따른 전자 장치의 일부를 도시한 평면도이다. 도 7b는 본 발명의 일 실시예에 따른 전자 장치의 일부를 도시한 단면도이다. 도 7a에 도시된 영역은 실질적으로 도 4a에 도시된 영역과 대응될 수 있다. 도 7b에 도시된 영역은 실질적으로 도 4b에 도시된 영역과 대응될 수 있다.

이하, 도 7a 및 도 7b를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 6b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 7a에 도시된 것과 같이, 전자 장치(200-B)에 있어서, 제1 그룹의 감지 라인들(SLnb)의 컨택부들(CNT1)과 제2 그룹의 감지 라인들(SLmb)의 컨택부들(CNT2)은 일 방향을 따라 서로 엇갈려 배열될 수 있다. 구체적으로, 제2 그룹의 감지 라인들(SLmb)의 컨택부들(CNT2)은 제1 그룹의 감지 라인들(SLnb)의 컨택부들(CNT1)에 비해 상대적으로 비 평탄 영역(NFA)으로부터 멀리 배치될 수 있다. 이에 따라, 제1 그룹의 감지 라인들(SLnb)의 제1 층의 단부들(EG1)과 제2 그룹의 감지 라인들(SLmb)의 제2 층의 단부들(EG2)은 서로 엇갈려 배열될 수 있다.

본 발명에 따르면, 적층 구조를 가진 평탄 영역(FA)에서 인접하는 컨택부들(CNT1, CNT2)과 단부들(EG1, EG2)을 서로 엇갈려 배치시킴으로써, 공정 오차 등으로 인해 인접 영역에서 발생될 수 있는 전기적 단락 발생 가능성을 안정적으로 저하시킬 수 있다.

또는, 도 7b에 도시된 것과 같이, 전자 장치(200-C)에 있어서, 제1 패턴층(L12)과 제2 패턴층(L22)은 서로 상이한 형상을 가질 수 있다. 제1 패턴층(L12)은 제1 너비(W12)와 제1 두께(T1)를 갖고, 제2 패턴층(L22)은 제2 너비(W22)와 제2 두께(T2)를 가진다.

제1 너비(W12)는 제2 너비(W22)보다 크고, 제1 두께(T1)는 제2 두께(T2)보다 작을 수 있다. 본 발명에 따르면, 제1 패턴층(L12)의 경우, 너비를 크게 하는 대신 두께를 낮춤으로써 소정의 저항을 갖도록 설계될 수 있다. 마찬가지로, 제2 패턴층(L22)의 경우, 너비를 작게 하는 대신 두께를 키움으로써 소정의 저항을 갖도록 설계될 수 있다. 본 발명에 따르면, 제1 패턴층(L12)과 제2 패턴층(L22)은 필요한 저항에 따라 다양한 형상으로 설계될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

또한, 전자 장치(200-C)에 있어서, 제1 패턴층(L12)의 너비(W12)가 증가됨에 따라 동일 영역 내에서 제1 패턴층들(L12) 사이의 간격(SS2)이 감소될 수 있다. 본 발명에 따르면, 제2 패턴층(L22)의 두께(T2)를 증가시키는 대신 너비(W22)를 감소시킴으로써, 설계치의 저항을 가지면서도 좁아진 간격(SS2) 내에서 안정적으로 형성될 수 있다. 이에 따라, 전자 장치(200-C)의 신뢰성이 향상될 수 있다.

도 8a 내지 도 8e는 본 발명의 일 실시예에 따른 전자 장치의 제조 방법을 도시한 단면도들이다. 도 8a 내지 도 8e에는 용이한 설명을 위해 도 4c에 도시된 영역과 대응되는 영역에서의 제조 방법을 도시하였다. 이하, 도 8a 내지 도 8e를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 7b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 8a에 도시된 것과 같이, 베이스 층(BSL) 상에 도전층(CLL)과 포토 레지스트층(PRL)을 순차적으로 형성한다. 도전층(CLL)은 도전 물질을 베이스 층(BSL) 상에 증착 또는 코팅하여 형성될 수 있다. 포토 레지스트층(PRL)은 도전층(CLL) 상에 포토 레지스트를 코팅하여 형성될 수 있다.

이후, 도 8b에 도시된 것과 같이, 포토 레지스트층(PRL)을 패터닝하여 포토 레지스트 패턴(PR)을 형성한다. 포토 레지스트 패턴(PR)은 미 도시된 마스크를 통해 소정의 개구부들(PR_OP)이 형성되도록 포토 레지스트층(PRL)의 일부를 제거하여 형성될 수 있다.

이후, 도 8c에 도시된 것과 같이, 도전층(CLL)을 패터닝하여 제1 패턴층(L1)을 형성한다. 제1 패턴층(L1)은 도전층(CLL) 중 포토 레지스트 패턴(PR)의 개구부들(PR_OP)에 의해 노출된 영역을 제거하여 형성될 수 있다. 제1 패턴층(L1)은 각각이 제1 너비(W1)를 갖고 소정의 간격으로 이격된 패턴들로 형성될 수 있다.

이후, 도 8d에 도시된 것과 같이, 제2 감지 절연층(TIS2)을 형성한다. 제2 감지 절연층(TIS2)은 절연 물질을 증착 또는 코팅하여 형성될 수 있다. 제2 감지 절연층(TIS2)은 제1 패턴층(L1)을 커버한다.

이후, 도 8e에 도시된 것과 같이, 제2 감지 절연층(TIS2) 상에 제2 패턴층(L2)을 형성한다. 제2 패턴층(L2)은 제1 패턴층(L1)의 간격(SS) 내에 형성될 수 있으나, 이에 한정되지는 않는다. 제2 패턴층(L2)은 제2 너비(W2)를 갖고 제1 패턴층(L1)으로부터 소정 간격(DT)으로 이격되도록 형성될 수 있다.

본 발명에 따르면, 제1 패턴층(L1)과 제2 패턴층(L2)은 서로 다른 층 상에 배치되며 서로 다른 공정을 통해 형성될 수 있다. 이에 따라, 인접하는 제1 패턴층(L1)과 제2 패턴층(L2) 사이의 전기적 단락 등의 불량이 방지될 수 있고 전자 장치의 신뢰성이 향상될 수 있다.

이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

100: 윈도우 200: 전자 패널
210: 표시 유닛 220: 입력 감지 유닛
L1: 제1 패턴층 L2: 제2 패턴층
NFA: 비 평탄 영역 FA: 평탄 영역
300: 회로 기판 400: 외부 케이스

Claims (20)

1. 액티브 영역 및 상기 액티브 영역에 인접한 주변 영역을 포함하는 베이스 기판, 상기 액티브 영역에 배치된 복수의 발광 소자들, 및 상기 발광 소자들을 커버하는 봉지층을 포함하는 표시 유닛; 및
   상기 표시 유닛 상에 배치되고 상기 액티브 영역에 중첩하는 복수의 감지 전극들, 및 상기 주변 영역에 배치되고 상기 감지 전극들에 각각 연결되고 소정의 영역에서 일 방향을 따라 배열된 복수의 감지 라인들을 포함하는 입력 감지 유닛을 포함하고,
   상기 감지 라인들 각각은 제1 패턴층 및 상기 제1 패턴층과 상이한 층 상에 배치되어 상기 제1 패턴층에 접속된 제2 패턴층을 포함하고,
   상기 감지 라인들은
   각각이 상기 소정의 영역에서 상기 제1 패턴층 및 상기 제2 패턴층 중 상기 제1 패턴층이 선택적으로 배치되는 단층 구조를 가진 제1 그룹 감지 라인들; 및
   각각이 상기 소정의 영역에서 상기 제1 패턴층 및 상기 제2 패턴층 중 상기 제2 패턴층이 선택적으로 배치되는 단층 구조를 가진 제2 그룹 감지 라인들을 포함하고,
   상기 제1 그룹 감지 라인들과 상기 제2 그룹 감지 라인들은 상기 일 방향을 따라 서로 교번하여 배열된 전자 장치.
2. 제1 항에 있어서,
   상기 제1 그룹 감지 라인들 각각의 상기 제1 패턴층들은 상기 일 방향에 교차하는 방향을 따라 연장되어 상기 소정의 영역을 지나고 상기 제1 그룹 감지 라인들 각각의 상기 제2 패턴층들은 상기 소정의 영역에서 단절된 제1 단부들을 포함하고,
   상기 제2 그룹 감지 라인들 각각의 상기 제2 패턴층들은 상기 일 방향에 교차하는 방향을 따라 연장되어 상기 소정의 영역을 지나고 상기 제2 그룹 감지 라인들 각각의 상기 제1 패턴층들은 상기 소정의 영역에서 단절된 제2 단부들을 포함하는 전자 장치.
3. 제2 항에 있어서,
   상기 제1 단부들과 상기 제2 단부들은 상기 일 방향을 따라 정렬된 전자 장치.
4. 제2 항에 있어서,
   상기 제1 단부들은 상기 제2 단부들과 상기 일 방향을 따라 어긋나도록 배열된 전자 장치.
5. 제1 항에 있어서,
   상기 표시 유닛은 상기 소정의 영역에 배치된 구조 패턴을 더 포함하고,
   상기 구조 패턴은 함몰부 또는 돌출부를 포함하는 전자 장치.
6. 제5 항에 있어서,
   상기 표시 유닛은 상기 소정의 영역에 상기 구조 패턴의 형상과 대응되도록 비 평탄면을 제공하는 전자 장치.
7. 제5 항에 있어서,
   상기 봉지층은 상기 구조 패턴을 커버하여 상기 소정의 영역에 평탄면을 제공하는 전자 장치.
8. 제1 항에 있어서,
   상기 제1 패턴층과 상기 제2 패턴층은 상기 일 방향에서 정의되는 너비들이 서로 동일한 전자 장치.
9. 제1 항에 있어서,
   상기 제1 패턴층과 상기 제2 패턴층은 상기 일 방향에서 정의되는 너비들이 서로 상이한 전자 장치.
10. 제9 항에 있어서,
    상기 제1 패턴층과 상기 제2 패턴층은 서로 동일한 저항을 가진 전자 장치.
11. 제1 항에 있어서,
    상기 제1 라인의 상기 제1 패턴층과 상기 제2 라인의 상기 제2 패턴층은 평면상에서 서로 이격된 전자 장치.
12. 제1 항에 있어서,
    상기 제1 라인의 상기 제1 패턴층과 상기 제2 라인의 상기 제2 패턴층은 평면상에서 부분적으로 중첩하는 전자 장치.
13. 제1 항에 있어서,
    상기 감지 전극들 각각은,
    복수의 제1 감지 패턴들 및 상기 제1 감지 패턴들 사이를 연결하는 복수의 제1 연결 패턴들을 포함하는 제1 감지 전극; 및
    상기 제1 감지 패턴들로부터 이격된 복수의 제2 감지 패턴들 및 소정의 절연층을 사이에 두고 상기 제1 연결 패턴들로부터 이격되고 상기 제2 감지 패턴들 사이를 연결하는 복수의 제2 연결 패턴들을 포함하고,
    상기 제1 패턴층과 상기 제2 패턴층은 상기 절연층을 사이에 두고 서로 이격된 전자 장치.
14. 액티브 영역에 배치된 복수의 발광 소자들 및 상기 액티브 영역에 인접한 주변 영역에 배치되고 절연 물질을 포함하는 구조 패턴을 포함하는 베이스 층;
    상기 베이스 층 상에 배치되고 상기 액티브 영역에 배치된 복수의 감지 전극들; 및
    상기 베이스 층 상에 배치되고 상기 주변 영역에 배치되며 상기 감지 전극들에 각각 연결된 복수의 감지 라인들을 포함하고,
    상기 감지 라인들은 일 방향을 따라 서로 이격되어 배열된 복수의 제1 그룹 감지 라인들 및 상기 제1 그룹 감지 라인들 사이에 각각 배치되고 상기 일 방향을 따라 서로 이격되어 배열된 복수의 제2 그룹 감지 라인들을 포함하고,
    상기 제1 그룹 감지 라인들 및 상기 제2 그룹 감지 라인들 각각은, 절연층을 사이에 두고 서로 이격되고 상기 절연층을 관통하여 접속된 제1 패턴층 및 제2 패턴층을 포함하고,
    상기 제1 그룹 감지 라인들 각각은 소정의 영역에서 상기 제1 패턴층 및 상기 제2 패턴층 중 상기 제1 패턴층만 포함하고,
    상기 제2 그룹 감지 라인들 각각은 상기 소정의 영역에서 상기 제1 패턴층 및 상기 제2 패턴층 중 상기 제2 패턴층만을 포함하는 전자 패널.
15. 제14 항에 있어서,
    상기 구조 패턴은 상기 일 방향을 따라 연장된 함몰부 또는 돌출부를 포함하고,
    상기 베이스 층은 상기 소정의 영역에 비 평탄면을 제공하는 전자 패널.
16. 제15 항에 있어서,
    상기 베이스 층은 상기 구조 패턴을 커버하는 유기층을 더 포함하고,
    상기 유기층은 상기 소정의 영역에 평탄면을 제공하는 전자 패널.
17. 제14 항에 있어서,
    상기 제1 패턴층과 상기 제2 패턴층은 상기 소정의 영역에서 평면상에서 서로 이격된 전자 패널.
18. 제14 항에 있어서,
    상기 제1 패턴층과 상기 제2 패턴층은 상기 소정의 영역에서 평면상에서 부분적으로 중첩하는 전자 패널.
19. 제14 항에 있어서,
    상기 제1 패턴층과 상기 제2 패턴층 사이의 접속부는 상기 소정의 영역으로부터 이격된 전자 패널.
20. 제14 항에 있어서,
    상기 감지 전극들 각각은,
    복수의 제1 감지 패턴들 및 상기 제1 감지 패턴들 사이에 배치되어 인접하는 제1 감지 패턴들을 연결하는 복수의 제1 연결 패턴들을 포함하는 제1 감지 전극; 및
    상기 절연층을 사이에 두고 상기 제1 연결 패턴들로부터 이격된 복수의 제2 연결 패턴들 및 상기 제1 감지 패턴들로부터 이격되고 상기 제2 연결 패턴들에 의해 연결된 복수의 제2 감지 패턴들을 포함하는 제2 감지 전극을 포함하는 전자 패널.

Images