KR20200110623A - 통신 인터페이스 단자들을 통한 칩 리셋 - Google Patents

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Abstract

통신 인터페이스 단자들을 통한 칩 리셋
실시예에서, 집적 회로는 통신 버스에 연결되도록 구성된 통신 인터페이스 및 입력 회로를 포함한다. 통신 인터페이스는 복수의 단자를 갖는다. 입력 회로는 복수의 단자 중 제1 단자에 연결된 제1 입력 및 복수의 단자 중 제2 단자에 연결된 제2 입력을 갖는다. 입력 회로의 제1 입력은 제1 신호를 수신하도록 구성되고 입력 회로의 제2 입력은 제2 신호를 수신하도록 구성된다. 입력 회로는 통신 인터페이스가 선택되지 않는 동안 제1 및 제2 신호들에 기초하여 입력 회로의 출력에서 리셋 신호를 생성하도록 구성된다.

Description

통신 인터페이스 단자들을 통한 칩 리셋{CHIP RESET VIA COMMUNICATION INTERFACE TERMINALS}
본 개시내용은 일반적으로 전자 시스템 및 방법에 관한 것으로, 특히 실시예들은 통신 인터페이스 단자를 통한 칩 리셋(chip reset)에 관한 것이다.
일반적으로, 시스템 온 칩(system on chip)(SoC) 또는 주문형 집적 회로(application-specific integrated circuit)(ASIC)와 같은 회로는 회로가 적절하게 동작하는 공급 전압 범위를 갖는다. 공급 전압이 동작 범위 미만일 때 시스템이 동작을 시작하면, 시스템은 오작동할 수 있다. 예를 들어, 전력 관리 집적 회로(power management integrated circuit)(PMIC)는 3 V 내지 5.5 V의 동작 공급 전압 범위를 가질 수 있다. 이러한 PMIC의 동작을, 예를 들어, 2 V에서 시작시키면 이러한 PMIC를 알지 못하는 상태에서 시동되게 할 수 있다.
회로는 일반적으로 리셋 신호를 사용하여 시동 중에 시스템을 정의된 상태로 만든다. 예를 들어, 도 1은 시동 이후에 집적 회로(integrated circuit)(IC)(102)를 알려진 상태로 두기 위해 리셋 신호를 수신하는 IC(102)를 도시한다. 도 1에 도시된 바와 같이, RC 회로(106)는 공급 전압(VDD)이 증가하는 동안 리셋 전압(VRST)을 낮게 유지하는데 사용된다. 전압(VRST)이 로우인 동안 IC(102)는 오프된다. 리셋 전압(VRST)이 문턱치를 초과하여 증가할 때, IC(102)는 턴 온된다. RC 회로(106)는 리셋 전압(VRST)이 문턱치를 초과하여 증가할 때 공급 전압(VDD)이 IC(102)의 동작 전압 공급 범위 안에 있도록 설계된다.
전용 리셋 단자(예를 들어, 핀 또는 패드)를 사용하는 대신에, 일부 IC는 전력이 IC에 인가되었다는 것을 검출하기 위해 파워-온 리셋(power-on reset)(POR)을 포함한다. 전력이 인가되었다는 것을 검출한 이후, POR 회로는 IC를 알려진 상태로 두는 리셋 신호를 내부적으로 생성한다.
실시예에 따르면, 집적 회로는 통신 버스에 연결되도록 구성된 통신 인터페이스, 및 입력 회로를 포함한다. 통신 인터페이스는 복수의 단자를 갖는다. 입력 회로는 복수의 단자 중 제1 단자에 연결된 제1 입력 및 복수의 단자 중 제2 단자에 연결된 제2 입력을 갖는다. 입력 회로의 제1 입력은 제1 신호를 수신하도록 구성되고 입력 회로의 제2 입력은 제2 신호를 수신하도록 구성된다. 입력 회로는 통신 인터페이스가 선택되지 않는 동안 제1 및 제2 신호들에 기초하여 입력 회로의 출력에서 리셋 신호를 생성하도록 구성된다.
실시예에 따르면, 집적 회로는 직렬 주변 기기 인터페이스(serial peripheral interface)(SPI) 통신 버스에 연결되도록 구성된 SPI 인터페이스, 및 입력 회로를 포함한다. SPI 인터페이스는 SPI 클록 단자, 칩 선택 단자 및 복수의 데이터 단자를 갖는다. 입력 회로는 복수의 데이터 단자의 SPI 클록 단자에 연결된 제1 입력 및 복수의 데이터 단자의 복수의 데이터 단자 중 하나에 연결된 제2 입력을 갖는다. 입력 회로의 제1 입력은 제1 신호를 수신하도록 구성되고 입력 회로의 제2 입력은 제2 신호를 수신하도록 구성된다. 입력 회로는 SPI 인터페이스가 비활성인 동안 제1 및 제2 신호들에 기초하여 입력 회로의 출력에서 리셋 신호를 생성하도록 구성된다.
실시예에 따르면, 집적 회로를 리셋하는 방법은, 집적 회로의 제1 단자를 통해 제1 신호를 수신하는 단계 - 제1 단자는 통신 버스와 통신 인터페이스 사이에 연결됨 -; 집적 회로의 제2 단자를 통해 제2 신호를 수신하는 단계 - 제2 단자는 통신 버스와 통신 인터페이스 사이에 연결됨 -; 제1 신호가 제1 신호의 제1 상태에 있을 때, 리셋 신호가 리셋 신호의 제1 상태에 있게 하는 단계; 제2 신호가 제2 신호의 제1 상태에 있을 때, 리셋 신호가 리셋 신호의 제1 상태에 있게 하는 단계; 제1 신호가 적어도 제1 지속 기간 동안 제1 신호의 제2 상태에 있고 제2 신호가 제2 신호의 제2 상태에 있을 때, 리셋 신호가 리셋 신호의 제2 상태에 있게 하는 단계 - 제1 신호의 제1 상태는 제1 신호의 제2 상태와 반대이고, 제2 신호의 제1 상태는 제2 신호의 제2 상태와 반대이고, 리셋 신호의 제1 상태는 리셋 신호의 제2 상태와 반대임 -; 및 리셋 신호가 제3 상태에 있을 때 집적 회로를 알려진 상태로 리셋하는 단계를 포함한다.
본 발명 및 본 발명의 장점의 보다 완전한 이해를 위해, 이제 첨부 도면들과 관련하여 작성된 다음의 설명이 참조된다.
도 1은 시동 이후에 IC를 알려진 상태로 두기 위해 리셋 신호를 수신하는 IC를 도시한다.
도 2는 본 발명의 실시예에 따른, 직렬 주변 기기 인터페이스(SPI) 인터페이스의 단자들을 재사용함으로써 칩 리셋을 갖는 IC의 개략도를 도시한다.
도 3은 실시예에 따른, 도 2의 IC의 SPI 단자들의 SPI 신호들을 보여주는 파형도를 도시한다.
도 4는 본 발명의 실시예에 따른, SPI 단자들에 기초하여 내부 리셋 신호를 생성하기 위한 입력 회로의 개략도를 도시한다.
도 5는 본 발명의 실시예에 따른, 쿼드(quad) SPI 인터페이스의 단자들을 재사용함으로써 칩 리셋을 갖는 IC의 개략도를 도시한다.
도 6은 본 발명의 실시예에 따른, 도 5의 IC를 갖고 SPI에 SPI 통신 버스에 연결된 적어도 하나의 IC를 갖는 시스템의 개략도를 도시한다.
도 7은 본 발명의 실시예에 따른, 직렬 와이어 디버그(Serial Wire Debug)(SWD) 인터페이스의 단자들을 재사용함으로써 칩 리셋을 갖는 IC의 개략도를 도시한다.
도 8은 본 발명의 실시예에 따른, 집적 회로를 리셋하기 위한 실시예 방법의 흐름도를 도시한다.
상이한 도면들에서 대응하는 숫자들 및 기호들은 달리 지시되지 않는 한 일반적으로 대응하는 부분들을 지칭한다. 도면들은 바람직한 실시예들의 관련 양태들을 명확하게 설명하기 위해 작성된 것이며 반드시 일정한 비율대로 작성되는 것은 아니다.
개시된 실시예들의 제조 및 사용이 아래에서 상세하게 논의된다. 그러나, 본 발명은 매우 다양한 특정 맥락들에서 구현될 수 있는 많은 적용 가능한 독창적인 개념들을 제공한다는 것을 이해하여야 한다. 논의된 특정 실시예들은 단지 본 발명을 제조하고 사용하는 특정 방식들을 예시할 뿐이지, 본 발명의 범위를 제한하지 않는다.
아래의 설명은 그 설명에 따른 몇몇 예시적인 실시예들의 심층적인 이해를 제공하기 위해 다양한 특정 세부 사항들을 예시한다. 실시예들은 하나 이상의 특정 세부 사항없이 획득될 수 있거나, 또는 다른 방법들, 컴포넌트들, 재료들 등을 통해 획득될 수 있다. 다른 경우에, 공지된 구조들, 재료들 또는 동작들은 실시예들의 상이한 양태들을 모호하게 하지 않기 위해 상세하게 도시되거나 설명되지 않는다. 이러한 설명에서 "실시예"라고 언급하는 것들은 그 실시예와 관련하여 설명된 특정 구성, 구조 또는 특징이 적어도 하나의 실시예에 포함된다는 것을 시사한다. 따라서, 본 설명의 상이한 지점들에서 출현할 수 있는 "일 실시예에서"와 같은 문구들은 반드시 동일한 실시예를 정확히 지칭하는 것은 아니다. 뿐만 아니라, 특정 형태들, 구조들 또는 특징들은 하나 이상의 실시예에서 임의의 적절한 방식으로 조합될 수 있다.
본 발명의 실시예들은 SPI 단자들 또는 SWD 단자들을 이용한 칩 리셋과 같은 특정 맥락들에서 설명될 것이다. 본 발명의 실시예들은 예를 들어 연합검사수행그룹(Joint Test Action Group)(JTAG)과 같은 다른 통신 프로토콜들, 또는 다른 직렬 또는 병렬 통신 프로토콜들과 함께 사용될 수 있다.
본 발명의 실시예에서, IC는 SPI 단자들을 통해 알려진 상태로 리셋될 수 있다. SPI 단자들을 재사용하여 IC를 리셋시킴으로써, 내부 POR 회로 및 전용 리셋 단자가 유리하게 면제될 수 있다. 내부 POR 회로를 면제시킴으로써, 일부 실시예는 유리하게 다이 면적을 감소시킬 수 있으며, 이것은 다이 당 비용을 낮출 수 있다. 전용 리셋 단자를 면제시킴으로써, 일부 실시예는 유리하게 패키지 크기를 (예를 들어, 더 적은 핀 수로 인해) 감소시킬 수 있고, 이것은 패키지 비용들을 더 낮출 수 있다.
도 2는 본 발명의 실시예에 따른, SPI 인터페이스와 같은 통신 인터페이스의 단자들을 재사용함으로써 칩 리셋을 갖는 IC(202)의 개략도를 도시한다. 도 2에 도시된 바와 같이, IC(202)는 IC(202)의 통신 인터페이스를 형성하는 SPI 슬레이브(208), 및 입력 회로(400)를 포함한다. SPI 슬레이브(208)는 SPI 슬레이브(208)의 선택 및 선택 해제가 수행되는 신호(VCS_N)를 수신하도록 구성된 칩 선택 단자(CS_N), SPI 슬레이브(208)에 의해 데이터가 수신되는 신호(VMOSI)를 수신하도록 구성된 마스터-아웃-슬레이브-인(master-out-slave-in)(MOSI) 단자(MOSI), SPI 슬레이브(208)에 의해 데이터가 송신되는 신호(VMISO)를 생성하도록 구성된 마스터-인-슬레이브-아웃(master-in-slave-out)(MISO) 단자(MISO), 및 SPI 버스(206)의 클록 신호로서 기능하는 신호(VSCLK)를 수신하도록 구성된 클록 단자(SCLK)를 포함한다. 입력 회로(400)는 신호들(VCS_N 및 VMOSI) 각각에 대응할 수 있는 제1 및 제2 신호들을 수신하도록 구성된다. 도 2에 도시된 바와 같이, IC(202)는 SPI 슬레이브(208)의 단자들(SCLK, MISO, MOSI 및 CS_N)에 대응하는 단자들(SCLK, MISO, MOSI 및 CS_N)을 포함한다.
정상 동작 동안, SPI 마스터(204)는 SPI 버스(206)를 통해 IC(202)와 SPI 통신을 개시할 수 있고, IC(202)는 SPI 슬레이브(208)를 사용하여 SPI 버스(206)를 통해 SPI 마스터(204)와 통신할 수 있다. 예를 들어, SPI 마스터(204)는 SPI 슬레이브(208)와 통신하기 위해 단자(CS_N)를 어서트하여 (즉, 활성 상태로 설정하여) SPI 슬레이브(208)를 선택할 수 있고 SPI 슬레이브(208)가 SPI 버스(206)로부터의 통신을 무시하도록 단자(CS_N)를 디어서트하여 (즉, 비활성 상태로 설정하여) SPI 슬레이브(208)를 선택 해제할 수 있다. 예를 들어, SPI 마스터(204)는 신호(VCS_N)를 하이에서 로우로 전이함으로써 CS_N 단자를 어서트할 수 있고, 신호(VCS_N)를 로우에서 하이로 전이함으로써 CS_N 단자를 디어서트할 수 있다.
SPI 슬레이브(208)가 선택될 때, SPI 마스터(204)는 단자(SCLK)에서 SPI에 의해 지원되는 주파수로 클록 신호를 생성하고 데이터를 단자(MOSI)를 통해 SPI 슬레이브(208)에 송신한다. 그 다음에 SPI 슬레이브(208)는 SPI 마스터(204)로부터 단자(MOSI)를 통해 신호(VMOSI)에 의해 전송된 데이터를 처리한다(예를 들어, 기입 커맨드의 경우, 명시된 레지스터를 IC(202)의 레지스터 맵에 기입한다). 해당하면(예를 들어, SPI 슬레이브(208)가 판독 커맨드를 수신할 때), SPI 슬레이브(208)는 역으로 데이터를 단자(MISO)를 통해 신호(VMISO)에 의해 SPI 마스터(204)에 송신한다. 단자(CS_N)가 디어서트될 때(이를테면, 신호(VCS_N)가 하이일 때), SPI 슬레이브(208)는 선택 해제된다. SPI 슬레이브(208)가 선택 해제될 때, SPI 슬레이브(208)는 SPI 버스(206)로부터의 데이터를 무시한다(즉, 처리하지 않는다)(예를 들어, 단자들(SCLK 및 MOSI)에서 신호들(VSCLK 및 VMOSI)의 토글링을 무시한다).
SPI 마스터(204)는 예를 들어 마이크로컨트롤러, 프로세서, 디지털 신호 프로세서(digital signal processor)(DSP), ASIC 또는 SPI 마스터 인터페이스를 갖는 다른 디바이스일 수 있다. IC(202)는 PMIC, ASIC, 드라이버, 레이더 회로, 또는 SPI 슬레이브 인터페이스를 갖는 임의의 다른 디바이스일 수 있다.
SPI 슬레이브(208)는 관련 기술분야에서 공지된 임의의 방식으로 구현될 수 있다. 일부 실시예에서, SPI 슬레이브(208)는 1 MHz 초과, 이를테면 10 MHz, 50 MHz 이상의 SPI 주파수들을 지원한다. 1MHz 미만의 주파수들은 SPI 슬레이브(208)에 의해 지원될 수도 있다.
본 발명의 실시예에서, SPI 통신 버스의 칩 선택 단자 및 마스터-아웃-슬레이브-인 단자는 IC를 알려진 상태로 두기 위해 IC를 리셋하는데 사용된다. 리셋은 파워-업 이후에(예를 들어, 전력이 IC에 인가된 직후에) 또는 동작하는 동안 언제든지 발행될 수 있다. 실시예에서, 칩 선택 단자가 디어서트될 때(예를 들어, 하이일 때), 마스터-아웃-슬레이브-인 단자를 어서트하면(예를 들어, 하이이면) IC는 알려진 상태로 리셋된다.
일부 실시예에서, IC의 알려진 상태는 예를 들어 IC의 레지스터 맵의 디폴트 값들에 의해 정의된 바와 같은 미리 결정된 상태일 수 있다. 예를 들어, IC의 레지스터 맵 상의 비트들은 하나 이상의 아날로그 또는 디지털 블록을 구성할 수 있다. 레지스터 맵을 디폴트 값들로 리셋하고 그러한 디폴트 값들을 하나 이상의 아날로그 또는 디지털 블록들에 제공함으로써, IC는 알려진 상태에 놓일 수 있다.
도 3은 실시예에 따른, IC(202)의 SPI 단자들의 SPI 신호들을 보여주는 파형도이다. 도 3에 도시된 바와 같이, 단자(CS_N)가 디어서트될 때(예를 들어, 하이일 때), 단자(MOSI)를 로우 상태로 전이하면 내부 리셋 신호(RESET_N)가 어서트된다(예를 들어, 로우로 된다). 내부 리셋 신호(RESET_N)를 어서트하면 IC(202)가 알려진 상태에 놓인다.
단자(CS_N)가 어서트될 때, SPI 마스터(204)와 SPI 슬레이브(208) 사이에서 활성 SPI 통신이 진행될 수 있고, 단자(MOSI)를 로우 상태로 전이해도 내부 리셋 신호(RESET_N)의 상태는 변경되지 않는다. 단자(MOSI)의 상태가 변경되어도 또한 단자(CS_N)를 디어서트한 이후에는 블랭킹 시간(Tblank) 동안 내부 리셋 신호(RESET_N)의 상태의 변경을 야기하지 않는다.
일부 실시예에서, 블랭킹 시간(Tblank)은 4 ns 내지 10 ns 일 수 있다. 일부 실시예에서, 블랭킹 시간(Tblank)은 10 ns를 초과하거나 4 ns 미만일 수 있다. 일부 실시예에서, 블랭킹 시간(Tblank)은 단자(SCLK)에서 클록 신호의 주기의 절반과 같은 통신 버스 주파수의 주기의 절반만큼 적어도 길거나 또는 그보다 더 길 수 있다.
내부 리셋 신호(RESET_N)가 활성 로우 신호로서(즉, 로우일 때 어서트되고 하이일 때 디어서트되는 것으로) 도시되어 있지만, 일부 실시예는 활성 하이인(즉, 하이일 때 어서트되고, 로우일 때 디어서트되는) 리셋 신호를 사용할 수 있다.
일부 실시예의 장점들은 전용 리셋 단자를 사용하지 않고 그리고 IC 내부의 POR 회로를 사용하지 않고 IC를 알려진 상태로 두기 위해 IC를 비동기적으로 리셋하는 능력을 포함한다.
도 4는 본 발명의 실시예에 따른, SPI 단자에 기초하여 내부 리셋 신호(RESET_N)를 생성하기 위한 입력 회로(400)의 개략도를 도시한다. 입력 회로(400)는 지연 회로(402), AND 게이트(404), NAND 게이트(406) 및 인버터(408)를 포함한다.
정상 동작 동안, 신호(VCS_N)가 로우일 때, AND 게이트(404)의 출력은 로우이며, 이것은 신호(VMOSI)의 상태에 관계없이 NAND 게이트(406)의 출력에서 리셋 신호(RESET_N)가 하이가 되게 한다. 신호(VCS_N)가 로우에서 하이로 전이할 때, 지연 회로(402)의 출력은 블랭킹 시간(Tblank) 동안 계속 로우로 남아 있고, 이것은 AND 게이트(404)의 출력이 로우가 되게 하고, 이것은 신호(VMOSI)의 상태에 관계없이, 블랭킹 시간(Tblank) 동안 NAND 게이트(406)의 출력에서 리셋 신호(RESET_N)가 하이가 되게 한다. 블랭킹 시간(Tblank)보다 긴 시간 동안 신호(VCS_N)가 하이가 된 이후, AND 게이트(404)의 출력은 하이이며, 이것은 NAND 게이트(406)의 출력에서 리셋 신호(RESET_N)를 신호(VMOSI)와 동일하게 한다. 이러한 상태에서, 신호(VMOSI)가 하이일 때, 리셋 신호(RESET_N)는 하이이고(디어서트되고), 신호(VMOSI) 단자가 로우일 때, 리셋 신호(RESET_N)는 로우이다(어서트된다).
입력 회로(400)는 전력이 IC(202)에 인가될 때 디폴트로 인에이블된다. 일부 실시예에서, 입력 회로는 정상 동작 동안, 예를 들어 IC(202)가 저전력 모드로 진행할 때 디스에이블될 수 있다. 일부 실시예에서, 예를 들어, IC(202)는 IC(202)의 칩 선택 단자(CS_N)와 지연 회로(402) 사이에 연결된 입력 드라이버, 및 IC(202)의 MOSI 단자와 AND 게이트(406) 사이에 연결된 입력 드라이버와 같은 추가 회로(도시되지 않음)를 포함한다. 이러한 실시예들에서, 이러한 입력 드라이버들은 디폴트로 인에이블될 수 있다.
지연 회로(402)는 예를 들어 직렬 접속된 복수의 인버터로서 구현될 수 있다. 다른 구현들이 또한 가능하다.
예를 들어, 도 2에 도시된 바와 같이, IC(202)는 단일 SPI 통신 인터페이스의 2 개의 단자를 재사용함으로써 리셋될 수 있다. 일부 실시예에서, IC는 듀얼(dual) SPI 인터페이스, 쿼드(quad) SPI 인터페이스 또는 옥토(octo) SPI 인터페이스와 같이 다중 I/O SPI 인터페이스를 포함할 수 있다. 이러한 실시예들에서, 이러한 다중 I/O SPI 인터페이스의 2 개의 단자는 IC를 알려진 상태로 두기 위해 IC를 리셋하는데 사용될 수 있다. 예를 들어, 도 5는 본 발명의 실시예에 따른, IC(502)의 개략도를 도시한다. IC(502)는 쿼드 SPI 슬레이브(508)를 포함한다. 쿼드 SPI 슬레이브(508)는 신호(VCS_N)를 수신하도록 구성된 칩 선택 단자(CS_N), 신호들(VIO0, VIO1, VIO2 및 VIO3)을 수신 및 송신하도록 구성된 입력/출력 단자들(IO0, IO1, IO2 및 IO3), 및 신호(VSCLK)를 수신하도록 구성된 클록 단자(SCLK)를 포함한다. 도 5에 도시된 바와 같이, IC(502)는 쿼드 SPI 슬레이브(508)의 단자들(SCLK, IO0, IO1, IO2, IO3 및 CS_N)에 대응하는 단자들(SCLK, IO0, IO1, IO2, IO3 및 CS_N)을 포함한다.
쿼드 SPI 통신 버스(506)는 동일한 SPI 클록 주파수에서 동작할 때 단일 SPI 통신 버스(206)보다 최대 4 배의 데이터 대역폭을 가질 수 있다. 입력 회로(400)를 칩 선택 단자(CS_N) 및 I/O 단자(IO3)에 연결시킴으로써, 예를 들어, IC(502)는 IC(202)와 유사한 방식으로 리셋될 수 있다. 일부 실시예에서, IO3가 사용되는 대신에 IO2, IO1 또는 IO0과 같은 다른 I/O 단자가 입력 회로(400)에 연결될 수 있다.
일부 실시예에서, 예를 들어, 단일 SPI 인터페이스를 갖는 하나 이상의 IC는 IC(502)의 리셋 동작을 방해하지 않으면서 SPI 통신 버스(506)에 연결될 수 있다. 예를 들어, 도 6은 본 발명의 실시예에 따른, IC(502)를 갖고 SPI 통신 버스(606)에 연결된 적어도 하나 이상의 SPI 슬레이브(602)를 갖는 시스템(600)의 개략도를 도시한다. SPI 슬레이브(602)는 SPI 슬레이브(208)와 유사한 방식으로 동작할 수 있다.
도 6에 도시된 바와 같이, 쿼드 SPI 슬레이브(508)가 선택되지 않을 때(CS_N가 디어서트될 때), SPI 슬레이브(602)가 선택될 수 있고(CS2_N가 어서트됨), SPI 마스터(604)는 SPI 통신 버스(606)를 통해 (예를 들어, 단자(IO0)를 마스터-아웃-슬레이브-인 단자로 사용하고 (IO1)을 마스터-인-슬레이브-아웃 단자로 사용하여) SPI 슬레이브(602)와 통신할 수 있다. SPI 슬레이브(602)와 SPI 마스터(604) 사이의 통신 동안, 단자(IO3)는 이러한 통신에 사용되지 않기 때문에, IC(502)는 뜻하지 않게 리셋되지 않을 수 있다(즉, 단자(IO3)는 SPI 통신 버스(606)를 통한 SPI 마스터(604)와 SPI 슬레이브(602) 사이의 통신 동안 스위칭되지 않는다).
도 6에는 단일 SPI 슬레이브(602)가 SPI 통신 버스(606)에 연결된 것으로 도시되어 있지만, 일부 실시예에서 하나 초과의 SPI 슬레이브가 SPI 통신 버스(606)에 연결될 수 있다.
옥토 SPI 인터페이스와 같은 다른 다중 I/O SPI 인터페이스를 갖는 IC는 시스템(600)의 IC(502)와 유사한 방식으로 구현될 수 있는 것으로 이해된다.
통신 인터페이스의 단자들을 재사용함으로써 IC를 리셋하는 메커니즘은 SPI로 제한되지 않고, 2 개의 단자가 재사용될 수 있는 다른 통신 프로토콜들로 확장될 수 있는 것으로 이해된다. 예를 들어, 도 7은 본 발명의 실시예에 따른, 직렬 와이어 디버그(Serial Wire Debug)(SWD) 인터페이스의 단자들을 재사용함으로써 칩 리셋을 갖는 IC(702)의 개략도를 도시한다. 도 7에 도시된 바와 같이, IC(702)는 SWD 인터페이스(708)를 포함한다. SWD 인터페이스(708)는 입력 클록 단자(SWCLK), 데이터 입력 및 출력 단자(SWDIO) 및 직렬 와이어 출력 단자(SWO)를 포함한다.
도 7에 도시된 바와 같이, 리셋 신호는 입력 회로(400)와 같은 입력 회로를 사용함으로써 전용 리셋 단자를 사용하지 않고 IC(702) 내부에서 생성될 수 있다. 일부 실시예에서, 지연 회로(402)는 SWCLK 신호가 하이일 때와 적어도 동일한 시간(예를 들어, SWCLK 신호의 주기의 절반), 또는 그 이상의 시간의 지연을 야기할 수 있다. 그러므로 정상적인 디버그 동안 SWCLK를 토클하는 것은 내부 리셋 신호(RESET_N)가 어서트되게 하지 않는다. 리셋을 야기하기 위해, SWCLK는 어서트되고(예를 들어, 하이이고), SWDIO는 블랭킹 시간(Tblank)과 적어도 동일한 기간 동안 어서트된다.
SWD는 일반적으로 디버깅 목적으로 사용되는 양방향 프로토콜이다. SWCLK 단자는 클록 신호(VSWCLK)를 수신하도록 구성된다. SWDIO 단자는 신호(VSWDIO)를 사용하여 데이터를 수신 및 송신하는데 사용된다. SWO 단자는 디버그 트레이싱(debug tracing)을 돕기 위해 신호(VSWO)를 생성하도록 구성된다. SWD 인터페이스(708)는 관련 기술분야에서 공지된 임의의 방식으로 구현될 수 있다.
도 8은 본 발명의 실시예에 따른, 집적 회로를 리셋하기 위한 실시예 방법(800)의 흐름도를 도시한다. 방법(800)은 예를 들어 IC들(202 및 502)과 같이 SPI 통신 버스에 연결된 IC에 의해 구현될 수 있다. 방법(800)은 또한 예를 들어 IC(702)와 같은 다른 유형들의 통신 버스에 연결된 IC들에 의해 구현될 수 있다.
단계(802) 동안, IC는 IC의 제1 및 제2 단자들을 통해 제1 및 제2 신호들을 수신하고, IC의 제1 및 제2 단자들은 IC의 통신 인터페이스의 제1 및 제2 단자들에 연결되어 있다. 일부 실시예에서, 통신 인터페이스는 SPI 슬레이브(208)와 같은 SPI 슬레이브일 수 있다. 이러한 실시예에서, 제1 및 제2 신호들은 각각 신호들(VCS_N 및 VMOSI)에 대응할 수 있고, 제1 및 제2 단자들은 각각 칩 선택 단자(CS_N) 및 마스터-아웃-슬레이브-인 단자(MOSI)에 대응할 수 있다. 다른 실시예들에서, 통신 인터페이스는 SPI 슬레이브(508)와 같은 다중 IO SPI 인터페이스일 수 있다. 또 다른 실시예들에서, 통신 인터페이스는 SWD 인터페이스(708)와 같은 SWD 인터페이스일 수 있다. 다른 통신 인터페이스들이 사용될 수 있다.
단계(804) 동안, 입력 회로(400)와 같은 회로는 제1 신호의 상태를 결정한다. 제1 신호가 제1 신호의 제1 상태(예를 들어, 로우)에 있으면, IC는 단계(802)로 리턴한다. 제1 신호가 제1 신호의 제2 상태(예를 들어, 하이)에 있으면, 입력 회로는 단계(806) 동안 제2 신호의 상태를 결정한다.
제2 신호가 제2 신호의 제1 상태(예를 들어, 하이)에 있으면, IC는 단계(802)로 리턴한다. 제2 신호가 제2 신호의 제2 상태(예를 들어, 로우)에 있으면, IC는 단계(808) 동안 알려진 상태로 리셋된다. 일부 실시예에서, IC는 입력 회로가 (예를 들어, 리셋 신호를 하이와 같은 리셋 신호의 제1 상태로부터 로우와 같은 리셋 신호의 제2 상태로 전이시키는) RESET_N과 같은 리셋 신호를 어서트할 때 리셋된다.
여기에는 본 발명의 예시적인 실시예들이 요약된다. 다른 실시예는 또한 본 출원에서 제출된 명세서 및 청구 범위의 전체로부터 이해될 수 있다.
제1 예. 집적 회로는, 통신 버스에 연결되도록 구성된 통신 인터페이스 - 통신 인터페이스는 복수의 단자를 가짐 -; 및 복수의 단자 중 제1 단자에 연결된 제1 입력 및 복수의 단자 중 제2 단자에 연결된 제2 입력을 갖는 입력 회로 - 입력 회로의 제1 입력은 제1 신호를 수신하도록 구성되고 입력 회로의 제2 입력은 제2 신호를 수신하도록 구성됨 - 를 포함하고, 입력 회로는 통신 인터페이스가 선택되지 않는 동안 제1 및 제2 신호들에 기초하여 입력 회로의 출력에서 리셋 신호를 생성하도록 구성된다.
제2 예. 제1 예의 집적 회로에 있어서, 입력 회로는, 제1 신호가 제1 신호의 제1 상태에 있을 때 리셋 신호가 리셋 신호의 제1 상태에 있게 하고; 제2 신호가 제2 신호의 제1 상태에 있을 때, 리셋 신호가 리셋 신호의 제1 상태에 있게 하고; 제1 신호가 적어도 제1 지속 기간 동안 제1 신호의 제2 상태에 있고 제2 신호가 제2 신호의 제2 상태에 있을 때, 리셋 신호가 리셋 신호의 제2 상태에 있게 하도록 구성되고, 제1 신호의 제1 상태는 제1 신호의 제2 상태와 반대이고, 제2 신호의 제1 상태는 제2 신호의 제2 상태와 반대이고, 리셋 신호의 제1 상태는 리셋 신호의 제2 상태와 반대이다.
제3 예. 제1 예 또는 제2 예 중 한 예의 집적 회로에 있어서, 제1 신호의 제1 상태는 하이이고, 제1 신호의 제2 상태는 로우이고, 제2 신호의 제1 상태는 하이이고, 제2 신호의 제2 상태는 로우이고, 리셋 신호의 제1 상태는 하이이고, 리셋 신호의 제2 상태는 로우이다.
제4 예. 제1 예 내지 제3 예 중 한 예의 집적 회로에 있어서, 입력 회로는, 입력 회로의 제1 입력에 연결된 입력을 갖는 지연 회로; 지연 회로의 출력에 연결된 제1 입력 및 입력 회로의 제1 입력에 연결된 제2 입력을 갖는 AND 게이트; 입력 회로의 제2 입력에 연결된 입력을 갖는 인버터; 및 AND 게이트의 출력에 연결된 제1 입력, 인버터의 출력에 연결된 제2 입력 및 입력 회로의 출력에 연결된 출력을 갖는 NAND 게이트를 포함한다.
제5 예. 제1 예 내지 제4 예 중 한 예의 집적 회로에 있어서, 제1 지속 기간은 4 ns를 초과한다.
제6 예. 제1 예 내지 제5 예 중 한 예의 집적 회로에 있어서, 제1 지속 기간은 약 10 ns이다.
제7 예. 제1 예 내지 제6 예 중 한 예의 집적 회로에 있어서, 통신 인터페이스는 제1 신호에 기초하여 선택 가능하도록 구성된다.
제8 예. 제1 예 내지 제7 예 중 한 예의 집적 회로에 있어서, 통신 인터페이스는 제1 신호가 로우일 때 선택되고; 제1 신호가 하이일 때 선택되지 않도록 구성된다.
제9 예. 제1 예 내지 제8 예 중 한 예의 집적 회로에 있어서, 통신 인터페이스는 직렬 주변 기기 인터페이스(SPI) 인터페이스이다.
제10 예. 제1 예 내지 제9 예 중 한 예의 집적 회로에 있어서, SPI 인터페이스는 칩 선택 단자, 마스터-인-슬레이브-아웃 단자, 마스터-아웃-슬레이브-인 단자 및 SPI 클록 단자를 갖는 단일 SPI 인터페이스이고, 입력 회로의 제1 입력은 칩 선택 단자에 연결되고 입력 회로의 제2 입력은 마스터-아웃-슬레이브-인 단자에 연결된다.
제11 예. 제1 예 내지 제10 예 중 한 예의 집적 회로에 있어서, SPI 인터페이스는 칩 선택 단자, SPI 클록 단자 및 복수의 입력 출력 단자를 갖는 다중 IO SPI 인터페이스이고, 입력 회로의 제1 입력은 칩 선택 단자에 연결되고 입력 회로의 제2 입력은 복수의 입력 출력 단자 중 하나에 연결된다.
제12 예. 제1 예 내지 제11 예 중 한 예의 집적 회로에 있어서, 통신 인터페이스는 직렬 와이어 디버그(SWD) 인터페이스이다.
제13 예. 제1 예 내지 제12 예 중 한 예의 집적 회로에 있어서, 입력 회로의 제1 입력은 SWD 인터페이스의 입력 클록 단자에 연결되고 입력 회로의 제2 입력은 SWD 인터페이스의 데이터 입력 및 출력 단자에 연결된다.
제14 예. 제1 예 내지 제13 예 중 한 예의 집적 회로에 있어서, 제1 신호는 주기적 신호이고, 입력 회로는 입력 회로의 제1 입력에 연결된 지연 회로를 포함하고, 지연 회로는 주기적 신호의 주기의 절반 이상의 지연을 발생하도록 구성된다.
제15 예. 집적 회로는, 직렬 주변 기기 인터페이스(SPI) 통신 버스에 연결되도록 구성된 SPI 인터페이스 - SPI 인터페이스는 SPI 클록 단자, 칩 선택 단자 및 복수의 데이터 단자를 가짐 -; 및 복수의 데이터 단자의 SPI 클록 단자에 연결된 제1 입력 및 복수의 데이터 단자의 복수의 데이터 단자 중 하나에 연결된 제2 입력을 갖는 입력 회로 - 입력 회로의 제1 입력은 제1 신호를 수신하도록 구성되고 입력 회로의 제2 입력은 제2 신호를 수신하도록 구성됨 - 를 포함하고, 입력 회로는 SPI 인터페이스가 비활성인 동안 제1 및 제2 신호들에 기초하여 입력 회로의 출력에서 리셋 신호를 생성하도록 구성된다.
제16 예. 제15 예의 집적 회로에 있어서, 입력 회로는, 제1 신호가 제1 신호의 제1 상태에 있을 때 리셋 신호가 리셋 신호의 제1 상태에 있게 하고; 제2 신호가 제2 신호의 제1 상태에 있을 때, 리셋 신호가 리셋 신호의 제1 상태에 있게 하고; 제1 신호가 적어도 제1 지속 기간 동안 제1 신호의 제2 상태에 있고 제2 신호가 제2 신호의 제2 상태에 있을 때, 리셋 신호가 리셋 신호의 제2 상태에 있게 하도록 구성되고, 제1 신호의 제1 상태는 제1 신호의 제2 상태와 반대이고, 제2 신호의 제1 상태는 제2 신호의 제2 상태와 반대이고, 리셋 신호의 제1 상태는 리셋 신호의 제2 상태와 반대이다.
제17 예. 제15 예 또는 제16 예 중 한 예의 집적 회로에 있어서, 제1 신호의 제1 상태는 하이이고, 제1 신호의 제2 상태는 로우이고, 제2 신호의 제1 상태는 하이이고, 제2 신호의 제2 상태는 로우이고, 리셋 신호의 제1 상태는 하이이고, 리셋 신호의 제2 상태는 로우이다.
제18 예. 제15 예 내지 제17 예 중 한 예의 집적 회로에 있어서, 입력 회로는, 입력 회로의 제1 입력에 연결된 입력을 갖는 지연 회로; 지연 회로의 출력에 연결된 제1 입력 및 입력 회로의 제1 입력에 연결된 제2 입력을 갖는 AND 게이트; 입력 회로의 제2 입력에 연결된 입력을 갖는 인버터; 및 AND 게이트의 출력에 연결된 제1 입력, 인버터의 출력에 연결된 제2 입력 및 입력 회로의 출력에 연결된 출력을 갖는 NAND 게이트를 포함한다.
제19 예. 제15 예 내지 제18 예 중 한 예의 집적 회로에 있어서, SPI 인터페이스는 단일 SPI 인터페이스를 포함한다.
제20 예. 제15 예 내지 제19 예 중 한 예의 집적 회로에 있어서, SPI 인터페이스는 쿼드 SPI 인터페이스이다.
제21 예. 집적 회로를 리셋하는 방법으로서, 방법은, 집적 회로의 제1 단자를 통해 제1 신호를 수신하는 단계 - 제1 단자는 통신 버스와 통신 인터페이스 사이에 연결됨 -; 집적 회로의 제2 단자를 통해 제2 신호를 수신하는 단계 - 제2 단자는 통신 버스와 통신 인터페이스 사이에 연결됨 -; 제1 신호가 제1 신호의 제1 상태에 있을 때, 리셋 신호가 리셋 신호의 제1 상태에 있게 하는 단계; 제2 신호가 제2 신호의 제1 상태에 있을 때, 리셋 신호가 리셋 신호의 제1 상태에 있게 하는 단계; 제1 신호가 적어도 제1 지속 기간 동안 제1 신호의 제2 상태에 있고 제2 신호가 제2 신호의 제2 상태에 있을 때, 리셋 신호가 리셋 신호의 제2 상태에 있게 하는 단계 - 제1 신호의 제1 상태는 제1 신호의 제2 상태와 반대이고, 제2 신호의 제1 상태는 제2 신호의 제2 상태와 반대이고, 리셋 신호의 제1 상태는 리셋 신호의 제2 상태와 반대임 -; 및 리셋 신호가 제3 상태에 있을 때 집적 회로를 알려진 상태로 리셋하는 단계를 포함한다.
제22 예. 제21 예의 방법에 있어서, 제1 신호의 제1 상태는 하이이고, 제1 신호의 제2 상태는 로우이고, 제2 신호의 제1 상태는 하이이고, 제2 신호의 제2 상태는 로우이고, 리셋 신호의 제1 상태는 하이이고, 리셋 신호의 제2 상태는 로우이다.
제23 예. 제21 예 또는 제22 예 중 한 예의 방법에 있어서, 통신 버스는 직렬 주변 기기 인터페이스(SPI) 통신이고, 통신 인터페이스는 SPI 인터페이스이다.
제24 예. 제21 예 내지 제23 예 중 한 예의 방법에 있어서, 제1 신호는 주기적 신호이고, 제1 지속 기간은 주기적 신호의 주기의 절반 이상이다.
본 발명은 예시적인 실시예들을 참조하여 설명되었지만, 이러한 설명은 제한적인 의미로 해석되는 것으로 의도되지 않는다. 상세한 설명을 참조한다면, 관련 기술분야의 통상의 기술자에게는 예시적인 실시예들뿐만 아니라 본 발명의 다른 실시예들의 다양한 수정 및 조합이 명백해질 것이다. 그러므로 첨부된 청구 범위는 임의의 그러한 수정들 또는 실시예들을 망라하는 것으로 의도된다.

Claims (24)

  1. 집적 회로로서,
    통신 버스에 연결되도록 구성된 통신 인터페이스 - 상기 통신 인터페이스는 복수의 단자를 가짐 -; 및
    상기 복수의 단자 중 제1 단자에 연결된 제1 입력 및 상기 복수의 단자 중 제2 단자에 연결된 제2 입력을 갖는 입력 회로
    를 포함하고,
    상기 입력 회로의 상기 제1 입력은 제1 신호를 수신하도록 구성되고 상기 입력 회로의 제2 입력은 제2 신호를 수신하도록 구성되고, 상기 입력 회로는 상기 통신 인터페이스가 선택되지 않는 동안 상기 제1 및 제2 신호들에 기초하여 상기 입력 회로의 출력에서 리셋 신호를 생성하도록 구성되는, 집적 회로.
  2. 제1항에 있어서,
    상기 입력 회로는,
    상기 제1 신호가 상기 제1 신호의 제1 상태에 있을 때, 상기 리셋 신호가 상기 리셋 신호의 제1 상태에 있게 하고;
    상기 제2 신호가 상기 제2 신호의 제1 상태에 있을 때, 상기 리셋 신호가 상기 리셋 신호의 제1 상태에 있게 하고;
    상기 제1 신호가 적어도 제1 지속 기간 동안 상기 제1 신호의 제2 상태에 있고 상기 제2 신호가 상기 제2 신호의 제2 상태에 있을 때, 상기 리셋 신호가 상기 리셋 신호의 제2 상태에 있게 하도록
    구성되고,
    상기 제1 신호의 상기 제1 상태는 상기 제1 신호의 상기 제2 상태와 반대이고, 상기 제2 신호의 상기 제1 상태는 상기 제2 신호의 상기 제2 상태와 반대이고, 상기 리셋 신호의 상기 제1 상태는 상기 리셋 신호의 상기 제2 상태와 반대인, 집적 회로.
  3. 제2항에 있어서,
    상기 제1 신호의 상기 제1 상태는 하이이고, 상기 제1 신호의 상기 제2 상태는 로우이고, 상기 제2 신호의 상기 제1 상태는 하이이고, 상기 제2 신호의 상기 제2 상태는 로우이고, 상기 리셋 신호의 상기 제1 상태는 하이이고, 상기 리셋 신호의 상기 제2 상태는 로우인, 집적 회로.
  4. 제2항에 있어서,
    상기 입력 회로는,
    상기 입력 회로의 상기 제1 입력에 연결된 입력을 갖는 지연 회로;
    상기 지연 회로의 출력에 연결된 제1 입력 및 상기 입력 회로의 상기 제1 입력에 연결된 제2 입력을 갖는 AND 게이트;
    상기 입력 회로의 상기 제2 입력에 연결된 입력을 갖는 인버터; 및
    상기 AND 게이트의 출력에 연결된 제1 입력, 상기 인버터의 출력에 연결된 제2 입력 및 상기 입력 회로의 상기 출력에 연결된 출력을 갖는 NAND 게이트
    를 포함하는, 집적 회로.
  5. 제2항에 있어서,
    상기 제1 지속 기간은 4 ns를 초과하는, 집적 회로.
  6. 제5항에 있어서,
    상기 제1 지속 기간은 약 10 ns인, 집적 회로.
  7. 제1항에 있어서,
    상기 통신 인터페이스는 상기 제1 신호에 기초하여 선택 가능하도록 구성되는, 집적 회로.
  8. 제7항에 있어서,
    상기 통신 인터페이스는,
    상기 제1 신호가 로우일때 선택되고;
    상기 제1 신호가 하이일 때 선택되지 않도록 구성되는, 집적 회로.
  9. 제1항에 있어서,
    상기 통신 인터페이스는 직렬 주변 기기 인터페이스(serial peripheral interface)(SPI) 인터페이스인, 집적 회로.
  10. 제9항에 있어서,
    상기 SPI 인터페이스는 칩 선택 단자, 마스터-인-슬레이브-아웃 단자, 마스터-아웃-슬레이브-인 단자 및 SPI 클록 단자를 갖는 단일 SPI 인터페이스이고, 상기 입력 회로의 상기 제1 입력은 상기 칩 선택 단자에 연결되고 상기 입력 회로의 상기 제2 입력은 상기 마스터-아웃-슬레이브-인 단자에 연결되는, 집적 회로.
  11. 제9항에 있어서,
    상기 SPI 인터페이스는 칩 선택 단자, SPI 클록 단자 및 복수의 입력 출력 단자를 갖는 다중 IO SPI 인터페이스이고, 상기 입력 회로의 상기 제1 입력은 상기 칩 선택 단자에 연결되고 상기 입력 회로의 상기 제2 입력은 상기 복수의 입력 출력 단자 중 하나에 연결되는, 집적 회로.
  12. 제1항에 있어서,
    상기 통신 인터페이스는 직렬 와이어 디버그(serial wire debug)(SWD) 인터페이스인, 집적 회로.
  13. 제12항에 있어서,
    상기 입력 회로의 상기 제1 입력은 상기 SWD 인터페이스의 입력 클록 단자에 연결되고 상기 입력 회로의 상기 제2 입력은 상기 SWD 인터페이스의 데이터 입력 및 출력 단자에 연결되는, 집적 회로.
  14. 제1항에 있어서,
    상기 제1 신호는 주기적 신호이고, 상기 입력 회로는 상기 입력 회로의 상기 제1 입력에 연결된 지연 회로를 포함하고, 상기 지연 회로는 상기 주기적 신호의 주기의 절반 이상의 지연을 발생하도록 구성되는, 집적 회로.
  15. 집적 회로로서,
    직렬 주변 기기 인터페이스(SPI) 통신 버스에 연결되도록 구성된 SPI 인터페이스 - 상기 SPI 인터페이스는 SPI 클록 단자, 칩 선택 단자 및 복수의 데이터 단자를 가짐 -; 및
    상기 복수의 데이터 단자의 상기 SPI 클록 단자에 연결된 제1 입력 및 상기 복수의 데이터 단자의 상기 복수의 데이터 단자 중 하나에 연결된 제2 입력을 갖는 입력 회로
    를 포함하고,
    상기 입력 회로의 상기 제1 입력은 제1 신호를 수신하도록 구성되고 상기 입력 회로의 제2 입력은 제2 신호를 수신하도록 구성되고, 상기 입력 회로는 상기 SPI 인터페이스가 비활성인 동안 상기 제1 및 제2 신호들에 기초하여 상기 입력 회로의 출력에서 리셋 신호를 생성하도록 구성되는, 집적 회로.
  16. 제15항에 있어서,
    상기 입력 회로는,
    상기 제1 신호가 상기 제1 신호의 제1 상태에 있을 때, 상기 리셋 신호가 상기 리셋 신호의 제1 상태에 있게 하고;
    상기 제2 신호가 상기 제2 신호의 제1 상태에 있을 때, 상기 리셋 신호가 상기 리셋 신호의 상기 제1 상태에 있게 하고;
    상기 제1 신호가 적어도 제1 지속 기간 동안 상기 제1 신호의 제2 상태에 있고 상기 제2 신호가 상기 제2 신호의 제2 상태에 있을 때, 상기 리셋 신호가 상기 리셋 신호의 제2 상태에 있게 하도록
    구성되고,
    상기 제1 신호의 상기 제1 상태는 상기 제1 신호의 상기 제2 상태와 반대이고, 상기 제2 신호의 상기 제1 상태는 상기 제2 신호의 상기 제2 상태와 반대이고, 상기 리셋 신호의 상기 제1 상태는 상기 리셋 신호의 상기 제2 상태와 반대인, 집적 회로.
  17. 제16항에 있어서,
    상기 제1 신호의 상기 제1 상태는 하이이고, 상기 제1 신호의 상기 제2 상태는 로우이고, 상기 제2 신호의 상기 제1 상태는 하이이고, 상기 제2 신호의 상기 제2 상태는 로우이고, 상기 리셋 신호의 상기 제1 상태는 하이이고, 상기 리셋 신호의 상기 제2 상태는 로우인, 집적 회로.
  18. 제16항에 있어서,
    상기 입력 회로는,
    상기 입력 회로의 상기 제1 입력에 연결된 입력을 갖는 지연 회로;
    상기 지연 회로의 출력에 연결된 제1 입력 및 상기 입력 회로의 상기 제1 입력에 연결된 제2 입력을 갖는 AND 게이트;
    상기 입력 회로의 상기 제2 입력에 연결된 입력을 갖는 인버터; 및
    상기 AND 게이트의 출력에 연결된 제1 입력, 상기 인버터의 출력에 연결된 제2 입력 및 상기 입력 회로의 상기 출력에 연결된 출력을 갖는 NAND 게이트
    를 포함하는, 집적 회로.
  19. 제15항에 있어서,
    상기 SPI 인터페이스는 단일 SPI 인터페이스를 포함하는, 집적 회로.
  20. 제15항에 있어서,
    상기 SPI 인터페이스는 쿼드(quad) SPI 인터페이스인, 집적 회로.
  21. 집적 회로를 리셋하는 방법으로서,
    상기 집적 회로의 제1 단자를 통해 제1 신호를 수신하는 단계 - 상기 제1 단자는 통신 버스와 통신 인터페이스 사이에 연결됨 -;
    상기 집적 회로의 제2 단자를 통해 제2 신호를 수신하는 단계 - 상기 제2 단자는 상기 통신 버스와 상기 통신 인터페이스 사이에 연결됨 -;
    상기 제1 신호가 상기 제1 신호의 제1 상태에 있을 때, 리셋 신호가 상기 리셋 신호의 제1 상태에 있게 하는 단계;
    제2 신호가 상기 제2 신호의 제1 상태에 있을 때, 상기 리셋 신호가 상기 리셋 신호의 상기 제1 상태에 있게 하는 단계;
    상기 제1 신호가 적어도 제1 지속 기간 동안 상기 제1 신호의 제2 상태에 있고 상기 제2 신호가 상기 제2 신호의 제2 상태에 있을 때, 상기 리셋 신호가 상기 리셋 신호의 제2 상태에 있게 하는 단계 - 상기 제1 신호의 상기 제1 상태는 상기 제1 신호의 상기 제2 상태와 반대이고, 상기 제2 신호의 상기 제1 상태는 상기 제2 신호의 상기 제2 상태와 반대이고, 상기 리셋 신호의 상기 제1 상태는 상기 리셋 신호의 제2 상태와 반대임 -; 및
    상기 리셋 신호가 상기 제3 상태에 있을 때 상기 집적 회로를 알려진 상태로 리셋하는 단계
    를 포함하는, 집적 회로를 리셋하는 방법.
  22. 제21항에 있어서,
    상기 제1 신호의 상기 제1 상태는 하이이고, 상기 제1 신호의 상기 제2 상태는 로우이고, 상기 제2 신호의 상기 제1 상태는 하이이고, 상기 제2 신호의 상기 제2 상태는 로우이고, 상기 리셋 신호의 상기 제1 상태는 하이이고, 상기 리셋 신호의 상기 제2 상태는 로우인, 집적 회로를 리셋하는 방법.
  23. 제21항에 있어서,
    상기 통신 버스는 직렬 주변 기기 인터페이스(SPI) 통신이고, 상기 통신 인터페이스는 SPI 인터페이스인, 집적 회로를 리셋하는 방법.
  24. 제21항에 있어서,
    상기 제1 신호는 주기적 신호이고, 상기 제1 지속 기간은 상기 주기적 신호의 주기의 절반 이상인, 집적 회로를 리셋하는 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113703372A (zh) * 2021-09-06 2021-11-26 深圳市蓝丝腾科技有限公司 多路开关量输出电路
US11768785B2 (en) * 2022-02-23 2023-09-26 Prime World International Holdings Ltd. Serial peripheral interface circuit and calibration method of serial peripheral interface system

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8412853B2 (en) * 2004-10-25 2013-04-02 Texas Instruments Incorporated Two pin serial bus communication interface
US5974561A (en) 1997-09-29 1999-10-26 Intel Corporation Method and apparatus for generating a reset signal within an integrated circuit
JP3751531B2 (ja) * 2001-03-16 2006-03-01 沖電気工業株式会社 Ｊｔａｇインターフェース回路及びそれを用いたｊｔａｇ対応半導体装置のテスト方法とデバッグ方法
KR20030095828A (ko) * 2002-06-14 2003-12-24 삼성전자주식회사 주변기기 인터페이스 장치 및 그에 적합한 우선 순위 제어방법
US20040008725A1 (en) * 2002-07-15 2004-01-15 Analog Devices, Inc. Method and an interface circuit configurable in two communication protocol modes
KR100476957B1 (ko) * 2002-07-23 2005-03-16 삼성전자주식회사 전자기기의 전원 제어장치
KR100764743B1 (ko) * 2006-07-12 2007-10-08 삼성전자주식회사 리셋 제어 유닛을 구비한 메모리 카드 및 그것의 리셋 제어방법
US7911190B2 (en) * 2007-02-14 2011-03-22 Texas Instruments Incorporated Regulator with automatic power output device detection
US8826086B2 (en) * 2011-02-07 2014-09-02 Sandisk Technologies Inc. Memory card test interface
US8914569B2 (en) * 2011-02-24 2014-12-16 Winbond Electronics Corp. Flash memory apparatus with serial interface and reset method thereof
US8531194B2 (en) * 2011-03-24 2013-09-10 Freescale Semiconductor, Inc. Selectable threshold reset circuit
US8680901B2 (en) * 2012-08-06 2014-03-25 Texas Instruments Incorporated Power on reset generation circuits in integrated circuits
US9158728B2 (en) * 2012-09-13 2015-10-13 General Electric Company Systems and methods for improved linking of master and slave devices
KR101319981B1 (ko) * 2013-05-22 2013-10-18 (주) 위즈네트 독립적으로 통신 상태의 확인이 가능하도록 하는 통신 커넥트 및 이 통신 커넥트를 포함하는 통신 장치
JP2016004388A (ja) * 2014-06-16 2016-01-12 富士通株式会社 通信システム及び電子回路
US20160349326A1 (en) 2015-05-26 2016-12-01 Analog Devices Global Debug trigger interface for non-debug domain system reset
JP6652702B2 (ja) 2015-12-25 2020-02-26 富士通クライアントコンピューティング株式会社 伝送システムおよびマスタ装置
US10642769B2 (en) * 2017-03-24 2020-05-05 Analog Devices Global Unlimited Company Serial peripheral interface daisy chain mode system and apparatus
US10050618B1 (en) * 2017-04-13 2018-08-14 Nxp Usa, Inc. Reset management circuit and method therefor

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