CN111694417A - 经由通信接口端子的芯片复位 - Google Patents

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Abstract

本公开总体上涉及经由通信接口端子的芯片复位。在一种实施例中，集成电路包括：被配置为被耦合到通信总线的通信接口和输入电路。通信接口具有多个端子。输入电路具有被耦合到多个端子中的第一端子的第一输入和被耦合到多个端子中的第二端子的第二输入。输入电路的第一输入被配置为接收第一信号，并且输入电路的第二输入被配置为接收第二信号。输入电路被配置为在通信接口未被选择的情况下基于第一信号和第二信号在输入电路的输出处生成复位信号。

Description

经由通信接口端子的芯片复位
技术领域
本公开总体上涉及电子系统和方法，并且尤其是实施例涉及经由通信接口端子的芯片复位。
背景技术
总体上，诸如片上系统(SoC)或专用集成电路(ASIC)的电路，具有该电路在其中正常工作的电源电压范围。如果系统在电源电压低于操作电压范围时开始工作，则系统可能会出现故障。例如，电源管理集成电路(PMIC)可以具有范围从3V到5.5V的操作电源电压。在例如2v的电压下开始此类PMIC的操作可能导致此类PMIC在未知状态中启动。
电路总体上使用复位信号以使系统在启动期间达到限定的状态。例如，图1示出了集成电路(IC)102在启动之后接收复位信号以将IC 102置于已知状态中。如在图1中示出的，当电源电压VDD增加时，RC电路106用于保持复位电压VRST为低。当电压VRST低时，IC 102被关断。当复位电压VRST增加到阈值以上时，IC 102接通。RC电路106被设计为使得当复位电压VRST增加到阈值以上时，电源电压VDD在IC 102的操作电源电压范围内。
一些IC不使用专用复位端子(例如，引脚或焊盘)，而是包括上电复位(POR)以检测功率已经被施加到IC。在检测到功率已被应用之后，POR电路内部生成复位信号以将IC置于已知状态中。
发明内容
根据一种实施例，一种集成电路包括：被配置为被耦合到通信总线的通信接口和输入电路。通信接口具有多个端子。输入电路具有：被耦合到多个端子中的第一端子的第一输入和被耦合到多个端子中的第二端子的第二输入。输入电路的第一输入被配置为接收第一信号，并且输入电路的第二输入被配置为接收第二信号。输入电路被配置为在通信接口未被选择的情况下基于第一信号和第二信号在输入电路的输出处生成复位信号。
根据一种实施例，一种集成电路包括：被配置为被耦合到SPI通信总线的串行外围接口(SPI)接口和输入电路。SPI接口具有：SPI时钟端子、芯片选择端子和多个数据端子。输入电路具有被耦合到多个数据端子的SPI时钟端子的第一输入和被耦合到多个数据端子中的多个数据端子的一个数据段子的第二输入。输入电路的第一输入被配置为接收第一信号，并且输入电路的第二输入被配置为接收第二信号。输入电路被配置为在SPI接口不激活时基于第一信号和第二信号在输入电路的输出处生成复位信号。
根据一种实施例，复位集成电路的方法包括：经由集成电路的第一端子接收第一信号，第一端子被耦合在通信总线和通信接口之间；经由集成电路的第二端子接收第二信号，第二端子被耦合在通信总线和通信接口之间；当第一信号在第一信号的第一状态中时，使得复位信号在复位信号的第一状态中；当第二信号在第二信号的第一状态中时，使得复位信号在复位信号的第一状态中；当第一信号在第一信号的第二状态中至少第一持续时间，并且第二信号在第二信号的第二状态中时，使得复位信号在复位信号的第二状态中，其中第一信号的第一状态与第一信号的第二状态相反，其中第二信号的第一状态与第二信号的第二状态相反，并且其中复位信号的第一状态与复位信号的第二状态相反；并且当复位信号在第三状态中时，将集成电路复位到已知状态。
附图说明
为了更完整地理解本发明及其优点，因此现在结合附图来参考以下描述，其中：
图1示出了IC，该IC在启动之后接收复位信号以将该IC置于已知状态中；
图2示出了根据本发明的实施例的通过重新使用串行外围接口(SPI)接口的端子而具有芯片复位的IC的示意图；
图3示出了根据实施例的波形图，该波形图图示了图2的IC的SPI端子的SPI信号；
图4示出了根据本发明的实施例的输入电路的示意图，该输入电路用于基于SPI端子生成内部复位信号；
图5示出了根据本发明的一个实施例的通过重新使用四路SPI接口的端子而具有芯片复位的IC的示意图；
图6示出了根据本发明实施例的具有图5的IC的系统的示意图，该系统具有至少又一个IC耦合到SPI的SPI通信总线；
图7示出了根据本发明实施例的通过重新使用串行线调试(SWD)接口的端子而具有芯片复位的IC的示意图；以及
图8示出了根据本发明的实施例的方法的流程图，该方法用于复位集成电路。
除非明确指示，否则在不同图形中对应的附图标记和符号是指对应的零件。这些附图被绘制以清楚地图示优选实施例的相关方面，并且这些附图不一定按比例绘制。
具体实施方式
下文详细讨论所公开的实施例的制造和使用。然而，应当理解的是，本发明提供了许多可以在各种特定背景下被实施的可应用的发明概念。所讨论的具体实施例仅仅是制作和使用本发明的具体说明方式，并且所讨论的具体实施例不限制本发明的范围。
下文的描述说明了各种具体细节，以提供对根据本描述的几个示例实施例的深入理解。实施例可以在没有一个或多个具体细节的情况下获得，或者实施例可以通过其他方法、部件、材料等获得。在其他情况下，已知的结构、材料或操作未被详细示出或描述，以避免混淆实施例的不同方面。在本描述中对“一种实施例”的引用指示在至少一个实施例中包括根据实施例描述的特定配置、结构或特征。因此，在本文描述的不同点处出现的诸如“在一个实施例中”的短语不一定恰好指相同的实施例。此外，在一个或多个实施例中可以以任何适当的方式组合特定的构造、结构或特征。
将在特定背景下描述本发明的实施例，诸如：使用SPI端子或SWD端子的芯片复位。例如，本发明的实施例可以与其它通信协议(诸如，联合测试动作组(JTAG))或其它串行或并行通信协议一起使用。
在本发明的一种实施例中，IC能够经由SPI端子被复位至已知状态。通过由重新使用SPI端子来复位IC，可以有利地避免使用内部POR电路和专用复位端子。通过避免使用内部POR电路，一些实施例可以有利地减少裸片面积，这可以导致每个裸片的成本降低。通过避免使用专用复位端子，(例如，因为较低的引脚计数)一些实施例可以有利地减小封装尺寸，这可能导致更低的封装成本。
图2示出了根据本发明的一种实施例的、通过重新使用诸如SPI接口的通信接口的端子而具有芯片复位的IC 202的示意图。如在图2中示出的，IC 202包括：SPI从机208和输入电路400，该SPI从机208形成了IC 202的通信接口。SPI从机208包括：芯片选择端子CS_N，其被配置为接收信号VCS_N，经由该端子来实行SPI从机208的选择和取消选择；主出从入(MOSI)端子，MOSI被配置为接收信号VMOSI，经由该MOSI端子，数据由SPI从机208接收；主入从出(MISO)端子，MISO被配置为生成信号VMISO，经由该MISO数据由SPI从机208发送；以及时钟端子SCLK，时钟端子SCLK被配置为接收信号VSCLK，该信号VSCLK被用作SPI总线206的时钟信号。输入电路400被配置为接收第一和第二信号，其可分别对应于信号VCS_N和VMOSI。如在图2中示出的，IC 202包括端子SCLK、MISO、MOSI和CS_N，对应于SPI从机208的端子SCLK、MISO、MOSI和CS_N。
在正常操作期间，SPI主机204可以经由SPI总线206初始与IC 202的通信，并且IC202可以经由SPI总线206使用SPI从机208与SPI主机204通信。例如，SPI主机204可以断言(即，设置在其激活状态中)端子CS_N以选择SPI从机208以与SPI从机208通信，并且SPI主机可以解除断言(即，设置在其去激活状态中)端子CS_N以取消选择SPI从机208，使得SPI从机208忽略来自SPI总线206的通信。例如，SPI主机204可以通过将信号VCS_N从高转换到低来断言CS_N端子，并且可以通过将信号VCS_N从低转换到高来解除断言CS_N端子。
当SPI从机208被选择时，SPI主机204以SPI支持的频率在端子SCLK处生成时钟信号，并经由端子MOSI将数据发送给SPI从机208。然后，SPI从机208处理经由端子MOSI用信号VMOSI从SPI主机204传输的数据(例如，在写入命令的情况下，在IC 202的寄存器映射中写入指定的寄存器)。如果适用的话(例如，当SPI从机208接收到读取命令时)，SPI从机208经由端子MISO用信号VMISO将数据发送回SPI主机204。当端子CS_N被解除断言时(例如，当信号VCS_N为高时)，SPI从机208被取消选择。当未选择SP从机208时，SPI从机208忽略(即，不处理)来自SPI总线206的数据(例如，忽略在端子SCLK和MOSI处的信号VSCLK和VMOSI的切换)。
SPI主机204可以是例如微控制器、处理器、数字信号处理器(DSP)、ASIC或具有SPI主机接口的其他设备。IC 202可以是PMIC、ASIC、驱动器、雷达电路或具有SPI从机接口的任何其他设备。
SPI从机208可以在本领域中已知的任何方式中实现。在一些实施例中，SPI从机208支持高于1MHz的SPI频率，(诸如，10MHz、50MHz或更高的频率)。低于1MHz的频率也可以由SPI从机208支持。
在本发明的一种实施例中，SPI通信总线的芯片选择端子和主出从入端子用于复位IC以将IC置于已知状态中。该复位可以在通电之后(例如，在功率被施加至IC之后立刻地)发出，或在操作期间的任何时间发出。在一种实施例中，当芯片选择端子被解除断言(例如，高)时，断言主出从入端子(例如，高)使得IC被复位至已知状态。
在一些实施例中，IC的已知状态可以是预定状态(例如，由IC的寄存器映射的默认值定义)。例如，在寄存器上映射IC的位可以配置一个或多个模拟或数字块。通过将寄存器映射复位至默认值并将这样的默认值提供给一个或多个模拟或数字块，IC可以被置在已知状态中。
图3示出了根据一种实施例的波形图，该波形图图示了IC 202的SPI端子的SPI信号。如在图3中示出的，当端子CS_N被解除断言(例如，高)时，将端子MOSI转换为低状态使得内部复位信号RESET_N(例如，低)被断言。断言内部复位信号RESET_N使得IC 202被置于已知状态中。
当端子CS_N被断言时，在SPI主机204和SPI从机208之间的主动SPI通信可能正在进行，并且将端子MOSI转换为低状态不会改变内部复位信号RESET_N的状态。在端子MOSI的状态中的变化也不会导致在解除断言端子CS_N之后的空白时间Tblank期间内部复位信号RESET_N的状态中的改变。
在一些实施例中，空白时间Tblank可以在4ns到10ns之间。在一些实施例中，空白时间Tblank可以高于10ns，或者小于4ns。在一些实施例中，空白时间Tblank可以至少等于或长于通信总线频率的半个周期(诸如，在端子SCLK处的时钟信号的半个周期)。
尽管内部复位信号RESET_N被图示为激活的低信号(即，当低时断言，当高时解除断言)，一些实施例可以使用激活的高的复位信号(即，当高时断言，当低时解除断言)。
一些实施例的优点包括在不使用专用复位端子并且不使用在IC电路内部的POR电路的情况下，异步地复位IC以将其置于已知状态的能力。
图4示出了根据本发明的实施例的用于基于SPI端子生成内部复位信号RESET_N的输入电路400的示意图。输入电路400包括延迟电路402、与门404、与非门406和反相器408。
在正常操作期间，当信号VCS_N低时，与门404的输出是低，这使得在与非门406的输出处的复位信号RESET_N变成高，与信号VMOSI的状态无关，。当信号VCS_N从低转换到高时，延迟电路402的输出在空白时间Tblank保持低，这使得与门404的输出为低，这使得在与非门406的输出处的复位信号RESET_N在空白时间Tblank中变成高，与信号VMOSI的状态无关。在信号VCS_N在高于空白时间Tblank的时间为高之后，与门404的输出为高，这导致在与非门406的输出处的复位信号RESET_N等于信号VMOSI。在此类状态下，当信号VMOSI为高时，复位信号RESET_N为高(解除断言)，并且当信号VMOSI端子为低时，复位信号RESET_N为低(断言)。
当功率被施加至IC 202时，输入电路400默认被启用。在一些实施例中，输入电路可以在正常操作期间被禁用，例如：当IC 202进入低功率模式时。例如，在一些实施例中，IC202包括附加电路(未示出)，诸如：被耦合在IC 202的芯片选择端子CS_N和延迟电路402之间的输入驱动器，以及被耦合在IC 202的MOSI端子和与门406之间的输入驱动器。在此类实施例中，可以默认地启用此类输入驱动程序。
例如，延迟电路402可以被实现为多个串联连接的反相器。其他实现方式也是可能的。
例如，如在图2中示出的，可以通过重新使用单个SPI通信接口的两个端子来复位IC 202。在一些实施例中，IC可以包括多路I/O SPI接口，诸如：双SPI接口、四路SPI接口或八路SPI接口。在此类实施例中，此类多路I/O SPI接口的两个端子可以被用于复位IC以使其在已知状态中。例如，图5示出了根据本发明的实施例的IC 502的示意图。IC 502包括四路SPI从机508。四路SPI从机508包括：被配置为接收信号VCS_N的芯片选择端子CS_N、被配置为接收和发送信号VIO0、VIO1、VIO2和VIO3的输入/输出端子IO0、IO1、IO2和IO3、以及被配置为接收信号VSCLK的时钟端子SCLK。如在图5中示出的，IC 502包括端子SCLK、IO0、IO1、IO2、IO3和CS_N，这些端子对应于四路SPI从机508的端子SCLK、IO0、IO1、IO2、IO3和CS_N。
当在相同的SPI时钟频率操作时，四路SPI通信总线506可以具有高达4倍于单个SPI通信总线206的数据带宽。例如，通过将输入电路400耦合到芯片选择端子CS_N和I/O端子IO3，可以以与IC 202相似的方式复位IC 502。在一些实施例中，另一个I/O端子(诸如IO2、IO1或IO0)，而不是IO3可以被用于耦合到输入电路400。
在一些实施例中，一个或多个具有例如单个SPI接口的IC可以耦合到SPI通信总线506而不干扰IC 502的复位操作。例如，图6示出了根据本发明的一种实施例的、具有IC 502并且具有被耦合到SPI通信总线606的至少一个SPI从机602的系统600的示意图。SPI从机602可以在与SPI从机208类似的方式中操作。
如在图6中示出的，当四路SPI从机508(CS_N解除断言)不被选择时，SPI从机602(CS2_N断言)可以被选择，并且SPI主机604可以经由SPI通信总线606与SPI从机602通信(例如，使用端子IO0作为主出从入端子，IO1作为主入从出端子)。在SPI从机602和SPI主机604之间的通信期间，IC 502不可以被意外复位，因为端子IO3在此类通信中不被使用(即，在SPI主机604和SPI从机602之间经由SPI通信总线606的通信期间，端子IO3不被切换)。
尽管在图6中示出了单个SPI从机602被耦合到SPI通信总线606，但在一些实施例中，可以将多于一个的SPI从机耦合到SPI通信总线606。
可以理解的是，具有另一个多路I/O SPI接口(例如，八路SPI接口)的IC可以与在系统600中的IC 502类似的方式中被实现。
可以理解的是，通过重新使用通信接口的端子来复位IC的机制不限于SPI，而是可以延伸到可以重新使用两个端子的其他通信协议。例如，图7示出了根据本发明的实施例的、通过重新使用SWD(串行线调试)接口的端子而具有芯片复位的IC 702的示意图。如在图7中示出的，IC 702包括SWD接口708。SWD接口708包括输入时钟端子SWCLK、数据输入和输出端子SWDIO和串行线输出端子SWO。
如在图7中示出的，通过使用输入电路(诸如，输入电路400)，可以在不使用专用复位端子的情况下在IC 702内生成复位信号。在一些实施例中，延迟电路402可以导致至少等于当SWCLK信号高的时间(例如，SWCLK信号的半个周期)或更长的时间的延迟。因此，在正常调试期间切换SWCLK不会导致内部复位信号RESET_N被断言。为了引起复位，SWCLK被断言(例如，高)，并且SWDIO在至少一段等于空白时间Tblank的时间被断言。
SWD是一种双向协议，其通常用于调试目的。SWCLK端子被配置为接收时钟信号VSWCLK。SWDIO端子被用于通过使用信号VSWDIO来接收和发送数据。SWO端子被配置为生成信号VSWO，以帮助调试跟踪。SWD接口708可以以本领域已知的任何方式实现。
图8示出了根据本发明的实施例的、用于复位集成电路的实施例方法800的流程图。例如，方法800可以通过被耦合到SPI通信总线(诸如IC 202和502)的IC来实现。方法800也可以通过例如被耦合到其它类型的通信总线的IC(诸如，IC 702)来实现。
在步骤802期间，IC经由IC的第一端子和第二端子接收第一信号和第二信号，IC的第一端子和第二端子被耦合到IC的通信接口的第一端子和第二端子。在一些实施例中，通信接口可以是SPI从机(诸如，SPI从机208)。在此类实施例中，第一信号和第二信号可以分别对应于信号VCS_N和VMOSI，并且第一端子和第二端子可以分别对应于芯片选择端子CS_N和主出从入端子MOSI。在其它实施例中，通信接口可以是多路IO SPI接口(诸如，SPI从机508)。在另一实施例中，通信接口可以是SWD接口(诸如，SWD接口708)。可以使用其他通信接口。
在步骤804期间，诸如输入电路400的电路确定第一信号的状态。如果第一信号在第一信号的第一状态(例如，低)中，则IC返回到步骤802。如果第一信号在第一信号的第二状态(例如，高)中，则在步骤806期间，输入电路确定第二信号的状态。
如果第二信号在第二信号的第一状态(例如，高)中，则IC返回到步骤802。如果第二信号在第二信号的第二状态(例如，低)中，则在步骤808期间，IC被复位至已知状态。在一些实施例中，当输入电路断言诸如RESET_N的复位信号(例如，将复位信号从复位信号的第一状态(诸如，高)转换到复位信号的第二状态(诸如，低))时，IC被复位。
本发明的示例性实施例在此处被总结。其他实施例也可以从说明书和在本文提交的权利要求的整体中理解。
示例1。一种集成电路，包括：通信接口，其被配置为被耦合到通信总线，该通信接口具有多个端子；以及，输入电路，其具有被耦合到多个端子中的第一端子的第一输入，并且该输入电路具有被耦合到多个端子中的第二端子的第二输入，输入电路的第一输入被配置为接收第一信号，并且输入电路的第二输入被配置为接收第二信号，其中，输入电路被配置为在通信接口未被选择时基于第一信号和第二信号在输入电路的输出处生成复位信号。
示例2。根据示例1的集成电路，其中输入电路被配置为：当第一信号在第一信号的第一状态中时，使得复位信号在复位信号的第一状态中；当第二信号在第二信号的第一状态中时，使得复位信号在复位信号的第一状态中；以及，当第一信号在第一信号的第二状态中至少第一持续时间，并且第二信号在第二信号的第二状态中时，使得复位信号在复位信号的第二状态中，其中第一信号的第一状态与第一信号的第二状态相反，其中第二信号的第一状态与第二信号的第二状态相反，并且其中复位信号的第一状态与复位信号的第二状态相反。
示例3。根据示例1或2的一个的集成电路，其中第一信号的第一状态是高，第一信号的第二状态是低，第二信号的第一状态是高，第二信号的第二状态是低，复位信号的第一状态是高，并且复位信号的第二状态是低。
示例4。根据示例1至3的一个示例的集成电路，其中输入电路包括：延迟电路，具有被耦合到输入电路的第一输入的输入；与门，其具有被耦合到延迟电路的输出的第一输入和被耦合到输入电路的第一输入的第二输入；反相器，其具有被耦合到输入电路的第二输入的输入；以及与非门，其具有被耦合到与门的输出的第一输入、被耦合到反相器的输出的第二输入、和被耦合到输入电路的输出的输出。
示例5。根据示例1至4的一个示例的集成电路，其中第一持续时间比4ns更长。
示例6。根据示例1至5的一个示例的集成电路，其中第一持续时间大约是10ns。
示例7。根据示例1至示例6的一个示例的集成电路，其中通信接口被配置为基于第一信号而可选择。
示例8。根据示例1至示例7的一个示例的集成电路，其中通信接口被配置为：当第一信号为低时被选择；并且当第一信号为高时不被选择。
示例9。根据示例1至示例8的一个示例的集成电路，其中通信接口是串行外围接口(SPI)接口。
示例10。根据示例1至示例9的一个示例的集成电路，其中SPI接口是单个SPI接口，其具有芯片选择端子、主入从出端子、主出从入端子和SPI时钟端子，并且其中输入电路的第一输入被耦合到芯片选择端子，并且输入电路的第二输入被耦合到主出从入端子。
示例11。根据示例1至10的一个示例的集成电路，其中SPI接口是多IO SPI接口，其具有：芯片选择端子、SPI时钟端子，以及多个输入输出端子，并且其中输入电路的第一输入被耦合到芯片选择端子，并且输入电路的第二输入被耦合到多个输入输出端子中的一个输入输出端子。
示例12。根据示例1至示例11的一个示例的集成电路，其中通信接口是串行线调试(SWD)接口。
示例13。根据示例1至示例12的一个示例的集成电路，其中输入电路的第一输入被耦合到SWD接口的输入时钟端子，而输入电路的第二输入被耦合到SWD接口的数据输入和数据输出端子。
示例14。根据示例1至示例13的一个示例的集成电路，其中第一信号是周期信号，并且其中输入电路包括：延迟电路，其被耦合到输入电路的第一输入，该延迟电路被配置为生成等于或大于周期信号的半个周期的延迟。
示例15。一种集成电路，包括：串行外围接口(SPI)接口，其被配置为被耦合到SPI通信总线，该SPI接口具有：SPI时钟端子、芯片选择端子和多个数据端子；以及输入电路，其具有被耦合到多个数据端子的SPI时钟端子的第一输入，以及被耦合到多个数据端子中的一个数据端子的第二输入，输入电路的第一输入被配置为接收第一信号，并且输入电路的第二输入被配置为接收第二信号，其中，输入电路被配置为在SPI接口不激活时基于第一信号和第二信号在输入电路的输出处生成复位信号。
示例16。根据示例15的集成电路，其中输入电路被配置为：当第一信号在第一信号的第一状态中时，使得复位信号在复位信号的第一状态中；当第二信号在第二信号的第一状态时，使得复位信号在复位信号的第一状态；以及当第一信号在第一信号的第二状态中至少第一持续时间，并且第二信号在第二信号的第二状态时，使得复位信号在复位信号的第二状态中，其中第一信号的第一状态与第一信号的第二状态相反，其中第二信号的第一状态与第二信号的第二状态相反，并且其中复位信号的第一状态与复位信号的第二状态相反。
示例17。根据示例15或16的一个示例的集成电路，其中第一信号的第一状态是高，第一信号的第二状态是低，第二信号的第一状态是高，第二信号的第二状态是低，复位信号的第一状态是高，以及复位信号的第二状态是低。
示例18。根据示例15至示例17的一个示例的集成电路，其中输入电路包括：延迟电路，其具有被耦合到输入电路的第一输入的输入；与门，其具有被耦合到延迟电路的输出的第一输入和被耦合到输入电路的第一输入的第二输入；反相器，其具有被耦合到输入电路的第二输入的输入；以及与非门，其具有被耦合到与门的输出的第一输入、被耦合到反相器的输出的第二输入、和被耦合到输入电路的输出的输出。
示例19。根据示例15至示例18的一个示例的集成电路，其中SPI接口包括单个SPI接口。
示例20。根据示例15至示例19的一个示例的集成电路，其中SPI接口是四路SPI接口。
示例21。一种复位集成电路的方法，该方法包括：经由集成电路的第一端子接收第一信号，第一端子被耦合在通信总线和通信接口之间；经由集成电路的第二端子接收第二信号，第二端子被耦合在通信总线和通信接口之间；当第一信号在第一信号的第一状态中时，使得复位信号在复位信号的第一状态中；当第二信号在第二信号的第一状态中时，使得复位信号在复位信号的第一状态中；当第一信号在第一信号的第二状态中至少第一持续时间，并且第二信号在第二信号的第二状态中时，使得复位信号在复位信号的第二状态中，其中第一信号的第一状态与第一信号的第二状态相反，其中第二信号的第一状态与第二信号的第二状态相反，并且其中复位信号的第一状态与复位信号的第二状态相反；并且当复位信号在第三状态中时，将集成电路复位到已知状态。
示例22。根据示例21的方法，其中第一信号的第一状态是高，第一信号的第二状态是低，第二信号的第一状态是高，第二信号的第二状态是低，复位信号的第一状态是高，并且复位信号的第二状态是低。
示例23。根据示例21或示例22的一个示例的方法，其中通信总线是串行外围接口(SPI)通信，并且通信接口是SPI接口。
示例24。根据示例21到23的一个示例的方法，其中第一信号是周期信号，并且第一持续时间等于或大于周期信号的半个周期。
虽然本发明已经参照说明性实施例被描述了，但是本描述不旨在于限制意义上被解释。参考本发明的说明性实施例以及本发明的其他实施例的各种修改和组合对于本领域技术人员来说是显而易见的。因此，所附权利要求涵盖任何此类修改或实施例。

Claims (24)

1.一种集成电路，包括：
通信接口，其被配置为被耦合到通信总线，所述通信接口具有多个端子；以及
输入电路，其具有被耦合到所述多个端子中的第一端子的第一输入，并且具有被耦合到所述多个端子中的第二端子的第二输入，所述输入电路的所述第一输入被配置为接收第一信号，并且所述输入电路的所述第二输入被配置为接收第二信号，其中所述输入电路被配置为在所述通信接口未被选择时基于所述第一信号和所述第二信号在所述输入电路的输出处生成复位信号。
2.根据权利要求1所述的集成电路，其中所述输入电路被配置为：
当所述第一信号在所述第一信号的第一状态中时，使得所述复位信号在所述复位信号的第一状态中；
当所述第二信号在所述第二信号的第一状态中时，使得所述复位信号在所述复位信号的第一状态中；以及
当所述第一信号在所述第一信号的第二状态中至少第一持续时间，并且所述第二信号在所述第二信号的第二状态中时，使得所述复位信号在所述复位信号的第二状态中，其中所述第一信号的所述第一状态与所述第一信号的所述第二状态相反，其中所述第二信号的所述第一状态与所述第二信号的所述第二状态相反，并且其中所述复位信号的所述第一状态与所述复位信号的所述第二状态相反。
3.根据权利要求2所述的集成电路，其中所述第一信号的所述第一状态是高，所述第一信号的所述第二状态是低，所述第二信号的所述第一状态是高，所述第二信号的所述第二状态是低，所述复位信号的所述第一状态是高，并且所述复位信号的所述第二状态是低。
4.根据权利要求2所述的集成电路，其中所述输入电路包括：
延迟电路，其具有被耦合到所述输入电路的所述第一输入的输入；
与门，其具有被耦合到所述延迟电路的输出的第一输入和被耦合到所述输入电路的所述第一输入的第二输入；
反相器，其具有被耦合到所述输入电路的所述第二输入的输入；以及
与非门，其具有被耦合到所述与门的输出的第一输入、被耦合到所述反相器的输出的第二输入、以及被耦合到所述输入电路的所述输出的输出。
5.根据权利要求2所述的集成电路，其中所述第一持续时间比4ns更长。
6.根据权利要求5所述的集成电路，其中所述第一持续时间大约是10ns。
7.根据权利要求1所述的集成电路，其中所述通信接口被配置为基于所述第一信号而可选择。
8.根据权利要求7所述的集成电路，其中所述通信接口被配置为：
当所述第一信号是低时被选择；以及
当所述第一信号是高时不被选择。
9.根据权利要求1所述的集成电路，其中所述通信接口是串行外围接口SPI接口。
10.根据权利要求9所述的集成电路，其中所述SPI接口是单个SPI接口，所述单个SPI接口具有：芯片选择端子、主入从出端子、主出从入端子和SPI时钟端子，并且其中所述输入电路的所述第一输入被耦合到所述芯片选择端子，并且所述输入电路的所述第二输入被耦合到所述主出从入端子。
11.根据权利要求9所述的集成电路，其中所述SPI接口是多路IO SPI接口，所述多路IOSPI接口具有：芯片选择端子、SPI时钟端子，以及多个输入输出端子，并且其中所述输入电路的所述第一输入被耦合到所述芯片选择端子，并且所述输入电路的所述第二输入被耦合到所述多个输入输出端子中的一个输入输出端子。
12.根据权利要求1所述的集成电路，其中所述通信接口是穿行线调试SWD接口。
13.根据权利要求12所述的集成电路，其中所述输入电路的所述第一输入被耦合到所述SWD接口的输入时钟端子，并且所述输入电路的所述第二输入被耦合到所述SWD接口的数据输入和输出端子。
14.根据权利要求1所述的集成电路，其中所述第一信号是周期信号，并且其中所述输入电路包括延迟电路，所述延迟电路被耦合到所述输入电路的所述第一输入，所述延迟电路被配置为生成等于或大于所述周期信号的一半周期的延迟。
15.一种集成电路，包括：
串行外围接口SPI接口，其被配置为被耦合到SPI通信总线，所述SPI接口具有：SPI时钟端子、芯片选择端子和多个数据端子；以及
输入电路，其具有被耦合到所述多个数据端子的所述SPI时钟端子的第一输入，以及被耦合到所述多个数据端子中的一个数据端子的第二输入，所述输入电路的所述第一输入被配置为接收第一信号，并且所述输入电路的所述第二输入被配置为接收第二信号，其中，所述输入电路被配置为在所述SPI接口不激活时基于所述第一信号和所述第二信号在所述输入电路的输出处生成复位信号。
16.根据权利要求15所述的集成电路，其中所述输入电路被配置为：
当所述第一信号在所述第一信号的第一状态中时，使得所述复位信号在所述复位信号的第一状态中；
当所述第二信号在所述第二信号的第一状态中时，使得所述复位信号在所述复位信号的第一状态中；以及
当所述第一信号在所述第一信号的第二状态中至少第一持续时间，并且所述第二信号在所述第二信号的第二状态中时，使得所述复位信号在所述复位信号的第二状态中，其中所述第一信号的所述第一状态与所述第一信号的所述第二状态相反，其中所述第二信号的所述第一状态与所述第二信号的所述第二状态相反，并且其中所述复位信号的所述第一状态与所述复位信号的所述第二状态相反。
17.根据权利要求16所述的集成电路，其中所述第一信号的所述第一状态是高，所述第一信号的所述第二状态是低，所述第二信号的所述第一状态是高，所述第二信号的所述第二状态是低，所述复位信号的所述第一状态是高，以及所述复位信号的所述第二状态是低。
18.根据权利要求16所述的集成电路，其中所述输入电路包括：
延迟电路，其具有被耦合到所述输入电路的所述第一输入的输入；
与门，其具有被耦合到所述延迟电路的输出的第一输入，以及被耦合到所述输入电路的所述第一输入的第二输入；
反相器，其具有被耦合到所述输入电路的所述第二输入的输入；以及
与非门，其具有被耦合到所述与门的输出的第一输入、被耦合到所述反相器的输出的第二输入、和被耦合到所述输入电路的所述输出的输出。
19.根据权利要求15所述的集成电路，其中所述SPI接口包括单个SPI接口。
20.根据权利要求15所述的集成电路，其中所述SPI接口是四路SPI接口。
21.一种复位集成电路的方法，所述方法包括：
经由所述集成电路的第一端子接收第一信号，所述第一端子被耦合在通信总线和通信接口之间；
经由所述集成电路的第二端子接收第二信号，所述第二端子被耦合在所述通信总线和所述通信接口之间；
当所述第一信号在所述第一信号的第一状态中时，使得复位信号在所述复位信号的第一状态中；
当所述第二信号在所述第二信号的第一状态中时，使得所述复位信号在所述复位信号的第一状态中；
当所述第一信号在所述第一信号的第二状态中至少第一持续时间，并且所述第二信号在所述第二信号的第二状态中时，使得所述复位信号在所述复位信号的第二状态中，其中所述第一信号的所述第一状态与所述第一信号的所述第二状态相反，其中所述第二信号的所述第一状态与所述第二信号的所述第二状态相反，并且其中所述复位信号的所述第一状态与所述复位信号的所述第二状态相反；以及
当所述复位信号在所述第三状态中时，将所述集成电路复位到已知状态。
22.根据权利要求21所述的方法，其中所述第一信号的所述第一状态是高，所述第一信号的所述第二状态是低，所述第二信号的所述第一状态是高，所述第二信号的所述第二状态是低，所述复位信号的所述第一状态是高，并且所述复位信号的所述第二状态是低。
23.根据权利要求21所述的方法，其中所述通信总线是串行外围接口SPI通信，并且其中所述通信接口是SPI接口。
24.根据权利要求21所述的方法，其中所述第一信号是周期信号，并且其中所述第一持续时间等于或大于所述周期信号的周期的一半。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113703372A (zh) * 2021-09-06 2021-11-26 深圳市蓝丝腾科技有限公司 多路开关量输出电路
US11768785B2 (en) * 2022-02-23 2023-09-26 Prime World International Holdings Ltd. Serial peripheral interface circuit and calibration method of serial peripheral interface system

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5974561A (en) * 1997-09-29 1999-10-26 Intel Corporation Method and apparatus for generating a reset signal within an integrated circuit
US20040008725A1 (en) * 2002-07-15 2004-01-15 Analog Devices, Inc. Method and an interface circuit configurable in two communication protocol modes
CN102692596A (zh) * 2011-03-24 2012-09-26 飞思卡尔半导体公司 可选择阈值复位电路
US20140035634A1 (en) * 2012-08-06 2014-02-06 Texas Instruments Incorporated Power on reset generation circuits in integrated circuits
US20140351611A1 (en) * 2013-05-22 2014-11-27 Wiznet Co., Ltd. Communication connector enabling communication status thereof to be determined independently and communication apparatus comprising the same
US20150058544A1 (en) * 2011-02-24 2015-02-26 Winbond Electronics Corp. Flash memory apparatus with serial interface and reset method thereof
US20170185548A1 (en) * 2015-12-25 2017-06-29 Fujitsu Limited Transmission system that includes master device and a plurality of slave devices
US20180276157A1 (en) * 2017-03-24 2018-09-27 Analog Devices Global Serial peripheral interface daisy chain mode system and apparatus
CN108872828A (zh) * 2017-04-13 2018-11-23 恩智浦美国有限公司 复位管理电路和用于复位管理电路的方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8412853B2 (en) * 2004-10-25 2013-04-02 Texas Instruments Incorporated Two pin serial bus communication interface
JP3751531B2 (ja) * 2001-03-16 2006-03-01 沖電気工業株式会社 Ｊｔａｇインターフェース回路及びそれを用いたｊｔａｇ対応半導体装置のテスト方法とデバッグ方法
KR20030095828A (ko) * 2002-06-14 2003-12-24 삼성전자주식회사 주변기기 인터페이스 장치 및 그에 적합한 우선 순위 제어방법
KR100476957B1 (ko) * 2002-07-23 2005-03-16 삼성전자주식회사 전자기기의 전원 제어장치
KR100764743B1 (ko) * 2006-07-12 2007-10-08 삼성전자주식회사 리셋 제어 유닛을 구비한 메모리 카드 및 그것의 리셋 제어방법
US7911190B2 (en) * 2007-02-14 2011-03-22 Texas Instruments Incorporated Regulator with automatic power output device detection
US8826086B2 (en) * 2011-02-07 2014-09-02 Sandisk Technologies Inc. Memory card test interface
US9158728B2 (en) * 2012-09-13 2015-10-13 General Electric Company Systems and methods for improved linking of master and slave devices
JP2016004388A (ja) * 2014-06-16 2016-01-12 富士通株式会社 通信システム及び電子回路
US20160349326A1 (en) 2015-05-26 2016-12-01 Analog Devices Global Debug trigger interface for non-debug domain system reset

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5974561A (en) * 1997-09-29 1999-10-26 Intel Corporation Method and apparatus for generating a reset signal within an integrated circuit
US20040008725A1 (en) * 2002-07-15 2004-01-15 Analog Devices, Inc. Method and an interface circuit configurable in two communication protocol modes
US20150058544A1 (en) * 2011-02-24 2015-02-26 Winbond Electronics Corp. Flash memory apparatus with serial interface and reset method thereof
CN102692596A (zh) * 2011-03-24 2012-09-26 飞思卡尔半导体公司 可选择阈值复位电路
US20140035634A1 (en) * 2012-08-06 2014-02-06 Texas Instruments Incorporated Power on reset generation circuits in integrated circuits
US20140351611A1 (en) * 2013-05-22 2014-11-27 Wiznet Co., Ltd. Communication connector enabling communication status thereof to be determined independently and communication apparatus comprising the same
US20170185548A1 (en) * 2015-12-25 2017-06-29 Fujitsu Limited Transmission system that includes master device and a plurality of slave devices
US20180276157A1 (en) * 2017-03-24 2018-09-27 Analog Devices Global Serial peripheral interface daisy chain mode system and apparatus
CN108872828A (zh) * 2017-04-13 2018-11-23 恩智浦美国有限公司 复位管理电路和用于复位管理电路的方法

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