KR20200110410A - 공통 모드 피드백 제어 회로를 갖는 반전 의사 완전 차동 증폭기 - Google Patents

공통 모드 피드백 제어 회로를 갖는 반전 의사 완전 차동 증폭기 Download PDF

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KR20200110410A
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진 샤오
시 펭
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Abstract

본 발명은 공통 모드 피드백 제어 회로를 갖는 반전 의사 완전 차동 증폭기 및 출력 공통 모드 레벨을 안정적으로 유지하는 방법을 개시한다. 상기 반전 의사 완전 차동 증폭기는 의사 완전 차동 연산 회로 및 공통 모드 피드백 제어 회로를 포함한다. 의사 완전 차동 연산 회로는 인버터 증폭기(2)와 인버터 증폭기(3)를 포함하고, 인버터 증폭기(2)와 인버터 증폭기(3)는 각각 제1 피드백 제어 단자와 제2 피드백 제어 단자를 갖는다. 공통 모드 피드백 제어 회로의 입력단은 각각 인버터 증폭기(2)와 인버터 증폭기(3)의 출력단에 연결되어 인버터 증폭기(2)와 인버터 증폭기(3)의 공통 모드 출력 전압을 검출하도록 구성되고, 공통 모드 피드백 제어 회로의 출력단은 각각 제1 피드백 제어 단자와 제2 피드백 제어 단자에 연결되어 인버터 증폭기(2)와 인버터 증폭기(3)에 대하여 공통 모드 피드백을 형성함으로써 공통 모드 출력 레벨의 안정성을 유지하도록 구성된다.

Description

공통 모드 피드백 제어 회로를 갖는 반전 의사 완전 차동 증폭기
본원 발명은 출원번호가 201910015848.4이고 출원일자가 2019년 01월 08일인 중국 특허 출원에 기반하여 제출하였고 상기 중국 특허 출원의 우선권을 주장하는 바, 상기 중국 특허 출원의 모든 내용은 참조로서 본원 발명에 인용된다.
본 발명은 저전압 저전력 소모 회로 설계 분야에 관한 것이지만, 저전압 저전력 소모 회로 설계 분야에 한정되지 않으며, 더욱 상세하게는 공통 모드 피드백 제어 회로를 갖는 반전 의사 완전 차동 증폭기 및 출력 공통 모드 레벨을 안정적으로 유지하는 방법에 관한 것이다.
완전 차동 증폭기는 데이터 컨버터, 센서 신호 처리 분야, 소신호 처리 분야 등과 같은 고정밀 아날로그 회로 응용 분야에 널리 사용된다. 그 자체는 간섭 방지 능력이 강하고 처리 신호 스윙이 큰 특성 등을 가지고 있다. 그러나 소자의 생산 제조로 인한 편차 때문에 소자 간의 100% 일치 특성을 구현할 수 없으므로 증폭기의 출력 공통 모드 레벨을 결정하기가 어려워 증폭기가 데드 존(dead zone)으로 들어가거나 신호 처리 범위가 대폭 축소되는 등의 불리한 영향이 초래될 수 있다. 따라서 완전 차동 증폭기는 완전 차동 증폭기의 출력 공통 모드 레벨의 안정성을 유지하기 위해 공통 모드 피드백 회로가 반드시 있어야 한다. 완전 차동 연산 증폭기의 공통 모드 피드백 방식은 비교적 성숙되었으며, 연속 시간의 공통 모드 피드백 제어 회로와 스위치드 커패시터 기반의 공통 모드 피드백 회로가 있다.
그러나 저전압 저전력 소모의 데이터 수집 분야에서 칩의 전원 전압은 마이크로형 배터리 전원, 무선 전원 등 방식으로부터 비롯될 수 있기 때문에, 칩에서 획득한 전원 에너지, 전원 전압이 모두 매우 충분하지 않으므로, 칩은 반드시 저전압에서 매우 낮은 전력 소모로 동작되어야 한다. 완전 차동 증폭기도 반드시 낮은 동작 전압 하에서 매우 낮은 전력 소모로 정상 동작해야 하며, 동작 전압은 종종 0.8V보다 낮다. 이러한 상황에서 완전 차동 증폭기 회로 및 공통 모드 피드백 회로는 저전압, 저전력 소모의 사용 요건을 만족시킬 수 없다.
상기 배경기술 부분에 개시된 정보는 본 발명의 전체적인 배경에 대한 이해를 돕기 위한 것이며, 상기 정보가 본 발명이 속한 기술분야의 당업자에게 공지된 종래 기술을 구성하는 것으로 인정되거나 어떠한 방식으로도 암시되어서는 안 된다.
이 점을 감안하여, 본 발명의 실시예는 저전압 저전력 소모의 사용 환경에서 출력 공통 모드 레벨을 안정적으로 유지할 수 있는 공통 모드 피드백 제어 회로를 갖는 반전 의사 완전 차동 증폭기를 제공하려 한다.
본 발명은 공통 모드 피드백 제어 회로를 갖는 반전 의사 완전 차동 증폭기를 제공하며, 여기에는 의사 완전 차동 연산 회로 및 공통 모드 피드백 제어 회로(1)가 포함된다. 의사 완전 차동 연산 회로는 제1 인버터 증폭기(2)와 제2 인버터 증폭기(3)를 포함하고, 상기 제1 인버터 증폭기(2)는 제1 피드백 제어 단자를 가지고, 상기 제2 인버터 증폭기(3)는 제2 피드백 제어 단자를 가진다. 공통 모드 피드백 제어 회로(1)는 입력단이 각각 상기 제1 인버터 증폭기(2)와 상기 제2 인버터 증폭기(3)의 출력단에 연결되고, 상기 공통 모드 피드백 제어 회로(1)의 출력단은 각각 상기 제1 피드백 제어 단자와 상기 제2 피드백 제어 단자에 연결되어 상기 제1 인버터 증폭기(2)와 상기 제2 인버터 증폭기(3)의 공통 모드 출력 전압을 검출하고 피드백 제어 신호를 생성하도록 구성되고, 상기 피드백 제어 신호는 각각 상기 제1 피드백 제어 단자와 상기 제2 피드백 제어 단자에 입력되어 상기 제1 인버터 증폭기(2)와 상기 제2 인버터 증폭기(3)의 이득을 조절함으로써 상기 공통 모드 출력 전압을 조절한다.
상기 방안에 있어서, 상기 의사 완전 차동 연산 회로는 스위치(SW9), 스위치(SW10), 커패시터(8) 및 커패시터(9)를 더 포함하고, 상기 커패시터(8)의 상극판은 제1 입력 신호에 연결되고, 상기 커패시터(8)의 하극판은 상기 제1 인버터 증폭기(2)의 입력단에 연결되고, 상기 스위치(SW9)는 상기 제1 인버터 증폭기(2)에 병렬로 연결되고, 상기 커패시터(9)의 상극판은 제2 입력 신호에 연결되고, 상기 커패시터(9)의 하극판은 상기 제2 인버터 증폭기(3)의 입력단에 연결되고, 상기 스위치(SW10)는 상기 제2 인버터 증폭기(3)에 병렬로 연결된다.
상기 방안에 있어서, 상기 의사 완전 차동 연산 회로는 스위치(SW7), 스위치(SW8), 커패시터(6) 및 커패시터(7)를 더 포함하고, 상기 스위치(SW7)의 일단은 상기 커패시터(6)의 상극판에 연결되고, 상기 커패시터(6)의 하극판은 상기 제1 인버터 증폭기(2)의 출력단에 연결되고, 상기 스위치(SW7)의 타단은 상기 커패시터(8)의 상극판에 연결되고, 상기 스위치(SW8)의 일단은 상기 커패시터(7)의 상극판에 연결되고, 상기 커패시터(7)의 하극판은 상기 제2 인버터 증폭기(3)의 출력단에 연결되고, 상기 스위치(SW8)의 타단은 상기 커패시터(9)의 상극판에 연결된다.
상기 방안에 있어서, 상기 반전 의사 완전 차동 증폭기는 상기 의사 완전 차동 연산 회로에 상기 제1 입력 신호와 상기 제2 입력 신호를 제공하도록 구성되는 입력 신호 샘플링 회로를 더 포함한다.
상기 방안에 있어서, 상기 입력 신호 샘플링 회로는 스위치(SW1), 스위치(SW2), 스위치(SW3), 스위치(SW4), 스위치(SW5), 스위치(SW6), 커패시터(4) 및 커패시터(5)를 포함하고; 상기 스위치(SW1), 상기 스위치(SW3)는 모두 상기 커패시터(4)의 상극판에 연결되고, 상기 스위치(SW2), 상기 스위치(SW4)는 모두 상기 커패시터(5)의 상극판에 연결되고, 상기 스위치(SW1)와 상기 스위치(SW2)의 타단은 각각 제1 샘플링 회로 입력 신호(VIN)와 제2 샘플링 회로 입력 신호(VIP)를 연결하고, 상기 커패시터(4)의 하극판은 상기 스위치(SW5)에 연결되고, 상기 커패시터(5)의 하극판은 상기 스위치(SW6)에 연결되고, 상기 스위치(SW5), 상기 스위치(SW6), 상기 스위치(SW3), 상기 스위치(SW4)의 타단은 동일한 레벨에 서로 연결되고, 여기에서 상기 커패시터(4)의 하극판은 상기 제1 입력 신호를 출력하고, 상기 커패시터(5)의 하극판은 상기 제2 입력 신호를 출력한다.
상기 방안에 있어서, 상기 제1 인버터 증폭기(2)와 상기 제2 인버터 증폭기(3)의 회로는 동일하고, 상기 인버터 증폭기 회로는 PMOS(positive channel Metal Oxide Semiconductor) 트랜지스터(M1), PMOS 트랜지스터(M2), NMOS 트랜지스터(M3), NMOS 트랜지스터(M4), 스위치(P1), 스위치(P2), 스위치(P3), 스위치(P4), 전압원(I1) 및 전압원(I2)을 포함하고, 여기에서 상기 PMOS 트랜지스터(M1)의 소스는 상기 인버터 증폭기의 입력단으로 사용하고, 상기 전압원(I2)의 출력단은 상기 인버터 증폭기 회로의 출력단으로 사용하고, 상기 PMOS 트랜지스터(M1)의 드레인과 이의 게이트 사이는 스위치(P3)에 의해 연결되고, 상기 NMOS 트랜지스터(M4)의 소스와 게이트 사이는 스위치(P4)에 의해 연결되고, 상기 PMOS 트랜지스터(M2)와 상기 NMOS 트랜지스터(M3)의 게이트는 각각 기준 전압(VB1), 기준 전압(VB2)을 연결하고, 입력 신호 샘플링 단계에서는 스위치(P1), 스위치(P2), 스위치(P3) 및 스위치(P4)는 모두 온(ON) 상태이고, 상기 PMOS 트랜지스터(M1)의 전류는 상기 전압원(I1)을 직접 흐르고, 상기 NMOS 트랜지스터(M4)의 전류는 상기 전압원(I2)을 직접 흐르고, 상기 PMOS 트랜지스터(M2)와 상기 NMOS 트랜지스터(M3)는 모두 컷 오프(CUT-OFF) 상태이고; 입력 신호 증폭 단계에서는 상기 스위치(P1), 상기 스위치(P2), 상기 스위치(P3) 및 상기 스위치(P4)가 모두 오프 상태이고, 상기 PMOS 트랜지스터(M1), 상기 PMOS 트랜지스터(M2), 상기 NMOS 트랜지스터(M3) 및 상기 NMOS 트랜지스터(M4)는 출력 전류를 증폭시키기 위한 클래스 AB(Class AB) 증폭기를 구성한다.
상기 방안에 있어서, 상기 제1 인버터 증폭기(2)와 상기 제2 인버터 증폭기(3)의 피드백 제어 단자는 모두 상기 NMOS 트랜지스터(M4)의 게이트에서 인출된다.
상기 방안에 있어서, 상기 공통 모드 피드백 제어 회로(1)는 스위치(SW11), 스위치(SW12), 스위치(SW13), 스위치(SW14), 커패시터(C10) 및 커패시터(C11)을 포함하고, 여기에서 상기 스위치(SW11)의 일단은 상기 제1 인버터 증폭기(2)의 출력단에 연결되고, 상기 스위치(SW12)의 일단은 상기 제2 인버터 증폭기(3)의 출력단에 연결되고, 상기 스위치(SW11)의 타단은 상기 커패시터(C10)의 상극판에 연결되고, 상기 스위치(SW12)의 타단은 상기 커패시터(C11)의 상극판에 연결되고, 상기 커패시터(C10)의 하극판과 상기 커패시터(C11)의 하극판은 함께 연결된 후 다시 각각 상기 제1 인버터 증폭기(2)의 제1 피드백 제어 단자 및 상기 제2 인버터 증폭기(3)의 제2 피드백 제어 단자에 연결되어, 상기 인버터 증폭기(2)와 상기 인버터 증폭기(3)의 공통 모드 출력 전압의 검출 회로를 구성하고, 상기 스위치(SW13)의 일단은 상기 커패시터(C10)의 상극판에 연결되고, 상기 스위치(SW14)의 일단은 상기 커패시터(C11)의 상극판에 연결되고, 상기 스위치(SW13)의 타단은 공통 모드 참조 전압(Vcm)에 연결되고, 상기 스위치(SW14)의 타단은 공통 모드 참조 전압(Vcm)에 연결되어, 공통 모드 출력 전압의 비교 회로를 형성한다.
상기 방안에 있어서, 상기 공통 모드 피드백 제어 회로(1)는 스위치(SW15) 및 스위치(SW16)를 더 포함하고, 상기 스위치(SW15)의 일단은 상기 인버터 증폭기(2)의 출력단에 연결되고, 상기 스위치(SW16)의 일단은 상기 인버터 증폭기(3)의 출력단에 연결되고, 상기 스위치(SW15)의 타단과 상기 스위치(SW16)의 타단은 모두 상기 공통 모드 참조 전압(Vcm)에 연결되어, 보조 공통 모드 피드백 회로를 형성한다.
본 발명은 전술한 바와 같은 반전 의사 완전 차동 증폭기를 사용하여 출력 공통 모드 레벨의 안정성을 유지하는 방법을 더 제공하며, 상기 방법은,
상기 공통 모드 피드백 제어 회로(1)가 상기 의사 완전 차동 연산 회로의 상기 제1 인버터 증폭기(2)와 상기 제2 인버터 증폭기(3)의 공통 모드 출력 전압을 검출하는 단계; 및
상기 공통 모드 피드백 제어 회로(1)가 상기 공통 모드 출력 전압에 따라 피드백 제어 신호를 생성하고, 상기 피드백 제어 신호는 상기 제1 피드백 제어 단자와 상기 제2 피드백 제어 단자에 입력되어 상기 제1 인버터 증폭기(2)와 상기 제2 인버터 증폭기(3)의 이득을 조절함으로써 상기 공통 모드 출력 전압을 조절하는 단계를 포함한다.
본 발명의 상기 실시예들을 적용하면, 본 발명에 따른 공통 모드 피드백 제어 회로를 갖는 의사 완전 차동 증폭기 회로에서, 공통 모드 피드백 제어 회로와 인버터 증폭기의 조합은 상기 인버터 증폭기에 기반한 의사 차동 연산 증폭기가 안정적인 출력 공통 모드 레벨을 가질 수 있도록 하며, 공정 편차에 대한 의존도가 낮고, -40℃ 내지 85℃의 넓은 온도 범위에서 상기 회로를 사용할 수 있어 제조 수율이 향상된다. 또한 인버터 기반의 의사 완전 차동 연산 증폭기를 실용화하였기 때문에 저전압 저전력 소모의 분야에 적용할 수 있고, 전원 전압을 0.8V 이내로 낮출 수 있으며, 전력 소모를 100나노 암페어 수준으로 낮출 수 있으므로, 기존의 완전 차동 연산 증폭기의 적용 범위를 확장시킨다. 그 외 설계한 보조 공통 모드 피드백 회로는 공통 모드 피드백 제어 회로가 추가 전류를 소비하지 않고 회로의 높은 임피던스 노드에 초기 전압을 제공할 수 있도록 하여, 저전력 소모의 작동 조건에서 회로의 응답 속도를 개선하고 응답 속도를 제어할 수 있도록 하며, 상기 회로를 적용한 보조 회로 설계의 난이도를 낮추어 준다.
도 1은 본 발명의 실시예에 의해 제공된 공통 모드 피드백 제어 회로를 갖는 의사 완전 차동 증폭기의 전체 구조이다.
도 2는 본 발명의 실시예에 의해 제공된 인버터 증폭기이다.
도 3은 본 발명의 실시예에 의해 제공된 공통 모드 피드백 제어 회로이다.
도 4는 본 발명의 실시예에 의해 제공된 인버터 증폭기와 공통 모드 피드백 제어 회로의 연결 방식의 개략도이다.
이하에서는 첨부 도면과 함께 본 발명의 구체적인 실시예를 더욱 상세하게 설명하나, 본 발명의 보호 범위는 구체적인 실시예에 의해 제한되지 않는다는 점을 이해해야 한다.
명세서 및 청구범위 전체에서 달리 명시되지 않는 한, 용어 "포괄하는" 또는 "포함하는", "포함되는" 등과 같은 이의 변형된 용어는 언급된 요소 또는 구성 요소를 포함하며, 다른 요소 또는 다른 구성 요소를 배제하지 않는 것으로 이해된다.
본 발명은 공통 모드 피드백 제어 회로를 갖는 반전 의사 완전 차동 증폭기를 제안하였으며, 이 공통 모드 피드백 제어 회로는 상기 반전 의사 완전 차동 증폭기의 출력 공통 모드 레벨을 성공적으로 유지하여, 상기 증폭기를 채택하여 구현하는 2차 시그마-델타 ADC의 정상적인 동작을 보장할 수 있다.
도 1은 본 발명의 실시예에 의해 제공된 공통 모드 피드백 제어 회로를 갖는 의사 완전 차동 증폭기의 전체 구조이다.
전력 소모를 줄이고 저전압을 구현하기 위하여, 스위치 커패시터 구조를 사용하여 신호의 증폭 처리 기능을 구현하였다. 상기 의사 완전 차동 증폭기는 공통 모드 피드백 회로(1)(CMFB1), 인버터 증폭기(2)와 (3), 커패시터(4), (5), (6), (7), (8), (9) 및 스위치(SW1) 내지 스위치(SW10)를 포함한다.
스위치(SW1, SW3)는 커패시터(4)의 상극판에 연결되고, 스위치(SW2, SW4)는 커패시터(5)의 상극판에 연결되어 위상을 증폭시키는 입력 신호를 구성한다. 스위치(SW1)와 스위치(SW2)의 타단은 각각 입력 신호(VIN)과 (VIP)에 연결되고, 커패시터(4)의 하극판은 스위치(SW5)에 연결되고, 커패시터(5)의 하극판은 스위치(SW6)에 연결되고, 스위치(SW5, SW6, SW3, SW4)의 타단은 동일한 레벨에 서로 연결되어 입력 신호의 샘플링 회로를 구성한다.
커패시터(8)의 하극판은 인버터 증폭기(2)의 입력단에 연결되고, 커패시터(9)의 하극판은 인버터 증폭기(3)의 입력단에 연결되고, 스위치(SW9)의 일단은 커패시터(8)의 하극판, 인버터 증폭기(2)의 입력단에 직접 연결되고, 스위치(SW10)의 일단은 커패시터(9)의 하극판, 인버터 증폭기(3)의 입력단에 직접 연결되어 의사 차동 연산 증폭기를 구성한다.
스위치(SW7)의 일단은 커패시터(4)의 하극판에 연결되고, 스위치(SW8)의 일단은 커패시터(5)의 하극판에 연결되고, 스위치(SW7)의 타단은 커패시터(6)의 상극판에 연결되고 스위치(SW8)의 타단은 커패시터(7)의 상극판에 연결되고, 커패시터(6)의 하극판은 스위치(SW9)의 타단, 인버터 증폭기(2)의 출력단과 함께 연결되고, 커패시터(7)의 하극판은 스위치(SW10)의 타단, 인버터 증폭기(3)의 출력단과 함께 연결되어 증폭기의 증폭 부분을 구성한다.
인버터 증폭기(3)의 출력단, 인버터 증폭기(2)의 출력단은 각각 공통 모드 피드백 회로(1)의 2개 입력단에 연결되고, 공통 모드 피드백 회로(1)의 출력 신호는 인버터 증폭기(2)와 인버터 증폭기(3)의 이득을 제어하여 공통 모드 피드백 기능을 구현한다.
공통 모드 피드백 회로(1)(CMFB1)의 주요 목적은 위상 증폭 단계에서 인버터 증폭기(2)와 인버터 증폭기(3)의 공통 모드 출력 전압을 검출하고 피드백 제어 신호를 생성하여 인버터 증폭기(2)와 인버터 증폭기(3)의 바이어스 회로를 제어함으로써 공통 모드 출력 전압을 적절한 레벨로 조절하는 데에 있다.
상이한 인버터 증폭기(2)의 구현 방식의 경우, 상이한 공통 모드 피드백 회로의 구현 방법도 상이하다.
도 2는 본 발명의 실시예에 의해 제공된 인버터 증폭기이다. M2와 M3의 게이트는 각각 기준 전압 VB1 및 VB2에 연결된다. 샘플링 단계에서 스위치 P1, P2, P3, P4는 모두 온 상태이고, M1의 전류는 전압원(I1)을 직접 흐르고, M4의 전류는 전압원(I2)을 직접 흐르며, M1과 M4는 모두 다이오드 연결 형식으로 구성되어 M1와 M4의 게이트 바이어스 전압을 확정하고, 이때 M2와 M3은 모두 컷 오프 상태이다. 증폭 단계에서 P1, P2, P3, P4는 모두 오프 상태이고, M1, M2, M3, M4는 클래스 AB의 증폭기를 구성하여 비교적 큰 출력 전류와 슬루율(slew rate)을 제공할 수 있다.
도 3은 본 발명의 실시예에 의해 제공된 공통 모드 피드백 제어 회로이고, 도면에서 점선 부분은 공통 모드 피드백 회로의 구현 방식이다.
상기 공통 모드 피드백 회로는 스위치(SW11, SW12, SW13, SW14, SW15, SW16)와 커패시터(C10, C11)로 구성된 공통 모드 노드 샘플링과 비교 회로를 통해 간헐적으로 동작하는 공통 모드 제어 전압(Vctrl)을 생성한다.
스위치(SW11)의 일단은 인버터 증폭기(2)의 출력단에 연결되고, 스위치(SW12)의 일단은 인버터 증폭기(3)의 출력단에 연결되고, 스위치(SW11)의 타단은 커패시터(C10)의 상극판에 연결되고, 스위치(SW12)의 타단은 커패시터(C11)의 상극판에 연결되고, 커패시터(C10)의 하극판과 커패시터(C11)의 하극판은 함께 연결되어 인버터 증폭기의 공통 모드 출력 전압의 검출 회로를 구성한다.
스위치(SW13)의 일단은 커패시터(C10)의 상극판에 연결되고, 스위치(SW14)의 일단은 커패시터(C11)의 상극판에 연결되고, 스위치(SW13)의 타단은 공통 모드 참조 전압(Vcm)에 연결되고, 스위치(SW14)의 타단은 공통 모드 참조 전압(Vcm)에 연결되어 공통 모드 피드백 비교 회로를 형성한다.
일부 실시예에 있어서, 스위치(SW15)의 일단은 인버터 증폭기(2)의 출력단에 연결되고, 스위치(SW16)의 일단은 인버터 증폭기(3)의 출력단에 연결되고, 스위치(SW15)의 타단과 스위치(SW16)의 타단은 공통 모드 참조 전압(Vcm)에 직접 연결되어 보조 공통 모드 피드백 회로를 구성한다.
도 4는 상기 인버터 증폭기와 공통 모드 피드백 제어 회로의 연결 방식의 개략도이다. 증폭기의 M4의 게이트를 인출하여 공통 모드 피드백 제어 포트(Vctrl)로 사용하여 공통 모드 피드백 네트워크(CMFB)의 Vctrl의 출력 단자에 직접 연결하면 된다. 도 3과 도 4를 조합하여 완전한 공통 모드 피드백 제어 회로를 갖는 의사 완전 차동 증폭기 회로를 구현하였으며, 모든 공정 편차 조건과 넓은 온도 범위 내에서 상기 회로는 모두 정상적으로 동작하고 회로의 공통 모드 출력 전압을 Vcm에 가깝게 유지할 수 있으며, 이를 통해 증폭기가 적절한 출력 스윙을 출력할 수 있도록 보장함으로써 회로의 기능이 정확하게 구현되도록 보장하였다.
도 3 및 도 4에 도시된 공통 모드 피드백 제어 회로를 갖는 의사 완전 차동 증폭기 회로는 공통 모드 피드백 제어 회로(1)(CMFB)와 피드백 제어 단자가 있는 인버터 증폭기(2, 3)로 구성된다. 공통 모드 피드백 제어 회로(1)(CMFB)의 출력과 인버터 증폭기(2, 3)의 피드백 제어 단자는 서로 연결되어 완전한 공통 모드 출력 피드백 루프를 형성한다. 피드백 제어 단자가 있는 인버터 증폭기(2, 3)의 피드백 제어 단자는 인버터 증폭기의 NMOS 트랜지스터(M4)의 게이트에서 인출되며, 상기 제어 신호와 인버터 증폭기의 출력 신호는 반전 증폭 관계이며 위상차는 180°이다.
공통 모드 피드백 제어 회로(1)(CMFB)는 스위치(SW11 내지 SW16)와 커패시터(C10, C11)로 구성되며, 스위치(SW13, SW14)와 커패시터(C10, C11)는 공통 모드 참조 전압 샘플링 회로를 구성하고, 공통 모드 참조 전압 샘플링 단계에서 스위치(SW13, SW14)가 온(ON)으로 되면 커패시터(C10, C11)의 상극판 전압은 Vcm이고, 하극판 전압(Vctrl)은 인버터 증폭기(2, 3) 내부의 NMOS 트랜지스터(M4)의 게이트에 연결되고, 상기 단계에서 인버터 증폭기(2, 3) 내부의 스위치(P1 내지 P4)도 온 상태가 되므로 Vctrl=Vgs4이고, 이때 인버터 증폭기 출력은 높은 임피던스 상태에 있으며, 인버터 증폭기는 증폭 효과가 없다. 따라서 상기 단계에서 커패시터(C10, C11)의 하극판의 전압은 Vgs4이고, 상기 노드에 저장된 전하량은 하기와 같다.
Qsample＝(Vcm-Vgs4)*C10+(Vcm-Vgs4)*C11
일 실시예에 있어서, C10＝C11이면,
Qsample＝2*(Vcm-Vgs4)*C10이다.
스위치(SW11, SW12)와 커패시터(C10, C11)는 의사 차동 증폭기의 공통 모드 출력 전압 검출 및 에러 신호 출력 회로를 형성하며, 공통 모드 전압 피드백 단계에서 스위치(SW11, SW12)가 온되면 스위치(SW11, SW14)는 오프 되고, 커패시터(C10, C11)의 상극판은 각각 인버터 증폭기(2, 3)의 출력 전압(OUTN, 출력N) 및 출력 전압(OUTP, 출력P)에 연결되어 공통 모드 출력 전압의 샘플링이 완료되며, 이때 커패시터(C10, C11) 상의 전하량은 하기와 같다.
Q10amp＝(Voutn-Vctrl)*C10
Q11amp＝(Voutp-Vctrl)*C11
커패시터(C10, C11)의 하극판에 저장된 총 전하량은 하기와 같다.
Qamp＝(Voutn-Vctrl)*C10+(Voutp-Vctrl)*C11
C10＝C11이면, Qamp＝(Voutn+Voutp-2Vctrl)*C10이다.
전하량 보존 법칙에 따라 Qsample=Qamp이고,
2*(Vcm-Vgs4)*C10＝(Voutn+Voutp-2Vctrl)*C10이므로,
Vctrl-Vgs4＝(Voutn+Voutp-2Vcm)/2를 획득한다.
상기 단계에서 인버터 증폭기(2, 3)의 스위치(P1 내지 P4)가 모두 오프되고, 인버터 증폭기가 증폭 상태에 있으며, 트랜지스터(M4, M1) 게이트가 출력하는 교류 신호가 증폭되고, 이때 트랜지스터(M4)는 동시에 출력 공통 모드 에러 신호(Vctrl-Vgs4)를 증폭시켜 공통 모드 피드백 기능을 구현한다. 바람직하게는 스위치 트랜지스터(SW15, SW16)는 보조 공통 모드 피드백 회로를 구성하고, 공통 모드 참조 전압 샘플링 단계에서 스위치(SW15, SW16)는 온 상태가 되며, 이때 인버터 증폭기(2, 3)는 오프 상태가 되어 증폭기 기능이 없고, 출력 전압(OUTN, OUTP)은 모두 높은 임피던스 노드이고, 스위치(SW15, SW16)는 출력 전압(OUTN, OUTP)을 모두 지정된 공통 모드 전압(VCM)으로 끌어내어, 위상 증폭 단계에서 인버터 증폭기의 출력 전압 초기 값도 VCM으로 유지되도록 함으로써 응답 속도를 향상시킨다. 이는 저전압 저전력 소모 활용 환경에서 상당히 중요하다. 여기에서 공통 모드 샘플링 커패시터(C10, C11)은 크기는 같거나 다를 수 있다. 칩 내부는 하나의 고정된 전압에만 국한되지 않으며 상이한 의사 차동 증폭기의 공통 모드 출력 전압 요건에 따라 선택해야 한다.
상기 공통 모드 피드백 제어 회로를 갖는 의사 완전 차동 증폭기 회로에서, 공통 모드 피드백 제어 회로(1)와 개선된 인버터 증폭기(2, 3)의 조합은 상기 인버터 증폭기에 기초한 의사 차동 연산 증폭기가 안정적인 출력 공통 모드 레벨을 가질 수 있도록 하며, 공정 편차에 대한 의존도가 낮고, -40℃내지 85℃의 넓은 온도 범위에서 상기 회로를 사용할 수 있어 제조 수율이 향상된다. 또한 인버터 기반의 의사 완전 차동 연산 증폭기를 실용화하였기 때문에 저전압 저전력 소모의 분야에 적용할 수 있고, 전원 전압을 0.8V 이내로 낮출 수 있으며, 전력 소모를 100나노 암페어 수준으로 낮출 수 있으므로, 기존의 완전 차동 연산 증폭기의 적용 범위를 확장시킨다. 그 외 설계한 보조 공통 모드 피드백 회로는 공통 모드 피드백 제어 회로가 추가 전류를 소비하지 않고 회로의 높은 임피던스 노드에 초기 전압을 제공할 수 있도록 하여, 저전력 소모의 작동 조건에서 회로의 응답 속도를 개선하고 응답 속도를 제어할 수 있도록 하며, 상기 회로를 적용한 보조 회로 설계의 난이도를 낮추어 준다.
본 발명이 속한 기술분야의 당업자는 본 출원의 실시예가 방법, 시스템 또는 컴퓨터 프로그램 제품으로 제공될 수 있음을 이해해야 한다. 따라서 본 출원은 전체 하드웨어 실시예, 전체 소프트웨어 실시예, 또는 소프트웨어와 하드웨어를 결합한 실시예의 형태를 채택할 수 있다. 또한 본 출원은 컴퓨터 사용 가능 프로그램 코드를 포함하는 하나 이상의 컴퓨터 사용 가능 저장 매체(디스크 저장 장치, CD-ROM, 광 저장 장치 등을 포함하나 이에 제한되지 않음) 상에 구현된 컴퓨터 프로그램 제품의 형태를 채택할 수 있다.
본 출원은 본 출원의 실시예에 따른 방법, 장치(시스템) 및 컴퓨터 프로그램 제품의 흐름도 및/또는 블록도를 참고하여 설명된다. 흐름도 및/또는 블록도의 각 흐름 및/또는 블록, 및 흐름도 및/또는 블록도의 흐름 및/또는 블록의 조합은 컴퓨터 프로그램 명령에 의해 구현될 수 있음을 이해해야 한다. 이러한 컴퓨터 프로그램 명령은 범용 컴퓨터, 특수 목적 컴퓨터, 내장 프로세서 또는 기타 프로그래밍 가능 데이터 처리 장치의 프로세서에 제공되어 하나의 기기를 생성하고, 컴퓨터 또는 기타 프로그래밍 가능 데이터 처리 장치의 프로세서에 의해 실행되는 명령이 흐름도 중 하나의 흐름 또는 복수의 흐름 및/또는 블록도 중 하나의 블록 또는 복수의 블록 중 지정되는 기능을 구현하기 위한 장치를 생성하도록 한다.
이러한 컴퓨터 프로그램 명령은 컴퓨터 또는 기타 프로그래밍 가능 데이터 처리 장치가 특정한 방식으로 동작하도록 안내할 수 있는 컴퓨터 판독 가능 메모리에 저장되어, 상기 컴퓨터 판독 가능 메모리에 저장된 명령이 명령 장치를 포함하는 제조품을 생성하도록 만들 수 있고, 상기 명령 장치는 흐름도 중 하나의 흐름 또는 복수의 흐름 및/또는 블록도 중 하나의 블록 또는 복수의 블록 중 지정되는 기능을 구현한다.
이러한 컴퓨터 프로그램 명령은 컴퓨터 또는 기타 프로그래밍 가능 데이터 처리 장치에 로딩되어, 컴퓨터 또는 기타 프로그래밍 가능 장치에서 일련의 조작 단계를 실행하여 컴퓨터 구현 처리를 생성함으로써, 컴퓨터 또는 기타 프로그래밍 가능 장치에서 실행되는 명령이 흐름도 중 하나의 흐름 또는 복수의 흐름 및/또는 블록도 중 하나의 블록 또는 복수의 블록 중 지정되는 기능을 구현하기 위한 단계를 제공하도록 한다.
본 발명의 특정 예시적인 실시예들에 대한 전술한 설명은 설명과 예시를 위한 것이다. 이러한 설명은 본 발명을 개시된 정확한 형태로 제한하려는 것이 아니며, 상기 시사점을 기반으로 많은 변경 및 수정이 이루어질 수 있다. 예시적인 실시예를 선택하여 설명하는 목적은 본 발명의 특정 원리 및 그 실제 응용에 대해 설명하는 데에 있으므로, 본 발명이 속한 기술분야의 당업자는 본 발명의 각종 상이한 예시적 실시예 및 각종 상이한 선택과 변형을 구현하고 이용할 수 있다. 본 발명의 범위는 청구범위 및 그 등가물에 의해 정의된다.

Claims (10)

  1. 공통 모드 피드백 제어 회로를 갖는 반전 의사 완전 차동 증폭기에 있어서,
    제1 인버터 증폭기(2)와 제2 인버터 증폭기(3)를 포함하고, 상기 제1 인버터 증폭기(2)는 제1 피드백 제어 단자를 가지고, 상기 제2 인버터 증폭기(3)는 제2 피드백 제어 단자를 가지는 의사 완전 차동 연산 회로; 및
    입력단이 각각 상기 제1 인버터 증폭기(2)와 상기 제2 인버터 증폭기(3)의 출력단에 연결되고, 상기 공통 모드 피드백 제어 회로(1)의 출력단은 각각 상기 제1 피드백 제어 단자와 상기 제2 피드백 제어 단자에 연결되어 상기 제1 인버터 증폭기(2)와 상기 제2 인버터 증폭기(3)의 공통 모드 출력 전압을 검출하고 피드백 제어 신호를 생성하도록 구성되고, 상기 피드백 제어 신호는 각각 상기 제1 피드백 제어 단자와 상기 제2 피드백 제어 단자에 입력되어 상기 제1 인버터 증폭기(2)와 상기 제2 인버터 증폭기(3)의 이득을 조절함으로써 상기 공통 모드 출력 전압을 조절하는 공통 모드 피드백 제어 회로(1)를 포함하는, 공통 모드 피드백 제어 회로를 갖는 반전 의사 완전 차동 증폭기.
  2. 제1항에 있어서,
    상기 의사 완전 차동 연산 회로는 스위치(SW9), 스위치(SW10), 커패시터(8) 및 커패시터(9)를 더 포함하고, 상기 커패시터(8)의 상극판은 제1 입력 신호에 연결되고, 상기 커패시터(8)의 하극판은 상기 제1 인버터 증폭기(2)의 입력단에 연결되고, 상기 스위치(SW9)는 상기 제1 인버터 증폭기(2)에 병렬로 연결되고, 상기 커패시터(9)의 상극판은 제2 입력 신호에 연결되고, 상기 커패시터(9)의 하극판은 상기 제2 인버터 증폭기(3)의 입력단에 연결되고, 상기 스위치(SW10)는 상기 제2 인버터 증폭기(3)에 병렬로 연결되는, 공통 모드 피드백 제어 회로를 갖는 반전 의사 완전 차동 증폭기.
  3. 제2항에 있어서,
    상기 의사 완전 차동 연산 회로는 스위치(SW7), 스위치(SW8), 커패시터(6) 및 커패시터(7)를 더 포함하고, 상기 스위치(SW7)의 일단은 상기 커패시터(6)의 상극판에 연결되고, 상기 커패시터(6)의 하극판은 상기 제1 인버터 증폭기(2)의 출력단에 연결되고, 상기 스위치(SW7)의 타단은 상기 커패시터(8)의 상극판에 연결되고, 상기 스위치(SW8)의 일단은 상기 커패시터(7)의 상극판에 연결되고, 상기 커패시터(7)의 하극판은 상기 제2 인버터 증폭기(3)의 출력단에 연결되고, 상기 스위치(SW8)의 타단은 상기 커패시터(9)의 상극판에 연결되는, 공통 모드 피드백 제어 회로를 갖는 반전 의사 완전 차동 증폭기.
  4. 제3항에 있어서,
    상기 반전 의사 완전 차동 증폭기는,
    상기 의사 완전 차동 연산 회로에 상기 제1 입력 신호와 상기 제2 입력 신호를 제공하도록 구성되는 입력 신호 샘플링 회로를 더 포함하는, 공통 모드 피드백 제어 회로를 갖는 반전 의사 완전 차동 증폭기.
  5. 제4항에 있어서,
    상기 입력 신호 샘플링 회로는 스위치(SW1), 스위치(SW2), 스위치(SW3), 스위치(SW4), 스위치(SW5), 스위치(SW6), 커패시터(4) 및 커패시터(5)를 포함하고;
    상기 스위치(SW1), 상기 스위치(SW3)는 모두 상기 커패시터(4)의 상극판에 연결되고, 상기 스위치(SW2), 상기 스위치(SW4)는 모두 상기 커패시터(5)의 상극판에 연결되고, 상기 스위치(SW1)와 상기 스위치(SW2)의 타단은 각각 제1 샘플링 회로 입력 신호(VIN)와 제2 샘플링 회로 입력 신호(VIP)를 연결하고, 상기 커패시터(4)의 하극판은 상기 스위치(SW5)에 연결되고, 상기 커패시터(5)의 하극판은 상기 스위치(SW6)에 연결되고, 상기 스위치(SW5), 상기 스위치(SW6), 상기 스위치(SW3), 상기 스위치(SW4)의 타단은 동일한 레벨에 서로 연결되고, 상기 커패시터(4)의 하극판은 상기 제1 입력 신호를 출력하고, 상기 커패시터(5)의 하극판은 상기 제2 입력 신호를 출력하는, 공통 모드 피드백 제어 회로를 갖는 반전 의사 완전 차동 증폭기.
  6. 제1항에 있어서,
    상기 제1 인버터 증폭기(2)와 상기 제2 인버터 증폭기(3)의 회로는 동일하고, 상기 인버터 증폭기 회로는 PMOS 트랜지스터(M1), PMOS 트랜지스터(M2), NMOS 트랜지스터(M3), NMOS 트랜지스터(M4), 스위치(P1), 스위치(P2), 스위치(P3), 스위치(P4), 전압원(I1) 및 전압원(I2)을 포함하고,
    상기 PMOS 트랜지스터(M1)의 소스는 상기 인버터 증폭기의 입력단으로 사용하고, 상기 전압원(I2)의 출력단은 상기 인버터 증폭기 회로의 출력단으로 사용하고, 상기 PMOS 트랜지스터(M1)의 드레인과 이의 게이트 사이는 스위치(P3)에 의해 연결되고, 상기 NMOS 트랜지스터(M4)의 소스와 게이트 사이는 스위치(P4)에 의해 연결되고, 상기 PMOS 트랜지스터(M2)와 상기 NMOS 트랜지스터(M3)의 게이트는 각각 기준 전압(VB1), 기준 전압(VB2)을 연결하고, 입력 신호 샘플링 단계에서는 상기 스위치(P1), 상기 스위치(P2), 상기 스위치(P3) 및 상기 스위치(P4)는 모두 온(ON) 상태이고, 상기 PMOS 트랜지스터(M1)의 전류는 상기 전압원(I1)을 직접 흐르고, 상기 NMOS 트랜지스터(M4)의 전류는 상기 전압원(I2)를 직접 흐르고, 상기 PMOS 트랜지스터(M2)와 상기 NMOS 트랜지스터(M3)는 모두 컷 오프(CUT-OFF) 상태이고; 입력 신호 증폭 단계에서는 상기 스위치(P1), 상기 스위치(P2), 상기 스위치(P3) 및 상기 스위치(P4)가 모두 오프 상태이고, 상기 PMOS 트랜지스터(M1), 상기 PMOS 트랜지스터(M2), 상기 NMOS 트랜지스터(M3) 및 상기 NMOS 트랜지스터(M4)는 출력 전류를 증폭시키기 위한 클래스 AB 증폭기를 구성하는, 공통 모드 피드백 제어 회로를 갖는 반전 의사 완전 차동 증폭기.
  7. 제6항에 있어서,
    상기 제1 인버터 증폭기(2)와 상기 제2 인버터 증폭기(3)의 피드백 제어 단자는 모두 상기 NMOS 트랜지스터(M4)의 게이트에서 인출되는, 공통 모드 피드백 제어 회로를 갖는 반전 의사 완전 차동 증폭기.
  8. 제1항에 있어서,
    상기 공통 모드 피드백 제어 회로(1)는 스위치(SW11), 스위치(SW12), 스위치(SW13), 스위치(SW14), 커패시터(C10) 및 커패시터(C11)을 포함하고,
    상기 스위치(SW11)의 일단은 상기 제1 인버터 증폭기(2)의 출력단에 연결되고, 상기 스위치(SW12)의 일단은 상기 제2 인버터 증폭기(3)의 출력단에 연결되고, 상기 스위치(SW11)의 타단은 상기 커패시터(C10)의 상극판에 연결되고, 상기 스위치(SW12)의 타단은 상기 커패시터(C11)의 상극판에 연결되고, 상기 커패시터(C10)의 하극판과 상기 커패시터(C11)의 하극판은 함께 연결된 후 다시 각각 상기 제1 반전 증폭기(2)의 제1 피드백 제어 단자 및 상기 제2 반전 증폭기(3)의 제2 피드백 제어 단자에 연결되어, 상기 인버터 증폭기(2)와 상기 인버터 증폭기(3)의 공통 모드 출력 전압의 검출 회로를 구성하고,
    상기 스위치(SW13)의 일단은 상기 커패시터(C10)의 상극판에 연결되고, 상기 스위치(SW14)의 일단은 상기 커패시터(C11)의 상극판에 연결되고, 상기 스위치(SW13)의 타단은 공통 모드 참조 전압(Vcm)에 연결되고, 상기 스위치(SW14)의 타단은 공통 모드 참조 전압(Vcm)에 연결되어, 공통 모드 출력 전압의 비교 회로를 형성하는, 공통 모드 피드백 제어 회로를 갖는 반전 의사 완전 차동 증폭기.
  9. 제8항에 있어서,
    상기 공통 모드 피드백 제어 회로(1)는 스위치(SW15) 및 스위치(SW16)를 더 포함하고, 상기 스위치(SW15)의 일단은 상기 인버터 증폭기(2)의 출력단에 연결되고, 상기 스위치(SW16)의 일단은 상기 인버터 증폭기(3)의 출력단에 연결되고, 상기 스위치(SW15)의 타단과 상기 스위치(SW16)의 타단은 모두 상기 공통 모드 참조 전압(Vcm)에 연결되어, 보조 공통 모드 피드백 회로를 형성하는, 공통 모드 피드백 제어 회로를 갖는 반전 의사 완전 차동 증폭기.
  10. 제1항 내지 제9항 중 어느 한 항에 따른 반전 의사 완전 차동 증폭기를 사용하여 출력 공통 모드 레벨을 안정적으로 유지하는 방법에 있어서,
    상기 공통 모드 피드백 제어 회로(1)가 상기 의사 완전 차동 연산 회로의 상기 제1 인버터 증폭기(2)와 상기 제2 인버터 증폭기(3)의 공통 모드 출력 전압을 검출하는 단계; 및
    상기 공통 모드 피드백 제어 회로(1)가 상기 공통 모드 출력 전압에 따라 피드백 제어 신호를 생성하고, 상기 피드백 제어 신호는 각각 상기 제1 피드백 제어 단자와 상기 제2 피드백 제어 단자에 입력되어 상기 제1 인버터 증폭기(2)와 상기 제2 인버터 증폭기(3)의 이득을 조절함으로써 상기 공통 모드 출력 전압을 조절하는 단계를 포함하는 반전 의사 완전 차동 증폭기를 사용하여 출력 공통 모드 레벨을 안정적으로 유지하는 방법.
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