KR20200098633A - 증폭기 - Google Patents

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KR20200098633A
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겐이치 호리구치
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미쓰비시덴키 가부시키가이샤
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Abstract

입력 신호를 분기하는 제 1 경로와 제 2 경로를 갖고, 해당 제 1 경로의 통과 위상과 해당 제 2 경로의 통과 위상이 상이한 입력 분배부와, 해당 제 1 경로에 입력한 신호를 증폭하는 제 1 증폭 소자와, 해당 제 2 경로에 입력한 신호를 증폭하는 제 2 증폭 소자와, 해당 제 1 증폭 소자의 출력을 전송하는 제 3 경로와, 해당 제 2 증폭 소자의 출력을 전송하는 제 4 경로로, 해당 제 1 증폭 소자와 해당 제 2 증폭 소자의 출력을 합성하고, 해당 제 3 경로와 해당 제 4 경로의 통과 위상이 상이한 출력 합성부와, 해당 입력 분배부를 지나 해당 제 1 증폭 소자와 해당 제 2 증폭 소자에 입력되는 2개의 신호, 또는 해당 제 1 증폭 소자와 해당 제 2 증폭 소자로부터 출력되고 해당 출력 합성부에 입력되는 2개의 신호를 전자기 결합시키는 전자기 결합부를 구비한다.

Description

증폭기
이 발명은 증폭기에 관한 것이다.
통신 용량의 증대에 수반하여, 무선 통신에서는 보다 광대역인 신호, 또는 복수의 주파수 밴드에 걸친 신호를 증폭할 필요가 생기고 있다. 또, 방열 기기를 소형화하거나, 운용 비용을 저감하거나 하는 요구로부터 무선용 송신기에서는 소비 전력의 삭감이 요구되고 있다. 이 때문에, 고주파 증폭기에서는 넓은 주파수 범위에서 높은 효율을 실현하는 것이 중요하게 되고 있다.
특허문헌 1에는 고주파 증폭기가 개시되어 있다. 특허문헌 1에는, 입력 신호를 2개의 경로로 분기해서 각각 증폭한 후에 합성하는 증폭기에 있어서, 증폭기와 출력 합성 회로의 사이에 90도 하이브리드 회로를 사이에 두는 것이 개시되어 있다. 이에 의해, 입력 신호의 기본파에 대해서 개방, 2차 고조파에 대해서 단락(短絡)이 되는 출력 정합을 만들어 내어, 증폭기의 고효율화를 실현하고 있다.
일본 특허공개 평11-112252호 공보
종래의 고주파 증폭기에서는, 반도체를 포함시킨 회로의 주파수 특성에 의해서, 높은 효율이 얻어지는 주파수 대역은 좁게 한정되어 있어, 넓은 대역에 걸쳐서 높은 효율을 실현할 수 없다.
본 발명은 전술의 문제를 해결하기 위해서 이루어진 것으로, 입력 신호를 2개의 경로로 분기해서 각각 증폭한 후에 합성해서 출력하는 구성에 있어서, 넓은 대역에 걸쳐서 높은 효율로 동작하는 증폭기를 제공하는 것을 목적으로 한다.
본원 발명에 따른 증폭기는, 입력 신호를 분기하는 제 1 경로와 제 2 경로를 갖고, 해당 제 1 경로의 통과 위상과 해당 제 2 경로의 통과 위상이 상이한 입력 분배부와, 해당 제 1 경로에 입력한 신호를 증폭하는 제 1 증폭 소자와, 해당 제 2 경로에 입력한 신호를 증폭하는 제 2 증폭 소자와, 해당 제 1 증폭 소자의 출력을 전송하는 제 3 경로와, 해당 제 2 증폭 소자의 출력을 전송하는 제 4 경로로, 해당 제 1 증폭 소자와 해당 제 2 증폭 소자의 출력을 합성하고, 해당 제 3 경로와 해당 제 4 경로의 통과 위상이 상이한 출력 합성부와, 해당 입력 분배부를 지나 해당 제 1 증폭 소자와 해당 제 2 증폭 소자에 입력되는 2개의 신호, 또는 해당 제 1 증폭 소자와 해당 제 2 증폭 소자로부터 출력되고 해당 출력 합성부에 입력되는 2개의 신호를 전자기 결합시키는 전자기 결합부를 구비한 것을 특징으로 한다.
본 발명의 그 밖의 특징은 이하에 분명히 한다.
이 발명에 의하면, 분기한 2개의 신호를 전자기 결합시킴으로써 넓은 대역에 걸쳐서 높은 효율로 동작하는 증폭기를 제공할 수 있다.
도 1은 실시형태 1에 따른 증폭기의 구성도이다.
도 2는 변형예에 따른 증폭기의 구성도이다.
도 3은 드레인 효율의 주파수 특성을 나타내는 도면이다.
도 4는 실시형태 2에 따른 증폭기의 구성도이다.
도 5는 실시형태 3에 따른 증폭기의 구성도이다.
도 6은 결합량의 결정 방법을 나타내는 도면이다.
도 7은 실시형태 4에 따른 증폭기의 구성도이다.
도 8은 반도체 패키지의 평면도이다.
도 9는 실시형태 5에 따른 증폭기의 구성도이다.
도 10은 반도체 패키지의 평면도이다.
도 11은 변형예에 따른 반도체 패키지의 평면도이다.
도 12는 실시형태 6에 따른 증폭기의 구성도이다.
도 13은 반도체 패키지의 평면도이다.
도 14는 비교예의 증폭기의 구성도이다.
실시형태에 따른 증폭기에 대해서 도면을 참조해서 설명한다. 동일하거나 또는 대응하는 구성 요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.
실시형태 1.
도 1은, 실시형태 1에 따른 증폭기의 구성도이다. 입력 단자(10)에 입력 분배부(12)가 접속되어 있다. 입력 분배부(12)는 예를 들면 90도 하이브리드 회로를 갖는다. 입력 분배부(12)는, 입력 신호를 분기하는 제 1 경로와 제 2 경로를 갖고 있다. 제 1 경로는 입력 단자(10)로부터 제 1 증폭 소자(16)를 향하는 경로이다. 제 2 경로는 입력 단자(10)로부터 제 2 증폭 소자(18)를 향하는 경로이다. 제 1 경로의 통과 위상과 제 2 경로의 통과 위상은 상이하다.
입력 분배부(12)에는, 전자기 결합부(14)가 접속되어 있다. 전자기 결합부(14)는, 입력 분배부(12)와, 제 1 증폭 소자(16) 및 제 2 증폭 소자(18)의 사이에 마련되어 있다. 도 1에는` 전자기 결합부(14)로서 결합 회로를 이용한 것이 나타나 있다. 전자기 결합부(14)는, 제 1 부분(14a)과, 제 1 부분(14a)에 근접한 제 2 부분(14b)을 구비하고 있다. 제 1 부분(14a)을 지나는 신호에 제 2 부분(14b)을 지나는 신호가 중첩되고, 제 2 부분(14b)을 지나는 신호에 제 1 부분(14a)을 지나는 신호가 중첩된다.
전자기 결합부(14)에는 제 1 증폭 소자(16)와 제 2 증폭 소자(18)가 접속되어 있다. 제 1 경로에 입력한 신호는 전자기 결합부(14)를 경유해서 제 1 증폭 소자(16)로 증폭되고, 제 2 경로에 입력한 신호는 전자기 결합부(14)를 경유해서 제 2 증폭 소자(18)로 증폭된다.
제 1 증폭 소자(16)와 제 2 증폭 소자(18)의 출력에는, 전자기 결합부(20)가 접속되어 있다. 전자기 결합부(20)는, 제 1 증폭 소자(16) 및 제 2 증폭 소자(18)와, 출력 합성부(22)의 사이에 마련되어 있다. 도 1에는 전자기 결합부(20)로서 결합 회로를 이용한 것이 나타나 있다. 전자기 결합부(20)는, 제 3 부분(20a)과, 제 3 부분(20a)에 근접한 제 4 부분(20b)을 구비하고 있다. 제 3 부분(20a)을 지나는 신호에 제 4 부분(20b)을 지나는 신호가 중첩되고, 제 4 부분(20b)을 지나는 신호에 제 3 부분(20a)을 지나는 신호가 중첩된다.
전자기 결합부(20)의 출력에는 출력 합성부(22)가 접속되어 있다. 출력 합성부(22)는 예를 들면 90도 하이브리드 회로를 갖는다. 출력 합성부(22)는, 제 1 증폭 소자(16)의 출력을 전송하는 제 3 경로와, 제 2 증폭 소자(18)의 출력을 전송하는 제 4 경로를 갖고 있다. 제 3 경로의 통과 위상과 제 4 경로의 통과 위상은 상이하다. 제 3 경로와 제 4 경로가 이어짐으로써, 제 1 증폭 소자(16)와 제 2 증폭 소자(18)의 출력이 합성된다. 출력 합성부(22)를 지난 신호는 출력 단자(24)에 출력된다.
이와 같이 구성된 증폭기의 신호의 전반에 대해서 설명한다. 입력 단자(10)에 입력한 신호는, 입력 분배부(12)에 의해서 제 1 경로와 제 2 경로로 분기하고, 제 1 경로로부터 90번 위상이 지연된 신호가 출력되고, 제 2 경로로부터 180도 위상이 지연된 신호가 출력된다. 제 1 경로에 입력된 신호는 전자기 결합부(14)를 통하여 전송되고 제 1 증폭 소자(16)에 의해서 증폭되고, 제 2 경로에 입력된 신호는 전자기 결합부(14)를 통하여 전송되고 제 2 증폭 소자(18)에 의해서 증폭된다. 전자기 결합부(14)에서는, 제 1 부분(14a)으로부터 제 2 부분(14b)으로 신호의 일부가 누출되고, 제 2 부분(14b)으로부터 제 1 부분(14a)으로 신호의 일부가 누출된다.
제 1 증폭 소자(16)에 의해서 증폭된 신호는 전자기 결합부(20)를 통하여 전송되어서 출력 합성부(22)에 입력되고, 제 2 증폭 소자(18)에 의해서 증폭된 신호는 전자기 결합부(20)를 통하여 전송되어서 출력 합성부(22)에 입력된다. 전자기 결합부(20)에서는, 제 3 부분(20a)으로부터 제 4 부분(20b)으로 신호의 일부가 누출되고, 제 4 부분(20b)으로부터 제 3 부분(20a)으로 신호의 일부가 누출된다. 그리고, 제 3 부분(20a)으로부터 출력 합성부(22)의 출력단에 180도 위상이 지연된 신호가 출력되고, 제 4 부분(20b)으로부터 출력 합성부(22)의 출력단에 90번 위상이 지연된 신호가 출력된다. 이들의 신호가 합성되어서 출력 단자(24)로부터 출력된다.
본 실시형태의 증폭기에서는, 전자기 결합부(14)의 효과에 의해서, 제 1 부분(14a)을 흐르는 신호와, 제 2 부분(14b)으로부터 제 1 부분(14a)으로 누출되어 온 신호의 2개의 신호 성분이 제 1 증폭 소자(16)에 입력한다. 90도 하이브리드로 구성된 입력 분배부(12)에 있어서의 입출력 포트간의 통과 위상의 차이에 의해, 제 2 부분(14b)으로부터 누출되어서 제 1 증폭 소자(16)에 입력하는 성분인 결합 성분의 통과 위상은, 제 1 부분(14a)으로부터 제 1 증폭 소자(16)에 입력하는 성분인 통과 성분의 통과 위상과 비교해서 상대적으로 위상이 지연된 것이 된다. 이것은, 제 2 경로의 통과 위상이 제 1 경로의 통과 위상보다 크기 때문이다.
마찬가지로, 제 2 부분(14b)을 흐르는 신호와, 제 1 부분(14a)으로부터 제 2 부분(14b)으로 누출되어 온 신호의 2개의 신호 성분이 제 2 증폭 소자(18)에 입력한다. 90도 하이브리드로 구성된 입력 분배부(12)에 있어서의 입출력 포트간의 통과 위상의 차이에 의해, 제 1 부분(14a)으로부터 누출되어서 제 2 증폭 소자(18)에 입력하는 성분인 결합 성분의 통과 위상은, 제 2 부분(14b)으로부터 제 2 증폭 소자(18)에 입력하는 성분인 통과 성분의 통과 위상과 비교해서 상대적으로 위상이 앞선 것이 된다. 이것은, 제 2 경로의 통과 위상이 제 1 경로의 통과 위상보다 크기 때문이다.
즉, 제 1 증폭 소자(16)와 제 2 증폭 소자(18)의 입력단에서는, 통과 성분과 결합 성분의 상대적인 위상 관계는 각각 상이한 것이 된다. 증폭기의 입력측에서 주파수의 차이에 따라서 임피던스 정합이 변화해도, 그에 의한 영향은 제 1 증폭 소자(16)와 제 2 증폭 소자(18)에서는 상이하다. 따라서, 증폭기 전체적으로 광대역인 특성을 실현할 수 있다.
실제로는, 2개의 경로간에서 신호가 결합할 때에는 어느 일정한 위상 변화가 존재할 수 있다. 그러나, 그 위상 변화는 제 1 부분(14a)으로부터 제 2 부분(14b)으로의 결합과, 제 2 부분(14b)으로부터 제 1 부분(14a)으로의 결합에서 동등하게 발생한다. 그 때문에, 제 1 증폭 소자(16)의 입력단에 있어서 통과 성분과 결합 성분의 상대적인 위상 관계가 상이하고, 제 2 증폭 소자(18)의 입력단에 있어서 통과 성분과 결합 성분의 상대적인 위상 관계가 상이하다는 결론이 달라지는 경우는 없다.
마찬가지의 현상은, 전자기 결합부(20)와 출력 합성부(22)의 사이에서도 발생한다. 출력 합성부(22)의 한쪽의 입력단에서는 통과 성분과 결합 성분의 상정적인 위상 관계가 상이하고, 다른 쪽의 입력단에서도 통과 성분과 결합 성분의 상정적인 위상 관계가 상이하다. 그 때문에, 증폭기의 출력측에서 주파수의 차이에 따라서 임피던스 정합이 변화해도, 그에 의한 영향이 제 1 증폭 소자(16)와 제 2 증폭 소자(18)에서는 상이하다. 따라서, 증폭기 전체적으로 광대역인 특성을 실현할 수 있다.
제 3 경로부터 출력단까지의 통과 위상이 제 4 경로부터 출력단까지의 통과 위상보다도 큰 출력 합성부(22)를 제공함으로써, 실질적으로 위상이 일치한 신호를 출력 단자(24)로부터 출력할 수 있다.
도 2는, 변형예에 따른 증폭기의 구성도이다. 입력 분배부(12)는, 전력 분배기(30)와 위상 선로(34)를 구비하고 있다. 위상 선로(34)는, 예를 들면 90도 이상기(移相器: phase shifter)로서 기능하는 90도 선로로 할 수 있다. 입력 분배부(12)는 제 2 경로에 위상 선로(34)를 갖고 있다. 출력 합성부(22)는, 위상 선로(36)와 전력 합성기(38)를 구비하고 있다. 위상 선로(36)는 예를 들면 90도 이상기로서 기능하는 90도 선로로 할 수 있다. 출력 합성부(22)는 제 3 경로에 위상 선로(36)를 갖고 있다.
도 2에 나타내는 증폭기에 의해, 전술한 도 1에 나타내는 증폭기와 동일한 동작 및 효과를 얻을 수 있다. 도 1의 입력 분배부(12)를 도 2의 입력 분배부(12)로 대체해도 되고, 도 1의 출력 합성부(22)를 도 2의 출력 합성부(22)로 대체해도 된다.
도 3은, 증폭기 드레인 효율의 주파수 특성의 시뮬레이션 결과를 나타내는 도면이다. 도 3에 있어서, 실선은 본 실시형태의 증폭기에 대한 시뮬레이션 결과를 나타내고, 파선은 비교예의 증폭기에 대한 시뮬레이션 결과를 나타낸다. 비교예의 증폭기는 예를 들면 도 14에 나타내는 증폭기이다. 비교예의 증폭기는, 전력 분배기(90)에서 2개로 분기된 신호가 제 1 증폭 소자(16)와 제 2 증폭 소자(18)로 증폭되고, 90도 하이브리드(92)와 전력 합성기(94)를 지나서 출력 단자(24)로부터 출력되는 것이다. 이와 같은 비교예의 증폭기에서는, 특정의 주파수에 있어서 높은 드레인 효율을 얻을 수 있지만, 높은 드레인 효율을 나타내는 대역은 좁다. 이에 비해, 도 3의 실선으로 나타나는 본 실시형태의 경우, 비교예와 비교해서 드레인 효율의 최대값은 약간 저하하지만, 일정한 드레인 효율을 나타내는 대역폭을 비교예보다 확대할 수 있다. 예를 들면, 50% 이상의 드레인 효율을 나타내는 대역폭은, 본 실시형태가 비교예보다 넓다.
실시형태 1에 따른 증폭기는 그 특징을 잃지 않는 범위에서 다양한 변형이 가능하다. 전자기 결합부(14)는, 입력 분배부(12)를 지나 제 1 증폭 소자(16)와 제 2 증폭 소자(18)에 입력되는 2개의 신호를 전자기 결합시키는 다양한 구성을 채용할 수 있다. 또, 전자기 결합부(20)는, 제 1 증폭 소자(16)와 제 2 증폭 소자(18)로부터 출력되고 출력 합성부(22)에 입력되는 2개의 신호를 전자기 결합시키는 다양한 구성을 채용할 수 있다. 본 실시형태에서는 2개의 전자기 결합부(14, 20)를 마련했다. 그러나, 전자기 결합부(14, 20) 중 한쪽을 생략해도 되고, 그 경우에도 증폭기 전체적으로 광대역인 특성을 실현할 수 있다.
실시형태 2.
도 4는, 실시형태 2에 따른 증폭기의 구성도이다. 입력 분배부(12)는 제 2 경로에 위상 선로(34)를 갖고, 출력 합성부(22)는 제 3 경로에 위상 선로(36)를 갖고 있다. 위상 선로(34, 36)는, 90도 선로로 할 수 있다. 입력 단자(10)에 입력한 신호는, 입력 분배부(12)에서 제 1 경로와 제 2 경로로 분기하고, 제 1 경로를 지나는 신호는 그대로 출력되고, 제 2 경로를 지나는 신호는 위상 선로(34)를 통해서 출력된다.
제 1 경로에 입력된 신호는 전자기 결합부(14)를 통하여 전송되고 제 1 증폭 소자(16)에 의해서 증폭되고, 제 2 경로에 입력된 신호는 전자기 결합부(14)를 통하여 전송되고 제 2 증폭 소자(18)에 의해서 증폭된다. 제 1 증폭 소자(16)에 의해서 증폭된 신호는 전자기 결합부(20)를 통하여 전송되고 제 3 경로의 위상 선로(36)에 입력된 후에, 제 2 증폭 소자(18)에 의해서 증폭되고 전자기 결합부(20)를 통하여 전송되어서 제 4 경로를 지난 신호와 합성되고, 출력 단자(24)로부터 출력된다.
실시형태 2에 따른 증폭기에 의하면, 실시형태 1과 마찬가지로 전자기 결합부(14, 20)를 마련함으로써, 넓은 대역에 걸쳐서 높은 효율로 동작하는 증폭기를 제공할 수 있다. 전자기 결합부(14, 20) 중 어느 한쪽을 생략해도 된다.
실시형태 3.
도 5는, 실시형태 3에 따른 증폭기의 구성도이다. 입력 분배부(12)의 제 1 경로와 제 1 증폭 소자(16)의 사이에 제 1 입력 정합 회로(42)가 마련되어 있다. 입력 분배부(12)의 제 2 경로와 제 2 증폭 소자(18)의 사이에 제 2 입력 정합 회로(43)가 마련되어 있다. 제 1 증폭 소자(16)와 출력 합성부(22)의 제 3 경로의 사이에 제 1 출력 정합 회로(44)가 마련되어 있다. 제 2 증폭 소자(18)와 출력 합성부(22)의 제 4 경로의 사이에 제 2 출력 정합 회로(45)가 마련되어 있다. 제 1 입력 정합 회로(42)와 제 2 입력 정합 회로(43)는 인접하고, 제 1 출력 정합 회로(44)와 제 2 출력 정합 회로(45)는 인접하고 있다.
제 1 입력 정합 회로(42)의 일부와 제 2 입력 정합 회로(43)의 일부가, GND 패턴을 사이에 두지 않고 대향함으로써, -20dB 이상 -3dB 이하의 결합량이 되는 부분을 마련하고, 그 부분을 전자기 결합부로 했다. 구체적으로는, 제 1 입력 정합 회로(42)와, 제 2 입력 정합 회로(43)가 가장 근접하는 개소에서는 GND 패턴을 사이에 두지 않고, 대향하는 2개의 입력 정합 회로간에서는 공간적으로 고주파 신호가 전자계 결합함으로써 입력 정합 회로간의 결합량이 -20dB 이상 -3dB 이하가 되도록 했다. 따라서, 전자기 결합부는, 제 1 입력 정합 회로(42)와 제 2 입력 정합 회로(43)에 마련되어 있다고 할 수 있다.
제 1 출력 정합 회로(44)의 일부와 제 2 출력 정합 회로(45)의 일부가, GND 패턴을 사이에 두지 않고 대향함으로써, -20dB 이상 -3dB 이하의 결합량이 되는 부분을 마련하고, 그 부분을 전자기 결합부로 했다. 구체적으로는, 제 1 출력 정합 회로(44)와 제 2 출력 정합 회로(45)가 가장 근접하는 개소에서는 GND 패턴을 사이에 두지 않고, 대향하는 2개의 출력 정합 회로간에서는 공간적으로 고주파 신호가 전자계 결합함으로써 출력 정합 회로간의 결합량이 -20dB 이상 -3dB 이하가 되도록 했다. 따라서, 전자기 결합부는, 제 1 출력 정합 회로(44)와 제 2 출력 정합 회로(45)에도 마련되어 있다고 할 수 있다.
입력 분배부(12)의 구성은 특별히 한정되지 않지만, 제 2 경로에 위상 선로(34)를 갖는 구성으로 했다. 출력 합성부(22)의 구성은 득이 한정되지 않지만, 제 3 경로에 위상 선로(36)를 갖는 구성으로 했다.
도 6에 입력 정합 회로간에 생기는 결합량의 정의를 나타낸다. 2개의 정합 회로의 사이의 결합량은, 정합 회로의 입출력 단자를 실 회로(real circuit)의 임피던스 Z1, Z2, Z3, Z4로 종단한 상태에서, 한쪽의 정합 회로의 입력 포트와 다른 쪽의 정합 회로의 출력 포트의 사이의 통과 특성으로 정의한다. 도 6에 나타내는 예에서는, 사전에, 도 5에 나타내는 회로의 제 1 입력 정합 회로(42)로부터 제 1 증폭 소자(16)의 방향을 본 임피던스 Z2, 및 제 2 입력 정합 회로(43)로부터 제 2 증폭 소자(18)의 방향을 본 임피던스 Z4를 실측 또는 시뮬레이션에 의해서 구하고, 그 값을 출력 포트(52, 53)의 종단 임피던스로서 이용한다. 마찬가지로, 도 5에 나타내는 회로에 있어서, 제 1 입력 정합 회로(42)에서 입력측을 본 임피던스 Z1, 및 제 2 입력 정합 회로(43)에서 입력측을 본 임피던스 Z3을 실측 또는 시뮬레이션에 의해서 구하고, 그 값을 도 6의 입력 포트(50, 51)의 종단 임피던스로서 이용한다.
측정에서는, 입력 포트(50) 및 출력 포트(53)에 대해서 종단 임피던스 Z1, Z4 대신에 예를 들면 네트워크 애널라이저 등의 측정기를 접속하고, 그 사이의 S 파라미터를 계측한다. 계측한 S 파라미터를 회로 시뮬레이터에 도입하고, 입력 포트(50, 51) 및 출력 포트(52, 53)를 임피던스 Z1, Z3 및 임피던스 Z2, Z4로 종단한 상태에서 입력 포트(50)와 출력 포트(53)의 경로간의 통과 특성을 시뮬레이터로 계산하고, 결합량을 산출한다. 측정 오차 또는 복소 임피던스를 근사 표현할 때의 오차를 고려해서, 종단 임피던스 Z1, Z2, Z3, Z4의 재현 정밀도는 반사 오차 즉, 리턴 로스(return loss)가 -10dB 이내이면 유효로 한다. 도 6에서는 입력 정합 회로를 예로서 설명했지만, 출력 정합 회로의 경우도 마찬가지의 방법으로 결합량을 구한다.
본 실시형태에서는, 제 1 경로를 통과하고 제 1 입력 정합 회로(42)로 진행된 신호와 제 2 경로의 위상 선로(34)를 경유해서 제 2 입력 정합 회로(43)로 진행된 신호가 전자기 결합한다. 또, 제 1 증폭 소자(16)를 통과하고 제 1 출력 정합 회로(44)로 진행된 신호와, 제 2 증폭 소자(18)를 통과하고 제 2 출력 정합 회로(45)로 진행된 신호가 전자기 결합한다. 이에 의해, 넓은 대역에 걸쳐서 높은 효율로 동작하는 증폭기를 제공할 수 있다.
본 실시형태에서는, 증폭 소자의 입력 정합 회로와 출력 정합 회로의 양쪽에 전자기 결합이 있는 경우를 설명했지만, 어느 한쪽에만 유의한 전자기 결합을 제공해도 된다.
실시형태 4.
도 7은, 실시형태 4에 따른 증폭기의 구성도이다. 이 증폭기는 제 1 증폭 소자(16)와 제 2 증폭 소자(18)를 실장하는 반도체 패키지(60)를 구비하고 있다. 도 8은, 반도체 패키지(60)의 평면도이다. 반도체 패키지(60)는, 제 1 입력 리드 L1, 제 2 입력 리드 L2, 제 1 출력 리드 L3, 제 2 출력 리드 L4, 이들 리드를 고정하는 하우징(62) 및 GND 패턴(63)을 구비하고 있다. 제 1 입력 리드 L1, 제 2 입력 리드 L2, 제 1 출력 리드 L3 및 제 2 출력 리드 L4는 패키지 리드이다.
반도체 패키지(60)는 또한, 제 1 입력 와이어 W1, 제 2 입력 와이어 W2, 제 1 출력 와이어 W3 및 제 2 출력 와이어 W4를 구비하고 있다. 제 1 입력 와이어 W1은 제 1 입력 리드 L1과 제 1 증폭 소자(16)를 잇는다. 제 2 입력 와이어 W2는 제 2 입력 리드 L2와 제 2 증폭 소자(18)를 잇는다. 제 1 출력 와이어 W3은 제 1 출력 리드 L3과 제 1 증폭 소자(16)를 잇는다. 제 2 출력 와이어 W4는 제 2 출력 리드 L4와 제 2 증폭 소자(18)를 잇는다.
제 1 증폭 소자(16)와 제 2 증폭 소자(18)는 상이한 칩으로 구성되어 있다. 제 1 증폭 소자(16)와 제 2 증폭 소자(18)는 예를 들면 트랜지스터 칩이다. 제 1 입력 와이어 W1은 제 1 입력 리드 L1의 제 2 입력 리드 L2측에 접속되고, 제 2 입력 와이어 W2는 제 2 입력 리드 L2의 제 1 입력 리드 L1측에 접속되어 있다. 이에 의해 제 1 입력 와이어 W1과 제 2 입력 와이어 W2를 근접시키고, 제 1 입력 와이어 W1과 제 2 입력 와이어 W2를 증폭 소자의 입력측에 있어서의 전자기 결합부로 했다. 예를 들면, 제 1 입력 와이어 W1과 제 2 입력 와이어 W2의 거리는, 2mm 이하, 또는 신호 대역의 중심 주파수의 1/100 파장 이하로 할 수 있다.
제 1 출력 와이어 W3은 제 1 출력 리드 L3의 제 2 출력 리드 L4측에 접속되고, 제 2 출력 와이어 W4는 제 2 출력 리드 L4의 제 1 출력 리드 L3측에 접속되어 있다. 이에 의해 제 1 출력 와이어 W3과 제 2 출력 와이어 W4를 근접시키고, 제 1 출력 와이어 W3과 제 2 출력 와이어 W4를 증폭 소자의 출력측에 있어서의 전자기 결합부로 했다. 예를 들면, 제 1 출력 와이어 W3과 제 2 출력 와이어 W4의 거리는, 2mm 이하, 또는 신호 대역의 중심 주파수의 1/100 파장 이하로 할 수 있다.
예를 들면, 제 1 증폭 소자(16)의 중심선이, 제 1 입력 리드 L1과 제 1 출력 리드 L3의 중심선보다도 내측이 되도록 제 1 증폭 소자(16)를 배치하고, 제 2 증폭 소자(18)의 중심선이, 제 2 입력 리드 L2와 제 2 출력 리드 L4의 중심선보다도 내측이 되도록 제 2 증폭 소자(18)를 배치한다. 각 리드의 중심선이란, 각 리드의 하우징(62)의 외측으로 튀어나온 부분에 있어서의 중심선으로서 정의한다. 이렇게 함으로써, 제 1 입력 와이어 W1과 제 2 입력 와이어 W2를 근접시키고, 제 1 출력 와이어 W3과 제 2 출력 와이어 W4를 근접시킬 수 있다.
실시형태 4에 따른 증폭기에 있어서의 신호의 전반(propagation)에 대해서 설명한다. 입력 분배부(12)의 제 1 경로로부터 제 1 입력 정합 회로(42)로 전송된 신호는, 제 1 입력 리드 L1과 제 1 입력 와이어 W1를 경유해서 제 1 증폭 소자(16)에 의해서 증폭된다. 또, 입력 분배부(12)의 제 2 경로로부터 제 2 입력 정합 회로(43)로 전송된 신호는, 제 2 입력 리드 L2와 제 2 입력 와이어 W2를 경유해서 제 2 증폭 소자(18)에 의해서 증폭된다. 제 1 증폭 소자(16)에 의해서 증폭된 신호는 제 1 출력 와이어 W3과 제 1 출력 리드 L3을 경유해서 예를 들면 90도 선로로 구성된 위상 선로(36)에 입력하고, 제 2 증폭 소자(18)에 의해서 증폭되어서 제 2 출력 와이어 W4와 제 2 출력 리드 L4를 경유해서 출력된 신호와 합성되어서 출력된다.
본 실시형태에서는, 제 1 입력 와이어 W1과 제 2 입력 와이어 W2를 근접시켜서 이들을 전자기 결합부로서 기능하게 하고, 제 1 출력 와이어 W3과 제 2 출력 와이어 W4를 근접시켜서 이들을 전자기 결합부로서 기능하게 했다. 이에 의해, 증폭기의 광대역화가 가능해진다. 2개의 전자기 결합부 중 한쪽을 생략해도 된다. 한편, 실시형태 4에서는, 반도체 패키지(60)의 와이어로 전자기 결합부를 형성하므로, 정합 회로에 있어서 전자기 결합부를 형성할 필요는 없다.
실시형태 5.
도 9는, 실시형태 5에 따른 증폭기의 구성도이다. 제 1 입력 정합 회로(42)는, 제 1 외부 정합 회로(42a)와 제 1 프리매치(pre-match) 회로(42b)를 구비하고 있다. 제 2 입력 정합 회로(43)는, 제 2 외부 정합 회로(43a)와 제 2 프리매치 회로(43b)를 구비하고 있다. 제 1 프리매치 회로(42b)와 제 2 프리매치 회로(43b)는 반도체 패키지(60)의 일부로서 마련되어 있다.
도 10은, 도 9의 반도체 패키지(60)의 평면도이다. 반도체 패키지(60)는, 제 1 입력 리드 L1, 제 2 입력 리드 L2, 제 1 출력 리드 L3, 제 2 출력 리드 L4, 이들 리드를 고정하는 하우징(62) 및 GND 패턴(63)을 구비하고 있다. 제 1 입력 리드 L1, 제 2 입력 리드 L2, 제 1 출력 리드 L3 및 제 2 출력 리드 L4는 패키지 리드이다.
반도체 패키지(60)는 또한, 제 1 프리매치 회로(42b)와, 제 2 프리매치 회로(43b), 제 1 접속 와이어 W5, 제 1 입력 와이어 W1, 제 1 출력 와이어 W3, 제 2 접속 와이어 W6, 제 2 입력 와이어 W2, 및 제 2 출력 와이어 W4를 구비하고 있다. 제 1 프리매치 회로(42b)와 제 2 프리매치 회로(43b)는 상이한 칩으로 구성되어 있다.
제 1 접속 와이어 W5는, 제 1 입력 리드 L1과 제 1 프리매치 회로(42b)를 잇는다. 제 1 입력 와이어 W1은 제 1 프리매치 회로(42b)와 제 1 증폭 소자(16)를 잇는다. 제 1 출력 와이어 W3은 제 1 출력 리드 L3과 제 1 증폭 소자(16)를 잇는다. 제 2 접속 와이어 W6은 제 2 입력 리드 L2와 제 2 프리매치 회로(43b)를 잇는다. 제 2 입력 와이어 W2는 제 2 프리매치 회로(43b)와 제 2 증폭 소자(18)를 잇는다. 제 2 출력 와이어 W4는 제 2 출력 리드 L4와 제 2 증폭 소자(18)를 잇는다.
제 1 증폭 소자(16)와 제 2 증폭 소자(18)는 상이한 칩으로 구성되어 있다. 제 1 접속 와이어 W5를 제 1 입력 리드 L1의 제 2 입력 리드 L2측에 접속하고, 제 2 접속 와이어 W6을 제 2 입력 리드 L2의 제 1 입력 리드 L1측에 접속했다. 이에 의해 제 1 접속 와이어 W5와 제 2 접속 와이어 W6을 근접시키고, 제 1 접속 와이어 W5와 제 2 접속 와이어 W6을 전자기 결합부로 했다.
예를 들면, 제 1 프리매치 회로(42b)의 중심선은, 제 1 입력 리드 L1과 제 1 출력 리드 L3의 중심선보다도 내측이 되도록, 제 1 프리매치 회로(42b)를 배치한다. 또, 제 2 프리매치 회로(43b)의 중심선은, 제 2 입력 리드 L2와 제 2 출력 리드 L4의 중심선보다도 내측이 되도록, 제 2 프리매치 회로(43b)를 배치한다. 각 리드의 중심선이란, 각 리드의 하우징(62)의 외측으로 튀어나온 부분에 있어서의 중심선으로서 정의한다. 이렇게 함으로써, 제 1 접속 와이어 W5와 제 2 접속 와이어 W6을 근접시킬 수 있다.
본 실시형태에서는, 제 1 접속 와이어 W5와 제 2 접속 와이어 W6을 근접시켜서 이들을 전자기 결합부로서 기능하게 했다. 이에 의해 증폭기의 광대역화가 가능해진다. 실시형태 5에서는, 반도체 패키지(60)의 와이어로 전자기 결합부를 형성하므로, 입력 정합 회로에 있어서 전자기 결합부를 형성할 필요는 없다. 제 1 증폭 소자(16)와 제 2 증폭 소자(18)의 출력측에서도 전자기 결합부를 마련하기 위해서, 여기까지의 실시형태에서 설명한 어느 하나의 전자기 결합부를 마련할 수 있다.
도 11은, 변형예에 따른 반도체 패키지의 평면도이다. 제 1 프리매치 회로와 제 2 프리매치 회로는 1개의 칩(49)에 형성되어 있다. 즉 도 10의 제 1 프리매치 회로(42b)와 제 2 프리매치 회로(43b)를 일체화했다. 이 구성은, 제 1 접속 와이어 W5와 제 2 접속 와이어 W6을 더 근접시키는 데 적합하다.
실시형태 6.
도 12는, 실시형태 6에 따른 증폭기의 구성도이다. 이 증폭기는, 실시형태 5에서 설명한 프리매치 회로로 이어지는 와이어를 전자기 결합부로 한다는 특징을, 증폭 소자의 출력측에 적용한 것이다. 제 1 출력 정합 회로(44)는, 제 1 외부 정합 회로(44a)와 제 1 프리매치 회로(44b)를 구비하고 있다. 제 2 출력 정합 회로(45)는, 제 2 외부 정합 회로(45a)와 제 2 프리매치 회로(45b)를 구비하고 있다. 제 1 프리매치 회로(44b)와 제 2 프리매치 회로(45b)는 반도체 패키지(60)의 일부로서 마련되어 있다.
도 13은, 도 12의 반도체 패키지(60)의 평면도이다. 반도체 패키지(60)는, 제 1 프리매치 회로(44b)과, 제 2 프리매치 회로(45b), 제 1 접속 와이어 W5, 제 1 입력 와이어 W1, 제 1 출력 와이어 W3, 제 2 접속 와이어 W6, 제 2 입력 와이어 W2, 및 제 2 출력 와이어 W4를 구비하고 있다. 제 1 프리매치 회로(44b)와 제 2 프리매치 회로(45b)는 상이한 칩으로 구성되어 있다.
도 13에 나타나 있는 바와 같이, 제 1 입력 와이어 W1은 제 1 입력 리드 L1과 제 1 증폭 소자(16)를 잇는다. 제 2 입력 와이어 W2는 제 2 입력 리드 L2와 제 2 증폭 소자(18)를 잇는다. 제 1 출력 와이어 W3은 제 1 증폭 소자(16)와 제 1 프리매치 회로(44b)를 잇는다. 제 1 접속 와이어 W5는 제 1 프리매치 회로(44b)와 제 1 출력 리드 L3을 잇는다. 제 2 출력 와이어 W4는 제 2 증폭 소자(18)와 제 2 프리매치 회로(45b)를 잇는다. 제 2 접속 와이어 W6은 제 2 프리매치 회로(45b)와 제 2 출력 리드 L4를 잇는다.
제 1 접속 와이어 W5를 제 1 출력 리드 L3의 제 2 출력 리드 L4측에 접속하고, 제 2 접속 와이어 W6을 제 2 출력 리드 L4의 제 1 출력 리드 L3측에 접속함으로써, 제 1 접속 와이어 W5와 제 2 접속 와이어 W6을 전자기 결합부로 할 수 있다. 전술의 중심선의 논의를 이 구성에 적용해도 된다. 한편, 제 1 프리매치 회로(44b)와 제 2 프리매치 회로(45b)는 각각의 칩으로 해도 되고, 도 11의 칩(49)과 같이 1개의 칩으로 형성해도 된다.
전술한 각 실시형태에 따른 증폭기는, 무선 통신용의 송신기에 있어서 광대역인 무선 신호를 증폭하거나, 또는 복수의 주파수 밴드에 걸친 신호를 증폭하는 고주파 증폭기로서 이용할 수 있다.
10: 입력 단자, 12: 입력 분배부, 14, 20: 전자기 결합부, 16: 제 1 증폭 소자, 18: 제 2 증폭 소자

Claims (19)

  1. 입력 신호를 분기하는 제 1 경로와 제 2 경로를 갖고, 상기 제 1 경로의 통과 위상과 상기 제 2 경로의 통과 위상이 상이한 입력 분배부와,
    상기 제 1 경로에 입력한 신호를 증폭하는 제 1 증폭 소자와,
    상기 제 2 경로에 입력한 신호를 증폭하는 제 2 증폭 소자와,
    상기 제 1 증폭 소자의 출력을 전송하는 제 3 경로와, 상기 제 2 증폭 소자의 출력을 전송하는 제 4 경로로, 상기 제 1 증폭 소자와 상기 제 2 증폭 소자의 출력을 합성하고, 상기 제 3 경로와 상기 제 4 경로의 통과 위상이 상이한 출력 합성부와,
    상기 입력 분배부를 지나 상기 제 1 증폭 소자와 상기 제 2 증폭 소자에 입력되는 2개의 신호, 또는 상기 제 1 증폭 소자와 상기 제 2 증폭 소자로부터 출력되고 상기 출력 합성부에 입력되는 2개의 신호를 전자기 결합시키는 전자기 결합부를 구비한 것을 특징으로 하는 증폭기.
  2. 제 1 항에 있어서,
    상기 전자기 결합부는, 상기 입력 분배부와, 상기 제 1 증폭 소자 및 상기 제 2 증폭 소자의 사이에 마련된 결합 회로인 것을 특징으로 하는 증폭기.
  3. 제 1 항에 있어서,
    상기 전자기 결합부는, 상기 제 1 증폭 소자 및 상기 제 2 증폭 소자와, 상기 출력 합성부의 사이에 마련된 결합 회로인 것을 특징으로 하는 증폭기.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 입력 분배부는 90도 하이브리드 회로를 갖고, 상기 출력 합성부는 90도 하이브리드 회로를 갖는 것을 특징으로 하는 증폭기.
  5. 제 1 항에 있어서,
    상기 입력 분배부는 상기 제 2 경로에 위상 선로를 갖고,
    상기 출력 합성부는 상기 제 3 경로에 위상 선로를 갖고,
    상기 전자기 결합부는, 상기 입력 분배부와, 상기 제 1 증폭 소자 및 상기 제 2 증폭 소자의 사이에 마련된 결합 회로인 것을 특징으로 하는 증폭기.
  6. 제 1 항에 있어서,
    상기 입력 분배부는 상기 제 2 경로에 위상 선로를 갖고,
    상기 출력 합성부는 상기 제 3 경로에 위상 선로를 갖고,
    상기 전자기 결합부는, 상기 제 1 증폭 소자 및 상기 제 2 증폭 소자와, 상기 출력 합성부의 사이에 마련된 결합 회로인 것을 특징으로 하는 증폭기.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 위상 선로는 90도 이상기(移相器: phase shifter)를 구비한 것을 특징으로 하는 증폭기.
  8. 제 1 항에 있어서,
    상기 제 1 경로와 상기 제 1 증폭 소자의 사이에 마련된 제 1 입력 정합 회로와,
    상기 제 2 경로와 상기 제 2 증폭 소자의 사이에 마련된 제 2 입력 정합 회로와,
    상기 제 1 증폭 소자와 상기 제 3 경로의 사이에 마련된 제 1 출력 정합 회로와,
    상기 제 2 증폭 소자와 상기 제 4 경로의 사이에 마련된 제 2 출력 정합 회로를 구비하고,
    상기 전자기 결합부는, 상기 제 1 입력 정합 회로와 상기 제 2 입력 정합 회로에 마련한 것을 특징으로 하는 증폭기.
  9. 제 8 항에 있어서,
    상기 제 1 입력 정합 회로의 일부와 상기 제 2 입력 정합 회로의 일부가, GND 패턴을 사이에 두지 않고 대향함으로써, -20dB 이상 -3dB 이하의 결합량이 되는 부분을 상기 전자기 결합부로 한 것을 특징으로 하는 증폭기.
  10. 제 1 항에 있어서,
    상기 제 1 경로와 상기 제 1 증폭 소자의 사이에 마련된 제 1 입력 정합 회로와,
    상기 제 2 경로와 상기 제 2 증폭 소자의 사이에 마련된 제 2 입력 정합 회로와,
    상기 제 1 증폭 소자와 상기 제 3 경로의 사이에 마련된 제 1 출력 정합 회로와,
    상기 제 2 증폭 소자와 상기 제 4 경로의 사이에 마련된 제 2 출력 정합 회로를 구비하고,
    상기 전자기 결합부는, 상기 제 1 출력 정합 회로와 상기 제 2 출력 정합 회로에 마련한 것을 특징으로 하는 증폭기.
  11. 제 10 항에 있어서,
    상기 제 1 출력 정합 회로의 일부와 상기 제 2 출력 정합 회로의 일부가, GND 패턴을 사이에 두지 않고 대향함으로써, -20dB 이상 -3dB 이하의 결합량이 되는 부분을 상기 전자기 결합부로 한 것을 특징으로 하는 증폭기.
  12. 제 8 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 입력 분배부는 상기 제 2 경로에 위상 선로를 갖고, 상기 출력 합성부는 상기 제 3 경로에 위상 선로를 갖는 것을 특징으로 하는 증폭기.
  13. 제 1 항에 있어서,
    제 1 입력 리드와, 상기 제 1 입력 리드와 상기 제 1 증폭 소자를 잇는 제 1 입력 와이어와, 제 2 입력 리드와, 상기 제 2 입력 리드와 제 2 증폭 소자를 잇는 제 2 입력 와이어와, 제 1 출력 리드와, 상기 제 1 출력 리드와 상기 제 1 증폭 소자를 잇는 제 1 출력 와이어와, 제 2 출력 리드와, 상기 제 2 출력 리드와 상기 제 2 증폭 소자를 잇는 제 2 출력 와이어를 갖는 반도체 패키지를 구비하고,
    상기 제 1 증폭 소자와 상기 제 2 증폭 소자는 상이한 칩으로 구성되고,
    상기 제 1 입력 와이어를 상기 제 1 입력 리드의 상기 제 2 입력 리드측에 접속하고, 상기 제 2 입력 와이어를 상기 제 2 입력 리드의 상기 제 1 입력 리드측에 접속함으로써, 상기 제 1 입력 와이어와 상기 제 2 입력 와이어를 상기 전자기 결합부로 한 것을 특징으로 하는 증폭기.
  14. 제 13 항에 있어서,
    상기 제 1 입력 와이어와 상기 제 2 입력 와이어의 거리는, 2mm 이하, 또는 신호 대역의 중심 주파수의 1/100 파장 이하인 것을 특징으로 하는 증폭기.
  15. 제 1 항에 있어서,
    제 1 입력 리드와, 상기 제 1 입력 리드와 상기 제 1 증폭 소자를 잇는 제 1 입력 와이어와, 제 2 입력 리드와, 상기 제 2 입력 리드와 상기 제 2 증폭 소자를 잇는 제 2 입력 와이어와, 제 1 출력 리드와, 상기 제 1 출력 리드와 상기 제 1 증폭 소자를 잇는 제 1 출력 와이어와, 제 2 출력 리드와, 상기 제 2 출력 리드와 상기 제 2 증폭 소자를 잇는 제 2 출력 와이어를 갖는 반도체 패키지를 구비하고,
    상기 제 1 증폭 소자와 상기 제 2 증폭 소자는 상이한 칩으로 구성되고,
    상기 제 1 출력 와이어를 상기 제 1 출력 리드의 상기 제 2 출력 리드측에 접속하고, 상기 제 2 출력 와이어를 상기 제 2 출력 리드의 상기 제 1 출력 리드측에 접속함으로써, 상기 제 1 출력 와이어와 상기 제 2 출력 와이어를 상기 전자기 결합부로 한 것을 특징으로 하는 증폭기.
  16. 제 15 항에 있어서,
    상기 제 1 출력 와이어와 상기 제 2 출력 와이어의 거리는, 2mm 이하, 또는 신호 대역의 중심 주파수의 1/100 파장 이하인 것을 특징으로 하는 증폭기.
  17. 제 1 항에 있어서,
    제 1 입력 리드와, 제 1 프리매치(pre-match) 회로와, 상기 제 1 입력 리드와 상기 제 1 프리매치 회로를 잇는 제 1 접속 와이어와, 상기 제 1 프리매치 회로와 상기 제 1 증폭 소자를 잇는 제 1 입력 와이어와, 제 2 입력 리드와, 제 2 프리매치 회로와, 상기 제 2 입력 리드와 상기 제 2 프리매치 회로를 잇는 제 2 접속 와이어와, 상기 제 2 프리매치 회로와 상기 제 2 증폭 소자를 잇는 제 2 입력 와이어와, 제 1 출력 리드와, 상기 제 1 출력 리드와 상기 제 1 증폭 소자를 잇는 제 1 출력 와이어와, 제 2 출력 리드와, 상기 제 2 출력 리드와 상기 제 2 증폭 소자를 잇는 제 2 출력 와이어를 갖는 반도체 패키지를 구비하고,
    상기 제 1 증폭 소자와 상기 제 2 증폭 소자는 상이한 칩으로 구성되고,
    상기 제 1 접속 와이어를 상기 제 1 입력 리드의 상기 제 2 입력 리드측에 접속하고, 상기 제 2 접속 와이어를 상기 제 2 입력 리드의 상기 제 1 입력 리드측에 접속함으로써, 상기 제 1 접속 와이어와 상기 제 2 접속 와이어를 상기 전자기 결합부로 한 것을 특징으로 하는 증폭기.
  18. 제 1 항에 있어서,
    제 1 입력 리드와, 상기 제 1 입력 리드와 상기 제 1 증폭 소자를 잇는 제 1 입력 와이어와, 제 2 입력 리드와, 상기 제 2 입력 리드와 상기 제 2 증폭 소자를 잇는 제 2 입력 와이어와, 제 1 프리매치 회로와, 제 1 출력 리드와, 상기 제 1 증폭 소자와 상기 제 1 프리매치 회로를 잇는 제 1 출력 와이어와, 상기 제 1 프리매치 회로와 상기 제 1 출력 리드를 잇는 제 1 접속 와이어와, 제 2 프리매치 회로와, 제 2 출력 리드와, 상기 제 2 증폭 소자와 상기 제 2 프리매치 회로를 잇는 제 2 출력 와이어와, 상기 제 2 프리매치 회로와 상기 제 2 출력 리드를 잇는 제 2 접속 와이어를 갖는 반도체 패키지를 구비하고,
    상기 제 1 증폭 소자와 상기 제 2 증폭 소자는 상이한 칩으로 구성되고,
    상기 제 1 접속 와이어를 상기 제 1 출력 리드의 상기 제 2 출력 리드측에 접속하고, 상기 제 2 접속 와이어를 상기 제 2 출력 리드의 상기 제 1 출력 리드측에 접속함으로써, 상기 제 1 접속 와이어와 상기 제 2 접속 와이어를 상기 전자기 결합부로 한 것을 특징으로 하는 증폭기.
  19. 제 17 항 또는 제 18 항에 있어서,
    상기 제 1 프리매치 회로와 상기 제 2 프리매치 회로는, 1개의 칩으로 형성된 것을 특징으로 하는 증폭기.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230014369A (ko) * 2021-07-21 2023-01-30 국방과학연구소 무선 통신 시스템에서 전력과 정보를 수신하기 위한 장치 및 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11112252A (ja) 1997-10-07 1999-04-23 Nippon Telegr & Teleph Corp <Ntt> 増幅器
US6265937B1 (en) * 1994-09-26 2001-07-24 Endgate Corporation Push-pull amplifier with dual coplanar transmission line
JP2005086447A (ja) * 2003-09-08 2005-03-31 Shimada Phys & Chem Ind Co Ltd 電力合成形増幅器

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02305203A (ja) * 1989-05-19 1990-12-18 Nagano Japan Radio Co マイクロ波増幅回路
JP3483132B2 (ja) * 1999-04-23 2004-01-06 シャープ株式会社 高周波半導体装置
US6342812B1 (en) * 2000-06-27 2002-01-29 International Business Machines Corporation Power amplification system for low power radio frequency signals
JP3823043B2 (ja) * 2000-10-23 2006-09-20 松下電器産業株式会社 電力増幅器
US20030030895A1 (en) 2001-06-27 2003-02-13 Vincent So Optical amplifiers and optical amplifying method for improved noise figure
US6922102B2 (en) * 2003-03-28 2005-07-26 Andrew Corporation High efficiency amplifier
JP4541113B2 (ja) * 2004-11-19 2010-09-08 パナソニック株式会社 ドハティアンプ
EP1912328B1 (en) * 2005-08-01 2011-09-21 Mitsubishi Electric Corporation Highly efficient amplifier
US7362170B2 (en) * 2005-12-01 2008-04-22 Andrew Corporation High gain, high efficiency power amplifier
DE102005058039B4 (de) * 2005-12-05 2007-08-16 Siemens Ag Schaltungsanordnung und Verfahren zur Verstärkung eines elektrischen Eingangssignals
JP4843455B2 (ja) * 2006-10-30 2011-12-21 株式会社エヌ・ティ・ティ・ドコモ 整合回路、マルチバンド増幅器
JP5083201B2 (ja) * 2008-12-25 2012-11-28 三菱電機株式会社 高周波半導体増幅器
US20120032738A1 (en) * 2009-04-28 2012-02-09 Panasonic Corporation Power amplifier
CN102577104B (zh) * 2009-10-23 2015-01-14 日本碍子株式会社 多赫蒂放大器用合成器
US8314654B2 (en) * 2010-05-17 2012-11-20 Alcatel Lucent Multi-band high-efficiency Doherty amplifier
US20140132343A1 (en) * 2011-06-20 2014-05-15 Telefonaktiebolaget L M Ericsson (Publ) Power amplifier based on doherty power amplifier
CN102509838B (zh) * 2011-11-10 2014-10-08 华南理工大学 宽带工作波导行波功率合成放大器
JP5754362B2 (ja) * 2011-12-07 2015-07-29 富士通株式会社 増幅器
US8970297B2 (en) 2012-03-19 2015-03-03 Qualcomm Incorporated Reconfigurable input power distribution doherty amplifier with improved efficiency
CN103199798B (zh) * 2013-03-20 2015-12-02 华为技术有限公司 一种多赫蒂功率放大电路及功率放大器
EP2933918B1 (en) * 2014-04-15 2017-11-22 Ampleon Netherlands B.V. Ultra wideband doherty amplifier
CN105375883B (zh) * 2014-08-13 2020-10-30 天工方案公司 具有可调阻抗终端电路的多尔蒂功率放大器组合器
US9853603B2 (en) * 2014-11-14 2017-12-26 Microsoft Technology Licensing, Llc Power amplifier for amplifying radio frequency signal
GB201423350D0 (en) * 2014-12-30 2015-02-11 Selex Es Ltd A radio frequency power amplifier
JP6418050B2 (ja) * 2015-04-15 2018-11-07 三菱電機株式会社 増幅器
US9831835B2 (en) * 2016-02-26 2017-11-28 Nxp Usa, Inc. Multiple path amplifier with pre-cancellation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6265937B1 (en) * 1994-09-26 2001-07-24 Endgate Corporation Push-pull amplifier with dual coplanar transmission line
JPH11112252A (ja) 1997-10-07 1999-04-23 Nippon Telegr & Teleph Corp <Ntt> 増幅器
JP2005086447A (ja) * 2003-09-08 2005-03-31 Shimada Phys & Chem Ind Co Ltd 電力合成形増幅器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230014369A (ko) * 2021-07-21 2023-01-30 국방과학연구소 무선 통신 시스템에서 전력과 정보를 수신하기 위한 장치 및 방법

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