KR20200085188A - 이종 접합 태양 전지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 이종 접합 태양 전지 및 그 제조 방법에 관한 것이다.
본 발명의 일례에 따른 이종 접합 태양 전지의 제조 방법은 반도체 기판의 일면 위에 제1 도전형 도펀트를 함유한 비정질 실리콘층을 형성하는 단계; 반도체 기판의 타면 위에 제2 도전형 도펀트를 함유한 비정질 실리콘층을 형성하는 단계; 제1 도전형 영역 또는 제2 도전형 영역 중 적어도 하나에 수소 이온을 플라즈마 상태로 주입하는 수소 처리 단계; 및 수소 처리 단계에 의해 제1 도전형 영역 또는 제2 도전형 영역 중 적어도 어느 한 영역의 일부가 식각되는 식각 단계;를 포함한다.
본 발명의 일례에 따른 태양 전지는 반도체 기판; 반도체 기판의 일면 위에 위치하는 제1 패시베이션막; 제1 패시베이션막 위에 위치하는 제1 도전형 영역; 반도체 기판의 타면 위에 위치하는 제2 패시베이션막; 및 제2 패시베이션막 위에 위치하는 제2 도전형 영역; 제1 도전형 영역과 전기적으로 연결되는 제1 전극; 및 제2 도전형 영역과 전기적으로 연결되는 제2 전극;을 포함하고, 반도체 기판의 측면의 중심부에는 제1 패시베이션막, 제1 도전형 영역 및 제2 패시베이션막이 연장되어 위치하고, 제2 도전형 영역은 위치하지 않는다.

Description

이종 접합 태양 전지 및 그 제조 방법{Heterojunction Solar Cell And Manufacturing Method thereof}
본 발명은 이종 접합 태양 전지 및 그 제조 방법에 관한 것으로서, 좀더 상세하게는, 비정질 실리콘층을 구비하는 이종 접합 태양 전지 및 그 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되고 태양 전지의 효율을 최대화하는 다양한 처리가 수행된다.
특히, 결정질 반도체 기판에 비정질 실리콘층을 형성하는 경우, 효율의 극대화를 위해, 전처리 공정으로 비정질 실리콘층을 증착하기 이전에 결정질 반도체 기판에 대해 수소 이온을 플라즈마 처리하는 경우나 반도체 기판에 대해 수소 라디칼을 처리하는 경우는 있었다.
그러나, 이와 같은 경우에도 반도체 기판의 표면에 비정질 실리콘층을 형성한 이후, 비정질 실리콘층의 표면에 형성되는 원하지 않는 불순물막에 대한 문제는 잔존하였고, 이와 같이 원하지 않는 불순물막은 후에 전극을 형성하는 공정에서 도전형 영역에 대한 전극과 도전형 영역 사이의 컨텍 특성을 저하시키는 문제점이 있었다.
특히 전극을 스퍼터링 방법으로 형성할 경우, 전극의 균일한 성막을 방해하는 문제점이 있었다.
더불어, 반도체 기판의 표면에 비정질 실리콘층과 도전형을 갖는 실리콘층을 증착하여 형성되는 경우, 반도체 기판의 전면이나 후면 가장 자리 영역이나 측면에서 서로 다른 도전형을 갖는 실리콘층이 서로 맞닿아 단락(Shunt)되는 문제점이 있다.
본 발명은 태양 전지의 효율을 보다 향상시키고, 제조 공정을 보다 단순화시킬 수 있는 태양 전지 제조 방법을 제공하는데 그 목적이 있다.
특히, 본 발명은 반도체 기판의 표면에 비정질 실리콘층을 증착한 이후, 수소 플라즈마를 비정질 실리콘층의 표면에 대해 처리하여, 실리콘 산화막을 제거하여 태양 전지의 효율을 보다 향상시키고, 동시에 비정질 실리콘층의 일부분이 식각되도록 하여, 반도체 기판의 측면에 아이솔레이션 구조를 형성함으로써, 제조 공정을 보다 단순화시킬 수 있는 태양 전지 제조 방법을 제공하고자 한다.
본 발명의 일례에 따른 이종 접합 태양 전지의 제조 방법은 결정질 반도체 기판의 일면 위에 제1 도전형 도펀트를 함유한 비정질 실리콘층을 포함하는 제1 도전형 영역을 형성하는 제1 도전형 영역 형성 단계; 결정질 반도체 기판의 타면 위에 제1 도전형과 반대인 제2 도전형 도펀트를 함유한 비정질 실리콘층을 포함하는 제2 도전형 영역을 형성하는 제2 도전형 영역 형성 단계; 제1 도전형 영역 또는 제2 도전형 영역 중 적어도 하나에 수소 이온을 플라즈마 상태로 주입하는 수소 처리 단계; 및 수소 처리 단계에 의해 제1 도전형 영역 또는 제2 도전형 영역 중 적어도 어느 한 영역의 일부가 식각되는 식각 단계;를 포함한다.
여기서, 수소 처리 단계는 플라즈마 화학 기상 증착(Plasma-enhanced chemical vapor deposition, PECVD) 장비로 수행될 수 있다.
보다 구체적으로, 수소 처리 단계에서 수행되는 플라즈마 화학 기상 증착 장비의 RF 파워는 50W ~ 150W 사이이고, 수소 처리 단계에서 수행되는 플라즈마 화학 기상 증착 장비의 내부 온도는 150℃ ~ 200℃ 사이이고, 수소 처리 단계에서 플라즈마 화학 기상 증착 장비의 공정 시간은 5~120초 사이이고, 수소 처리 단계에서 플라즈마 화학 기상 증착 장비를 통해 공급되는 수소(H2) 가스의 유속은 50sccm ~ 3000sccm 사이이고, 수소 처리 단계에서 플라즈마 화학 기상 증착 장비의 내부 챔버 압력은 2000mtorr ~ 5000mtorr 사이일 수 있다.
아울러, 제1 도전형 영역 형성 단계 이전에, 결정질 반도체 기판의 일면에 제1 진성 비정질 실리콘층을 포함하는 제1 패시베이션막을 형성하는 제1 패시베이션막 형성 단계; 제2 도전형 영역 형성 단계 이전에, 결정질 반도체 기판의 타면에 제2 진성 비정질 실리콘층을 포함하는 제2 패시베이션막을 형성하는 제2 패시베이션막 형성 단계; 및 제1 도전형 영역 또는 제2 도전형 영역 중 적어도 어느 하나의 표면에 실리콘 산화막이 형성되는 산화막 형성 단계;를 더 포함하고, 수소 처리 단계에 의해, 실리콘 산화막이 식각될 수 있다.
여기서, 수소 처리 단계와 식각 단계는 동시에 발생될 수 있다.
또한, 제1 패시베이션막 형성 단계, 제1 도전형 영역 형성 단계, 제2 패시베이션막 형성 단계 및 제2 도전형 영역 형성 단계에 의해, 제1 패시베이션막, 제1 도전형 영역, 제2 패시베이션막 및 제2 도전형 영역이 결정질 반도체 기판의 측면에 순차적으로 형성될 수 있다.
아울러, 식각 단계에 의해 결정질 반도체 기판의 측면에 형성된 제1 도전형 영역 또는 제2 도전형 영역이 식각될 수 있다.
또한, 식각 단계 이후, 제1 도전형 영역 위에 제1 전극을 형성하고, 제2 도전형 영역 위에 제2 전극을 형성하는 전극 형성 단계;를 더 포함할 수 있다.
본 발명의 일례에 따른 태양 전지는 결정질 반도체 기판; 반도체 기판의 일면 위에 위치하고, 진성 비정질 실리콘층을 포함하는 제1 패시베이션막; 제1 패시베이션막 위에 위치하고, 제1 도전형 도펀트를 함유한 비정질 실리콘층을 포함하는 제1 도전형 영역; 반도체 기판의 타면 위에 위치하고, 진성 비정질 실리콘층을 포함하는 제2 패시베이션막; 및 제2 패시베이션막 위에 위치하고, 제1 도전형과 반대인 제2 도전형 도펀트를 함유한 비정질 실리콘층을 포함하는 제2 도전형 영역; 제1 도전형 영역과 전기적으로 연결되는 제1 전극; 및 제2 도전형 영역과 전기적으로 연결되는 제2 전극;을 포함하고, 반도체 기판의 측면의 중심부에는 제1 패시베이션막, 제1 도전형 영역 및 제2 패시베이션막이 연장되어 위치하고, 제2 도전형 영역은 위치하지 않거나, 제1 패시베이션막, 제2 도전형 영역 및 제2 패시베이션막이 연장되어 위치하고, 제1 도전형 영역은 위치하지 않는다.
일례로, 반도체 기판의 측면의 중심부에는 제1 패시베이션막, 제1 도전형 영역 및 제2 패시베이션막이 연장되어 위치하고, 제2 도전형 영역은 위치하지 않고, 제1 패시베이션막과 제1 도전형 영역은 반도체 기판의 타면의 에지 영역까지 연장되어 위치하고, 제2 도전형 영역은 반도체 기판의 타면으로부터 반도체 기판의 측면 중 반도체 기판의 타면에 인접한 부분에까지 연장될 수 있다.
이때, 제1 도전형 영역은 반도체 기판의 측면에 위치한 부분의 두께가 반도체 기판의 일면에 위치한 부분의 두께보다 작을 수 있다.
다른 일례로, 반도체 기판의 측면의 중심부에는 제1 패시베이션막, 제2 도전형 영역 및 제2 패시베이션막이 연장되어 위치하고, 제1 도전형 영역은 위치하지 않고, 제2 패시베이션막과 제2 도전형 영역은 반도체 기판의 일면의 에지 영역까지 연장되어 위치할 수 있다.
이때, 제2 도전형 영역은 반도체 기판의 측면에 위치한 부분의 두께가 반도체 기판의 일면에 위치한 부분의 두께보다 작을 수 있다.
본 발명은 반도체 기판의 표면에 제1 도전형 영역을 형성한 이후, 수소 처리 단계를 통해 실리콘 산화막을 제거하고, 제1 도전형 영역의 일부를 제거함으로써, 태양 전지의 효율을 보다 향상시키고, 반도체 기판의 측면에 아이솔레이션 구조를 형성할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지의 제조 방법이 적용될 수 있는 태양 전지의 일 예에 대한 단면도의 일부를 도시한 것이다.
도 2는 도 1에 도시된 태양 전지의 측면을 설명하기 위한 도이다.
도 3은 도 1 및 도 2에 도시된 태양 전지를 제조하는 방법의 일례에 대해 설명하기 위한 플로우 차트이다.
도 4는 도 3에서 제1 패시베이션막 형성 단계(S1), 제1 도전형 영역 형성 단계(S2), 제2 패시베이션막 형성 단계(S3) 및 제2 도전형 영역 형성 단계(S4)를 설명하기 위한 도이다.
도 5는 도 3에서 산화막 형성 단계(S5)를 설명하기 위한 도이다.
도 6은 도 3에서 수소 처리 단계(S6)를 설명하기 위한 도이다.
도 7은 도 3에서 식각 단계(S7)를 설명히기 위한 도이다.
도 8 및 도 9는 도 3에서 전극 형성 단계(S8)를 설명하기 위한 도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
더불어, 이하에서, 반도체 기판의 일면은 반도체 기판의 평면 중 어느 한쪽의 면을 의미하고, 타면은 반도체 기판의 일면과 반대쪽에 위치하는 면을 의미한다. 따라서, 반도체 기판의 일면이 반도체 기판의 전면(前面) 또는 후면을 의미할 수 있으며, 타면은 이와 반대되는 면을 의미할 수 있다.
또한, 반도체 기판의 측면은 반도체 기판의 일면과 타면 사이에 위치하는 가장 자리 측면을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지의 제조 방법을 상세하게 설명한다. 먼저 본 발명의 실시예에 따른 태양 전지의 제조 방법이 적용될 수 있는 태양 전지의 일 예를 설명하고, 이후, 태양 전지의 제조 방법을 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지의 제조 방법이 적용될 수 있는 태양 전지의 일 예에 대한 단면도의 일부를 도시한 것이다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(10)을 포함하는 반도체 기판(110)과, 반도체 기판(110) 위에 형성되는 패시베이션막(21, 31)과, 패시베이션막(21, 31) 위에 형성되는 도전형 영역(20, 30)과, 도전형 영역(20, 30)에 연결되는 전극(40, 50)을 포함한다.
여기서, 패시베이션막(21, 31)은 반도체 기판(110)의 일면 위에 형성되는 제1 패시베이션막(21) 및 반도체 기판(110)의 타면 위에 형성되는 제2 패시베이션막(31)을 포함할 수 있다. 도전형 영역(20, 30)은 반도체 기판(110)의 일면 쪽에서 제1 패시베이션막(21) 위에 형성되는 제1 도전형 영역(20) 및 반도체 기판(110)의 타면 쪽에서 제2 패시베이션막(31) 위에 형성되는 제2 도전형 영역(30)을 포함할 수 있다. 그리고 전극(40, 50)은 제1 도전형 영역(20)에 연결되는 제1 전극(40) 및 제2 도전형 영역(30)에 연결되는 제2 전극(50)을 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)로 구성되면, 태양 전지(100)가 단결정 반도체 태양 전지(예를 들어, 단결정 실리콘 태양 전지)를 구성하게 된다. 이와 같이 결정성이 높아 결함이 적은 결정질 반도체로 구성되는 반도체 기판(110)을 기반으로 하는 태양 전지(100)는 우수한 전기적 특성을 가질 수 있다.
본 실시예에서는 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않고 반도체 기판(110)이 베이스 영역(10)만으로 구성될 수 있다. 이와 같이 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않으면, 도핑 영역을 형성할 때 발생할 수 있는 반도체 기판(110)의 손상, 결함 증가 등이 방지되어 반도체 기판(110)이 우수한 패시베이션 특성을 가질 수 있다. 이에 의하여 반도체 기판(110)의 표면에서 발생하는 표면 재결합을 최소화할 수 있다.
본 실시예에서 반도체 기판(110) 또는 베이스 영역(10)은 제1 또는 제2 도전형 도펀트가 낮은 도핑 농도로 도핑되어 제1 또는 제2 도전형을 가질 수 있다. 이때, 반도체 기판(110) 또는 베이스 영역(10)은 이와 동일한 도전형을 가지는 제1 및 제2 도전형 영역(20, 30) 중 하나보다 낮은 도핑 농도, 높은 저항 또는 낮은 캐리어 농도를 가질 수 있다.
반도체 기판(110)의 일면 및/또는 타면은 텍스쳐링(texturing)되어 요철을 가질 수 있다. 요철은, 일 예로, 반도체 기판(110)의 (111)면으로 구성되며 불규칙한 크기를 가지는 피라미드 형상을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 일면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(110)의 일면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(10)과 제1 도전형 영역(20)에 의하여 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)의 일면 및 타면에 텍스쳐링에 의한 요철이 형성되지 않는 것도 가능하다.
반도체 기판(110)의 일면 위에는 제1 패시베이션막(21)이 형성되고, 반도체 기판(110)의 타면 위에는 제2 패시베이션막(31)이 형성된다.
제1, 2 패시베이션막(21, 31)은 각각 진성 비정질 실리콘(i-a-Si) 물질을 포함하여 형성되어, 제1, 2 패시베이션막 각각의 위에 위치하는 각 도전형 영역으로 개리어가 쉽게 전달할 수 있을 특성을 가질 수 있다.
일례로, 제1, 2 도전형 영역이 도전형의 도펀트가 도핑된 비정질 실리콘 물질을 포함하여 형성되면, 반도체 기판(10)의 표면 패시베이션 특성이 낮을수록 캐리어가 이동하기 어려우며 결정 구조에 의하여 상대적으로 낮은 캐리어 이동도를 가질 수 있다.
이에 따라, 본 발명의 일례는 제1, 2 패시베이션막(21, 31)을 진성 비정질 실리콘(i-a-Si)층으로 구성하여 반도체 기판(10)의 표면 패시베이션 특성을 향상하고, 반도체 물질로 인하여 캐리어를 제1, 2 도전형 영역 각각으로 안정적으로 전달할 수 있다.
이와 같은 제1, 2 패시베이션막 각각의 두께는 0.5nm ~ 15nm 사이를 가질 수 있다. 그러나, 본 발명이 이에 반드시 한정되는 것은 아니며, 패시베이션막(21, 31)의 두께가 달라질 수 있다.
제1 패시베이션막(21) 위에는 제1 도전형을 가지는 제1 도전형 영역(20)이 형성될 수 있다. 그리고 제2 패시베이션막(31) 위에는 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역(30)이 위치할 수 있다.
제1 도전형 영역(20)은 제1 도전형 도펀트를 포함하여 제1 도전형을 가지는 영역일 수 있다. 그리고 제2 도전형 영역(30)은 제2 도전형 도펀트를 포함하여 제2 도전형을 가지는 영역일 수 있다.
일 예로, 제1 도전형 영역(20)이 제 패시베이션막(21)에 접촉하고 제2 도전형 영역(30)이 제2 패시베이션막(31)에 접촉할 수 있다. 그러면, 태양 전지(100)의 구조가 단순화되고 제1 및 제2 패시베이션막(21, 31)의 기능이 극대화될 수 있다.
제1 및 제2 도전형 영역(20, 30)은 각기 반도체 기판(110)과 동일한 반도체 물질(좀더 구체적으로, 단일 반도체 물질, 일례로, 실리콘)을 포함할 수 있다. 일 예로, 제1 및 제2 도전형 영역(20, 30)은 도전형의 도펀트가 도핑된 비정질 실리콘(a-Si)층으로 이루어질 수 있다. 그러면, 제1 및 제2 도전형 영역(20, 30)이 반도체 기판(110)과 유사한 특성을 가져 서로 다른 반도체 물질을 포함할 경우에 발생할 수 있는 특성 차이를 최소화할 수 있다. 다만, 제1 및 제2 도전형 영역(20, 30)이 반도체 기판(110) 위에서 반도체 기판(110)과 별개로 형성되므로, 반도체 기판(110) 위에서 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가질 수 있다.
예를 들어, 제1 및 제2 도전형 영역(20, 30) 각각은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체 등에 제1 또는 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 그러면 제1 및 제2 도전형 영역(20, 30)이 간단한 공정에 의하여 쉽게 형성될 수 있다. 이때, 제1 및 제2 패시베이션막(21, 31)이 진성 비정질 반도체(일 예로, 진성 비정질 실리콘)으로 구성되면, 우수한 접착 특성, 우수한 전기 전도도 등을 가질 수 있다.
베이스 영역(10)이 제2 도전형을 가지게 되면, 제1 도전형을 가지는 제1 도전형 영역(20)이 베이스 영역(10)과 다른 도전형을 가져 베이스 영역(10)과 pn 접합을 형성하는 에미터 영역을 구성한다. 그리고 제2 도전형을 가지는 제2 도전형 영역(30)이 반도체 기판(110)과 동일한 도전형을 가지면서 반도체 기판(110)보다 높은 도핑 농도를 가지는 후면 전계(back surface field, BSF)를 형성하는 후면 전계 영역을 구성한다. 그러면 반도체 기판(110)의 일면 쪽에 에미터 영역을 구성하는 제1 도전형 영역(20)이 위치하여 pn 접합에 접합하는 광의 경로를 최소화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 베이스 영역(10)이 제1 도전형을 가지게 되면, 제1 도전형 영역(20)이 전면 전계 영역을 구성하고 제2 도전형 영역(30)이 에미터 영역을 구성한다.
제1 또는 제2 도전형 도펀트로 사용되는 p형 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 들 수 있고, n형 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 들 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 도펀트가 제1 또는 제2 도전형 도펀트로 사용될 수 있다.
이하에서는 제1 도전형 도펀트가 n형 도펀트, 제2 도전형 도펀트가 p형 도펀트인 경우를 일례로 설명하고, 이에 따라, 제1 도전형 영역은 n형 도펀트가 도핑된 영역, 제2 도전형 영역은 p형 도펀트가 도핑된 영역인 경우를 일례로 설명한다. 그러나, 반드시 이에 한정되는 것은 아니고, 제1 도전형 도펀트가 p형, 제2 도전형 도펀트가 n형인 경우에도 가능하다.
이와 같이 광전 변환부를 구성하는 제1 및 제2 패시베이션막(21, 31) 및 제1 및 제2 도전형 영역(20, 30) 중 적어도 하나가 비정질 반도체층을 포함하면(일 예로, 비정질 실리콘을 포함하면), 간단하게 제조가 가능하며 반도체 기판(110)이 도핑 영역을 구비하지 않고 베이스 영역(10)만으로 구성되어 우수한 특성을 가지며 가격이 비싼 반도체 기판(110)이 두께를 줄여 비용을 절감할 수 있다.
제1 및 제2 도전형 영역(20, 30) 위에는 각기 이에 연결되는 제1 및 제2 전극(40, 50)이 위치한다. 제1 및 제2 전극(40, 50)은, 제1 도전형 영역(20) 위에서 제1 도전형 영역(20)에 연결되는 제1 전극(40)과, 제2 도전형 영역(30) 위에서 제2 도전형 영역(30)에 연결되는 제2 전극(50)을 포함할 수 있다.
제1 전극(40)은 제1 도전형 영역(20) 위에 차례로 적층되는 제1 전극층(41) 및 제1 컨텍 전극(42)을 포함할 수 있다.
여기서, 제1 전극층(41)은 제1 도전형 영역(20) 위에서 전체적으로 형성(일 예로, 접촉)될 수 있다. 전체적으로 형성된다고 함은, 빈 공간 또는 빈 영역 없이 제1 도전형 영역(20)의 전체를 덮는 것뿐만 아니라, 불가피하게 일부 부분이 형성되지 않는 경우를 포함할 수 있다. 이와 같이 제1 전극층(41)이 제1 도전형 영역(20) 위에 전체적으로 형성되면, 캐리어가 제1 전극층(41)을 통하여 쉽게 제1 컨텍 전극(42)까지 도달할 수 있어, 수평 방향에서의 저항을 줄일 수 있다. 비정질 반도체층으로 구성되는 제1 도전형 영역(20)의 결정성이 상대적으로 낮아 캐리어의 이동도(mobility)가 낮을 수 있으므로, 제1 전극층(41)을 구비하여 캐리어가 수평 방향으로 이동할 때의 저항을 저하시키는 것이다.
이와 같이 제1 전극층(41)이 제1 도전형 영역(20) 위에서 전체적으로 형성되므로 광을 투과할 수 있는 물질(투과성 물질)로 구성될 수 있다. 즉, 제1 전극층(41)은 투명 전도성 물질로 이루어져서 광의 투과를 가능하게 하면서 캐리어를 쉽게 이동할 수 있도록 한다. 이에 따라 제1 전극층(41)을 제1 도전형 영역(20) 위에 전체적으로 형성하여도 광의 투과를 차단하지 않는다. 일 예로, 제1 전극층(41)은 인듐 틴 산화물(indium tin oxide, ITO), 탄소 나노 튜브(carbon nano tube, CNT) 등을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극층(41) 그 외의 다양한 물질을 포함할 수 있다.
제1 전극층(41) 위에 제1 컨텍 전극(42)이 형성될 수 있다. 일 예로, 제1 컨텍 전극(42)은 제1 전극층(41)에 접촉 형성되어 제1 전극(40)의 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극층(41)과 제1 컨텍 전극(42) 사이에 별도의 층이 존재하는 등의 다양한 변형이 가능하다.
제1 전극층(41) 위에 위치하는 제1 컨텍 전극(42)은 제1 전극층(41)보다 우수한 전기 전도도를 가지는 물질로 구성될 수 있다. 이에 의하여 제1 컨텍 전극(42)에 의한 캐리어 수집 효율, 저항 저감 등의 특성을 좀더 향상할 수 있다. 일 예로, 제1 컨텍 전극(42)은 우수한 전기 전도도를 가지는 불투명한 또는 제1 전극층(41)보다 투명도가 낮은 금속으로 구성될 수 있다.
이와 같이 제1 컨텍 전극(42)은 불투명하거나 투명도가 낮아 광의 입사를 방해할 수 있으므로 쉐이딩 손실(shading loss)를 최소화할 수 있도록 일정한 패턴을 가질 수 있다. 이에 의하여 제1 컨텍 전극(42)이 형성되지 않은 부분으로 광이 입사할 수 있도록 한다. 제1 컨텍 전극(42)의 평면 형상은 도 2를 참조하여 추후에 좀더 상세하게 설명한다.
제2 전극(50)은 제2 도전형 영역(30) 위에 차례로 적층되는 제1 전극층(51) 및 제2 컨텍 전극(52)을 포함할 수 있다. 제2 전극(50)이 제2 도전형 영역(30) 위에 위치한다는 점을 제외하고는 제2 전극(50)의 제1 및 제2 전극층(51, 52)의 역할, 물질, 형상 등이 제1 전극(40)의 제1 및 제2 전극층(41, 42)의 역할, 물질, 형상 등과 동일하므로 이에 대한 설명이 그대로 적용될 수 있다.
그리고 제1 및 제2 전극(40, 50)의 제1, 2 전극층(41, 51) 위에는 반사 방지막, 반사막 등의 다양한 층이 위치할 수 있다.
이때, 본 실시예에서 제1 및 제2 전극(40, 50)에서 제1, 2 컨텍 전극(42, 52)은 저온 소성(일 예로, 300℃ 이하의 공정 온도의 소성)에 의하여 소성될 수 있는 물질로 구성될 수 있다. 일 예로, 제1, 2 컨텍 전극(42, 52)은 일정한 금속 화합물(일 예로, 산소를 포함하는 산화물, 탄소를 포함하는 탄화물, 황을 포함하는 황화물) 등으로 구성되는 유리 프릿(glass frit)을 구비하지 않고, 전도성 물질과 수지(바인더, 경화제, 첨가제)만을 포함할 수 있다. 유리 프릿을 구비하지 않아 저온에서도 쉽게 소성될 수 있도록 하기 위함이다. 전도성 물질로는 은(Ag), 알루미늄(Al), 구리(Cu) 등을 포함할 수 있으며, 수지로는 셀룰오스계 또는 페놀릭계 등의 바인더, 아민계 등의 경화제 등을 포함할 수 있다.
이와 같이 본 실시예에서는 제1, 2 컨텍 전극(42, 52)이 제1, 2 전극층(41, 51) 각각에 접촉하여 형성되어야 하므로, 절연막 등을 관통하는 파이어 스루(fire-through)가 요구되지 않는다. 이에 따라 유리 프릿을 제거한 저온 소성 페이스트를 사용하는데, 이와 같이 제1, 2 컨텍 전극(42, 52)은 유리 프릿을 구비하지 않고 수지만을 구비하므로 전도성 물질이 소결(sintering)되어 서로 연결되지 않고 서로 접촉하여 응집(aggregation)되어서 전도성을 가질 수 있다. 이에 따라 전도성이 낮을 수 있다.
도 2는 도 1에 도시된 태양 전지의 측면을 설명하기 위한 도이다.
본 발명의 실시예에 따른 태양 전지는 도 2에 도시된 바와 같이, 반도체 기판(110)의 일면이나 타면이 아닌 반도체 기판(110)의 측면에서 제1 도전형 영역(20)과 제2 도전형 영역(30)을 전기적으로 분리시키는 에지 아이솔레이션(Edge isolation) 구조가 형성될 수 있다.
즉, 본 발명에 따른 태양 전지는 반도체 기판(110)의 측면에서 제1 도전형 영역(20)과 제2 도전형 영역(30)이 서로 전기적으로 분리되도록 하기 위해, 반도체 기판(110)의 측면에 제1 도전형 영역(20)과 제2 도전형 영역(30) 중 어느 하나가 위치할 수 있고, 나머지 하나는 반도체 기판(110)의 측면에 전혀 위치하지 않거나 위치하더라도 측면의 중심부에는 위치하지 않도록 할 수 있다.
일례로, 반도체 기판(110)의 측면의 중심부에는 제1 패시베이션막(21), 제1 도전형 영역(20) 및 제2 패시베이션막(31)이 연장되어 위치하고, 제2 도전형 영역(30)은 위치하지 않을 수 있다.
보다 구체적으로, 제1 도전형 영역(20)은 반도체 기판(110)의 일면과 측면에 전체적으로 형성되고, 타면의 가장 자리 영역에 위치하도록 할 수 있으며, 제2 도전형 영역(30)은 반도체 기판(110)의 타면에 전체적으로 형성되고, 반도체 기판의 측면 중 중심부를 제외한 반도체 기판(110)의 타면과 인접한 부분에 위치할 수 있다.
더욱 구체적으로, 제1, 2 패시베이션막(21, 31)이 진성 비정질 실리콘층, 제1 도전형 영역(20)이 n 타입 비정질 실리콘층, 제2 도전형 영역(30)이 p 타입 비정질 실리콘층으로 형성된 경우, 도 2에 도시된 바와 같이, 제1 패시베이션막(21)은 반도체 기판(110)의 일면과 측면에 전체적으로 위치하되, 타면의 가장 자리 영역까지 연장되어 위치할 수 있다.
제1 도전형 영역(20)은 제1 패시베이션막(21) 위에 위치하되, 반도체 기판(110)의 일면과 측면에 전체적으로 위치하고, 타면의 가장 자리 영역까지 연장되어 위치하되, 반도체 기판(110)의 타면에서 제1 패시베이션막(21)보다 더 큰 폭으로 연장되어 위치할 수 있다.
아울러, 제2 패시베이션막(31)은 반도체 기판(110)의 타면과 측면에 전체적으로 위치하되, 일면의 가장 자리 영역까지 연장되어 위치할 수 있다.
제2 도전형 영역(30)은 제2 패시베이션막(31) 위에 위치하되, 반도체 기판(110)의 타면에 전체적으로 위치하고, 반도체 기판(110)의 측면에는 전혀 위치하지 않거나, 측면에 위치하더라도 측면 중에서 중심부를 제외한 반도체 기판의 타면에 인접한 측면에 위치할 수 있다.
여기서, 제1, 2 패시베이션막(21, 31) 및 제1, 2 도전형 영역(20, 30) 각각은 반도체 기판의 측면에 위치한 부분에서의 두께가 반도체 기판의 일면 또는 타면에 위치한 부분에서의 두께보다 작을 수 있다.
이에 따라, 반도체 기판(110)의 측면에서 중심부에는 제1 패시베이션막(21), 제1 도전형 영역(20) 및 제2 패시베이션막(31)이 위치하고, 제2 도전형 영역(30)은 위치하지 않을 수 있다.
또는, 다른 일례로, 도 2와 다르게, 반도체 기판(110)의 측면의 중심부에는 제1 패시베이션막(21), 제2 도전형 영역(30) 및 제2 패시베이션막(31)이 연장되어 위치하고, 제1 도전형 영역(20)은 위치하지 않을 수 있다.
보다 구체적으로, 제2 도전형 영역(30)은 반도체 기판(110)의 타면과 측면에 전체적으로 형성되고, 일면의 가장 자리 영역에 위치하도록 할 수 있으며, 제1 도전형 영역(20)은 반도체 기판(110)의 타면에 전체적으로 형성되고, 반도체 기판의 측면 중 중심부를 제외한 반도체 기판(110)의 일면과 인접한 부분에 위치할 수 있다.
그러나 본 발명이 반드시 이에 한정되는 것은 아니고, 기본적으로 본 발명에 따른 태양 전지는 반도체 기판(110)의 측면에서 제1 도전형 영역(20)과 제2 도전형 영역(30)이 서로 전기적으로 분리되되, 도 2와는 다르게, (1) 반도체 기판(110)의 일면 및 측면에 제1 패시베이션막(21)과 제1 도전형 영역(20)이 위치하고, 반도체 기판(110)의 타면에 제2 패시베이션막(31)과 제2 도전형 영역(30)이 위치하도록 하거나, (2) 반도체 기판(110)의 일면에 제1 패시베이션막(21)과 제1 도전형 영역(20)이 위치하고, 반도체 기판(110)의 타면 및 측면에 제2 패시베이션막(31)과 제2 도전형 영역(30)이 위치하도록 하는 것도 가능하다. 또는 (3) 반도체 기판(110)의 측면에 제1, 2 도전형 영역이 위치하지 않고, 제1 패시베이션막(21)이나 제2 패시베이션막(31) 중 어느 하나만 위치하도록 할 수도 있다.
이와 같이, 본 발명에 따른 태양 전지는 반도체 기판(110)의 측면에서 제1 도전형 영역(20)과 제2 도전형 영역(30)이 서로 전기적으로 분리되도록 하여, 제1, 2 도전형 영역의 경계면에서 케리어 재결합으로 인한 단락 전류 감소를 방지할 수 있어, 태양 전지의 효율을 보다 향상시킬 수 있다.
이하에서는 이와 같은 태양 전지를 제조하는 방법의 일례에 대해 설명한다.
도 3은 도 1 및 도 2에 도시된 태양 전지를 제조하는 방법의 일례에 대해 설명하기 위한 플로우 차트이고, 도 4는 도 3에서 제1 패시베이션막 형성 단계(S1), 제1 도전형 영역 형성 단계(S2), 제2 패시베이션막 형성 단계(S3) 및 제2 도전형 영역 형성 단계(S4)를 설명하기 위한 도이고, 도 5는 도 3에서 산화막 형성 단계(S5)를 설명하기 위한 도이고, 도 6은 도 3에서 수소 처리 단계(S6)를 설명하기 위한 도이고, 도 7은 도 3에서 식각 단계(S7)를 설명히기 위한 도이고, 도 8 및 도 9는 도 3에서 전극 형성 단계(S8)를 설명하기 위한 도이다.
도 3에서와 같이, 본 발명의 일례에 따른 태양 전지 제조 방법은 제1 패시베이션막 형성 단계(S1), 제1 도전형 영역 형성 단계(S2), 제2 패시베이션막 형성 단계(S3), 제2 도전형 영역 형성 단계(S4), 산화막 형성 단계(S5), 수소 처리 단계(S6), 식각 단계(S7) 및 전극 형성 단계(S8)를 포함할 수 있다.
제1 패시베이션막 형성 단계(S1)에서는 표면에 복수의 요철이 형성된 반도체 기판(110)을 화학 기상 증착 장비(Chemical Vapor Deposition, CVD)에 구비된 제1 챔버로 로딩(loading)한 이후, 수소 가스(H2)와 함께 비정질 실리콘층을 형성하는 실란 가스(SiH4)를 화학 기상 증착 장비로 공급하여 반도체 기판(110)의 일면 및 측면에 제1 진성 비정질 실리콘층(i-a-Si)을 포함하는 제1 패시베이션막(21)을 증착할 수 있다.
보다 구체적으로, 화학 기상 증착 장비로 반도체 기판(110)의 일면에 제1 패시베이션막(21)을 증착하는 경우, 장비의 특성상 제1 패시베이션막(21)이 반도체 기판(110)의 일면에만 증착되는 것이 아니고, 반도체 기판(110)의 측면에도 일부가 도 4와 같이 형성될 수 있다. 다만, 반도체 기판(110)의 측면에 형성되는 제1 패시베이션막(21)의 두께는 반도체 기판(110)의 일면에 형성되는 제1 패시베이션막(21)의 두께보다는 작을 수 있다.
이와 같은 특성은 제1 패시베이션막(21)에만 한정되는 것은 아니고, 제1 도전형 영역(20), 제2 패시베이션막(31) 및 제2 도전형 영역(30)도 동일하게 적용되어 반도체 기판(110)의 측면에 일부 막이 증착될 수 있다. 이하에서는 이와 같은 특성을 고려하여, 반도체 기판(110)의 측면에 막이 함께 증착되는 경우를 일례로 설명한다.
제1 도전형 영역 형성 단계(S2)에서는 제1 패시베이션막 형성 단계(S1)가 종료된 이후, 동일한 제1 챔버 내에 수소 가스(H2)와 실란 가스(SiH4) 이외에 제1 도전형 영역(20)을 형성하기 위한 n형 도펀트 가스, 일례로, 인(P)을 함유한 가스가 추가적으로 더 공급될 수 있다.
이에 따라, 결정질 반도체 기판(110)의 일면 위에 증착된 제1 패시베이션막(21) 위에 제1 도전형 도펀트를 함유한 비정질 실리콘층(n-a-Si)을 포함하는 제1 도전형 영역(20)을 증착할 수 있다.
이때, 제1 도전형 영역(20)은 반도체 기판(110)의 측면에 증착된 제1 패시베이션막(21) 위에도 함께 증착될 수 있고, 반도체 기판(110)의 측면에 증착된 제1 도전형 영역(20)의 두께는 반도체 기판(110)의 일면에 증착된 제1 도전형 영역(20)의 두께보다 작을 수 있다.
이후, 진공이 유지된 상태로, 반도체 기판(110)은 제1 챔버에서 언로딩(unloading)되어 화학 기상 증착 장비의 제2 챔버로 로딩(loading)되어, 제2 패시베이션막 형성 단계(S3)가 수행될 수 있다. 즉, 반도체 기판(110)이 제1 챔버에서 제2 챔버로 옮겨질 때에는 인시츄(in-situ) 공정으로 수행되어, 진공 상태가 깨지지 않고 유지될 수 있다.
제2 패시베이션막 형성 단계(S3)에서는 제2 챔버 내로 수소 가스(H2)와 실란 가스(SiH4)가 공급되어, 결정질 반도체 기판(110)의 타면에 제2 진성 비정질 실리콘층을 포함하는 제2 패시베이션막(31)이 증착될 수 있다.
이때, 제2 패시베이션막(31)은 반도체 기판(110)의 타면뿐만 아니라, 반도체 기판(110)의 측면 및 반도체 기판(110)의 측면에 증착된 제1 도전형 영역(20) 위에도 증착될 수 있고, 반도체 기판(110)의 측면에 증착된 제2 패시베이션막(31)의 두께는 반도체 기판(110)의 타면에 증착된 제2 패시베이션막(31)의 두께보다 작을 수 있다.
이와 같은 제2 패시베이션막 형성 단계(S3)가 종료된 이후, 제2 도전형 영역 형성 단계(S4)에서는 동일한 제2 챔버 내에 수소 가스(H2)와 실란 가스(SiH4) 이외에 제2 도전형 영역(30)을 형성하기 위한 p형 도펀트 가스, 일례로, 보론(B)을 함유한 가스가 추가적으로 더 공급될 수 있고, 제2 진성 비정질 실리콘층 위에 제2 도전형 도펀트를 함유한 비정질 실리콘층을 포함하는 제2 도전형 영역(30)이 증착될 수 있다.
이때, 제2 도전형 영역(30)은 반도체 기판(110)의 타면뿐만 아니라, 반도체 기판(110)의 측면에 증착된 제2 패시베이션막(31)과 제1 도전형 영역(20) 위에도 증착될 수 있고, 반도체 기판(110)의 측면에 증착된 제2 도전형 영역(30)의 두께는 반도체 기판(110)의 타면에 증착된 제2 도전형 영역(30)의 두께보다 작을 수 있다.
이와 같은 제1 패시베이션막 형성 단계(S1), 제1 도전형 영역 형성 단계(S2), 제2 패시베이션막 형성 단계(S3) 및 제2 도전형 영역 형성 단계(S4)에 의해, 반도체 기판(110)의 측면에 제1 패시베이션막(21), 제1 도전형 영역(20), 제2 패시베이션막(31) 및 제2 도전형 영역(30)이 순차적으로 적층되어 형성될 수 있다.
이후, 반도체 기판(110)은 제2 챔버로부터 언로딩(unloading)될 수 있다.
이후, 산화막 형성 단계(S5)에서는 반도체 기판(110)이 제2 챔버로부터 언로딩되면서, 도 5에 도시된 바와 같이, 공기 중의 산소와 만나 반도체 기판(110)의 표면에 증착되었던, 제1 도전형 영역(20)의 표면 및 제2 도전형 영역(30)의 표면에는 실리콘 산화막(60)(SiO2)이 자연스럽게 형성될 수 있다.
이와 같은 제1, 2 도전형 영역(20, 30)의 표면에 형성된 실리콘 산화막(60)은 후속 과정인 전극 형성 단계(S8)에서 전극과 제1, 2 도전형 영역(20, 30) 사이의 오믹 컨텍을 방해하여, 태양 전지의 효율을 저하시킬 수 있다.
이에 따라, 본 발명에서는 이와 같은 실리콘 산화막(60)을 제거하면서, 동시에 반도체 기판(110)의 측면에 에지 아이솔레이션 구조를 형성하기 위하여, 수소 처리 단계(S6)를 수행할 수 있다.
특히, 도 1 및 도 2에서 전술한 바와 같이, 태양 전지가 이종 접합 구조를 갖는 경우, 도핑된 비정질 실리콘층으로 형성되는 제1, 2 도전형 영역(20, 30) 위에는 투명 전극인 TCO 재질의 제1, 2 전극층(41, 51)이 스퍼터링(sputtering) 방법으로 증착되어 형성될 수 있는데, 본원 발명과 같이 수소 처리 단계(S6)를 수행하는 경우, 제1, 2 도전형 영역(20, 30)에 수소 함량이 보다 풍부하게 할 수 있어, 추후 전극 형성 단계(S8)에서 스퍼터링 방법으로 제1, 2 전극층(41, 51)을 증착하는 경우, 제1, 2 영역에 대한 손상(damage)을 감소시키고, 제1, 2 전극층(41, 51)의 성막을 균일하게 할 수 있어, 태양 전지의 효율을 더욱 증가시킬 수 있다.
이를 위해 수소 처리 단계(S6)에서는 도 6에 도시된 바와 같이, 플라즈마 화학 기상 증착(Plasma-enhanced chemical vapor deposition, PECVD) 장비로 제1 도전형 영역(20)에 수소 이온을 플라즈마 상태로 주입할 수 있다. 또는 도 6과 다르게, 제1 도전형 영역(20)뿐만 아니라 제2 도전형 영역(30)에도 수소 이온을 플라즈마 상태로 주입하는 수소 처리 단계(S6)가 수행되는 것도 가능하다.
만약, 수소 처리 단계(S6)를 제1, 2 도전형 영역(20, 30) 모두에 대해 수행하는 경우, 플라즈마 화학 기상 증착 장비의 챔버 내에서 제1 도전형 영역(20)에 대해 수소 처리 단계(S6)를 수행한 이후, 진공이 깨지지 않는 인시츄(in-situ) 공정으로 반도체 기판(110)을 뒤집어 제2 도전형 영역(30)에 대해 수소 처리 단계(S6)를 수행할 수 있다.
더불어, 이와 같은 수소 처리 단계(S6)에 의해 식각 단계(S7)가 수행될 수 있고, 식각 단계(S7)에 의해 제1 도전형 영역(20)의 표면에 형성된 실리콘 산화막(60)이 도 6에 도시된 화살표 방향으로 식각되어 제거될 수 있다. 이에 따라, 수소 처리 단계(S6)와 식각 단계(S7)는 동시간에 수행될 수 있다.
더불어, 식각 단계(S7)에 의해 결정질 반도체 기판(110)의 일면 및 측면에 형성된 제1 도전형 영역(20)과 반도체 기판(110)의 측면에 형성된 제2 도전형 영역(30)이 화살표 방향으로 함께 얕은 두께로 식각될 수 있다.
이때, 반도체 기판(110)의 측면에 형성된 제1 도전형 영역(20)의 식각 깊이는 반도체 기판(110)의 일면에 형성된 제1 도전형 영역(20)의 식각 깊이보다 작을 수 있다.
이에 따라, 반도체 기판(110)의 측면에서 제1 도전형 영역(20)과 끝부분이 연결되었던 제2 도전형 영역(30)이 식각될 수 있고, 일례로, 제2 도전형 영역(30)은 반도체 기판(110)의 측면 중 중심부에 위치하지 않고 식각되어 제거될 수 있다.
이에 따라, 도 1 및 도 2에서 설명한 바와 같이, 반도체 기판(110)의 측면에 에지 아이솔레이션 구조가 형성될 수 있다. 따라서, 반도체 기판(110)의 측면에는 제1 패시베이션층, 제1 도전형 영역(20), 제2 패시베이션층이 잔존할 수 있고, 제2 도전형 영역(30)은 식각되어 제거될 수 있다.
이와 같은 수소 처리 단계(S6)에서 수행되는 플라즈마 화학 기상 증착 장비의 내부 온도는 150℃ ~ 200℃ 사이로 형성되고, 수소 처리 단계(S6)에서 플라즈마 화학 기상 증착 장비의 공정 시간은 5~120초 사이일 수 있다.
더불어, 수소 처리 단계(S6)에서 플라즈마 화학 기상 증착 장비를 통해 공급되는 수소(H2) 가스의 유속은 50sccm ~ 3000sccm 사이일 수 있으며, 수소 처리 단계(S6)에서 플라즈마 화학 기상 증착 장비의 내부 챔버 압력은 2000mtorr ~ 5000mtorr 사이일 수 있다.
이에 따라, 제1, 2 도전형 영역(20, 30)에는 수소가 다량 함유될 수 있으며, 제1, 2 도전형 영역(20, 30)의 표면에도 역시 수소가 다량 결합될 수 있다.
수소 처리 단계(S6)에서 수행되는 플라즈마 화학 기상 증착 장비의 RF 파워는 50W ~ 150W 사이일 수 있다.
여기서, 플라즈마 화학 기상 증착 장비의 RF 파워를 50W 이상이 되도록 하는 것은 플라즈마 화학 기상 증착 장비의 챔버 내에 플라즈마 상태로 존재하는 수소 이온의 가속력을 높여, 반도체 기판(110)의 일면과 측면에 형성된 실리콘 산화막(60) 식각되어 제거되도록 할 뿐만 아니라 제1 도전형 영역(20)이 얕은 두께로 식각되도록 하기 위함이고, 플라즈마 화학 기상 증착 장비의 RF 파워를 150W 이하가 되도록 하는 것은 제1 도전형 영역(20)이 너무 과도한 두께로 식각되는 것을 방지하기 위함이다.
이에 따라, 도 1 및 도 2에서 설명한 바와 같이, 반도체 기판(110)의 측면에 에지 아이솔레이션 구조가 형성될 수 있다. 따라서, 반도체 기판(110)의 측면에는 제1 패시베이션층, 제1 도전형 영역(20), 제2 패시베이션층이 잔존할 수 있고, 제2 도전형 형 영역은 식각되어 제거될 수 있다.
그러나 반드시 이에 한정되는 것은 아니고, 플라즈마 화학 기상 증착 장비의 RF 파워에 따라 반도체 기판(110)의 측면에는 제1 패시베이션층, 제1 도전형 영역(20)이 잔존하고, 제2 패시베이션층과 제2 도전형 영역(30)이 식각되어 제거될 수도 있다.
지금까지는 수소 처리 단계(S6)가 반도체 기판(110)의 일면에 대해서 수행되는 경우를 일례로 설명하였으나, 전술한 바와 같이, 수소 처리 단계(S6)는 반도체 기판(110)의 일면 및 타면에 대해서도 수행될 수 있다.
이와 같이, 수소 처리 단계(S6)에서 제1 도전형 영역(20)뿐만 아니라 제2 도전형 영역(30)에 대해서도 수소 처리 단계(S6)가 수행되는 경우, 반도체 기판(110)의 일면과 측면에 형성된 실리콘 산화막(60)과 제1 도전형 영역(20)뿐만 아니라, 반도체 기판(110)의 타면과 측면에 형성된 실리콘 산화막(60)과 제2 도전형 영역(30)도 식각될 수 있다. 이에 따라, 도 7에 도시된 바와 같이, 반도체 기판(110)의 일면과 측면 및 타면에서 실리콘 산화막(60)은 완전히 제거될 수 있다.
이와 같은 식각 단계(S7) 이후, 전극 형성 단계(S8)는 제1 도전형 영역(20) 위에 제1 전극을 형성하고, 제2 도전형 영역(30) 위에 제2 전극을 형성할 수 있다.
일례로, 도 8에 도시된 바와 같이, 반도체 기판(110)의 일면 위에 형성된 제1 도전형 영역(20) 및 반도체 기판(110)의 타면 위에 형성된 제2 도전형 영역(30) 각각의 위에 스퍼터링 방법으로 제1, 2 전극층(41, 51)을 층착하여 형성할 수 있다.
여기서, 제1 도전형 영역(20) 위에 제1 전극층(41)을 스퍼터링 방법으로 증착하고, 제2 도전형 영역(30) 위에 제2 전극층(51)을 스퍼터링 방법으로 증착할 때, 제1, 2 도전형 영역(20, 30)은 수소를 다량 함유하고 있어, 제1, 2 도전형 영역(20, 30)의 표면이 스퍼터링에 의해 손상되는 것을 최소화할 수 있다.
이후, 도 9에 도시된 바와 같이, 제1 전극층(41) 위에 제1 컨텍 전극(42)을 형성하고, 제2 전극층(51) 위에 제2 컨텍 전극(52)을 형성하여, 전극 형성 단계(S8)를 완료할 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (16)

  1. 결정질 반도체 기판의 표면에 도전형 영역이 비정질 실리콘 재질로 형성되는 이종 접합 태양 전지를 제조하는 방법에 있어서,
    상기 결정질 반도체 기판의 일면 위에 제1 도전형 도펀트를 함유한 비정질 실리콘층을 포함하는 제1 도전형 영역을 형성하는 제1 도전형 영역 형성 단계;
    상기 결정질 반도체 기판의 타면 위에 상기 제1 도전형과 반대인 제2 도전형 도펀트를 함유한 비정질 실리콘층을 포함하는 제2 도전형 영역을 형성하는 제2 도전형 영역 형성 단계;
    상기 제1 도전형 영역 또는 상기 제2 도전형 영역 중 적어도 하나에 수소 이온을 플라즈마 상태로 주입하는 수소 처리 단계; 및
    상기 수소 처리 단계에 의해 상기 제1 도전형 영역 또는 상기 제2 도전형 영역 중 적어도 어느 한 영역의 일부가 식각되는 식각 단계;를 포함하는 이종 접합 태양 전지의 제조 방법.
  2. 제1 항에 있어서,
    상기 수소 처리 단계는 플라즈마 화학 기상 증착(Plasma-enhanced chemical vapor deposition, PECVD) 장비로 수행되는 이종 접합 태양 전지의 제조 방법.
  3. 제2 항에 있어서,
    상기 수소 처리 단계에서 수행되는 상기 플라즈마 화학 기상 증착 장비의 RF 파워는 50W ~ 150W 사이인 이종 접합 태양 전지의 제조 방법.
  4. 제2 항에 있어서,
    상기 수소 처리 단계에서 수행되는 상기 플라즈마 화학 기상 증착 장비의 내부 온도는 150℃ ~ 200℃ 사이인 이종 접합 태양 전지의 제조 방법.
  5. 제2 항에 있어서,
    상기 수소 처리 단계에서 상기 플라즈마 화학 기상 증착 장비의 공정 시간은 5~120초 사이인 이종 접합 태양 전지의 제조 방법.
  6. 제2 항에 있어서,
    상기 수소 처리 단계에서 상기 플라즈마 화학 기상 증착 장비를 통해 공급되는 수소(H2) 가스의 유속은 50sccm ~ 3000sccm 사이이고,
    상기 수소 처리 단계에서 상기 플라즈마 화학 기상 증착 장비의 내부 챔버 압력은 2000mtorr ~ 5000mtorr 사이인 이종 접합 태양 전지의 제조 방법.
  7. 제1 항에 있어서,
    상기 제1 도전형 영역 형성 단계 이전에, 상기 결정질 반도체 기판의 일면에 제1 진성 비정질 실리콘층을 포함하는 제1 패시베이션막을 형성하는 제1 패시베이션막 형성 단계;
    상기 제2 도전형 영역 형성 단계 이전에, 상기 결정질 반도체 기판의 타면에 제2 진성 비정질 실리콘층을 포함하는 제2 패시베이션막을 형성하는 제2 패시베이션막 형성 단계; 및
    상기 제1 도전형 영역 또는 상기 제2 도전형 영역 중 적어도 어느 하나의 표면에 실리콘 산화막이 형성되는 산화막 형성 단계;를 더 포함하고,
    상기 수소 처리 단계에 의해, 상기 실리콘 산화막이 식각되는 이종 접합 태양 전지의 제조 방법.
  8. 제7 항에 있어서,
    상기 수소 처리 단계와 상기 식각 단계는 동시에 발생되는 이종 접합 태양 전지의 제조 방법.
  9. 제7 항에 있어서,
    상기 제1 패시베이션막 형성 단계, 상기 제1 도전형 영역 형성 단계, 상기 제2 패시베이션막 형성 단계 및 상기 제2 도전형 영역 형성 단계에 의해,
    상기 제1 패시베이션막, 상기 제1 도전형 영역, 상기 제2 패시베이션막 및 상기 제2 도전형 영역이 상기 결정질 반도체 기판의 측면에 순차적으로 형성되는 이종 접합 태양 전지의 제조 방법.
  10. 제7 항에 있어서,
    상기 식각 단계에 의해 상기 결정질 반도체 기판의 측면에 형성된 상기 제1 도전형 영역 또는 제2 도전형 영역이 식각되는 이종 접합 태양 전지의 제조 방법.
  11. 제7 항에 있어서,
    상기 식각 단계 이후, 상기 제1 도전형 영역 위에 제1 전극을 형성하고, 상기 제2 도전형 영역 위에 제2 전극을 형성하는 전극 형성 단계;를 더 포함하는 이종 접합 태양 전지의 제조 방법.
  12. 결정질 반도체 기판;
    상기 반도체 기판의 일면 위에 위치하고, 진성 비정질 실리콘층을 포함하는 제1 패시베이션막;
    상기 제1 패시베이션막 위에 위치하고, 상기 제1 도전형 도펀트를 함유한 비정질 실리콘층을 포함하는 제1 도전형 영역;
    상기 반도체 기판의 타면 위에 위치하고, 상기 진성 비정질 실리콘층을 포함하는 제2 패시베이션막; 및
    상기 제2 패시베이션막 위에 위치하고, 상기 제1 도전형과 반대인 제2 도전형 도펀트를 함유한 비정질 실리콘층을 포함하는 제2 도전형 영역;
    상기 제1 도전형 영역과 전기적으로 연결되는 제1 전극; 및
    상기 제2 도전형 영역과 전기적으로 연결되는 제2 전극;을 포함하고,
    상기 반도체 기판의 측면의 중심부에는
    상기 제1 패시베이션막, 상기 제1 도전형 영역 및 상기 제2 패시베이션막이 연장되어 위치하고, 상기 제2 도전형 영역은 위치하지 않거나,
    상기 제1 패시베이션막, 상기 제2 도전형 영역 및 제2 패시베이션막이 연장되어 위치하고, 상기 제1 도전형 영역은 위치하지 않는 이종 접합 태양 전지.
  13. 제12 항에 있어서,
    상기 반도체 기판의 측면의 중심부에는 상기 제1 패시베이션막, 상기 제1 도전형 영역 및 상기 제2 패시베이션막이 연장되어 위치하고, 상기 제2 도전형 영역은 위치하지 않고,
    상기 제1 패시베이션막과 상기 제1 도전형 영역은 상기 반도체 기판의 타면의 에지 영역까지 연장되어 위치하고,
    상기 제2 도전형 영역은 상기 반도체 기판의 타면으로부터 상기 반도체 기판의 측면 중 상기 반도체 기판의 타면에 인접한 부분에까지 연장되는 이종 접합 태양 전지.
  14. 제13 항에 있어서,
    상기 제1 도전형 영역은 상기 반도체 기판의 측면에 위치한 부분의 두께가 상기 반도체 기판의 일면에 위치한 부분의 두께보다 작은 이종 접합 태양 전지.
  15. 제12 항에 있어서,
    상기 반도체 기판의 측면의 중심부에는 상기 제1 패시베이션막, 상기 제2 도전형 영역 및 제2 패시베이션막이 연장되어 위치하고, 상기 제1 도전형 영역은 위치하지 않고,
    상기 제2 패시베이션막과 상기 제2 도전형 영역은 상기 반도체 기판의 일면의 에지 영역까지 연장되어 위치하는 이종 접합 태양 전지.
  16. 제15 항에 있어서,
    상기 제2 도전형 영역은 상기 반도체 기판의 측면에 위치한 부분의 두께가 상기 반도체 기판의 일면에 위치한 부분의 두께보다 작은 이종 접합 태양 전지.
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