KR20200077680A - 박막 트랜지스터 기판, 이를 포함하는 표시 장치 및 박막 트랜지스터 기판의 제조 방법 - Google Patents

박막 트랜지스터 기판, 이를 포함하는 표시 장치 및 박막 트랜지스터 기판의 제조 방법 Download PDF

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KR20200077680A
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Abstract

박막 트랜지스터 기판, 이를 포함하는 표시 장치 및 박막 트랜지스터 기판의 제조 방법이 제공된다. 박막 트랜지스터 기판은 기판, 기판 상에 배치된 버퍼층, 및 버퍼층 상에 배치된 박막 트랜지스터를 포함하되, 버퍼층은 기판의 일면에 배치된 제1 무기 버퍼층, 및 제1 무기 버퍼층 상에 배치되고, 0.5at% 내지 2at%의 불소를 함유하는 무기 불소 버퍼층을 포함하고, 박막 트랜지스터는 무기 불소 버퍼층 상에 배치된 반도체층을 포함한다.

Description

박막 트랜지스터 기판, 이를 포함하는 표시 장치 및 박막 트랜지스터 기판의 제조 방법 {THIN FILM TRANSISTOR PANEL, DISPLAY DEVICE AND METHOD OF MANUFACTURING THE THIN FILM TRANSISTOR PANEL}
본 발명은 박막 트랜지스터 기판, 이를 포함하는 표시 장치 및 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
박막 트랜지스터(Thin Film Transistor, TFT)는 다양한 분야에 이용되고 있으며, 특히 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode Display, OLED) 등의 표시 장치에서 스위칭 및 구동 소자로 이용된다.
박막 트랜지스터 기판은 기판, 기판 상의 버퍼층, 버퍼층 상의 박막 트랜지스터를 포함하며, 박막 트랜지스터는 주사 신호를 전달하는 게이트선에 연결되어 있는 게이트 전극, 화소 전극에 인가되는 신호를 전달하는 데이터선에 연결되어 있는 소스 전극, 소스 전극과 마주하는 드레인 전극, 그리고 소스 전극 및 드레인 전극에 전기적으로 연결되어 있는 반도체층을 포함한다.
반도체층의 재료로서는 실리콘(Si)이 가장 많이 사용되고 있다. 실리콘은 결정 형태에 따라 비정질 실리콘 및 다결정 실리콘으로 나누어지는데, 이 중 다결정 실리콘은 전하 이동도가 높아 고성능 박막 트랜지스터를 제조하는데 많이 이용되고 있다. 버퍼층은 반도체층 형성 시, 비정질 실리콘을 다결정 실리콘으로 결정화하는 데에 기여한다. 한편, 버퍼층과 반도체층 간의 계면에 존재하는 불안정한 결합에 의해 트랩(trap)이 발생할 수 있으며, 트랩 밀도(trap density)가 증가함에 따라 표시 장치의 순간 잔상이 발생하여 표시 품질이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는 버퍼층과 반도체층 간의 계면에서의 트랩 밀도가 감소된 박막 트랜지스터 기판을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 버퍼층과 반도체층 간의 계면에서의 트랩 밀도를 제어하여 순간 잔상 현상이 개선된 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 버퍼층과 반도체층 간의 계면에서의 트랩 밀도가 감소된 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 박막 트랜지스터 기판은 기판, 상기 기판 상에 배치된 버퍼층, 및 상기 버퍼층 상에 배치된 박막 트랜지스터를 포함하되, 상기 버퍼층은 상기 기판의 일면에 배치된 제1 무기 버퍼층, 및 상기 제1 무기 버퍼층 상에 배치되고, 0.5at% 내지 2at%의 불소를 함유하는 무기 불소 버퍼층을 포함하고, 상기 박막 트랜지스터는 상기 무기 불소 버퍼층 상에 배치된 반도체층을 포함한다.
상기 제1 무기 버퍼층은 실리콘 질화막을 포함할 수 있다.
상기 버퍼층은 제1 무기 버퍼층과 상기 무기 불소 버퍼층 사이에 개재되고, 실리콘 산화막을 포함하는 제2 무기 버퍼층을 더 포함할 수 있다.
상기 버퍼층은 상기 무기 불소 버퍼층과 상기 반도체층 사이에 개재되고, 실리콘 산화막을 포함하는 제3 무기 버퍼층을 더 포함할 수 있다.
상기 제3 무기 버퍼층은 상기 제2 무기 버퍼층보다 두께가 얇을 수 있다.
상기 제1 무기 버퍼층 및 상기 제2 무기 버퍼층 중 적어도 하나는 불소를 포함하되, 상기 제1 무기 버퍼층과 상기 제2 무기 버퍼층에 함유된 불소의 함량은 상기 무기 불소 버퍼층의 함량보다 작을 수 있다.
상기 제1 무기 버퍼층은 상기 기판의 일면 상에 직접 배치되고, 상기 반도체층은 상기 무기 불소 버퍼층의 일면 상에 직접 배치될 수 있다.
상기 무기 불소 버퍼층 내부에서 상기 불소의 농도는 두께 방향 중앙부로부터 멀어질수록 작아질 수 있다.
상기 무기 불소 버퍼층은 SiOF 또는 SiNF를 포함할 수 있다.
상기 반도체층은 다결정 실리콘을 포함할 수 있다.
상기 기판은 알칼리 금속 산화물 성분을 함유하는 유리를 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치된 실리콘 질화막, 상기 실리콘 질화막 상에 배치된 제1 실리콘 산화막, 상기 제1 실리콘 산화막 상에 배치되고, 0.5at% 내지 2at%의 불소를 함유하는 불소 함유 무기막으로서, SiOF 또는 SiNF를 포함하는 불소 함유 무기막, 및 상기 불소 함유 무기막 상에 배치된 실리콘막을 포함한다.
상기 실리콘막은 다결정 실리콘을 포함하고, 상기 기판은 알칼리 금속 산화물 성분을 함유하는 유리를 포함할 수 있다.
상기 실리콘 질화막, 상기 제1 실리콘 산화막 및 상기 불소 함유 무기막 중 불소의 함량은 상기 불소 함유 무기막에서 최대일 수 있다.
상기 불소 함유 무기막과 상기 실리콘막 사이에 배치된 제2 실리콘 산화막을 더 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 버퍼층을 형성하는 단계, 및 상기 버퍼층 상에 반도체층을 형성하는 단계를 포함하되, 상기 버퍼층을 형성하는 단계는 상기 기판 상에 제1 무기 버퍼층을 형성하는 단계, 및 상기 제1 무기 버퍼층 상에 0.5at% 내지 2at%의 불소를 함유하는 무기 불소 버퍼층을 형성하는 단계를 포함한다.
상기 제1 무기 버퍼층은 실리콘 질화막을 포함하고, 상기 버퍼층을 형성하는 단계는 상기 제1 무기 버퍼층 형성 단계와 상기 무기 불소 버퍼층 형성 단계 사이에 실리콘 산화막을 포함하는 제2 무기 버퍼층을 형성하는 단계를 더 포함할 수 있다.
상기 무기 불소 버퍼층을 형성하는 단계는 SiF4 및 SiH4를 포함하는 반응 가스를 이용하여 성막하는 단계를 포함할 수 있다.
상기 제2 무기 버퍼층을 형성하는 단계 및 상기 무기 불소 버퍼층을 형성하는 단계는 동일한 챔버에서 진행될 수 있다.
상기 반도체층을 형성하는 단계는 상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계, 및 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면, 버퍼층과 반도체층 간의 계면의 트랩 밀도를 제어하여 표시 장치의 순간 잔상 현상을 개선할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ'의 일 예를 보여주는 단면도이다.
도 3은 도 2의 A 영역을 확대한 단면도이다.
도 4는 일 실시예에 따른 박막 트랜지스터 기판을 개략적으로 도시한 단면도이다.
도 5는 일 실시예에 따른 박막 트랜지스터 기판을 채용하는 표시 장치의 순간 잔상을 나타낸 그래프이다.
도 6은 다른 실시예에 따른 박막 트랜지스터 기판을 개략적으로 도시한 단면도이다.
도 7은 또 다른 실시예에 따른 박막 트랜지스터 기판을 개략적으로 도시한 단면도이다.
도 8은 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 공정 단계를 나타내는 순서도이다.
도 9 내지 도 14는 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 나타내는 공정 단계별 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다른 형태로 구현될 수도 있다. 즉, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 도 1의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다. 도 3은 도 2의 A 영역을 확대한 단면도이다. 도 4는 일 실시예에 따른 박막 트랜지스터 기판을 개략적으로 도시한 단면도이다.
도 1 내지 도 4를 참조하면, 표시 장치(10)는 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone) 등과 같은 휴대용 전자 기기뿐만 아니라, 노트북, 모니터, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 유기 발광 표시 장치, 액정 표시 장치, 플라즈마 표시 장치, 전계방출 표시 장치, 전기 영동 표시 장치, 전기 습윤 표시 장치, 양자점 발광 표시 장치, 및 마이크로 LED 표시 장치 중 어느 하나일 수 있다. 이하에서는 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하나, 본 발명은 이에 제한되지 않는다.
표시 장치(10)는 화소들이 형성되어 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)에는 화소들뿐만 아니라, 화소들에 접속되는 스캔 라인들, 데이터 라인들, 및 전원 라인이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽에서부터 표시 패널의 가장자리까지의 영역으로 정의될 수 있다.
표시 장치(10)는 기판(SUB) 및, 기판(SUB) 상에 배치되고 화소를 구동하는 박막 트랜지스터(120)를 포함하는 박막 트랜지스터 기판을 포함할 수 있다. 박막 트랜지스터(120)는 게이트 전극(122), 소스 전극(123), 드레인 전극(124) 및 반도체층(121)을 포함할 수 있다. 각 박막 트랜지스터(120)의 게이트 전극(122)은 스캔 라인(미도시)들에 연결되고, 각 스캔 라인들은 비표시 영역(NDA)에 배치된 스캔 구동부(미도시)로부터 스캔 신호들을 인가받을 수 있다. 각 박막 트랜지스터(120)의 소스 전극(123)은 데이터 라인(미도시)들에 연결되고, 비표시 영역(NDA)에 배치된 데이터 구동부(미도시)로부터 데이터 신호를 인가받을 수 있다. 각 박막 트랜지스터(120)의 드레인 전극(124)은 화소마다 마련된 제1 전극(171)에 연결될 수 있다.
표시 장치(10)는 박막 트랜지스터 기판 상에 배치된 발광 소자(170)를 더 포함할 수 있다. 발광 소자(170)는 제1 전극(171), 유기 발광층(172) 및 제2 전극(173)을 포함할 수 있다. 제2 전극(173)은 화소의 구분과 무관하게 공통으로 마련된 공통 전극일 수 있다. 발광 소자(170)는 유기발광 다이오드일 수 있지만, 이에 제한되지 않는다.
이하, 상술한 표시 장치(10)에 대해 더욱 상세히 설명한다.
도 2 내지 도 4를 참조하면, 일 실시예에 따른 표시 장치(10)는 기판(SUB), 기판(SUB) 상에 배치된 버퍼층(BF), 버퍼층(BF) 상에 배치된 박막 트랜지스터층(TFTL), 박막 트랜지스터층(TFTL) 상에 배치된 발광 소자층(EML), 및 발광 소자층(EML) 상에 배치된 박막 봉지층(TFEL)을 포함할 수 있다.
기판(SUB)은 유리를 포함할 수 있다. 기판(SUB)은 나트륨, 칼륨 등과 같은 알칼리 금속 산화물 성분을 포함하는 알칼리 유리를 포함하여 이루어질 수 있다. 예를 들어, 기판(SUB)은 알루미노실리케이트(aluminosilicate), 알루미노보로실리케이트(aluminoborosilicate), 바륨 보로실리케이트(barium borosilicate) 등을 포함할 수 있다.
기판(SUB)이 나트륨(Na), 칼륨(K) 등과 같은 알칼리 금속 산화물 성분을 포함하는 경우, 기판(SUB)으로부터 주변층(예를 들어, 버퍼층(BF)이나 반도체층(121) 등)으로 알칼리 금속 이온(예컨대, Na+, K+)이 확산될 수 있다. 즉, 기판(SUB)은 알칼리 금속 이온의 공급 소스로 작용할 수 있다. 확산된 알칼리 금속 이온은 박막 트랜지스터(120)의 채널을 이루는 반도체층(121)에 침투되어 박막 트랜지스터(120)의 전기 특성을 변화시킬 수 있는데, 기판(SUB)과 반도체층(121) 사이에 불소 이온을 포함하는 버퍼층(BF)이 배치됨으로써 이와 같은 알칼리 금속 이온의 침투를 차단할 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
기판(SUB)은 고분자 수지를 포함하여 이루어질 수도 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다.
기판(SUB)이 유리로 이루어지는 경우, 기판(SUB)은 리지드(rigid) 기판일 수 있다. 기판(SUB)이 휘어질 수 있는 얇은 유리나 폴리이미드(PI) 등의 고분자 수지로 이루어진 경우, 기판(SUB)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판으로 사용될 수 있다.
버퍼층(BF)은 기판(SUB) 상에 배치될 수 있다. 버퍼층(BF)은 기판(SUB)의 표면을 평활하게 하고, 기판(SUB)으로부터 확산되는 불순물이 박막 내로 침투되는 것을 방지하며, 수분 또는 외부 공기의 차단하는 기능을 한다. 아울러, 버퍼층(BF)은 기판(SUB)으로부터 확산되는 알칼리 금속 이온 등이 상부의 반도체층(121)으로 전달되는 것을 저지하는 역할을 할 수 있다.
일 실시예에서, 버퍼층(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 버퍼층(BF)을 구성하는 각 무기막은 예를 들어, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 실리콘 산질화막(SiON) 등일 수 있다. 버퍼층(BF)에 대한 상세한 설명은 후술하기로 한다.
버퍼층(BF) 상에는 박막 트랜지스터층(TFTL)이 배치될 수 있다. 박막 트랜지스터층(TFTL)은 박막 트랜지스터(120), 스캔 라인(미도시), 데이터 라인(미도시) 등을 포함하고, 전원 라인(미도시)을 더 포함할 수 있다.
박막 트랜지스터(120)는 반도체층(121), 게이트 전극(122), 소스 전극(123) 및 드레인 전극(124)을 포함한다. 박막 트랜지스터(120)의 반도체층(121)은 버퍼층(BF)의 일면 상에 배치된다.
반도체층(121)은 박막 트랜지스터(120)의 채널을 이룬다. 일 실시예에서, 반도체층(121) 단결정 실리콘(Monocrystalline Silicon), 다결정 실리콘(Polycrystalline Silicon), 비정질 실리콘(Amorphous Silicon) 등의 실리콘 물질을 포함하여 이루어질 수 있다. 상기 결정형 물질들 중 반도체의 전기적, 물리적 특성과 공정 용이성 등을 고려할 때, 다결정 실리콘이 바람직하게 적용될 수 있다. 예를 들어, 다결정 실리콘은 기판(SUB) 또는 버퍼층(BF) 상에 비정질 실리콘을 증착한 후 결정화함으로써 형성될 수 있다. 다결정 실리콘의 결정화 공정에는 퍼니스 어닐링(Furnace Annealing), 급속 열적 어닐링(Rapid Thermal Annealing) 및 레이저 어닐링(Laser Annealing) 등의 열처리 공정이 수반될 수 있다. 유리를 포함하는 기판(SUB) 상에서 양호한 결정도를 가지는 다결정 실리콘박막을 제조하기 위해서는 저온 열처리 공정을 수행하는 것이 바람직하며, 레이저 어닐링이 피조사면에 한하여 열처리가 이루어지므로 박막 트랜지스터(120)의 반도체 박막을 제조하는데 유용하게 사용될 수 있다.
다른 실시예에서, 반도체층(121)은 인듐(In), 아연(Zn), 갈륨(Ga), 또는 주석(Sn)을 포함하는 산화물 반도체를 포함하여 이루어질 수도 있다. 이하에서는 반도체층(121)이 저온 다결정 실리콘(Low Temperature Poly Silicon, LTPS)으로 이루어지는 경우를 중심으로 설명한다.
반도체층(121) 상에는 게이트 절연막(130)이 배치될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
게이트 절연막(130) 상에는 게이트 전극(122)과 게이트 라인(미도시)이 배치될 수 있다. 게이트 전극(122)과 게이트 라인은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(122)과 게이트 라인 상에는 층간 절연막(140)이 배치될 수 있다. 층간 절연막(140)은 무기막, 유기막, 유무기 복합막으로 이루어질 수 있다. 층간 절연막(140)은 무기막/유기막 등과 같은 2 이상의 절연막의 적층막을 포함할 수 있다.
층간 절연막(140) 상에는 소스 전극(123)과 드레인 전극(124)이 배치될 수 있다. 소스 전극(123)과 드레인 전극(124) 각각은 게이트 절연막(130)과 층간 절연막(140)을 관통하는 컨택홀을 통해 반도체층(121)에 접속될 수 있다. 소스 전극(123)과 드레인 전극(124)은 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd), 몰리브덴(Mo) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 일 실시예에서, 소스 전극(123)과 드레인 전극(124)은 Ti/Al/Ti의 삼중막으로 이루어질 수 있다.
소스 전극(213)과 드레인 전극(124) 상에는 박막 트랜지스터(120)를 보호하는 패시베이션막(150)이 배치될 수 있다. 패시베이션막(150)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
패시베이션막(150) 상에는 박막 트랜지스터(120)로 인한 단차를 평탄하게 하기 위한 평탄화막(160)이 배치될 수 있다. 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(EML)이 배치될 수 있다. 발광 소자층(EML)은 발광 소자(170)들과 화소 정의막(180)을 포함한다.
발광 소자(170)들과 화소 정의막(180)은 평탄화막(160) 상에 형성된다. 발광 소자(170)들 각각은 제1 전극(171), 유기 발광층(172), 및 제2 전극(173)을 포함할 수 있다.
제1 전극(171)은 평탄화막(160) 상에 형성될 수 있다. 제1 전극(171)은 패시베이션막(150)과 평탄화막(160)을 관통하는 콘택홀을 통해 박막 트랜지스터(120)의 드레인 전극(124)에 접속된다.
유기 발광층(172)을 기준으로 제2 전극(173) 방향으로 발광하는 상부 발광(top emission) 구조에서 제1 전극(171)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
유기 발광층(172)을 기준으로 제1 전극(171) 방향으로 발광하는 하부 발광(bottom) 구조에서 제1 전극(171)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 이 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
화소 정의막(180)은 서브 화소들(R, G, B)을 정의하는 화소 정의막으로 역할을 하기 위해 평탄화막(250) 상에서 제1 전극(171)을 구획하도록 형성될 수 있다. 화소 정의막(180)은 제1 전극(171)의 가장자리를 덮도록 형성될 수 있다. 화소 정의막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 전극(171)과 화소 정의막(180) 상에는 유기 발광층(172)이 형성된다. 유기 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 유기 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다.
제2 전극(173)은 유기 발광층(172) 상에 형성된다. 제2 전극(173)은 유기 발광층(172)을 덮도록 형성될 수 있다. 제2 전극(173)은 화소(P)들에 공통적으로 형성되는 공통층일 수 있다. 제2 전극(173) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광(또는 전면 발광) 구조에서 제2 전극(173)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
하부 발광(또는 배면 발광) 구조에서 제2 전극(173)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
발광 소자층(EML) 상에는 박막 봉지층(TFEL)이 배치될 수 있다. 박막 봉지층(TFEL)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 이를 위해, 박막 봉지층(TFEL)은 적어도 하나의 무기막을 포함할 수 있으며, 무기막과 유기막이 교번하여 적층된 복수의 유무기 복합막으로 이루어질 수 있다. 일 실시예에서, 박막 봉지층(TFEL)은 제1 무기 봉지막(191), 제1 무기 봉지막(191) 상에 배치된 유기 봉지막(192), 및 유기 봉지막(192) 상에 배치된 제2 무기 봉지막(193)을 포함할 수 있다.
제1 무기 봉지막(191) 및 제2 무기 봉지막(193)은 동일한 물질을 포함할 수 있다. 제1 무기 봉지막(191) 및/또는 제2 무기 봉지막(193)은 무기 재료를 포함할 수 있으며, 상기 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다.
유기 봉지막(192)은 유기 재료를 포함할 수 있으며, 상기 유기 재료로는 폴리이미드계 화합물, 폴리아크릴계 화합물, 테플론을 포함한 불소계고분자계 화합물, 폴리유기실록산 화합물, 벤조시클로부텐 화합물, 페놀계 화합물, 에폭시계 화합물, 폴리아미드계 화합물, 폴리페닐렌에테르계 화합물, 폴리페닐렌설파이드계 화합물 등이 이용될 수 있다. 이하, 버퍼층(BF)에 대한 상세한 설명을 위해 도 4가 참조된다.
도 4를 참조하면, 버퍼층(BF)은 제1 버퍼층(BF1), 제2 버퍼층(BF2), 및 제3 버퍼층(BF3)을 포함할 수 있다.
제1 버퍼층(BF1)은 기판(SUB)의 일면 상에 배치될 수 있으며, 기판(SUB)과 직접 접할 수 있다. 제2 버퍼층(BF2)은 제1 버퍼층(BF1)의 일면 상에 적층될 수 있으며, 제1 버퍼층(BF1)과 직접 접할 수 있다.
제1 버퍼층(BF1)과 제2 버퍼층(BF2)은 각각 무기 재료를 포함할 수 있다. 일 실시예에서, 상대적으로 기판(SUB)에 가깝게 배치되는 제1 버퍼층(BF1)은 알칼리 금속 이온(Na+, K+)의 차단 효과가 우수한 실리콘 질화막(SiNx)으로 이루어질 수 있다. 상대적으로 반도체층(121)에 가깝게 배치되는 제2 버퍼층(BF2)은 실리콘 산화막(SiOx)으로 이루어질 수 있다. 제2 버퍼층(BF2)이 실리콘 산화막(SiOx)으로 이루어지면, 해당 막 내부의 잠열을 이용하여 반도체층 결정화 단계를 더욱 용이하게 할 수 있고, 결정화 단계시 사용되는 레이저의 열로부터 기판(SUB)의 열 손상을 방지할 수 있다.
한편, 제1 버퍼층(BF1)이 실리콘 질화막(SiNx)으로 이루어지는 경우, 제1 버퍼층(BF1)은 수소 가스의 공급 소스가 될 수 있는데, 제2 버퍼층(BF2)의 실리콘 산화막(SiOx)은 제1 버퍼층(BF1)으로부터 유입되는 수소 가스의 차단에 효과적이어서, 막 터짐 불량을 개선할 수 있다.
제2 버퍼층(BF2)의 일면 상에는 제3 버퍼층(BF3)이 배치될 수 있다. 제3 버퍼층(BF3)의 일면은 제2 버퍼층(BF2)의 일면과 직접 접하고, 제3 버퍼층(BF3)의 타면은 반도체층(121)의 일면과 직접 접할 수 있다.
제3 버퍼층(BF3)은 불소(Fluorine)를 포함하는 무기 재료로 이루어질 수 있다. 제3 버퍼층(BF3)은 불소를 함유하는 실리콘 산화물이나 실리콘 질화물을 포함할 수 있다. 예를 들어, 제3 버퍼층(BF3)은 SiOF 또는 SiNF일 수 있다.
제3 버퍼층(BF3)이 불소를 포함함에 따라, 제3 버퍼층(BF3)과 반도체층(121) 간의 계면에서의 트랩 밀도(trap density)를 감소시켜 표시 장치(10)의 순간 잔상 현상을 개선할 수 있다.
더욱 구체적으로 설명하면, 제3 버퍼층(BF3)과 반도체층(121)이 접하는 계면에는 Si-H 결합이나 댕글링 본드(dangling bond)가 존재할 수 있다. Si-H 결합은 약한 결합(weak bond)으로 결합이 쉽게 깨져 댕글링 본드가 생성될 수 있다. 댕글링 본드(dangling bond)는 그 자체로 매우 불안정하여 캐리어(carrier)가 붙잡히는 등 전하 트래핑(trapping)이 발생할 수 있다. 제3 버퍼층(BF3)과 반도체층(121) 계면 상의 트랩 사이트(trap site)가 증가할수록 전자 이동도가 떨어져 표시 장치의 순간 잔상이 발생하여 표시 품질이 저하될 수 있다. 즉, 순간 잔상 현상은 반도체층(121)과 버퍼층(BF) 간의 계면에서의 Si-H 결합을 보다 강한 결합으로 대신하여 계면 상의 트랩 밀도(trap density)를 제어하여 개선될 수 있다.
제3 버퍼층(BF3)이 불소를 포함하면, 제3 버퍼층(BF3) 내의 불소가 제3 버퍼층(BF3)과 반도체층(121)의 계면까지 확산되어 제3 버퍼층(BF3)과 반도체층(121) 간의 계면에서의 Si-H 결합 대신 Si-F 결합이 형성될 수 있다. 즉, 상대적으로 약한 결합(weak bond)이 보다 안정적인 Si-F 결합으로 치환됨에 따라, 계면 상의 트랩 사이트(trap site)가 감소될 수 있다. 또한, 불소 이온과 댕글링 본드(dangling bond)와의 결합을 통해 캐리어(carrier)의 이동을 방해하는 트랩 밀도(trap density)가 감소하게 되어 전자 이동도가 향상되어 표시 장치의 순간 잔상 현상이 개선될 수 있다.
한편, 불소가 제3 버퍼층(BF3) 내에 지나치게 많이 포함되는 경우, 과량의 불소가 인접한 층까지 확산될 수 있다. 이로 인해 불산(HF) 등의 부산물이 생성될 수 있으며, 불산(HF)은 강산으로서 소자에 악영향을 미칠 수 있다. 또한, 불소 이온이 Si-H 결합의 Si가 아닌 H와 결합하여 불산(HF)을 생성하는 한편, Si에 댕글링 본드(dangling bond)를 생성함으로써 상기 계면에서의 댕글링 본드 밀도가 더욱 증가할 수 있다. 이에 따라 제3 버퍼층(BF3)과 반도체층(121) 계면 상의 트랩 밀도(trap density)가 증가하게 되어, 오히려 순간 잔상 현상이 더욱 악화될 수 있다.
따라서, 제3 버퍼층(BF3)과 반도체층(121) 계면에서의 트랩 밀도를 감소시키기 위해서는 제3 버퍼층(BF3) 내부의 불소 함량이 적절한 범위 내에서 조절될 필요가 있다.
일 실시예에서, 제3 버퍼층(BF3) 내의 불소 함량은 0.5at% 내지 2at%일 수 있다. 제3 버퍼층(BF3) 내의 불소 함량이 0.5at% 이상인 경우, 불소에 의한 실효적인 트랩 밀도(trap density) 제어 효과가 나타날 수 있다.
제3 버퍼층(BF3) 내의 불소 함량이 2at% 이하인 것이 불산(BF) 등의 부산물 생성을 억제하면서도 트랩 사이트(trap site)를 감소시켜 버퍼층(BF)과 반도체층(121) 간의 계면 결함을 방지할 수 있다. 제3 버퍼층(BF3) 내의 불소 함량이 2at%를 초과하는 경우, 불소 이온이 Si에 댕글링 본드(dangling bond)를 생성함으로써 상기 계면에서의 댕글링 본드 밀도가 더욱 증가할 수 있다. 이에 따라 제3 버퍼층(BF3)과 반도체층(121) 계면 상의 트랩 밀도(trap density)가 증가하게 되어, 오히려 순간 잔상 현상이 더욱 악화될 수 있음은 앞서 설명한 바와 같다.
몇몇 실시예에서, 제3 버퍼층(BF3) 내의 불소 함량은 1at% 내지 2at%이거나, 1.5at% 내지 2at%일 수 있다.
제3 버퍼층(BF3) 내의 불소 함량이 표시 장치의 순간 잔상에 미치는 영향을 확인하기 위해 제3 버퍼층(BF3) 성막시 사용되는 SiF4 및 SiH4의 유량(sccm)에 따른 제3 버퍼층(BF3)의 두께(Å), 제3 버퍼층(BF3)의 증착율(Å/sec), 제3 버퍼층(BF3) 내의 불소 함량(at%)을 측정하고, 제3 버퍼층(BF3) 내의 불소 함량(at%)에 따른 표시 장치의 순간 잔상(sec)을 측정하였다. 그 결과를 하기 표 1에 나타내고, 도 5에 그래프로 도시하였다.
SiF4
(sccm)		 SiH4
(sccm)		 두께
(Å)		 증착율
(Å/sec)		 제3 버퍼층 내의 F 함량 (at%) 순간 잔상
(sec)
예 1 0 160 3447 59.4 0 13.8
예 2 30 160 3656 63.0 1.89 11.4
예 3 60 160 3822 65.9 2.27 14.3
도 5는 일 실시예에 따른 박막 트랜지스터 기판을 채용하는 표시 장치의 순간 잔상을 나타낸 그래프이다. 도 5의 x축은 제3 버퍼층(BF3) 내의 불소 함량(at%)을 나타내며, y축은 표시 장치의 순간 잔상을 측정한 값(sec)을 나타낸다. 상기 표 1 및 도 5를 참조하면, 제3 버퍼층(BF3)은 제3 버퍼층(BF3) 성막 시 SiF4 및 SiH4를 이용하여 불소를 포함하는 플라즈마 생성 가스를 이용하여 진행될 수 있다. SiF4 및 SiH4의 유량비에 따라 제3 버퍼층(BF3) 내의 불소 함량을 제어할 수 있다.
제3 버퍼층(BF3) 내에 불소가 포함되지 않은 경우(예 1)에는 버퍼층(BF)과 반도체층(121) 간의 계면에서 트랩 밀도(trap density)가 제어되지 않으므로 표시 장치의 순간 잔상은 13.8sec로 나타났다.
이에 반해, 제3 버퍼층(BF3) 내의 불소 함량이 1.89at%인 경우(예 2)에는 제3 버퍼층(BF3) 내의 불소가 확산되어 제3 버퍼층(BF3)과 반도체층(121) 간의 계면에서의 트랩 밀도(trap density)가 감소되어, 표시 장치의 순간 잔상이 약 2.4sec 만큼 개선되었다.
한편, 제3 버퍼층(BF3) 내의 불소 함량이 2.27at%인 경우(예 3)에는 표시 장치의 순간 잔상이 14.3sec로 나타나 불소가 포함되지 않은 경우(예 1)에 비해 오히려 순간 잔상이 악화되었다. 이는 상술한 바와 같이 제3 버퍼층(BF3) 내의 불소 함량이 지나치게 증가함에 따라, 과량의 불소가 인접한 층까지 확산되고, 이로 인해 제3 버퍼층(BF3)과 반도체층(121) 간의 계면에서 트랩 밀도(trap density)가 증가하였기 때문인 것으로 추측된다.
상기한 실험 결과로부터 제3 버퍼층(BF3) 내의 불소 함량은 2at% 이하에서 조절되는 것이 바람직함을 알 수 있다.
몇몇 실시예에서, 제3 버퍼층(BF3) 뿐만 아니라, 제2 버퍼층(BF2)이나 제1 버퍼층(BF1)에도 불소가 더 포함될 수 있다. 제2 버퍼층(BF2)이나 제1 버퍼층(BF1)의 불소는 제조시에 의도적으로 추가된 것일 수도 있고, 제3 버퍼층(BF3)에 포함되었던 불소가 확산되어 제공된 것일 수도 있다. 제2 버퍼층(BF2)이나 제1 버퍼층(BF1)에 불소가 포함된 경우에도 이들의 불소 함량은 제3 버퍼층(BF3) 내의 불소 함량보다 작을 수 있다.
한편, 도면에서는 제1 버퍼층(BF1), 제2 버퍼층(BF2), 제3 버퍼층(BF3) 순으로 적층된 경우를 예시하였지만, 제1 버퍼층(BF1)과 제2 버퍼층(BF2)의 적층 순서가 바뀔 수 있으며, 제1 버퍼층(BF1)과 제2 버퍼층(BF2) 중 적어도 하나의 층이 생략되는 등 다양한 변형이 가능하다.
이하, 본 발명의 다른 실시예들에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 6은 다른 실시예에 따른 박막 트랜지스터 기판을 개략적으로 도시한 단면도이다.
도 6을 참조하면, 본 실시예에 버퍼층(BF_A)이 제1 버퍼층(BF1), 제2 버퍼층(BF2), 제3 버퍼층(BF3)을 포함하는 것은 도 4의 실시예와 동일하지만, 제3 버퍼층(BF3) 상에 제4 버퍼층(BF4)이 더 배치된다는 점에서 도 4의 실시예와 상이하다.
제4 버퍼층(BF4)의 일면은 제3 버퍼층(BF3)의 일면과 직접 접하고, 제4 버퍼층(BF4)의 타면은 반도체층(121)의 일면과 직접 접할 수 있다.
제4 버퍼층(BF4)은 무기 재료를 포함할 수 있다. 일 실시예에서, 제4 버퍼층(BF4)은 실리콘 산화막(SiOx) 일 수 있다. 예를 들어, 제4 버퍼층(BF4)이 실리콘 질화막(SiOx)으로 이루어지는 경우, 실리콘층 결정화 단계에서 실리콘 산화막(SiOx)의 잠열을 이용하여 결정화를 더욱 용이하게 할 수 있음은 앞서 설명한 바와 같다.
제4 버퍼층(BF4)은 제2 버퍼층(BF2)과 실질적으로 동일한 물질로 이루어질 수 있다. 제4 버퍼층(BF4) 내에는 미량의 불소가 포함될 수 있다. 제4 버퍼층(BF4) 내의 불소 함량은 제3 버퍼층(BF3) 내의 불소 함량보다는 작고, 제1 버퍼층(BF1) 및 제2 버퍼층(BF2) 내의 불소 함량보다는 클 수 있다. 제4 버퍼층(BF4) 내에 포함된 불소는 제3 버퍼층(BF3)으로부터 확산된 것일 수 있다. 제3 버퍼층(BF3) 내에 포함된 불소가 제4 버퍼층(BF4)으로 확산됨에 따라, 제4 버퍼층(BF4)과 반도체층(121) 간의 계면에서의 Si-H 결합 대신 보다 안정적인 Si-F 결합을 형성할 수 있다. 이에 따라, 트랩 밀도(trap density)가 감소되어 표시 장치의 순간 잔상 현상을 개선할 수 있음은 앞서 설명한 바와 동일하다.
또한, 제4 버퍼층(BF4)은 제3 버퍼층(BF3)과 반도체층(121) 사이에 샌드위치된 구조로 배치되므로, 제3 버퍼층(BF3) 내에 불소가 과량 포함되더라도 불소 과잉에 따른 버퍼층(BF)과 반도체층(121) 간의 계면에서의 결함을 방지할 수 있다.
더욱 구체적으로 설명하면, 제3 버퍼층(BF3) 내에 불소가 과량 포함되는 경우, 앞서 설명한 바와 같이 불산(HF) 등의 부산물이 생성될 수 있으며, 이로 인해 표시 장치의 순간 잔상 등 표시 품질 저하를 유발할 수 있다. 본 실시예에 따라 제4 버퍼층(BF4)이 제3 버퍼층(BF3)과 반도체층(121) 사이에 배치되는 경우, 제4 버퍼층(BF4)이 제3 버퍼층(BF3)으로부터 반도체층(121)으로 불소가 과잉 확산되는 것을 방지할 수 있다. 이에 따라, 제4 버퍼층(BF4)과 반도체층(121) 간의 계면에서의 트랩 밀도(trap density)를 제어할 수 있게 되는 바, 불소 과잉에 따른 버퍼층(BF)과 반도체층(121) 간의 계면 결함을 더욱 효과적으로 방지할 수 있다.
제4 버퍼층(BF4)의 두께는 제3 버퍼층(BF3) 내의 불소 함량에 따라 조절될 수 있다. 제4 버퍼층(BF4)의 두께는 제3 버퍼층(BF3) 내의 불소 함량이 커질수록 두껍게 형성하는 것이 바람직하다. 일 실시예에서, 제4 버퍼층(BF4)은 제2 버퍼층(BF2)의 두께와 동일하거나, 제2 버퍼층(BF2)보다 얇게 형성될 수 있다.
도 7은 또 다른 실시예에 따른 박막 트랜지스터 기판을 개략적으로 도시한 단면도이다.
도 7을 참조하면, 기판(SUB) 상에 제1 버퍼층(BF1)이 배치되고, 제1 버퍼층(BF1) 상에 불소를 포함하는 제5 버퍼층(BF5)이 배치되고, 제5 버퍼층(BF5) 상에는 반도체층(121)이 배치될 수 있다. 제5 버퍼층(BF5)의 일면은 제1 버퍼층(BF1)의 일면과 직접 접하고, 제5 버퍼층(BF5)의 타면은 반도체층(121)의 일면과 직접 접할 수 있다.
도 7의 제5 버퍼층(BF5)은 불소 농도가 기판(SUB)으로부터 반도체층(121)을 향하는 두께 방향에 따른 수직 높이에 따라 달라질 수 있음을 예시한다. 더욱 구체적으로 설명하면, 제5 버퍼층(BF5)의 불소 농도는 제5 버퍼층(BF5)의 중심으로 갈수록 증가하는 농도 구배(gradient)를 가질 수 있다. 기판(SUB)으로부터 동일한 높이에서의 제5 버퍼층(BF5) 내의 불소 농도는 일정할 수 있다.
일 실시예에서, 제5 버퍼층(BF5) 내의 불소 농도는 제5 버퍼층(BF5)의 중심에서 최대일 수 있으며, 중심에서 기판(SUB) 또는 반도체층(121)을 향해 두께 방향으로 멀어질수록 점점 감소할 수 있다. 제5 버퍼층(BF5) 내의 불소 농도는 제5 버퍼층(BF5)의 중심을 기준으로 대칭적으로 형성될 수 있으나, 반도체층(121) 측의 불소 농도가 기판(SUB) 측의 불소 농도보다 클 수 있다.
상술한 바와 같이 제5 버퍼층(BF5) 내의 불소 농도가 중심으로 갈수록 증가하는 농도 구배를 가질 경우, 제5 버퍼층(BF5) 내에서의 불소 확산이 더욱 용이할 수 있다. 이에 따라, 제5 버퍼층(BF5)과 반도체층(121) 간의 계면에서의 트랩 밀도(trap density)가 더욱 효과적으로 제어될 수 있으며, 표시 장치의 순간 잔상 현상이 더욱 개선될 수 있다.
아울러, 제5 버퍼층(BF5) 중심으로부터 불소가 확산됨에 따라, 제5 버퍼층(BF5)과 반도체층(121) 간의 계면에 과량의 불소가 도달하는 것을 방지할 수 있다.
또한, 본 실시예의 버퍼층(BF_B)이 다른 실시예들에 따른 버퍼층(BF, BF_A)과 실질적으로 동일한 두께를 가지더라도, 제5 버퍼층(BF5)의 불소 농도는 제5 버퍼층(BF5) 성막시 불소 가스의 농도를 조절하여 연속 공정에 의해 형성할 수 있다. 이에 따라, 공정을 보다 단순화할 수 있으며 경제성을 확보할 수 있다.
계속해서, 상술한 바와 같은 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대해 설명한다. 다양한 실시예에 따른 박막 트랜지스터 기판들 중에서, 도 4의 버퍼층을 채용하는 박막 트랜지스터 기판을 제조하는 방법을 예로 하여 설명하기로 한다. 도 3 및 도 4와 실질적으로 동일한 구성요소에 대해서는 동일한 부호로 나타내고 자세한 부호를 생략한다.
도 8은 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 공정 단계를 나타내는 순서도이다. 도 9 내지 도 14는 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 공정 단계별 단면도들이다.
도 8을 참조하면, 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 기판(SUB)을 준비하고 기판(SUB) 상에 제1 버퍼층(BF1) 및 제2 버퍼층(BF2)을 형성하는 단계(S1), 제2 버퍼층(BF2) 상에 불소를 포함하는 제3 버퍼층(BF3)을 형성하는 단계(S2), 제3 버퍼층(BF3) 상에 비정질 실리콘층(121A)을 형성하는 단계(S3), 비정질 실리콘층(121A)을 다결정 실리콘층(121P)으로 결정화하는 단계(S4), 다결정 실리콘층(121P)을 패터닝하여 반도체층(121)을 형성하는 단계(S5), 반도체층(121) 상에 게이트 절연막(130) 등을 형성하는 단계(S6)를 포함할 수 있다.
도 8 및 도 9을 참조하면, 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 기판(SUB)을 준비하고, 기판(SUB) 상에 제1 버퍼층(BF1) 및 제2 버퍼층(BF2)을 형성한다(S1). 제1 버퍼층(BF1) 및 제2 버퍼층(BF2)은 예를 들어, 플라즈마 화학 기상 증착법(PECVD)에 의해 형성될 수 있으며, 사용되는 가스의 비율에 따라 제1 버퍼층(BF1) 및 제2 버퍼층(BF2)의 특성을 조절할 수 있다. 제1 버퍼층(BF1)은 실리콘 질화막(SiNx), 제2 버퍼층(BF2)은 실리콘 산화막(SiOx)으로 형성한다.
이어서, 도 8 및 도 10를 참조하면, 제2 버퍼층(BF2) 상에 불소를 포함하는 제3 버퍼층(BF3)을 형성한다(S2). 제3 버퍼층(BF3)은 예를 들어, SiOF 및 SiNF에서 선택된 무기막일 수 있으며, 플라즈마 화학 기상 증착법(PECVD)에 의해 형성될 수 있다. 일 실시예에서, 제3 버퍼층(BF3)은 SiOx 막 내에 불소 도핑(Fluorine doping) 가스를 주입하여 SiOF 층으로 형성할 수 있다.
더욱 구체적으로 설명하면, 불소 주입 단계는 PECVD 장비에서 SiF4 및 SiH4를 이용하여 불소를 포함하는 플라즈마 생성 가스를 이용하여 진행될 수 있다. SiF4 및 SiH4의 유량비에 따라 제3 버퍼층(BF3) 내의 불소 함량을 제어할 수 있다.
일 실시예에서, 제2 버퍼층(BF2)이 실리콘 산화막(SiOx)이고, 제3 버퍼층(BF3)이 SiOF인 경우 제2 버퍼층(BF2)을 성막한 이후 플라즈마 가스 내의 SiF4의 유량만을 조절하여 연속적으로 제3 버퍼층(BF3)인 SiOF층을 성막할 수 있다. 제2 버퍼층(BF2) 및 제3 버퍼층(BF3)의 연속적인 성막이 가능함에 따라 공정 단계를 보다 단순화할 수 있으며, 이에 따라 경제성을 확보할 수 있다.
이어서, 도 8 및 도 11을 참조하면, 제3 버퍼층(BF3) 상에 비정질 실리콘층(121A)을 형성한다(S3). 비정질 실리콘층(121A)은 PECVD(plasma enhanced chemical vapor deposition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등 다양한 증착 방법에 의해 형성될 수 있다.
이어서, 도 8 및 도 12를 참조하면, 비정질 실리콘층(121A)을 다결정 실리콘층(121P)으로 결정화한다(S4). 저온 열처리 공정 중 레이저 어닐링(Laser Annealing)은 피조사면에 한하여 열처리가 이루어지므로 박막 트랜지스터의 반도체 박막을 제조하는데 유용하다. 특히 고 에너지 밀도의 엑시머 레이저(Eximer Laser)를 비정질 실리콘 박막에 조사함으로써, 이를 용융 및 결정화시켜 저온 다결정 실리콘(LTPS) 박막을 얻는다. 엑시머 레이저(Eximer Laser) 조사에 의해 비정질 실리콘 박막이 액체 상태로 용융된 후 고체로 고상화될 때 실리콘 원자들이 우수한 결정성을 갖는 그레인 형태로 재배열되기 때문에 엑시머 레이저(Eximer Laser)를 이용하여 제작된 저온 다결정 실리콘(LTPS) 박막의 전기적 특성은 일반적인 열처리 방법으로 제작된 다결정 실리콘 박막보다 우수하다. 다만, 엑시머 레이저 어닐링(Eximer Laser Annealing) 처리는 약 300℃ 내지 600℃에서 진행될 수 있으며, 레이저의 열로 인해 반도체층(121) 하부에 배치되는 기판(SUB)의 변형이 초래될 수 있으며, 반도체층(121)과 접하는 버퍼층(BF)과의 계면에서 전하 트래핑(charge trapping)이 발생할 수 있다.
본 실시예의 경우, 제3 버퍼층(BF3)이 불소를 포함하고, 엑시머 레이저(Eximer Laser)의 열에 의해 제3 버퍼층(BF3) 내의 불소의 확산이 더욱 촉진되어, 제3 버퍼층(BF3)과 비정질 실리콘층(121A)의 계면 측에 불소의 분포가 더욱 집중될 수 있다. 이에 따라. 제3 버퍼층(BF3)과 비정질 실리콘층(121A) 간의 계면에서의 Si-H 결합 대신 Si-F 결합이 형성될 수 있다. 즉, 상대적으로 약한 Si-H 결합이 보다 안정적인 Si-F 결합으로 치환됨에 따라, 제3 버퍼층(BF3)과 비정질 실리콘층(121A) 간의 계면에서의 트랩 사이트(trap site)가 감소될 수 있다.
또한, 계면 상에 존재하는 댕글링 본드(dangling bond)와 불소 이온과의 결합을 통해 캐리어(carrier)의 이동을 방해하는 트랩 사이트(trap site)가 감소하게 되어 전자 이동도가 향상될 수 있다. 즉, 제3 버퍼층(BF3)과 비정질 실리콘층(121A)의 계면에서의 약한 결합(weak bond) 및 댕글링 본드(dangling bond)가 감소하게 되어, 계면 상의 트랩 밀도(trap density)가 감소하므로 표시 장치의 순간 잔상 현상이 개선될 수 있다.
이어서, 도 8 및 도 13을 참조하면, 다결정 실리콘층(121P)을 패터닝하여 반도체층(121)을 형성한다(S5). 패터닝 공정으로는 포토리소그래피(photolithography) 공정 등의 멤스(microelectrochemical system, MEMS)에 의할 수 있다.
이어서, 도 8 및 도 14를 참조하면, 반도체층(121) 상에 게이트 절연막(130) 등을 형성한다(S6).
도 14에서 도시하지 않았지만, 게이트 절연막(130) 상에 게이트 전극(122), 층간 절연막(140), 소스 전극(123), 드레인 전극(124), 패시베이션막(150), 평탄화막(160) 및 발광 소자(170), 화소 정의막(180) 등을 더 형성하여 도 3과 같은 표시 장치가 완성된다.
이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 표시 장치
SUB: 기판
BF: 버퍼층
120: 박막 트랜지스터
130: 게이트 절연막
140: 층간 절연막
150: 패시베이션막
160: 평탄화막
170: 제1 전극
180: 화소 정의막

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 버퍼층; 및
    상기 버퍼층 상에 배치된 박막 트랜지스터를 포함하되,
    상기 버퍼층은 상기 기판의 일면에 배치된 제1 무기 버퍼층, 및 상기 제1 무기 버퍼층 상에 배치되고, 0.5at% 내지 2at%의 불소를 함유하는 무기 불소 버퍼층을 포함하고,
    상기 박막 트랜지스터는 상기 무기 불소 버퍼층 상에 배치된 반도체층을 포함하는 박막 트랜지스터 기판.
  2. 제1 항에 있어서,
    상기 제1 무기 버퍼층은 실리콘 질화막을 포함하는 박막 트랜지스터 기판.
  3. 제2 항에 있어서,
    상기 버퍼층은 제1 무기 버퍼층과 상기 무기 불소 버퍼층 사이에 개재되고, 실리콘 산화막을 포함하는 제2 무기 버퍼층을 더 포함하는 박막 트랜지스터 기판.
  4. 제3 항에 있어서,
    상기 버퍼층은 상기 무기 불소 버퍼층과 상기 반도체층 사이에 개재되고, 실리콘 산화막을 포함하는 제3 무기 버퍼층을 더 포함하는 박막 트랜지스터 기판.
  5. 제4 항에 있어서,
    상기 제3 무기 버퍼층은 상기 제2 무기 버퍼층보다 두께가 얇은 박막 트랜지스터 기판.
  6. 제3 항에 있어서,
    상기 제1 무기 버퍼층 및 상기 제2 무기 버퍼층 중 적어도 하나는 불소를 포함하되,
    상기 제1 무기 버퍼층과 상기 제2 무기 버퍼층에 함유된 불소의 함량은 상기 무기 불소 버퍼층의 함량보다 작은 박막 트랜지스터 기판.
  7. 제3 항에 있어서,
    상기 제1 무기 버퍼층은 상기 기판의 일면 상에 직접 배치되고,
    상기 반도체층은 상기 무기 불소 버퍼층의 일면 상에 직접 배치되는 박막 트랜지스터 기판.
  8. 제1 항에 있어서,
    상기 무기 불소 버퍼층 내부에서 상기 불소의 농도는 두께 방향 중앙부로부터 멀어질수록 작아지는 박막 트랜지스터 기판.
  9. 제1 항에 있어서,
    상기 무기 불소 버퍼층은 SiOF 또는 SiNF를 포함하는 박막 트랜지스터 기판.
  10. 제1 항에 있어서,
    상기 반도체층은 다결정 실리콘을 포함하는 박막 트랜지스터 기판.
  11. 제1 항에 있어서,
    상기 기판은 알칼리 금속 산화물 성분을 함유하는 유리를 포함하는 박막 트랜지스터 기판.
  12. 기판;
    상기 기판 상에 배치된 실리콘 질화막;
    상기 실리콘 질화막 상에 배치된 제1 실리콘 산화막;
    상기 제1 실리콘 산화막 상에 배치되고, 0.5at% 내지 2at%의 불소를 함유하는 불소 함유 무기막으로서, SiOF 또는 SiNF를 포함하는 불소 함유 무기막; 및
    상기 불소 함유 무기막 상에 배치된 실리콘막을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 실리콘막은 다결정 실리콘을 포함하고,
    상기 기판은 알칼리 금속 산화물 성분을 함유하는 유리를 포함하는 표시 장치.
  14. 제12 항에 있어서,
    상기 실리콘 질화막, 상기 제1 실리콘 산화막 및 상기 불소 함유 무기막 중 불소의 함량은 상기 불소 함유 무기막에서 최대인 표시 장치.
  15. 제12 항에 있어서,
    상기 불소 함유 무기막과 상기 실리콘막 사이에 배치된 제2 실리콘 산화막을 더 포함하는 표시 장치.
  16. 기판 상에 버퍼층을 형성하는 단계; 및
    상기 버퍼층 상에 반도체층을 형성하는 단계를 포함하되,
    상기 버퍼층을 형성하는 단계는
    상기 기판 상에 제1 무기 버퍼층을 형성하는 단계, 및
    상기 제1 무기 버퍼층 상에 0.5at% 내지 2at%의 불소를 함유하는 무기 불소 버퍼층을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  17. 제16 항에 있어서,
    상기 제1 무기 버퍼층은 실리콘 질화막을 포함하고,
    상기 버퍼층을 형성하는 단계는 상기 제1 무기 버퍼층 형성 단계와 상기 무기 불소 버퍼층 형성 단계 사이에 실리콘 산화막을 포함하는 제2 무기 버퍼층을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  18. 제17 항에 있어서,
    상기 무기 불소 버퍼층을 형성하는 단계는 SiF4 및 SiH4를 포함하는 반응 가스를 이용하여 성막하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  19. 제18 항에 있어서,
    상기 제2 무기 버퍼층을 형성하는 단계 및 상기 무기 불소 버퍼층을 형성하는 단계는 동일한 챔버에서 진행되는 박막 트랜지스터 기판의 제조 방법.
  20. 제16 항에 있어서,
    상기 반도체층을 형성하는 단계는 상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계, 및 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.

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