KR20200054874A - 단일 입／출력 셀 레이아웃을 위한 시스템, 방법 및 장치 - Google Patents

단일 입／출력 셀 레이아웃을 위한 시스템, 방법 및 장치 Download PDF

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에이알엠 리미티드
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Abstract

단일 유형의 I/O 셀로 형성된 I/O 링. 상기 I/O 셀은 높이 및 폭 치수가 실질적으로 동일한 실질적으로 정방형 형상을 갖는다. 각 I/O 셀에는 X 축과 Y 축을 가지고, 여기서 2개 이상의 I/O 셀은 2개의 I/O 셀 사이에 수직 버스를 공유하도록 매 교번 I/O 셀을 다른 축에 대해 플립핑함으로써 축 상에 인접하여 장착된다. 각각의 I/O 셀은 각각 지정된 파워 핀 영역 및 접지 핀 부분의 대략 절반이 되도록 치수가 정해진 파워 핀 부분 및 접지 핀 부분을 갖는다.

Description

단일 입／출력 셀 레이아웃을 위한 시스템, 방법 및 장치{SYSTEM, METHOD AND APPARATUS FOR A SINGLE INPUT/OUTPUT CELL LAYOUT}
본 발명은 단일 입／출력 셀 레이아웃을 위한 시스템, 방법 및 장치에 관한 것이다.
일반적으로, 입/출력("I/O", 또는 "IO") 패드 셀은 I/O 링 또는 패드 프레임이라고 하는 링 형태로 칩 에지 주변에 배치된다. I/O 셀은 와이어 본드 패키지 또는 플립 칩 패키지와 같은 패키지를 통해 칩 코어와 외부 보드 간의 인터페이스를 용이하게한다.
이들 I/O 셀은 주어진 패드 프레임에서 더 많은 수의 I/O 패드 셀을 수용하기 위해 더 짧은 에지 표면이 칩 에지를 향해 면하는 통상적으로 장방형(즉, 비교적 얇고 긴)이었다.
본 발명에 따르면, 단일 입／출력 셀 레이아웃을 위한 시스템, 방법 및 장치를 제공할 수 있다.
단일 유형의 I/O 셀로 형성된 I/O 링. 상기 I/O 셀은 높이 및 폭 치수가 실질적으로 동일한 실질적으로 정방형 형상을 갖는다. 각 I/O 셀에는 X 축과 Y 축을 가지고, 여기서 2개 이상의 I/O 셀은 2개의 I/O 셀 사이에 수직 버스를 공유하도록 모든 교번(alternate) I/O 셀을 다른 축 주위로 플립핑함으로써 축 상에 인접하게 장착된다. 각각의 I/O 셀은 각각 지정된 파워 핀 영역 및 접지 핀 부분의 대략 절반이 되도록 치수가 정해진 파워 핀 부분 및 접지 핀 부분을 갖는다.
첨부 도면은 시각적인 표현을 제공하며, 이는 다양한 대표적인 실시 예를 보다 완전하게 설명하는데 사용될 것이며, 개시된 대표적인 실시 예 및 그들의 고유한 이점을 더 잘 이해하기 위해 당업자에 의해 사용될 수 있다. 이들 도면에서, 유사한 참조 번호는 대응하는 엘리먼트를 식별한다.
도 1은 I/O 링 또는 패드 프레임을 도시한다.
도 2는 수평 폴리 배향을 갖는 I/O 셀 및 수직 폴리 배향을 갖는 I/O 셀을 사용하는 I/O 링을 도시한다.
도 3은 I/O 셀 및 I/O 링에서의 파워 버스 구조를 도시한다.
도 4는 본 발명의 일 실시 예에 따른 종횡비를 갖는 I/O 셀을 도시한다.
도 5는 I/O 링에서 단일 I/O 셀 유형을 사용하는 실시 예를 도시한다.
도 6은 I/O 링에서 파워 및 접지 레일 연속성을 갖는 단일 I/O 셀 유형의 실시 예를 도시한다.
도 7은 I/O 셀에서 LEF(라이브러리 교환 형식) 핀의 실시 예를 도시한다.
도 8은 I/O 셀에서 LEF 핀의 증분 스태그형 배치의 실시 예를 도시한다.
도 9a 및 9b는 각각 수직 폴리 배향을 갖는 I/O 셀 및 수평 폴리 배향을 갖는 I/O 셀을 도시한다.
도 10은 SOC(Silicon On Chip)를 가로 질러 단일 폴리 배향을 가져오는 SOC에서 수직 폴리 방향을 갖는 I/O 셀 및 수평 폴리 방향을 갖는 I/O 셀의 배치를 도시한다.
도 11은 SOC를 가로질러 단일 폴리 배향을 가져오는 SOC(silicon on chip)에서의 복수의 I/O 셀 배치를 도시한다.
도 12는 실질적으로 정방형 I/O 셀을 갖는 I/O 패드 셀 레이아웃 설계를 도시한다.
도 13은 실질적으로 정방형 I/O 셀을 갖는 I/O 셀 설계의 다른 실시 예를 도시한다.
도 14는 SOC를 가로질러 단일 폴리 방향을 가져오는 SOC의 모든 측면에서의 단일 설계의 단일 I/O 셀을 재사용하는 실시 예를 도시한다.
도 15는 SOC를 가로질러 단일 폴리 배향을 가져오는 SOC의 모든 측면에서의 단일 설계의 I/O 셀을 재사용하는 실시 예를 도시한다.
도 16은 인라인 본드 패드의 실시 예를 도시한다.
도 17a 및 17b는 각각 SOC의 인라인 본드 패드 우측 및 좌측의 실시 예를 도시한다.
도 18은 교번 I/O 셀이 자신의 Y 축에 대해 플립핑되는 실시 예를 도시한다.
도 19는 I/O 셀 및 본드 패드의 배치 좌표를 도시한다.
도 20은 플립-칩 하부 측 구현의 실시 예를 도시한다.
도 21은 플립 칩 우측 구현의 실시 예를 도시한다
도 22는 대략 동일한 높이 및 폭 치수를 갖는 I/O 셀의 실시 예를 도시한다.
도 23은 SOC를 가로 질러 단일 폴리 배향을 갖는 복합 I/O 링의 실시 예를 도시한다.
도 24는 2개의 인접한 I/O 셀들 사이에 공유 수직 버스를 갖는 I/O 링에서의 I/O 셀 배치를 도시한다.
도 25a 및 25b는 각각 증분 스태그형 코어 LEF 핀을 갖는 I/O 셀 및 I/O 셀을 도시한다.
도 26은 제1 셀의 에지가 I/O 셀의 Y 축을 따라 제2 셀의 에지와 접하는 I/O 셀을 도시한다.
도 27은 제1 셀의 에지가 I/O 셀의 X 축을 따라 제2 셀의 에지와 접하는 I/O 셀을 도시한다.
본 개시는 다수의 상이한 형태로 실시 예를 수용할 수 있지만, 도면에 도시되고, 본 개시가 설명된 원리의 예로서 고려되어야 하고, 도시되고 기술된 특정 실시 예로 한정하려는 의도는 아니라는 이해와 함께 본 명세서에서 특정 실시 예에서 상세히 설명될 것이다. 이하의 설명에서, 유사한 참조 번호는 도면의 여러 뷰에서 동일하거나 유사하거나 대응하는 부분을 설명하기 위해 사용된다.
본 문서에서, 제1 및 제2, 상부 및 하부 등과 같은 관계 용어는 그러한 엔티티들 또는 동작들 간의 실제 관계 또는 순서를 반드시 요구하거나 암시하지 않고 하나의 엔티티 또는 동작을 다른 엔티티 또는 동작과 구별하기 위해서만 사용될 수 있다. 용어 "comprise", "comprises", "comprising" 또는 이의 임의의 다른 변형은 비-배타적 포함을 커버하여, 엘리먼트의 목록을 포함하는 프로세스, 방법, 물품 또는 장치가 단지 이들 엘리먼트들을 포함할 뿐만이 아니라 그러한 프로세스, 방법, 물품 또는 장치에 명시적으로 열거되거나 고유하지 않은 다른 엘리먼트들을 포함할 수 있도록 한다. "comprises.. a"로 진행되는 엘리먼트는, 더 많은 제약 없이, 엘리먼트를 구비하는 프로세스, 방법, 물품 또는 장치에서 추가의 동일한 엘리먼트의 존재를 배제하지 않는다.
본 명세서 전체에 걸쳐 "일 실시 예", "특정 실시 예", "실시 예" 또는 유사한 용어에 대한 언급은 실시 예와 관련하여 기술된 특정 피처, 구조 또는 특성이 본 개시의 적어도 하나의 실시 예에 포함됨을 의미한다. 따라서, 본 명세서 전체에서 이러한 문구의 또는 다양한 위치에서의 출현이 반드시 모두 동일한 실시 예를 언급하는 것은 아니다. 또한, 피처, 구조 또는 특성은 제한 없이 하나 이상의 실시 예에서 임의의 적절한 방식으로 결합될 수 있다.
본원에 사용된 용어 "또는"은 임의의 하나 또는 임의의 조합을 포함하거나 의미하는 것으로 해석되어야 한다. 따라서, "A, B 또는 C"는 "다음 중 임의의 것을 의미한다: A; B; C; A 및 B; A 및 C; B 및 C; A, B 및 C". 이 정의에 대한 예외는 엘리먼트, 기능, 단계 또는 동작의 조합이 본질적으로 상호 배타적일 때만 발생한다.
설명의 간략화 및 명확성을 위해, 대응하거나 유사한 엘리먼트들을 나타내기 위해 도면들에서 참조 번호들이 반복될 수 있다. 여기에 설명된 실시 예들의 이해를 제공하기 위해 다수의 세부 사항들이 설명된다. 실시 예는 이러한 세부 사항 없이 실시될 수 있다. 다른 경우들에서, 공지된 방법들, 프로시저들 및 컴포넌트들은 설명된 실시 예들을 모호하게 하는 것을 피하기 위해 상세히 설명되지 않았다. 설명은 여기에 설명된 실시 예들의 범위로 제한되는 것으로 간주되지 않아야 한다.
본원에 사용된 "모듈"은 하드웨어 또는 소프트웨어, 또는 하드웨어 및 소프트웨어의 조합을 포함할 수 있는 프로그램 또는 장치의 컴포넌트 또는 부분을 설명한다. 소프트웨어를 포함하는 모듈에서, 소프트웨어는 하나 이상의 루틴 또는 서브 루틴을 포함할 수 있다. 하나 이상의 모듈이 프로그램 및/또는 장치를 구성할 수 있다.
도 1은 칩 상에 장착될 수 있는 I/O 링을 형성하도록 구성된 I/O 패드 셀을 도시한다(집합적으로 100). 실시 예(100)는 4개의 에지(104, 106, 108, 및 110)를 갖는 칩(102)상의 I/O 링을 포함한다. 이들 에지들(104, 106, 108 및 110)은 예시 목적으로 각각 상부, 좌측, 하부 및 우측으로 도시되어있다. 칩(102) 상의 I/O 링의 임의의 배향은 본 개시의 실시 예이다. I/O 셀(114, 124, 118 및 116)은 측면(104, 106, 108 및 110)에 각각 장착된다. I/O 셀(124)은 I/O 핀(126)을 나타내고 I/O 셀(118)은 더 짧은 에지(120) 및 더 긴 에지(122)를 나타낸다. I/O 셀(105) 및 I/O 셀(109)은 수평이다. I/O 셀(107) 및 I/O 셀(111)은 수직이다.
또한, 도 1에서 알 수 있는 바와 같이. 좌측 에지(106) 상의 I/O 셀(124) 및 우측 에지(110) 상의 I/O 셀(116)은 각각, 게이트 폴리 배향이 단일 공통 방향으로 제한되지 않는, 즉, 트랜지스터가 동일한 칩 상에 수직 게이트 폴리 뿐만 아니라 수평 게이트 폴리를 모두 가질 수 있는, 상부 에지(104) 및 하부 에지(108) 상에 배치된 동일한 I/O 셀(114 및 118)에 직각으로 배향된다.
28nm(나노 미터) 미만의 깊은 서브 미크론 기술은 칩을 가로 질러 단일 공통 폴리 방향으로 제한된다. 얇은 트랜지스터의 게이트 폴리뿐만 아니라, 두꺼운 트랜지스터, 폴리 레지스터, 폴리 바운드 다이오드 등과 같은 다른 디바이스들도 FinFet 기술에서 단일 공통 방향으로 제한된다. 동일한 IO 패드 셀을 칩의 반대 측면에 사용할 수 있지만, 기술이 단일 공통 폴리 방향으로 제한되는 경우 칩의 인접한 면에 수직으로 배향하거나 그 위에서 재사용할 수 없다.
도 2는 수평 폴리 배향을 갖는 I/O 셀 및 수직 폴리 배향을 갖는 IO 셀을 사용하는 칩(202) 상의 I/O 패드 링의 실시 예(200)를 도시한다. 공통 폴리 방향의 제한으로 인해 I/O 셀 레이아웃 내에서 수직 폴리 방향으로 동일한 회로에 대해 I/O 패드 셀 레이아웃(I/O CELL HORIZONTAL)의 별도 버전을 설계하려는 요구가 생겨, 이 I/O 셀이 수직 방향으로 인접한 면에 배치되면 그것이 칩에서 공통 폴리 방향을 생성하도록 한다.
도 2에 도시된 실시 예(200)는 4개의 에지(204)(상부), 206(좌측), 208(하부) 및 210(우측)을 갖는 칩(202)을 포함할 수 있는 I/O 링을 포함한다. 칩 및/또는 I/O 링(202)의 임의의 배향은 본 개시의 실시 예이다. I/O 셀(214, 224, 218 및 216)은 측면(204, 206, 208 및 210)에 각각 장착된다. I/O 셀(224)은 I/O 핀(226)을 나타내고 I/O 셀(218)은 더 짧은 에지(220) 및 더 긴 에지(222)를 나타낸다. I/O 셀(205) 및 I/O 셀(209)은 수평 폴리 배향을 갖는다. I/O 셀(207) 및 I/O 셀(211)은 수직 폴리 배향을 갖는다.
또한, 도 2에서 알 수 있는 바와 같이. 좌측 에지(206) 상의 I/O 셀(224) 및 우측 에지(210) 상의 I/O 셀(216)은 각각 칩(202)의 상부 에지(204) 및 하부 에지(208) 상에 배치된 유사한 I/O 셀(214 및 218)에 직각으로 배향된다. I/O 셀(209) 및 IO 셀(205)은 수직으로 배향되고 배치되어 폴리 방향이 SOC를 가로질러 공통이 되도록 한다.
도 3은 I/O 링(302)에서의 파워 버스 구조의 실시 예(300)를 도시한다.
도 3은 4개의 에지(304)(상부), 306(좌측), 308(하부) 및 310(우측)을 갖는 칩 및 I/O 링(302)을 포함한다. I/O 셀(314, 324, 318 및 316)은 측면(304, 306, 308 및 310)에 각각 장착된다. I/O 셀(324)은 I/O 핀(326)을 도시한다. I/O 셀(305) 및 I/O 셀(309)은 수직이고 폴리 방향이 칩을 가로 질러 공통이 되도록 배치된다. I/O 셀(307) 및 I/O 셀(311)은 수직 폴리 배향을 갖는다.
또한, 도 3에서 알 수 있는 바와 같이, 파워 버스(335)는 I/O 링(302) 전체에 걸쳐 동일한 층에서 연속적이다. 좌측 에지(306) 상의 I/O 셀(324) 및 우측 에지(310) 상의 I/O 셀(316)은 직교 배향된다.
직교 배향(I/O CELL HORIZONTAL)은 다양한 성능 메트릭에서 비 수직 배향 셀(I/O CELL VERTICAL)과 일치하지 않을 수 있다. 고속 I/O 셀의 경우, 칩의 방향 및 배치 위치에 관계없이 이러한 I/O 셀의 레이아웃 종속 효과를 가능한 한 가깝게 매칭시키는 것이 유용하다. 이 두 셀은 독립적으로 설계된 레이아웃이므로, 동일한 회로에서 상이한 레이아웃 효과가 다르게 작동하여, 실리콘의 성능 차이가 발생한다. 일부 경우에, 수직 I/O 셀 크기가 수평 I/O 셀 높이와 다르다.
도 4는 본 발명의 일 실시 예에 따른 종횡비를 갖는 I/O 셀(400)을 도시한다. I/O 셀(400)은 폭 치수(420) 및 높이 치수(422)를 갖는다. I/O 셀(400)은 파워 핀 영역(432) 및 접지 핀 영역(434)을 갖는다. 수평 층 파워 레일(436) 및 수직 층 파워 레일(438)도 도시되어있다.
I/O 셀(400)은 폭 치수(420)가 높이 치수(422)와 크기가 대략 동일하다는 것을 도시한다. 대략 1:1의 종횡비는 I/O 셀(400)의 형상이 실질적으로 정방형임을 나타낸다.
종래의 I/O 셀은 전형적으로 대략 100 마이크로 미터의 높이 및 대략 25 마이크로 미터의 폭을 갖는다. 따라서, 종래의 I/O 셀은 전형적으로 폭 치수의 4배인 높이 치수를 갖는다. 이 4:1(높이 대 폭) 종횡비는 종래의 I/O 셀이 실질적으로 장방형이 되도록한다.
본 개시는 실질적으로 정방형인 I/O 셀(400)을 기술한다. 본 명세서에 개시된 바와 같이, I/O 셀(400)의 전형적인 치수는 대략 50 마이크로 미터의 높이 및 대략 50 마이크로 미터의 폭이다. 달리 말하면, 기술된 I/O 셀(400)은 종래의 I/O 셀의 높이 치수의 대략 1/2인 높이 치수(422) 및 종래의 I/O 셀의 폭 치수의 대략 2배인 폭 치수(420)를 갖는다.
I/O 셀(400)은 파워 핀(432) 및 접지 핀(434)이 종래의 I/O 셀의 대응하는 영역의 대략 절반인 영역을 갖도록 치수로 되는 것을 도시한다.
따라서, 파워 핀 폭(432)은 지정된 파워 핀 폭의 대략 1/2이고 접지 핀 폭(434)은 지정된 파워 접지 핀 폭의 대략 절반이다. 통상적인 파워 핀 폭은 일반적으로 약 10 제곱 마이크로 미터 폭이다. I/O 셀(400)의 파워 핀 폭(432)은 면적이 대략 5 제곱 마이크로 미터이다.
종래의 접지 핀 폭은 전형적으로 대략 10 제곱 마이크로 미터 폭이다. I/O 셀(400)의 접지 핀 폭(434)은 면적이 대략 5 제곱 마이크로 미터이다.
I/O 셀(400)에 대해 개시된 설계를 이용하는 것은, 실질적으로 정방형 I/O 셀이 실질적으로 동일한 높이 및 폭 치수를 가지기 때문에, 플립 칩 설계에서 I/O 패드 셀 배치가 실질적으로 더 이상 칩 에지의 주변에 제한되지 않음을 의미한다. 실제로, 플립 칩 I/O 패드 셀은 코어 영역을 포함하여 칩의 어느 곳에나 배치될 수 있다. 다수의 경우, 플립 칩 I/O 패드 셀을 I/O 셀이 연결된 범프에 가깝게 배치하여 RDL(재분배 계층) 라우팅 길이를 최소화하도록 하는 것이 추천된다. 범프 피치는 2개의 범프 사이에 갈 수 있는 IO 셀의 수를 제한한다.
개시된 I/O 셀은 와이어 본드 또는 플립 칩 패키지와 호환 가능하다.
개시된 I/O 셀(400)은 넓고(뚱뚱한) 덜 키가 큰(짧은) I/O 패드 셀의, 바람직하게는 정방형 치수이지만, 반드시 정확하게 정방형일 필요는 없는 파워 버스 구조 및 종횡비의 변화를 가져온다. 실제로, 단지 폭 치수를 증가시키고 높이 치수를 감소시키는 것은 성능 향상 및 바람직한 특성을 가져올 것이다.
I/O 셀(400)의 파워 및 접지 레일(PG)((436)(수평) 및 438(수직))이 배치되어 I/O 셀을 수평으로 적층할 때 I/O 링에서 파워를 계속하는 수평 PG 레일에 대해 하나의 층(436)이 배열되고, 다른 층(438)은 I/O 셀을 수직으로 적층할 때 I/O 링에서 파워를 계속하는 수직 PG 레일로서 배열된다. 이 설계는 별도의 버전의 I/O 패드 셀(IO CELL HORIZONTAL)을 제거하고 칩 에지의 모든 측면에서 동일한 I/O 패드 셀을 재사용하는 것을 용이하게 한다.
정방형 크기의 PAD 핀(430)은 셀(400)의 중간에 제공되고 PG 핀(432, 434)은 I/O 셀(400)의 대향하는 코너 중 하나에 제공된다. 각각의 PG 핀(432, 434)은 종래의 PG 핀의 핀 폭의 대략 절반을 가진다. 바로 다음의 I/O 셀이 적층하고 맞닿게 하면서 I/O 링의 방향을 따라 플립될 때, 동일한 PG 핀(432, 434)이 공유되고 전폭 PG 핀을 형성한다. PAD 핀(430) 및 PG 핀(432, 434)은, 범프와 같은, SOC(system on chip)에서 I/O 연결로의 연결을 위해 예약된 RDL 계층을 사용하여 모든 방향에서 액세스할 수 있다.
I/O 패드 셀 내의 PG 핀이 RDL 층과 연결될 때, 이는 SSO(동시 스위치 출력) 및 ESD(정전기 방전) 견고성을 향상시킨다. RDL 층의 PG 핀 수는 칩에서 플립 및 접하기(abut) 방법을 사용하여 최적화되어 칩 상의 시스템(SOC)에서 RDL 라우팅 혼잡을 감소시킨다.
도 5는 단일 I/O 셀 유형을 사용하는 실시 예(500)를 도시한다. 칩 상에 장착될 수 있는 I/O 패드 링(502)은 단일 I/O 셀 레이아웃 설계로 형성된다. 도 5에 도시된 바와 같이. I/O 링(502)은 각각 수직 레이아웃을 갖는 I/O 셀(514, 524, 518 및 516)을 사용한다.
I/O 링(502)은 4개의 에지(504)(상부), 506(좌측), 508(하부) 및 510(우측)을 갖는 칩을 포함할 수 있다. 칩 및/또는 I/O 링(502)의 임의의 배향은 본 개시의 실시 예이다. I/O 셀(514, 524, 518 및 516)은 측면(504, 506, 508 및 510)에 각각 장착된다. I/O 셀(505, 507, 509, 519 및 511)이 또한 도시되어있다. I/O 셀(519)은 I/O 셀(518)에 인접한다. 따라서, I/O 셀(519)은 I/O 셀(518)에 접하도록 자신의 Y 축에 대해 플립핑될 수 있다.
I/O 셀(505, 507, 509, 511, 514, 516, 518, 519 및 524) 각각은 수직이다. 따라서, I/O 링(502)은 단일 유형의 셀(즉, 수직 I/O 셀)로 구성된다. I/O 셀(518)은 PAD 핀(530)을 갖는다.
도 6은 파워 및 접지 레일 연속성을 갖는 단일 I/O 셀 유형의 실시 예(600)를 도시한다. 도 6에 도시된 바와 같이, I/O 링(602)은 수직 I/O 셀(605, 607, 609, 611, 616, 614, 618, 619 및 624)을 갖는다. 수평 PG 레일(636) 및 수직 PG 레일(638)이 또한 도시되어있다. 수평 PG 레일(636) 및 수직 PG 레일(638)은 단일 레이아웃 설계의 I/O 셀을 사용하여 I/O 링(602)을 통한 파워 연속성이 달성됨을 도시한다.
도 7은 I/O 셀(702)에서 LEF(라이브러리 교환 포맷) 핀의 실시 예(700)를 도시한다. IO 셀(702) 피처 및 기능은 코어 회로에 의해 구동되는 신호 핀(742(a)...(n))을 통해 제어된다(여기서, "n"은 임의의 적절한 수임). 이들 핀(일반적으로 742)은 코어 측을 향하고 단일 액세스 방향(740)을 갖는 I/O 셀 에지에 제공된다.
도 8은 I/O 셀에서 스태그형 LEF 핀의 실시 예(800)를 도시한다. IO 셀(802) 피처 및 기능은 코어 회로에 의해 구동되는 신호 핀(842(a)...(n))(여기서 "n"은 임의의 적절한 수임)을 통해 제어된다. 이들 핀(일반적으로 842)은 I/O 셀 에지에 제공되어 핀(842)에 대한 액세스는 3방향으로부터 달성되도록 한다.
도 8은 기존의 코어 LEF 핀 배치가 증분 스태그형 배치로 수정되어 이들 핀이 수직 및 수평 방향 모두에서 액세스 될 수 있음을 보여준다. I/O 셀에서 연관된 라우팅 채널이 제공되어 듀얼 행 I/O 설계를 위해 이러한 코어 LEF 핀에 액세스한다.
도 9a 및 9b는 각각 수직 I/O 셀(907) 및 수평 I/O 셀(905)을 도시한다. 도 9a는 수직 I/O 셀(907)이 수직 컴포넌트(947), 파워 레일(951), 접지 레일(961) 및 PAD 핀(955)을 갖는 것을 도시한다. I/O 셀(907)은 폭 치수(919) 및 높이 치수(921)를 갖는다.
도 9b는 수평 I/O 셀(905)이 수평 컴포넌트(945), 파워 레일(953), 접지 레일(963) 및 PAD 핀(957)을 갖는 것을 도시한다. I/O 셀(905)은 폭 치수(920) 및 높이 치수(922)를 갖는다.
도 10은 SOC(system on chip)를 가로 지르는 수직 폴리 배향을 가지는 SoC에서의 I/O 셀의 배치를 도시한다. 도 10에 도시된 바와 같이, 시스템(1000)은 SOC의 좌측 및 우측에 각각 배치된 수평 I/O 셀(1005(a) 및 1005(b))을 포함한다. I/O 셀(1005(a))은 90° 회전하고 I/O 셀(1005(b))은 270° 회전한다.
시스템(1000)은 또한 SoC의 상부 및 하부에 각각 배치된 수직 I/O 셀(1007(a) 및 1007(b))을 포함한다. I/O 셀(1007(a))은 자신의 X 축에 대해 플립핑된다.
도 11은 SoC 시스템(1100)을 가로 질러 수직 폴리 배향으로 된 복수의 I/O 셀을 포함하는 SoC 시스템(1100)을 도시한다. 시스템(1100)은 SoC의 우측에 배치된 수평 I/O 셀(1105(a)) 및 SoC의 좌측에 배치된 및 수평 I/O 셀(1105(b))을 포함한다. I/O 셀(1105(a))은 수평 I/O 셀(1125(a)...(n)을 포함한다(여기서 "n"은 임의의 적절한 수임). I/O 셀(1105(b))은 수평 I/O 셀(1115(a)...(n))을 포함한다(여기서, "n"은 임의의 적절한 수임). 수평 I/O 셀(1115 및 1125)이 회전된 후, SoC의 연관된 에지에 배치된다.
SoC 시스템(1100)은 또한 SoC의 하부 측면에 배치된 수직 I/O 셀(1107(a)) 및 SoC의 상부 측면에 배치된 수직 I/O 셀(1107(b))을 포함한다. I/O 셀(1107(a))은 수직 I/O 셀(1117(a)...(n))을 포함한다(여기서, "n"은 임의의 적절한 수임). I/O 셀(1107(b))은 수직 I/O 셀(1127(a)...(n))을 포함한다(여기서 "n"은 임의의 적절한 수임).
도 12는 실질적으로 정방형의 I/O 셀을 갖는 I/O 패드 셀 레이아웃 설계(1200)를 도시한다. 설계(1200)는 대략 50 마이크로 미터인 폭 치수(1220) 및 대략 50 마이크로 미터인 높이 치수를 포함한다. 수직 I/O 엘리먼트(1247), PAD(1255), 수평 파워 레일(1253), 수평 접지 레일(1263), 수직 파워 레일(1251) 및 수직 접지 레일(1261)도 도시되어있다. I/O 셀은 기존 셀보다 넓고 짧으며 다중 행 I/O 링을 지원한다.
도 13은 실질적으로 정방형 I/O 셀을 갖는 I/O 셀 설계(1300)의 다른 실시 예를 도시한다. I/O 셀(1300)은 파워 핀 치수(1332) 및 접지 핀 치수(1334)를 갖는다. 파워 핀 치수(1332) 및 접지 핀 치수(1334)는 각각 전형적인 핀 치수의 대략 절반의 치수이다. PAD(1355), 수평 파워 레일(1353), 수평 접지 레일(1373), 수직 파워 레일(1351) 및 수직 접지 레일(1361)도 도시되어있다. I/O 셀(1300)은 수평 파워 버스에 더하여 높이가 감소되고 수직 파워 버스로 폭이 상대적으로 증가하고 I/O 셀 내의 파워 및 접지를 위한 RDL 핀(공유)을 제공한다. 설계(1300)는 ESD(정전기 방전) 견고성과 SSO(동시 스위칭 노이즈)가 증가된 SoC의 단일 셀이다.
도 14는 SoC를 가로 질러 수직 폴리 방향으로 SOC의 모든 측면에서 단일 레이아웃 설계의 단일 I/O 셀을 재사용하는 실시 예(1400)를 도시한다. 도 14에 도시된 바와 같이, 수직 I/O 셀(1407(a), (b), (c) 및(d))은 각각 상부, 우측, 하부 및 좌측에 배치된다. 각각의 수직 I/O 셀(일반적으로 1407)은 연관된 수직 엘리먼트(일반적으로 1447) 및 PAD 부분(일반적으로 1455)을 갖는다. 따라서, I/O 셀은 SoC의 모든 측면에서 재사용되고 SoC를 가로 질러 수직 폴리 배향을 갖는다. I/O 셀(1407(a))은 자신의 X 축에 대해 플립핑된다.
도 15는 SoC를 가로 질러 수직 폴리 배향으로 SoC의 모든 측면에서 단일 레이아웃 설계의 I/O 셀을 재사용하는 실시 예(1500)를 도시한다. 도 15에 도시된 바와 같이, 수직 I/O 셀(1507(a), (b), (c) 및(d))은 각각 상부, 우측, 하부 및 좌측에 배치된다. 또한 I/O 셀(1507(e), (f), (g) 및(h))이 도시되어있다.
I/O 셀(1507(a))은 I/O 셀(1507(e))에 적층되거나 접한다. I/O 셀(1507(b))은 I/O 셀(1507(f))에 적층되거나 접한다. I/O 셀(1507(c))은 I/O 셀(1507(g))에 적층되거나 접한다. I/O 셀(1507(d))은 I/O 셀(1507(h))에 적층되거나 접한다.
따라서, I/O 셀(일반적으로 1507)은 SoC의 모든 측면에서 재사용되며 SoC를 가로 질러 수직 폴리 배향을 갖는다.
도 16은 인라인 본드 패드의 실시 예(1600)를 도시한다. 도 16에 도시된 바와 같이, I/O 셀들(1607(a), 1607(b) 및 1607(c))은 서로 인접한다. 각각의 I/O 셀(일반적으로 1607)은 연관된 수직 엘리먼트(1647), 수평 파워 레일(1651), 수직 파워 레일(1653), 수평 접지 레일(1661), 수직 접지 레일(1663) 및 본드 PAD 영역(1655)을 갖는다. 본드 PAD 영역(1655)은 인라인 피치 본드 패드이다. I/O 셀(1607)의 정렬은 수평 접지 레일과 수평 파워 레일이 정렬되었음을 나타낸다. 수직 파워 레일과 수직 접지 레일도 정렬된다.
도 17a 및 17b는 각각 SOC의 인라인 본드 패드 좌측 및 우측의 실시 예를 도시한다. 도 17a에 도시된 바와 같이, 수직 I/O 셀(1707(a) 및 1707(b))은 그들의 X 축에 대해 서로 인접한다. 대응하는 I/O 셀(1707(a) 및 1707(b))과 연관된 엘리먼트(1735(a) 및 1747(b))는 각각 I/O 셀이 수직이라는 것을 예시한다. PAD(1755(a) 및 1755(b))는 인라인 피치이거나 셀의 높이와 동일하다.
도 17b는 수직 I/O 셀(1707(c) 및 1707(d))이 자신들의 X 축에 대해 서로 인접하는 것을 도시한다. 대응하는 I/O 셀(1707(c) 및 1707(d))과 관련된 엘리먼트(1747(c) 및 1747(d))는 각각 I/O 셀이 수직이라는 것을 예시한다. 본드 PAD(1755(c) 및 1755(d))도 도시되어있다.
도 18은 교번 I/O 셀이 자신의 Y 축에 대해 플립핑되는 실시 예(1800)를 도시한다. I/O 셀(1807(b))은 자신의 Y 축에 대해 플립핑되어 I/O 셀(1807(b))이 I/O 셀(1807(a)) 및 I/O 셀(1807(c))에 대해 적층되도록 한다.
도 18에 도시된 바와 같이, I/O 셀(1807(a), 1807(b) 및 1807(c))은 서로 인접한다. 각각의 I/O 셀(일반적으로 1807)은 연관된 수직 엘리먼트(1818), 수평 파워 레일(1851), 수직 파워 레일(1853), 수평 접지 레일(1861), 수직 접지 레일(1863) 및 각각 대응하는 I/O 셀 1807((a), (b) 및(c))과 연관된 신호 본드 PAD 영역(1885(a), (b) 및(c))을 갖는다. 파워 본드 패드(1865) 및 접지 패드(1867)도 도시되어있다.
자신의 Y 축에 대해 I/O 셀(1807(b))을 플립핑한 후, I/O 셀(1807)의 정렬은 수평 접지 레일 및 수평 파워 레일이 정렬되었음을 나타낸다. 수직 파워 레일과 수직 접지 레일도 정렬된다. 파워 핀 영역(1832) 및 접지 핀 영역(1834)은 종래의 파워 핀 영역/접지 핀 영역 크기의 대략 절반이다. I/O 셀(1807(b))이 자신의 Y 축에 대해 플립핑된 후, I/O 셀(1807(b))은 I/O 셀(1807(a)) 및 I/O 셀(1807(c))에 대해 적층된다. 이러한 I/O 셀(1807(b))의 플립핑은 I/O 셀(1807(b))의 접지 핀(1834(b))을 I/O 셀(1807(a))의 접지 핀(1834(a))에 정렬시킨다. I/O 셀(1807(b))의 플립핑은 또한 I/O 셀(1807(b))의 파워 핀(1832(b))을 I/O 셀(1807(c))의 파워 핀(1832(c))과 정렬시킨다.
도 19의 레이아웃(1900)은 I/O 셀 및 본드 PADS의 배치 좌표를 도시한다. 도 19에 도시된 바와 같이, I/O 셀(1907)은 자신의 Y 축에 대해 플립핑되어 I/O 셀(1907)의 컴포넌트는 플립핑된 버전의 I/O 셀에 상응하도록 한다. I/O 셀(1907)은 수직 엘리먼트(1947), 수평 파워 레일(1951), 수직 파워 레일(1953), 수평 접지 레일(1961), 수직 접지 레일(1963) 및 신호 본드 PAD 영역(1955, 1965, 및 1967)을 갖는다. 파워 핀(1932) 및 접지 핀(1934) 또한 표시된다. 신호 본드 패드(1955)는 좌표(0,0)를 갖는 반면, 본드 패드(1965 및 1967)는 상대 좌표(-25(I/O 셀 폭의 절반), 0)) 및(+25(I/O 셀 폭의 절반), 0))를 갖는다.
도 20은 플립 칩 하부 구현의 실시 예(2000)를 도시한다. 도 20에 도시된 바와 같이, I/O 셀(2007(a), 2007(b) 및 2007(c))은 I/O 링의 일부를 형성한다. I/O 셀(2007(a))은 제1 I/O 셀이다. I/O 셀(2007(b))은 제2 셀(교번 I/O 셀)이다. I/O 셀(2007(c))은 제3 셀이다. I/O 셀(2007(b))은 자신의 Y 축에 대해 플립핑되었다. 제2 셀 I/O 셀(2007(b))은 제1 I/O 셀(2007(a))에 인접한다. 제3 I/O 셀(2007(c))은 제2 I/O 셀(2007(b))에 인접한다. 각각의 I/O 셀(일반적으로 2007)은 연관된 수직 엘리먼트(일반적으로 2047), 파워 핀 영역(일반적으로 2032) 및 접지 핀 영역(일반적으로 2034)을 갖는다.
파워 범프(2033(a))는 I/O 셀(2007(a))의 파워 핀 영역(2032(a))에 연결된다. 신호 범프(2075(a))는 I/O 셀(2007(a))의 패드에 연결된다. 접지 범프(2077(a))는 접지 핀(2034(a))에 결합된다.
I/O 셀(2007(b))은 자신의 Y 축에 대해 플립핑되고 I/O 셀(2007(a))과 접한다. I/O 셀 2007(b)의 수평 파워 레일은 I/O 셀(2007(a))의 수평 파워 레일과 정렬된다.
I/O 셀(2007(a)) 및 I/O 셀(2007(b))의 수평 접지 레일도 정렬된다.
I/O 셀(2007(c))의 파워 핀 영역(2032(c))은 I/O 셀(2007(b))의 파워 핀 영역(2032(b))과 정렬된다. I/O 셀(2007(a))의 접지 핀 영역(2034(a))은 I/O 셀(2007(b))의 접지 핀 영역(2034(b))과 정렬된다.
I/O 셀(2007(c))은 플립핑되지 않거나, I/O 셀(2007(a))에 대한 자신의 배향을 유지한다. 파워 범프(2033(c))는 I/O 셀(2007(c))의 파워 핀 영역(2032(c))에 연결된다. 신호 범프(2075(c))는 I/O 셀(2007(c))의 패드에 연결된다. 접지 범프(2077(c))는 접지 핀(2034(c))에 결합된다.
I/O 셀(2007(c))은 2007(a) 및 2007(b)에 대해, 자신의 Y 축에 대해 플립핑되고 자신의 Y 축을 따라 I/O 셀(2007(a))에 접하는 자신의 원래의 방향을 유지한다. I/O 셀(2007(a), 2007(b) 및 2007(c))은 각각 상술한 바와 같이 연관된 수직 파워 레일, 수직 접지 레일, 수평 파워 레일 및 수평 접지 레일을 갖는다.
도 21은 플립 칩 우측 구현(2100)의 실시 예를 도시한다. 도 21에 도시된 바와 같이, I/O 셀(2107(a)) 및 I/O 셀(2107(b))은 자신의 각각의 X 축을 따라 인접하고 있다. I/O 셀(2107(b))은 자신의 X 축에 대해 플립핑되고, 자신의 X 축을 따라 I/O 셀(2107(a))과 접한다. 2107(a)의 수직 접지 레일 및 수직 파워 레일은 2107(b)의 수직 접지 레일 및 수직 파워 레일과 정렬된다.
I/O 셀(2107(a))의 파워 핀 영역(2132(a))은 I/O 셀(2107(b))의 파워 핀 영역(2132(b))과 정렬된다. I/O 셀(2107(a))의 접지 핀 영역(2134(a))은 I/O 셀(2107(b))의 접지 핀 영역(2134(b))과 정렬된다.
파워 범프(2133(a))는 I/O 셀(2107(a))의 파워 핀 영역(2132(a))에 연결된다. 신호 범프(2175(a))는 I/O 셀(2107(a))의 패드에 연결된다. 접지 범프(2177(a))는 접지 핀(2134(a))에 결합된다.
신호 범프(2175(b))는 I/O 셀(2107(b))의 패드에 연결된다. 접지 범프(2177(b))는 접지 핀(2134(b))에 결합된다.
도 22는 대략 동일한 높이(2222) 및 폭(2220) 치수를 갖는 I/O 셀의 실시 예(2200)를 도시한다. I/O 셀(2200)은 파워 핀 치수(2232) 및 접지 핀 치수(2234)를 갖는다. 파워 핀 치수(2232) 및 접지 핀 치수(2234)는 각각 전형적인 핀 치수의 대략 절반의 치수이다. PAD(2255), 수평 파워 레일(2253), 수평 접지 레일(2263), 수직 파워 레일(2511) 및 수직 접지 레일(2611)도 도시되어있다.
도 23은 수직인 단일 폴리 방향을 갖는 복합 I/O 링(2300)의 실시 예를 도시한다. 복합 I/O 링(2300)은 서로 인접하는 2개 이상의 셀이다. I/O 링(2300)은 복수의 I/O 셀(2307(a)...(n))(여기서 "n"은 임의의 적절한 수)을 갖는다. I/O 셀(2307(b))의 파워 패드 영역(2332(b)) 및 I/O 셀(2307(c))의 파워 패드 영역(2332(c))이 정렬된다. I/O 셀(2307(c))의 접지 핀 영역(2334(c))은 I/O 셀(2307(d))의 접지 핀 영역(2334(d))과 정렬된다.
도 24는 2개의 I/O 셀 사이에서 공유 수직 버스를 갖는 I/O 링(2400)을 도시한다. I/O 링(2400)은 복수의 I/O 셀(2307(a)...(n))(여기서 "n"은 임의의 적절한 수임)을 갖는다. I/O 셀(2407(b))은 자신의 Y 축에 대해 플립핑되고 I/O 셀(2407(a))의 수직 버스가 공유 수직 버스(2480)에 의해 도시되는 것과 같이 I/O 셀(2407(b))과 공유되도록 I/O 셀(2407(a))과 접한다. X 축(2482) 및 Y 축(2484)도 도시되어있다.
도 25a 및 25b는 각각 I/O 셀 및 증분 스태그형 코어 LEF 핀을 갖는 I/O 셀을 도시한다. 도 25a에 도시된 I/O 셀(2507)은 본원에 개시된 다수의 컴포넌트를 포함하고, 그에 따라서, 이들 컴포넌트들은 도 25a와 관련하여 반복되지 않는다. 도 25b는 복수의 스태그형 LEF 핀(일반적으로 2542)을 갖는 I/O 셀을 도시한다. 스태그형 핀(2542)은 3개의 방향(2540(a)(상부), 2540(b)(우측) 및 2540(c)(좌측))으로부터 액세스된다.
도 26은 X 축(2814)을 따라, 제1 I/O 셀(2607(a))의 Y 축(2684)을 따라서 있는 에지가 제2 I/O 셀(2607(b))의 Y 축(2684)을 따라서 있는 에지에 접하는(2686) I/O 셀 실시 예(2600)를 도시한다.
도 27은 Y 축(2778)을 따라, 제1 I/O 셀(2707(a))의 X 축(2782)을 따라서 있는 에지가 제2 I/O 셀(2707(b))의 X 축(2782)을 따라서 있는 에지에 접하는(2780) 실시 예(2700)를 도시한다.
달리 언급되지 않는한, "제1" 및 "제2"와 같은 용어는 이러한 용어가 설명하는 엘리먼트들 사이를 임의로 구별하기 위해 사용된다. 따라서, 이들 용어는 반드시 그러한 엘리먼트의 시간적 또는 다른 우선순위를 나타내도록 의도된 것은 아니다.
당업자라면 이해할 수 있는 바와 같이, 본 발명은 시스템, 방법 또는 컴퓨터 프로그램 제품으로 구현될 수 있다. 따라서, 실시 예는 전체 하드웨어 실시 예, 전체 소프트웨어 실시 예(펌웨어, 상주 소프트웨어, 마이크로 코드 등을 포함) 또는 본 명세서에서 일반적으로 "회로", "모듈", 또는 "시스템"이라고 지칭될 수 있는 소프트웨어 및 하드웨어 측면을 결합한 실시 예의 형태를 취할 수 있다. 또한, 실시 예는 매체로 구현된 컴퓨터 사용 가능 프로그램 코드를 갖는 임의의 유형의 표현 매체로 구현된 컴퓨터 프로그램 제품의 형태를 취할 수 있다.
본 명세서에 제시된 장치, 시스템 및 방법론은 최신 기술의 진보를 제공한다는 것을 알 수 있다.

Claims (20)

  1. 각각의 I/O 셀은 단일 레이아웃 형태를 가지며, 각각의 I/O 셀은 제1 축 및 제2 축을 갖는 2개 이상의 I/O 셀;
    을 포함하고,
    각각의 I/O 셀은 지정된 파워 핀 영역의 절반으로 치수가 정해진 파워 핀 부분을 가지며;
    각각의 I/O 셀은 지정된 접지 핀 영역의 절반으로 치수가 정해진 접지 핀 부분을 가지며;
    상기 2개 이상의 I/O 셀은 2개의 I/O 셀 사이에서 버스를 공유하기 위해 상기 제2 축에 대해 하나 이상의 교번(alternate) I/O 셀을 플립핑함으로써 상기 제1 축에 인접하게 장착되는 것을 특징으로 하는 장치.
  2. 제1 항에 있어서, 상기 제1 축은 X 축이고 상기 제2 축은 Y 축인 것을 특징으로 하는 장치.
  3. 제1 항에 있어서, 상기 제1 축은 Y 축이고 상기 제2 축은 X 축인 것을 특징으로 하는 장치.
  4. 제1 항에 있어서, 각각의 I/O 셀은 대략 50 마이크로 미터의 제1 치수 및 대략 50 마이크로 미터의 제2 치수를 갖는 것을 특징으로 하는 장치.
  5. 제1 항에 있어서, 상기 단일 레이아웃 형태는 수평인 것을 특징으로 하는 장치.
  6. 제1 항에 있어서, 상기 단일 레이아웃 형태는 수직인 것을 특징으로 하는 장치.
  7. 제1 항에 있어서, 각각의 I/O 셀은 복수의 방향으로부터 복수의 코어 LEF 핀에 액세스할 수 있도록 복수의 코어 LEF 핀의 증분 스태거형 구성을 갖는 것을 특징으로 하는 장치.
  8. 제7 항에 있어서, 상기 복수의 방향은 3개의 방향인 것을 특징으로 하는 장치.
  9. 복합 I/O 링을 형성하는 방법으로서,
    하나의 버전의 I/O 셀 유형을 식별하는 단계;
    각각의 I/O 셀이 X 축 및 Y 축을 갖는, 원래의 I/O 셀 및 교번 I/O 셀을 포함하는 상기 I/O 셀 유형의 2개 이상의 I/O 셀의 제1 셀을 배열하는 단계;
    상기 교번 I/O 셀의 상기 X 축에 대해 하나 이상의 교번 I/O 셀을 플립핑하는 단계;
    상기 교번 I/O 셀의 상기 X 축 및 상기 원래 I/O 셀의 상기 X 축을 따라서 상기 교번 I/O 셀의 에지를 인접한 원래 I/O 셀의 에지에 인접시킴으로써 상기 교번 I/O 셀을 적층하는 단계;
    하나 이상의 상기 원래 I/O 셀 및 하나 이상의 교번 I/O 셀을 사용하여 복합 I/O 셀 구조를 생성하는 단계; 및
    상기 복합 I/O 셀 구조로부터 I/O 링을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 복합 I/O 링을 형성하는 방법.
  10. 제9 항에 있어서, 각각의 I/O 셀은 상기 I/O 셀 상의 지정된 영역의 약 50% 크기의 파워 핀을 이용하는 것을 특징으로 하는 복합 I/O 링을 형성하는 방법.
  11. 제9 항에 있어서, 각각의 I/O 셀은 상기 I/O 셀 상의 지정된 영역의 약 50% 크기의 접지 핀을 이용하는 것을 특징으로 하는 복합 I/O 링을 형성하는 방법.
  12. 제9 항에 있어서, 상기 원래 I/O 셀 및 상기 교번 I/O 셀은 정렬된 파워 레일을 갖는 것을 특징으로 하는 복합 I/O 링을 형성하는 방법.
  13. 제9 항에 있어서, 상기 I/O 셀의 각 핀은 상기 I/O 셀의 3개의 측면으로부터 액세스 가능한 것을 특징으로 하는 복합 I/O 링을 형성하는 방법.
  14. 제9 항에 있어서, 상기 I/O 셀 유형의 하나의 버전은 수평인 것을 특징으로 하는 복합 I/O 링을 형성하는 방법.
  15. 제9 항에 있어서, 상기 I/O 셀 유형의 하나의 버전은 수직인 것을 특징으로 하는 복합 I/O 링을 형성하는 방법.
  16. 각각의 I/O 셀은 단일 레이아웃 설계를 갖고, 각각의 I/O 셀은 제1 축 및 제2 축을 갖는 2개 이상의 I/O 셀;
    을 포함하고,
    각각의 I/O 셀은 지정된 파워 핀 영역의 절반으로 치수가 정해진 파워 핀 부분을 가지고;
    각각의 I/O 셀은 지정된 접지 핀 영역의 절반으로 치수가 정해진 접지 핀 부분을 가지며;
    상기 2개 이상의 I/O 셀은 2개의 I/O 셀 사이에서 버스를 공유하기 위해 상기 제2 축에 대해 하나 이상의 교번 I/O 셀을 플립핑함으로써 상기 제1 축에 인접하게 장착되는 것을 특징으로 하는 시스템.
  17. 제16 항에 있어서, 상기 2개 이상의 I/O 셀은 정렬된 파워 레일을 갖는 것을 특징으로 하는 시스템.
  18. 제16 항에 있어서, 상기 2개 이상의 I/O 셀은 정렬된 접지 레일을 갖는 것을 특징으로 하는 시스템.
  19. 제16 항에 있어서, 상기 I/O 셀의 각 핀은 상기 I/O 셀의 3개 측면으로부터 액세스 가능한 것을 특징으로 하는 시스템.
  20. 제19 항에 있어서, 상기 I/O 셀의 핀은 코어 LEF 핀인 것을 특징으로 하는 시스템.
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