KR20200033222A - 반도체 장치의 제조 방법 및 적층 시트 - Google Patents
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Abstract
점착 시트(12)와 경화성의 제1의 수지 조성물층(11)을 구비하는 적층 시트(1) 상에 전자 부품(2)을 재치하는 전자 부품 재치 공정, 경화성의 제2의 수지 조성물층(3)을 구비하는 봉지 시트를 적층하는 적층 공정, 제1의 수지 조성물층(11)이 경화되어 이루어지는 제1의 경화층(11＇), 제2의 수지 조성물층(3)이 경화되어 이루어지는 제2의 경화층(3＇), 및 제1의 경화층(11＇)과 제2의 경화층(3＇)에 의해 봉지된 전자 부품(2)을 구비하는 것과 함께, 점착 시트(12)가 박리되어 이루어지는 봉지체(4)를 얻는 경화 공정, 구멍(5)을 형성하는 구멍 형성 공정, 봉지체(4)를 디스미어 처리하는 디스미어 공정, 및 전극(6)을 형성하는 전극 형성 공정을 포함하는 반도체 장치의 제조 방법. 이러한 반도체 장치의 제조 방법은, 반도체 장치를 고집적화 및 고기능화할 수 있게 하는 것과 함께, 효율적이고 수율이 높은 방법에도 적용할 수 있다.
Description
본 발명은, 봉지된 전자 부품을 구비하는 반도체 장치의 제조 방법, 및 상기 제조방법에 사용될 수 있는 적층 시트에 관한 것이다.
종래, 반도체 장치의 제조 방법에서, 시트상으로 형성된 봉지재를 구비하는 봉지 시트를 이용하여, 반도체 칩의 전자 부품을 봉지하고, 반도체 패키지를 제조하는 것이 행해지고 있다.
예를 들면, 특허문헌 1에는, 지지체로서의 반도체 웨이퍼 상에 반도체 칩을 재치(載置)한 후, 상기 반도체 칩을 봉지용 시트로 봉지하는 방법이 개시되어 있다. 또한, 특허문헌 2에는, 배선 회로 기판 상에 반도체 칩을 재치한 후, 상기 반도체 칩을 시트상 수지 조성물로 봉지하는 방법이 개시되어 있다. 상술의 반도체 웨이퍼나 배선 회로 기판에는 미리 배선이 설치되어 있어, 상기 반도체 칩의 재치 시에는, 상기 반도체 칩에 존재하는 취출(取出) 전극과 상기 배선이 전기적으로 접속하도록 상술의 반도체 웨이퍼 또는 배선 회로 기판 상에 재치된다
최근, 반도체 장치의 고집적화 및 고기능화가 요구되고 있고, 예를 들면, 반도체 칩이 내장된 기판(칩 내장 기판) 등의 개발이 진행되고 있다. 그렇지만, 특허문헌 1 및 특허문헌 2에 개시되는 방법에 따라 얻어지는 반도체 패키지로는, 반도체 장치의 고집적화 및 고기능화의 요청에 충분히 응할 수 없다.
또한, 최근, 팬 아웃형 웨이퍼 레벨 패키지(FOWLP), 팬 아웃형 패널 레벨 패키지(FOPLP) 등의 개발도 진행되고 있다. 이러한 패키지의 제조 방법으로는, 복수의 반도체 칩을 봉지용 시트로 일괄 봉지한 후, 소정의 위치에서 분할하여 복수의 반도체 패키지가 얻어진다. 이것에 의해, 효율적이고 또한 수율이 높은 반도체 패키지를 생산할 수 있다. 이 때문에, 이러한 패키지의 제조 방법의 사용에 적절한 봉지 시트의 개발도 요구되고 있다.
본 발명은, 이러한 실상을 감안한 것으로, 반도체 장치를 고집적화 및 고기능화할 수 있게 하는 것과 함께, 효율적이고 수율이 높은 방법에도 적용할 수 있는 반도체 장치의 제조 방법, 및 상기 제조방법에 사용될 수 있는 적층 시트를 제공한다.
상기 목적을 달성하기 위해서, 제1의 본 발명은, 기재와 상기 기재의 한 면 측에 적층된 점착제층을 구비하는 점착 시트, 및 상기 점착 시트에서 상기 점착제층 측의 면에 적층된 경화성의 제1의 수지 조성물층을 구비하는 적층 시트에서 상기 제1의 수지 조성물층 측의 면 상에, 1개 또는 2개 이상의 전자 부품을 재치하는 전자 부품 재치 공정, 적어도 상기 전자 부품을 덮는 것과 함께, 상기 제1의 수지 조성물층에 접촉하도록, 적어도 경화성의 제2의 수지 조성물층을 구비하는 봉지 시트에서 상기 제2의 수지 조성물층을 적층하는 적층 공정, 상기 제1의 수지 조성물층이 경화되어 이루어지는 제1의 경화층, 상기 제2의 수지 조성물층이 경화되어 이루어지는 제2의 경화층, 및 상기 제1의 경화층과 상기 제2의 경화층에 의해 봉지된 상기 전자 부품을 구비하는 것과 함께, 상기 점착시트가 박리되어 이루어지는 봉지체를 얻는 경화 공정, 상기 제1의 경화층 및 상기 제2의 경화층의 적어도 한쪽을 관통하는 구멍으로서, 상기 전자 부품의 표면의 일부를 노출시키는 구멍을 형성하는 구멍 형성 공정, 상기 구멍이 형성된 상기 봉지체를 디스미어(Desmear) 처리하는 디스미어 공정, 및 상기 구멍을 통해서 상기 전자 부품에 전기적으로 접속된 전극을 형성하는 전극 형성 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다(발명 1).
상기 발명(발명 1)과 관련되는 반도체 장치의 제조 방법은, 상술한 공정을 포함하는 것으로, 전극 형성까지의 공정을, 매우 간단한 작업 내용으로, 효율적으로 행할 수 있다. 또한, 제1의 경화층 및 제2의 경화층의 적어도 한쪽에 구멍을 형성하고, 상기 구멍에 전극을 설치하기 때문에, 반도체 패키지의 소망한 측, 특히 양측에 전극을 형성할 수 있게 되고, 이것에 의해, 반도체 패키지의 3차원 실장도 용이하게 되고, 그 결과, 반도체 장치의 고집적화 및 고기능화가 용이하게 된다. 또한, 상기 제조 방법은, FOWLP나 FOPLP, 부품 내장 기판 등의 제조에도 적용할 수 있다. 특히, 상기 제조 방법은, 복수의 전자 부품을 일괄 봉지할 수 있기 때문에, 예를 들면, 후술하는 틀 형상 부재를 이용하여, 이 틀 형상 부재와 복수의 전자 부품을 일괄 봉지하는, 이른바 패널 레벨 패키지의 제조에 적용할 수 있다.
상기 발명(발명 1)에서는, 상기 제1의 수지 조성물층의 경화 및 상기 제2의 수지 조성물층의 경화를 동시에 행하고, 상기 점착 시트의 박리를, 상기 제1의 수지 조성물층 및 상기 제2의 수지 조성물층의 경화 후에 행하는 것이 바람직하다(발명 2).
상기 발명(발명 1, 2)에서, 상기 제1의 경화층 및 상기 제2의 경화층의 적어도 한쪽은 절연성을 나타내는 것이 바람직하다(발명 3).
상기 발명(발명 1 ~ 3)에서, 상기 제1의 수지 조성물층 및 상기 제2의 수지 조성물층의 적어도 한쪽의 경화는 가열 처리에 의해 행해지는 것이 바람직하다(발명 4).
상기 발명(발명 4)에서, 상기 가열 처리는, 복수회 가열 처리에 의해 단계적으로 행해지는 것이 바람직하다(발명 5).
상기 발명(발명 5)에서, 상기 가열 처리는, 온도 T1에서 열 경화시키는 제1의 가열처리와 온도 T1보다도 높은 온도 T2에서 열 경화시키는 제2의 가열처리에 의해 행해지는 것이 바람직하다(발명 6).
상기 발명(발명 1 ~ 6)에서, 상기 제1의 수지 조성물층의 경화는, 상기 제1의 경화층의 반응률이 85% 이상이 되도록 행하는 것이 바람직하다(발명 7).
상기 발명(발명 1 ~ 7)에서, 상기 제2의 수지 조성물층의 경화는, 상기 제2의 경화층의 반응률이 85% 이상이 되도록 행하는 것이 바람직하다(발명 8).
상기 발명(발명 1 ~ 8)에서, 상기 제1의 수지 조성물층 및 상기 제2의 수지 조성물층의 적어도 한쪽은 열경화성 수지를 함유하는 수지 조성물로 형성된 것이 바람직하다(발명 9).
상기 발명(발명 9)에서, 상기 수지 조성물은, 무기 필러를 함유하는 것이 바람직하다(발명 10).
상기 발명(발명 10)에서, 상기 무기 필러는, 최소 피복 면적이 550 ㎡/g 미만인 표면처리제에 의해 표면 처리되어 있는 것이 바람직하다(발명 11).
상기 발명(발명 9 ~ 11)에서, 상기 제1의 수지 조성물층 및 상기 제2의 수지 조성물층은, 동일한 조성을 가지는 상기 수지 조성물로 형성된 것이 바람직하다(발명 12).
상기 발명(발명 1 ~ 12)에서, 상기 제1의 수지 조성물층의 두께는, 1μm 이상 100μm 이하인 것이 바람직하다(발명 13).
상기 발명(발명 1 ~ 13)에서, 상기 제2의 수지 조성물층의 두께는, 50μm 이상 1000μm 이하인 것이 바람직하다(발명 14).
제2의 본 발명은, 기재와 상기 기재의 한 면 측에 적층된 점착제층을 구비하는 점착 시트, 및 상기 점착 시트에서 상기 점착제층 측의 면에 적층된 경화성의 제1의 수지 조성물층을 구비하는, 상기 반도체 장치의 제조 방법(발명 1 ~ 14)에 사용하기 위한 적층 시트를 제공한다(발명 15).
본 발명의 반도체 장치의 제조 방법은, 반도체 장치를 고집적화 및 고기능화할 수 있게 하는 것과 함께, 효율적이고 수율이 높은 방법에도 적용할 수 있다. 또한, 본 발명의 적층 시트는 상기 제조방법에 사용될 수 있다.
도 1은 본 발명의 일 실시형태와 관련되는 반도체 장치의 제조 방법의 일부를 설명하는 단면도이다.
도 2는 본 발명의 일 실시형태와 관련되는 반도체 장치의 제조 방법의 일부를 설명하는 단면도이다.
도 3은 본 발명의 일 실시형태와 관련되는 반도체 장치의 제조 방법의 일부를 설명하는 단면도이다.
도 2는 본 발명의 일 실시형태와 관련되는 반도체 장치의 제조 방법의 일부를 설명하는 단면도이다.
도 3은 본 발명의 일 실시형태와 관련되는 반도체 장치의 제조 방법의 일부를 설명하는 단면도이다.
이하, 본 발명의 실시형태에 대해 설명한다. 본 발명의 일 실시형태와 관련되는 반도체 장치의 제조 방법은, 기재와 상기 기재의 한 면 측에 적층된 점착제층을 구비하는 점착 시트, 및 상기 점착 시트에서 상기 점착제층 측의 면에 적층된 경화성의 제1의 수지 조성물층을 구비하는 적층 시트에서 상기 제1의 수지 조성물층 측의 면 상에, 1개 또는 2개 이상의 전자 부품을 재치하는 전자 부품 재치 공정, 적어도 상기 전자 부품을 덮는 것과 함께, 상기 제1의 수지 조성물층에 접촉하도록, 적어도 경화성의 제2의 수지 조성물층을 구비하는 제1의 봉지 시트의 상기 제2의 수지 조성물층을 적층하는 적층 공정, 상기 제1의 수지 조성물층이 경화되어 이루어지는 제1의 경화층, 상기 제2의 수지 조성물층이 경화되어 이루어지는 제2의 경화층, 및 상기 제1의 경화층과 상기 제2의 경화층에 의해 봉지된 상기 전자 부품을 구비하는 것과 함께 상기 점착 시트가 박리되어 이루어지는 봉지체를 얻는 경화 공정, 상기 제1의 경화층 및 상기 제2의 경화층의 적어도 한쪽을 관통하는 구멍으로서, 상기 전자 부품의 표면의 일부를 노출시키는 구멍을 형성하는 구멍 형성 공정, 상기 구멍이 형성된 상기 봉지체를 디스미어(Desmear) 처리하는 디스미어 공정, 및 상기 구멍을 통해서 상기 전자 부품에 전기적으로 접속된 전극을 형성하는 전극 형성 공정을 포함한다.
〔적층 시트〕
최초로, 본 실시형태와 관련되는 반도체 장치의 제조 방법에 사용될 수 있는 적층 시트에 대해 설명한다. 상기 적층 시트는, 상술한 바와 같이, 기재와 상기 기재의 한 면 측에 적층된 점착제층을 구비하는 점착 시트, 및 상기 점착 시트에서 상기 점착제층 측의 면에 적층된 경화성의 제1의 수지 조성물층을 구비한다.
1.점착 시트
(1) 기재
기재로서는, 기재에 적층되는 점착제층이나 제1의 수지 조성물층을 지지할 수 있는 한, 그 재료는 특별히 한정되지 않는다. 특히, 기재는, 제1의 수지 조성물층 및 제2의 수지 조성물층을 열 경화할 때에 가열에 견딜 수 있는 내열성을 가지는 것이 바람직하다. 상기 재료로서는, 예를 들면, 폴리에틸렌 테레프탈레이트, 폴리부틸렌 테레프탈레이트, 폴리에틸렌 나프탈레이트 등의 폴리에스테르 필름, 폴리에틸렌, 폴리프로필렌 등의 폴리올레핀 필름, 셀로판, 디아세틸 셀룰로오스 필름, 트리아세틸셀룰로오스 필름, 아세틸셀룰로오스 부틸레이트 필름, 폴리염화비닐 필름, 폴리염화비닐리덴 필름, 폴리비닐알코올 필름, 에틸렌-아세트산 비닐 공중합체 필름, 폴리스티렌 필름, 폴리카르보네이트 필름, 폴리메틸펜텐 필름, 폴리설폰 필름, 폴리에테르에테르케톤 필름, 폴리에테르설폰 필름, 폴리에테르이미드 필름, 폴리이미드 필름, 불소 수지 필름, 폴리아미드 필름, 아크릴 수지 필름, 노르보르넨계 수지 필름, 시클로올레핀 수지 필름, 폴리페닐렌설파이드 필름, 액정폴리머-필름 등을 들 수 있다. 이러한 필름은, 단층이어도 좋고, 동종 또는 이종의 복수층을 적층한 필름이어도 좋다. 상기 중에서도, 후술하는 가열 처리의 온도영역에서 내열성의 점에서는, 폴리에스테르 필름 및 폴리이미드 필름이 적어도 한쪽이 바람직하고, 범용성의 점에서는, 폴리에스테르 필름이 바람직하고, 폴리에틸렌 테레프탈레이트 필름이 보다 바람직하다.
기재에는, 기재 상에 직접 적층되는 점착제층과의 밀착성을 향상시키는 목적으로, 산화법이나 요철화법 등에 의한 표면 처리, 또는 프라이머 처리를 실시해도 좋다. 상기 산화법으로서는, 예를 들면 코로나 방전 처리, 플라즈마 방전 처리, 크롬산화 처리(습식), 화염 처리, 열풍 처리, 오존, 자외선조사 처리 등을 들 수 있고, 또한, 요철화법으로서는, 예를 들면 샌드블래스트법, 용사(溶射) 처리법 등을 들 수 있다. 이러한 표면 처리법은, 기재의 종류에 따라 적절히 선택된다.
기재의 두께는, 작업성, 코스트 등의 관점에서 적절히 설정할 수 있고, 예를 들면, 10μm 이상인 것이 바람직하고, 특히 15μm 이상인 것이 바람직하고, 또한 20μm 이상인 것이 바람직하다. 또한, 기재의 두께는, 500μm 이하인 것이 바람직하고, 특히 300μm 이하인 것이 바람직하고, 또한 100μm 이하인 것이 바람직하다.
(2) 점착제층
점착제층은, 제1의 수지 조성물층에 대해서 충분한 밀착성을 나타내는 것과 함께, 제1의 수지 조성물층 또는 제1의 수지 조성물층을 경화하여 이루어지는 제1의 경화층으로부터 점착 시트를 양호하게 박리할 수 있는 한, 상기 점착제층을 구성하는 점착제는 특별히 한정되지 않는다. 특히, 점착제층은, 제1의 수지 조성물층이나 제2의 수지 조성물층을 열 경화할 때에 가열에 견딜 수 있는 내열성을 가지는 것이 바람직하다. 점착제층을 구성하는 점착제로서는, 소망한 점착력 및 재박리성을 가지는 것이 바람직하고, 예를 들면, 아크릴계 점착제, 실리콘계 점착제, 고무계 점착제, 우레탄계 점착제, 폴리에스테르계 점착제, 폴리비닐에테르계 점착제 등을 사용할 수 있고, 이들 중에서도, 아크릴계 점착제 또는 실리콘계 점착제를 사용하는 것이 바람직하다. 이러한 점착제에는, 가소제, 안정제, 점착 부여재, 착색제, 커플링제, 대전방지제, 산화방지제 등을 함유해도 좋다. 또한, 점착제층은, 비에너지선 경화성 점착제로 구성되어도 좋고, 에너지선 경화성 점착제로 구성되어도 좋다.
점착제층 두께는, 점착력, 작업성, 코스트 등의 관점에서 적절히 설정할 수 있고, 예를 들면, 1μm 이상인 것이 바람직하고, 특히 5μm 이상인 것이 바람직하고, 또한 10μm 이상인 것이 바람직하다. 또한, 점착제층 두께는, 500μm 이하인 것이 바람직하고, 특히 100μm 이하인 것이 바람직하고, 또한 50μm 이하인 것이 바람직하다.
점착제층은, 100℃에서, 측정 주파수를 1 Hz로 한 경우에 저장 탄성률이 1×105 Pa 이상인 것이 바람직하다. 점착제층이 이러한 저장 탄성률을 가지고 있으면, 제1의 수지 조성물층을 경화하여, 제1의 경화층을 형성한 후에, 상기 제1의 경화층으로부터 점착 시트를 용이하게 박리할 수 있고 피착체의 표면에 점착제가 남는 결함(이른바 점착제 잔사)을 방지할 수 있다. 점착제층의 100℃에서, 측정 주파수를 1 Hz로 한 경우에 저장 탄성률의 상한은, 특별히 한정되지 않지만, 1×107 Pa 이하인 것이 바람직하다. 또한 상기 저장 탄성률은, 동적점탄성 측정장치를 이용하고, 비틀림 전단법에 따라 측정된 값이고, 측정 방법의 상세는, 후술하는 실시예에 기재된 바와 같다.
점착 시트는, 가열 후에, 다음과 같은 점착력을 나타내는 것이 바람직하다. 우선, 점착 시트(1)의 점착면을 피착체(구리박 또는 폴리이미드 필름)에 첩착(貼着)시켜, 100℃ 및 30분간의 조건에서 가열하고, 계속해서 180℃ 및 30분간의 조건에서 가열하고, 또한 190℃ 및 1시간의 조건에서 가열한 후, 구리박에 대한 실온에서의 점착력, 및 폴리이미드 필름에 대한 실온에서의 점착력이, 각각 0.7N/25 mm 이상 2.0N/25 mm 이하인 것이 바람직하다. 이러한 가열을 행한 후의 점착력이 상기 범위이면, 경화 공정의 도중에, 점착 시트가 박리되는 것을 효과적으로 방지할 수 있다. 또한 후술하는 제1의 수지 조성물층의 경화를, 제1의 적층 공정과 점착 시트(1)의 박리 공정 사이의 단계에서 행하는 경우에, 점착 시트가 가열된 경우에도, 점착 시트를 박리하기 쉽다. 또한 상기 점착력의 측정 방법의 상세는, 후술하는 실시예에 기재된 바와 같게 한다. 또한, 본 명세서에서 실온이란, 22℃ 이상 24℃ 이하의 온도를 말하는 것으로 한다.
점착제층은, 점착 시트가 가열된 후에 박리된 경우에, 점착제층의 열화에 기인한 점착제 잔사를 효과적으로 억제하는 관점에서, 5% 중량 감소 온도가 250℃ 이상인 것이 바람직하고, 300℃ 이상인 것이 보다 바람직하다. 이 5% 중량 감소 온도는, 예를 들면, 점착제층에 사용되는 점착제의 가교도를 높이는 것, 점착제 중의 저분자의 함유량을 감소시키는 것 등에 의해서 조정할 수 있다. 또한 상기 5% 중량 감소 온도의 측정 방법의 상세는, 후술하는 실시예에 기재된 바와 같다.
2.제1의 수지 조성물층
제1의 수지 조성물층은, 경화성을 가지는 것이면 특별히 한정되지 않는다. 여기서, 제1의 수지 조성물층이 경화성을 가진다는 것은, 제1의 수지 조성물층이 경화될 수 있는 것을 말한다. 제1의 수지 조성물층은, 열경화성이어도 좋고, 에너지선 경화성이어도 좋지만, 열경화성인 것이 바람직하다. 제1의 수지 조성물층이 열경화성인 것으로, 적층된 제1의 수지 조성물층에 대해 에너지선을 조사하기 어려운 경우에도, 상기 제1의 수지 조성물층을 가열함으로써 양호하게 경화할 수 있다. 또한, 제1의 수지 조성물층은, 점착제층과는 반대측의 면에 택을 가지는 것이 바람직하다. 제1의 수지 조성물층이 택을 가지는 것으로, 전자 부품 재치 공정에서 제1의 수지 조성물층 상에 전자 부품을 재치한 후, 적층 공정에서 제2의 수지 조성물층을 적층할 때까지, 전자 부품이 소정의 위치로부터 어긋나는 것을 억제할 수 있다.
상기 제1의 수지 조성물층은, 열경화성 수지를 함유하는 수지 조성물로 형성된 것이 바람직하다. 수지 조성물이 열경화성 수지를 함유하는 것으로, 형성되는 제1의 수지 조성물층은, 소망한 경화성을 가지기 쉬워진다. 제1의 수지 조성물층을 경화하여 이루어지는 제1의 경화층은, 절연성을 나타내는 것이 바람직하다. 상기 제1의 경화층이 절연성을 나타내는 것으로, 얻어지는 반도체 장치에서는, 단락 등의 결함이 억제되어 우수한 성능을 얻을 수 있다.
(1) 열경화성 수지
상기 수지 조성물이 열경화성 수지를 함유함으로써, 얻어지는 제1의 수지 조성물층으로 전자 부품을 봉지할 때에, 상기 전자 부품을 강고하게 봉지하기 쉬워진다. 열경화성 수지로서는, 제1의 수지 조성물층을 경화할 수 있게 하는 것이면 특별히 한정되지 않고, 예를 들면, 봉지재에 통상 함유되는 수지를 사용할 수 있다. 구체적으로는, 에폭시 수지, 페놀 수지, 나프톨계 수지, 활성 에스테르계 수지, 벤조옥사진계 수지, 시아네이트 에스테르계 수지 등을 들 수 있고, 이들은 1종을 단독으로 또는 2종 이상을 조합하여 이용할 수 있다.
상기 에폭시 수지는, 일반적으로, 가열되면 삼차원 망상화되고, 강고한 경화물을 형성하는 성질을 가진다. 이러한 에폭시 수지로서는, 공지의 여러 가지의 에폭시 수지가 이용될 수 있고, 구체적으로는, 비스페놀 A, 비스페놀 F, 레졸시놀, 페닐 노볼락, 크레졸 노볼락 등의 페놀류의 글리시딜에테르; 부탄디올, 폴리에틸렌글리콜, 폴리프로필렌글리콜 등의 알코올류의 글리시딜에테르; 프탈산, 이소프탈산, 테트라히드로프탈산 등의 카르복실산의 글리시딜에테르; 아닐린 이소시아누레이트 등의 질소원자에 결합된 활성수소를 글리시딜기로 치환한 글리시딜형 혹은 알킬글리시딜형의 에폭시 수지; 비닐시클로헥산 디에폭시드, 3,4-에폭시시클로헥실메틸-3,4-디시클로헥산카르복실레이트, 2-(3,4-에폭시)시클로헥실-5,5-스피로(3,4-에폭시)시클로헥산-m-디옥산 등과 같이, 분자 내의 탄소-탄소 이중 결합을 예를 들면 산화함으로써 에폭시가 도입된, 이른바 지환형 에폭시드를 들 수 있다. 그 외, 비페닐 골격, 트리페닐메탄 골격, 디시클로헥사디엔 골격, 나프탈렌 골격 등을 가지는 에폭시 수지를 이용할 수도 있다. 이러한 에폭시 수지는, 1종을 단독으로, 또는 2종 이상을 조합하여 이용할 수 있다. 상술한 에폭시 수지 중에서도, 비스페놀 A의 글리시딜에테르(비스페놀 A형 에폭시 수지), 비페닐 골격을 가지는 에폭시 수지(비페닐형 에폭시 수지), 나프탈렌 골격을 가지는 에폭시 수지(나프탈렌형 에폭시 수지) 또는 이들의 조합을 사용하는 것이 바람직하다.
상기 페놀 수지로서는, 예를 들면, 비스페놀 A, 테트라메틸 비스페놀 A, 디알릴 비스페놀 A, 비페놀, 비스페놀 F, 디알릴 비스페놀 F, 트리페닐메탄형 페놀, 테트라키스 페놀, 노볼락형 페놀, 크레졸 노볼락 수지, 비페닐아랄킬 골격을 가지는 페놀(비페닐형 페놀) 등을 들 수 있고, 이들 중에서도, 비페닐형 페놀을 사용하는 것이 바람직하다. 이러한 페놀 수지는, 1종을 단독으로 또는 2종 이상을 조합하여 이용할 수 있다. 또한 경화성 수지로서 에폭시 수지를 사용하는 경우에는, 에폭시 수지와의 반응성 등의 관점에서, 페놀 수지를 병용하는 것이 바람직하다.
수지 조성물 중에서 열경화성 수지의 함유량은, 10질량% 이상인 것이 바람직하고, 특히 15질량% 이상인 것이 바람직하고, 또한, 20질량% 이상인 것이 바람직하다. 또한, 상기 함유량은, 60질량% 이하인 것이 바람직하고, 특히 50질량% 이하인 것이 바람직하고, 또한 40질량% 이하인 것이 바람직하다. 상기 함유량이 10질량% 이상인 것으로, 제1의 수지 조성물층의 경화가 보다 충분하게 되어, 전자 부품을 보다 강고하게 봉지할 수 있다. 또한, 상기 함유량이 60질량% 이하인 것으로, 제1의 수지 조성물층의 의도하지 않은 단계에서 경화를 보다 억제할 수 있어 보존 안정성이 보다 우수하게 된다. 또한 열경화성 수지의 상기 함유량은, 고형분 환산치이다.
(2) 열가소성 수지
또한, 수지 조성물은, 열가소성 수지를 함유하고 있어도 좋다. 상기 수지 조성물이 열가소성 수지를 함유함으로써, 제1의 수지 조성물층을 시트상으로 형성하는 것이 용이하게 되어, 핸들링성이 향상한다. 또한 제1의 수지 조성물층을 경화하여 이루어지는 제1의 경화층의 저응력성이 효과적으로 얻어진다. 또한, 제1의 수지 조성물층에 대해 전술한 택을 부여하기 쉬워진다. 이 때문에, 상기 열가소성 수지로서는, 수지 조성물층을 시트상으로 형성할 수 있게 하는 것이면 특별히 한정되지 않고, 예를 들면, 봉지재에 통상 함유되는 수지를 사용할 수 있다. 열가소성 수지의 예로서는, 페녹시계 수지, 올레핀계 수지, 폴리에스테르계 수지, 폴리우레탄계 수지, 폴리에스테르 우레탄계 수지, 아크릴계 수지, 아미드계 수지, 스티렌-이소부틸렌-스티렌수지 공중합체(SIS) 등의 스티렌계 수지, 실란계 수지, 고무계 수지, 폴리비닐아세탈계 수지, 폴리비닐부티랄 수지, 폴리이미드계 수지, 폴리아미드-이미드계 수지, 폴리에테르설폰계 수지, 폴리설폰계 수지, 불소계 수지 등을 들 수 있고, 이들은 1종을 단독으로, 또는 2종 이상을 조합하여 이용될 수 있다. 또한 전극 형성성의 관점에서, 열가소성 수지로서는, 페녹시계 수지, 폴리비닐아세탈 수지, 폴리비닐부티랄 수지로 이루어지는 군으로부터 선택되는 적어도 1종을 사용하는 것이 바람직하다.
페녹시계 수지로서는, 특별히 한정되지 않지만, 예를 들면, 비스페놀 A형, 비스페놀 F형, 비스페놀 A/비스페놀 F 공중합형, 비스페놀 S형, 비스페놀 아세토페논형, 노볼락형, 플루오렌형, 디시클로펜타디엔형, 노르보르넨형, 나프탈렌형, 안트라센형, 아다만탄형, 테르펜형, 트리메틸시클로헥산형, 비페놀형, 비페닐형의 페녹시계 수지 등이 예시되고, 이들 중에서도 비스페놀 A형 페녹시 수지를 사용하는 것이 바람직하다. 페녹시계 수지의 말단은, 페놀성 수산기, 에폭시기 등의 어느 관능기이어도 좋다. 페녹시계 수지는 1종을 단독으로 이용해도 좋고, 또는 2종 이상을 병용해도 좋다.
수지 조성물 중에서 열가소성 수지의 함유량은, 1질량% 이상인 것이 바람직하고, 특히 3질량% 이상인 것이 바람직하고, 또한, 5질량% 이상인 것이 바람직하다. 또한, 상기 함유량은, 30질량% 이하인 것이 바람직하고, 특히 20질량% 이하인 것이 바람직하고, 또한 10질량% 이하인 것이 바람직하다. 상기 함유량이 상기 범위인 것으로, 제1의 수지 조성물층을 시트상으로 형성하는 것이 보다 용이하게 되는 것과 함께 제1의 수지 조성물층이 양호한 택을 발휘하기 쉬워진다. 또한 열가소성 수지의 상기 함유량은, 고형분 환산치이다.
(3) 무기 필러
또한, 수지 조성물은, 무기 필러를 함유하고 있어도 좋다. 상기 수지 조성물이 무기 필러를 함유함으로써, 제1의 수지 조성물층이 경화되어 이루어지는 제1의 경화층이 우수한 기계적 강도를 가지게 되고, 얻어지는 반도체 장치의 신뢰성이 향상한다. 이러한 무기 필러로서는, 예를 들면, 실리카, 알루미나, 유리, 산화티탄, 수산화알루미늄, 수산화마그네슘, 탄산칼슘, 탄산마그네슘, 규산칼슘, 규산마그네슘, 산화칼슘, 산화마그네슘, 산화알루미늄, 질화알루미늄, 붕산 알루미늄 위스커, 질화붕소, 결정성 실리카, 비정성(非晶性) 실리카, 뮬라이트, 코디어라이트 등의 복합 산화물, 몬모릴로나이트, 스멕타이트, 베마이트, 탈크, 산화철, 탄화규소, 산화지르코늄 등을 재료로 하는 필러를 예시할 수 있고, 이들은 1종을 단독으로 또는 2종 이상을 조합하여 이용할 수 있다. 이들 중에서도 실리카 필러, 알루미나 필러를 사용하는 것이 바람직하고, 특히 실리카 필러를 사용하는 것이 바람직하다.
상기 무기 필러는, 소정의 최소 피복 면적을 가지는 표면처리제에 의해 표면 처리되어 있는 것이 바람직하다. 이것에 의해, 수지 조성물 중에서 무기 필러의 분산성이나 충전성이 우수하게 되는 것과 함께, 사용하는 표면처리제에 따라서 후술하는 효과를 얻을 수도 있다.
제1의 수지 조성물층을 경화하여 이루어지는 제1의 경화층의 표면에 도금을 형성한 경우에, 도금의 팽창을 억제하는 관점에서는, 상기 표면처리제로서 최소 피복 면적이 550 ㎡/g 미만인 표면처리제를 사용하는 것이 바람직하다.
최소 피복 면적이 550 ㎡/g 미만인 표면처리제에 의해 표면 처리된 무기 필러는, 디스미어 공정에서 사용되는 알칼리성 용액의 처리 용액과의 친화성이 비교적 높고, 제1의 경화층이 상기 처리 용액에 노출된 경우에, 무기 필러가 제1의 경화층으로부터 이탈하기 쉽다. 이 때문에, 디스미어 공정에 이어, 전극 형성 공정에서 금속의 도금 처리를 행한 경우에, 경화층의 무기 필러가 이탈한 부위에 금속이 침입하고, 엥커 효과가 발현되어 도금이 경화층에 대해서 강고하게 밀착하게 된다. 그 결과, 제1의 경화층과 도금의 계면에 공기가 들어가기 어려워지고, 그 후의 제조 공정이나, 얻어지는 반도체 장치의 사용 시에 열이 생긴다고 해도, 공기가 팽창하여 도금이 팽창하는 것이 억제된다.
도금의 팽창의 발생을 보다 효과적으로 억제하는 관점에서는, 표면처리제의 최소 피복 면적은, 520 ㎡/g 이하인 것이 바람직하고, 특히 450 ㎡/g 이하인 것이 바람직하다. 한편, 표면처리제의 최소 피복 면적의 하한치에 대해서는, 100 ㎡/g 이상인 것이 바람직하고, 특히 200 ㎡/g 이상인 것이 바람직하고, 또한 300 ㎡/g 이상인 것이 바람직하다. 최소 피복 면적이 100 ㎡/g 이상인 것으로, 수지 조성물 중에서 무기 필러의 분산성이나 충전성이 보다 우수하게 된다.
또한 표면처리제의 최소 피복 면적(㎡/g)이란, 1 g의 표면처리제를 이용하여 단분자막을 형성한 경우의 상기 단분자막의 면적(㎡)을 말한다. 최소 피복 면적은, 표면처리제의 구조 등으로부터 이론적으로 산출할 수 있고, 예를 들면, 반응성 기로서 트리알콕시실란기를 가지는 표면처리제를 생각하는 경우, 상기 트리알콕시실란기가 가수분해되어 생기는 Si(O)3의 구조는, 1개의 Si 원자와 3개의 O 원자를 각각 정점으로 하는 사면체가 된다. 여기서, Si 원자가 반경 2.10Å의 구형이고, O 원자가 반경 1.52Å의 구형이고, Si-O 결합의 거리가 1.51Å이고, 2개의 Si-O 결합의 변이 이루는 각도가 109.5°라고 가정한다. 그리고, 상기 사면체 중의 3개의 O 원자의 모두가, 무기 필러 표면의 히드록시기와 반응한다고 하여, 3개의 O 원자가 피복할 수 있는 최소의 원형 면적을 계산하면, 표면처리제 1분자당 1.33×10-19㎡/분자가 된다. 이것을, 1몰당으로 환산하면 8.01×104㎡/몰이 되고, 이 1몰당 면적을 표면처리제의 분자량으로 나눠, 상기 표면처리제의 최소 피복 면적(㎡/g)을 얻을 수 있다.
최소 피복 면적이 550 ㎡/g 미만인 표면처리제의 적합한 예로서는, 에폭시 실란 및 비닐실란을 들 수 있다. 이들은 단독으로 사용해도 좋고, 조합하여 사용해도 좋다.
상기 에폭시 실란의 구체예로서는, 예를 들면 3-글리시독시프로필 트리에톡시실란, 3-글리시독시프로필 트리메톡시실란, 3-글리시독시프로필메틸 디메톡시실란, 3-글리시독시프로필메틸 디에톡시실란, 2-(3,4-에폭시시클로헥실)에틸 트리메톡시실란 등을 들 수 있다. 이들 중에서도, 무기 필러의 이탈을 효과적으로 촉진할 수 있는 관점에서, 3-글리시독시프로필트리메톡시실란을 사용하는 것이 바람직하다.
상기 비닐실란의 구체예로서는, 예를 들면 비닐 트리아세톡시 실란, 비닐 트리메톡시실란, 비닐 트리에톡시실란, 비닐 트리클로로실란, 비닐 트리스(2-메톡시에톡시)실란 등을 들 수 있다. 이들 중에서도, 무기 필러의 이탈을 효과적으로 촉진할 수 있는 관점에서, 비닐 트리메톡시실란을 사용하는 것이 바람직하다.
무기 필러의 형상은, 입상, 침상, 판상, 부정형 등의 어느 쪽이어도 좋지만, 무기 필러로서 상술의 표면처리제에 의해 표면 처리된 것을 사용하는 경우에는, 상기 표면 처리를 효과적으로 행할 수 있는 점에서, 구상인 것이 바람직하다.
상기 무기 필러의 평균입경은, 0.01μm 이상인 것이 바람직하고, 특히 0.1μm 이상인 것이 바람직하고, 또한 0.3μm 이상인 것이 바람직하다. 또한, 상기 무기 필러의 평균입경은, 3.0μm 이하인 것이 바람직하고, 특히 1.0μm 이하인 것이 바람직하다. 무기 필러의 평균입경이 0.01μm 이상이면, 무기 필러로서 상술의 표면처리제에 의해 표면 처리된 것을 사용하는 경우에, 표면처리제에 의해 표면 처리하기 쉬운 표면적을 가지게 되어, 효과적으로 표면 처리할 수 있게 된다. 한편, 무기 필러의 평균입경이 3.0μm 이하인 것으로, 제1의 경화층 중에 무기 필러가 양호하게 충전되어 제1의 경화층이 보다 양호한 기계적 강도를 가지게 된다. 특히, 무기 필러로서 상술의 표면처리제에 의해 표면 처리된 것을 사용하는 경우에는, 평균입경이 3.0μm 이하인 것으로, 무기 필러가, 표면처리제에 의해서 표면 처리하기 쉬운 표면적을 가지게 되어, 효과적으로 표면 처리할 수 있게 된다. 또한 본 명세서에서 무기 필러의 평균입경은, 입도 분포 측정장치(Nikkiso Co., Ltd. 제, 제품명 「Nanotrac Wave-UT151」)를 사용하고, 동적광산란법에 따라 측정된 값으로 한다.
또한, 상기 무기 필러의 최대 입경은, 0.05μm 이상인 것이 바람직하고, 특히 0.5μm 이상인 것이 바람직하다. 또한, 상기 최대 입경은, 5μm 이하인 것이 바람직하고, 특히 3μm 이하인 것이 바람직하다. 무기 필러의 최대 입경이 상기 범위인 것으로, 제1의 경화층 중에 무기 필러를 충전하기 쉬워져, 제1의 경화층이 보다 우수한 기계적 강도를 가지게 된다. 본 명세서에서 무기 필러의 최대 입경은, 입도 분포 측정장치(Nikkiso Co., Ltd. 제, 제품명 「Nanotrac Wave-UT151」)를 사용하고, 동적광산란법에 따라 측정된 값으로 한다.
수지 조성물 중에서 무기 필러의 함유량은, 40질량% 이상인 것이 바람직하고, 특히 50질량% 이상인 것이 바람직하다. 상기 함유량이 40질량% 이상인 것으로, 제1의 경화층의 기계적 강도를 가지는 것과, 표면처리제로 표면 처리된 것에 의한 효과를 양립하기 쉬워진다. 또한, 수지 조성물 중에서 무기 필러의 함유량은, 90질량% 이하인 것이 바람직하고, 특히 85질량% 이하인 것이 바람직하고, 또한 80질량% 이하인 것이 바람직하다. 표면처리제로 표면처리된 무기 필러의 함유량이 90질량% 이하인 것으로, 제1의 수지 조성물층이 보다 양호한 기계적 강도를 가지게 된다. 또한 무기 필러의 상기 함유량은, 고형분 환산치이다.
(4) 경화촉매
상기 수지 조성물은, 경화촉매를 더 함유하는 것이 바람직하다. 이것에 의해, 열경화성 수지의 경화 반응을 효과적으로 진행시킬 수 있게 되어, 제1의 수지 조성물층을 양호하게 경화할 수 있게 된다. 경화촉매로서는, 예를 들면, 이미다졸계 경화촉매, 아민계 경화촉매, 인계 경화촉매 등을 들 수 있다.
이미다졸계 경화촉매의 구체예로서는, 2-메틸이미다졸, 2-운데실 이미다졸, 2-헵타데실 이미다졸, 2-에틸-4-메틸이미다졸, 1-벤질-2-메틸이미다졸, 2-페닐이미다졸, 2-페닐-4-메틸이미다졸, 1-벤질-2-페닐이미다졸, 1,2-디메틸이미다졸, 1-시아노에틸-2-메틸이미다졸, 1-시아노에틸-2-에틸-4-메틸이미다졸, 1-시아노에틸-2-운데실 이미다졸, 1-시아노에틸-2-페닐이미다졸, 2-페닐-4-메틸-5-히드록시메틸이미다졸, 2-페닐-4,5-디(히드록시메틸) 이미다졸 등을 들 수 있고, 반응성의 관점에서, 2-에틸-4-메틸이미다졸을 사용하는 것이 바람직하다.
아민계 경화촉매의 구체예로서는, 2,4-디아미노-6-〔2＇-메틸이미다졸릴(1＇)〕에틸-s-트리아진 등의 트리아진 화합물, 1,8-디아자비시클로[5, 4, 0]운데센-7(DBU), 트리에틸렌디아민, 벤질 디메틸아민, 트리에탄올아민 등의 제3급 아민화합물을 들 수 있다. 그 중에서도, 2,4-디아미노-6-〔2＇-메틸이미다졸릴(1＇)〕에틸-s-트리아진이 바람직하다.
또한, 인계 경화촉매의 구체예로서는, 트리페닐포스핀, 트리부틸포스핀, 트리(p-메틸페닐) 포스핀, 트리(노닐페닐) 포스핀 등을 들 수 있다.
상술한 경화촉매는 1종을 단독으로 사용해도 좋고, 2종 이상을 병용해도 좋다.
수지 조성물 중에서 경화촉매의 함유량은, 0.01질량% 이상인 것이 바람직하고, 특히 0.05질량% 이상인 것이 바람직하고, 또한, 0.1질량% 이상인 것이 바람직하다. 또한, 상기 함유량은, 2.0질량% 이하인 것이 바람직하고, 특히 1.5질량% 이하인 것이 바람직하고, 또한 1.0질량% 이하인 것이 바람직하다. 상기 함유량이 상기 범위인 것으로, 제1의 수지 조성물층을 보다 양호하게 경화할 수 있게 된다. 또한 경화촉매의 상기 함유량은, 고형분 환산치이다.
(5) 그 외의 성분
상기 수지 조성물은, 또한 가소제, 안정제, 점착 부여재, 착색제, 커플링제, 대전방지제, 산화방지제 등을 함유해도 좋다.
(6) 제1의 수지 조성물층의 물성
제1의 수지 조성물층을 구성하는 재료는, 경화 전에 90℃에서의 용융 점도(이하, 「90℃ 용융 점도」라고 하는 경우가 있다.)가, 상한치로 해서 1.0×105 Pa·s 이하인 것이 바람직하고, 특히 1.0×104 Pa·s 이하인 것이 바람직하다. 90℃ 용융 점도의 상한치가 상기이면, 가열 하에서 제1의 수지 조성물층에 전자 부품이 양호하게 매립되고, 이것에 의해, 전자부품의 주위에 보이드의 발생을 효과적으로 억제할 수 있다. 또한, 90℃ 용융 점도는, 하한치로서 1.0 Pa·s 이상인 것이 바람직하고, 특히 10 Pa·s 이상인 것이 바람직하다. 90℃ 용융 점도의 하한치가 상기이면, 적층 공정에서, 가열 하에서 제2의 수지 조성물층을 전자 부품에 적층한 경우에, 제1의 수지 조성물층을 구성하는 재료가 너무 유동되지 않고, 장치의 오염이나 칩 시프트를 방지할 수 있다.
여기서, 본 명세서에서 90℃ 용융 점도는, 점탄성 측정장치를 이용하여 측정한 것이다. 구체적으로는, 두께 15 mm의 수지 조성물층에 대해, MCR302(Anton parl 사 제)를 이용하여 온도 범위 30~150℃, 승온 속도 5℃／min의 조건에서 용융 점도를 측정할 수 있다.
(7) 제1의 수지 조성물층의 두께
제1의 수지 조성물층의 두께는, 봉지의 용도나, 봉지 후에 경화된 제1의 수지 조성물층의 두께 등을 고려해 설정할 수 있고, 예를 들면, 1μm 이상인 것이 바람직하고, 특히 5μm 이상인 것이 바람직하고, 또한 10μm 이상인 것이 바람직하다. 또한, 제1의 수지 조성물층의 두께는, 300μm 이하인 것이 바람직하고, 200μm 이하인 것이 바람직하다. 제1의 수지 조성물층의 두께가 1μm 이상인 것으로, 제1의 수지 조성물층을 경화하여 이루어지는 제1의 경화층에 의해서 전자 부품을 보호하는 효과를 양호하게 얻을 수 있는 것과 함께, 양호한 절연성을 얻을 수 있다. 또한, 제1의 수지 조성물층의 두께가 300μm 이하인 것으로, 제1의 수지 조성물층을 경화하여 이루어지는 제1의 경화층의 경화 수축의 발생을 저감할 수 있고, 이것에 의해, 봉지체의 휨의 발생을 억제할 수 있다.
3.박리 시트
상기 적층 시트는, 박리 시트를 구비하고 있어도 좋다. 즉, 적층 시트에서 제1의 수지 조성물층 측의 면에 박리 시트가 적층되어 있어도 좋다. 박리 시트를 구비하는 것으로, 적층 시트의 보관 시 등에서의 취급성이 우수하게 된다. 박리 시트의 구성은 임의이고, 예를 들면, 폴리에틸렌 테레프탈레이트, 폴리부틸렌 테레프탈레이트, 폴리에틸렌 나프탈레이트 등의 폴리에스테르 필름, 폴리프로필렌, 폴리에틸렌 등의 폴리올레핀 필름 등의 플라스틱 필름을 들 수 있다. 이러한 박리면에는, 박리 처리가 실시되어 있는 것이 바람직하다. 박리 처리에 사용되는 박리제로서는, 예를 들면, 실리콘계, 알키드계, 불소계, 장쇄 알킬계 등의 박리제를 들 수 있다.
박리 시트의 두께에 대해서는 특별히 제한은 없지만, 통상 20μm 이상 250μm 이하이다.
4.적층 시트의 제조 방법
본 실시형태와 관련되는 적층 시트는, 예를 들면, 기재와 점착제층을 구비하는 점착 시트, 및 제1의 수지 조성물층과 박리 시트를 구비하는 수지 시트를 각각 제작한 후, 상기 점착 시트에서 점착제층 측의 면과 상기 수지 시트에서 제1의 수지 조성물층 측의 면을 적층하는 것으로 제조할 수 있다. 또한 박리 시트는 점착 시트와 수지 시트의 적층 후에 박리해도 좋고, 봉지에 사용할 때까지, 제1의 수지 조성물층을 보호하고 있어도 좋다.
상기 점착 시트는, 일반적인 제조 방법에 따라 제조할 수 있고, 예를 들면, 공정 재료로서의 박리 시트 상에 점착제층을 형성한 후, 상기 점착제층을 기재의 1의 면 상에 전사함으로써 제조할 수 있다. 여기서, 점착제층은, 구성하는 점착성 조성물, 및 소망에 따라 용매 또는 분산매를 더 함유하는 도공액을 조제하고, 박리 시트의 박리면 상에, 다이 코터, 커텐 코터, 스프레이 코터, 슬릿 코터, 나이프 코터 등에 의해 그 도공액을 도포하여 도막을 형성하고, 상기 도막을 건조시킴으로써 형성할 수 있다.
제1의 수지 조성물층과 박리 시트를 구비하는 수지 시트는, 예를 들면, 상술의 수지 조성물, 및 소망에 따라 용매 또는 분산매를 더 함유하는 도공액을 조제하고, 박리 시트의 박리면 상에, 다이 코터, 커텐 코터, 스프레이 코터, 슬릿 코터, 나이프 코터 등에 의해 그 도공액을 도포하여 도막을 형성하고, 상기 도막을 건조시켜 제1의 수지 조성물층으로 함으로써, 제조할 수 있다.
상술한 점착제층을 형성하기 위한 도공액 및 제1의 수지 조성물층을 형성하기 위한 도공액은, 도포를 행할 수 있으면 그 성상은 특별히 한정되지 않고, 점착제층 또는 제1의 수지 조성물층을 형성하기 위한 성분을 용질로서 함유하는 경우도 있고, 분산질로서 함유하는 경우도 있다. 또한, 상기 용매로서는, 톨루엔, 아세트산에틸, 메틸에틸케톤의 유기 용매 등을 들 수 있다.
〔봉지 시트〕
다음에, 상술의 본 실시형태와 관련되는 반도체 장치의 제조 방법에 사용할 수 있는 봉지 시트에 대해 설명한다. 상기 봉지 시트는, 경화성의 제2의 수지 조성물층을 적어도 구비한다. 여기서, 제2의 수지 조성물층이 경화성을 가진다는 것은, 수지 조성물층이 경화될 수 있는 것을 말하고, 바꾸어 말하면, 제2의 수지 조성물층은, 봉지 시트를 구성하고 있는 상태에서는 미경화이다. 제2의 수지 조성물층은, 열경화성이어도 좋고, 에너지선 경화성이어도 좋지만, 열경화성인 것이 바람직하다. 제2의 수지 조성물층이 열경화성인 것으로, 적층된 제2의 수지 조성물층에 대해서 에너지선을 조사하기 어려운 경우에도, 상기 제2의 수지 조성물층을 가열함으로써 양호하게 경화할 수 있다. 또한, 봉지 시트는, 상기 제2의 수지 조성물층의 적어도 한쪽의 면에 적층된 박리 시트를 더 구비해도 좋다.
1.제2의 수지 조성물층
상기 제2의 수지 조성물층은, 열경화성 수지를 함유하는 수지 조성물로 형성된 것이 바람직하다. 제2의 수지 조성물층을 형성하기 위한 수지 조성물은, 제1의 수지 조성물층을 형성하기 위한 수지 조성물로서 전술한 것을 사용할 수 있다. 제2의 수지 조성물층을 경화하여 이루어지는 제2의 경화층은, 절연성을 나타내는 것이 바람직하다. 상기 제2의 경화층이 절연성을 나타내는 것으로, 얻어지는 반도체 장치에서는, 단락 등의 결함이 억제되어 우수한 성능을 얻을 수 있다. 또한 제1의 경화층 및 제2의 경화층의 양쪽 모두가 절연성을 가지는 것이 바람직하다. 또한, 제1의 수지 조성물층 및 제2의 수지 조성물층은, 이러한 층의 밀착성의 관점에서, 동일한 조성을 가지는 수지 조성물로 형성된 것이 바람직하다.
(1) 제2의 수지 조성물층의 물성
제2의 수지 조성물층을 구성하는 재료는, 경화 전에 90℃에서의 용융 점도(이하, 「90℃ 용융 점도」라고 하는 경우가 있다.)가, 상한치로 해서 1.0×105 Pa·s 이하인 것이 바람직하고, 특히 1.0×104 Pa·s 이하인 것이 바람직하다. 90℃ 용융 점도의 상한치가 상기이면, 적층 공정에서, 가열 하에서 제2의 수지 조성물층에 전자 부품이 양호하게 매립되고, 이것에 의해, 전자부품의 주위에 보이드의 발생을 효과적으로 억제할 수 있다. 또한, 90℃ 용융 점도는, 하한치로서 1.0 Pa·s 이상인 것이 바람직하고, 특히 10 Pa·s 이상인 것이 바람직하다. 90℃ 용융 점도의 하한치가 상기이면, 적층 공정에서, 가열 하에서 제2의 수지 조성물층을 전자 부품에 적층한 경우에, 제2의 수지 조성물층을 구성하는 재료가 너무 유동되지 않고, 장치의 오염을 방지할 수 있다.
여기서, 본 명세서에서 90℃ 용융 점도는, 점탄성 측정장치를 이용하여 측정된 것이다. 구체적으로는, 두께 15 mm의 수지 조성물층에 대해, MCR302(Shimadzu Corporation 제)를 이용하여 온도 범위 30 ~ 150℃, 승온 속도 5℃／min의 조건에서 용융 점도를 측정할 수 있다.
(2) 제2의 수지 조성물층의 두께
제2의 수지 조성물층의 두께는, 봉지의 용도나, 봉지 후에 경화된 제2의 수지 조성물층의 두께 등을 고려해 설정할 수 있고, 예를 들면, 20μm 이상인 것이 바람직하다. 또한, 제2의 수지 조성물층의 두께는, 1000μm 이하인 것이 바람직하고, 500μm 이하인 것이 보다 바람직하고, 특히 300μm 이하인 것이 바람직하고, 또한 200μm 이하인 것이 바람직하다. 제2의 수지 조성물층의 두께가 20μm 이상인 것으로, 적층 공정에서, 전자 부품이 제2의 수지 조성물층에 양호하게 매립된 것과 함께, 제2의 수지 조성물층을 경화하여 이루어지는 제2의 경화층에 의해서 전자 부품을 보호하는 효과를 양호하게 얻을 수 있다. 또한 제1의 경화층의 경화 수축에 따라 생기는 제1의 경화층의 휨을, 제2의 경화층의 휨에 의해서 양호하게 상쇄하기 쉬워지고, 이것에 의해 봉지체 자체의 휨의 발생을 억제할 수 있다. 또한, 제2의 수지 조성물층의 두께가 1000μm 이하인 것으로, 제2의 수지 조성물층을 경화하여 이루어지는 제2의 경화층의 경화 수축의 발생을 저감할 수 있어 봉지체의 휨의 발생을 억제할 수 있다.
2.박리 시트
상기 봉지 시트는, 박리 시트를 구비하고 있어도 좋다. 상기 박리 시트는, 전술의 수지 시트가 구비하는 박리 시트로서 설명한 것을 사용할 수 있다. 봉지 시트는, 제2의 수지 조성물층의 한 면에만 박리 시트를 구비하고 있어도 좋고, 또한, 제2의 수지 조성물층의 양면에 박리 시트를 구비하고 있어도 좋다.
3.봉지 시트의 제조 방법
본 실시형태와 관련되는 반도체 장치의 제조 방법에 사용되는 봉지 시트는, 종래의 봉지 시트와 마찬가지로 제조할 수 있다. 예를 들면, 상술의 수지 조성물, 및 소망에 따라 용매 또는 분산매를 더 함유하는 도공액을 조제하고, 박리 시트의 박리면 상에, 다이 코터, 커텐 코터, 스프레이 코터, 슬릿 코터, 나이프 코터 등에 의해 그 도공액을 도포하여 도막을 형성하고, 상기 도막을 건조시킴으로써 봉지 시트를 제조할 수 있다. 도공액은, 도포를 행할 수 있으면 그 성상은 특별히 한정되지 않고, 제2의 수지 조성물층을 형성하기 위한 성분을 용질로서 함유하는 경우도 있고, 분산질로서 함유하는 경우도 있다. 박리 시트는 공정 재료로서 박리해도 좋고, 봉지에 사용할 때까지, 수지 조성물층을 보호하고 있어도 좋다.
또한, 제2의 수지 조성물층의 양면에 박리 시트가 각각 적층된 봉지 시트의 제조 방법으로서는, 전술의 박리 시트의 박리면 상에 도공액을 도포하여 도막을 형성하고, 이것을 건조시켜 제2의 수지 조성물층과 박리 시트로 이루어지는 수지 시트를 형성하고, 이 수지 시트의 제2의 수지 조성물층에서 박리 시트와 반대의 면을 다른 박리 시트의 박리면에 첩부(貼付)하고, 박리 시트/제2의 수지 조성물층/박리 시트로 이루어지는 봉지 시트를 얻을 수 있다. 이 봉지 시트에서 박리 시트의 적어도 한쪽은 공정 재료로서 박리해도 좋고, 봉지에 사용할 때까지, 제2의 수지 조성물층을 보호하고 있어도 좋다. 또한 상기 용매로서는, 톨루엔, 아세트산에틸, 메틸에틸케톤의 유기 용매 등을 들 수 있다.
〔반도체 장치의 제조 방법〕
계속해서, 본 실시형태와 관련되는 반도체 장치의 제조 방법에 대해 설명한다. 도 1 ~ 도 3에는, 본 실시형태와 관련되는 반도체 장치의 제조 방법의 일례를 설명하는 단면도가 나타난다. 최초로, 도 1(a)에 나타난 바와 같이, 전자 부품 재치 공정으로서 전술한 적층 시트(1)에서 제1의 수지 조성물층(11) 측의 면 상에 1개 또는 2개 이상의 전자 부품(2)을 재치한다. 또한 도 1(a)에서는, 적층 시트(1)가, 점착 시트(12)와 상기 점착 시트(12) 상에 적층된 제1의 수지 조성물층(11)을 구비하고 있는 상태가 나타나 있다. 적층 시트(1) 상에 전자 부품(2)을 재치하는 수법은 특별히 한정되지 않고, 일반적인 수법을 채용할 수 있다. 또한, 적층 시트(1) 상에 전자 부품(2)을 재치할 때에, 가열하는 것도 바람직하다. 가열함으로써, 전자 부품(2)과의 밀착성을 향상시킬 수 있다.
전자 부품(2)으로서는, 일반적으로 봉지의 대상이 되는 전자 부품이면 특별히 한정되지 않고, 예를 들면, 반도체 칩 등을 들 수 있다. 또한 전자 부품(2)은, 인터포저의 소정의 위치에 반도체 칩이 재치된 것이어도 좋다. 이 경우, 이와같이 재치된 상태에서, 상기 반도체 칩 등과 함께, 인터포저의 적어도 일부가 봉지된다. 상기 인터포저의 예로서는, 리드 프레임, 폴리이미드 테이프, 프린트기판 등을 들 수 있다. 또한 적층 시트(1) 상에서 전자 부품(2)의 주위에, 상기 인터포저의 예로서는, 리드 프레임, 폴리이미드 테이프, 프린트기판 등을 들 수 있다. 또한 적층 시트(1) 상에서 전자 부품(2)의 주위에, 구리 등의 금속으로 이루어지는 프레임, 수지제 프레임 등의 프레임(틀 형상 부재라고도 한다)을 설치하고, 상기 전자 부품(2)과 함께, 상기 틀 형상 부재의 적어도 일부를 봉지해도 좋다. 상기 틀 형상 부재는, 통상, 두께 방향으로 관통한 구멍으로부터 1개 이상의 개구부와 구리 등이나 수지 등에 의해 구성되는 틀 형상부로 이루어진다.
상기 틀 형상 부재를 이용하는 경우, 전자 부품 재치 공정에서, 예를 들면, 점착 시트(1)의 점착면 상에, 상기 틀 형상 부재를 재치한 후, 상기 틀 형상 부재의 개구부의 위치에, 전자 부품(2)을 재치한다. 이것에 의해, 적층 공정에서, 개구부의 밖으로 봉지 수지가 침출되는 것을 억제하여, 얻어지는 반도체 장치의 두께를 균일하게 할 수 있고, 또한 경화층의 휨의 발생을 억제하여, 얻어지는 반도체 장치의 휨을 억제할 수 있다.
계속해서, 도 1(b)에 나타난 바와 같이, 적층 공정으로서 전자 부품(2)을 덮는 것과 함께, 제1의 수지 조성물층(11)에 접촉하도록, 적어도 경화성의 제2의 수지 조성물층(3)을 구비하는 봉지 시트의 제2의 수지 조성물층(3)을 적층한다. 봉지 시트가 한 면에만 박리 시트를 구비하는 경우에는, 봉지 시트에서 제2의 수지 조성물층(3)의 노출면을, 전자 부품(2)을 덮도록 적층한 후, 박리 시트를 제2의 수지 조성물층(3)으로부터 박리하는 것이 바람직하다. 또한, 봉지 시트가 양면에 박리 시트를 구비하는 경우에는, 한쪽의 박리 시트를 박리하여 노출된 제2의 수지 조성물층(3)의 노출면을, 전자 부품(2)을 덮도록 적층한 후, 다른 한쪽의 박리 시트를 제2의 수지 조성물층(3)으로부터 박리하는 것이 바람직하다. 또한 봉지 시트가 한 면 또는 양면에 박리 시트를 구비하는 경우에는, 봉지 시트의 제2의 수지 조성물층(3)의 노출면을, 전자 부품(2)을 덮도록 적층한 후, 후술한 바와 같이, 제2의 수지 조성물층(3)을 경화하고, 제2의 경화층(3＇)을 형성하고, 그 후, 박리 시트를 제2의 경화층(3＇)으로부터 박리해도 좋다.
상기 적층 공정은, 종래 공지의 라미네이트 장치를 이용하여 행할 수 있고, 적층의 조건에서는, 예를 들면, 제2의 수지 조성물층(3)의 온도를 40℃ 이상으로 하는 것이 바람직하고, 특히 50℃ 이상으로 하는 것이 바람직하다. 또한, 상기 온도는, 180℃ 이하로 하는 것이 바람직하고, 150℃ 이하로 하는 것이 더 바람직하고, 특히 120℃ 이하로 하는 것이 바람직하다. 적층의 압력은, 0.1 MPa 이상으로 하는 것이 바람직하다. 또한, 상기 압력은, 0.5 MPa 이하로 하는 것이 바람직하다. 적층에 필요로 하는 시간은, 10초 이상으로 하는 것이 바람직하고, 특히 30초 이상으로 하는 것이 바람직하다. 또한, 상기 시간은, 10분간 이하인 것이 바람직하고, 특히 5분간인 것이 바람직하다.
상기 적층 공정은, 상압 조건하에서 행해도 좋지만, 제2의 수지 조성물층(3)의 전자 부품(2)에의 밀착성과 매립성의 관점에서, 감압 조건하에서 행하는 것이 바람직하다. 감압 조건에서는, 예를 들면, 5 kPa 이하로 하는 것이 바람직하고, 500 Pa 이하로 하는 것이 더 바람직하고, 특히 100 Pa 이하로 하는 것이 바람직하다.
다음에, 도 1(c) 및 도 1(d)에 나타난 바와 같이, 경화 공정에 의해, 봉지체(4)를 얻는다. 상기 경화 공정에서는, 최초로, 도 1(c)에 나타난 바와 같이, 제1의 수지 조성물층(11) 및 제2의 수지 조성물층(3)을 동시에 경화하여, 각각 제1의 경화층(11＇) 및 제2의 경화층(3＇)을 형성하는 것이 바람직하다. 상기 경화는, 가열 처리에 의해 행하는 것이 바람직하고, 즉, 제1의 수지 조성물층(11) 및 제2의 수지 조성물층(3)을 가열함으로써 경화하는 것이 바람직하다.
경화가 완료한 후에, 제1의 경화층(11＇)의 반응률은 85% 이상인 것이 바람직하고, 90% 이상인 것이 바람직하고, 특히 95% 이상인 것이 바람직하다. 제1의 경화층(11＇)의 반응률이 85% 이상이 되도록 제1의 수지 조성물층(11)을 경화하는 경우, 제1의 수지 조성물층(11)의 경화 반응이 보다 양호하게 진행되어, 적당히 삼차원 망상화되어 있기 때문에, 후술하는 디스미어 공정 후에, 제1의 경화층(11＇) 표면이 지나치게 거칠어 지지 않고, 제1의 경화층(11＇) 표면의 산술평균 조도가 비교적 작아진다. 이것에 의해, 그 후의 전극 형성 공정에서, 제1의 경화층(11＇)의 내부에 도체가 형성되기 어려워지기 때문에, 미세한 전극을 형성한 경우에도, 쇼트 등의 절연 불량을 효과적으로 억제할 수 있다. 또한 상기 반응률의 측정 방법은, 후술하는 시험예에 기재된 바와 같다.
또한, 경화가 완료한 후에, 제2의 경화층(3＇)의 반응률은 85% 이상인 것이 바람직하고, 90% 이상인 것이 바람직하고, 특히 95% 이상인 것이 바람직하다. 제2의 경화층(3＇)의 반응률이 85% 이상이 되도록, 제2의 수지 조성물층(3)을 경화하는 경우, 제2의 수지 조성물층(3)의 경화 반응이 보다 양호하게 진행되어, 적당히 삼차원 망상화되어 있기 때문에, 후술하는 디스미어 공정 후에, 제2의 경화층(3＇) 표면이 지나치게 거칠어 지지 않고, 제2의 경화층(3＇) 표면의 산술평균 조도가 비교적 작아진다. 이것에 의해, 그 후의 전극 형성 공정에서, 제2의 경화층(3＇)의 내부에 도체가 형성되기 어려워지기 때문에, 미세한 전극을 형성한 경우에도, 쇼트 등의 절연 불량을 효과적으로 억제할 수 있다. 또한 상기 반응률의 측정 방법은, 후술하는 시험예에 기재된 바와 같다.
형성되는 제1의 경화층(11＇)에서 전자 부품(2)과 반대측의 면의 산술평균 조도(Ra치)는, 미세한 전극을 양호하게 형성하기 쉬운 관점에서, 300 nm 이하인 것이 바람직하고, 150 nm 이하인 것이 보다 바람직하고, 특히 100 nm 이하인 것이 바람직하고, 또한 50 nm 이하인 것이 바람직하다. 산술평균 조도(Ra치)의 하한치는, 특별히 제한은 없지만, 후술하는 전극 형성 공정 후에, 전극(6)의 밀착성을 보다 안정화시키는 관점에서, 1 nm 이상인 것이 바람직하고, 특히 5 nm 이상인 것이 바람직하고, 또한 10 nm 이상인 것이 바람직하다. 또한 상기 산술평균 조도(Ra치)의 측정 방법은, 후술하는 시험예에 기재된 바와 같다.
형성되는 제2의 경화층(3＇)에서 전자 부품(2)과 반대측의 면의 산술평균 조도(Ra치)는, 미세한 전극을 양호하게 형성하기 쉬운 관점에서, 300 nm 이하인 것이 바람직하고, 150 nm 이하인 것이 보다 바람직하고, 특히 100 nm 이하인 것이 더 바람직하고, 또한 50 nm 이하인 것이 바람직하다. 산술평균 조도(Ra치)의 하한치는, 특별히 제한은 없지만, 후술하는 전극 형성 공정 후에, 전극(6)의 밀착성을 보다 안정화시키는 관점에서, 1 nm 이상인 것이 바람직하고, 특히 5 nm 이상인 것이 바람직하고, 또한 10 nm 이상인 것이 바람직하다. 또한 상기 산술평균 조도(Ra치)의 측정 방법은, 후술하는 시험예에 기재된 바와 같다.
상술한 가열에 의한 제1의 수지 조성물층(11) 및 제2의 수지 조성물층(3)의 경화에서는, 가열 처리의 온도를, 예를 들면, 100℃ 이상으로 하는 것이 바람직하고, 특히 120℃ 이상으로 하는 것이 바람직하다. 또한, 상기 온도는, 240℃ 이하로 하는 것이 바람직하고, 특히 200℃ 이하로 하는 것이 바람직하다. 또한, 가열 처리의 시간은, 15분간 이상으로 하는 것이 바람직하고, 특히 20분간 이상으로 하는 것이 바람직하다. 또한, 상기 시간은, 300분간 이하로 하는 것이 바람직하고, 특히 100분간 이하로 하는 것이 바람직하다. 또한, 상술한 가열에 의한 제1의 수지 조성물층(11) 및 제2의 수지 조성물층(3)의 경화는, 복수회의 가열 처리에 의해 단계적으로 행하는 것이 바람직하다. 이것에 의해, 제1의 경화층(11＇) 및 제2의 경화층(3＇)의 상기 반응률이 소망한 값을 달성하기 쉬워진다. 이 경우의 가열은, 2회 이상으로 나누어 행하는 것이 바람직하고, 특히, 온도 T1에서 열 경화시키는 제1의 가열처리와 온도 T1보다도 높은 온도 T2에서 열 경화시키는 제2의 가열처리에 의한, 2 단계의 가열 처리에 의해 행해지는 것이 보다 바람직하다. 이 경우, 제1의 가열처리에서는, 온도 T1이 100℃ 이상 130℃ 이하인 것이 바람직하고, 가열 처리의 시간은 15분 이상 60분 이하인 것이 바람직하다. 또한, 제2의 가열처리에서는, 온도 T2가 150℃ 이상 220℃ 이하인 것이 바람직하고, 가열 처리의 시간은 30분 이상 120분 이하인 것이 바람직하다.
제1의 수지 조성물층(11) 및 제2의 수지 조성물층(3)의 경화에 이어, 도 1(d)에 나타난 바와 같이, 제1의 경화층(11＇)으로부터 점착 시트(12)를 박리하는 것이 바람직하다. 이것에 의해, 제1의 경화층(11＇), 제2의 경화층(3＇), 및 제1의 경화층(11＇)과 제2의 경화층(3＇)에 의해 봉지된 전자 부품(2)을 구비하는 봉지체(4)가 얻어진다. 여기서, 점착 시트(12)가 에너지선 경화성을 가지는 점착제층을 구비하는 경우에는, 상술한 바와 같이, 박리의 전에, 상기 점착제층에 대해서 에너지선을 조사해 경화시켜, 점착 시트(12)의 점착력을 저하시킴으로써, 상기 박리를 용이하게 행할 수 있게 된다.
또한 도 1(c) 및 도 1(d)에 나타나는 경화 공정에서는, 제1의 수지 조성물층(11) 및 제2의 수지 조성물층(3)의 경화에 이어, 점착 시트(12)의 박리를 행하고 있지만, 점착 시트(12)의 박리를 최초로 행하고, 여기에 계속해서, 제1의 수지 조성물층(11) 및 제2의 수지 조성물층(3)의 경화를 행해도 좋다. 또한, 도 1(c) 및 도 1(d)에 나타나는 경화 공정에서는, 제1의 수지 조성물층(11) 및 제2의 수지 조성물층(3)의 경화를 동시에 행하고 있지만, 전자 부품 재치 공정과 적층 공정의 사이의 단계에 제1의 수지 조성물층(11)의 경화를 행하고, 경화 공정에서 제2의 수지 조성물층(3)의 경화를 행해도 좋다. 이와 같이, 제1의 수지 조성물층(11)의 경화와 제2의 수지 조성물층(3)의 경화를 별도로 행하는 경우에도, 각각의 경화의 바람직한 조건은 상술한 바와 같게 된다.
다음에, 제1의 경화층 및 상기 제2의 경화층의 적어도 한쪽에는, 종래 공지의 임의의 방법에 따라 전극을 형성할 수 있다. 이하에서는, 세미 애더티브법에 따라 형성하는 예를 설명한다.
즉, 경화 공정에 이어, 구멍 형성 공정으로서 제1의 경화층(11＇) 및 제2의 경화층(3＇)의 적어도 한쪽을 관통하는 구멍(5)으로서, 전자 부품(2)의 표면의 일부를 노출시키는 구멍(5)을 형성한다. 구멍(5)의 형성은, 얻어지는 반도체 장치의 구성 등에 맞춰, 제1의 경화층(11＇) 및 제2의 경화층(3＇)의 소망한 일측에 설치할 수 있고, 또한, 제1의 경화층(11＇) 및 제2의 경화층(3＇)의 양쪽 모두의 측에 설치할 수도 있다. 여기서, 도 2(a)에는, 제1의 경화층(11＇)을 관통하는 구멍(5)을 형성한 상태의 단면도가 나타나 있다. 이 경우, 제1의 경화층(11＇)에서 제2의 경화층(3＇)과는 반대측의 면에, 제1의 경화층(11＇)과 전자 부품(2)의 계면까지 관통하는 구멍(5)을 형성한다. 한편, 도 3(a)에는, 제2의 경화층(3＇)을 관통하는 구멍(5)을 형성한 상태의 단면도가 나타나 있다. 이 경우, 제2의 경화층(3＇)에서 제1의 경화층(11＇)과는 반대측의 면에, 제2의 경화층(3＇)과 전자 부품(2)의 계면까지 관통하는 구멍(5)을 형성한다. 구멍(5)의 형성은, 일반적인 방법으로 행해도 좋고, 예를 들면, 구멍(5)을 형성하는 면에 대해, 레이저 조사장치를 사용하고, 일반적인 조사 조건에서, 레이저를 조사하여 형성할 수 있다.
다음에, 디스미어 공정으로서 구멍(5)이 형성된 봉지체(4)를 디스미어 처리한다. 상술한 구멍 형성 공정에서는, 구멍(5)을 형성할 때에, 제1의 경화층(11＇) 또는 제2의 경화층(3＇)을 구성하는 성분의 잔사(스미어)가 발생해, 상기 스미어가 구멍(5) 내에 남는 경우가 있다. 그렇지만, 디스미어 공정을 행하는 것으로, 구멍(5) 내의 스미어를 제거할 수 있고, 계속해서 전극 형성 공정에서 구멍(5) 내에 전극을 형성한 경우에, 상기 전극의 도통 불량을 억제할 수 있다.
상술의 디스미어 처리는, 일반적인 수법에 따라 행할 수 있고, 예를 들면, 30℃ 이상 120℃ 이하의 알칼리성 용액 중에, 봉지체(4)를 1 ~ 30분간 침지시킴으로써 행할 수 있다. 또한, 사용되는 알칼리성 용액으로서는, 디스미어 처리에 일반적으로 사용되는 용액(디스미어액)을 사용할 수 있고, 예를 들면, 과망간산칼륨을 함유하는 수산화나트륨 용액, 과망간산나트륨 및 수산화나트륨을 함유하는 수용액 등을 사용할 수 있다. 또한, 상기 알칼리성 용액으로서는, 과망간산나트륨 및 수산화나트륨을 함유하는 수용액 외에, 수산화칼륨을 함유하는 수용액 등도 사용할 수 있다.
마지막으로, 전극 형성 공정으로서 구멍(5)을 통해서 전자 부품(2)에 전기적으로 접속된 전극(6)을 형성한다. 여기서, 도 2(b)에는, 구멍 형성 공정에서 제1의 경화층(11＇)에 형성된 구멍(5)에, 전극(5)을 형성한 상태의 단면도가 나타나 있다. 또한, 도 3(b)에는, 구멍 형성 공정에서 제2의 경화층(3＇)에 형성된 구멍(5)에, 전극(6)을 형성한 상태의 단면도가 나타나 있다. 전극(6)의 형성은, 일반적인 수법에 따라 행할 수 있다. 예를 들면, 봉지체(4)의 구멍(5)을 형성한 면에 대해서, 구리, 은 등의 도전성 금속을 이용한 도금 처리를 행해, 구멍(5)에 대해서 상기 도전성 금속을 매립하는 것과 함께, 상기 면을 상기 도전성 금속으로 덮는다. 계속해서, 상기 면을 덮은 도전성 금속에서 불필요한 부분을 에칭 등에 의해 제거하고, 구멍(5)에 매립된 도전성 금속과, 상기 매립된 도전성 금속에 연결되어, 상기 면 상에 남은 소정의 형상을 가지는 도전성 금속으로 이루어지는 전극(6)을 형성할 수 있다. 전극(6)의 형성에 의해, 봉지된 전자 부품(2)과 함께, 상기 전자 부품(2)에 전기적으로 접속된 전극(6)을 구비하는 반도체 장치가 얻어진다.
본 실시형태와 관련되는 반도체 장치의 제조 방법에서는, 상술한 바와 같이, 반도체 장치의 용도 등에 맞춰, 제1의 경화층(11＇) 및 제2의 경화층(3＇)의 소망한 층에 구멍(5)을 형성하고, 전극(6)을 설치할 수 있다. 또한, 제1의 경화층(11＇) 및 제2의 경화층(3＇)의 양쪽 모두의 층에 구멍(5)을 형성하고, 전극(6)을 설치할 수도 있다. 이 때문에, 얻어지는 반도체 장치에서, 전극(6)을 자유로운 위치에 설치하기 쉬워져, 얻어진 반도체 장치의 3차원 실장도 용이하게 된다. 그 결과, 반도체 장치의 고집적화 및 고기능화가 용이하게 된다.
또한, 본 실시형태와 관련되는 반도체 장치의 제조 방법은, 팬 아웃형 웨이퍼 레벨 패키지(FOWLP), 팬 아웃형 패널 레벨 패키지(FOPLP), 부품 내장 기판 등의 제조에도 적용할 수 있다. 특히, 상기 제조 방법은, 복수의 전자 부품을 일괄 봉지할 수 있기 때문에, 이것에 의해서 얻어지는 패키지는, 소정의 위치에서 절단하는 것으로, 복수의 반도체 패키지로 분할할 수 있어 효율적이고 또한 수율이 높은 반도체 패키지를 생산할 수 있다. 즉, 본 실시형태와 관련되는 반도체 장치의 제조 방법은, 효율적이고 수율이 높은 방법에도 적용할 수 있다.
이상 설명한 실시형태는, 본 발명의 이해를 용이하게 하기 위해서 기재된 것이고, 본 발명을 한정하기 위해서 기재된 것은 아니다. 따라서, 상기 실시형태에 개시된 각 요소는, 본 발명의 기술적 범위에 속하는 모든 설계 변경이나 균등물도 포함하는 취지이다.
실시예
이하, 실시예 및 시험예 등을 나타내는 것으로 본 발명을 한층 더 상세하게 설명하지만, 본 발명은 하기의 시험예 등에 아무런 한정되는 것은 아니다.
〔제조예 1〕(적층 시트의 제작)
(점착 시트의 제작)
아크릴산 에스테르 공중합체(아크릴산 2-에틸헥실 92.8질량%와, 아크릴산 2-히드록시에틸 7.0질량%와, 아크릴산 0.2질량%의 공중합체) 40질량부(고형분 환산, 이하 동일)와, 점착 부여재로서의 양말단 수산기 수소화 폴리부타디엔(NIPPON SODA CO., LTD. 제, 제품명 「GI-1000」) 5질량부와, 가교제로서의 헥사메틸렌 디이소시아네이트를 가지는 지방족계 이소시아네이트(Nippon Polyurethane Industry Co., Ltd. 제, 제품명 「Coronate HX」) 3.5질량부를, 메틸에틸케톤 중에서 혼합하여, 고형분 농도가 30질량%인 점착제 조성물의 도공액을 조제했다.
그 다음에, 조제한 도공액을, 롤코터를 이용하여, 폴리에틸렌 테레프탈레이트 필름의 한쪽의 면을, 실리콘계 박리층에 의해 박리 처리된 박리 필름(LINTEC Corporation 제, 제품명 「SP-PET382150」, 두께:38μm)의 박리 처리면에 도포하고, 90℃ 및 90초간의 가열을 행하고, 계속해서 115℃ 및 90초간의 가열을 행해, 도막을 건조시킴으로써 점착제층을 형성하여, 두께 50μm의 점착제층과 박리 필름의 적층체를 얻었다.
계속해서, 얻어진 점착제층에서 박리 필름과는 반대측의 면을, 기재로서의 투명 폴리에틸렌 테레프탈레이트 필름(TOYOBO CO., LTD. 제, 제품명 「PET50A-4300」, 두께:50μm, 유리전이온도 Tg:67℃, MD 방향 열수축률:1.2%, CD 방향 열수축률:0.6%)의 한 면에 첩합(貼合)하여 점착 시트를 얻었다.
또한 얻어진 점착제층에 대해, 후술하는 방법에 따라, 100℃에서, 측정 주파수를 1 Hz로 한 경우에 저장 탄성률을 측정했는데, 2.36×105 Pa이었다. 또한, 얻어진 점착 시트의 구리박에 대한 점착력을 후술하는 방법으로 측정했는데, 1.2N/25 mm이었다. 또한, 점착 시트의 폴리이미드 필름에 대한 점착력을 후술하는 방법으로 측정했는데, 1.1N/25 mm이었다. 또한, 점착제층의 5% 중량 감소 온도를 후술하는 방법으로 측정했는데, 304℃이었다.
상술한 저장 탄성률은 다음과 같이 측정했다. 상기한 바와 같이 제작된, 점착제층과 박리 필름의 적층체를 복수 이용하여, 두께의 합계가 3 mm가 될 때까지 점착제층을 적층한 후, 직경 8 mm의 원주체(두께 3 mm)를 구멍을 뚫고, 이것을 샘플로 했다. 상기 샘플에 대해서, JIS K7244-6:1999에 준거해, 점탄성 측정기(REOMETRIC 사 제, 제품명 「DYNAMIC ANALYZER」)을 이용하여 비틀림 전단법에 따라, 측정 주파수:1 Hz 및 측정 온도:100℃의 조건에서 저장 탄성률(Pa)을 측정했다.
상술한 구리박에 대한 점착력은, 다음과 같이 측정했다. 상기한 바와 같이 제작된 점착 시트를 길이 100 mm, 폭 25 mm로 재단하고, 박리 필름을 박리한 것을 시험편으로 하고, 구리박에 대해 0.5 MPa, 50℃에서 20분 가압해 첩부한 후, 표준환경 하 (23℃, 50%RH)에서 24시간 방치했다. 그 후, 표준 환경 하(23℃, 50%RH)에서, 인장시험기(Shimadzu Corporation 제, 제품명 「오토그래프 AG-IS」)를 이용하여 180℃의 박리 각도, 300 mm/분의 박리 속도로 점착 시트를 박리하고, 점착력(mN/25 mm)을 측정했다. 또한, 상술한 폴리이미드 필름에 대한 점착력은, 점착 시트가 첩부하는 대상을, 구리박으로부터 폴리이미드 필름으로 변경하는 이외, 상기와 마찬가지의 점착력의 측정 방법에 따라 측정했다.
상술한 5% 중량 감소 온도는, 다음과 같이 측정했다. 즉, 제조예 3에서 형성된 점착제층에 대해, 시차열·열중량 동시 측정 장치(Shimadzu Corporation 제, 제품명 「DTG-60」)를 이용하여, 유입 가스를 질소로 하고, 가스 유입 속도 100 ml/min, 승온 속도 20℃/min로, 40℃에서 550℃까지 승온시켜 열중량 측정을 행했다(JIS K7120 「플라스틱의 열중량 측정 방법」에 준거). 얻어진 열중량곡선에 기초하여, 온도 100℃에서의 질량에 대해서 질량이 5% 감소하는 온도(5% 중량 감소 온도)를 구했다.
(2) 제1의 수지 조성물층과 박리 필름으로 이루어지는 수지 시트의 제작
열가소성 수지로서의 비스페놀 A형 페녹시 수지(Mitsubishi Chemical Corporation 사 제, 제품명 「jER1256」) 5.1부와, 열경화성 수지로서의 비스페놀 A형 에폭시 수지(Mitsubishi Chemical Corporation 사 제, 제품명 「jER828」) 5.7부와, 열경화성 수지로서의 비페닐형 에폭시 수지(Nippon Kayaku Co., Ltd. 제, 제품명 「NC－3000－L」) 5.7부와, 열경화성 수지로서의 나프탈렌형 에폭시 수지(DIC 사 제, 제품명 「HP－4700」) 4.1부와, 열경화성 수지로서의 비페닐형 페놀(MEIWA PLASTIC INDUSTRIES, Ltd. 제, 제품명 「MEHC－7851－SS」) 14.3부와, 이미다졸계 경화촉매로서의 2－에틸-4－메틸이미다졸(Shikoku Chemicals Corporation 제, 제품명 「2 E4MZ」) 0.1부와, 무기 필러로서의 에폭시 실란 처리 실리카 필러〔실리카 필러(Admatechs 사 제, 제품명 「SO－C2」, 평균입경：0.5μm, 최대 입경：2μm, 형상：구상)을 3－글리시독시프로필트리메톡시실란(Shin-Etsu Chemical Co., Ltd. 제, 제품명 「KBM－403」, 최소 피복 면적：330㎡/g)을 이용하여 표면 처리한 것〕65부를, 메틸에틸케톤 중에서 혼합하여, 고형분 농도가 50질량%인 수지 조성물의 도공액을 얻었다. 상기 도공액을, 두께 38μm의 폴리에틸렌 테레프탈레이트 필름의 한 면에 알키드계 박리제층을 설치하여 이루어지는 박리 필름(LINTEC Corporation 제, 제품명 「SP－PET38AL－5」)의 박리면 상에 도포하고, 얻어진 도막을 오븐에서 100℃에서 1분간 건조함으로써, 두께 20μm의 제1의 수지 조성물층과 박리 필름으로 이루어지는 수지 시트를 제작했다.
(3) 적층 시트의 제작
계속해서, 상기 공정(1)에서 제작된 점착 시트로부터 박리 필름을 박리하여 노출된 점착제층의 노출면과, 상기 공정(2)에서 제작된 수지 시트에서 제1의 수지 조성물층 측의 면을 첩합시켜, 박리 필름을 가지는 적층 시트를 얻었다.
〔제조예 2〕(봉지 시트의 제작)
열가소성 수지로서의 비스페놀 A형 페녹시 수지(Mitsubishi Chemical Corporation 사 제, 제품명 「jER1256」) 5.1부와, 열경화성 수지로서의 비스페놀 A형 에폭시 수지(Mitsubishi Chemical Corporation 사 제, 제품명 「jER828」) 5.7부와, 열경화성 수지로서의 비페닐형 에폭시 수지(Nippon Kayaku Co., Ltd. 제, 제품명 「NC－3000－L」) 5.7부와, 열경화성 수지로서의 나프탈렌형 에폭시 수지(DIC 사 제, 제품명 「HP－4700」) 4.1부와, 열경화성 수지로서의 비페닐형 페놀(MEIWA PLASTIC INDUSTRIES, Ltd. 제, 제품명 「MEHC－7851－SS」) 14.3부와, 이미다졸계 경화촉매로서의 2－에틸-4－메틸이미다졸(Shikoku Chemicals Corporation 제, 제품명 「2 E4MZ」) 0.1부와, 무기 필러로서의 에폭시 실란 처리 실리카 필러〔실리카 필러(Admatechs 사 제, 제품명 「SO－C2」, 평균입경：0.5μm, 최대 입경：2μm, 형상：구상)을 3－글리시독시프로필트리메톡시실란(Shin-Etsu Chemical Co., Ltd. 제, 제품명 「KBM－403」, 최소 피복 면적：330㎡/g)을 이용하여 표면 처리한 것〕65부를, 메틸에틸케톤 중에서 혼합하여, 고형분 농도가 40질량%인 수지 조성물의 도공액을 얻었다. 상기 도공액을, 두께 38μm의 폴리에틸렌 테레프탈레이트 필름의 한 면에 알키드계 박리제층을 설치하여 이루어지는 박리 필름(LINTEC Corporation 제, 제품명 「SP－PET38AL－5」)의 박리면 상에 도포하고, 얻어진 도막을 오븐에서 100℃에서 1분간 건조함으로써, 두께 50μm의 제2의 수지 조성물층과 박리 필름으로 이루어지는 봉지 시트를 제작했다.
〔실시예 1〕
(전자 부품 재치 공정)
우선, 제조예 1에서 제작된 적층 시트로부터 박리 필름을 박리하고 노출된 제1의 수지 조성물층 측의 면 상에, 복수의 개구부를 가지는 틀 형상 부재(구리제, 두께:130μm, 개구부의 사이즈:8mm×8 mm)를 첩착했다. 그 다음에, 복수의 반도체 칩(5 mm×5 mm, 두께:130μm)을 준비하고, 틀 형상 부재에서 각각의 개구부의 소정 위치에, 반도체 칩을 1개씩 재치했다.
(적층 공정)
그 다음에, 제조예 2에서 제작된 봉지시트에서 제2의 수지 조성물층 측의 면을, 100℃로 가열한 상태에서, 반도체 칩 및 틀 형상 부재를 덮도록 점착 시트 상에 적층하여, 임시 접착했다. 그 다음에, 봉지 시트를, 진공 라미네이터 장치를 이용하고, 2 hPa 이하로 감압한 상태에 두고, 그 후 90℃, 압력 0.1 MPa에서 내열 고무를 이용하여 10초간 프레스 한 후, 90℃, 압력 0.3 MPa로 내열 고무를 이용하여 30초간 프레스했다.
(경화 공정)
그 후, 적층된 봉지 시트로부터, 박리 필름을 박리하고, 제1의 수지 조성물층 및 제2의 수지 조성물층을 100℃(T1)에서 30분간 열 경화한 후, 180℃(T2)에서 60분간 열 경화하여, 제1의 경화층 및 제2의 경화층을 형성했다. 그 다음에, 제1의 경화층으로부터 점착 시트를 박리 각도 180°에서 박리했다.
(구멍 형성 공정)
얻어진 봉지체에서 제1의 경화층 측의 면에 대해서, CO2 레이저 가공기를 사용하여 레이저를 조사하여, 봉지체 표면에서 직경이 100μm이고, 반도체 칩에 이르는 비어 홀을 형성했다.
(디스미어 공정)
그 다음에, 봉지체에서 제2의 경화층 측의 면(비어 홀이 형성된 제1의 경화층의 면과는 반대측의 면)을 보호 테이프로 전면 커버한 후, 글리콜에테르계 용매와 에틸렌글리콜 모노부틸 에테르가 혼합되어 이루어지는 알칼리성의 팽윤액 중에, 60℃에서 5분간 침지한 후, 조화액(粗化液)(알칼리성 과망간산 수용액)에 80℃에서 15분간 침지하고, 마지막으로, 황산의 수용액에 40℃에서 5분간 침지하여 중화하고, 그 후 80℃에서 5분간 건조했다.
(전극 형성 공정)
계속해서, 봉지체를, 무전해 도금용 용액에 40℃에서 6분간 침지하고, 다음에 무전해구리 도금액에 25℃에서 18분간 침지하고, 그 후, 150℃에서 30분간 아닐 처리를 행했다. 그 후, 봉지체에서 비어 홀이 형성된 면에 도금용 레지스트층을 붙여 첩합하고, 노광, 현상에 의해, 상기 도금용 레지스트층에서 소정의 패턴을 가지는 영역을 제거했다. 그 후, 황산구리 전해 도금을 행해, 상기 제거된 영역에, 10μm의 두께의 구리로 이루어지는 층을 형성했다. 다음에, 남은 도금용 레지스트층을 박리하고, 플래시 에칭에 의해 불필요한 무전해구리 도금 부분을 제거하는 것으로, 배선의 형상을 가지는 전극을 얻었다. 상기 배선의 배선 패턴은, 배선폭(L)이 50μm이며 배선 간격(S)이 50μm인 배선 패턴 1, 및 배선폭(L)이 10μm이며 배선 간격(S)이 10μm인 배선 패턴 2이었다. 마지막으로, 보호 테이프를 박리하고, 아닐 처리를 190℃에서 60분간 행하는 것으로, 제1의 경화층면에 전극이 형성된 봉지체를 얻었다.
〔실시예 2〕
제2의 경화층 측의 면에 전극을 형성한 것 이외는, 실시예 1과 마찬가지로 하여 봉지체를 얻었다. 즉, 제1의 경화층 측의 면에는 전극이 형성되지 않고, 제2의 경화층 측의 면에만 전극이 형성된 봉지체를 얻었다.
〔실시예 3〕
경화 공정에서 경화 조건으로서 170℃(T1)에서 30분간의 한 번의 가열 처리에 의해 제1의 수지 조성물층 및 제2의 수지 조성물층을 열 경화한 것 이외는, 실시예 1과 마찬가지로 하여 봉지체를 얻었다.
〔실시예 4〕
경화 공정에서, 경화 조건으로서 100℃(T1)에서 30분간 열 경화한 후, 150℃(T2)에서 30분간 열 경화한 것 이외는, 실시예 1과 마찬가지로 하여 봉지체를 얻었다.
〔시험예 1〕(반응률의 측정)
제조예 1에서 제작된 수지 시트에 대해서, 박리 필름을 박리하여 얻은 제1의 수지 조성물층을, 하기의 조건의 시차주사열량계(DSC)에 제공하고, 제1의 수지 조성물의 열 경화에 의한 발열량(적분량)을 측정했다. 이것에 의해 측정된 발열량을 ΔH0(kJ)로 했다.
시차주사열량계(DSC)
장치:TA Instruments 사 제
승온 속도:10℃/min
온도 범위:50℃ ~ 300℃
또한, 제조예 1에서 제작된 수지 시트를, 실시예 1의 경화 공정에서 열 경화와 마찬가지의 조건〔100℃(T1)에서 30분간 열 경화한 후, 180℃(T2)에서 60분간 열 경화〕에서 열 경화한 후, 박리 필름을 떼어내고 얻어진 제1의 경화층을, 상기와 마찬가지의 조건에서 시차주사열량계(DSC)에 제공하고, 제1의 경화층의 열 경화에 의한 발열량(적분량)을 측정했다. 측정된 발열량을 ΔH1(kJ)로 했다.
그리고, 측정된 ΔH0(kJ) 및 ΔH1(kJ)를 이용하고, 하기 식으로부터 실시예 1과 관련되는 제1의 경화층의 반응률(%)을 산출했다. 결과를 표 1에 나타낸다.
반응률(%)=(ΔH0-ΔH1)/H0×100
또한, 제조예 2와 마찬가지로 제작된 봉지 시트에 대해서도, 박리 필름을 박리하여 얻은 제2의 수지 조성물층의 발열량 ΔH0(kJ)를, 상기와 마찬가지로 측정했다. 또한 제조예 2와 마찬가지로 제작된 봉지 시트를, 실시예 1의 경화 공정에서 열 경화와 마찬가지의 조건〔100℃(T1)에서 30분간 열 경화한 후, 180℃(T2)에서 60분간 열 경화〕에서 열 경화한 후, 박리 필름을 떼어내고 얻어진 제2의 경화층의 발열량 ΔH1(kJ)를, 상기와 마찬가지로 측정했다. 그리고, 측정된 ΔH0(kJ) 및 ΔH1(kJ)로부터, 상기와 마찬가지로 산출하는 것으로, 실시예 1과 관련되는 제2의 경화층의 반응률(%)을 산출했다. 결과를 표 1에 나타낸다.
또한 상술한 발열량 ΔH1(kJ)를 측정할 때의 열 경화의 조건을, 각 실시예에 기재되는 조건으로 변경한 이외, 상술의 방법과 마찬가지로 하고, 실시예 2 ~ 4와 관련되는 제1의 경화층의 반응률(%) 및 제2의 경화층의 반응률(%)을 산출했다. 이러한 결과도 표 1에 나타낸다.
〔시험예 2〕(산술평균 조도의 측정)
실시예 1 ~ 4의 제조 방법의 경화 공정에서 얻어지고 구멍 형성 공정을 행하기 전에 봉지체(제1의 경화층 및 제2의 경화층에 의해 봉지된 반도체 칩을 구비하는 봉지체)에서, 제1의 경화층 및 제2의 경화층의 표면에 대해, JIS B0601-1994에 준거해, 접촉형 조도계(Mitutoyo Corporation 제, 제품명 「SV3000S4」)를 이용하고, 산술평균 조도 Ra(μm)를 측정했다. 결과를 표 1에 나타낸다.
〔시험예 3〕(전극 형성성의 평가)
실시예에서 제조된 봉지체에서 배선 패턴 1(L/S=50μm/50μm) 및 배선 패턴 2(L/S=10μm/10μm)를, 디지털 현미경(KEYENCE 제, 제품명 「VHX-100」)을 이용하여 관찰하고, 이하의 기준에 따라 전극 형성성을 평가했다.
A:의도한 배선 패턴이 형성되어 있다.
B:의도한 배선 패턴으로부터의 일탈이 부분적으로 생겨 있다.
C:의도한 배선 패턴으로부터의 일탈이 생겨 배선간의 접촉(쇼트)도 생겨 있다.
실시예와 관련되는 제조 방법에 따르면, 칩 실장 공정으로부터, 봉지 수지에의 전극 형성까지의 공정이, 매우 간단한 작업 내용으로, 효율적으로 행할 수 있는 것을 확인할 수 있었다. 또한, 표 1에 나타나는 바와 같이, 봉지체의 어느 면에도, 양호한 배선 패턴을 가지는 전극을 형성할 수 있는 것을 확인할 수 있었다. 이것에 의해, 반도체 장치를 고집적화 및 고기능화할 수 있게 할 수 있다. 이상으로부터, 실시예와 관련되는 제조 방법에 따르면, 전자 부품을 양호하게 봉지할 수 있어 반도체 장치를 양호하게 제조할 수 있었다.
본 발명과 관련되는 반도체 장치의 제조 방법은, 칩 내장 기판, 팬 아웃형 웨이퍼 레벨 패키지나 팬 아웃형 패널 레벨 패키지의 반도체 장치의 제조에 적합하게 이용할 수 있다.
1:점착 시트
11:제1의 수지 조성물층
11':제1의 경화층
12:점착시트
2:전자 부품
3:제2의 수지 조성물층
3＇:제2의 경화층
4:봉지체
5:구멍
6:전극
11:제1의 수지 조성물층
11':제1의 경화층
12:점착시트
2:전자 부품
3:제2의 수지 조성물층
3＇:제2의 경화층
4:봉지체
5:구멍
6:전극
Claims (15)
- 기재와 상기 기재의 한 면 측에 적층된 점착제층을 구비하는 점착 시트, 및 상기 점착 시트에서 상기 점착제층 측의 면에 적층된 경화성의 제1의 수지 조성물층을 구비하는 적층 시트에서 상기 제1의 수지 조성물층 측의 면 상에, 1개 또는 2개 이상의 전자 부품을 재치하는 전자 부품 재치 공정,
적어도 상기 전자 부품을 덮는 것과 함께, 상기 제1의 수지 조성물층에 접촉하도록, 적어도 경화성의 제2의 수지 조성물층을 구비하는 봉지 시트에서 상기 제2의 수지 조성물층을 적층하는 적층 공정,
상기 제1의 수지 조성물층이 경화되어 이루어지는 제1의 경화층, 상기 제2의 수지 조성물층이 경화되어 이루어지는 제2의 경화층, 및 상기 제1의 경화층과 상기 제2의 경화층에 의해 봉지된 상기 전자 부품을 구비하는 것과 함께 상기 점착 시트가 박리되어 이루어지는 봉지체를 얻는 경화 공정,
상기 제1의 경화층 및 상기 제2의 경화층의 적어도 한쪽을 관통하는 구멍으로서, 상기 전자 부품의 표면의 일부를 노출시키는 구멍을 형성하는 구멍 형성 공정,
상기 구멍이 형성된 상기 봉지체를 디스미어 처리하는 디스미어 공정, 및
상기 구멍을 통해서 상기 전자 부품에 전기적으로 접속된 전극을 형성하는 전극 형성 공정,
을 포함하는 것을 특징으로 하는, 반도체 장치의 제조 방법. - 제1항에 있어서,
상기 제1의 수지 조성물층의 경화 및 상기 제2의 수지 조성물층의 경화를 동시에 행하고,
상기 점착 시트의 박리를, 상기 제1의 수지 조성물층 및 상기 제2의 수지 조성물층의 경화 후에 행하는 것을 특징으로 하는, 반도체 장치의 제조 방법. - 제1항 또는 제2항에 있어서,
상기 제1의 경화층 및 상기 제2의 경화층의 적어도 한쪽은 절연성을 나타내는 것을 특징으로 하는, 반도체 장치의 제조 방법. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 제1의 수지 조성물층 및 상기 제2의 수지 조성물층의 적어도 한쪽의 경화는, 가열 처리에 의해 행해지는 것을 특징으로 하는, 반도체 장치의 제조 방법. - 제4항에 있어서,
상기 가열 처리는, 복수회의 가열 처리에 의해 단계적으로 행해지는 것을 특징으로 하는, 반도체 장치의 제조 방법. - 제5항에 있어서,
상기 가열 처리는, 온도 T1에서 열 경화시키는 제1의 가열처리와 온도 T1보다도 높은 온도 T2에서 열 경화시키는 제2의 가열처리에 의해 행해지는 것을 특징으로 하는, 반도체 장치의 제조 방법. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 제1의 수지 조성물층의 경화는, 상기 제1의 경화층의 반응률이 85% 이상이 되도록 행하는 것을 특징으로 하는, 반도체 장치의 제조 방법. - 제1항 내지 제7항 중 어느 한 항에 있어서,
상기 제2의 수지 조성물층의 경화는, 상기 제2의 경화층의 반응률이 85% 이상이 되도록 행하는 것을 특징으로 하는, 반도체 장치의 제조 방법. - 제1항 내지 제8항 중 어느 한 항에 있어서,
상기 제1의 수지 조성물층 및 상기 제2의 수지 조성물층의 적어도 한쪽은 열경화성 수지를 함유하는 수지 조성물로 형성된 것을 특징으로 하는, 반도체 장치의 제조 방법. - 제9항에 있어서,
상기 수지 조성물은 무기 필러를 함유하는 것을 특징으로 하는, 반도체 장치의 제조 방법. - 제10항에 있어서,
상기 무기 필러는, 최소 피복 면적이 550 ㎡/g 미만인 표면처리제에 의해 표면 처리되어 있는 것을 특징으로 하는, 반도체 장치의 제조 방법. - 제9항 내지 제11항 중 어느 한 항에 있어서,
상기 제1의 수지 조성물층 및 상기 제2의 수지 조성물층은, 동일한 조성을 가지는 상기 수지 조성물로 형성된 것을 특징으로 하는, 반도체 장치의 제조 방법. - 제1항 내지 제12항 중 어느 한 항에 있어서,
상기 제1의 수지 조성물층의 두께는 1μm 이상 100μm 이하인 것을 특징으로 하는, 반도체 장치의 제조 방법. - 제1항 내지 제13항 중 어느 한 항에 있어서,
상기 제2의 수지 조성물층의 두께는 50μm 이상 1000μm 이하인 것을 특징으로 하는, 반도체 장치의 제조 방법. - 기재와 상기 기재의 한 면 측에 적층된 점착제층을 구비하는 점착 시트, 및 상기 점착 시트에서 상기 점착제층 측의 면에 적층된 경화성의 제1의 수지 조성물층을 구비하는, 제1항 내지 제14항 중 어느 한 항에 기재되는 반도체 장치의 제조 방법에 사용하기 위한 적층 시트.
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