KR20200023625A - 웨이퍼 구조체 - Google Patents

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KR20200023625A
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춘-썬 린
쿠-체 우
츠-잉 츠엔
밍-청 처우
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시트로닉스 테크놀로지 코퍼레이션
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Abstract

본 발명은 복수의 다이들, 복수의 스크라이브 라인들 및 복수의 공정 패턴들을 포함하는 웨이퍼 구조체에 관한 것이다. 스크라이브 라인들은 상기 다이들의 제1 측면들 및 제2 측면들에 인접해 있다. 공정 패턴들은 다이들 내의 제1 측면들에 인접한 스크라이브 라인들, 또는 제1 측면들에 인접한 스크라이브 라인들 또는 제2 측면들에 인접한 스크라이브 라인들의 일부에서 집중되어 있다. 그로 인해, 공정 패턴들이 없는 스크라이브 라인들의 폭이 수축된 후에, 각 웨이퍼 상에 제작된 다이들의 수가 증가할 수 있다.

Description

웨이퍼 구조체{WAFER STRUCTURE}
본 발명은 일반적으로 웨이퍼 구조체에 관한 것으로, 특히 스크라이브 라인들의 일부 상에 또는 다이들 상에 집중된 공정 패턴들을 갖는 웨이퍼 구조체에 관한 것이다.
전자 제품들의 개발 및 기술적 진보를 위해, 집적 회로(IC) 설계 회사들 및 주문생산 공장들(foundries) 모두가 웨이퍼 상에 제작되는 다이들의 수를 증가시키기를 희망한다. 일반적인 방법들 중 하나는 스크라이브 라인들의 폭을 수축시키는 것이다. 다이들에 대한 제작 공정에서, 스크라이브 라인들 상의 공정 패턴들은 정확성을 검사하기 위해 사용된다. 불행히도, 제작 장비의 능력이 제한되기 때문에, 공정 패턴들은 그 제한을 넘어 수축할 수 없고, 따라서 스크라이브 라인들의 수축성을 제한한다. 위의 문제점으로 인해, 공개된 중국 특허 출원 번호 제CN103176350A호 및 공보 번호 제CN101533229B호 및 공개된 일본 특허 출원 번호 제2005-283609호 모두가 관련 기술들을 제안하였다. 그럼에도, 개선은 다소 한정된다.
추가로, 웨이퍼가 절단되어 다이들을 제공한 이후, 스크라이브 라인들에서 설정된 공정 패턴들이 완전히 절단되지 않은 경우 잔여 공정 패턴들이 다이들의 에지들 상에 나타날 것이다. 잔여 공정 패턴들은 다이들의 입력/출력 채널들을 단축시킬 수 있다. 대안적으로, 이들은 어셈블링 동안 다이들 또는 플렉시블 인쇄 회로 보드(FPC)와 같은 다른 컴포넌트들을 단축시킬 수 있다. 또한, 공정 패턴들은 다이들의 둘레들을 둘러싸는 스크라이브 라인들에서 통상적으로 설계된다. 이후, 절단 공정에서, 절단 공정에 대한 파라미터들의 선택에 영향을 주어 절단 절차를 복잡하게 만드는, 공정 패턴들의 존재가 고려되어야 한다.
따라서, 본 발명은 스크라이브 라인들의 폭을 심지어 절단 공정의 폭 제한까지 수축시키고 그에 따라 웨이퍼 상에 제작되는 다이들의 수를 증가시키기 위한 웨이퍼 구조체를 제공한다. 그 외에도, 절단 절차가 추가로 간략해질 수 있고, 잔여 공정 패턴들로 인한 단락 현상이 개선될 수 있다.
본 발명의 목적은 절단 절차를 간략화시키기 위해 다이들의 하나의 측면에 인접한 스크라이브 라인들 상에 집중된 공정 패턴들을 갖는 웨이퍼 구조체를 제공하는 것이다. 추가로, 다이들의 다른 측면들에 인접한 스크라이브 라인들의 폭은 단일 웨이퍼 상에 제작되는 다이들의 수를 증가시키기 위해 수축될 수 있다.
본 발명의 다른 목적은 공정 패턴들이 없는 스크라이브 라인들의 폭을 수축시키기 위해 다이들의 제1 측면에 인접한 스크라이브 라인들 상에 집중되고 다이들의 제2 측면에 인접한 스크라이브 라인들의 일부분 상에 집중되는 공정 패턴들을 갖는 웨이퍼 구조체를 제공하는 것이다. 그로 인해, 단일 웨이퍼 상에 제작되는 다이들의 수가 증가할 수 있다.
본 발명의 또 다른 목적은 공정 패턴들, 및 다이들의 상이한 측면들에 인접한 다이들의 입력/출력 부분들을 가지는 웨이퍼 구조체를 제공하는 것이다. 그로 인해, 다이들의 입력/출력 부분들 상에서의 웨이퍼 절단 이후 잔여 공정 패턴들의 영향이 회피될 수 있고, 결국 단락 현상을 방지할 수 있다.
본 발명의 추가적인 목적은 절단 절차를 간략화시키고 스크라이브 라인들의 폭을 수축시키기 위해 다이들 상에 집중된 공정 패턴들을 갖는 웨이퍼 구조체를 제공하는 것이다. 그로 인해, 단일 웨이퍼 상에 제작된 다이들의 수가 증가할 수 있고; 스크라이브 라인 상의 잔여 공정 패턴들이 회피될 수 있고; 잔여 공정 패턴들로 인한 단락 현상이 개선될 수 있다.
본 발명은 복수의 다이들, 복수의 스크라이브 라인들, 및 복수의 공정 패턴들을 포함하는 웨이퍼 구조체를 개시한다. 복수의 다이들은 복수의 제1 측면들 및 복수의 제2 측면들을 포함한다. 복수의 스크라이브 라인들은 복수의 다이들의 복수의 제1 측면들 및 복수의 제2 측면들에 인접한다. 추가로, 복수의 제2 측면들에 인접한 복수의 스크라이브 라인들의 폭은 복수의 제1 측면들에 인접한 복수의 스크라이브 라인들의 폭보다 작다. 복수의 공정 패턴들은 복수의 제1 측면들에 인접한 복수의 스크라이브 라인들 상에 위치한다(또는 복수의 스크라이브 라인들에 위치한다).
본 발명은 복수의 다이들, 복수의 스크라이브 라인들, 및 복수의 공정 패턴들을 포함하는 웨이퍼 구조체를 개시한다. 복수의 다이들은 복수의 제1 측면들 및 복수의 제2 측면들을 포함한다. 복수의 스크라이브 라인들은 복수의 다이들의 복수의 제1 측면들 및 복수의 제2 측면들에 인접한다. 복수의 공정 패턴들은 복수의 제2 측면들에 인접한 복수의 스크라이브 라인들의 5% 미만 및 복수의 제1 측면들에 인접한 복수의 스크라이브 라인들 상에 위치한다(또는 이들에 위치한다). 추가로, 복수의 제2 측면들에 인접하고 복수의 공정 패턴들이 없는 복수의 스크라이브 라인들의 폭은 복수의 공정 패턴들을 갖는 복수의 스크라이브 라인들의 폭보다 작다.
본 발명은 복수의 다이들, 복수의 스크라이브 라인들, 및 복수의 공정 패턴들을 포함하는 웨이퍼 구조체를 개시한다. 복수의 다이들은 복수의 제1 측면들 및 복수의 제2 측면들을 포함한다. 복수의 스크라이브 라인들은 복수의 다이들의 복수의 제1 측면들 및 복수의 제2 측면들에 인접한다. 추가로, 복수의 공정 패턴들은 복수의 다이들 내에 위치한다(또는 복수의 다이들에 위치한다).
도 1은 본 발명의 실시예에 따른 웨이퍼 구조체의 개략도를 도시한다.
도 2는 본 발명의 제1 실시예에 따른 웨이퍼 구조체의 확대된 개략도를 도시한다.
도 3은 본 발명의 제2 실시예에 따른 웨이퍼 구조체의 확대된 개략도를 도시한다.
도 4는 본 발명의 제3 실시예에 따른 웨이퍼 구조체의 확대된 개략도를 도시한다.
명세서 및 후속하는 청구항들에서, 소정 단어들이 특정 디바이스들을 표현하기 위해 사용된다. 본 기술분야의 통상의 기술자는 제조자들이 동일한 디바이스들을 지칭하기 위해 상이한 명사들을 사용할 수도 있다는 것을 알아야 한다. 명세서 및 후속하는 청구항들에서, 명칭들에서의 차이들은 디바이스들을 구별하기 위해 사용되지는 않는다. 오히려, 기술들의 차이는 구별을 위한 가이드라인이다. 전체 명세서 및 후속하는 청구항들에서, 단어 "포함하는"은 개방 언어이며, "~를 포함하지만 이에 제한되지 않는" 것으로서 설명되어야 한다.
본 발명의 구조들과 특성들뿐만 아니라 유효성이 추가로 이해되고 인지되도록 하기 위해, 본 발명의 상세한 설명은 이하와 같이 실시예들 및 첨부 도면들과 함께 제공된다.
본 발명의 실시예에 따른 웨이퍼 구조체의 개략도를 도시하는 도 1을 참조하라. 도면에 도시된 바와 같이, 웨이퍼 구조체(10)는 복수의 다이들(20) 및 복수의 스크라이브 라인들(30, 32)을 포함한다. 스크라이브 라인들(30)은 제1 방향(수평이라고도 함) X 스크라이브 라인들이고; 스크라이브 라인들(32)은 제2 방향(수직이라고도 함) Y 스크라이브 라인들이다. 도 1이 도시하는 바와 같이, 제1 방향(X)에서의 복수의 스크라이브 라인들(30)은 복수의 다이들(20)의 상부 및 하부 측면들에 인접하고; 제2 방향(Y)에서의 복수의 스크라이브 라인들(32)은 복수의 다이들(20)의 좌우 측면들에 인접한다. 그로 인해, 복수의 스크라이브 라인들(30, 32)은 복수의 다이들(20)의 둘레들을 둘러싼다. 추가로, 도 1의 실시예에 따른 웨이퍼 구조체(10) 내의 복수의 다이들(20)은 직사각형이다. 이하, 본 발명에 따른 실시예들을 설명하기 위해 웨이퍼 구조체(10)의 영역(12)을 취한다.
도 1에 도시된 웨이퍼 구조체(10)의 영역(12)의 확대된 뷰를 도시하는 도 2를 참조하라. 도면에 도시된 바와 같이, 다이(20)는 제1 측면(21), 제2 측면(22), 제3 측면(23), 및 제4 측면(24)을 포함한다. 제1 측면(21) 및 제3 측면(23)은 다이(20)의 짧은 측면들이고; 제2 측면(22) 및 제4 측면(24)은 다이(20)의 긴 측면들이다. 복수의 다이들(20)은 복수의 입력/출력 부분들(또는 입력/출력 채널들이라고 함)(25)을 포함할 수 있다. 복수의 입력/출력 부분들(25)은 다이(20)의 제2 측면(22) 또는 제4 측면(24)을 따라 배치된다. 도 2에서의 실시예에 따르면, 복수의 입력/출력 부분들(25)은 다이(20)의 제2 측면(22) 및 제4 측면(24)을 따라 배치된다. 따라서, 복수의 입력/출력 부분들(25)은 다이(20)의 2개의 긴 측면에 위치할 수 있다.
다시 도 2를 참조하라. 공정 패턴들(40)은 다이(20)의 제1 측면(21)에 인접한 복수의 스크라이브 라인들(32) 상에 집중된다. 도면의 실시예에 따르면, 공정 패턴들(40)은 다이(20)의 제2 측면(22) 및 제4 측면(24)에 인접한 복수의 스크라이브 라인들(30)에는 없을 수 있다. 다시 말해, 공정 패턴들(40)은 제1 측면(짧은 측면)(21)에 인접한 스크라이브 라인들(32) 상에 모두 위치할 수 있다. 그로 인해, 복수의 입력/출력 부분들(25) 및 복수의 공정 패턴들(40)은 다이(20)의 상이한 측면들에 인접한다. 따라서, 절단 공정 이후, 공정 패턴들(40)이 완전히 절단되지 않더라도, 잔여 공정 패턴들(40)은 복수의 입력/출력 부분들(25)의 전기 접속에는 영향을 주지 않을 것이다. 예를 들어, 잔여 공정 패턴들(40)은 제1 측면(짧은 측면)(21)에 인접한 스크라이브 라인(32) 상에 위치할 것이다. 제2 측면(긴 측면)(22) 및 제4 측면(긴 측면)(24)에 인접한 스크라이브 라인(30) 상에는 잔여 공정 패턴(40)이 존재하지 않는다. 따라서, 단락 현상은 복수의 입력/출력 부분들(25)에서 발생하지 않을 것이다. 추가로, 디바이스 또는 FPC를 테스트하기 위한 와이어들과 같은, 다이(20)와 다른 컴포넌트들 사이의 전기 접속 역시 영향을 받지 않을 것이다. 전술한 공정 패턴들(40)은 정렬 마크들, 폭에 대한 측정 패턴들, 두께에 대한 측정 패턴들, 또는 전기 테스트 디바이스들을 포함한다.
또한, 도 2의 실시예에 따른 제2 방향(Y)에서의 스크라이브 라인들(32)의 폭은 제1 폭(W1)이고; 도 2의 실시예에 따른 제1 방향(X)에서의 스크라이브 라인들(30)의 폭은 제2 폭(W2)이다. 도면에 도시된 바와 같이, 공정 패턴들(40)이 제1 방향(X)에서 스크라이브 라인들(30)에 설정되지 않기 때문에, 제2 폭(W2)은 제1 폭(W1)보다 작을 수 있다. 다시 말해, 다이(20)의 제2 측면(22)에 인접한 스크라이브 라인의 폭은 다이(20)의 제1 측면(21)에 인접한 스크라이브 라인(32)의 폭보다 작다. 추가로, 제2 방향(Y)에서 스크라이브 라인들(32) 상의 공정 패턴들(40)의 폭이 최대 폭(W3)인 경우, 공정 패턴들(40)이 제1 방향(X)에서 스크라이브 라인들(30)에 설정되지 않음으로 인해, 스크라이브 라인들(30)의 제2 폭(W2)은 최대 폭(W3)보다 작게 된다. 그로 인해, 제2 측면(22)에 인접하고 공정 패턴들(40)이 없는 스크라이브 라인(30)의 폭은 공정 패턴들(40)의 폭보다 작게 된다. 또한, 절단 절차를 간략화하기 위해 절단 공정에서 절단 툴들을 여러 번 변경하지 않기 위해, 제2 측면(22)에 인접한 스크라이브 라인(30)의 폭 및 제4 측면(24)에 인접한 스크라이브 라인(30)의 폭 둘 모두는 제2 폭(W2)일 수 있고, 제1 측면(21)에 인접한 스크라이브 라인(32)의 폭 및 제3 측면(23)에 인접한 스크라이브 라인(32)의 폭 둘 모두는 폭(W3)일 수 있다. 그럼에도, 도 2에 도시된 구조체는 실시예일 뿐이다. 제2 및 제4 측면들(22, 24)에 인접한 스크라이브 라인(30)의 폭들은 상이할 수 있다. 위의 기재에 따르면, 공정 패턴들(40)이 다이(20)의 제1 측면(21)에 인접한 복수의 스크라이브 라인들(32) 상에 집중되기 때문에, 제2 측면(22)에 인접한 복수의 스크라이브 라인들(30)의 폭이 수축될 수 있고, 따라서 웨이퍼 상의 복수의 스크라이브 라인들(30)에 의해 점유되는 공간을 감소시킨다는 것이 알려져 있다. 따라서, 웨이퍼에 대해 절감된 공간은 추가적인 다이들을 형성하기 위해 사용될 수 있는데, 이는 단일 웨이퍼 상에 제작되는 다이들(20)의 수가 증가하는 것을 의미한다.
본 발명의 제2 실시예에 따른 웨이퍼 구조체의 확대된 개략도를 도시하는 도 3을 참조하라. 도 3은 도 1에 도시된 웨이퍼 구조체(10)의 영역(12)의 확대된 뷰이다. 도면에 도시된 바와 같이, 도 3에서의 실시예와 도 2에서의 실시예 간의 차이는 제1 방향(X)으로의 복수의 스크라이브 라인들(30, 34, 36)의 폭들이 상이하다는 것이다. 스크라이브 라인(30)의 폭은 제2 폭(W2)이며, 게다가 스크라이브 라인들(34, 36)의 폭들은 공정 패턴들(42, 43)을 설정하도록 제공하기 위한 제2 방향(Y)에서의 스크라이브 라인(32)의 제1 폭(W1)일 수 있으며, 제2 폭(W2)은 제1 폭(W1)보다 좁다.
게다가, 제1 방향(X)에 있으며 제1 폭(W1)을 갖는 스크라이브 라인들(34, 36)의 수는 제1 방향(X)에서의 스크라이브 라인들 모두의 5%와 동일하거나 5% 미만(더 양호하게는 2%와 동일하거나 2% 미만)을 차지할 수 있다. 예를 들어, 웨이퍼 구조체가 제1 방향(X)에서 100개의 스크라이브 라인을 포함하는 경우, 본 발명의 제2 실시예에 따라 공정 패턴들(42, 43)은 기껏해야 제1 방향(X)에서 5개의 스크라이브 라인(더 양호하게는 2개의 라인)에 설정될 수 있다. 그로 인해, 모든 공정 패턴들의 일부인 공정 패턴들(41)은 제1 측면들(21)에 인접한 스크라이브 라인들(32)에서 집중되고, 추가로 공정 패턴들의 나머지 부분인 공정 패턴들(42, 43)은 제2 측면들(22)에 인접한 스크라이브 라인들, 즉, 스크라이브 라인들(34, 36)의 5% 또는 5% 미만(더 양호하게는 2% 또는 2% 미만)에서 집중된다. 따라서, 제2 측면(22)에 인접하고 공정 패턴들(41, 42, 43)이 없는 스크라이브 라인들(30)의 폭(W2)은 공정 패턴들(41, 42, 43)을 갖는 스크라이브 라인들(32, 34, 36)의 폭(W1)보다 작다. 또한, 공정 패턴들(41, 42, 43)의 폭은 최대 폭(W3)이고, 제2 폭(W2)은 최대 폭(W3)보다 작을 수 있다.
본 발명의 제1 및 제2 실시예들은, 다이들(20)에 의해 요구되는 공정 패턴들(40, 41)이 다이들(20)의 짧은 측면(제1 측면(21))에 인접한 스크라이브 라인들(32)에 집중되어, 다이들(20)의 긴 측면들(제2 측면(22), 제4 측면(24))에 인접한 스크라이브 라인들(30)의 전부 또는 적어도 95%(더 양호하게는 98%)가 공정 패턴들(40, 41, 42, 43)을 배제하도록 하는 것을 도시한다. 그로 인해, 다이들(20)의 긴 측면들에 인접한 스크라이브 라인들(30)의 폭들이 수축되어 다이들(20)의 긴 측면들에 인접한 스크라이브 라인들(30)에 의해 점유되는 웨이퍼의 공간을 효과적으로 절감할 수 있다. 절감된 공간은 추가적인 다이들(20)을 형성하여 각각의 웨이퍼 상에 제작되는 다이들의 수를 증가시키는데 사용될 수 있다. 제1 및 제2 실시예들은 긴 측면과 짧은 측면 사이의 큰 차이를 가지는 직사각형 다이들에 대해 명백한 효과를 가진다. 예를 들어, 제1 및 제2 실시예들은, 제2 측면(긴 측면)(22)이 직사각형 다이들의 제1 측면(짧은 측면)(21)의 5배 또는 5배 초과(더 양호하게는 10배 또는 10배 초과)인 경우, 다이들(20)의 짧은 측면에 인접한 스크라이브 라인들에 공정 패턴들(40-41)을 설정함으로써 스크라이브 라인들에 의해 점유되는 웨이퍼의 면적을 확실히 절감하며, 예를 들어, 디스플레이 패널의 구동 IC 또는 터치 IC는 언급된 조건을 따를 수 있다.
본 발명의 제3 실시예에 따른 웨이퍼 구조체의 확대된 개략도를 도시하는 도 4를 참조하라. 도 4는 도 1에 도시된 웨이퍼 구조체(10)의 영역(12)의 확대된 뷰이다. 도면에 도시된 바와 같이, 도 4에서의 실시예와 도 2 및 3에서의 실시예들 사이의 차이는, 공정 패턴들(44)이 스크라이브 라인들(30, 38) 대신에 모두 다이들(20)에(또는 다이들(20) 내에) 위치한다는 것이다. 그로 인해, 제2 방향(Y)에서의 스크라이브 라인들(38)의 폭 및 제1 방향(X)에서의 스크라이브 라인들(30)의 폭 둘 모두는 더 좁은 제2 폭(W2)이 된다. 추가로, 제1 방향(X)에서의 스크라이브 라인들(30) 모두 및 제2 방향(Y)에서로의 스크라이브 라인들(38) 모두는, 절단 공정에서 절단 툴들을 변경하지 않고 절단 절차를 간략화하기 위해, 도 4에 도시된 바와 같이, 동일한 폭들을 가질 수 있다. 따라서, 복수의 스크라이브 라인들(30, 38)의 제2 폭(W2)은 공정 패턴들(44)의 제4 폭(W4)보다 작을 수 있다. 공정 패턴들(44)이 다이들(20)에 집중되기 때문에, 복수의 스크라이브 라인들(30, 38)의 폭은 수축될 수 있고, 이에 따라 복수의 스크라이브 라인들(30, 38)에 의해 점유되는 웨이퍼 상의 공간을 절감하여, 단일 웨이퍼 상에 제작되는 다이들(20)의 수의 증가를 가져온다. 또한, 스크라이브 라인들(30, 38) 모두 상에 공정 패턴(44)이 존재하지 않기 때문에, 기존의 공정 패턴들(44)의 문제점을 고려할 필요가 없으며, 스크라이브 라인들(30, 38)에 대한, 절단 공정에서의 파라미터들에 대한 선택을 간략화한다. 그로 인해, 절단 절차는 간략화되고, 스크라이브 라인들(30, 38)의 폭들은 웨이퍼를 절단하기 위해 사용되는 절단 공정의 최소 폭으로 수축될 수 있다. 절단 공정의 최소 폭은 공정 장비에 의존하며, 본 발명에 의해 제한되지 않는다.
다시 도 4를 참조하라. 공정 패턴들(44)에 더하여, 다이(20)는 또한 복수의 전자 디바이스들(50)을 포함한다. 공정 패턴들(44)은 다이(20) 상의 미사용 영역들 내에 위치하며, 미사용 영역들은 전자 디바이스들(50) 또는 다른 회로들을 배제시킨다. 그로 인해, 공정 패턴들(44)은 다이(20)의 미사용 영역들의 임의의 위치에 위치할 수 있고, 전자 디바이스(50)는 다이(20)의 다양한 디바이스들을 설계하기 위해 전자 디바이스 영역 내에 위치한다. 따라서, 전자 디바이스(50)는 미사용 영역들 외부에 위치한다. 게다가, 다이(20)는 입력/출력 부분들(25)을 더 포함할 수 있다. 그럼에도, 다이들(20) 상에 형성되는 전자 디바이스들(50)의 패턴 형상, 입력/출력 부분들(25)의 위치, 및 공정 패턴들(44)의 위치는 도 4에 도시된 것들로 제한되지 않는다. 추가로, 전술한 미사용 영역은 단일 층 공정 패턴, 예를 들어, 정렬 마크들, 폭에 대한 측정 패턴들, 두께에 대한 측정 패턴들을 배치하는데 사용될 수 있는데, 다시 말해, 전술한 미사용 영역은 웨이퍼 구조체의 다이들(20)의 복수의 구조체 층들 중 특정 구조체 층에 위치하는 미사용 영역들, 예를 들어, 폴리-Si 층 또는 금속 층에 위치하는 미사용 영역일 수 있다. 또는, 다이들(20)의 회로들을 설계하는 동안, 다이들(20) 상의 특정 영역들은 미리 미사용 영역들로서 예약될 수 있다. 미사용 영역은 전기 테스트 디바이스들을 형성하기 위한 다수의 측정 패턴들(다수의 층들)을 배치하기 위해 다이들(20)의 복수의 구조체 층들을 교차하는데, 다시 말해, 미사용 영역은 웨이퍼 구조체의 다이들(20)의 복수의 구조체 층들에 위치하는 복수의 미사용 영역들을 포함한다. 또한, 위의 기재에 따르면 그리고 공정에 대한 요건에 기초하면, 다이들(20)에 더하여, 공정 패턴들(44) 중 일부가 스크라이브 라인들(30 또는 38)의 일부분 상에 분포될 수 있다. 이러한 방식으로, 스크라이브 라인들(30, 38)에 의해 점유되는 웨이퍼의 공간이 여전히 감소될 수 있다.
요약하면, 본 발명은 복수의 다이들, 복수의 스크라이브 라인들, 및 복수의 공정 패턴들을 포함하는 웨이퍼 구조체를 개시한다. 복수의 다이들은 복수의 제1 측면들 및 복수의 제2 측면들을 포함한다. 복수의 스크라이브 라인들은 복수의 다이들의 복수의 제1 측면들 및 복수의 제2 측면들에 인접한다. 추가로, 복수의 제2 측면들에 인접한 복수의 스크라이브 라인들의 폭은 복수의 제1 측면들에 인접한 복수의 스크라이브 라인들의 폭보다 작다. 복수의 공정 패턴들은 복수의 제1 측면들에 인접한 복수의 스크라이브 라인들 상에 위치한다.
본 발명은 복수의 다이들, 복수의 스크라이브 라인들, 및 복수의 공정 패턴들을 포함하는 웨이퍼 구조체를 개시한다. 복수의 다이들은 복수의 제1 측면들 및 복수의 제2 측면들을 포함한다. 복수의 스크라이브 라인들은 복수의 다이들의 복수의 제1 측면들 및 복수의 제2 측면들에 인접한다. 복수의 공정 패턴들은 복수의 제2 측면들에 인접한 복수의 스크라이브 라인들의 5% 상에 그리고 복수의 제1 측면들에 인접한 복수의 스크라이브 라인들 상에 위치한다. 추가로, 복수의 제2 측면들에 인접하고 복수의 공정 패턴들이 없는 복수의 스크라이브 라인들의 폭은 복수의 공정 패턴들을 갖는 복수의 스크라이브 라인들의 폭보다 작다.
본 발명은 복수의 다이들, 복수의 스크라이브 라인들, 및 복수의 공정 패턴들을 포함하는 웨이퍼 구조체를 개시한다. 복수의 다이들은 복수의 제1 측면들 및 복수의 제2 측면들을 포함한다. 복수의 스크라이브 라인들은 복수의 다이들의 복수의 제1 측면들 및 복수의 제2 측면들에 인접한다. 추가로, 복수의 공정 패턴들은 복수의 다이들 내에 위치한다.

Claims (6)

  1. 웨이퍼 구조체로서,
    복수의 제1 측면들 및 복수의 제2 측면들을 갖는 복수의 다이들;
    상기 복수의 다이들의 상기 복수의 제1 측면들 및 상기 복수의 제2 측면들에 인접한 복수의 스크라이브 라인들(scribe lines); 및
    상기 복수의 다이들 내에 위치하는 복수의 공정 패턴들 - 상기 복수의 다이들은 적어도 하나의 미사용 영역 및 복수의 전자 디바이스들을 각각 포함하고; 상기 미사용 영역은 전자 디바이스를 갖지 않으며; 상기 복수의 공정 패턴들은 상기 복수의 다이들의 상기 미사용 영역들에 위치함 -
    을 포함하는 웨이퍼 구조체.
  2. 제1항에 있어서,
    상기 미사용 영역은 상기 웨이퍼 구조체의 복수의 구조체 층들 중 하나의 층에 위치하는 웨이퍼 구조체.
  3. 제1항에 있어서,
    상기 미사용 영역은 상기 웨이퍼 구조체의 복수의 구조체 층들을 교차하는 웨이퍼 구조체.
  4. 제1항에 있어서,
    상기 복수의 스크라이브 라인들의 폭은 상기 복수의 공정 패턴들의 최대 폭보다 작은 웨이퍼 구조체.
  5. 제1항에 있어서,
    상기 복수의 제2 측면들에 인접한 상기 복수의 스크라이브 라인들의 폭들은 동일한 웨이퍼 구조체.
  6. 제1항에 있어서,
    상기 복수의 제1 측면들에 인접한 상기 복수의 스크라이브 라인들의 폭들은 동일한 웨이퍼 구조체.
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