KR20200016421A - 표시 장치 및 그 구동 방법 - Google Patents

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Abstract

표시 장치는, 기판, 및 상기 기판 상에 위치하는 트랜지스터를 포함하고, 상기 트랜지스터는, 반도체층, 상기 반도체층과 중첩하는 게이트 전극, 상기 게이트 전극과 상기 반도체층이 중첩하는 채널 영역과 중첩하고 상기 게이트 전극에 접촉하는 제1 게이트 접촉 중첩층, 및 상기 채널 영역과 중첩하고 상기 반도체층에 접촉하는 반도체 접촉 중첩층을 포함하고, 상기 채널 영역 내에서 상기 제1 게이트 접촉 중첩층과 상기 반도체 접촉 중첩층은 갭에 의해 물리적으로 분리되어 있다.

Description

표시 장치 및 그 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 표시 장치 및 그 구동 방법에 관한 것으로, 보다 상세하게는 향상된 특성을 갖는 트랜지스터를 포함하는 표시 장치 및 그 구동 방법에 관한 것이다.
표시 장치는 영상을 표시하는 장치로서, 최근 유기 발광 표시 장치(organic light emitting diode display)가 주목 받고 있다.
유기 발광 표시 장치는 자체 발광 특성을 가지며, 액정 표시 장치(liquid crystal display device)와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
일반적으로 유기 발광 표시 장치는 기판, 기판 상에 위치하는 복수의 트랜지스터 및 트랜지스터에 연결된 유기 발광 소자를 포함한다. 트랜지스터는 스위칭 소자로서 표시 장치를 구성하는 기본 구성이다.
데이터 범위(data range)가 크고 턴 온된 상태에서 흐르는 전류가 큰 특성을 가지는 트랜지스터가 표시 장치의 표시 품질 향상에 유리한다.
본 발명이 해결하고자 하는 기술적 과제는 데이터 범위가 크고 턴 온된 상태에서 흐르는 전류가 큰 특성을 가지는 트랜지스터를 포함하는 표시 장치 및 그 구동 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 표시 장치는, 기판, 및 상기 기판 상에 위치하는 트랜지스터를 포함하고, 상기 트랜지스터는, 반도체층, 상기 반도체층과 중첩하는 게이트 전극, 상기 게이트 전극과 상기 반도체층이 중첩하는 채널 영역과 중첩하고 상기 게이트 전극에 접촉하는 제1 게이트 접촉 중첩층, 및 상기 채널 영역과 중첩하고 상기 반도체층에 접촉하는 반도체 접촉 중첩층을 포함하고, 상기 채널 영역 내에서 상기 제1 게이트 접촉 중첩층과 상기 반도체 접촉 중첩층은 갭에 의해 물리적으로 분리되어 있다.
상기 트랜지스터는, 상기 채널 영역과 중첩하고, 상기 게이트 전극에 접촉하는 제2 게이트 접촉 중첩층을 더 포함하고, 상기 반도체 접촉 중첩층은 평면상에서 상기 제1 게이트 접촉 중첩층과 상기 제2 게이트 접촉 중첩층 사이에 위치할 수 있다.
평면상에서 상기 제1 게이트 접촉 중첩층, 상기 반도체 접촉 중첩층, 상기 제2 게이트 접촉 중첩층 및 상기 갭을 포함하는 영역 전체의 폭이 상기 채널 영역의 폭보다 클 수 있다.
평면상에서 상기 제1 게이트 접촉 중첩층, 상기 반도체 접촉 중첩층, 상기 제2 게이트 접촉 중첩층 및 상기 갭을 포함하는 영역 전체의 폭이 상기 채널 영역의 폭보다 작을 수 있다.
상기 트랜지스터는, 상기 채널 영역과 중첩하고 상기 반도체층과 상기 게이트 전극에 연결되지 않고 절연되어 있는 플로팅 중첩층을 더 포함할 수 있다.
상기 반도체 접촉 중첩층은, 상기 채널 영역과 중첩하는 제1 중첩부, 상기 채널 영역과 중첩하는 제2 중첩부, 상기 게이트 전극과 중첩하지 않고 상기 반도체층에 접촉하는 접촉부, 및 상기 제1 중첩부, 상기 제2 중첩부 및 상기 접촉부를 서로 연결하는 연장부를 포함할 수 있다.
상기 제1 게이트 접촉 중첩층은 상기 제1 중첩부와 상기 제2 중첩부 사이에 위치할 수 있다.
평면상에서 상기 제1 게이트 접촉 중첩층, 상기 제1 중첩부, 상기 제2 중첩부 및 상기 갭을 포함하는 영역 전체의 폭이 상기 채널 영역의 폭보다 클 수 있다.
평면상에서 상기 제1 게이트 접촉 중첩층, 상기 제1 중첩부, 상기 제2 중첩부 및 상기 갭을 포함하는 영역 전체의 폭이 상기 채널 영역의 폭보다 작을 수 있다.
상기 트랜지스터는, 상기 채널 영역과 중첩하고 상기 반도체층과 상기 게이트 전극에 연결되지 않고 절연되어 있는 플로팅 중첩층을 더 포함할 수 있다.
상기 제1 게이트 접촉 중첩층의 폭은 상기 반도체 접촉 중첩층의 폭과 동일할 수 있다.
상기 제1 게이트 접촉 중첩층의 폭은 상기 반도체 접촉 중첩층의 폭과 서로 다를 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 복수의 화소를 포함하고, 상기 복수의 화소 각각은, 발광 다이오드, 및 제1 전원 전압으로부터 상기 발광 다이오드로 흐르는 전류량을 제어하는 구동 트랜지스터를 포함하고, 상기 구동 트랜지스터는, 제1 노드에 연결되어 있는 게이트 전극, 상기 제1 전원 전압이 인가되는 제1 전극, 상기 발광 다이오드에 전기적으로 연결되는 제2 전극, 상기 구동 트랜지스터의 채널 영역과 중첩하고, 상기 게이트 전극에 연결되는 게이트 접촉 중첩층, 및 상기 채널 영역과 중첩하고, 상기 제1 전극에 연결되는 반도체 접촉 중첩층을 포함하고, 상기 채널 영역 내에서 상기 게이트 접촉 중첩층과 상기 반도체 접촉 중첩층은 갭에 의해 물리적으로 분리되어 있다.
상기 복수의 화소 각각은, 데이터 라인과 상기 구동 트랜지스터 사이에 연결되는 스위칭 트랜지스터를 더 포함하고, 상기 스위칭 트랜지스터는, 제1 게이트 라인에 연결되어 있는 게이트 전극, 및 상기 스위칭 트랜지스터의 채널 영역과 중첩하고, 상기 스위칭 트랜지스터의 게이트 전극에 연결되는 게이트 접촉 중첩층을 포함할 수 있다.
상기 복수의 화소 각각은, 상기 구동 트랜지스터의 제2 전극과 게이트 전극 사이에 연결되는 보상 트랜지스터를 더 포함하고, 상기 보상 트랜지스터는, 제1 게이트 라인에 연결되어 있는 게이트 전극, 및 상기 보상 트랜지스터의 채널 영역과 중첩하고, 상기 보상 트랜지스터의 게이트 전극에 연결되는 게이트 접촉 중첩층을 포함할 수 있다.
상기 복수의 화소 각각은, 상기 구동 트랜지스터의 게이트 전극에 초기화 전압을 인가하는 초기화 트랜지스터를 더 포함하고, 상기 초기화 트랜지스터는, 제2 게이트 라인에 연결되어 있는 게이트 전극, 및 상기 초기화 트랜지스터의 채널 영역과 중첩하고, 상기 초기화 트랜지스터의 게이트 전극에 연결되는 게이트 접촉 중첩층을 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 제1 전원 전압으로부터 발광 다이오드로 흐르는 전류량을 제어하는 구동 트랜지스터, 제1 게이트 라인에 인가되는 제1 게이트 신호에 따라 데이터 라인에 인가되는 데이터 전압을 상기 구동 트랜지스터에 전달하는 스위칭 트랜지스터, 상기 제1 게이트 신호에 따라 상기 구동 트랜지스터를 다이오드 연결시키는 보상 트랜지스터 및 제2 게이트 라인에 인가되는 제2 게이트 신호에 따라 초기화 전압을 상기 구동 트랜지스터의 게이트 전극에 인가하는 초기화 트랜지스터를 포함하는 표시 장치의 구동 방법은, 상기 구동 트랜지스터의 제1 전극에 상기 제1 전원 전압이 인가되고, 상기 구동 트랜지스터의 게이트 전극이 연결된 제1 노드의 전압에 대응하여 상기 제1 전원 전압으로부터 상기 발광 다이오드로 전류가 흐르는 단계, 상기 구동 트랜지스터의 채널 영역과 중첩하고 상기 구동 트랜지스터의 제1 전극에 연결되는 반도체 접촉 중첩층에 상기 제1 전원 전압이 인가되는 단계, 및 상기 구동 트랜지스터의 채널 영역과 중첩하고 상기 구동 트랜지스터의 게이트 전극에 연결되는 게이트 접촉 중첩층에 상기 제1 노드의 전압이 인가되는 단계를 포함한다.
상기 스위칭 트랜지스터의 게이트 전극에 상기 제1 게이트 신호가 게이트 온 전압으로 인가되어 상기 스위칭 트랜지스터가 턴 온되는 단계, 및 상기 스위칭 트랜지스터의 채널 영역과 중첩하고 상기 스위칭 트랜지스터의 게이트 전극에 연결되는 게이트 접촉 중첩층에 상기 제1 게이트 신호가 인가되는 단계를 더 포함할 수 있다.
상기 보상 트랜지스터의 게이트 전극에 상기 제1 게이트 신호가 게이트 온 전압으로 인가되어 상기 보상 트랜지스터가 턴 온되는 단계, 및 상기 보상 트랜지스터의 채널 영역과 중첩하고 상기 보상 트랜지스터의 게이트 전극에 연결되는 게이트 접촉 중첩층에 상기 제1 게이트 신호가 인가되는 단계를 더 포함할 수 있다.
상기 초기화 트랜지스터의 게이트 전극에 상기 제2 게이트 신호가 게이트 온 전압으로 인가되어 상기 초기화 트랜지스터가 턴 온되는 단계, 및 상기 초기화 트랜지스터의 채널 영역과 중첩하고 상기 초기화 트랜지스터의 게이트 전극에 연결되는 게이트 접촉 중첩층에 상기 제2 게이트 신호가 인가되는 단계를 더 포함할 수 있다.
표시 장치에 사용되는 트랜지스터의 데이터 범위와 턴 온된 상태에서 흐르는 전류를 증가시킬 수 있고, 이에 따라 표시 장치의 표시 품질이 향상될 수 있다.
구동 트랜지스터의 데이터 범위를 증가시켜 더욱 다양한 계조의 영상이 표시될 수 있다. 스위칭 소자로서 기능하는 트랜지스터에 흐르는 전류를 증가시켜 전압의 충전 효율을 향상시키고 표시 장치의 고속 구동을 가능하게 할 수 있다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터를 나타내는 평면도이다.
도 2는 도 1의 II-II' 선을 따라 자른 트랜지스터의 단면도이다.
도 3은 도 1에서 일부 구성이 변형된 실시예의 트랜지스터를 나타내는 평면도이다.
도 4는 도 1에서 일부 구성이 변형된 실시예의 트랜지스터를 나타내는 평면도이다.
도 5는 도 1에서 일부 구성이 변형된 실시예의 트랜지스터를 나타내는 평면도이다.
도 6은 본 발명의 다른 실시예에 따른 트랜지스터를 나타내는 평면도이다.
도 7은 도 6의 VII-VII' 선을 따라 자른 트랜지스터의 단면도이다.
도 8은 도 6에서 일부 구성이 변형된 실시예의 트랜지스터를 나타내는 평면도이다.
도 9는 도 6에서 일부 구성이 변형된 실시예의 트랜지스터를 나타내는 평면도이다.
도 10은 도 6에서 일부 구성이 변형된 실시예의 트랜지스터를 나타내는 평면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 트랜지스터를 나타내는 평면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 트랜지스터를 나타내는 평면도이다.
도 13은 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 14는 본 발명의 일 실시예에 따른 표시 장치의 한 화소를 나타내는 회로도이다.
도 15는 본 발명의 일 실시예에 따른 표시 장치의 구조를 나타내는 단면도이다.
도 16은 일 실시예에 따른 표시 장치의 구동 방법을 나타내는 타이밍도이다.
도 17은 본 발명의 일 실시예에 따른 트랜지스터의 특성을 나타내는 그래프이다.
도 18은 일 실시예에 따른 화소를 나타내는 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 표시 장치에 포함되는 트랜지스터에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터를 나타내는 평면도이다. 도 2는 도 1의 II-II' 선을 따라 자른 트랜지스터의 단면도이다.
도 1 및 도 2를 참조하면, 표시 장치는 기판(110) 상에 위치하는 복수의 트랜지스터를 포함한다. 복수의 트랜지스터 각각은 중첩층(ML), 반도체층(120), 게이트 전극(130), 제1 전극(151) 및 제2 전극(153)을 포함한다.
기판(110)은 유리, 플라스틱이나 폴리이미드(PI)와 같은 재질을 포함할 수 있다. 기판(110) 위에 배리어층(111)이 위치하고, 배리어층(111) 위에 도전성을 가지는 금속이나 에에 준하는 도전 특성을 가지는 반도체 물질로 이루어진 중첩층(ML)이 위치한다.
중첩층(ML)은 게이트 접촉 중첩층(MG1, MG2) 및 반도체 접촉 중첩층(MS1)을 포함한다. 게이트 접촉 중첩층(MG1, MG2)은 반도체층(120)과 일부 중첩하고 제1 게이트 컨택홀(CG1)을 통해 게이트 전극(130)에 접촉하는 제1 게이트 접촉 중첩층(MG1) 및 반도체층(120)과 일부 중첩하고 제2 게이트 컨택홀(CG2)을 통해 게이트 전극(130)에 접촉하는 제2 게이트 접촉 중첩층(MG2)을 포함할 수 있다.
도 1에 예시한 바와 같이 게이트 전극(130)은 제1 방향(D1)으로 연장되며, 반도체층(120)은 제2 방향(D2)으로 연장되어 게이트 전극(130)과 일부 중첩할 수 있다. 제2 방향(D2)은 제1 방향(D1)과 교차할 수 있다. 제2 방향(D2)은 제1 방향(D1)과 직교할 수 있다. 예를 들어, 제1 방향(D1)은 행 방향이고, 제2 방향(D2)은 열 방향일 수 있다. 다만, 트랜지스터의 배치 방향과 배치 모양은 실시예에 따라 다양하게 변경될 수 있으며, 제1 방향(D1)과 제2 방향(D2)이 항상 직교하거나 행 방향과 열 방향인 것은 아니다. 반도체층(120)과 게이트 전극(130)이 중첩하는 부분이 트랜지스터의 채널 영역이 된다. 트랜지스터의 채널 영역은 반도체층(120)의 채널부(121)에 대응되며, 트랜지스터의 채널 영역을 반도체층(120)의 채널 영역이라 할 수 있다.
제1 게이트 접촉 중첩층(MG1)은 게이트 전극(130)의 일 측면을 따라 제1 방향(D1)으로 연장되어 채널 영역과 중첩한다. 제1 게이트 접촉 중첩층(MG1)은 반도체층(120)보다 제1 방향(D1)으로 더 연장되어 반도체층(120)과 중첩하지 않고 게이트 전극(130)과 중첩하는 제1 연장부(MG1-1)를 포함한다. 제1 연장부(MG1-1)와 중첩하는 위치에 제1 게이트 컨택홀(CG1)이 위치하고, 제1 게이트 컨택홀(CG1)을 통해 제1 게이트 접촉 중첩층(MG1)이 게이트 전극(130)에 직접 연결될 수 있다.
제2 게이트 접촉 중첩층(MG2)은 게이트 전극(130)의 다른 측면을 따라 제1 방향(D1)으로 연장되어 채널 영역과 중첩한다. 제2 게이트 접촉 중첩층(MG2)은 반도체층(120)보다 제1 방향(D1)으로 더 연장되어 반도체층(120)과 중첩하지 않고 게이트 전극(130)과 중첩하는 제2 연장부(MG2-1)를 포함한다. 제2 연장부(MG2-1)에 중첩하는 위치에 제2 게이트 컨택홀(CG2)이 위치하고, 제2 게이트 컨택홀(CG2)을 통해 제2 게이트 접촉 중첩층(MG2)이 게이트 전극(130)에 직접 연결될 수 있다.
반도체 접촉 중첩층(MS1)은 제1 중첩부(MS1-1), 연장부(MS1-2) 및 접촉부(MS1-3)를 포함한다. 제1 중첩부(MS1-1)는 평면상에서 제1 게이트 접촉 중첩층(MG1)과 제2 게이트 접촉 중첩층(MG2)에 나란하게 연장되고, 반도체층(120) 및 게이트 전극(130)과 중첩할 수 있다. 제1 중첩부(MS1-1)는 반도체층(120)의 채널 영역과 중첩한다. 제1 중첩부(MS1-1)는 평면상에서 제1 게이트 접촉 중첩층(MG1)과 제2 게이트 접촉 중첩층(MG2) 사이에 위치할 수 있다. 접촉부(MS1-3)는 게이트 전극(130)과 중첩하지 않고 반도체층(120)과 중첩한다. 접촉부(MS1-3)에 중첩하는 위치에 반도체 컨택홀(CS1)이 위치하며, 반도체 컨택홀(CS1)을 통해 접촉부(MS1-3)가 반도체층(120)에 접촉될 수 있다. 연장부(MS1-2)는 제1 중첩부(MS1-1)와 접촉부(MS1-3)를 서로 연결하는 구조를 가진다. 연장부(MS1-2)는 반도체층(120)과 중첩하지 않을 수 있다.
평면상에서 제1 게이트 접촉 중첩층(MG1)과 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1)는 갭(GP)만큼 서로 이격되어 위치한다. 제1 게이트 접촉 중첩층(MG1)과 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1)는 채널 영역 내에서 갭(GP)만큼 물리적으로 분리되어 있다. 평면상에서 제2 게이트 접촉 중첩층(MG2)과 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1)는 갭(GP)만큼 서로 이격되어 위치한다. 제2 게이트 접촉 중첩층(MG2)과 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1)는 채널 영역 내에서 갭(GP)만큼 물리적으로 분리되어 있다.
제1 게이트 접촉 중첩층(MG1), 제2 게이트 접촉 중첩층(MG2) 및 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1)는 반도체층(120)의 채널 영역과 중첩한다. 중첩층(ML)은 갭(GP)에서 반도체층(120)의 채널 영역과 중첩하지 않는다. 즉, 갭(GP)은 중첩층(ML)이 반도체층(120)의 채널 영역과 중첩하지 않는 영역이다.
평면상에서 제1 게이트 접촉 중첩층(MG1)의 폭(Wg1), 제2 게이트 접촉 중첩층(MG2)의 폭(Wg2) 및 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1)의 폭(Ws1)은 서로 동일할 수 있다. 그리고 평면상에서 제1 게이트 접촉 중첩층(MG1), 제2 게이트 접촉 중첩층(MG2), 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1) 및 복수의 갭(GP)을 포함하는 영역 전체의 폭(WT)은 반도체층(120)과 게이트 전극(130)이 중첩하는 채널 영역의 폭(W130)보다 클 수 있다. 복수의 갭(GP) 각각의 크기는 대략 0.1 ㎛ 내지 10 ㎛ 일 수 있다.
여기서, 폭들(Wg1, Wg2, Ws1, WT, W130)은 제1 게이트 접촉 중첩층(MG1), 제2 게이트 접촉 중첩층(MG2), 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1) 및 게이트 전극(130)이 연장되는 제1 방향(D1)에 교차하는 제2 방향(D2)으로의 길이일 수 있다.
도 2를 보면, 중첩층(ML) 위에 버퍼층(112)이 위치한다. 버퍼층(112)에는 반도체 컨택홀(CS1)이 형성되어 있다. 반도체 컨택홀(CS1)에 의해 반도체 접촉 중첩층(MS1)의 접촉부(MS1-3)의 일부가 노출될 수 있다. 배리어층(111)과 버퍼층(112)은 산화 규소, 질화 규소, 산화 알루미늄 등의 무기 절연 물질을 포함할 수 있다. 또한, 배리어층(111)과 버퍼층(112)은 폴리이미드, 폴리 아크릴(에폭시 첨가) 등의 유기 절연 물질을 포함할 수 있다. 버퍼층(112) 위에 반도체층(120)이 위치한다. 반도체층(120)은 채널부(121) 및 채널부(121)의 양측에 위치하는 도핑부(122)를 포함한다. 채널부(121)는 트랜지스터의 채널 영역에 대응하고, 도핑부(122)는 트랜지스터의 소스 영역 및 드레인 영역에 대응할 수 있다. 반도체층(120)의 어느 하나의 도핑부(122)가 반도체 컨택홀(CS1)을 통해 반도체 접촉 중첩층(MS1)의 접촉부(MS1-3)에 연결될 수 있다. 반도체층(120) 위에 제1 게이트 절연층(141)이 위치하고, 제1 게이트 절연층(141) 위에 게이트 전극(130)이 위치한다. 게이트 전극(130)은 반도체층(120)의 채널 영역과 중첩한다.
도 2에서는 도시하지 않았으나, 버퍼층(112)과 제1 게이트 절연층(141)에 제1 게이트 컨택홀(CG1) 및 제2 게이트 컨택홀(CG2)이 형성된다. 제1 게이트 컨택홀(CG1)에 의해 제1 게이트 중첩층(MG1)의 일부가 노출된다. 게이트 전극(130)은 제1 게이트 컨택홀(CG1)과 중첩하고, 제1 게이트 컨택홀(CG1)을 통해 제1 게이트 접촉 중첩층(MG1)에 연결될 수 있다. 제2 게이트 컨택홀(CG2)에 의해 제2 게이트 접촉 중첩층(MG2)의 일부가 노출된다. 게이트 전극(130)은 제2 게이트 컨택홀(CG2)과 중첩하고, 제2 게이트 컨택홀(CG2)을 통해 제2 게이트 접촉 중첩층(MG2)에 연결될 수 있다.
게이트 전극(130) 위에 제2 게이트 절연층(142)이 위치하고, 제2 게이트 절연층(142) 위에 제1 전극(151) 및 제2 전극(153)이 위치할 수 있다. 제1 전극(151)은 반도체층(120)의 하나의 도핑부(122)와 중첩하고, 제1 게이트 절연층(141)과 제2 게이트 절연층(142)에 형성된 제1 전극 컨택홀(CE1)을 통해 반도체층(120)의 하나의 도핑부(122)에 연결될 수 있다. 제2 전극(153)은 반도체층(120)의 다른 하나의 도핑부(122)과 중첩하고, 제1 게이트 절연층(141)과 제2 게이트 절연층(142)에 형성된 제2 전극 컨택홀(CE2)을 통해 반도체층(120)의 다른 하나의 도핑부(122)에 연결될 수 있다.
전압 또는 전류가 인가되는 방향에 따라 제1 전극(151)과 제2 전극(153) 중 하나는 트랜지스터의 소스 전극이고 다른 하나는 드레인 전극이 될 수 있다. 즉, 반도체 접촉 중첩층(MS1)은 트랜지스터의 소스 전극 또는 드레인 전극에 연결될 수 있다.
상술한 바와 같이, 중첩층(ML)은 반도체층(120)의 채널 영역 내에서 둘 이상의 분리 구조로 이루어지고, 채널 영역은 중첩층(ML)과 중첩하지 않는 영역(예를 들어, 갭(GP))을 포함할 수 있다. 중첩층(ML) 중 일부(예를 들어, 게이트 접촉 중첩층(MG1, MG2))는 트랜지스터의 게이트 전극(130)에 연결되고, 다른 일부(예를 들어, 반도체 접촉 중첩층(MS1))는 트랜지스터의 소스 전극 또는 드레인 전극에 연결될 수 있다. 이러한 구성에 따라, 트랜지스터의 데이터 범위가 증가하고 트랜지스터가 턴 온된 상태에서 흘릴 수 있는 전류가 증가할 수 있다. 이에 대해서는 후술한다.
이하, 도 3을 참조하여 도 1의 트랜지스터에서 일부 구성이 변형된 실시예의 트랜지스터에 대하여 설명한다.
도 3은 도 1에서 일부 구성이 변형된 실시예의 트랜지스터를 나타내는 평면도이다. 상술한 도 1 및 도 2의 실시예와 비교하여 차이점 위주로 설명한다.
도 3을 참조하면, 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1)의 폭(Ws1)이 제1 게이트 접촉 중첩층(MG1)의 폭(Wg1)보다 클 수 있다. 그리고 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1)의 폭(Ws1)이 제2 게이트 접촉 중첩층(MG2)의 폭(Wg2)보다 클 수 있다. 즉, 평면상에서 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1)의 폭(Ws1)은 제1 게이트 접촉 중첩층(MG1)의 폭(Wg1) 및 제2 게이트 접촉 중첩층(MG2)의 폭(Wg2)과 서로 다를 수 있다. 제1 게이트 접촉 중첩층(MG1)의 폭(Wg1)과 제2 게이트 접촉 중첩층(MG2)의 폭(Wg2)은 동일하거나 서로 다를 수 있다. 이러한 경우에도 평면상에서 제1 게이트 접촉 중첩층(MG1), 제2 게이트 접촉 중첩층(MG2), 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1) 및 복수의 갭(GP)을 포함하는 영역 전체의 폭(WT)은 반도체층(120)의 채널 영역의 폭(W130)보다 클 수 있다.
한편, 도 3의 예시와 반대로, 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1)의 폭(Ws1)이 제1 게이트 접촉 중첩층(MG1)의 폭(Wg1)보다 작고, 제2 게이트 접촉 중첩층(MG2)의 폭(Wg2)보다 작을 수 있다. 이때, 평면상에서 제1 게이트 접촉 중첩층(MG1), 제2 게이트 접촉 중첩층(MG2), 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1) 및 복수의 갭(GP)을 포함하는 영역 전체의 폭(WT)은 반도체층(120)의 채널 영역의 폭(W130)보다 클 수 있다.
이러한 차이점을 제외하고, 앞서 도 1 및 도 2를 참조하여 설명한 실시예의 특징들은 도 3을 참조로 설명한 실시예에 모두 적용될 수 있으므로, 실시예들 간에 중복되는 설명은 생략한다.
이하, 도 4를 참조하여 도 1의 트랜지스터에서 일부 구성이 변형된 실시예의 트랜지스터에 대하여 설명한다.
도 4는 도 1에서 일부 구성이 변형된 실시예의 트랜지스터를 나타내는 평면도이다. 상술한 도 1 및 도 2의 실시예와 비교하여 차이점 위주로 설명한다.
도 4를 참조하면, 평면상에서 제1 게이트 접촉 중첩층(MG1), 제2 게이트 접촉 중첩층(MG2), 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1) 및 복수의 갭(GP)을 포함하는 영역 전체의 폭(WT)은 반도체층(120)의 채널 영역의 폭(W130)보다 작을 수 있다. 이때, 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1)의 폭(Ws1)은 제1 게이트 접촉 중첩층(MG1)의 폭(Wg1) 및 제2 게이트 접촉 중첩층(MG2)의 폭(Wg2) 각각보다 클 수 있다. 또는, 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1)의 폭(Ws1)은 제1 게이트 접촉 중첩층(MG1)의 폭(Wg1)과 제2 게이트 접촉 중첩층(MG2)의 폭(Wg2) 각각과 동일하거나 작을 수 있다.
이러한 차이점을 제외하고, 앞서 도 1 및 도 2를 참조하여 설명한 실시예의 특징들은 도 4를 참조로 설명한 실시예에 모두 적용될 수 있으므로, 실시예들 간에 중복되는 설명은 생략한다.
이하, 도 5를 참조하여 도 1의 트랜지스터에서 일부 구성이 변형된 실시예의 트랜지스터에 대하여 설명한다.
도 5는 도 1에서 일부 구성이 변형된 실시예의 트랜지스터를 나타내는 평면도이다. 상술한 도 1 및 도 2의 실시예와 비교하여 차이점 위주로 설명한다.
도 5를 참조하면, 중첩층(ML)은 반도체층(120) 및 게이트 전극(130)에 연결되지 않고 반도체층(120)의 채널 영역과 중첩하는 플로팅 중첩층(MF)을 더 포함할 수 있다. 플로팅 중첩층(MF)은 다른 도전체로부터 절연되어 있으며, 플로팅 중첩층(MF)에는 전압이 인가되지 않는다.
플로팅 중첩층(MF)은 게이트 접촉 중첩층(MG1, MG2) 및 반도체 접촉 중첩층(MS1)과 동일한 층에 위치할 수 있다. 그리고 플로팅 중첩층(MF)은 평면상에서 게이트 접촉 중첩층(MG1, MG2)과 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1) 중 적어도 어느 하나와 갭(GP)을 사이에 두고 인접하여 위치할 수 있다.
도 5에서는 플로팅 중첩층(MF)이 제1 게이트 접촉 중첩층(MG1)에 인접하는 것으로 예시한다. 플로팅 중첩층(MF)과 제1 게이트 접촉 중첩층(MG1)은 갭(GP)만큼 서로 이격되어 위치하고, 플로팅 중첩층(MF)과 제1 게이트 접촉 중첩층(MG1)은 갭(GP)만큼 물리적으로 분리된다. 플로팅 중첩층(MF)은 반도체층(120)의 채널 영역과 중첩하고, 제1 게이트 접촉 중첩층(MG1)과 나란하게 제1 방향(D1)으로 연장될 수 있다.
플로팅 중첩층(MF)의 폭(Wf)은 제1 게이트 접촉 중첩층(MG1)의 폭(Wg1), 제2 게이트 접촉 중첩층(MG2)의 폭(Wg2) 및 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1)의 폭(Ws1) 중 적어도 어느 하나와 동일할 수 있다. 또는 플로팅 중첩층(MF)의 폭(Wf)은 제1 게이트 접촉 중첩층(MG1)의 폭(Wg1), 제2 게이트 접촉 중첩층(MG2)의 폭(Wg2) 및 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1)의 폭(Ws1) 각각과 서로 다를 수 있다. 이때, 제1 게이트 접촉 중첩층(MG1)의 폭(Wg1), 제2 게이트 접촉 중첩층(MG2)의 폭(Wg2) 및 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1)의 폭(Ws1)은 서로 동일하거나 서로 다를 수 있다. 또한, 플로팅 중첩층(MF), 제1 게이트 접촉 중첩층(MG1), 제2 게이트 접촉 중첩층(MG2), 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1) 및 복수의 갭(GP)을 포함하는 영역 전체의 폭(WT')은 반도체층(120)의 채널 영역의 폭(W130)과 동일하거나 또는 채널 영역의 폭(W130)보다 크거나 또는 채널 영역의 폭(W130)보다 작을 수 있다.
이러한 차이점을 제외하고, 앞서 도 1 및 도 2를 참조하여 설명한 실시예의 특징들은 도 5를 참조로 설명한 실시예에 모두 적용될 수 있으므로, 실시예들 간에 중복되는 설명은 생략한다.
이하, 도 6 및 도 7을 참조하여 다른 실시예의 트랜지스터에 대하여 설명한다.
도 6은 본 발명의 다른 실시예에 따른 트랜지스터를 나타내는 평면도이다. 도 7은 도 6의 VII-VII' 선을 따라 자른 트랜지스터의 단면도이다. 상술한 도 1 및 도 2의 실시예와 비교하여 차이점 위주로 설명한다.
도 6 및 도 7을 참조하면, 중첩층(ML)은 제1 게이트 접촉 중첩층(MG1) 및 반도체 접촉 중첩층(MS1)을 포함한다. 제1 게이트 접촉 중첩층(MG1)은 반도체층(120)과 일부 중첩하고 제1 게이트 컨택홀(CG1)을 통해 게이트 전극(130)에 접촉한다.
제1 게이트 접촉 중첩층(MG1)은 게이트 전극(130)의 중앙부에 위치하여 제1 방향(D1)으로 연장되어 채널 영역과 중첩한다. 제1 게이트 접촉 중첩층(MG1)은 반도체층(120)보다 제1 방향(D1)으로 더 연장되어 반도체층(120)과 중첩하지 않고 게이트 전극(130)과 중첩하는 제1 연장부(MG1-1)를 포함한다. 제1 연장부(MG1-1)에 중첩하는 위치에 제1 게이트 컨택홀(CG1)이 위치하고, 제1 게이트 컨택홀(CG1)을 통해 제1 게이트 접촉 중첩층(MG1)이 게이트 전극(130)에 직접 연결될 수 있다.
반도체 접촉 중첩층(MS1)은 제1 중첩부(MS1-1a), 제2 중첩부(MS1-1b), 연장부(MS1-2) 및 접촉부(MS1-3)를 포함한다. 제1 중첩부(MS1-1a)는 게이트 전극(130)의 일 측면을 따라 제1 방향(D1)으로 연장되어 채널 영역과 중첩한다. 제1 중첩부(MS1-1a)는 반도체층(120) 및 게이트 전극(130)과 중첩할 수 있다. 제2 중첩부(MS1-1b)는 게이트 전극(130)의 다른 측면을 따라 제1 방향(D1)으로 연장되어 채널 영역과 중첩한다. 제2 중첩부(MS1-1b)는 반도체층(120) 및 게이트 전극(130)과 중첩할 수 있다. 접촉부(MS1-3)는 게이트 전극(130)과 중첩하지 않고 반도체층(120)과 중첩한다. 접촉부(MS1-3)에 반도체 컨택홀(CS1)이 위치하며, 반도체 컨택홀(CS1)을 통해 접촉부(MS1-3)가 반도체층(120)에 접촉할 수 있다. 연장부(MS1-2)는 제1 중첩부(MS1-1a), 제2 중첩부(MS1-1b) 및 접촉부(MS1-3)를 서로 연결하는 구조를 가진다. 연장부(MS1-2)는 반도체층(120)과 중첩하지 않을 수 있다.
평면상에서 제1 게이트 접촉 중첩층(MG1)은 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1a)와 제2 중첩부(MS1-1b) 사이에 위치하여 제1 중첩부(MS1-1a)와 제2 중첩부(MS1-1b)에 나란하게 연장될 수 있다.
평면상에서 제1 게이트 접촉 중첩층(MG1)과 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1a)는 갭(GP)만큼 서로 이격되어 위치한다. 그리고 제1 게이트 접촉 중첩층(MG1)과 반도체 접촉 중첩층(MS1)의 제2 중첩부(MS1-1b)는 갭(GP)만큼 서로 이격되어 위치한다. 제1 게이트 접촉 중첩층(MG1)과 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1a)는 채널 영역 내에서 갭(GP)만큼 물리적으로 분리되어 있다. 또한, 제1 게이트 접촉 중첩층(MG1)과 반도체 접촉 중첩층(MS1)의 제2 중첩부(MS1-1b)는 채널 영역 내에서 갭(GP)만큼 물리적으로 분리되어 있다.
제1 게이트 접촉 중첩층(MG1), 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1a)와 제2 중첩부(MS1-1b)는 반도체층(120)의 채널 영역과 중첩하며, 갭(GP)에서 중첩층(ML)은 반도체층(120)의 채널 영역과 중첩하지 않는다.
제1 게이트 접촉 중첩층(MG1)의 폭(Wg1), 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1a)의 폭(Ws1) 및 반도체 접촉 중첩층(MS1)의 제2 중첩부(MS1-1b)의 폭(Ws2)은 서로 동일할 수 있다. 그리고 제1 게이트 접촉 중첩층(MG1), 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1a), 반도체 접촉 중첩층(MS1)의 제2 중첩부(MS1-1b) 및 복수의 갭(GP)을 포함하는 영역 전체의 폭(WT)은 반도체층(120)의 채널 영역의 폭(W130)보다 클 수 있다.
도 7에서는 도시하지 않았으나, 버퍼층(112)과 제1 게이트 절연층(141)에 제1 게이트 컨택홀(CG1)이 형성된다. 제1 게이트 컨택홀(CG1)에 의해 제1 게이트 중첩층(MG1)의 일부가 노출된다. 게이트 전극(130)은 제1 게이트 컨택홀(CG1)과 중첩하고, 제1 게이트 컨택홀(CG1)을 통해 제1 게이트 접촉 중첩층(MG1)에 연결될 수 있다. 도 6 및 7에서는 도 1 및 도 2에서 상술한 제2 게이트 컨택홀(CG2)이 필요하지 않다.
이러한 차이점을 제외하고, 앞서 도 1 및 도 2를 참조하여 설명한 실시예의 특징들은 도 6 및 도 7을 참조로 설명한 실시예에 모두 적용될 수 있으므로, 실시예들 간에 중복되는 설명은 생략한다.
이하, 도 8을 참조하여 도 6의 트랜지스터에서 일부 구성이 변형된 실시예의 트랜지스터에 대하여 설명한다.
도 8은 도 6에서 일부 구성이 변형된 실시예의 트랜지스터를 나타내는 평면도이다. 상술한 도 1 및 도 2의 실시예와 비교하여 차이점 위주로 설명한다.
도 8을 참조하면, 제1 게이트 접촉 중첩층(MG1)의 폭(Wg1)이 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1a)의 폭(Ws1)보다 클 수 있다. 그리고 제1 게이트 접촉 중첩층(MG1)의 폭(Wg1)이 반도체 접촉 중첩층(MS1)의 제2 중첩부(MS1-1b)의 폭(Ws2)보다 클 수 있다. 즉, 제1 게이트 접촉 중첩층(MG1)의 폭(Wg1)은 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1a)의 폭(Ws1) 및 반도체 접촉 중첩층(MS1)의 제2 중첩부(MS1-1b)의 폭(Ws2)과 서로 다를 수 있다. 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1a)의 폭(Ws1)과 반도체 접촉 중첩층(MS1)의 제2 중첩부(MS1-1b)의 폭(Ws2)은 동일하거나 서로 다를 수 있다. 이러한 경우에도 제1 게이트 접촉 중첩층(MG1), 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1a), 반도체 접촉 중첩층(MS1)의 제2 중첩부(MS1-1b) 및 복수의 갭(GP)을 포함하는 영역 전체의 폭(WT)은 반도체층(120)의 채널 영역의 폭(W130)보다 클 수 있다.
한편, 도 8의 예시와 반대로, 제1 게이트 접촉 중첩층(MG1)의 폭(Wg1)이 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1a)의 폭(Ws1)보다 작고, 반도체 접촉 중첩층(MS1)의 제2 중첩부(MS1-1b)의 폭(Ws2)보다 작을 수 있으며, 제1 게이트 접촉 중첩층(MG1), 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1a), 반도체 접촉 중첩층(MS1)의 제2 중첩부(MS1-1b) 및 복수의 갭(GP)을 포함하는 영역 전체의 폭(WT)은 반도체층(120)의 채널 영역의 폭(W130)보다 클 수 있다.
이러한 차이점을 제외하고, 앞서 도 6 및 도 7을 참조하여 설명한 실시예의 특징들은 도 8을 참조로 설명한 실시예에 모두 적용될 수 있으므로, 실시예들 간에 중복되는 설명은 생략한다.
이하, 도 9를 참조하여 도 6의 트랜지스터에서 일부 구성이 변형된 실시예의 트랜지스터에 대하여 설명한다.
도 9는 도 6의 실시예에서 일부 구성이 변형된 실시예의 트랜지스터를 나타내는 평면도이다. 상술한 도 6 및 도 7의 실시예와 비교하여 차이점 위주로 설명한다.
도 9를 참조하면, 제1 게이트 접촉 중첩층(MG1), 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1a), 반도체 접촉 중첩층(MS1)의 제2 중첩부(MS1-1b) 및 복수의 갭(GP)을 포함하는 영역 전체의 폭(WT)은 반도체층(120)의 채널 영역의 폭(W130)보다 작을 수 있다. 이때, 제1 게이트 접촉 중첩층(MG1)의 폭(Wg1)이 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1a)의 폭(Ws1) 및 반도체 접촉 중첩층(MS1)의 제2 중첩부(MS1-1b)의 폭(Ws2) 각각보다 클 수 있다. 또는, 제1 게이트 접촉 중첩층(MG1)의 폭(Wg1)이 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1a)의 폭(Ws1) 및 반도체 접촉 중첩층(MS1)의 제2 중첩부(MS1-1b)의 폭(Ws2) 각각과 동일하거나 작을 수 있다.
이러한 차이점을 제외하고, 앞서 도 6 및 도 7을 참조하여 설명한 실시예의 특징들은 도 9를 참조로 설명한 실시예에 모두 적용될 수 있으므로, 실시예들 간에 중복되는 설명은 생략한다.
이하, 도 10을 참조하여 도 6의 트랜지스터에서 일부 구성이 변형된 실시예의 트랜지스터에 대하여 설명한다.
도 10은 도 6의 실시예에서 일부 구성이 변형된 실시예의 트랜지스터를 나타내는 평면도이다. 상술한 도 6 및 도 7의 실시예와 비교하여 차이점 위주로 설명한다.
도 10을 참조하면, 중첩층(ML)은 반도체층(120) 및 게이트 전극(130)에 연결되지 않고 채널 영역과 중첩하는 플로팅 중첩층(MF)을 더 포함할 수 있다. 플로팅 중첩층(MF)은 다른 도전체와 절연되어 있으며, 플로팅 중첩층(MF)에는 전압이 인가되지 않는다.
플로팅 중첩층(MF)은 제1 게이트 접촉 중첩층(MG1) 및 반도체 접촉 중첩층(MS1)과 동일한 층에 위치할 수 있다. 그리고 플로팅 중첩층(MF)은 평면상에서 제1 게이트 접촉 중첩층(MG1), 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1a) 및 반도체 접촉 중첩층(MS1)의 제2 중첩부(MS1-1b) 중 적어도 어느 하나와 갭(GP)만큼 서로 이격되어 위치할 수 있다.
도 10에서는 플로팅 중첩층(MF)이 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1a)에 인접하는 것으로 예시한다. 플로팅 중첩층(MF)과 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1a)는 갭(GP)만큼 서로 이격되어 위치하고, 갭(GP)만큼 플로팅 중첩층(MF)과 반도체 접촉 중첩층(MS1)이 물리적으로 분리된다. 플로팅 중첩층(MF)은 반도체층(120)의 채널 영역과 중첩하고, 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1a)와 나란하게 제1 방향(D1)으로 연장될 수 있다.
플로팅 중첩층(MF)의 폭(Wf)은 제1 게이트 접촉 중첩층(MG1)의 폭(Wg1), 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1a)의 폭(Ws1) 및 반도체 접촉 중첩층(MS1)의 제2 중첩부(MS1-1b)의 폭(Ws2) 중 적어도 어느 하나와 동일할 수 있다. 또는 플로팅 중첩층(MF)의 폭(Wf)은 제1 게이트 접촉 중첩층(MG1)의 폭(Wg1), 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1a)의 폭(Ws1) 및 반도체 접촉 중첩층(MS1)의 제2 중첩부(MS1-1b)의 폭(Ws2) 각각과 서로 다를 수 있다. 이때, 제1 게이트 접촉 중첩층(MG1)의 폭(Wg1), 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1a)의 폭(Ws1) 및 반도체 접촉 중첩층(MS1)의 제2 중첩부(MS1-1b)의 폭(Ws2)은 서로 동일하거나 서로 다를 수 있다. 또한, 플로팅 중첩층(MF), 제1 게이트 접촉 중첩층(MG1), 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1a), 반도체 접촉 중첩층(MS1)의 제2 중첩부(MS1-1b) 및 복수의 갭(GP)을 포함하는 영역 전체의 폭(WT')은 반도체층(120)의 채널 영역의 폭(W130) 이상이거나 또는 채널 영역의 폭(W130)보다 작을 수 있다.
이러한 차이점을 제외하고, 앞서 도 6 및 도 7을 참조하여 설명한 실시예의 특징들은 도 10을 참조로 설명한 실시예에 모두 적용될 수 있으므로, 실시예들 간에 중복되는 설명은 생략한다.
상술한 도 1 내지 도 4, 도 6 내지 도 9의 실시예에서는 반도체층(120)의 채널 영역 내에서 중첩층(ML)이 2개의 갭(GP)에 의해 분리된 3개의 분리 구조로 이루어지고, 도 5 및 도 10의 실시예에서는 반도체층(120)의 채널 영역 내에서 중첩층(ML)이 3개의 갭(GP)에 의해 분리된 4개의 분리 구조로 이루어진다. 이와 같이, 중첩층(ML)은 반도체층(120)의 채널 영역 내에서 복수의 분리 구조로 이루어질 수 있다. 반도체층(120)의 채널 영역 내에서 중첩층(ML)의 분리 구조의 개수는 제한되지 않는다.
이하, 도 11을 참조하여 중첩층(ML)이 하나의 갭(GP)에 의해 분리된 2개의 분리 구조로 이루어지는 실시예에 대하여 설명한다.
도 11은 본 발명의 또 다른 실시예에 따른 트랜지스터를 나타내는 평면도이다. 상술한 도 1 및 도 2의 실시예와 비교하여 차이점 위주로 설명한다.
도 11을 참조하면, 도 1의 실시예와 비교할 때 제2 게이트 접촉 중첩층(MG2)이 생략된다. 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1)가 게이트 전극(130)의 다른 측면을 따라 제1 방향(D1)으로 연장된다. 제1 게이트 접촉 중첩층(MG1)과 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1)는 갭(GP)만큼 서로 이격되어 위치하며, 제1 게이트 접촉 중첩층(MG1)과 반도체 접촉 중첩층(MS1)의 제1 중첩부(MS1-1)가 갭(GP)만큼 물리적으로 분리될 수 있다.
이러한 차이점을 제외하고, 앞서 도 1 및 도 2를 참조하여 설명한 실시예의 특징들은 도 11을 참조로 설명한 실시예에 모두 적용될 수 있다. 또한, 도 3 내지 도 5를 참조하여 설명한 일부 구성이 변형된 실시예의 특징들은 도 11을 참조로 설명한 실시예에 모두 적용될 수 있다. 따라서, 실시예들 간에 중복되는 설명은 생략한다.
이하, 도 12를 참조하여 중첩층(ML)이 하나로 이루어진 실시예에 대하여 설명한다.
도 12는 본 발명의 또 다른 실시예에 따른 트랜지스터를 나타내는 평면도이다. 상술한 도 1 및 도 2의 실시예와 비교하여 차이점 위주로 설명한다.
도 12를 참조하면, 중첩층(ML)은 도 1 및 도 2에서 상술한 반도체 접촉 중첩층(MS1)을 포함하지 않고 제1 게이트 접촉 중첩층(MG1)만을 포함할 수 있다. 제1 게이트 접촉 중첩층(MG1)의 폭(Wg1)이 중첩층(ML) 전체의 폭(WT)에 대응할 수 있다. 제1 게이트 접촉 중첩층(MG1)의 폭(Wg1)이 게이트 전극(130)의 폭(W130)보다 클 수 있다. 즉, 제1 게이트 접촉 중첩층(MG1)은 트랜지스터의 채널 영역 전체와 중첩될 수 있다.
이러한 차이점을 제외하고, 앞서 도 1 및 도 2를 참조하여 설명한 실시예의 특징들은 도 11을 참조로 설명한 실시예에 모두 적용될 수 있으므로, 실시예들 간에 중복되는 설명은 생략한다.
이하, 도 13을 참조하여 일 실시예에 따른 표시 장치에 대하여 설명하고, 도 14를 참조하여 표시 장치에 포함되는 본 발명의 실시예에 따른 화소에 대하여 설명한다.
도 13은 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 13을 참조하면, 표시 장치는 신호 제어부(100), 게이트 구동부(200), 데이터 구동부(300), 발광 제어 구동부(400), 전원 공급부(500) 및 표시부(600)를 포함한다.
신호 제어부(100)는 외부 장치로부터 입력되는 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 영상 신호(R, G, B)는 각 화소(PX)의 휘도(luminance) 정보를 담고 있으며, 휘도는 정해진 수효의 계조 레벨(gray level)을 포함한다. 입력 제어 신호의 예로는 데이터 인에이블 신호(DE), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 메인 클록(MCLK) 등이 있다.
신호 제어부(100)는 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 입력 영상 신호(R, G, B)를 표시부(600) 및 데이터 구동부(300)의 동작 조건에 맞게 적절히 처리하고 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 영상 데이터 신호(DAT) 및 제3 제어 신호(CONT3)를 생성한다. 신호 제어부(100)는 제1 제어 신호(CONT1)를 게이트 구동부(200)에 전달하고, 제2 제어 신호(CONT2) 및 영상 데이터 신호(DAT)를 데이터 구동부(300)에 전달하며, 제3 제어 신호(CONT3)를 발광 제어 구동부(400)에 전달한다.
표시부(600)는 복수의 게이트 라인(SL1-SLn), 복수의 데이터 라인(DL1-DLm), 복수의 발광 제어 라인(EL1-ELn) 및 복수의 화소(PX)를 포함한다. 복수의 화소(PX)는 복수의 게이트 라인(SL1-SLn), 복수의 데이터 라인(DL1-DLm), 복수의 발광 제어 라인(EL1-ELn)에 연결되어 대략 행렬의 형태로 배열될 수 있다. 복수의 게이트 라인(SL1-SLn)은 대략 행 방향으로 연장되어 서로가 거의 평행할 수 있다. 복수의 발광 제어 라인(EL1-ELn)은 대략 행 방향으로 연장되어 서로가 거의 평행할 수 있다. 복수의 데이터 라인(DL1-DLm)은 대략 열 방향으로 연장되어 서로가 거의 평행할 수 있다. 표시부(600)는 복수의 화소(PX)가 위치하여 영상이 표시되는 표시 영역에 대응될 수 있다.
게이트 구동부(200)는 복수의 게이트 라인(SL1-SLn)에 연결되고, 제1 제어 신호(CONT1)에 따라 게이트 온 전압과 게이트 오프 전압의 조합으로 이루어진 게이트 신호를 복수의 게이트 라인(SL1-SLn)에 인가한다. 게이트 구동부(200)는 게이트 온 전압의 게이트 신호를 복수의 게이트 라인(SL1-SLn)에 순차적으로 인가할 수 있다.
게이트 구동부(200)는 표시 영역 주변의 비표시 영역에 위치할 수 있다. 즉, 게이트 구동부(200)는 표시 장치에 포함되는 기판(110) 상의 비표시 영역에 위치할 수 있다. 게이트 구동부(200)는 게이트 온 전압의 게이트 신호를 복수의 게이트 라인(SL1-SLn)에 순차적으로 인가하기 위한 복수의 트랜지스터를 포함하며, 복수의 트랜지스터 중 적어도 하나는 도 1 내지 도 12에서 상술한 트랜지스터 중 어느 하나를 포함할 수 있다.
데이터 구동부(300)는 복수의 데이터 라인(DL1-DLm)에 연결되고, 제2 제어 신호(CONT2)에 따라 영상 데이터 신호(DAT)를 샘플링 및 홀딩하고, 복수의 데이터 라인(DL1-DLm)에 데이터 전압을 인가한다. 데이터 구동부(300)는 게이트 온 전압의 게이트 신호에 대응하여 복수의 데이터 라인(DL1-DLm)에 소정의 전압 범위를 갖는 데이터 신호를 인가할 수 있다.
발광 제어 구동부(400)는 복수의 발광 제어 라인(EL1~ELn)에 연결되고, 제3 제어 신호(CONT3)에 따라 게이트 온 전압과 게이트 오프 전압의 조합으로 이루어진 발광 제어 신호를 복수의 발광 제어 라인(EL1-ELn)에 인가할 수 있다. 발광 제어 구동부(400)는 게이트 온 전압의 발광 제어 신호를 복수의 발광 제어 라인(EL1-ELn)에 순차적으로 인가할 수 있다.
발광 제어 구동부(400)는 표시 장치에 포함되는 기판(110) 상의 비표시 영역에 위치할 수 있다. 발광 제어 구동부(400)는 게이트 온 전압의 발광 제어 신호를 복수의 발광 제어 라인(EL1-ELn)에 순차적으로 인가하기 위한 복수의 트랜지스터를 포함하며, 복수의 트랜지스터 중 적어도 하나는 도 1 내지 도 12에서 상술한 트랜지스터 중 어느 하나를 포함할 수 있다.
전원 공급부(500)는 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS) 및 초기화 전압(Vint)을 복수의 화소(PX)에 공급한다. 제1 전원 전압(ELVDD)은 복수의 화소(PX) 각각에 포함된 발광 다이오드(LED)의 애노드 전극에 제공되는 하이 레벨 전압일 수 있다. 제2 전원 전압(ELVSS)은 복수의 화소(PX) 각각에 포함된 발광 다이오드(LED)의 캐소드 전극에 제공되는 로우 레벨 전압일 수 있다. 제1 전원 전압(ELVDD)과 제2 전원 전압(ELVSS)은 복수의 화소(PX)를 발광시키기 위한 구동 전압이다.
도 14는 본 발명의 일 실시예에 따른 표시 장치의 한 화소를 나타내는 회로도이다. 도 13의 표시 장치에 포함되는 복수의 화소(PX) 중에서 n번째 화소행과 m번째 화소열에 위치하는 화소(PX)를 예로 들어 설명한다.
도 14를 참조하면, 화소(PX)는 발광 다이오드(LED) 및 제1 전원 전압(ELVDD)으로부터 발광 다이오드(LED)로 흐르는 전류를 제어하기 위한 화소 회로(10)를 포함한다. 화소 회로(10)에는 제1 게이트 라인(SLn), 제2 게이트 라인(SLIn), 제3 게이트 라인(SLBn), 데이터 라인(DLm) 및 발광 제어 라인(ELn)이 연결될 수 있다. 제2 게이트 라인(SLIn)은 제1 게이트 라인(SLn)보다 1 화소행 이전의 게이트 신호가 인가되는 게이트 라인일 수 있다. 제3 게이트 라인(SLBn)은 제2 게이트 라인(SLIn)보다 1 화소행 이전의 게이트 신호가 인가되는 게이트 라인이거나, 또는 제2 게이트 라인(SLIn)과 동일한 게이트 신호가 인가되는 게이트 라인이거나, 또는 제1 게이트 라인(SLn)과 동일한 게이트 신호가 인가되는 게이트 라인이거나, 또는 제1 게이트 라인(SLn)보다 1 화소행 이후의 게이트 신호가 인가되는 게이트 라인일 수 있다. 제3 게이트 라인(SLBn)에 인가되는 게이트 신호는 표시 장치의 구동 방식에 따라 다양하게 변경될 수 있다.
화소 회로(10)는 구동 트랜지스터(TR11), 스위칭 트랜지스터(TR12), 보상 트랜지스터(TR13), 제1 발광 제어 트랜지스터(TR14), 제2 발광 제어 트랜지스터(TR15), 초기화 트랜지스터(TR16), 리셋 트랜지스터(TR17) 및 유지 커패시터(Cst)를 포함할 수 있다.
구동 트랜지스터(TR11)는 제1 노드(N11)에 연결되어 있는 게이트 전극, 제3 노드(N13)에 연결되어 있는 제1 전극 및 제2 노드(N12)에 연결되어 있는 제2 전극을 포함한다. 구동 트랜지스터(TR11)는 제1 전원 전압(ELVDD)과 발광 다이오드(LED) 사이에 연결되고, 제1 노드(N11)의 전압에 대응하여 제1 전원 전압(ELVDD)으로부터 발광 다이오드(LED)로 흐르는 전류량을 제어한다. 구동 트랜지스터(TR11)는 게이트 전극에 연결되는 게이트 접촉 중첩층(MG) 및 제2 전극에 연결되는 반도체 접촉 중첩층(MS1)을 더 포함할 수 있다. 구동 트랜지스터(TR11)의 게이트 접촉 중첩층(MG)은 제1 노드(N11)에 전기적으로 연결되고, 구동 트랜지스터(TR11)의 반도체 접촉 중첩층(MS1)은 제2 노드(N12)에 전기적으로 연결될 수 있다. 구동 트랜지스터(TR11)의 게이트 접촉 중첩층(MG)과 반도체 접촉 중첩층(MS1)은 구동 트랜지스터(TR11)의 채널 영역과 중첩한다. 게이트 접촉 중첩층(MG)은 도 1 내지 도 4에서 상술한 제1 게이트 접촉 중첩층(MG1) 및 제2 게이트 접촉 중첩층(MG2)을 포함할 수 있다. 즉, 구동 트랜지스터(TR11)는 도 6 내지 도 9에서 예시한 트랜지스터의 구조로 이루어질 수 있다. 또는, 실시예에 따라 구동 트랜지스터는 도 1 내지 도 5에서 예시한 트랜지스터의 구조로 이루어질 수도 있다.
스위칭 트랜지스터(TR12)는 제1 게이트 라인(SLn)에 연결되어 있는 게이트 전극, 데이터 라인(DLm)에 연결되어 있는 제1 전극 및 제2 노드(N12)에 연결되어 있는 제2 전극을 포함한다. 스위칭 트랜지스터(TR12)는 데이터 라인(DLm)과 구동 트랜지스터(TR11) 사이에 연결되고, 제1 게이트 라인(SLn)에 인가되는 게이트 온 전압의 제1 게이트 신호에 따라 턴 온되어 데이터 라인(DLm)에 인가되는 데이터 전압(Vdat)을 제2 노드(N12)에 전달한다. 스위칭 트랜지스터(TR12)는 게이트 전극에 연결되는 게이트 접촉 중첩층(MG)을 더 포함할 수 있다. 스위칭 트랜지스터(TR12)의 게이트 접촉 중첩층(MG)은 스위칭 트랜지스터(TR12)의 채널 영역과 중첩한다. 스위칭 트랜지스터(TR12)의 게이트 접촉 중첩층(MG)은 제1 게이트 라인(SLn)에 전기적으로 연결될 수 있다. 스위칭 트랜지스터(TR12)는 도 12에서 예시한 트랜지스터의 구조로 이루어질 수 있다.
보상 트랜지스터(TR13)는 제1 보상 트랜지스터(TR13-1) 및 제2 보상 트랜지스터(TR13-2)를 포함한다. 제1 보상 트랜지스터(TR13-1)는 제1 게이트 라인(SLn)에 연결되어 있는 게이트 전극, 제2 보상 트랜지스터(TR13-2)의 제2 전극에 연결되어 있는 제1 전극 및 제1 노드(N11)에 연결되어 있는 제2 전극을 포함한다. 제2 보상 트랜지스터(TR13-2)는 제1 게이트 라인(SLn)에 연결되어 있는 게이트 전극, 제3 노드(N13)에 연결되어 있는 제1 전극 및 제1 보상 트랜지스터(TR13-1)의 제1 전극에 연결되어 있는 제2 전극을 포함한다. 제1 보상 트랜지스터(TR13-1) 및 제2 보상 트랜지스터(TR13-2)는 구동 트랜지스터(TR11)의 제2 전극과 게이트 전극 사이에 연결되고, 제1 게이트 라인(SLn)에 인가되는 게이트 온 전압의 제1 게이트 신호에 따라 턴 온된다. 제1 보상 트랜지스터(TR13-1) 및 제2 보상 트랜지스터(TR13-2)는 구동 트랜지스터(TR11)를 다이오드 연결시켜 구동 트랜지스터(TR11)의 문턱 전압을 보상할 수 있다. 제1 보상 트랜지스터(TR13-1)와 제2 보상 트랜지스터(TR13-2) 각각은 게이트 접촉 중첩층(MG)을 더 포함할 수 있다. 제1 보상 트랜지스터(TR13-1)와 제2 보상 트랜지스터(TR13-2) 각각의 게이트 접촉 중첩층(MG)은 제1 게이트 라인(SLn)에 전기적으로 연결될 수 있다. 제1 보상 트랜지스터(TR13-1) 및 제2 보상 트랜지스터(TR13-2) 각각의 게이트 접촉 중첩층(MG)은 제1 보상 트랜지스터(TR13-1) 및 제2 보상 트랜지스터(TR13-2) 각각의 채널 영역에 중첩한다. 제1 보상 트랜지스터(TR13-1) 및 제2 보상 트랜지스터(TR13-2)는 도 12에서 예시한 트랜지스터의 구조로 이루어질 수 있다. 도 14에서는 보상 트랜지스터(TR13)는 제1 보상 트랜지스터(TR13-1) 및 제2 보상 트랜지스터(TR13-2)를 포함하는 것으로 예시하였으나, 실시예에 따라 보상 트랜지스터(TR13)는 하나로 이루어질 수 있다.
제1 발광 제어 트랜지스터(TR14)는 발광 제어 라인(ELn)에 연결되어 있는 게이트 전극, 제1 전원 전압(ELVDD)에 연결되어 있는 제1 전극 및 제2 노드(N12)에 연결되어 있는 제2 전극을 포함한다. 제1 발광 제어 트랜지스터(TR14)는 제1 전원 전압(ELVDD)과 구동 트랜지스터(TR11) 사이에 연결되고, 발광 제어 라인(ELn)에 인가되는 게이트 온 전압의 발광 제어 신호에 따라 턴 온되어 제1 전원 전압(ELVDD)을 구동 트랜지스터(TR11)에 전달한다.
제2 발광 제어 트랜지스터(TR15)는 발광 제어 라인(ELn)에 연결되어 있는 게이트 전극, 제3 노드(N13)에 연결되어 있는 제1 전극 및 발광 다이오드(LED)의 애노드 전극에 연결되어 있는 제2 전극을 포함한다. 제2 발광 제어 트랜지스터(TR15)는 구동 트랜지스터(TR11)와 발광 다이오드(LED) 사이에 연결되고, 발광 제어 라인(ELn)에 인가되는 게이트 온 전압의 발광 제어 신호에 따라 턴 온되어 구동 트랜지스터(TR11)를 통해 흐르는 전류를 발광 다이오드(LED)로 전달한다.
초기화 트랜지스터(TR16)가 제1 초기화 트랜지스터(TR16-1) 및 제2 초기화 트랜지스터(TR16-2)를 포함한다. 제1 초기화 트랜지스터(TR16-1)는 제2 게이트 라인(SLIn)에 연결되어 있는 게이트 전극, 제2 초기화 트랜지스터(TR16-2)의 제2 전극에 연결되어 있는 제1 전극 및 제1 노드(N11)에 연결되어 있는 제2 전극을 포함한다. 제2 초기화 트랜지스터(TR16-2)는 제2 게이트 라인(SLIn)에 연결되어 있는 게이트 전극, 초기화 전압(Vint)에 연결되어 있는 제1 전극 및 제1 초기화 트랜지스터(TR16-1)의 제1 전극에 연결되어 있는 제2 전극을 포함한다. 제1 초기화 트랜지스터(TR16-1) 및 제2 초기화 트랜지스터(TR16-2)는 구동 트랜지스터(TR11)의 게이트 전극과 초기화 전압(Vint) 사이에 연결되고, 제2 게이트 라인(SLIn)에 인가되는 게이트 온 전압의 제2 게이트 신호에 의해 턴 온되고, 초기화 전압(Vint)을 제1 노드(N11)에 전달하여 구동 트랜지스터(TR11)의 게이트 전압을 초기화 전압(Vint)으로 초기화할 수 있다. 제1 초기화 트랜지스터(TR16-1) 및 제2 초기화 트랜지스터(TR16-2) 각각은 게이트 전극에 연결되는 게이트 접촉 중첩층(MG)을 더 포함할 수 있다. 제1 초기화 트랜지스터(TR16-1) 및 제2 초기화 트랜지스터(TR16-2) 각각의 게이트 접촉 중첩층(MG)은 제2 게이트 라인(SLIn)에 전기적으로 연결될 수 있다. 제1 초기화 트랜지스터(TR16-1) 및 제2 초기화 트랜지스터(TR16-2) 각각의 게이트 접촉 중첩층(MG)은 제1 초기화 트랜지스터(TR16-1) 및 제2 초기화 트랜지스터(TR16-2) 각각의 채널 영역과 중첩한다. 제1 초기화 트랜지스터(TR16-1) 및 제2 초기화 트랜지스터(TR16-2)는 도 12에서 예시한 트랜지스터의 구조로 이루어질 수 있다. 도 14에서는 초기화 트랜지스터(TR16)가 제1 초기화 트랜지스터(TR16-1) 및 제2 초기화 트랜지스터(TR16-2)를 포함하는 것으로 예시하였으나, 실시예에 따라 초기화 트랜지스터(TR16)는 하나로 이루어질 수 있다.
리셋 트랜지스터(TR17)는 제3 게이트 라인(SLBn)에 연결되어 있는 게이트 전극, 초기화 전압(Vint)에 연결되어 있는 제1 전극 및 발광 다이오드(LED)의 애노드 전극에 연결되어 있는 제2 전극을 포함한다. 리셋 트랜지스터(TR17)는 발광 다이오드(LED)의 애노드 전극과 초기화 전압(Vint) 사이에 연결되고, 제3 게이트 라인(SLBn)에 인가되는 게이트 온 전압의 제3 게이트 신호에 의해 턴 온된다. 리셋 트랜지스터(TR17)는 초기화 전압(Vint)을 발광 다이오드(LED)의 애노드 전극에 전달하여 발광 다이오드(LED)를 초기화 전압(Vint)으로 리셋할 수 있다. 실시예에 따라, 리셋 트랜지스터(TR17)는 생략될 수 있다.
구동 트랜지스터(TR11), 스위칭 트랜지스터(TR12), 보상 트랜지스터(TR13), 제1 발광 제어 트랜지스터(TR14), 제2 발광 제어 트랜지스터(TR15), 초기화 트랜지스터(TR16) 및 리셋 트랜지스터(TR17)는 p-채널 전계 효과 트랜지스터일 수 있다. p-채널 전계 효과 트랜지스터를 턴 온시키는 게이트 온 전압은 로우 레벨 전압이고, 턴 오프시키는 게이트 오프 전압은 하이 레벨 전압이다.
실시예에 따라, 구동 트랜지스터(TR11), 스위칭 트랜지스터(TR12), 보상 트랜지스터(TR13), 제1 발광 제어 트랜지스터(TR14), 제2 발광 제어 트랜지스터(TR15), 초기화 트랜지스터(TR16) 및 리셋 트랜지스터(TR17) 중 적어도 하나는 n-채널 전계 효과 트랜지스터일 수 있다. n-채널 전계 효과 트랜지스터를 턴 온시키는 게이트 온 전압은 하이 레벨 전압이고, 턴 오프시키는 게이트 오프 전압은 로우 레벨 전압이다.
유지 커패시터(Cst)는 제1 전원 전압(ELVDD)에 연결되어 있는 제1 전극 및 제1 노드(N11)에 연결되어 있는 제2 전극을 포함한다. 제1 노드(N11)에는 구동 트랜지스터(TR11)의 문턱 전압이 보상된 데이터 전압이 전달되고, 유지 커패시터(Cst)는 제1 노드(N11)의 전압을 유지하는 역할을 한다.
발광 다이오드(LED)는 제2 발광 제어 트랜지스터(TR15)의 제2 전극에 연결된 애노드 전극 및 제2 전원 전압(ELVSS)에 연결된 캐소드 전극을 포함한다. 발광 다이오드(LED)는 화소 회로(10)와 제2 전원 전압(ELVSS) 사이에 연결되어 화소 회로(10)로부터 공급되는 전류에 대응하는 휘도로 발광할 수 있다. 발광 다이오드(LED)는 유기 발광 물질과 무기 발광 물질 중 적어도 하나를 포함하는 발광층을 포함할 수 있다. 애노드 전극과 캐소드 전극으로부터 각각 정공과 전자가 발광층 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exciton)이 여기 상태로부터 기저 상태로 떨어질 때 발광이 이루어진다. 발광 다이오드(LED)는 기본색(primary color) 중 하나의 빛 또는 백색의 빛을 낼 수 있다. 기본색의 예로는 적색, 녹색, 청색의 삼원색을 들 수 있다. 기본색의 다른 예로 황색(yellow), 청록색(cyan), 자홍색(magenta) 등을 들 수 있다.
이하, 도 15를 참조하여 도 6 및 도 7에 예시한 트랜지스터의 구조로 구동 트랜지스터(TR11)가 이루어지는 화소를 포함하는 표시 장치의 구조에 대하여 설명한다.
도 15는 본 발명의 일 실시예에 따른 표시 장치의 구조를 나타내는 단면도이다.
도 15를 참조하면, 제1 전극(151), 제2 전극(153) 및 제2 게이트 절연층(142) 위에 유기막(161)이 위치할 수 있다.
유기막(161) 위에는 화소 전극(171)이 위치하고, 화소 전극(171)은 유기막(161)을 관통하는 컨택홀(도시하지 않음)을 통해 구동 트랜지스터(TR11)의 제1 전극(151)과 전기적으로 연결될 수 있다. 즉, 구동 트랜지스터(TR11)의 제1 전극(151)은 제2 발광 제어 트랜지스터(TR15)를 통해 발광 다이오드(LED)에 전기적으로 연결될 수 있고, 이때 유기막(161)의 컨택홀을 통해 발광 다이오드(LED)의 화소 전극(171)(예를 들어, 애노드 전극)이 제2 발광 제어 트랜지스터(TR15)의 제2 전극에 연결될 수 있다.
화소 전극(171) 위에는 발광층(172)이 위치하고, 발광층(172) 위에 전원 전극(173)이 위치한다. 전원 전극(173)은 ITO, IZO 등의 투명한 도전체로 이루어질 수 있다. 화소 전극(171), 발광층(172) 및 전원 전극(173)은 발광 다이오드(LED)를 이룬다.
화소 전극(171) 주변에는 발광 소자(LED)의 영역을 정의하는 정의층(162)이 위치할 수 있다. 발광 소자(LED) 위에는 발광 소자(LED)를 보호하기 위한 봉지층(180)이 위치할 수 있다. 봉지층(180)은 교대로 적층되어 있는 무기층과 유기층으로 이루어질 수 있다. 실시예에 따라, 봉지층(180)는 투명한 유리 또는 플라스틱 등의 봉지 부재로 마련될 수 있으며, 봉지 부재는 절연 기판(110)과 실런트(미도시)로 합착되어 내부 공간을 밀봉시키고, 발광 다이오드(LED)를 보호할 수 있다.
앞서 도 6 및 도 7을 참조하여 설명한 실시예의 특징들은 도 15를 참조로 설명한 실시예에 모두 적용될 수 있으므로, 실시예들 간에 중복되는 설명은 생략한다.
이하, 도 16을 참조하여 도 14의 실시예에 따른 화소를 포함하는 표시 장치의 구동 방법에 대하여 설명하고, 도 17 및 도 18을 참조하여 본 발명의 실시예에 따른 트랜지스터의 특성에 대하여 설명한다.
도 16은 일 실시예에 따른 표시 장치의 구동 방법을 나타내는 타이밍도이다. 도 17은 본 발명의 일 실시예에 따른 트랜지스터의 특성을 나타내는 그래프이다. 도 18은 일 실시예에 따른 화소를 나타내는 회로도이다.
도 16 및 도 17을 참조하면, 일 실시예에 따른 표시 장치의 구동 방법은 초기화 기간(T1), 데이터 기입 기간(T2), 리셋 기간(T3) 및 발광 기간(T4)을 포함할 수 있다.
초기화 기간(T1) 동안, 제2 게이트 신호(SLI[n])가 게이트 온 전압(On)으로 인가된다. 이때, 제1 게이트 신호(SL[n]), 제3 게이트 신호(SLB[n]) 및 발광 제어 신호(E[n])는 게이트 오프 전압(Off)으로 인가된다. 게이트 온 전압(On)의 제2 게이트 신호(SLI[n])에 의해 제1 초기화 트랜지스터(TR16-1) 및 제2 초기화 트랜지스터(TR16-2)가 턴 온되고, 제1 노드(N11)에 초기화 전압(Vint)이 전달된다. 초기화 전압(Vint)에 의해 구동 트랜지스터(TR11)의 게이트 전압이 초기화될 수 있다.
제1 초기화 트랜지스터(TR16-1) 및 제2 초기화 트랜지스터(TR16-2) 각각이 게이트 접촉 중첩층(MG)을 포함한다. 제1 초기화 트랜지스터(TR16-1) 및 제2 초기화 트랜지스터(TR16-2) 각각의 게이트 접촉 중첩층(MG)에는 제2 게이트 신호(SLI[n])가 인가된다. 이에 따라, 제1 초기화 트랜지스터(TR16-1) 및 제2 초기화 트랜지스터(TR16-2)가 완전히 턴 온된 상태에서 제1 초기화 트랜지스터(TR16-1) 및 제2 초기화 트랜지스터(TR16-2)에 흐르는 전류가 증가한다. 이에 대하여 도 17 및 도 18을 참조하여 설명한다.
도 17은 일반적인 트랜지스터(TR_N)와 본원의 실시예에 따른 게이트 접촉 중첩층(MG)과 반도체 접촉 중첩층(MS1)을 포함하는 트랜지스터(TR_S)의 특성 곡선을 나타내는 그래프이다. 일반적인 트랜지스터(TR_N)을 포함하는 화소 회로(20)는 도 18에 예시한 바와 같다. 도 18의 화소 회로(20)는 도 14의 화소 회로(10)와 비교하여 화소 회로(20)에 포함되는 모든 트랜지스터들이 도 14에서 상술한 게이트 접촉 중첩층(MG)과 반도체 접촉 중첩층(MS1)을 포함하지 않는 일반적인 트랜지스터(TR_N)이다.
도 17에서 가로축은 트랜지스터의 게이트-소스 전압차(Vgs)를 나타내고, 세로축은 트랜지스터에 흐르는 전류(Ids)를 나타낸다.
본원의 실시예에 따른 트랜지스터(TR_S)에 게이트 접촉 중첩층(MG)이 포함됨에 따라 트랜지스터가 완전히 턴 온되는 게이트-소스 전압차(Vgs)에서 본원의 실시예에 따른 트랜지스터(TR_S)에 흐르는 전류가 일반적은 트랜지스터(TR_N)에 흐르는 전류보다 증가하게 된다. 트랜지스터가 완전히 턴 온되는 게이트-소스 전압차(Vgs)는 트랜지스터가 최대로 전류를 흘릴 수 있는 게이트-소스 전압차(Vgs)를 의미할 수 있다. 다시 말해, 본원의 실시예에 따른 트랜지스터(TR_S)를 통해 전류를 높이는데 필요한 전압이 일반적인 트랜지스터(TR_N)를 통해 전류를 높이는데 필요한 전압보다 낮아진다.
다시 도 16을 참조하면, 다시 말해, 제1 초기화 트랜지스터(TR16-1) 및 제2 초기화 트랜지스터(TR16-2) 각각이 게이트 접촉 중첩층(MG)을 포함함에 따라, 제1 초기화 트랜지스터(TR16-1) 및 제2 초기화 트랜지스터(TR16-2)가 완전히 턴 온된 상태에서 제1 초기화 트랜지스터(TR16-1) 및 제2 초기화 트랜지스터(TR16-2)에 흐르는 전류가 증가한다.
데이터 기입 기간(T2) 동안, 제1 게이트 신호(SL[n])가 게이트 온 전압(On)으로 인가된다. 이때, 제2 게이트 신호(SLI[n]), 제3 게이트 신호(SLB[n]) 및 발광 제어 신호(E[n])는 게이트 오프 전압(Off)으로 인가된다. 게이트 온 전압(On)의 제1 게이트 신호(SL[n])에 의해 스위칭 트랜지스터(TR12), 제1 보상 트랜지스터(TR13-1) 및 제2 보상 트랜지스터(TR13-2)가 턴 온된다. 턴 온된 스위칭 트랜지스터(TR12)를 통해 데이터 전압(Vdat)이 제2 노드(N12)에 전달된다. 제1 보상 트랜지스터(TR13-1) 및 제2 보상 트랜지스터(TR13-2)가 턴 온됨에 따라 구동 트랜지스터(TR11)가 다이오드 연결되고, 제1 노드(N11)에 구동 트랜지스터(TR11)의 문턱 전압이 보상된 데이터 전압이 전달된다. 제1 노드(N11)에 전달된 전압은 유지 커패시터(Cst)에 충전될 수 있다.
스위칭 트랜지스터(TR12)가 게이트 접촉 중첩층(MG)을 포함하고, 스위칭 트랜지스터(TR12)의 게이트 접촉 중첩층(MG)에는 제1 게이트 신호(SL[n])가 인가된다. 스위칭 트랜지스터(TR12)가 게이트 접촉 중첩층(MG)을 포함함에 따라, 스위칭 트랜지스터(TR12)가 완전히 턴 온된 상태에서 스위칭 트랜지스터(TR12)에 흐르는 전류가 증가한다. 또한, 제1 보상 트랜지스터(TR13-1) 및 제2 보상 트랜지스터(TR13-2) 각각은 게이트 접촉 중첩층(MG)을 포함하고, 제1 보상 트랜지스터(TR13-1) 및 제2 보상 트랜지스터(TR13-2) 각각의 게이트 접촉 중첩층(MG)에는 제1 게이트 신호(SL[n])가 인가된다. 제1 보상 트랜지스터(TR13-1) 및 제2 보상 트랜지스터(TR13-2) 각각이 게이트 접촉 중첩층(MG)을 포함함에 따라, 제1 보상 트랜지스터(TR13-1) 및 제2 보상 트랜지스터(TR13-2)가 완전히 턴 온된 상태에서 제1 보상 트랜지스터(TR13-1) 및 제2 보상 트랜지스터(TR13-2)에 흐르는 전류가 증가한다. 또한, 구동 트랜지스터(TR11)가 게이트 접촉 중첩층(MG)을 포함함에 따라 구동 트랜지스터(TR11)을 통해 흐르는 전류도 증가할 수 있다.
데이터 라인(DLm)에 인가된 데이터 전압(Vdat)은 스위칭 트랜지스터(TR12), 제1 보상 트랜지스터(TR13-1) 및 제2 보상 트랜지스터(TR13-2)를 통해 더욱 빠르게 제1 노드(N11)에 전달될 수 있고, 유지 커패시터(Cst)에 구동 트랜지스터(TR11)의 문턱 전압이 보상된 데이터 전압이 더욱 빠르게 충전될 수 있다.
리셋 기간(T3) 동안, 제3 게이트 라인(SLBn)에 게이트 온 전압(On)의 제3 게이트 신호(SLB[n])가 인가된다. 이때, 제1 게이트 라인(SLn)에 인가되는 제1 게이트 신호(SL[n]), 제2 게이트 라인(SLIn)에 인가되는 제2 게이트 신호(SLI[n]) 및 발광 제어 라인(ELn)에 인가되는 발광 제어 신호(E[n])는 게이트 오프 전압(Off)으로 인가된다. 게이트 온 전압(On)의 제3 게이트 신호(SLB[n])에 의해 리셋 트랜지스터(TR17)가 턴 온되고, 발광 다이오드(LED)의 애노드 전극에 초기화 전압(Vint)이 전달된다. 초기화 전압(Vint)에 의해 발광 다이오드(LED)가 리셋될 수 있다.
발광 기간(T4) 동안, 발광 제어 신호(E[n])가 게이트 온 전압(On)으로 인가된다. 이때, 제1 게이트 신호(SL[n]), 제2 게이트 신호(SLI[n]) 및 제3 게이트 신호(SLB[n])는 게이트 오프 전압(Off)으로 인가된다. 게이트 온 전압(On)의 발광 제어 신호(E[n])에 의해 제1 발광 제어 트랜지스터(TR14)와 제2 발광 제어 트랜지스터(TR15)가 턴 온된다. 턴 온된 제1 발광 제어 트랜지스터(TR14)를 통해 제1 전원 전압(ELVDD)이 제2 노드(N12)에 전달되고, 턴 온된 제2 발광 제어 트랜지스터(TR15)에 의해 구동 트랜지스터(TR11)와 발광 다이오드(LED)가 전기적으로 연결될 수 있다. 구동 트랜지스터(TR11)를 통해 제1 노드(N11)의 전압에 대응하는 전류가 제1 전원 전압(ELVDD)으로부터 발광 다이오드(LED)로 흐르고, 발광 다이오드(LED)는 전류량에 대응하는 휘도로 발광할 수 있다. 이때, 제1 노드(N11)에 연결되어 있는 구동 트랜지스터(TR11)의 게이트 접촉 중첩층(MG)에 제1 노드(N11)의 전압이 인가된다. 그리고 제2 노드(N12)에 연결되어 있는 구동 트랜지스터(TR11)의 반도체 접촉 중첩층(MS1)에 제1 전원 전압(ELVDD)이 인가된다. 구동 트랜지스터(TR11)가 반도체 접촉 중첩층(MS1)을 포함함에 따라 구동 트랜지스터(TR11)의 데이터 범위가 증가한다. 이에 대하여 도 17 및 도 18을 참조하여 설명한다.
도 17에서 V0 및 V255는 256 계조를 기준으로 최소 계조(0 계조)를 표시하는 전류값과 최대 계조(255 계조)를 표시하는 전류값의 위치를 나타낸다. 본원 실시예에 따른 트랜지스터(TR_S)에 반도체 접촉 중첩층(MS1)이 포함됨에 따라 계조를 표시하는 범위에서 게이트-소스 전압차(Vgs)가 커질수록 트랜지스터(TR_S)의 특성 곡선의 기울기가 일반적인 트랜지스터(TR_N)(예를 들어, 도 17의 화소 회로(20)에 포함되는 트랜지스터)의 특성 곡선보다 완만하게 변하게 된다. 이에 따라, 본원 실시예에 따른 트랜지스터(TR_S)의 데이터 범위(DR2)가 일반적인 트랜지스터(TR_N)의 데이터 범위(DR1)보다 더욱 커지게 된다. 데이터 범위는 최소 계조를 표시하는 전류값을 제공하기 위한 게이트-소스 전압차(Vgs)와 최대 계조를 표시하는 전류값을 제공하기 위한 게이트-소스 전압차(Vgs) 간의 간격을 의미한다. 다시 말해, 본원 실시예에 따른 트랜지스터(TR_S)가 최소 계조와 최대 계조를 표시하기 위해 구동되는 구동 범위가 증가한다.
이와 같이, 구동 트랜지스터(TR11)의 데이터 범위가 증가함에 따라 구동 트랜지스터(TR11)는 게이트-소스 전압차(Vgs)의 변화에 대하여 출력이 덜 민감하게 변경되고, 그 결과 구동 트랜지스터(TR11)가 가지는 특성에 따른 출력의 변화도 덜 민감해진다. 따라서, 발광 기간(T4)에 발광하는 복수의 화소(PX) 간의 특성의 변화가 줄어들어 표시 품질이 균일해지고 표시 품질이 향상될 수 있다. 또한, 구동 트랜지스터(TR11)의 데이터 범위가 증가함에 따라 더욱 다양한 계조의 영상이 표시될 수도 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110: 기판
120: 반도체층
130: 게이트 전극
ML: 중첩층

Claims (20)

  1. 기판; 및
    상기 기판 상에 위치하는 트랜지스터를 포함하고,
    상기 트랜지스터는,
    반도체층;
    상기 반도체층과 중첩하는 게이트 전극;
    상기 게이트 전극과 상기 반도체층이 중첩하는 채널 영역과 중첩하고 상기 게이트 전극에 접촉하는 제1 게이트 접촉 중첩층; 및
    상기 채널 영역과 중첩하고 상기 반도체층에 접촉하는 반도체 접촉 중첩층을 포함하고,
    상기 채널 영역 내에서 상기 제1 게이트 접촉 중첩층과 상기 반도체 접촉 중첩층은 갭에 의해 물리적으로 분리되어 있는 표시 장치.
  2. 제1 항에 있어서,
    상기 트랜지스터는,
    상기 채널 영역과 중첩하고, 상기 게이트 전극에 접촉하는 제2 게이트 접촉 중첩층을 더 포함하고,
    상기 반도체 접촉 중첩층은 평면상에서 상기 제1 게이트 접촉 중첩층과 상기 제2 게이트 접촉 중첩층 사이에 위치하는 표시 장치.
  3. 제2 항에 있어서,
    평면상에서 상기 제1 게이트 접촉 중첩층, 상기 반도체 접촉 중첩층, 상기 제2 게이트 접촉 중첩층 및 상기 갭을 포함하는 영역 전체의 폭이 상기 채널 영역의 폭보다 큰 표시 장치.
  4. 제2 항에 있어서,
    평면상에서 상기 제1 게이트 접촉 중첩층, 상기 반도체 접촉 중첩층, 상기 제2 게이트 접촉 중첩층 및 상기 갭을 포함하는 영역 전체의 폭이 상기 채널 영역의 폭보다 작은 표시 장치.
  5. 제2 항에 있어서,
    상기 트랜지스터는,
    상기 채널 영역과 중첩하고 상기 반도체층과 상기 게이트 전극에 연결되지 않고 절연되어 있는 플로팅 중첩층을 더 포함하는 표시 장치.
  6. 제1 항에 있어서,
    상기 반도체 접촉 중첩층은,
    상기 채널 영역과 중첩하는 제1 중첩부;
    상기 채널 영역과 중첩하는 제2 중첩부;
    상기 게이트 전극과 중첩하지 않고 상기 반도체층에 접촉하는 접촉부; 및
    상기 제1 중첩부, 상기 제2 중첩부 및 상기 접촉부를 서로 연결하는 연장부를 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 게이트 접촉 중첩층은 상기 제1 중첩부와 상기 제2 중첩부 사이에 위치하는 표시 장치.
  8. 제6 항에 있어서,
    평면상에서 상기 제1 게이트 접촉 중첩층, 상기 제1 중첩부, 상기 제2 중첩부 및 상기 갭을 포함하는 영역 전체의 폭이 상기 채널 영역의 폭보다 큰 표시 장치.
  9. 제6 항에 있어서,
    평면상에서 상기 제1 게이트 접촉 중첩층, 상기 제1 중첩부, 상기 제2 중첩부 및 상기 갭을 포함하는 영역 전체의 폭이 상기 채널 영역의 폭보다 작은 표시 장치.
  10. 제6 항에 있어서,
    상기 트랜지스터는,
    상기 채널 영역과 중첩하고 상기 반도체층과 상기 게이트 전극에 연결되지 않고 절연되어 있는 플로팅 중첩층을 더 포함하는 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 게이트 접촉 중첩층의 폭은 상기 반도체 접촉 중첩층의 폭과 동일한 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 게이트 접촉 중첩층의 폭은 상기 반도체 접촉 중첩층의 폭과 서로 다른 표시 장치.
  13. 복수의 화소를 포함하고,
    상기 복수의 화소 각각은,
    발광 다이오드; 및
    제1 전원 전압으로부터 상기 발광 다이오드로 흐르는 전류량을 제어하는 구동 트랜지스터를 포함하고,
    상기 구동 트랜지스터는,
    제1 노드에 연결되어 있는 게이트 전극;
    상기 제1 전원 전압이 인가되는 제1 전극;
    상기 발광 다이오드에 전기적으로 연결되는 제2 전극;
    상기 구동 트랜지스터의 채널 영역과 중첩하고, 상기 게이트 전극에 연결되는 게이트 접촉 중첩층; 및
    상기 채널 영역과 중첩하고, 상기 제1 전극에 연결되는 반도체 접촉 중첩층을 포함하고,
    상기 채널 영역 내에서 상기 게이트 접촉 중첩층과 상기 반도체 접촉 중첩층은 갭에 의해 물리적으로 분리되어 있는 표시 장치.
  14. 제13 항에 있어서,
    상기 복수의 화소 각각은,
    데이터 라인과 상기 구동 트랜지스터 사이에 연결되는 스위칭 트랜지스터를 더 포함하고,
    상기 스위칭 트랜지스터는,
    제1 게이트 라인에 연결되어 있는 게이트 전극; 및
    상기 스위칭 트랜지스터의 채널 영역과 중첩하고, 상기 스위칭 트랜지스터의 게이트 전극에 연결되는 게이트 접촉 중첩층을 포함하는 표시 장치.
  15. 제13 항에 있어서,
    상기 복수의 화소 각각은,
    상기 구동 트랜지스터의 제2 전극과 상기 게이트 전극 사이에 연결되는 보상 트랜지스터를 더 포함하고,
    상기 보상 트랜지스터는,
    제1 게이트 라인에 연결되어 있는 게이트 전극; 및
    상기 보상 트랜지스터의 채널 영역과 중첩하고, 상기 보상 트랜지스터의 게이트 전극에 연결되는 게이트 접촉 중첩층을 포함하는 표시 장치.
  16. 제13 항에 있어서,
    상기 복수의 화소 각각은,
    상기 구동 트랜지스터의 게이트 전극에 초기화 전압을 인가하는 초기화 트랜지스터를 더 포함하고,
    상기 초기화 트랜지스터는,
    제2 게이트 라인에 연결되어 있는 게이트 전극; 및
    상기 초기화 트랜지스터의 채널 영역과 중첩하고, 상기 초기화 트랜지스터의 게이트 전극에 연결되는 게이트 접촉 중첩층을 포함하는 표시 장치.
  17. 제1 전원 전압으로부터 발광 다이오드로 흐르는 전류량을 제어하는 구동 트랜지스터, 제1 게이트 라인에 인가되는 제1 게이트 신호에 따라 데이터 라인에 인가되는 데이터 전압을 상기 구동 트랜지스터에 전달하는 스위칭 트랜지스터, 상기 제1 게이트 신호에 따라 상기 구동 트랜지스터를 다이오드 연결시키는 보상 트랜지스터 및 제2 게이트 라인에 인가되는 제2 게이트 신호에 따라 초기화 전압을 상기 구동 트랜지스터의 게이트 전극에 인가하는 초기화 트랜지스터를 포함하는 표시 장치의 구동 방법에 있어서,
    상기 구동 트랜지스터의 제1 전극에 상기 제1 전원 전압이 인가되고, 상기 구동 트랜지스터의 게이트 전극이 연결된 제1 노드의 전압에 대응하여 상기 제1 전원 전압으로부터 상기 발광 다이오드로 전류가 흐르는 단계;
    상기 구동 트랜지스터의 채널 영역과 중첩하고 상기 구동 트랜지스터의 제1 전극에 연결되는 반도체 접촉 중첩층에 상기 제1 전원 전압이 인가되는 단계; 및
    상기 구동 트랜지스터의 채널 영역과 중첩하고 상기 구동 트랜지스터의 게이트 전극에 연결되는 게이트 접촉 중첩층에 상기 제1 노드의 전압이 인가되는 단계를 포함하는 표시 장치의 구동 방법.
  18. 제17 항에 있어서,
    상기 스위칭 트랜지스터의 게이트 전극에 상기 제1 게이트 신호가 게이트 온 전압으로 인가되어 상기 스위칭 트랜지스터가 턴 온되는 단계; 및
    상기 스위칭 트랜지스터의 채널 영역과 중첩하고 상기 스위칭 트랜지스터의 게이트 전극에 연결되는 게이트 접촉 중첩층에 상기 제1 게이트 신호가 인가되는 단계를 더 포함하는 표시 장치의 구동 방법.
  19. 제17 항에 있어서,
    상기 보상 트랜지스터의 게이트 전극에 상기 제1 게이트 신호가 게이트 온 전압으로 인가되어 상기 보상 트랜지스터가 턴 온되는 단계; 및
    상기 보상 트랜지스터의 채널 영역과 중첩하고 상기 보상 트랜지스터의 게이트 전극에 연결되는 게이트 접촉 중첩층에 상기 제1 게이트 신호가 인가되는 단계를 더 포함하는 표시 장치의 구동 방법.
  20. 제17 항에 있어서,
    상기 초기화 트랜지스터의 게이트 전극에 상기 제2 게이트 신호가 게이트 온 전압으로 인가되어 상기 초기화 트랜지스터가 턴 온되는 단계; 및
    상기 초기화 트랜지스터의 채널 영역과 중첩하고 상기 초기화 트랜지스터의 게이트 전극에 연결되는 게이트 접촉 중첩층에 상기 제2 게이트 신호가 인가되는 단계를 더 포함하는 표시 장치의 구동 방법.
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