KR20200012712A - 변조기와 크랙 억제 구조를 가진 리드프레임 기판 및 이를 이용한 플립 칩 조립체 - Google Patents

변조기와 크랙 억제 구조를 가진 리드프레임 기판 및 이를 이용한 플립 칩 조립체 Download PDF

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Abstract

리드프레임 기판은 대개 변조기, 다수의 금속 리드들, 레진층, 및 크랙 억제 구조를 구비한다. 레진층은 변조기와 변조기의 주변 사이드벽들 주위에 배치된 금속 리드들 사이의 기계적 접합을 제공한다. 크랙 억제 구조는 변조기/레진 계면들을 덮는 연속 인터록킹 섬유 쉬트를 포함하기 때문에, 변조기/레진 계면들을 따라 유도되는 분리 또는 레진층 내부에 형성되는 크랙들이 상단 표면들로 연장되는 것이 방지되거나 저지됨으로써, 플립 칩 조립체의 신호 무결성이 보장된다.

Description

변조기와 크랙 억제 구조를 가진 리드프레임 기판 및 이를 이용한 플립 칩 조립체{LEADFRAME SUBSTRATE HAVING MODULATOR AND CRACK INHIBITING STRUCTURE AND FLIP CHIP ASSEMBLY USING THE SAME}
본 발명은 리드프레임 기판에 관한 것으로서, 보다 구체적으로, 그 안에 포함된 변조기와 변조기/레진 계면들 위의 크랙 억제 구조를 가진 리드프레임 기판 및 이를 이용한 플립 칩 조립체에 관한 것이다.
고성능 마이크로프로세서들과 ACIC들은 신호의 상호접속을 위한 고성능 배선반(wiring board)이 필요하다. 그러나, 전력이 증가하면, 반도체 칩에 의해 생성되는 많은 양의 열은 디바이스의 성능을 퇴화시켜, 칩 상에 열응력을 부과하게 된다. 왕(Wang) 등의 미국 특허 번호 8,859,791호, 선(Sun)의 미국 특허 번호 8,415,780, 왕(Wang)의 미국 특허 번호 9,185,791, 및 리(Lee)의 미국 특허 번호 9,706,639는 반도체 칩에 의해 생성되는 열이 방열 요소의 아래를 통해 직접적으로 소멸될 수 있도록 레진 라미네이트의 비아 구멍(via opening)에 방열 요소가 배치된 다양한 팩키지 기판을 개시한다. 도 1에 도시된 바와 같이, 방열 요소(12)는 일반적으로 그 사이의 접착제(17)를 통해 주변 레진 라미네이트(14)에 접합된다. 그러나, 방열 요소(12)와 레진 라미네이트(14) 사이에는 잠재적으로 열팽창 계수(CTE)의 엄청난 부조화가 있기 때문에, 방열 요소(12)와 접착제(17) 사이의 접촉 영역들은 크랙이 발생하기 쉽다. 그러한 상황에서, 라우팅(routing) 회로들(19)은 기판들의 레진 라미네이트부 상에 배치되어야 하고 방열 요소 상에 배치된 반도체 칩은 본딩 와이어들을 통해서만 레진 라미네이트에 연결될 수 있다. 이들 본딩 와이어들은 반도체 칩 I/O 패드(미도시)을 레진 라미네이트 상의 라우팅 회로들에 전기적으로 연결하고, 전기적 단선을 방지하기 위하여 계면 크랙 구역으로부터 이격된다. 따라서, 이들 기판들은, 라우팅 회로들이 계면 경계를 가로질러 레진 라미네이트부로 연장하면서 방열 요소 상에 배치되어야만 하는. 플립 칩 조립체들에는 적합하지 않다.
다양한 개발 단계들과 현재의 기판들의 제약들의 관점에서, 플립 칩 조립체를 위한 기판의 열적-기계적 성질의 근본적인 개선이 매우 바람직하다.
본 발명의 기본적인 목적은, 높은 열 전도성과 그 안에 배치된 낮은 CTE 변조기를 가진 리드프레임 기판을 제공하는 것이다. 변조기는 그 위에 조립된 칩을 위한 효과적인 방열 경로를 제공할 수 있을 뿐만 아니라, 플립 칩과 기판 사이의 CTE 부조화에 의해 야기되는 솔더 크랙(solder crack) 결함들을 완화시킴으로써, 플립 칩의 신뢰성을 보장할 수 있다.
본 발명의 다른 목적은, 크랙 억제 구조가 변조기/레진 계면들을 덮고 변조기와 레진층 위에서 측면으로 연장하는 리드프레임 기판을 제공하는 것이다. 크랙 억제 구조는, 변조기/레진 계면들을 따라 유도된 격리(segregation) 또는 레진층 내부에 형성된 크랙들의 상단 표면들로의 연장을 방지 또는 저지될 수 있도록, 연속 인터록킹 섬유 쉬트를 포함한다. 결과적으로, 기판의 라우팅(routing) 트레이스(trace)들과 플립 칩의 신호 무결성이 보장될 수 있다.
전술한 목적들과 다른 목적들에 따르면, 본 발명은 리드프레임 기판을 제공하고, 리드프레임 기판은, 상단 끝단과 바닥 끝단을 가진 다수의 금속 리드들; 편평하고 평행한 상단 사이드와 바닥 사이드를 가지고, 상단 사이드에 있는 상단 접촉 패드들 및 바닥 사이드에 있는 바닥 접촉 패드들을 구비하고, 금속 리드들에 의해 둘러싸인 지정된 위치 내에 배치되어 있으며, 10W/mk보다 더 높은 열전도도 및 10ppm/℃ 보다 더 낮은 열팽창 계수를 가진 변조기; 금속 리드들 사이의 공간들을 채우고 변조기의 주변 사이드벽들에 부착된 레진층; 및 변조기와 레진층 사이의 계면을 덮고, 변조기의 상단 사이드, 금속 리드들의 상단 끝단, 및 레진층의 상단 표면 위로 더 연장하여 그것들을 덮는 제1 연속 인터록킹 섬유 쉬트를 포함하는 제1 크랙 억제 구조를 구비한다.
다른 측면에서, 본 발명은 플립 칩 조립체를 더 제공하고, 플립 칩 조립체는, 전술한 리드프레임 기판; 및 반도체 칩과 리드프레임 기판 사이의 공간 내에 배치된 다수의 범프(bump)들을 통해 리드프레임에 전기적으로 연결된 반도체 칩을 구비하고, 적어도 하나의 범프들은 변조기 위에 중첩되고 제1 크랙 억제 구조 상의 제1 라우팅 트레이스를 통해 금속 리드들에 전기적으로 연결된다.
본 발명에 따른 리드프레임 기판은 많은 장점들을 가진다. 예를 들어, 레진층 내의 낮은 CTE 변조기의 제공은, 변조기의 CTE가 반도체 칩의 그것과 매칭될 수 있기 때문에 특히, 유리하다. 그러므로, 칩/기판 TCE-부조화와 연관된 상호연결 범프들의 크랙킹이 방지될 수 있다. 부가적으로, 연속 인터록킹 섬유 쉬트를 포함하는 크랙 억제 구조의 제공은 그들 사이의 CTE-부조화와 연관된 변조기/레진 계면을 따르는 분리를 방지하기 위한 보호를 제공할 수 있고, 쉬트는 레진층 내부에 형성된 임의의 크랙이 기판 표면으로 전파되어 상단 라우팅 트레이스를 손상시키는 것을 더 저지할 수 있다.
본 발명의 여러가지 특징들과 장점들은 아래에서 기술될 것이고, 바람직한 실시예들의 상세한 설명으로부터 더 용이하게 명백해 질 것이다.
본 발명의 바람직한 실시예들의 이하의 상세한 설명은 첨부된 도면들과 함께 읽을 때 가장 잘 이해될 수 있다.
도 1은 종래의 와이어 본딩 조립체의 단면도이다.
도 2 및 도 3은 각각 본 발명의 제1 실시예에 따른 리드프레임의 단면도와 상단 사시도이다.
도 4 및 도 5는 각각 본 발명의 제1 실시예에 따라, 변조기가 더 마련된 도 2 및 도 3의 구조의 단면도와 상단 사시도이다.
도 6 및 도 7은 각각 본 발명의 제1 실시예에 따라, 레진층이 더 마련된 도 4 및 도 5의 구조의 단면도와 상단 사시도이다.
도 8은 본 발명의 제1 실시예에 따라, 제1 크랙 억제 구조가 더 마련된 도 6의 구조의 단면도이다.
도 9는 본 발명의 제1 실시예에 따라, 비아(via) 구멍들이 더 마련된 도 8의 구조의 단면도이다.
도 10 및 도 11은 각각 본 발명의 제1 실시예에 따라, 리드프레임 기판의 조립을 마무리하기 위해 제1 라우팅 트레이스가 더 마련된 도 9의 구조의 단면도와 상단 사시도이다.
도 12는 본 발명의 제1 실시예에 따른 도 10의 리드프레임 기판에 전기적으로 연결된 반도체 칩을 가진 반도체 조립체의 단면도이다.
도 13은 본 발명의 제1 실시예에 따라, 언더필(underfill)이 더 마련된 도 12의 반도체 조립체의 단면도이다.
도 14는 본 발명의 제1 실시예에 따라, 솔더 볼들이 더 마련된 도 13의 반도체 조립체의 단면도이다.
도 15는 본 발명의 제1 실시예에 따라, 리드프레임 기판의 다른 측면의 단면도이다.
도 16은 본 발명의 제1 실시예에 따라, 리드프레임 기판의 또 다른 측면의 단면도이다.
도 17은 본 발명의 제2 실시예에 따른 리드프레임 기판의 단면도이다.
도 18은 본 발명의 제2 실시예에 따라, 도 17의 리드프레임 기판에 전기적으로 연결된 반도체 칩을 가진 반도체 조립체의 단면도이다.
도 19는 본 발명의 제2 실시예에 따른 리드프레임 기판의 다른 측면의 단면도이다.
도 20은 본 발명의 제2 실시예에 따른 리드프레임 기판의 또 다른 측면의 단면도이다.
도 21은 본 발명의 제3 실시예에 따른 리드프레임 기판의 단면도이다.
도 22는 본 발명의 제3 실시예에 따라, 도 21의 리드프레임 기판에 전기적으로 연결된 반도체 칩을 가진 반도체 조립체의 단면도이다.
도 23은 본 발명의 제4 실시예에 따른 리드프레임 기판의 단면도이다.
도 24는 본 발명의 제4 실시예에 따른 리드프레임 기판의 다른 측면의 단면도이다.
도 25는 본 발명의 제4 실시예에 따른 리드프레임 기판의 또 다른 측면의 단면도이다.
도 26 및 도 27은 각각 본 발명의 제5 실시예에 따라, 리드프레임, 변조기, 레진층 및 제1 와이어링층을 가진 구조의 단면도와 상단 사시도이다.
도 28은 본 발명의 제5 실시예에 따라, 리드프레임 기판의 조립을 마무리하기 위해 제1 크랙 억제 구조 및 제1 라우팅 트레이스가 더 마련된 도 26의 구조의 단면도이다.
도 29는 본 발명의 제5 실시예에 따라, 도 28의 리드프레임 기판에 전기적으로 연결된 반도체 칩을 가진 반도체 조립체의 단면도이다.
도 30은 본 발명의 제5 실시예에 따라, 트리밍(trimming) 공정이 더 수행되는 도 29의 구조의 단면도이다.
도 31은 본 발명의 제6 실시예에 따라, 리드프레임, 변조기 및 레진층을 가진 구조의 단면도이다.
도 32는 본 발명의 제6 실시예에 따라, 제1 와이어링층 및 제2 와이어링층이 더 마련된 도 31의 구조의 단면도이다.
도 33은 본 발명의 제6 실시예에 따라, 리드프레임 기판의 조립을 마무리하기 위한 제1 크랙 억제 구조, 제1 라우팅 트레이스, 제2 크랙 억제 구조, 및 제2 라우팅 트레이스가 더 마련된 도 32의 구조의 단면도이다.
도 34는 본 발명의 제6 실시예에 따라, 도 33의 리드프레임 기판에 전기적으로 연결된 반도체 칩을 가진 반도체 조립체의 단면도이다.
도 35는 본 발명의 제7 실시예에 따른 리드프레임의 평면도이다.
도 36은 도 35의 A-A선을 따라 취한 단면도이다.
도 37은 본 발명의 제7 실시예에 따라, 변조기가 더 마련된 도 35의 구조의 평면도이다.
도 38은 도 37의 A-A선을 따라 취한 단면도이다.
도 39 및 도 40은 각각 본 발명의 제7 실시예에 따른 레진층이 더 마련된 도 38의 구조의 평면도와 저면도이다.
도 41은 도 39의 A-A선을 따라 취한 단면도이다.
도 42는 본 발명의 제7 실시예에 따라, 제1 크랙 억제 구조와 제1 라우팅 트레이스가 더 마련된 도 41의 구조의 단면도이다.
도 43은 본 발명의 제7 실시예에 따른 도 42의 구조로부터 트리밍된 리드프레임 기판의 저면도이다.
이하, 본 발명의 실시예들을 설명하기 위해 예시들이 제공될 것이다. 본 발명의 장점들과 효과들은 이어지는 본 발명의 상세한 설명으로부터 더 명백해 질 것이다. 첨부된 도면들은 단순화되고 예시적임을 유의해야 한다. 도면들에 도시된 컴포넌트들의 양, 모양 및 사이즈는 실제 조건들에 따라 변경될 수 있고, 컴포넌트들의 배치는 더 복잡할 수 있다. 또한, 본 발명에는 다른 다양한 측면들이 실행되거나 부가될 수 있고, 다양한 개념들과 응용들에 기반하여 본 발명의 정신을 벗어나지 않는 한 다양한 변경들과 변화들이 만들어질 수 있다.
[실시예 1]
도 2 내지 도 11은 본 발명의 제1 실시예에 따라, 금속 프레임, 다수의 금속 리드(lead)들, 변조기(moudlator), 레진층, 제1 크랙 억제 구조, 및 제1 라우팅(routing) 트레이스(trace)를 포함하는 트리밍되지 않은(untrimmed) 리드프레임 기판의 제조 방법을 도시하는 개략도들이다.
도 2 및 도 3은 각각 리드프레임(10)의 단면도와 상단 사시도이다. 리드프레임(10)은 일반적으로 구리 합금들, 스틸 또는 합금으로 제조되고, 롤 형태의 금속 스트립으로부터 습식 에칭 또는 스탬핑/펀칭 공정들에 의해 형성될 수 있다. 에칭 공정은 일면 에칭 또는 양면 에칭을 통해 금속 스트립을 에칭함으로써 금속 스트립을 리드프레임(10)의 요구되는 전체 패턴으로 변환시킬 수 있다. 이 실시예에서, 리드프레임(10)은 대략 0.15mm 내지 1.0mm 범위의 균일한 두께를 가지며, 금속 프레임(11)과 다수의 금속 리드들(13)을 포함한다. 금속 프레임(11)은 편평한 상단 표면과 바닥 표면, 및 금속 리드들(13)에 의해 둘러싸이고 금속 리드들로부터 이격된 개구(101)를 가진다.
도 4 및 도 5는 각각 금속 프레임(11)의 중앙 영역 내의 지정된 위치에 배치되고 금속 프레임(11)의 내부 사이드벽으로부터 이격된 변조기(20)를 가진 구조의 단면도와 상단 사시도이다. 여기서, 금속 프레임(11)은 변조기(20)를 위한 정렬 가이드로서 기능할 수 있다. 이 실시예에서, 변조기(20)는 열전도성 및 전기 절연성 슬러그(21), 상단 사이드에 있는 상단 접촉 패드들(23), 및 바닥 사이드에 있는 바닥 접촉 패드들(25)을 포함한다. 변조기(20)는 일반적으로 10W/mk보다 더 높은 열전도도, 200GPa보다 더 높은 탄성율, 및 10ppm/℃보다 더 낮은 열팽창 계수(예를 들어, 2×10-6K-1 내지 10×10-6K-1)를 가진다.
도 6 및 도 7은 각각 레진층(30)이 마련된 구조의 단면도와 상단 사시도이다. 레진층(30)은 금속 프레임(11) 내부의 나머지 공간들 및 금속 리드들(13) 사이의 공간들 속으로 증착될 수 있다. 여기서, 금속 프레임(11)은 레진층의 증착 동안 변조기(20)의 전위(dislocation)를 방지할 수 있다. 레진층(30)은 일반적으로 변조기(20)의 그것보다 더 낮은 탄성율 및/또는 변조기(20)의 그것보다 더 높은 열팽창 계수를 가진다. 결과적으로, 레진층(30)은 금속 리드들(13)과 변조기(20)를 측면으로 덮어서 둘러싸고, 동일 평면 상에서 측방향으로 이들을 코팅하고, 리드프레임(10)과 변조기(20) 사이의 강한 기계적 접합을 제공한다. 평탄화에 의해, 레진층(30)은 리드프레임(10)의 상단 사이드와 상단 접촉 패드들(23)의 외부 표면과 실질적으로 동일 평면 상의 상단 표면, 및 리드프레임(10)의 바닥 사이드와 바닥 접촉 패드들의 외부 표면과 실질적으로 동일 평면 상의 바닥 표면을 가진다.
도 8은 변조기(20)와 레진층(30)뿐만 아니라 전술한 리드프레임(10) 상의 제1 크랙 억제 구조(45)를 가진 구조의 단면도이다. 제1 크랙 구조(45)는 위로부터 보호를 제공하기 위하여 금속 프레임(11)의 상단 표면, 금속 리드들(13)의 상단 끝단들, 변조기(20)의 상단 사이드, 및 레진층(30)의 상단 표면을 덮는다. 이 실시예에서, 제1 크랙 억제 구조(45)는 변조기(20)와 레진층(30) 사이의 계면을 위로부터 덮고, 금속 프레임(11)의 상단 표면, 변조기(20)의 상단 사이드, 금속 리드들(13)의 상단 끝단들, 및 레진층(30)의 상단 표면 위에서 측면으로 더 연장하여 덮는 제1 연속 인터록킹 섬유 쉬트(451)를 포함한다. 연속 인터록킹 섬유들은 카본 섬유들, 탄화규소 섬유들, 유리 섬유들, 나일론 섬유들, 폴리에스테르 섬유들 또는 폴리아미드 섬유들일 수 있다. 따라서, 열 사이클 동안 크랙들이 레진층(30) 내부에 형성되거나 변조기(20)와 레진층(30) 사이의 계면들에 생성되더라도, 제1 크랙 억제 구조(45) 내에 형성된 섬유 인터록킹 구성은 제1 크랙 억제 구조 상의 라우팅 트레이스의 신뢰성을 확보하기 위하여 크랙들이 제1 크랙 억제 구조(45) 속으로 연장되는 것을 저지할 수 있다. 이러한 예시에서, 제1 크랙 억제 구조(45)는 제1 바인딩 매트릭스(453)를 더 포함하고, 제1 연속 인터록킹 섬유 쉬트(451)는 제1 바인딩 매트릭스(453) 내에 함침된다.
도 9는 금속 리드들(13)의 상단 끝단들과, 상단 접촉 패드들(23)의 외부 표면, 및 선택적으로 금속 프레임(11)의 상단 표면들을 위로부터 노출시키기 위한 비아(via) 구멍들(454)을 가진 구조의 단면도이다. 비아 구멍들(454)은 레이저 드릴링, 플라즈마 에칭, 및 포토리소그래피를 포함하는 다양한 기법들에 의해 형성되고, 일반적으로 50마이크론의 직경을 가진다. 레이저 드릴링은 펄스 레이저에 의해 증강될 수 있다. 대안적으로, 금속 마스크를 가진 스캐닝 레이저 빔이 사용될 수 있다. 비아 구멍들(454)은 제1 크랙 억제 구조(45)를 통해 연장하고, 금속 프레임(11)의 선택된 부분들, 금속 리드들(13)의 선택된 부분들, 및 상단 접촉 패드들(23)의 선택된 부분들과 정렬된다.
도 10 및 도 11은 각각 금속 증착 공정 및 금속 패터닝 공정에 의해 제1 크랙 억제 구조(45) 상에 제1 라우팅 트레이스(46)가 마련된 구조의 단면도와 상단 사시도이다. 제1 라우팅 트레이스(46)는 일반적으로 구리로부터 제조되고, 금속 프레임(11), 금속 리드들(13), 및 변조기(20)의 상단 접촉 패드들(23)로부터 위쪽을 향하는 방향으로 연장하고, 금속 프레임(11), 금속 리드들(13), 및 상단 접촉 패드들(23)에 직접 접촉하는 상단 금속 비아들(464)을 형성하기 위해 비아 구멍들(454)을 채우고, 제1 크랙 억제 구조(45) 상에서 측면으로 연장한다. 결과적으로, 제1 라우팅 트레이스(46)는 제1 바인딩 매트릭스(453)에 부착되어, 금속 프레임(11)과 변조기(20)의 상단 접촉 패드들(23)에 열을 전도시킬 수 있고 제1 크랙 억제 구조(45)를 통과하는 상단 금속 비아들(464)을 통해 금속 리드들(13)과 전기적으로 연결된다.
여기서, 트리밍되지 않은 리드프레임 기판(100)이 완성되고, 금속 프레임(11), 금속 리드들(13), 변조기(20), 레진층(30), 제1 크랙 억제 구조(45), 및 제1 라우팅 트레이스(46)를 포함한다. 금속 프레임(11)은 변조기(20)를 측면으로 둘러싸고 변조기(20)를 위한 정렬 가이드로서 기능할 수 있고, 열 소멸 경로를 제공한다. 금속 리드들(13)은 금속 프레임(11)을 측면으로 둘러싸고 수직 연결 채널들로서 기능한다. 변조기(20)는 기판을 위한 열분산기(heat spreader)로서 기능할 수 있고, 외부 또는 내부 변형/응력 하에서 기판의 평판도를 유지하는 것을 돕고 따라서, 플립 칩 조립체의 신뢰성을 확보한다. 레진층(30)은 금속 리드들(13) 사이의 공간 및 금속 프레임(11)과 변조기(20) 사이의 공간을 채우고, 리드프레임(10)과 변조기(20) 사이의 기계적 접합을 제공한다. 제1 크랙 억제 구조(45)는 변조기/레진 계면들을 따라 발생하는 분리를 방지하는 기능을 하고, 또한 레진층(30) 내에 형성된 원하지 않은 크랙들이 제1 라우팅 트레이스(46)로 연장하는 것을 저지하기 위한 크랙 스토퍼(stopper)로서 기능함으로써 플립 핍 조립체의 신호 무결성이 보장될 수 있다. 제1 라우팅 트레이스(46)는 X-방향과 Y-방향 모두에서 수평 라우팅을 제공하고, 제1 크랙 억제 구조(45)에 의해 변조기/레진 계면으로부터 이격된다.
도 12는 도 10에 예시된 리드프레임 기판(100)에 전기적으로 연결된 반도체 칩(61)을 가진 반도체 조립체(110)의 단면도이다. 반도체 칩(61)은, 베어(bare) 칩으로서 예시되고, 범프들(71)을 통해 제1 라우팅 트레이스(46) 상에 페이스-다운(face-down) 방식으로 장착된다. 결과적으로, 반도체 칩(61)에 의해 생성되는 열은 제1 라우팅 트레이스(46), 변조기(20), 및 금속 프레임(11)을 통과하여 전도될 수 있다. 부가적으로, 변조기(20)의 낮은 CTE는, 반도체 칩(61)과 아래로부터 변조기(20)에 의해 덮인 범프 부착 영역 사이의 CTE 부조화를 감소시킬 수 있고, 열 사이클 동안 범프 부착 영역 내의 뒤틀림(warpage)을 억제하며, 정렬되고 아래로부터 변조기(20)에 완전히 덮인 범프들(71)은 크랙킹에 시달리지 않을 것이므로, 반도체 칩(61)과 리드프레임 기판(100) 사이의 단선(disconnection)이 방지된다.
도 13은 언더필(81)이 더 마련된 도 12의 반도체 조립체(110)의 단면도이다. 선택적으로, 언더필(81)은 반도체 칩(61)과 리드프레임 기판(100) 사이의 틈새들을 채우기 위해 더 마련될 수 있다.
도 14는 솔더(solder) 볼(ball)들(91)이 더 마련된 도 13의 반도체 조립체(110)의 단면도이다. 선택적으로, 솔더 볼들(91)은 다음 단계의 연결을 위해 금속 프레임(11)의 바닥 표면, 금속 리드들(13)의 바닥 끝단들, 및 변조기(20)의 바닥 접촉 패드들(25) 상에 더 장착될 수 있다.
도 15는 제1 실시예에 따른 리드프레임 기판의 다른 측면의 단면도이다. 리드프레임 기판(120)은, 전술한 실시예와 다른 대안적 방식으로 형성된 제1 바인딩 레진(47) 및 외부 라우팅 트레이스(48)을 리드프레임 기판(120)이 더 포함하는 점을 제외하고, 도 10에 예시된 그것과 유사하다. 제1 바인딩 레진(47)은 위로부터 제1 크랙 억제 구조(45)와 제1 라우팅 트레이스(46)를 덮는다. 외부 라우팅 트레이스(48)는 제1 바인딩 레진(47) 상에서 측면으로 연장하고, 제1 바인딩 레진(47) 내의 상단 금속 비아들(484)을 통해 제1 라우팅 트레이스(46)에 접촉한다. 결과적으로, 외부 라우팅 트레이스(48)는 변조기(20) 뿐만 아니라 금속 프레임(11)에 열을 전도할 수 있고 제1 라우팅 트레이스(46)를 통해 금속 리드들(13)에 전기적으로 연결된다.
도 16은 제1 실시예에 따른 리드프레임 기판의 또 다른 측면의 단면도이다. 리드프레임 기판(130)은, 대안적인 방식으로 형성된 제1 크랙 억제 구조(45)/제1 라우팅 트레이스(46)와 변조기(20)/레진층(30) 사이에 위치된 제1 바인딩 레진(41)과 내부 라우팅 트레이스(42)를 리드프레임 기판(130)이 더 포함하는 점을 제외하고, 도 10에서 예시된 그것과 유사하다. 제1 바인딩 레진(41)은 금속 프레임(11)의 상단 표면, 변조기(20)의 상단 사이드, 금속 리드들(13)의 상단 끝단들, 및 레진층(30)의 상단 표면을 덮고 그것들에 접촉한다. 내부 라우팅 트레이스(42)는 제1 바인딩 레진(41) 상에서 측면으로 연장하고, 상단 접촉 패드들(23)과 금속 리드들(13) 뿐만 아니라 금속 프레임(11)에 접촉하는 상단 금속 비아들(424)을 포함한다. 제1 크랙 억제 구조(45)는 위로부터 제1 바인딩 레진(41)과 내부 라우팅 트레이스(42)를 덮고, 제1 바인딩 레진(41)과 내부 라우팅 트레이스(42)에 의해 변조기(20)와 레진층(30)으로부터 이격된다. 제1 라우팅 트레이스(46)는 제1 크랙 억제 구조(45) 상에서 측면으로 연장하고, 변조기(20)의 상단 접촉 패드들(23) 뿐만 아니라 금속 프레임(11)에 열을 전도할 수 있고, 내부 라우팅 트레이스(42)에 접촉하는 상단 금속 비아들(464)을 통해 금속 리드들(13)에 전기적으로 결합된다.
[실시예 2]
도 17은 본 발명의 제2 실시예에 따른 리드프레임 기판의 단면도이다.
간결성의 목적을 위해, 실시예 1의 임의의 설명은 동일한 것이 적용될 수 있는 한 본 실시예에 포함되고, 동일한 설명은 반복될 필요가 없다.
리드프레임 기판(200)은, 아래로부터 대안적 방식으로 형성된 제2 크랙 억제 구조(55)와 제2 라우팅 트레이스(56)를 더 포함하는 점을 제외하고, 도 10에서 예시된 것과 유사하다. 제2 크랙 억제 구조(55)는 아래로부터의 보호를 제공하기 위해, 금속 프레임(11)의 바닥 표면, 금속 리드들(13)의 바닥 끝단들, 변조기(20)의 바닥 사이드, 및 레진층(30)의 바닥 표면을 덮는다. 제2 라우팅 트레이스(56)는 제2 크랙 억제 구조(55) 상에서 측면으로 연장하고, 변조기(20)의 바닥 접촉 패드들(25) 뿐만 아니라 금속 프레임(11)에 열을 전도할 수 있고, 바닥 금속 비아들(564)을 통해 금속 리드들(13)에 전기적으로 연결된다. 제1 크랙 억제 구조(45)와 유사하게, 제2 크랙 억제 구조(55)는 변조기(20)와 레진층(30) 사이의 계면을 아래로부터 덮고, 금속 프레임(11)의 바닥 표면, 변조기(20)의 바닥 사이드, 금속 리드들(13)의 바닥 끝단들, 및 레진층(30)의 바닥 표면 아래에서 측면으로 연장하여 그것들을 덮는 제2 연속 인터록킹 섬유 쉬트(551)를 포함할 수 있다. 따라서, 제2 크랙 억제 구조(55) 내에 형성된 인터록킹 구성은 레진층(30) 내의 크랙들이 제2 크랙 억제 구조(55) 속으로 연장하는 것을 저지할 수 있어서 제2 크랙 억제 구조(55) 상의 제2 라우팅 트레이스(56)의 신뢰성을 보장할 수 있다. 제1 크랙 억제 구조(45)와 제2 크랙 억제 구조(55)로부터의 이중 보호 덕분에, 변조기/레진 계면들을 따라 형성되거나 레진층(30) 내부에 형성된 크랙들에 의해 유도된 분리가 방지 또는 저지될 수 있다. 이러한 예에서, 제2 크랙 억제 구조(55)는 제2 바인딩 매트릭스(553)를 더 포함하고, 제2 연속 인터록킹 섬유 쉬트(551)는 제2 바인딩 매트릭스(553) 내에 함침된다.
이 단계에서, 트리밍되지 않은 리드프레임 기판(200)은 완성되고, 금속 프레임(11), 금속 리드들(13), 변조기(20), 레진층(30), 제1 크랙 억제 구조(45), 제1 라우팅 트레이스(46), 제2 크랙 억제 구조(55), 및 제2 라우팅 트레이스(56)를 포함한다. 제1 크랙 억제 구조(45)와 제2 크랙 억제 구조(55)는 제1 라우팅 트레이스(46)와 제2 라우팅 트레이스(56)의 신뢰성을 보장하는 보호를 제공한다. 제1 라우팅 트레이스(46)는 방열을 위해 변조기(20) 뿐만 아니라 금속 프레임(11)을 통해 제2 라우팅 트레이스(56)에 열을 전도할 수 있고, 신호 전달을 위해 금속 리드들(13)을 통해 제2 라우팅 트레이스(56)에 전기적으로 연결된다.
도 18은 도 17에 예시된 리드프레임 기판(200)에 전기적으로 연결된 반도체 칩(61)을 가진 반도체 조립체(210)의 단면도이다. 반도체 칩(61)은 범프들(71)을 통해 제1 라우팅 트레이스(46) 상에서 페이스-다운 방식으로 장착된다. 이 실시예에서, 반도체 칩(61)에 의해 생성되는 열은 제1 라우팅 트레이스(46), 변조기(20), 금속 프레임(11), 및 제2 라우팅 트레이스(56)를 통해 전도될 수 있다.
도 19는 제2 실시예에 따른 리드프레임 기판의 다른 측면의 단면도이다. 리드프레임 기판(220)은, 아래로부터 대안적 방식으로 형성된 제2 바인딩 레진(57)과 외부 라우팅 트레이스(58)를 더 포함하는 점을 제외하고, 도 17에 예시된 그것과 유사하다. 제2 바인딩 레진(57)은 아래로부터 제2 크랙 억제 구조(55)와 제2 라우팅 트레이스(56)를 덮는다. 외부 라우팅 트레이스(58)는 제2 바인딩 레진(57) 상에서 측면으로 연장하고, 제2 라우팅 트레이스(56)에 접촉하는 바닥 금속 비아들(583)을 포함한다. 결과적으로, 제1 라우팅 트레이스(46)는 금속 프레임(11), 변조기(20), 및 제2 라우팅 트레이스(56)을 통해 외부 라우팅 트레이스(58)에 열을 전도할 수 있고, 금속 리드들(13)과 제2 라우팅 트레이스(56)를 통해 외부 라우팅 트레이스(58)에 전기적으로 연결된다.
도 20은 제2 실시예에 따른 리드프레임 기판의 또 다른 측면의 단면도이다. 리드프레임 기판(230)은, 대안적 방식으로 형성된 제2 크랙 억제 구조(55)/제2 라우팅 트레이스(56)과 변조기(20)/레진층(30) 사이에 위치된 제2 바인딩 레진(51)과 내부 라우팅 트레이스(52)를 더 포함하는 점을 제외하고, 도 17에 예시된 그것과 유사하다. 제2 바인딩 레진(51)은 금속 프레임(11)의 바닥 표면, 변조기(20)의 바닥 사이드, 금속 리드들(13)의 바닥 끝단들, 및 레진층(30)의 바닥 표면을 덮고 그것들에 접촉한다. 내부 라우팅 트레이스(52)는 제2 바인딩 레진(51) 상에서 측면으로 연장하고, 금속 프레임(11), 금속 리드들(13), 및 변조기(20)의 바닥 접촉 패드들(25)에 접촉하는 바닥 금속 비아들(524)을 포함한다. 제2 크랙 억제 구조(55)는 아래로부터 제2 바인딩 레진(51)과 내부 라우팅 트레이스(52)를 덮고, 제2 바인딩 레진(51)과 내부 라우팅 트레이스(52)에 의해 변조기(20)와 레진층(30)으로부터 이격된다. 제2 라우팅 트레이스(56)는 제2 크랙 억제 구조(55) 상에서 측면으로 연장하고, 변조기(20)의 바닥 접촉 패드들(25) 뿐만 아니라 금속 프레임(11)에 열을 전도할 수 있고, 내부 라우팅 트레이스(52)에 접촉하는 바닥 금속 비아들(564)을 통해 금속 리드들(13)에 전기적으로 결합된다.
[실시예 3]
도 21은 본 발명의 제3 실시예에 따른 리드프레임 기판의 단면도이다.
간결성의 목적을 위해, 위의 실시예들의 임의의 설명은 동일하게 적용될 수 있는 한 본 실시예에 포함되고, 동일한 설명은 반복될 필요가 없다.
리드프레임 기판(300)은, 변조기(20)가 상단 접촉 패드들(23)과 바닥 접촉 패드들(25)에 접촉하는 금속 관통 비아들(27)을 더 구비하는 점을 제외하고, 도 10에 예시된 것과 유사하다. 금속 관통 비아들(27)은 접지/파워 연결을 위해 상단 접촉 패드들(23)과 바닥 접촉 패드들(25) 사이에 전기 연결을 제공하기 위하여 열전도성 및 전기 절연 슬러그(21)를 통해 연장한다.
도 22는 도 21에 예시된 리드프레임 기판(300)에 전기적으로 연결된 반도체 칩(61)을 가진 반도체 조립체(310)의 단면도이다. 반도체 칩(61)은 범프들(71)을 통해 제1 라우팅 트레이스(46)에 페이스-다운 방식으로 실장된다. 결과적으로, 반도체 칩(61)은 신호 전송을 위해 금속 리드들(13)에 전기적으로 연결되고, 제1 라우팅 트레이스(46)를 통한 접지/파워 연결을 위해 변조기에 전기적으로 연결된다.
[실시예 4]
도 23은 본 개시의 제4 실시예에 따른 리드프레임 기판의 단면도이다.
간결성의 목적을 위해, 위의 실시예들의 임의의 설명은 동일한 것이 적용될 수 있는 한 본 실시예에 통합되고, 동일한 설명은 반복될 필요가 없다.
리드프레임 기판(400)은, 아래로부터 대안적인 방식으로 형성된 제2 크랙 억제 구조(55)와 제2 라우팅 트레이스(56)를 더 포함하는 점을 제외하고, 도 21에 예시된 것과 유사하다. 제2 크랙 억제 구조(55)는 금속 프레임(11)의 바닥 표면, 금속 리드들(13)의 바닥 끝단들, 변조기(20)의 바닥 사이드, 및 레진층(30)의 바닥 표면을 덮는다. 제2 라우팅 트레이스(56)는 제2 크랙 억제 구조(55) 상에서 측면으로 연장하고, 금속 프레임(11), 금속 리드들(13), 및 바닥 접촉 패드들(25)에 접촉하는 바닥 금속 비아들(564)을 포함한다. 결과적으로, 제2 라우팅 트레이스(56)는 방열과 접지/파워 연결을 위해 변조기(20)의 바닥 접촉 패드들(25)과 금속 프레임(11)에 열을 전도할 수 있고 전기적으로 결합되며, 신호 전송을 위해 금속 리드들(13)에 전기적으로 결합된다.
도 24는 제4 실시예에 따른 리드프레임 기판의 다른 측면의 단면도이다. 리드프레임 기판(410)은, 제1 크랙 억제 구조(45)와 제1 라우팅 트레이스(46) 사이의 제1 바인딩 레진(47) 및 제2 크랙 억제 구조(55)와 제2 라우팅 트레이스(47) 사이의 제2 바인딩 레진(57)을 더 포함하는 점을 제외하고, 도 23에 예시된 그것과 유사하다. 제1 라우팅 트레이스(46)는 제1 바인딩 레진(47) 상에서 측면으로 연장하고, 제1 크랙 억제 구조(45)와 제1 바인딩 레진(47)을 관통하는 상단 금속 비아들(464)을 통해 금속 프레임(11), 변조기(20)의 상단 접촉 패드들(23), 및 금속 리드들(13)의 상단 끝단들에 전기적으로 결합된다. 제2 라우팅 트레이스(56)는 제2 바인딩 레진(57) 상에서 측면으로 연장하고, 제2 크랙 억제 구조(55)와 제2 바인딩 레진(57)을 관통하는 바닥 금속 비아들(564)을 통해 금속 프레임(11), 변조기(20)의 바닥 접촉 패드들(25), 및 금속 리드들(13)의 바닥 끝단들에 전기적으로 결합된다.
도 25는 제4 실시예에 따른 리드프레임 기판의 또 다른 측면의 단면도이다. 리드프레임 기판(420)은, 제1 크랙 억제 구조(45)와 제2 크랙 억제 구조(55)가 각각 제1 바인딩 레진(41)과 제2 바인딩 레진(51)에 의해 변조기(20)와 레진층(30)으로부터 이격되어 있는 점을 제외하고, 도 23에 예시된 것과 유사하다. 제1 라우팅 트레이스(46)는 제1 크랙 억제 구조(45) 상에서 측면으로 연장하고, 제1 바인딩 레진(41)과 제1 크랙 억제 구조(46)를 관통하는 상단 금속 비아들(464)을 통해 금속 프레임(11), 변조기(20)의 상단 접촉 패드들(23), 및 금속 리드들(13)의 상단 끝단들에 전기적으로 결합된다. 제2 라우팅 트레이스(56)는 제2 크랙 억제 구조(55) 상에서 측면으로 연장하고, 제1 바인딩 레진(51)과 제2 크랙 억제 구조(55)를 관통하는 바닥 금속 비아들(564)를 통해 금속 프레임, 변조기(20)의 바닥 접촉 패드들(25), 및 금속 리드들(13)의 바닥 끝단들에 전기적으로 결합된다.
[실시예 5]
도 26 내지 도 28은 본 발명의 제5 실시예에 따른 제1 와이어링층을 가진 리드프레임 기판을 제조하는 방법을 도시하는 개략도들이다.
도 26 및 도 27은 각각 금속 프레임(11), 다수의 금속 리드들(13), 변조기(20), 레진층(30), 및 제1 와이어링층(43)을 구비하는 구조의 단면도와 상단 사시도이다. 변조기(20)는 반대되는 2개의 사이드들에 있는 상단 접촉 패드들(23)과 바닥 접촉 패드들(25)을 포함한다. 금속 리드들(13)은 수직 연결 채널들로서 기능하기 위해 금속 프레임(11)으로부터 이격되고 변조기(20) 주위에 측면으로 금속 프레임(11) 내부에 위치된다. 레진층(30)은 금속 리드들(13)과 변조기(20) 사이에 기계적 접합을 제공하기 위해 금속 리드들(13)의 주변 사이드벽들과 변조기(20)를 접합한다. 제1 와이어링층(43)은 일반적으로 구리로 제조되고, 레진층(30)의 상단 표면 상에서 측면으로 연장하고, 금속 리드(13)에 전기적으로 결합되고, 변조기(20)의 상단 접촉 패드들(23)에 열을 전도할 수 있다.
도 28은 위로부터 대안적 방식으로 형성된 제1 크랙 억제 구조(45)와 제1 라우팅 트레이스(46)를 가진 구조의 단면도이다. 제1 크랙 억제 구조(45)는 위로부터 변조기(20), 레진층(30), 및 제1 와이어링층(43)을 덮는다. 제1 라우팅 트레이스(46)는 제1 크랙 억제 구조(45) 상에서 측면으로 연장하고, 금속 리드들(13)에 전기적으로 연결되고 제1 와이어링층(43)에 접촉하는 상단 금속 비아들(464)을 통해 변조기(20)로 열을 전도시킬 수 있다.
따라서, 트리밍되지 않은 리드프레임 기판(500)이 완성되고, 금속 프레임(11), 금속 리드들(13), 변조기(20), 레진층(30), 금속 와이어링층(43), 제1 크랙 억제 구조(45), 및 제1 라우팅 트레이스(46)를 포함한다.
도 29는 도 28에 예시된 리드프레임 기판(500)에 전기적으로 연결된 반도체 칩(61)을 가진 반도체 조립체(510)의 단면도이다. 반도체 칩(61)은 범프들(71)을 통해 제1 라우팅 트레이스(46) 상에 플립-칩 실장되고, 제1 라우팅 트레이스(46)와 제1 와이어링층(43)을 통해 금속 리드들(13)에 전기적으로 연결된다.
도 30은 금속 프레임(11) 뿐만 아니라 제1 크랙 억제 구조(45)의 선택된 부분의 제거 후의 도 29의 반도체 조립체(510)의 단면도이다. 이러한 제거는 금속 프레임(11)을 레진층(30)의 주변 에지로부터 분리하기 위하여 화학적 에칭, 기계적 트리밍/컷팅 또는 쏘잉(sawing)을 포함하는 다양한 방법들에 의해 수행될 수 있다.
[실시예 6]
도 31 내지 도 33은 본 발명의 제6 실시예에 따라, 제1 와이어링층과 제2 와이어링층을 가진 리드프레임 기판의 제조 방법을 도시하는 개략도들이다.
도 31은 레진층(30)에 의해 리드프레임(10)에 접합된 변조기(20)를 가진 구조의 단면도이다. 변조기(20)는 리드프레임(10)의 금속 프레임(11)과 함께 리드프레임(10)의 금속 리드들(13)에 의해 측면으로 둘러싸이도록 위치된다. 레진층(30)은 금속 리드들(13) 사이의 공간들을 채우고, 변조기(20)의 주변 측벽들에 부착된다. 이 실시예에서, 변조기(20)는 반대되는 2개의 측면들에 각각 위치되고 금속 관통 비아들(27)에 의해 서로 전지적으로 연결된 상단 접촉 패드들(23)과 바닥 접촉 패드들(25)을 포함한다.
도 32는 레진층(30)의 상단 표면과 바닥 표면 상에 제1 와이어링층(43)과 제2 와이어링층(53)을 각각 가진 구조의 단면도이다. 제1 와이어링층(43)은 레진층(30)의 상단 표면 상에서 측면으로 연장하고, 금속 리드(13)와 변조기(20)의 상단 접촉 패드들(23)에 전기적으로 결합된다. 제2 와이어링층(53)은 레진층(30)의 바닥 표면 상에서 측면으로 연장하고 금속 리드(13)와 변조기(20)의 바닥 접촉 패드들(25)에 전기적으로 결합된다.
도 33은 위로부터 대안적 방식으로 형성된 제1 크랙 억제 구조(45)와 제1 라우팅 트레이스(46) 및 아래로부터 대안적 방식으로 형성된 제2 크랙 억제 구조(55)와 제2 라우팅 트레이스(56)를 구비하는 구조의 단면도이다. 제1 트랙 억제 구조(45)는 위로부터 변조기(20), 레진층(30), 및 제1 와이어링층(43)을 덮는다. 제2 크랙 억제 구조(55)는 아래로부터 변조기(20), 레진층(30), 및 제2 와이어링층(53)을 덮는다. 제1 라우팅 트레이스(46)는 제1 크랙 억제 구조(45) 상에서 측면으로 연장하고, 제1 와이어링층(43)과 접촉하는 상단 금속 비아들(464)을 통해 금속 리드들(13)과 변조기(20)에 전기적으로 연결된다. 제2 라우팅 트레이스(56)는 제2 크랙 억제 구조(55) 상에서 측면으로 연장하고, 제2 와이어링층(53)에 접촉하는 바닥 금속 비아들(564)을 통해 금속 리드들(13)과 변조기(20)에 전기적으로 연결된다.
따라서, 트리밍되지 않는 리드프레임 기판(600)은 완수되고, 금속 프레임(11), 금속 리드들(13), 변조기(20), 레진층(30), 제1 와이어링층(43), 제1 크랙 억제 구조(45), 제1 라우팅 트레이스(46), 제1 와이어링층(53), 제2 크랙 억제 구조(55), 및 제2 라우팅 트레이스(56)를 포함한다.
도 34는 도 33에 예시된 리드프레임 기판(600)에 전기적으로 연결된 반도체 칩(61)을 구비하는 반도체 조립체(610)의 단면도이다. 반도체 칩(61)은 범프들(71)을 통해 제1 라우팅 트레이스(46)에 전기적으로 연결된 플립-칩이다. 결과적으로, 반도체 칩(61)은 제1 라우팅 트레이스(46), 제1 와이어링층(453), 금속 리드들(13), 및 제2 와이어링층(53)을 통해 제2 라우팅 트레이스(56)에 전기적으로 연결되고, 반도체 칩(61)에 의해 생성되는 열은 제1 라우팅 트레이스(46), 제1 와이어링층(43), 변조기(20), 제2 와이어링층(53), 및 제2 라우팅 트레이스(56)를 통해 전도될 수 있다.
[실시예 7]
도 35 내지 도 43은 본 발명의 제7 실시예에 따라, 다른 형태의 리드프레임을 가진 리드프레임 기판의 제조 방법을 도시하는 개략도들이다.
도 35 및 도 36은 각각 리드프레임(10)의 평면도와 단면도이다. 리드프레임(10)은 외부 금속 프레임(11), 다수의 금속 리드들(13), 내부 금속 프레임(15), 및 다수의 타이 바아(tie bar)들(16)을 포함한다. 금속 리드들(13)은 각각 외부 금속 프레임(11)에 일체로 연결된 외부 끝단(131) 및 외부 금속 프레임(11)으로부터 이격되어 안쪽으로 향하는 내부 끝단(133)을 구비한다. 내부 금속 프레임(15)은 외부 금속 프레임(11) 내부의 중앙 영역을 둘러싸고, 타이 바아들(16)에 의해 외부 금속 프레임(11)에 연결된다. 이 실시예에서, 리드프레임(10)은 그 상단 사이드로부터 선택적으로 더 절반-에칭된다. 결과적으로, 외부 금속 프레임(11), 내부 금속 프레임(15) 및 타이 바아들(16)은 감소된 두께를 가지고, 금속 리드들(13)은 수평 연장부(136)와 수직 돌출부(137)에 의해 형성된 계단형 단면 프로파일을 가진다. 이 예에서, 수직 돌출부(137)는 수직 연장부(136)의 상면으로부터 위쪽을 향하는 방향으로 돌출한다.
도 37 및 도 38은 각각 내부 금속 프레임(15) 내부의 중앙 영역에 배치된 변조기(20)를 가진 구조의 평면도와 단면도이다. 변조기(20)의 배치 정확도는 변조기(20)의 주변 측면들에 밀접하게 근접하는 내부 금속 프레임(15)에 의해 제공된다. 변조기(20)의 두께는 외부 금속 프레임(11), 내부 금속 프레임(15), 및 타이 바아들(16)의 그것보다 더 크고, 수직 연장부(136)와 수평 돌출부(137)의 결합된 두께와 실질적으로 동일하다. 본 실시예에서, 변조기(20)는 반대되는 2개의 사이드들에 위치되고 금속 관통 비아들(27)에 의해 서로 전기적으로 연결된 상단 접촉 패드들(23)과 바닥 접촉 패드들(25)을 포함한다.
도 39, 도 40 및 도 41은 각각 레진층(30)이 마련된 구조의 평면도, 저면도, 및 단면도이다. 레진층(30)은 금속 리드들(13) 사이의 공간과 내부 금속 프레임과 변조기(20) 사이의 공간을 채우고, 외부 금속 프레임(11), 금속 리드들(13)의 수평 연장부들(136), 내부 금속 프레임(15), 및 타이 바아들(16)을 위로부터 덮는다.
도 42는 위로부터 변형된 방식으로 형성된 제1 크랙 억제 구조(45)와 제1 라우팅 트레이스(46)를 가진 구조의 단면도이다. 제1 크랙 억제 구조(45)는 금속 리드들(13), 변조기(20), 및 레진층(30)을 위로부터 덮는다. 제1 라우팅 트레이스(46)는 제1 크랙 억제 구조(45) 상에서 측면으로 연장하고, 신호 전송을 위해 금속 리드들(13)에 전기적으로 연결되고, 제1 크랙 억제 구조(45) 내의 상단 금속 비아들(464)을 통해 접지/파워 연결을 위해 변조기(20)의 상단 접촉 패드들(23)에 전기적으로 연결된다.
도 43은 외부 금속 프레임(11)으로부터 분리된 리드프레임 기판(700)의 저면도이다. 외부 금속 프레임(11)을 절단함으로써, 금속 리드들(13)은 서로로부터 전기적으로 분리되고 리드프레임 기판(700)의 주변 에지들에 위치된 외부 끝단들(131)을 가진다.
전술한 실시예들에서 예시된 바와 같이, 독특한 리드프레임 기판은 리드프레임에 통합된 변조기 및 개선된 신뢰성을 나타내기 위해 변조기/레진 계면들 상의 크랙 억제 구조를 구비하도록 구성된다. 본 발명의 바람직한 실시예에서, 리드프레임 기판은 변조기, 다수의 금속 리드들, 레진층, 제1 크랙 억제 구조, 및 제1 라우팅 트레이스를 포함한다. 리드프레임 기판은 다음과 같은 단계들에 의해 제작될 수 있다. 첫째, 다수의 금속 리드들을 포함하고, 내부 금속 프레임 및/또는 외부 금속 프레임을 더 포함하는 리드프레임을 마련하는 단계로서, 금속 리드들은 외부 금속 프레임 내부에 위치되고 외부 금속 프레임 내부의 미리결정된 영역을 측면으로 둘러싸고, 및/또는 금속 리드들은 내부 금속 프레임의 외부에 위치되고 내부 금속 프레임을 측면으로 둘러싼다. 둘째, 외부/내부 금속 프레임 내부의 미리결정된 영역에 변조기를 배치시키는 단계로서, 변조기는 상단 사이드에 상단 접촉 패드들을 구비하고 바닥 사이드에 바닥 접촉 패드들을 구비한다. 셋째, 변조기의 주변 사이드벽들을 덮고 금속 리드들 사이의 공간들을 채우는 레진층을 제공하는 단계. 넷째, 변조기의 상단 사이드, 금속 리드들의 상단 끝단들, 및 레진층의 상단 표면 위에서 측면으로 연장하고 변조기의 상단 접촉 패드들에 열을 전도할 수 있고 상단 금속 비아들을 통해 금속 리드들의 상단 끝단들에 전기적으로 결합될 수 있는 제1 라우팅 트레이스를 형성하는 단계. 레진층의 증착 후에, 외부 금속 프레임은 제거될 수 있다. 선택적으로, 본 발명의 리드프레임 기판은, 변조기의 바닥 사이드, 금속 리드들의 바닥 끝단들, 및 레진층의 바닥 표면 아래에 제2 크랙 억제 구조를 형성하는 단계, 및 제2 크랙 억제 구조 아래에서 측면으로 연장하고 변조기의 바닥 접촉 패드들에 열을 전도할 수 있고 바닥 금속 비아들을 통해 금속 리드들의 바닥 끝단들에 전기적으로 결합된 제2 라우팅 트레이스를 형성하는 단계에 의해 형성된, 제2 크랙 억제 구조와 제2 라우팅 트레이스를 더 구비한다.
구체적으로 나타내지 않거나, 단계들 사이에 '이어서'의 용어를 사용하지 않거나, 특정의 순서로 필수적으로 발생되는 단계들이 아니면, 전술한 단계들의 순서는 위에서 설명된 순서에 한정되는 것은 아니며 요구되는 설계에 따라 변경 또는 재정리될 수 있다.
변조기는 비-전자 부품이고, 열분산기로서 기능할 수 있고, 외부 또는 내부 변형/응력 하에 있을 때 기판의 평탄도를 유지하는 것을 도울 수 있다. 바람직한 실시예에서, 변조기는 10W/mk보다 더 높은 열전도도를 가지고, 열전도성 및 전기 절연성 슬러그, 열전도성 및 전기 전도성 슬러그의 상단 사이드 상의 상단 접촉 패드들, 및 열전도성 및 전기 전도성 슬러그의 바닥 사이드 상의 바닥 접촉 패드들을 포함한다. 구조적 강도를 증가시키기 위하여, 변조기는 일반적으로 레진층보다 더 큰 기계적 강인성을 가진다. 예를 들어, 대략 10GPa의 에폭시 탄성계수를 가진 레진층과 비교하여, 변조기는 바람직하게, 200GPa의 탄성계수를 가진다. 나아가서, 변조기는 바람직하게 칩/기판 CTE 부조화를 감소시키기 위하여 10ppm/℃보다 낮은 열팽창 계수를 가진다. 구체적으로, 변조기의 낮은 CTE는 칩과 변조기에 의해 덮인 패드 증착 구역 사이의 CTE 부조화를 감소시킬 수 있고, 열 사이클 동안 패드 증착 영역 내의 뒤틀림을 방지할 수 있고, 정렬되어 변조기에 의해 완전히 덮인 전도성 조인트들(범프들과 같이)의 크랙킹이 방지될 수 있다. 선택적으로, 변조기의 상단 접촉 패드들과 바닥 접촉 패드들은 서로 전기적으로 연결될 수 있다. 예를 들어, 접지/파워 연결을 위하여, 변조기는 상단 접촉 패드들과 바닥 접촉 패드들 사이에 전기적 연결을 제공하기 위하여 열전도성 및 전기 절연성 슬러그를 통해 연장하는 금속 관통 비아들을 더 구비할 수 있다.
금속 리드들은 수직 신호 전송 경로들로서 기능할 수 있고, 선택적으로 파워 전달 및 복귀를 위한 접지면/파워면을 제공할 수 있다. 바람직한 실시예에서, 금속 리드들의 부분들은 레진층의 상단 표면 상에 증착된 제1 와이어링층을 통해 변조기의 상단 접촉 패드들의 부분들에 전기적으로 연결될 수 있고, 상단 접촉 패드들과 금속 리드들의 상단 끝단들에 접촉될 수 있으며, 및/또는 레진층의 바닥 표면 상에 증착된 제2 와이어링층을 통해 변조기의 바닥 접촉 패드들의 부분들에 전기적으로 연결될 수 있고, 바닥 접촉 패드들과 금속 리드들의 바닥 끝단들과 접촉할 수 있다. 제1 와이어링층과 제2 와이어링층은 패턴화된 금속층들이고, 리드프레임 기판의 라우팅 유연성을 강화시킬 수 있다.
레진층은 변조기와 금속 리드들에 접합될 수 있다. 평탄화에 의해, 레진층의 상단 표면은 변조기의 상단 접촉 패드들의 외면과 금속 리드들의 상단 끝단들과 실질적으로 동일 평면일 수 있는 한편, 레진층의 바닥 평면은 변조기의 바닥 접촉 패드들의 외면과 금속 리드들의 바닥 끝단들과 실질적으로 동일 평면일 수 있다.
제1 크랙 억제 구조와 제2 크랙 억제 구조는 전기적으로 절연되고, 원하지 않은 크랙들이 레진층 내에 형성되는 것을 저지하기 위한 크랙 스토퍼로서 기능할 수 있다. 바람직한 실시예에서, 제1 크랙 억제 구조는 제1 바인딩 매트릭스와 제1 바인딩 매트릭스 내에 함침된 제1 연속 인터로킹 섬유 쉬트를 포함하는 한편, 제2 크랙 억제 구조는 제2 바인딩 매트릭스와 제2 바인딩 매트릭스 내에 함침된 제2 연속 인터록킹 섬유 쉬트를 포함한다. 제1 및 제2 연속 인터록킹 섬유 쉬트들은 각각 변조기/레진 계면들의 상단 및 바닥 끝단들을 덮는다. 제1 및 제2 연속 인터록킹 섬유 쉬트들의 인터록킹 구성에 의해, 변조기/레진 계면들에서 생성되고 및/또는 레진층 내에서 형성되는 크랙들이 제1 및 제2 크랙 억제 구조들로 확장되는 것이 방지될 수 있으므로, 제1 및 제2 크랙 억제 구조들 상의 라우팅 트레이스들의 신뢰성이 보장된다.
제1 라우팅 트레이스는 변조기의 상단 사이드와 레진층의 상단 표면 위에서 측면으로 연장하고 제1 크랙 억제 구조에 의해 변조기/레진 계면들로부터 이격된 패턴화된 금속층이다. 제1 라우팅 트레이스와 변조기/레진 계면들 사이의 제1 크랙 억제 구조에 의해, 제1 라우팅 트레이스의 신뢰성이 보장될 수 있다. 유사하게, 제2 라우팅 트레이스는 변조기의 바닥 사이드와 레진층의 바닥 표면 아래에서 측면으로 연장하고 제2 라우팅 트레이스의 신로성을 보장하기 위해 제2 크랙 억제 구조에 의해 변조기/레진 계면들로부터 이격된 패턴화된 금속층이다. 바람직한 실시예에서, 제1 라우팅 트레이스는 변조기의 상단 접촉 패드들에 열을 전도할 수 있고, 상단 금속 비아들을 통해 금속 리드들의 상단 끝단들에 전기적으로 연결되는 한편, 제2 라우팅 트레이스는 변조기의 바닥 접촉 패드들에 열을 전도할 수 있고, 바닥 금속 비아들을 통해 금속 리드들의 바닥 끝단들에 전기적으로 연결된다.
또한, 본 발명은 반도체 칩이 전도성 범프들(예, 금 또는 솔더 범프들)을 포함하는 다양한 연결 매체를 통해 전술한 리드프레임 기판에 전기적으로 연결된 반도체 조립체를 제공한다. 예를 들어, 반도체 칩은 정렬되고 변조기에 의해 덮인 다수의 범프들을 통해 제1 라우팅 트레이스에 전기적으로 연결될 수 있다. 바람직한 실시예에서, 칩 연결을 위한 범프들의 각각은 변조기에 의해 완전히 덮인 영역 내에 완전히 위치되고 변조기의 주변 에지들을 넘어서 측면으로 연장하지 않는다.
조립체는 제1-레벨 또는 제2-레벨 단일-칩 또는 다중-칩 디바이스일 수 있다. 예를 들어, 조립체는 단일 칩 또는 다중 칩들을 포함하는 제1-레벨 팩키지일 수 있다. 대안적으로, 조립체는 단일 팩키지 또는 다수의 팩키지들을 포함하는 제2-레벨 모듈일 수 있고, 각각의 팩키지는 단일 칩 또는 다중 칩들을 포함할 수 있다. 반도체 칩은 팩키지되거나 언팩키지된 칩일 수 있다. 나아가서, 반도체 칩은 베어 칩, 또는 웨이퍼 레벨 팩키지된 다이(die), 등일 수 있다.
"덮는다"는 용어는, 수직 및/또는 수평 방향의 불완전하거나 완전한 덮음을 의미한다. 예를 들어, 바람직한 실시예에서, 제1 크랙 억제 구조는, 제1 크랙 억제 구조와 변조기 사이에 그리고 제1 크랙 억제 구조와 레진층 사이에 다른 요소(예, 제1 바인딩 레진)가 존재하는지 여부와 무관하게, 변조기의 상단 사이드와 레진층의 상단 표면뿐만 아니라 변조기/레진 계면들을 덮는다.
"상에 장착(또는 실장)된", "상에 부착된", 및 "에 부착된"의 구절들은, 단일 또는 다수의 요소(들)과의 접촉 및 비-접촉을 포함한다. 예를 들어, 제1 라우팅 트레이스는 제1 라우팅 트레이스가 제1 바인딩 매트릭스에 접촉하거나 제1 바인딩 레진에 의해 제1 바인딩 매트릭스로부터 분리되는지 여부와 무관하게 제1 바인딩 매트릭스에 부착될 수 있다.
"전기적 연결", "전기적으로 연결된", 및 "전기적으로 결합된"의 구절들은 직접적 또는 간접적 전기적 연결을 의미한다. 예를 들어, 바람직한 실시예에서, 반도체 칩은 제1 라우팅 트레이스에 의해 금속 리드들에 전기적으로 연결될 수 있지만 금속 리드들과 접촉하지 않는다.
본 발명의 방법에 의해 제조된 리드프레임 기판은 신뢰할 수 있고, 저렴하고, 대량 생산에 편리하다. 제조 공정은 매우 다양하고, 광범위한 성숙된 전기적 및 기계적 연결 기술들이 독특하고 개선된 방식으로 사용되게 한다. 결과적으로, 제조 공정은 종래기술들과 비교하여 처리량, 수율, 성능 및 비용 효율성을 현저히 개선한다.
본 명세서에서 기술된 실시예들은 에시적이고, 본 발명을 모호하게 하는 것을 방지하기 위하여 당업자들에게 잘 알려진 구성요소들 또는 단계들을 간소화하거나 생략할 수 있다. 유사하게, 도면들은 명확성을 향상시키기 위하여 중복되거나 불필요한 구성요소들과 참조부호들을 생략할 수 있다.
10...리드프레임 11...금속 프레임
13...금속 리드 20...변조기
21...슬러그 23...상단 접촉 패드
25...바닥 접촉 패드 30...레진층
41...제1 바인딩 레진 42...내부 라우팅 트레이스
45...제1 크랙 억제 구조 46...제1 라우팅 트레이스
47...제1 바인딩 레진 48...외부 라우팅 트레이스
55...제2 크랙 억제 구조 56...제2 라우팅 트레이스
61...반도체 칩 71...범프
91...솔더 볼 100...리드프레임 기판
110...반도체 조립체 424...상단 금속 비아
451...제1 연속 인터록킹 섬유 쉬트 453...제1 바인딩 매트릭스
454...비아 구멍 551...제2 연속 인터록킹 섬유 쉬트
553...제2 바인딩 매트릭스

Claims (10)

  1. 상단 끝단들과 바닥 끝단들을 가진 다수의 금속 리드(lead)들;
    편평하고 평행한 상단 사이드와 바닥 사이드를 가지고, 상단 사이드에 있는 상단 접촉 패드들 및 바닥 사이드에 있는 바닥 접촉 패드들을 구비하고, 상기 금속 리드들에 의해 둘러싸인 지정된 위치 내에 배치되어 있으며, 10ppm/℃ 보다 더 낮은 열팽창 계수를 가지고 10W/mk보다 더 높은 열전도도를 가진 변조기(modulator);
    상기 금속 리드들 사이의 공간들을 채우고, 상기 변조기의 주변 사이드벽들에 부착된 레진층; 및
    상기 변조기와 상기 레진층 사이의 계면을 덮고, 상기 변조기의 상단 사이드, 상기 금속 리드들의 상단 끝단, 및 상기 레진층의 상단 표면 위에서 더 연장하여 그것들을 덮는 제1 연속 인터록킹(interlocking) 섬유 쉬트를 포함하는 제1 크랙(crack) 억제 구조를 구비하는, 리드프레임 기판.
  2. 청구항 1에서,
    상기 제1 크랙 억제 구조는 제1 바인딩 매트릭스를 더 포함하고,
    상기 제1 연속 인터록킹 섬유 쉬트는 상기 제1 바인딩 매트릭스 내에 함침된, 리드프레임 기판.
  3. 청구항 2에서,
    상기 제1 바인딩 매트릭스에 부착되고 상기 변조기와 상기 레진층 위에서 측면으로 연장하는 제1 라우팅(routing) 트레이스(trace)를 더 구비하고,
    상기 제1 라우팅 트레이스는, 상기 제1 연속 인터록킹 섬유 쉬트와 상기 제1 바인딩 매트릭스에 의해 상기 변조기와 상기 레진층 사이의 계면으로부터 이격되고, 상기 변조기의 상단 접촉 패드들에 열을 전도할 수 있고, 상기 제1 크랙 억제 구조를 관통하는 상단 금속 비아(via)들에 의해 상기 금속 리드들에 전기적으로 결합된, 리드프레임 기판.
  4. 청구항 3에서,
    편평한 상단 표면과 바닥 표면 및 개구를 가진 금속 프레임을 더 구비하고,
    상기 금속 프레임은 상기 금속 리드들에 의해 둘러싸이고,
    상기 변조기는 상기 개구 내부에 배치되고 상기 금속 프레임의 내부 측벽으로부터 이격된, 리드프레임 기판.
  5. 청구항 1에서,
    상기 레진층은 상기 변조기의 그것보다 더 높은 열전달 계수를 가진, 리드프레임 기판.
  6. 청구항 1에서,
    상기 변조기는 200 GPa보다 더 높은 탄성 계수를 가진, 리드프레임 기판.
  7. 청구항 3에서,
    상기 변조기의 바닥 사이드, 상기 금속 리드들의 바닥 끝단들, 및 상기 레진층의 바닥 표면을 덮는 제2 크랙 억제 구조를 더 구비하고,
    상기 제2 크랙 억제 구조는 상기 변조기와 상기 레진층 사이의 계면 위에서 측면으로 연장하는 제2 연속 인터록킹 섬유 쉬트를 포함하는, 리드프레임 기판.
  8. 청구항 7에서,
    상기 변조기와 상기 레진층 위에서 측면으로 연장하는 제2 라우팅 트레이스를 더 구비하고,
    상기 제2 라우팅 트레이스는, 제2 크랙 억제 구조에 의해 상기 변조기와 상기 레진층 사이의 계면으로부터 이격되고, 상기 변조기의 바닥 접촉 패드들에 열을 전도할 수 있고 상기 제2 크랙 억제 구조를 관통하는 바닥 금속 비아들에 의해 상기 금속 리드들에 전기적으로 결합된, 리드프레임 기판.
  9. 청구항 1에서,
    상기 상단 접촉 패드들은 상기 변조기의 바닥 접촉 패드들에 전기적으로 결합된, 리드프레임 기판.
  10. 플립 칩(flip chip) 조립체에 있어서,
    청구항 3의 리드프레임 기판;
    상기 리드프레임 기판에 전기적으로 연결된 반도체 칩; 및
    상기 반도체 칩과 상기 리드프레임 기판 사이의 공간 내에 배치된 다수의 범프들을 구비하고,
    상기 범프들의 적어도 하나는 상기 변조기 위에 중첩되고 상기 제1 라우팅 트레이스를 통해 상기 금속 리드들에 전기적으로 연결되는, 플립 침 조립체.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11990353B2 (en) 2017-11-29 2024-05-21 Pep Innovation Pte. Ltd. Semiconductor device with buffer layer
TWI783577B (zh) * 2020-07-15 2022-11-11 新加坡商Ｐｅｐ創新私人有限公司 具有緩衝層的半導體裝置及處理半導體晶圓的方法
TWI745072B (zh) * 2020-09-07 2021-11-01 鈺橋半導體股份有限公司 具緩衝層及導熱摻物之線路板
CN114158178B (zh) * 2020-09-08 2023-11-07 钰桥半导体股份有限公司 具缓冲层及导热掺加物的线路板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005294352A (ja) * 2004-03-31 2005-10-20 Sanyo Electric Co Ltd 素子搭載基板およびそれを用いる半導体装置
JP2008274046A (ja) * 2007-04-26 2008-11-13 Matsushita Electric Ind Co Ltd プリプレグとこれを用いたプリント配線板の製造方法
US20170301617A1 (en) * 2014-03-07 2017-10-19 Bridge Semiconductor Corporation Leadframe substrate with isolator incorporated therein and semiconductor assembly and manufacturing method thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1560911B (zh) * 2004-02-23 2010-05-12 威盛电子股份有限公司 电路载板的制造方法
DE102010038933A1 (de) * 2009-08-18 2011-02-24 Denso Corporation, Kariya-City Halbleitervorrichtung mit Halbleiterchip und Metallplatte und Verfahren zu deren Fertigung
JP5715835B2 (ja) * 2011-01-25 2015-05-13 新光電気工業株式会社 半導体パッケージ及びその製造方法
US20140251658A1 (en) * 2013-03-07 2014-09-11 Bridge Semiconductor Corporation Thermally enhanced wiring board with built-in heat sink and build-up circuitry
KR101423401B1 (ko) * 2012-12-10 2014-07-24 주식회사 두산 다층 인쇄 회로 기판 및 그 제조 방법
US20170263546A1 (en) * 2014-03-07 2017-09-14 Bridge Semiconductor Corporation Wiring board with electrical isolator and base board incorporated therein and semiconductor assembly and manufacturing method thereof
US20180040531A1 (en) * 2014-03-07 2018-02-08 Bridge Semiconductor Corporation Method of making interconnect substrate having routing circuitry connected to posts and terminals

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005294352A (ja) * 2004-03-31 2005-10-20 Sanyo Electric Co Ltd 素子搭載基板およびそれを用いる半導体装置
JP2008274046A (ja) * 2007-04-26 2008-11-13 Matsushita Electric Ind Co Ltd プリプレグとこれを用いたプリント配線板の製造方法
US20170301617A1 (en) * 2014-03-07 2017-10-19 Bridge Semiconductor Corporation Leadframe substrate with isolator incorporated therein and semiconductor assembly and manufacturing method thereof

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