KR20200011122A - 소스 드라이버 및 이를 포함하는 디스플레이 장치 - Google Patents

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Abstract

실시 예는 복수의 그룹들을 포함하고, 복수의 그룹들 각각은 제1 증폭기와 제2 증폭기를 포함하는 증폭부, 복수의 그룹들의 제1 및 제2 증폭기들 중 어느 하나를 선택하여 복수의 데이터 라인들 중 어느 하나에 제공하는 멀티플렉서들, 멀티플렉서들에 대응하고 복수의 데이터 라인들과 공통 라인 사이에 연결되는 차지 쉐어 스위치부들 및 공통 라인과 기준 전압을 제공하는 전원 사이에 연결되는 제어 스위치를 포함하고, 전원 전압의 오프에 응답하여 생성되는 PFR 신호에 기초하여 제어 스위치는 턴 온되어 공통 라인에 상기 기준 전압을 제공하고, PFR 신호에 기초하여 차지 쉐어 스위치들은 턴 온된다.

Description

소스 드라이버 및 이를 포함하는 디스플레이 장치{SOURCE DRIVER AND A DISPLAY APPARATUS INCLUDING THE SAME}
실시 예는 소스 드라이버 및 이를 포함하는 디스플레이 장치에 관한 것이다.
소스 드라이버는 디스플레이 패널의 소스 라인을 구동하며, 데이터를 저장하는 래치들, 저장된 데이터의 전압 레벨을 변환하는 레벨 쉬프터들, 전압 레벨이 변환된 데이터를 아날로그 신호로 변환하는 디지털-아날로그 변환기들, 멀티플렉서, 및 아날로그 신호를 증폭하여 소스 라인으로 출력하는 출력부를 포함할 수 있다.
디스플레이 장치의 화상 안정화 회로는 전원 전압의 턴 온 또는 턴 오프에 응답하여 소스 드라이버의 출력을 접지 전압 레벨로 만들어 디스플레이 장치의 화상을 안정화시킬 수 있다.
일반적으로 화상 안정화를 위한 스위치는 출력에 연결되기 때문에, 전원 전압의 턴 오프 동작(파워 오프 리셋 동작)시 복수의 채널들 또는 복수의 데이터 라인들은 멀티플렉서의 스위치를 통하여 출력부의 출력과 안정화를 위한 접지 전압이 순간적으로 연결될 수 있고, 이로 인하여 소스 드라이버 칩 내부에 과전류가 발생될 수 있다.
실시 예는 PFR 동작시 과전류가 흐르는 것을 방지할 수 있고, 전원 전압의 턴 온, 또는 턴 오프 시 패널의 화상 안정화를 이룰 수 있는 소스 드라이버, 및 이를 포함하는 디스플레이 장치를 제공한다.
실시 예에 따른 소스 드라이버는 복수의 그룹들을 포함하고, 상기 복수의 그룹들 각각은 제1 증폭기와 제2 증폭기를 포함하는 증폭부; 상기 복수의 그룹들의 제1 및 제2 증폭기들 중 어느 하나를 선택하여 복수의 데이터 라인들 중 어느 하나에 제공하는 멀티플렉서들; 상기 멀티플렉서들에 대응하고, 상기 복수의 데이터 라인들과 공통 라인 사이에 연결되는 차지 쉐어 스위치부들; 및 상기 공통 라인과 기준 전압을 제공하는 전원 사이에 연결되는 제어 스위치를 포함하고, 전원 전압의 오프(off)에 응답하여 생성되는 PFR(power off reset) 신호에 기초하여 상기 제어 스위치는 턴 온되어 상기 공통 라인에 상기 기준 전압을 제공하고, 상기 PFR 신호에 기초하여 상기 차지 쉐어 스위치들은 턴 온될 수 있다.
상기 증폭부에 제공되는 상기 전원 전압이 기설정된 전압보다 낮아질 때, 상기 PFR 신호는 제1 레벨을 갖도록 생성되고, 상기 제1 레벨을 갖는 상기 PFR 신호에 의하여 상기 제어 스위치는 턴 온되고, 상기 제1 레벨을 갖는 상기 PFR 신호에 의하여 상기 차지 쉐어 스위치부들은 턴 온되고, 상기 제1 레벨을 갖는 PFR 신호에 의하여 상기 멀티플렉서들 각각은 턴 오프될 수 있다.
상기 멀티플렉서들은 기설정된 시간 차이를 갖도록 순차적으로 턴 오프되고, 상기 차지 쉐어 스위치부들은 상기 멀티플렉서들 중 대응하는 어느 하나의 턴 오프 타이밍에 동기되어 순차적으로 턴 온될 수 있다.
상기 차지 쉐어 스위치부들 각각은 상기 멀티플렉서들 각각에 대응하는 제1 및 제2 차지 쉐어 스위치들을 포함할 수 있고, 상기 제1 및 제2 차지 쉐어 스위치들 각각은 상기 대응하는 멀티플렉서에 연결되는 2개의 데이터 라인들 중 대응하는 어느 하나와 상기 공통 라인 사이에 연결될 수 있다.
상기 멀티플렉서들은 기설정된 시간 차이를 갖도록 순차적으로 턴 오프되고, 상기 차지 쉐어 스위치부들 각각은 상기 멀티플렉서들 중 대응하는 어느 하나가 턴 오프될 때, 턴 온될 수 있다.
상기 제1 증폭기의 구동 전압은 HVDD 전압과 VDD 전압이 제공될 수 있고, 상기 VDD 전압은 상기 HVDD 전압보다 클 수 있고, 상기 제2 증폭기의 구동 전압은 VSS 전압과 상기 HVDD 전압이 제공될 수 있고, 상기 HVDD 전압은 상기 VSS 전압보다 클 수 있다.
상기 기설정된 전압은 상기 VSS 전압보다 클 수 있고, 상기 HVDD 전압보다 작을 수 있다.
상기 기준 전압은 HVDD 전압일 수 있다.
상기 멀티 플렉서들 각각은 복수의 스위치들을 포함할 수 있고, 상기 멀티 플렉서들 각각의 상기 스위치들은 상기 복수의 그룹들 중 대응하는 어느 하나의 제1 및 제2 증폭기들의 출력들을 상기 복수의 데이터 라인들 중 이웃하는 2개의 데이터 라인들에 선택적으로 출력할 수 있다.
상기 제1 레벨을 갖는 PFR 신호에 의하여 상기 멀티 플렉서들 각각의 상기 스위치들은 턴 오프될 수 있다.
상기 제어 스위치는 상기 제1 차지 쉐어 스위치와 상기 공통 라인이 접속하는 제1 노드와 상기 제2 차지 쉐어 스위치와 상기 공통 라인이 접속하는 제2 노드 사이에 위치하는 상기 공통 라인의 어느 한 부분과 연결될 수 있다.
상기 제어 스위치는 상기 멀티플렉서들에 대응하는 제어 스위치들을 포함하할 수 있다.
상기 전원 전압의 레벨을 감지하고, 감지된 전압 레벨이 상기 기설정된 전압보다 작을 때, 상기 제1 레벨을 갖는 PFR 신호를 생성하는 신호 발생부를 더 포함할 수 있다.
다른 실시 예에 따른 소스 드라이버는 증폭기들; 상기 증폭기들 중 어느 하나를 선택하여 복수의 데이터 라인들 중 어느 하나에 제공하는 멀티플렉서들; 상기 멀티플렉서들에 대응하고, 상기 복수의 데이터 라인들과 공통 라인 사이에 연결되는 차지 쉐어 스위치부들; 및 상기 공통 라인과 기준 전압을 제공하는 전원 사이에 연결되는 제어 스위치를 포함하고, 상기 증폭기들은 복수의 그룹들로 구분되고, 상기 복수의 그룹들 각각은 제1 증폭기와 제2 증폭기를 포함하고, 상기 멀티플렉서들 각각은 상기 복수의 그룹들 중 대응하는 어느 하나의 제1 및 제2 증폭기들의 출력들을 상기 복수의 데이터 라인들 중 이웃하는 2개의 데이터 라인들에 선택적으로 출력하고, 상기 증폭기에 제공되는 전원 전압이 기설정된 전압보다 낮아질 때, 상기 제어 스위치는 턴 온되고, 상기 멀티플렉서들은 턴 오프되고, 상기 차지 쉐어 스위치부들은 턴 온될 수 있다.
상기 멀티플렉서들은 기설정된 시간 차이를 갖도록 순차적으로 턴 오프되고, 상기 차지 쉐어 스위치부들은 상기 멀티플렉서들 중 대응하는 어느 하나가 턴 오프되는 것에 동기되어 순차적으로 턴 온될 수 있다.
상기 차지 쉐어 스위치부들 각각은 상기 멀티플렉서들 각각에 대응하는 제1 및 제2 차지 쉐어 스위치들을 포함하고, 상기 제1 및 제2 차지 쉐어 스위치들 각각은 상기 대응하는 멀티플렉서에 연결되는 2개의 데이터 라인들 중 대응하는 어느 하나와 상기 공통 라인 사이에 연결될 수 있다.
상기 제1 증폭기의 구동 전압은 HVDD 전압과 VDD 전압이 제공되고, 상기 VDD 전압은 상기 HVDD 전압보다 크고, 상기 제2 증폭기의 구동 전압은 VSS 전압과 상기 HVDD 전압이 제공되고, 상기 HVDD 전압은 상기 VSS 전압보다 클 수 있다.
상기 기준 전압은 HVDD 전압일 수 있고, 상기 제어 스위치는 상기 제1 차지 쉐어 스위치와 상기 공통 라인이 접속하는 제1 노드와 상기 제2 차지 쉐어 스위치와 상기 공통 라인이 접속하는 제2 노드 사이에 위치하는 상기 공통 라인의 어느 한 부분과 연결될 수 있다.
상기 기설정된 전압은 상기 VSS 전압보다 크고, 상기 HVDD 전압보다 작을 수 있다.
실시 예에 따른 디스플레이 장치는 게이트 라인들, 데이터 라인들, 상기 게이트 라인들과 상기 데이터 라인들에 연결되고 행과 열을 이루는 매트릭스 형태로 배열되는 화소들을 포함하는 디스플레이 패널; 상기 데이터 라인들을 구동하기 위한 상술한 데이터 드라이버; 및 상기 게이트 라인들을 구동하기 위한 게이트 드라이버를 포함할 수 있다.
실시 예는 PFR 동작시 과전류가 흐르는 것을 방지할 수 있고, 전원 전압의 턴 온, 또는 턴 오프 시 패널의 화상 안정화를 이룰 수 있다.
도 1은 실시 예에 따른 소스 드라이버의 블록도를 나타낸다.
도 2는 도 1에 도시된 출력부의 일 실시 예를 나타낸다.
도 3a는 PFR 신호에 따른 멀티플렉서의 멀티플렉싱 동작, 차지 쉐어 스위치부의 차지 쉐어 동작, 및 제어 스위치의 안정화 동작을 나타내는 타이밍도이다.
도 3b는 POR 신호에 따른 멀티플렉서의 멀티플렉싱 동작, 차지 쉐어 스위치부의 차지 쉐어 동작, 및 제어 스위치의 안정화 동작을 나타내는 타이밍도이다.
도 4는 실시 예에 따른 제1 스위치 제어 신호들, 제2 스위치 제어 신호들, 차지 쉐어 제어 신호들, 및 제어 스위치 신호의 타이밍도이다.
도 5는 전자파 간섭을 저감시키기 위한 출력부의 출력단들의 일 례를 나타낸다.
도 6은 실시 예에 따른 소스 드라이버를 포함하는 디스플레이 장치를 나타낸다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.
도 1은 실시 예에 따른 소스 드라이버(source driver, 100)의 블록도를 나타내며, 도 2는 도 1에 도시된 출력부(170)의 일 실시 예를 나타낸다.
도 1 및 도 2를 참조하면, 소스 드라이버(100)는 쉬프트 레지스터(shift register, 110), 제1 데이터 저장부(120), 제2 데이터 저장부(130), 레벨 쉬프팅 블록(140), 디지털-아날로그 변환부(160), 및 출력부(170)를 포함한다. 소스 드라이버(100)는 데이터 드라이버(data driver)로 대체하여 표현될 수도 있다.
쉬프트 레지스터(110)는 데이터, 예컨대, 디지털 화상 데이터가 순차적으로 제1 래치부(120)에 저장되는 타이밍을 제어하기 위하여, 인에이블 신호(En)와 클럭 신호(CLK)에 응답하여 쉬프트 신호(SR1 내지 SRm, m>1인 자연수)를 발생한다.
예컨대, 쉬프트 레지스터(110)는 컨트롤러(205)로부터 수평 시작 신호를 수신하고, 클럭 신호(CLK)에 응답하여 수신되는 수평 시작 신호를 쉬프트시킴으로써 쉬프트 신호(SR1 내지 SRm, m>1인 자연수)를 발생할 수 있다. 여기서 수평 시작 신호는 스타트 펄스(Start Pulse)라는 용어로 사용될 수도 있다.
제1 데이터 저장부(120)는 쉬프트 레지스터(110)에 의하여 발생하는 쉬프트 신호(SR1 내지 SRm, m>1인 자연수)에 응답하여, 컨트롤러(205)로부터 수신되는 데이터(Data, D1 내지 Dk)를 저장한다.
제1 데이터 저장부(120)는 복수의 제1 래치들을 포함할 수 있다.
제2 데이터 저장부(130)는 제1 제어 신호(LD)에 응답하여 제1 데이터 저장부(120)로부터 출력되는 데이터 신호를 저장한다. 예컨대, 제2 데이터 저장부(130)는 제1 데이터 저장부(120)로부터 출력되는 데이터 신호를 수평 라인(Horizontal Line) 기간 단위로 저장할 수 있다.
예컨대, 수평 라인 기간은 디스플레이 패널(201)의 한 개의 수평 라인(204)에 대응하는 데이터 신호들을 제1 데이터 저장부(120)의 제1 래치들에 모두 저장 완료하는데 필요한 기간을 의미할 수 있다.
제2 데이터 저장부(130)는 제1 래치들에 대응하는 복수의 제2 래치들을 포함할 수 있다. 예컨대, 제2 래치들의 수는 제1 래치들의 수와 동일할 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 복수의 제2 래치들은 제1 제어 신호(LD)에 응답하여, 제1 래치들로부터 제공되는 데이터 신호들을 저장할 수 있다.
레벨 쉬프팅 블록(140)은 제2 데이터 저장부(130)로부터 제공되는 데이터 신호의 전압 레벨을 변환한다. 레벨 쉬프팅 블록(140)은 복수의 레벨 쉬프터들을 포함할 수 있다.
복수의 레벨 쉬프터들 각각은 제2 래치들 중 어느 하나와 대응할 수 있다.
복수의 레벨 쉬프터들 각각은 제2 래치들에 저장된 데이터 신호들의 전압 레벨을 변환하고, 전압 레벨이 변환된 레벨 쉬프트 데이터 신호들, 및 반전 레벨 쉬프트 데이터 신호들을 출력할 수 있다.
예컨대, 복수의 레벨 쉬프터들 각각은 데이터 신호, 및 반전 데이터 신호의 레벨을 변환하고, 변환된 결과에 따른 레벨 쉬프트 데이터 신호, 및 반전 레벨 쉬프트 데이터 신호를 출력할 수 있다.
디지털-아날로그 변환부(160)는 디지털 신호인 레벨 쉬프터들의 출력을 아날로그 신호(A1 내지 AN, B1 내지 BN, N>1인 자연수)로 변환한다. 예컨대, 디지털-아날로그 변환부(160)는 레벨 쉬프팅 블록(140)의 레벨 쉬프터들의 출력을 아날로그 신호로 변환하기 위한 디지털-아날로그 변환기를 포함할 수 있다.
예컨대, 디지털-아날로그 변환부(160)는 레벨 쉬프터들에 대응하는 복수의 디지털-아날로그 변환기들을 포함할 수 있다.
예컨대, 디지털-아날로그 변환부(160)는 디지털 신호인 레벨 쉬프트 데이터 신를 제1 아날로그 신호로 변환할 수 있고, 디지털 신호인 반전 레벨 쉬프트 데이터 신호를 제2 아날로그 신호로 변환할 수 있다.
출력부(170)는 디지털-아날로그 변환부(160)로부터 출력되는 아날로그 신호(A1 내지 AN, B1 내지 BN)를 수신하고, 수신된 아날로그 신호(A1 내지 AN, B1 내지 BN)를 증폭하거나 또는 버퍼링하고, 그 결과를 출력한다.
예컨대, 출력부(170)는 디지털-아날로그 변환부(160)로부터 출력되는 아날로그 신호들(A1 내지 AN, B1 내지 BN)에 대응하는 복수의 증폭기들 또는 버퍼들을 포함할 수 있다.
실시 예에 따른 소스 드라이버(100)는 출력부(170)의 출력들을 출력하기 위한 패드들(PAD1 내지 PADN, N>1인 자연수) 또는 출력 단자들을 포함할 수 있다.
도 2를 참조하면, 출력부(170)는 복수의 증폭기들(5-1 내지 5-N, 6-1 내지 6-N, N>1인 자연수), 복수의 멀티플렉서들(MUX1 내지 MUXN, N>1인 자연수), 차지 쉐어 스위치부들(3a1, 3a2), 공통 라인(Common Line), 및 제어 스위치(4a)를 포함할 수 있다.
복수의 증폭기들(5-1 내지 5-N, 6-1 내지 6-N, N>1인 자연수) 각각은 아날로그 신호들(A1 내지 AN, B1 내지 BN) 중 어느 하나에 대응될 수 있다.
예컨대, 복수의 증폭기들(5-1 내지 5-N, 6-1 내지 6-N, N>1인 자연수) 각각은 차동 증폭기를 포함할 수 있다. 예컨대, 복수의 증폭기들(5-1 내지 5-N, 6-1 내지 6-N, N>1인 자연수) 각각은 버퍼일 수 있다.
예컨대, 복수의 증폭기들(5-1 내지 5-N, 6-1 내지 6-N, N>1인 자연수)은 제1 증폭기들(5-1 내지 5-N)과 제2 증폭기들(6-1 내지 6-N)을 포함할 수 있다.
예컨대, 출력부(170)는 복수의 그룹들(G1 내지 GN, N>1인 자연수)로 구분되는 증폭기들을 포함하는 증폭부를 포함할 수 있다.
복수의 그룹들(G1 내지 GN) 각각은 제1 증폭기(예컨대, 5-1)와 제2 증폭기(5-2)를 포함할 수 있다.
예컨대, 제1 증폭기들(5-1 내지 5-N) 각각은 제1 전압(VDD)과 제2 전압(HVDD)이 전원 전압, 구동 전압, 또는 바이어스 전압으로 제공될 수 있다.
제1 전압(VDD)은 제2 전압(HVDD)보다 클 수 있다(VDD>HVDD). 예컨대, 제2 전압(HVDD)은 제1 전압(VDD)의 2분 1일 수 있으나, 이에 한정되는 것은 아니다.
예컨대, 제2 증폭기들(6-1 내지 6-N) 각각은 제2 전압(HVDD)과 제3 전압(VSS)이 전원 전압, 구동 전압, 또는 바이어스 전압으로 제공될 수 있고, 제2 전압(HVDD)은 제3 전압(VSS)보다 클 수 있다(HVDD>VSS). 예컨대, 제3 전압(VSS)은 접지 전압일 수 있다.
예컨대, 제1 증폭기들(5-1 내지 5-N)은 정극성 증폭기(또는 정극성 버퍼)일 수 있고, 제2 증폭기들(6-1 내지 6-N)은 부극성 증폭기(또는 부극성 버퍼)일 수 있다.
멀티플렉서들(MUX1 내지 MUXN)은 증폭기들(5-1 내지 5-N, 6-1 내지 6-N)의 출력들 중 어느 하나를 선택하고, 선택된 어느 하나의 증폭기의 출력을 복수의 데이터 라인들 중 대응하는 어느 하나에 제공할 수 있다.
예컨대, 멀티플렉서들(MUX1 내지 MUXN)은 증폭기들(5-1 내지 5-N, 6-1 내지 6-N)의 출력들 중 어느 하나를 선택하고, 선택된 어느 하나의 증폭기의 출력을 패드들(PAD1 내지 PADN) 중 대응하는 어느 하나에 제공할 수 있다.
패드들(PAD1 내지 PADN)은 패널(201)의 복수의 데이터 라인들(231) 중 대응하는 데이터 라인들에 전기적으로 연결될 수 있다.
멀티플렉서들(MUX1 내지 MUXN)은 제어 신호들(SW11 내지 SW1N, SW21 내지 SW2N)에 기초하여, 이웃하는 제1 및 제2 증폭기들(예컨대, A1과 B1)의 출력들을 선택적으로 패드들(PAD1 내지 PADN) 중 이웃하는 2개의 패드들(예컨대, PAD1과 PAD2) 또는 이웃하는 2개의 데이터 라인들에 제공할 수 있다.
멀티플렉서들(MUX1 내지 MUXN) 각각은 출력부(170)의 그룹들(G1 내지 GN 중 어느 하나에 대응할 수 있다.
예컨대, 멀티플렉서들(MUX1 내지 MUXN) 각각은 그룹들 중 대응하는 어느 하나에 속하는 이웃하는 2개의 증폭기들(예컨대, AN과 BN)의 출력들을 수신할 수 있고, 수신된 이웃하는 2개의 증폭기들의 출력들을 패드들(PAD1 내지 PADN) 중 이웃하는 2개의 패드들(예컨대, PAD1과 PAD2) 또는 이웃하는 2개의 데이터 라인들에 선택적으로 제공할 수 있다.
멀티플렉서들(MUX1 내지 MUXN)과 증폭기들(5-1 내지 5-N, 6-1 내지 6-N)은 패널(201)에 대한 인버전(예컨대, 도트 인버전, 라인 인버전 등) 동작을 수행하는 역할을 할 수 있다.
예컨대, 멀티플렉서들(MUX1 내지 MUX1) 각각은 제1 스위치(2a1), 제2 스위치(2a2), 제3 스위치(2b1), 및 제4 스위치(2b2)를 포함할 수 있다.
제1 스위치(2a1)는 이웃하는 2개의 증폭기들(예컨대, 5-1과 6-1) 중 어느 하나(예컨대, 5-1)의 출력단과 이웃하는 2개의 패드들(예컨대, PAD1과 PAD2) 중 어느 하나(예컨대, PAD1) 사이에 연결되고, 제1 스위치 제어 신호(예컨대, SW11)에 의하여 턴온 또는 턴오프될 수 있다.
제2 스위치(2a2)는 이웃하는 2개의 증폭기들(예컨대, 5-1과 6-1) 중 나머지 다른 하나(예컨대, 6-1)의 출력단과 이웃하는 2개의 패드들(예컨대, PAD1과 PAD2) 중 나머지 다른 하나(예컨대, PAD2) 사이에 연결되고, 제1 스위치 제어 신호(예컨대, SW11)에 의하여 턴온 또는 턴오프될 수 있다.
제3 스위치(2b1)는 이웃하는 2개의 증폭기들(예컨대, 5-1과 6-1) 중 어느 하나(예컨대, 5-1)의 출력단과 이웃하는 2개의 패드들(예컨대, PAD1과 PAD2) 중 나머지 다른 하나(예컨대, PAD2) 사이에 연결되고, 제2 스위치 제어 신호(예컨대, SW21)에 의하여 턴온 또는 턴오프될 수 있다.
제4 스위치(2b2)는 이웃하는 2개의 증폭기들(예컨대, 5-1과 6-1) 중 나머지 다른 하나(예컨대, 6-1)의 출력단과 이웃하는 2개의 패드들(예컨대, PAD1과 PAD2) 중 어느 하나(예컨대, PAD1) 사이에 연결되고, 제2 스위치 제어 신호(예컨대, SW21)에 의하여 턴온 또는 턴오프될 수 있다.
예컨대, 제1 스위치 제어 신호들(SW11 내지 SW1N)과 제2 스위치 제어 신호들(SW21 내지 SW2N)은 극성 제어 신호(POL)에 기초하여 생성될 수 있다. 여기서 극성 제어 신호는 패널(201)에 대한 인버전과 관련될 제어 신호로서, 컨트롤러(205)에서 생성될 수 있다.
또한 제1 스위치 제어 신호들(SW11 내지 SW1N)과 제2 스위치 제어 신호들(SW21 내지 SW2N)은 서로 반대 위상을 가질 수 있다.
예컨대, 제1 및 제2 스위치들(2a1과 2a2))이 턴온될 때, 제3 및 제4 스위치들(2b1과 2b2)은 턴 오프될 수 있고, 제1 및 제2 스위치들(2a1과 2a2))이 턴오프될 때, 제3 및 제4 스위치들(2b1과 2b2)은 턴 온될 수 있다.
또한 도 4에 도시된 바와 같이, EMI 노이즈 또는 전자파 간섭을 줄이기 위하여 그룹들(G1 내지 GN)에 대응하는 멀티플렉서들(MUX1 내지 MUXN)은 순차적으로 멀티플렉싱 동작을 수행할 수 있다. 즉 멀티플렉서들(MUX1 내지 MUXN)의 스위치들(2a1,2a2,2b1,2b2)은 순차적으로 스위칭 동작을 수행할 수 있다.
이를 위하여 그룹들(G1 내지 GN)에 대응하는 제1 스위치 제어 신호들(SW11 내지 SW1N)은 기설정된 시간 차이 또는 시간 지연(T1)을 가질 수 있고, 그룹들(G1 내지 GN)에 대응하는 제2 스위치 제어 신호들(SW21 내지 SW2N)은 기설정된 시간 차이 또는 시간 지연(T1)을 가질 수 있다.
소스 드라이버(100)는 멀티플렉서들(MUX1 내지 MUXN)에 대응하는 차지 쉐어 스위치부들(3a1, 3a2)을 구비할 수 있다. 예컨대, 차지 쉐어 스위치부들(3a1, 3a2)의 수는 멀티플렉서들(MUX1 내지 MUXN)의 수와 동일할 수 있으나, 이에 한정되는 것은 아니다.
차지 쉐어 스위치부들(3a1, 3a2)은 차지 쉐어 제어 신호들(SW31 내지 SW3N)에 기초하여, 그룹들(G1 내지 GN) 각각에 대응하는 멀티플렉서(MUX1 내지 MUXN)의 출력들이 제공되는 패드들(PAD1 내지 PADN)을 공통 라인(Common Line)에 연결시킨다.
예컨대, 차지 쉐어 스위치부들 각각은 제1 차지 쉐어 스위치(3a1) 및 제2 차지 쉐어 스위치(3a2)를 포함할 수 있다. 제1 및 제2 차지 쉐어 스위치들(3a1,3a2) 각각은 대응하는 멀티플렉서에 연결되는 2개의 데이터 라인들 중 대응하는 어느 하나와 공통 라인 사이에 연결될 수 있다.
제1 차지 쉐어 스위치(3a1)는 이웃하는 2개의 패드들(예컨대, PAD1과 PAD2) 중 어느 하나(예컨대, PAD1)와 공통 라인(Common Line) 사이에 연결되고, 차지 쉐어 스위치 제어 신호(예컨대, SW31)에 기초하여 턴온 또는 턴 오프될 수 있다.
제2 차지 쉐어 스위치(3a2)는 이웃하는 2개의 패드들(예컨대, PAD1과 PAD2) 중 나머지 다른 하나(예컨대, PAD2)와 공통 라인(Common Line) 사이에 연결되고, 차지 쉐어 스위치 제어 신호(예컨대, SW31)에 기초하여 턴온 또는 턴 오프될 수 있다.
도 4에 도시된 바와 같이, EMI 노이즈 또는 전자파 간섭을 줄이기 위하여 그룹들(G1 내지 GN)에 대응하는 차지 쉐어 스위치부들은 순차적으로 차지 쉐어링 동작을 수행할 수 있다.
예컨대, 그룹들(G1 내지 GN)에 대응하는 차지 쉐어 스위치 제어 신호들(SW31 내지 SW3N)은 기설정된 시간 차이 또는 시간 지연(T2)을 가질 수 있다. T1과 T2는 서로 동일할 수 있으나, 이에 한정되는 것은 아니며, 다른 실시 예에서는 서로 다를 수도 있다.
예컨대, 공통 라인(Common Line)은 차지 쉐어 스위치부들(3a1, 3a2)을 통하여 패드들(PAD1 내지 PADN) 또는 데이터 라인들과 연결될 수 있고, 차지 쉐이퍼 스위치들(3a1,3a2)이 턴 오프된 때에는 패드들(PAD1 내지 PADN) 또는 데이터 라인들로부터 플로팅(floating)된 상태일 수 있다. 또는 다른 실시 에에서는 공통 라인에는 기설정된 전압이 제공될 수도 있다.
제어 스위치(4a)는 공통 라인(Common Line)과 기준 전압(VG)을 제공하는 전원 사이에 연결되고, 제어 스위치 신호(SW4)에 기초하여 턴온 또는 턴 오프될 수 있다.
예컨대, 기준 전압(VG)은 제1 전압(VDD)보다 작거나 같고, 제3 전압(VSS)보다 크거나 같은 전압일 수 있으나(VSS≤VG≤VDD), 이에 한정되는 것은 아니다.
또는 예컨대, 기준 전압(VG)은 제3 전압(VSS)보다 크고, 제2 전압(HVDD)보다 작거나 같을 수 있다(VSS<VG≤HVDD).
또는 예컨대, 기준 전압(VG)은 제2 전압(HVDD)이거나 또는 접지 전압의 레벨을 가질 수 있다.
예컨대, 소스 드라이버(100)는 복수의 제어 스위치들을 포함할 수 있으며, 복수의 제어 스위치들 각각은 출력부(170)의 그룹들(G1 내지 GN) 중 어느 하나에 대응할 수 있다. 예컨대, 소스 드라이버(100)는 멀티플렉서들(Mux1 내지 MuxN)에 대응하는 복수의 제어 스위치들을 포함할 수 있다.
제어 스위치(4a)는 각 그룹의 제1 차지 쉐어 스위치(3a1)와 공통 라인(Common Line)이 접속하는 제1 노드(N1)와 제2 차지 쉐어 스위치(3a2)와 공통 라인(Common Line)이 접속하는 제2 노드(N2) 사이에 위치하는 공통 라인의 어느 한 부분(N3) 또는 어느 한 영역과 연결될 수 있으나, 이에 한정되는 것은 아니다.
이는 어느 한 부분(N3)과 패드들(예컨대, PAD1, PAD2) 간의 패스의 길이를 동일하게 함으로써, 기준 전압(VG)에 의하여 패드들(예컨대, PAD1,PAD2)에 안정화를 위한 균일 또는 동일한 전압이 제공되도록 하기 위함이다.
제어 스위치 신호(SW4)는 PFR(power off reset) 신호 또는 POR(power on reset) 신호에 기초하여 생성될 수 있다.
여기서 PFR 신호는 전원 전압의 오프(off)에 응답하여 또는 기초하여 생성될 수 있고, POR 신호는 전원 전압의 턴 온에 응답하여 또는 기초하여 생성될 수 있다. 이때 전원 전압은 소스 드라이버에 제공되는 전원 전압이거나 또는 증폭부(예컨대, 제1 및 제2 증폭기들(5-1 내지 5-N, 6-1 내지 6-N))에 제공되는 전압일 수 있다.
소스 드라이버(100)의 파워 온 또는 파워 오프 시에 소스 드라이버(100)로 제공된 전원의 전압(VDD)이 기설정된 전압(VR, 도 3a 및 도 3b 참조)보다 작아지는 경우, 제어 스위치(4a)는 턴 온되고, 제어 스위치(4a)가 턴 온됨에 따라 공통 라인(Common Line)에는 기준 전압(VG)이 제공될 수 있고, 소스 드라이버(100)의 출력들은 기준 전압(VG)이 될 수 있고, 이로 인하여 패널(201)의 화상 안정화가 이루어질 수 있다. 이를 파워 온 또는 파워 오프시, 제어 스위치 신호(SW4)에 의한 소스 드라이버(100)의 안정화 동작이라 할 수 있다.
예컨대, 제어 스위치(4a)는 "안정화 스위치" 또는 "가비지 스위치(garbage switch)"로 대체하여 표현될 수도 있다.
도 3a는 PFR 신호에 따른 멀티플렉서(MUX)의 멀티플렉싱 동작, 차지 쉐어 스위치부(3a1, 3a2)의 차지 쉐어 동작, 및 제어 스위치(4a)의 안정화 동작을 나타내는 타이밍도이다.
도 3a를 참조하면, 전원 전압이 턴 오프되는 동작 시, 소스 드라이버(100)는 소스 드라이버(100)에 제공되는 전원 전압 레벨을 감지하고, 감지된 전압 레벨에 기초하여 PFR 신호를 생성하는 파워 오프 감지부(미도시)를 포함할 수 있다.
파워 오프 감지부는 소스 드라이버(100)의 컨트롤러(205)에 포함될 수 있다.
예컨대, 파워 오프 감지부는 도 5에 도시된 신호 발생부(510)에 포함될 수 있다.
예컨대, 소스 드라이버(100)(또는 증폭부)의 전원이 오프될 때, 소스 드라이버(100)(또는 증폭부)에 제공되는 전원 전압은 제1 전압(VDD)에서 제3 전압(VSS)으로 감소될 수 있다. 이때 컨트롤러(205)의 파워 오프 감지부는 감지된 전원 전압의 레벨과 기설정된 전압(VR)을 비교하고, 비교된 결과에 따라 PFR 신호(PFR)를 생성할 수 있다.
예컨대, 컨트롤러(205)의 파워 오프 감지부에 의해 감지된 전압 레벨이 기설정된 전압(VR)보다 작을 때, PFR 신호는 제1 레벨(예컨대, "로우 레벨(low level)")을 가질 수 있다.
컨트롤러(205)의 파워 오프 감지부에 의해 감지된 전원 전압의 레벨이 기설정된 전압(VR)보다 클 때, PFR 신호는 제1 레벨보다 높은 제2 레벨(예컨대, "하이 레벨(low level)")을 가질 수 있다.
PFR 신호에 기초하여 제어 스위치(4a)는 턴 온되어 공통 라인에 기준 전압을 제공할 수 있고, PFR 신호에 기초하여 차지 쉐어 스위치부들은 턴 온될 수 있고, 멀티플렉서들은 턴 오프될 수 있다.
예컨대, PFR 신호가 제1 레벨일 때, 멀티플렉서들(Mux1 내지 MuxN, N>1인 자연수)의 스위치들(2a1,2a2,2b1,2b2)은 턴 오프될 수 있고, 차지 쉐어 스위치부(3a1, 3a2)는 턴 온될 수 있고, 제어 스위치(4a)는 턴 온될 수 있다.
도 3b는 POR 신호에 따른 멀티플렉서(MUX)의 멀티플렉싱 동작, 차지 쉐어 스위치부(3a1,3a2)의 차지 쉐어 동작, 및 제어 스위치(4a)의 안정화 동작을 나타내는 타이밍도이다.
도 3b를 참조하면, 전원 전압이 턴온되는 동작시, 소스 드라이버(100)는 소스 드라이버(100)(또는 증폭부)에 제공되는 전원 전압의 레벨을 감지하고, 감지된 전압 레벨에 기초하여 POR 신호(POR)를 생성하는 파워 온 감지부(미도시)를 포함할 수 있다. 파워 온 감지부는 소스 드라이버(100)의 컨트롤러(205)에 포함될 수 있다. 예컨대, 파워 온 감지부는 도 5에 도시된 신호 발생부(510)에 포함될 수 있다.
예컨대, 소스 드라이버(100)의 파워가 턴 온될 때, 소스 드라이버(100)(또는 증폭부)에 제공되는 전원 전압은 제3 전압(VSS)에서 제1 전압(VDD)으로 증가될 수 있다. 이때 컨트롤러(205)의 파워 온 감지부는 감지된 전원 전압의 레벨과 기설정된 전압(VR)을 비교하고, 비교된 결과에 따라 POR 신호(POR)를 생성할 수 있다.
컨트롤러(205)의 파워 온 감지부에 의해 감지된 전압 레벨이 기설정된 전압(VR)보다 작을 때, POR 신호는 제1 레벨(예컨대, "로우 레벨(low level)")을 가질 수 있다.
반면에, 컨트롤러(205)의 파워 온 감지부에 의해 감지된 전압 레벨이 기설정된 전압(VR)보다 클 때, POR 신호(POR)는 제2 레벨(예컨대, "하이 레벨(high level)")을 가질 수 있다.
POR 신호에 기초하여 제어 스위치(4a)는 턴 온되어 공통 라인(Common Line)에 기준 전압(VG)을 제공할 수 있고, POR 신호에 기초하여 차지 쉐어 스위치부들은 턴 온될 수 있고, 멀티플렉서들은 턴 오프될 수 있다.
예컨대, POR 신호가 제1 레벨일 때, 멀티플렉서들의 스위치들(2a1,2a2,2b1,2b2)은 턴 오프될 수 있고, 차지 쉐어 스위치부(3a1, 3a2)는 턴 온될 수 있고, 제어 스위치(4a)는 턴 온될 수 있다.
PFR 신호 또는/및 POR 신호에 관련된 소스 드라이버(100)의 전원 전압은 소스 드라이버(100)의 구성들, 예컨대, 출력부(170), 디지털-아날로그 변환부(160), 레벨 쉬프팅 블록(140), 데이터 저장부(120, 130)에 제공되는 하나 또는 2개 이상의 전원 전압을 포함할 수 있다.
또한 예컨대, 전원 전압에 의해 생성되는 신호(예컨대, FR 신호, POR 신호)와 소스 드라이버(100) 내부의 다른 신호를 조합하여 소스 드라이버(100)의 전원 전압이 턴온되는 동작 또는 턴 오프되는 동작이 수행될 수 있다.
도 4는 실시 예에 따른 제1 스위치 제어 신호들(SW11 내지 SW1N), 제2 스위치 제어 신호들(SW21 내지 SW2N), 차지 쉐어 제어 신호들(SW31 내지 SW3N), 및 제어 스위치 신호(SW4)의 타이밍도이다.
도 4에서는 PFR 신호에 따른 타이밍도를 나타내나, 이에 한정되는 것은 아니며, PFR 신호 대신에 POR 신호가 대신 사용될 수도 있다.
도 4를 참조하면, 소스 드라이버(100)가 정상 구동하는 구간에서는 제어 스위치(4a)는 턴 오프 상태이고, 기준 전압(VG)은 공통 라인(Common Line)에 영향을 주지 않는다. 예컨대, 소스 드라이버(100)가 정상 구동하는 구간은 PFR 신호가 제2 레벨(예컨대, 하이 레벨)인 구간일 수 있다.
반면에, PFR 신호가 제1 레벨(예컨대, 로우 레벨)인 소스 드라이버(100)의 안정화 동작 구간에서는 제어 스위치(4a)는 턴 온되고, 멀티플렉서들(MUX1 내지 MUXN)의 스위치들(2a1,2a2,2b1,2b2)은 턴 오프되고, 차지 쉐어 스위치부(3a1, 3a2)는 턴 온된다.
안정화 동작 구간에서 제어 스위치(4a)에 의하여 공통 라인(Common Line)의 전압은 기준 전압(VG)의 레벨이 될 수 있고, 차지 쉐어 스위치부(3a1, 3a2)에 의하여 패드들(PAD1 내지 PADN)의 전압들 또는 데이터 라인들의 전압들이 기준 전압(VG)이 될 수 있고, 이로 인하여 소스 드라이버(100)의 출력들이 안정화될 수 있다.
PFR 신호가 제1 레벨(예컨대, 로우 레벨)인 소스 드라이버(100)의 안정화 동작 구간에서, 멀티플렉서들(MUX1 내지 MUXN)은 기설정된 시간 지연 차이를 갖도록 순차적으로 턴 오프될 수 있고, 차지 쉐어 스위치부들은 멀티플렉서들(MUX1 내지 MUXN) 중 대응하는 어느 하나의 턴 오프 타이밍에 동기되어 순차적으로 턴 온될 수 있다.
멀티플렉서들(MUX1 내지 MUXN)이 순차적으로 턴 오프될 때, 멀티플렉서들(MUX1 내지 MUXN)에 대응하는 차지 쉐어 스위치부들도 순차적으로 턴 온될 수 있다.
멀티 플렉서들(MUX1 내지 MUXN) 각각은 복수의 스위치들(2a1,2a2,2b1,2b2)을 포함할 수 있고, 상기 스위치들(2a1,2a2,2b1,2b2)은 복수의 그룹들(G1 내지 GN) 중 대응하는 어느 하나의 제1 및 제2 증폭기들(5-1 내지 5-N, 6-1 내지 6-N)의 출력들을 복수의 데이터 라인들 중 이웃하는 2개의 데이터 라인들에 선택적으로 출력할 수 있다.
제1 레벨을 갖는 PFR 신호에 의하여 멀티 플렉서들(MUX1 내지 MUXN) 각각의 스위치들(2a1,2a2,2b1,2b2)은 턴 오프될 수 있다.
도 5는 전자파 간섭을 저감시키기 위한 출력부(170)의 출력단들(501-1 내지 501-M, 601-1 내지 601-M)의 일 례를 나타낸다.
도 5를 참조하면, 도 1의 소스 드라이버(100)는 신호 발생부(510) 및 시간 지연부들(520)을 더 포함할 수 있다.
예컨대, 출력부(170)는 복수의 출력단들(501-1 내지 501-M, 601-1 내지 601-M, 1<M<N인 자연수)을 포함할 수 있다.
예컨대, 출력부(170)는 복수의 그룹들(G1 내지 GN)에 대응되는 복수의 출력단들(501-1 내지 501-M, 601-1 내지 601-M, 1<M<N인 자연수)을 포함할 수 있다. 예컨대, N=2M일 수 있으나, 이에 한정되는 것은 아니다.
출력단들(501-1 내지 501-M, 601-1 내지 601-M, 1<M<N인 자연수) 각각은 멀티플렉서, 차지 쉐어 스위치부(3a1, 3a2), 및 제어 스위치(4a)를 포함할 수 있다.
신호 발생부(510)는 멀티 플렉서들(MUX1 내지 MUXN)을 제어하기 위한 먹스 신호(MU_S), 차지 제어 스위치들(2a1,2a2,2b1,2b2)을 제어하기 위한 차지 쉐어 신호(CH_S), 및 제어 스위치(4a)를 제어하기 위한 제어 스위치 신호(SW4)를 생성할 수 있다.
먹스 신호(MU_S)는 멀티 플렉서의 스위치들(2a1,2a2,2b1,2b2)을 제어하기 위한 스위치 제어 신호들을 포함할 수 있다.
또한 차지 쉐어 신호(CH_S)는 차지 쉐어 스위치부들(3a1,3a2)을 제어하기 위한 차지 쉐어 제어 신호들을 포함할 수 있다.
시간 지연부들(520)은 먹스 신호(MU_S)를 수신하고, 수신된 먹스 신호를 기설정된 시간만큼 순차적으로 지연시킴으로써, 멀티 플렉서들을 순차적으로 구동하기 위한 스위치 제어 신호들(MU_X1 내지 MU_XM)을 생성할 수 있다.
또한 시간 지연부들(510)은 차지 쉐어 신호(CH_S)를 수신하고, 수신된 차지 쉐어 신호(CH_S)를 기설정된 시간만큼 순차적으로 지연시킴으로써, 멀티 플렉서들을 순차적으로 구동하기 위한 차지 쉐어 제어 신호들(CH_S1 내지 SH_SM)을 생성할 수 있다.
도 5에서는 신호 발생부(520)가 출력단들의 중앙에 위치하여 먹스 신호(MU_S)와 차지 쉐어 신호(CH_S)가 시간 지연부들에 의하여 시간 지연되고, 시간 지연된 먹스 신호가 신호 발생부(510)를 기준으로 양 방향으로 전달될 수 있지만, 이에 한정되는 것은 아니다.
도 2에 도시된 실시 예와 같이, 신호 발생부에서 발생되는 먹스 신호(MU_S)와 차지 쉐어 신호(CH_S)가 시간 지연부들에 의하여 어느 한 방향으로만 시간 지연될 수 있고, 이로 인하여 도 4에서 설명한 스위치 제어 신호들(SW11 내지 SW1N, SW21 내지 SW2N)과 차지 쉐어 제어 신호들(SW31 내지 SW3N)이 생성될 수 있다.
화상 안정화를 위하여 일반적인 소스 드라이버는 패드들 각각에 연결되는 가비지 스위치를 포함할 수 있다. 예컨대, 일반적인 소스 드라이버는 도 2에서 공통 라인(Common Line)이 생략되고, 차지 쉐어 스위치부는 이웃하는 2개의 패드들 사이에 연결되고, 패드들 각각에 가비지 스위치가 연결될 수 있다.
EMI 노이즈 또는 전자파 간섭을 줄이기 위하여 일반적인 소스 드라이버에서는 멀티플렉서들의 스위치들 및 차지 쉐어 스위치부는 순차적으로 동작하지만, 패드들에 연결된 가비지 스위치들은 PFR 신호에 응답하여 동시에 턴 온될 수 있고, 이로 인하여 멀티플렉서들 중 적어도 일부의 스위치들과 가비지 스위치가 동시에 켜질 수 있다. 그리고 가비지 스위치가 패드들에 연결되어 있기 때문에 안정화 동작 시 동시에 턴온된 가비지 스위치 및 멀티플렉서의 스위치들을 통하여 증폭기의 출력과 가비지 스위치에 연결된 접지 전압이 순간적으로 연결되어 소스 드라이버 칩 내부에 과전류가 발생될 수 있고, 과전류에 의하여 소스 드라이버가 손상을 받을 수 있다.
그러나 실시 예에 따른 소스 드라이버(100)는 공통 라인(Common Line)에 연결되는 차지 쉐어 스위치부(3a1, 3a2)와 제어 스위치(4a)를 포함한다.
도 4에 도시된 바와 같이, 제어 스위치 신호(SW4)에 응답하여 출력부(170)의 그룹들(G1 내지 GN)에 대응하는 제어 스위치들(4a)이 동시에 턴온된다. 그리고 제어 신호들(SW11 내지 SW1N, SW21 내지 SW2N)과 차지 쉐어 제어 신호들(SW31 내지 SW3N)에 의하여 그룹들(G1 내지 GN)의 멀티플렉서들의 스위치들이 순차적으로 턴 오프되는 것에 동기되어 차지 쉐어 스위치부(3a1, 3a2)도 순차적으로 턴 온되기 때문에, 안정화 동작시 증폭기들(5-1 내지 5-N, 6-1 내지 6-N)의 출력단과 기준 전압 간에는 전기적 통로(path)가 형성되지 않고, 이로 인하여 안정화 동작시 과전류가 발생되는 것을 방지할 수 있다.
상술한 바와 같이 실시 예는 PFR 동작시 소스 드라이버(100)에서 과전류가 흐르는 것을 방지할 수 있고, 디스플레이 장치의 전원 전압의 턴 온, 또는 턴 오프 시 패널(200)의 화상 안정화를 이룰 수 있다.
도 6은 실시 예에 따른 소스 드라이버(100)를 포함하는 디스플레이 장치(200)를 나타낸다.
도 6을 참조하면, 디스플레이 장치(200)는 디스 플레이 패널(201), 컨트롤러(205, 또는 " 타이밍 컨트롤러"), 소스 드라이버부(210), 및 게이트 드라이버부(220)를 포함한다.
디스 플레이 패널(201)은 행(row)을 이루는 게이트 라인들(221)과, 열(cloumn)을 이루는 데이터 라인들(231)이 서로 교차하여 매트릭스 형태를 이루며, 교차되는 게이트 라인과 데이터 라인 각각에 연결되는 화소(pixels, 예컨대, P1)을 포함할 수 있다. 화소(P1)는 복수 개일 수 있으며, 각 화소(P1)는 트랜지스터(Ta), 및 커패시터(Ca)를 포함할 수 있다.
컨트롤러(205)는 클럭 신호(CLK), 데이터(DATA), 소스 드라이버(210)를 제어하기 위한 데이터 제어 신호(CONT), 및 게이트 드라이버(220)를 제어하기 위한 게이트 제어 신호(G_CONT)를 출력한다.
예컨대, 데이터 제어 신호(CONT)는 소스 드라이버의 쉬프트 레지스터(110, 도 1 참조)에 입력되는 수평 시작 신호, 제1 제어 신호(LD), 인에이블 신호(En), 및 클럭 신호(CLK)를 포함할 수 있다.
게이트 드라이버부(220)는 게이트 라인들(221)을 구동하며, 복수의 게이트 드라이버들을 포함할 수 있으며, 화소의 트랜지스터(Ta)를 제어하기 위한 게이트 제어 신호를 게이트 라인들로 출력할 수 있다.
소스 드라이버부(210)는 데이터 라인들(231)을 구동하며, 복수의 소스 드라이버들(210-1 내지 210-P, P>1인 자연수)을 포함할 수 있다.
소스 드라이버들(210-1 내지 210-P, P>1인 자연수) 각각은 도 1에 도시된 실시 예(100)일 수 있다.
실시 예에 따른 디스플레이 장치(200)는 소스 드라이버의 디지털-아날로그 변환기의 디지털-아날로그 변환 속도를 향상시킬 수 있기 때문에, 고해상도의 화질을 구현할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 복수의 그룹들을 포함하고, 상기 복수의 그룹들 각각은 제1 증폭기와 제2 증폭기를 포함하는 증폭부;
    상기 복수의 그룹들의 제1 및 제2 증폭기들 중 어느 하나를 선택하여 복수의 데이터 라인들 중 어느 하나에 제공하는 멀티플렉서들;
    상기 멀티플렉서들에 대응하고, 상기 복수의 데이터 라인들과 공통 라인 사이에 연결되는 차지 쉐어 스위치부들; 및
    상기 공통 라인과 기준 전압을 제공하는 전원 사이에 연결되는 제어 스위치를 포함하고,
    전원 전압의 오프(off)에 응답하여 생성되는 PFR(power off reset) 신호에 기초하여 상기 제어 스위치는 턴 온되어 상기 공통 라인에 상기 기준 전압을 제공하고, 상기 PFR 신호에 기초하여 상기 차지 쉐어 스위치들은 턴 온되는 소스 드라이버.
  2. 제1항에 있어서,
    상기 증폭부에 제공되는 상기 전원 전압이 기설정된 전압보다 낮아질 때, 상기 PFR 신호는 제1 레벨을 갖도록 생성되고,
    상기 제1 레벨을 갖는 상기 PFR 신호에 의하여 상기 제어 스위치는 턴 온되고,
    상기 제1 레벨을 갖는 상기 PFR 신호에 의하여 상기 차지 쉐어 스위치부들은 턴 온되고,
    상기 제1 레벨을 갖는 PFR 신호에 의하여 상기 멀티플렉서들 각각은 턴 오프되는 소스 드라이버.
  3. 제2항에 있어서,
    상기 멀티플렉서들은 기설정된 시간 차이를 갖도록 순차적으로 턴 오프되고,
    상기 차지 쉐어 스위치부들은 상기 멀티플렉서들 중 대응하는 어느 하나의 턴 오프 타이밍에 동기되어 순차적으로 턴 온되는 소스 드라이버.
  4. 제3항에 있어서,
    상기 차지 쉐어 스위치부들 각각은,
    상기 멀티플렉서들 각각에 대응하는 제1 및 제2 차지 쉐어 스위치들을 포함하고,
    상기 제1 및 제2 차지 쉐어 스위치들 각각은,
    상기 대응하는 멀티플렉서에 연결되는 2개의 데이터 라인들 중 대응하는 어느 하나와 상기 공통 라인 사이에 연결되는 소스 드라이버.
  5. 제2항에 있어서,
    상기 멀티플렉서들은 기설정된 시간 차이를 갖도록 순차적으로 턴 오프되고,
    상기 차지 쉐어 스위치부들 각각은 상기 멀티플렉서들 중 대응하는 어느 하나가 턴 오프될 때, 턴 온되는 소스 드라이버.
  6. 제2항에 있어서,
    상기 제1 증폭기의 구동 전압은 HVDD 전압과 VDD 전압이 제공되고,
    상기 VDD 전압은 상기 HVDD 전압보다 크고,
    상기 제2 증폭기의 구동 전압은 VSS 전압과 상기 HVDD 전압이 제공되고,
    상기 HVDD 전압은 상기 VSS 전압보다 큰 소스 드라이버.
  7. 제6항에 있어서,
    상기 기설정된 전압은 상기 VSS 전압보다 크고, 상기 HVDD 전압보다 작은 소스 드라이버.
  8. 제6항에 있어서,
    상기 기준 전압은 상기 HVDD 전압인 소스 드라이버.
  9. 제3항에 있어서,
    상기 멀티 플렉서들 각각은 복수의 스위치들을 포함하고,
    상기 멀티 플렉서들 각각의 상기 스위치들은 상기 복수의 그룹들 중 대응하는 어느 하나의 제1 및 제2 증폭기들의 출력들을 상기 복수의 데이터 라인들 중 이웃하는 2개의 데이터 라인들에 선택적으로 출력하는 소스 드라이버.
  10. 제9항에 있어서,
    상기 제1 레벨을 갖는 PFR 신호에 의하여 상기 멀티 플렉서들 각각의 상기 스위치들은 턴 오프되는 소스 드라이버.
  11. 제4항에 있어서,
    상기 제어 스위치는 상기 제1 차지 쉐어 스위치와 상기 공통 라인이 접속하는 제1 노드와 상기 제2 차지 쉐어 스위치와 상기 공통 라인이 접속하는 제2 노드 사이에 위치하는 상기 공통 라인의 어느 한 부분과 연결되는 소스 드라이버.
  12. 제4항에 있어서,
    상기 제어 스위치는 상기 멀티플렉서들에 대응하는 제어 스위치들을 포함하는 소스 드라이버.
  13. 제2항에 있어서,
    상기 전원 전압의 레벨을 감지하고, 감지된 전압 레벨이 상기 기설정된 전압보다 작을 때, 상기 제1 레벨을 갖는 PFR 신호를 생성하는 신호 발생부를 더 포함하는 소스 드라이버.
  14. 증폭기들;
    상기 증폭기들 중 어느 하나를 선택하여 복수의 데이터 라인들 중 어느 하나에 제공하는 멀티플렉서들;
    상기 멀티플렉서들에 대응하고, 상기 복수의 데이터 라인들과 공통 라인 사이에 연결되는 차지 쉐어 스위치부들; 및
    상기 공통 라인과 기준 전압을 제공하는 전원 사이에 연결되는 제어 스위치를 포함하고,
    상기 증폭기들은 복수의 그룹들로 구분되고, 상기 복수의 그룹들 각각은 제1 증폭기와 제2 증폭기를 포함하고,
    상기 멀티플렉서들 각각은 상기 복수의 그룹들 중 대응하는 어느 하나의 제1 및 제2 증폭기들의 출력들을 상기 복수의 데이터 라인들 중 이웃하는 2개의 데이터 라인들에 선택적으로 출력하고,
    상기 증폭기들에 제공되는 전원 전압이 기설정된 전압보다 낮아질 때, 상기 제어 스위치는 턴 온되고, 상기 멀티플렉서들은 턴 오프되고, 상기 차지 쉐어 스위치부들은 턴 온되는 소스 드라이버.
  15. 제14항에 있어서,
    상기 멀티플렉서들은 기설정된 시간 차이를 갖도록 순차적으로 턴 오프되고, 상기 차지 쉐어 스위치부들은 상기 멀티플렉서들 중 대응하는 어느 하나가 턴 오프되는 것에 동기되어 순차적으로 턴 온되는 소스 드라이버.
  16. 제15항에 있어서,
    상기 차지 쉐어 스위치부들 각각은,
    상기 멀티플렉서들 각각에 대응하는 제1 및 제2 차지 쉐어 스위치들을 포함하고,
    상기 제1 및 제2 차지 쉐어 스위치들 각각은,
    상기 대응하는 멀티플렉서에 연결되는 2개의 데이터 라인들 중 대응하는 어느 하나와 상기 공통 라인 사이에 연결되는 소스 드라이버.
  17. 제16항에 있어서,
    상기 제1 증폭기의 구동 전압은 HVDD 전압과 VDD 전압이 제공되고,
    상기 VDD 전압은 상기 HVDD 전압보다 크고,
    상기 제2 증폭기의 구동 전압은 VSS 전압과 상기 HVDD 전압이 제공되고,
    상기 HVDD 전압은 상기 VSS 전압보다 큰 소스 드라이버.
  18. 제17항에 있어서,
    상기 기준 전압은 상기 HVDD 전압이고,
    상기 제어 스위치는 상기 제1 차지 쉐어 스위치와 상기 공통 라인이 접속하는 제1 노드와 상기 제2 차지 쉐어 스위치와 상기 공통 라인이 접속하는 제2 노드 사이에 위치하는 상기 공통 라인의 어느 한 부분과 연결되는 소스 드라이버.
  19. 제18항에 있어서,
    상기 기설정된 전압은 상기 VSS 전압보다 크고, 상기 HVDD 전압보다 작은 소스 드라이버.
  20. 게이트 라인들, 데이터 라인들, 상기 게이트 라인들과 상기 데이터 라인들에 연결되고 행과 열을 이루는 매트릭스 형태로 배열되는 화소들을 포함하는 디스플레이 패널;
    상기 데이터 라인들을 구동하기 위한 데이터 드라이버; 및
    상기 게이트 라인들을 구동하기 위한 게이트 드라이버를 포함하고,
    상기 데이터 드라이버는 제1항 내지 제19항 중 어느 한 항에 기재된 소스 드라이버인 디스플레이 장치.
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