KR20200010626A - 강유전성 반도체 소자 - Google Patents

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Abstract

일 실시 예에 있어서, 강유전성 메모리 소자는, 기판, 상기 기판 상에 배치되는 강유전층, 상기 강유전층 상에 배치되고 외부 전원의 인가없이 형성되는 소정의 내부 전계를 구비하여 상기 강유전층의 항전계의 크기를 제어하는 전계 제어층, 및 상기 전계 제어층 상에 배치되는 게이트 전극층을 포함한다.

Description

강유전성 반도체 소자{Ferroelectric Semiconductor Device}
본 개시(disclosure)는 강유전성 반도체 소자에 관한 것이다.
일반적으로, 강유전성 물질은 외부 전계가 인가되지 않은 상태에서, 자발적인 전기적 분극을 가지는 물질을 의미한다. 또한, 강유전성 물질은, 외부 전계가 인가될 때, 분극 히스테리시스 거동을 나타낼 수 있다. 이때, 상기 인가 전계를 제어하여, 분극 히스테리시스 곡선 상의 두 개의 안정된 잔류 분극 중 어느 하나를 가지도록 할 수 있다. 이러한 특징은 "0" 및 "1"의 신호 정보를 비휘발적으로 저장하는데 이용될 수 있다.
최근에는, 상기 강유전성 물질을 게이트 유전층으로 적용하는 전계 효과 트랜지스터 형태의 강유전성 반도체 소자가, 비휘발성 메모리 소자로서 연구되고 있다. 상기 비휘발성 메모리 소자에 대한 쓰기 동작은, 소정의 쓰기 전압을 게이트 전극층에 인가하여 상기 게이트 유전층에 서로 다른 잔류 분극을 로직 정보로서 기록하는 과정으로 진행될 수 있다. 상기 비휘발성 메모리 소자의 읽기 동작은, 상기 게이트 유전층에 기록된 잔류 분극의 배향 및 크기에 따라 상기 전계 효과 트랜지스터의 채널층의 저항이 변화하는 성질을 이용하여, 상기 전계 효과 트랜지스터의 채널 전류를 판독하는 과정으로 진행될 수 있다.
본 개시의 실시 예는 강유전층의 분극 보유 특성(retention) 또는 스위칭 동작의 내구성(endurance)을 향상시킬 수 있는 강유전성 반도체 소자를 제공한다.
본 개시의 일 측면에 따르는 강유전성 반도체 소자는, 기판, 상기 기판 상에 배치되는 강유전층, 상기 강유전층 상에 배치되고 외부 전원의 인가 없이 형성되는 소정의 내부 전계를 구비하여 상기 강유전층의 항전계의 크기를 제어하는 전계 제어층, 및 상기 전계 제어층 상에 배치되는 게이트 전극층을 포함한다.
본 개시의 다른 측면에 따르는 강유전성 반도체 소자는, 기판, 상기 기판 상에 배치되는 강유전층, 상기 강유전층 상에 배치되는 전계 제어층, 및 상기 전계 제어층 상에 배치되는 게이트 전극층을 포함한다. 상기 전계 제어층은, 상기 게이트 전극층과의 계면에 인접한 내부 영역에 분포하며 음의 전하를 가지는 결함 사이트를 포함한다.
상술한 본 개시의 실시 예에 따르면, 강유전성 반도체 소자는, 강유전층과 게이트 전극층 사이에, 소정의 크기 및 배향을 가지는 내부 전계를 구비하는 전계 제어층을 구비할 수 있다. 상기 상기 전계 제어층은 상기 내부 전계를 이용하여 상기 강유전성 반도체 소자의 동작시에 상기 강유전층의 양단에 실질적으로 인가되는 전계의 크기를 제어함으로써, 상기 강유전층의 분극 스위칭에 사용되는 게이트 전압의 크기를 변경시킬 수 있다. 구체적인 일 예에서, 상기 게이트 전극층에 양의 바이어스 또는 음의 바이어스를 가지는 상기 게이트 전압이 인가하여 강유전층에 대해 소정의 분극 스위칭 동작을 수행할 때, 분극 보유 특성(polarization retention), 또는 내구성(endurance)을 열화시킬 수 있는 양의 바이어스의 크기를 감소시키고, 대신 상기 분극 보유 특성을 열화시키지 않는 음의 바이어스의 크기를 증가시킬 수 있다. 그 결과, 강유전성 반도체 소자의 분극 스위칭 동작의 신뢰성을 저하시키지 않으면서, 분극 보유 특성(retention) 또는 내구성(endurance)을 향상시킬 수 있는 강유전성 반도체 소자를 제공할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자를 개략적으로 나타내는 단면도이다.
도 2는 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자의 전계 제어층을 설명하는 모식도이다.
도 3은 본 개시의 일 실시 예에 따르는 전계 제어층 내부의 음 전하의 전위를 나타내는 그래프이다.
도 4a 및 도 4b는 본 개시의 일 실시 예에 따르는 전계 제어층 내부의 산소 공공의 농도 분포를 나타내는 그래프이다.
도 5a 및 도 5b는 본 개시의 일 실시 예에 따르는 전계 제어층 내부의 질소 공공의 농도 분포를 나타내는 그래프이다.
도 6a 및 도 6b는 본 개시의 일 실시 예에 따르는 전계 제어층 내부의 도펀트 농도 분포를 나타내는 그래프이다.
도 7은 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자의 쓰기 동작을 설명하는 도면이다.
도 8은 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자 내 강유전층이 실질적으로 가지는 전계-분극 히스테리시스 루프를 개략적으로 나타내는 그래프이다.
도 9 및 도 10은 본 개시의 실시 예들에 따라 강유전성 반도체 소자의 강유전층 내에 저장되는 잔류 분극을 각각 설명하는 도면이다.
도 11은 본 개시의 일 실시 예에 있어서, 강유전성 반도체 소자에 제공되는 쓰기 전압의 입력 펄스를 개략적으로 나타내는 도면이다.
도 12는 본 개시의 다른 실시 예에 따르는 강유전성 반도체 소자를 개략적으로 나타내는 도면이다.
도 13은 도 12의 강유전성 반도체 소자 내 강유전층이 가지는 전계-분극 히스테리시스 루프를 개략적으로 나타내는 그래프이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 동작 방법을 설명함에 있어서, 상기 동작 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
도 1은 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자(1)를 개략적으로 나타내는 단면도이다. 도 2는 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자(1)의 전계 제어층(130)을 설명하는 모식도이다. 도 3은 본 개시의 일 실시 예에 따르는 전계 제어층(130) 내부의 음 전하의 전위를 나타내는 그래프이다. 도 4a 및 도 4b는 본 개시의 일 실시 예에 따르는 전계 제어층(130) 내부의 산소 공공의 농도 분포를 나타내는 그래프이다. 도 5a 및 도 5b는 본 개시의 일 실시 예에 따르는 전계 제어층(130) 내부의 질소 공공의 농도 분포를 나타내는 그래프이다. 도 6a 및 도 6b는 본 개시의 일 실시 예에 따르는 전계 제어층(130) 내부의 도펀트 농도 분포를 나타내는 그래프이다.
도 1을 참조하면, 강유전성 반도체 소자(1)는 기판(101), 강유전층(120), 전계 제어층(130) 및 게이트 전극층(140)을 포함한다. 강유전성 반도체 소자(1)는 기판(101)과 강유전층(120) 사이에 계면 절연층(110)을 더 포함할 수 있다. 또한, 강유전성 반도체 소자(1)는, 게이트 전극층(140)의 양쪽 단부에 위치하는 기판(101)의 영역에 배치되는, 소스 영역(150) 및 드레인 영역(160)을 더 포함할 수 있다. 강유전성 반도체 소자(1)는, 강유전층(120) 내부에 저장된 분극 배향 또는 분극 크기에 따라, 서로 다른 신호 정보가 비휘발적으로 저장되는 메모리 소자일 수 있다. 또한, 상기 저장된 분극 배향 또는 상기 분극 크기는, 게이트 전극층(140) 하부의 기판(101)에 형성되는 채널층의 전기적 저항의 크기를 이용하여 판독하는 트랜지스터 형태의 메모리 소자일 수 있다.
도 1을 참조하면, 기판(101)은 일 예로서, 반도체 물질을 포함할 수 있다. 기판(101)은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP, indium phosphide) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다. 일 실시 예에서, 기판(101)은 도핑되어 전도성을 가질 수 있다. 일 예로서, 기판(101)은 n형 또는 p형의 도펀트에 의해 도핑될 수 있다. 다른 예로서, 기판(101)은 기판(101)의 내부에 n형 또는 p형 도펀트에 의해 도핑된 웰 영역을 포함할 수 있다.
기판(101) 상에 계면 절연층(110)이 배치될 수 있다. 계면 절연층(110)은 기판(101)과 강유전층(120) 사이에 개재될 수 있다. 계면 절연층(110)은 강유전성 반도체 소자(1)의 제조 공정 시에 기판(101)과 강유전층(120) 사이의 물질 확산을 억제하는 기능을 수행할 수 있다. 또한, 계면 절연층(110)은 서로 다른 격자 상수를 가지는 기판(101)과 강유전층(120)이 직접 접촉하는 것을 방지함으로써, 기판(101)과 강유전층(120)의 계면에서 격자 불일치(lattice mismatch)에 의한 결정 결함이 발생하는 것을 방지할 수 있다. 상기 결정 결함의 밀도가 증가할수록, 강유전층(120)의 스위칭 동작의 신뢰성이 저하되고, 스위칭 동작 내구성이 열화될 수 있다.
일 실시 예에 있어서, 계면 절연층(110)은 비정질 구조를 가질 수 있다. 계면 절연층(110)은 일 예로서, 실리콘 산화물, 실리콘 산질화물, 또는 알루미늄 산화물을 포함할 수 있다. 일 예로서, 기판(101)이 실리콘 기판일 경우, 계면 절연층(110)은 실리콘 산화물층, 또는 실리콘산질화물층일 수 있다. 계면 절연층(110)은 일 예로서, 0 초과 2 nm 이하의 두께를 가질 수 있다.
계면 절연층(110) 상에 강유전층(120)이 배치될 수 있다. 강유전층(120)은 외부 전압 또는 외부 전류가 공급되지 않는 상태에서 소정의 배향 및 크기의 잔류 분극을 가지는 강유전성 물질을 포함할 수 있다. 강유전층(120)은 일 예로서, 약 3 내지 10 nm의 두께를 가질 수 있다.
일 실시 예에 있어서, 강유전층(120)은 금속 산화물을 포함할 수 있다. 강유전층(120)은 일 예로서, 사방정계(orthorhombic system)의 결정 구조를 가지는 금속 산화물을 포함할 수 있다. 강유전층(120)은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물, 또는 이들의 조합을 포함할 수 있다. 일 실시 예에 있어서, 강유전층(120)은 적어도 하나의 도펀트를 포함할 수 있다. 상기 도펀트는 일 예로서, 탄소, 실리콘, 마그네슘, 알루미늄, 이트륨, 질소, 게르마늄, 주석, 스트론튬, 납, 칼슘, 바륨, 티타늄, 가돌리늄, 란타넘 또는 이들의 조합을 포함할 수 있다. 일 실시 예로서, 상기 도펀트는, 강유전층(120)이 사방정계의 결정 구조를 유지하도록 함으로써, 강유전층(120)의 강유전 특성을 안정화시킬 수 있다.
강유전층(120) 상에는 전계 제어층(130)이 배치될 수 있다. 도 2에 도시된 바와 같이, 전계 제어층(130) 내에는, 외부로부터 전원이 인가되지 않은 상태에서 소정의 내부 전계(E130)가 형성될 수 있다. 즉, 내부 전계(E130)은 외부로부터의 인가 전압 또는 인가 전류와는 무관하게 발생하여 유지되며, 소정의 크기 및 방향을 가질 수 있다. 상기 내부 전계(E130)는 강유전층(120)과 인접한, 즉, 제2 계면(S2)에 인접한, 내부 영역으로부터, 게이트 전극층(140)과 인접한, 즉, 제1 계면(S1)에 인접한, 내부 영역으로 형성된 전기력의 방향을 가질 수 있다. 일 예로서, 상기 제1 계면(S1)에 인접한 상기 내부 영역은 음의 전하(N130)로 대전될 수 있으며, 상기 제2 계면(S2)에 인접한 내부 영역은 양의 전하(P130)로 대전될 수 있다.
일 실시 예에 있어서, 도 2의 내부 전계(E130)가 형성된 전계 제어층(130)에는, 도 3과 같은 구배(gradient)를 가지는 음 전하의 전위(potential)가 형성될 수 있다. 도 3을 참조하면, 전계 제어층(130) 내부의 음 전하의 전위는 제1 계면(S1)과 인접한 내부 영역으로부터 제2 계면(S2)과 인접한 내부 영역으로 갈수록 낮아지도록 형성될 수 있다. 일 예로서, 상기 제1 계면(S1)에서 제1 전위 수치(EP1)를 가지는 전위는 제2 계면(S2)에 이르기까지 연속적으로 감소하여, 제2 계면(S2)에서 제2 전위 수치(EP2)를 가질 수 있다.
한편, 전계 제어층(130) 내에 형성되는 내부 전계(E130)는 강유전층(120)에 대한 분극 스위칭 동작에 영향을 줄 수 있다. 도 8과 관련하여 후술하는 바와 같이, 상기 내부 전계(E130)에 의해 영향을 받는 강유전층(120)의 분극 히스테리시스 루프 특성이 변화할 수 있다.
전계 제어층(130)은 일 예로서, 절연성 산화물 또는 절연성 질화물을 포함할 수 있다. 전계 제어층(130)은 일 예로서, 실리콘 산화물, 티타늄 산화물, 알루미늄 산화물, 니켈 산화물, 구리 산화물, 지르코늄 산화물, 망간 산화물, 하프늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 니오븀 산화물, 철산화물, 란타늄산화물, 실리콘 질화물, 알루미늄 질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 전계 제어층(130)은 일 예로서, 약 2 내지 10 nm의 두께를 가질 수 있다.
일 실시 예에서, 전계 제어층(130)이 절연성 산화물을 포함하는 경우, 전계 제어층(130)은, 전계 제어층(130) 내부에서 농도 및 분포가 제어된 산소 공공을 포함할 수 있다. 상기 산소 공공은 전계 제어층(130) 내부에서 전자를 포획할 수 있는 트랩 사이트를 생성할 수 있다. 상기 전자가 포획된 트랩 사이트는, 절연성을 가지는 전계 제어층(130) 내부에서 음의 전하를 가짐으로써, 내부 전계(E130)를 생성할 수 있다.
일 실시 예에 있어서, 도 4a 및 도 4b에 도시되는 바와 같이, 전계 제어층(130) 중 제1 계면(S1)에 인접한 내부 영역에서의 상기 산소 공공 농도는, 제2 계면(S2)에 인접한 내부 영역에서의 상기 산소 공공 농도보다 높도록 제어될 수 있다. 일 실시 예에 있어서, 도 4a에 도시되는 바와 같이, 상기 산소 공공은 전계 제어층(130)의 두께 방향을 따라 농도 구배를 가질 수 있다. 일 예로서, 제1 계면(S1)에서 제1 산소 공공 수치(OV1)를 가지는 산소 공공 농도는 제2 계면(S2)에 이르기까지 연속적으로 감소하여, 제2 계면(S2)에서 제2 산소 농도 수치(OV2)를 가질 수 있다. 상기 산소 공공의 농도가 증가할수록, 음의 전하를 가지는 상기 트랩 사이트의 밀도가 증가할 수 있다.
도 4a에 도시되는 산소 공공 농도의 구배를 가지는 전계 제어층(130)은 도 3에 도시되는 음 전하의 전위 분포를 가질 수 있다. 또한, 전계 제어층(130)은 도 2에 도시되는 바와 같은, 전기력의 방향을 가지는 내부 전계를 가질 수 있다. 일 실시 예에 있어서, 도 4a에 도시되는 산소 공공의 농도 구배는, 전계 제어층(130)을 구성하는 원소의 량을 제어함으로써, 구현될 수 있다. 일 예로서, 전계 제어층(130)으로서, 절연성 산화물을 포함하는 박막을 형성할 때, 상기 박막 내에 주입되는 산소량을 제어할 수 있다. 즉, 계면 절연층(110) 상에서 전계 제어층(130)을 증착하는 공정을 진행할 때, 공정 시간의 흐름에 따라 소스 가스로서 공급되는 산소의 량을 감소시킬 수 있다. 이에 따라, 전계 제어층(130)의 두께 방향을 따라 상부로 갈수록 산소 공급량이 부족(deficiency)하게 되어, 전계 제어층(130) 내부에는 산소 공공의 농도가 증가할 수 있다. 한편, 일 실시 예에 있어서, 제2 계면(S2)에서의 제2 산소 공공 수치(OV2)는 산소량을 충분히 제공하는 경우에도 불구하고, 전계 제어층(130) 내부에 불가피하게 형성되는 산소 공공의 최소량에 대응될 수 있다. 상기 전계 제어층(130)의 형성 방법은 일 예로서, 원자층 증착법, 또는 화학기상 증착법에 의해 수행될 수 있다. 일 실시 예로서, 전계 제어층(130)이 2 내지 10 nm의 두께를 가지는 경우, 제1 산소 공공 수치(OV1)과 제2 산소 공공 수치(OV2)의 비는 적어도 5 이상일 수 있다.
다른 실시 예에 있어서, 도 4b에 도시되는 바와 같이, 상기 산소 공공은 제1 계면(S1)에 인접한 영역에 집중될 수 있다. 즉, 제1 계면(S1)으로부터 소정의 거리로 이격된 제1 깊이(SOC)까지, 전계 제어층(130)은 소정의 제3 산소 공공 수치(OV3)를 가질 수 있다. 제1 계면(S1)으로부터의 거리가 제1 깊이(SOC)보다 증가하는 경우, 전계 제어층(130)의 산소 공공의 농도는 상술한 산소 공공의 불가피한 최소량에 대응되는 제2 산소 공공 수치(OV2)를 유지할 수 있다. 그 결과, 제1 계면(S1)에 인접한 영역에, 고밀도의 트랩 사이트가 존재할 수 있다. 전계 제어층(130)은 도 2에 도시되는 바와 같은, 전기력의 방향을 가지는 내부 전계를 가질 수 있다. 일 예로서, 상기 제1 깊이(SOC)는 전계 제어층(130) 두께의 약 1/10 내지 1/2의 크기를 가질 수 있다. 일 예로서, 상기 제1 깊이(SOC)는 약 1 nm 내지 2 nm 일 수 있다. 일 실시 예로서, 전계 제어층(130)이 2 내지 10 nm의 두께를 가지는 경우, 제3 산소 공공 수치(OV3)과 제2 산소 공공 수치(OV2)의 비는 적어도 5 이상일 수 있다.
일 실시 예에 있어서, 도 4b에 도시되는 산소 공공의 농도 구배는, 제1 계면(S1)과 인접한 전계 제어층(130)의 상부 영역을 형성할 때 산소 공급량을 급격히 감소시킴으로써, 구현될 수 있다. 이에 따라, 제1 계면(S1)과 인접한 영역에서 산소량의 부족(deficiency)에 의해, 전계 제어층(130)의 산소 공공 농도가 급격히 증가할 수 있다.
다른 실시 예에서, 전계 제어층(130)이 절연성 질화물을 포함하는 경우, 전계 제어층(130)은 전계 제어층(130) 내부에서 농도 및 분포가 제어된 질소 공공(nitrogen vacancy)을 포함할 수 있다. 일 예로서, 전계 제어층(130)은 실리콘 질화물층일 수 있다. 상기 질소 공공은 전계 제어층(130) 내부에 전자를 포획할 수 있는 트랩 사이트를 생성할 수 있다. 상기 전자가 포획된 트랩 사이트는 절연성을 가지는 전계 제어층(130) 내부에서 음의 전하를 가짐으로써, 내부 전계(E130)를 생성할 수 있다.
도 5a 및 도 5b에 도시되는 바와 같이, 전계 제어층(130) 중 제1 계면(S1)에 인접한 내부 영역에서의 상기 질소 공공 농도는, 제2 계면(S2)에 인접한 내부 영역에서의 상기 질소 공공 농도보다 높을 수 있다. 일 실시 예에 있어서, 도 5a에 도시되는 바와 같이, 제1 계면(S1)에서 제1 질소 공공 수치(NV1)를 가지는 질소 공공 농도는 제2 계면(S2)에 이르기까지 연속적으로 감소하여, 제2 계면(S2)에서 제2 질소 농도 수치(NV2)를 가질 수 있다. 일 실시 예에 있어서, 제2 계면(S2)에서의 제2 질소 농도 수치(NV2)는 전계 제어층(130) 내부에 불가피하게 형성되는 질소 공공의 최소량에 대응될 수 있다. 한편, 상기 질소 공공의 농도가 증가할수록, 음의 전하를 가지는 상기 트랩 사이트의 밀도가 증가할 수 있다. 도 5a에 도시되는 질소 공공 농도의 구배를 가지는 전계 제어층(130)은 도 3에 도시되는 음 전하의 전위 분포를 가질 수 있다. 또한, 전계 제어층(130)은 도 2에 도시되는 바와 같은, 전기력의 방향을 가지는 내부 전계를 가질 수 있다. 일 실시 예로서, 전계 제어층(130)이 2 내지 10 nm의 두께를 가지는 경우, 제1 질소 공공 수치(NV1)과 제2 질소 공공 수치(NV2)의 비는 적어도 5 이상일 수 있다.
다른 실시 예에 있어서, 도 5b에 도시되는 바와 같이, 상기 질소 공공은 제1 계면(S1)에 인접한 영역에 집중될 수 있다. 즉, 제1 계면(S1)으로부터 소정의 거리로 이격된 제1 깊이(SNC)까지, 전계 제어층(130)은 소정의 제3 질소 공공 수치(NV3)를 가질 수 있다. 제1 계면(S1)으로부터의 거리가 제1 깊이(SNC)보다 증가하는 경우, 전계 제어층(130)의 질소 공공 농도는 질소 공공의 불가피한 최소량에 대응되는 제2 질소 공공 수치(NV2)를 유지할 수 있다. 그 결과, 제1 계면(S1)에 인접한 영역에, 고밀도의 트랩 사이트가 존재할 수 있다. 전계 제어층(130)은 도 2에 도시되는 바와 같은, 전기력의 방향을 가지는 내부 전계를 가질 수 있다. 일 예로서, 상기 제1 깊이(SNC)는 전계 제어층(130) 두께의 약 1/10 내지 1/2의 크기를 가질 수 있다. 일 예로서, 상기 제1 깊이(SNC)는 약 1 nm 내지 2 nm 일 수 있다.
일 실시 예에 있어서, 도 5b에 도시되는 질소 공공 농도의 구배는, 제1 계면(S1)과 인접한 전계 제어층(130)의 상부 영역을 형성할 때 제공되는 질소량을 급격히 감소시킴으로써, 구현될 수 있다. 이에 따라, 제1 계면(S1)과 인접한 영역에서 질소량의 부족(deficiency)에 의해, 전계 제어층(130)의 질소 공공 농도가 급격히 증가할 수 있다. 일 실시 예로서, 전계 제어층(130)이 2 내지 10 nm의 두께를 가지는 경우, 제1 질소 공공 수치(NV1)과 제3 질소 공공 수치(NV3)의 비는 적어도 5 이상일 수 있다.
또다른 실시 예에서, 전계 제어층(130)에 내부 전계(E130)를 형성하기 위해, 전계 제어층(130)에 농도 구배를 가지도록 도펀트를 주입할 수 있다. 일 실시 예에서, 상기 도펀트를 주입하는 방법은 이온 주입법 또는 플라즈마 처리법 등을 적용할 수 있다. 상기 도펀트는 전계 제어층(130) 내에 음의 전하를 가지는 결함 사이트를 생성할 수 있다. 이때, 상기 도펀트는 n형 도펀트일 수 있다. 일 실시 예에 있어서, 전계 제어층(130)이 실리콘 산화물 또는 실리콘 질화물을 포함하는 경우, 상기 도펀트는 실리콘보다 원자가전자수가 큰 원소일 수 있다. 일 예로서, 전계 제어층(130)이 실리콘 산화물 또는 실리콘 질화물을 포함하는 경우, 상기 도펀트는 일 예로서, 인, 비소 또는 안티몬을 포함할 수 있다. 상기 도펀트는 상기 실리콘 산화물 또는 상기 실리콘 질화물의 실리콘과 치환되면서, 치환된 상태에서 음의 전하를 띤 결함 사이트로 기능할 수 있다. 다른 실시 예에 있어서, 전계 제어층(130)이 절연성 금속 산화물 또는 절연성 금속 질화물을 포함하는 경우, 상기 도펀트는 상기 금속 산화물 또는 상기 금속 질화물의 금속 원소 보다 원자가전자수가 큰 원소일 수 있다. 상기 도펀트는 전계 제어층(130) 내부에서 상기 금속과 치환되면서, 치환된 상태에서 음의 전하를 가지는 결함 사이트로 기능할 수 있다.
도 6a 및 도 6b에 도시되는 바와 같이, 전계 제어층(130) 중 제1 계면(S1)에 인접한 내부 영역에서의 상기 도펀트 농도는, 제2 계면(S2)에 인접한 내부 영역에서의 상기 도펀트 농도보다 높을 수 있다. 일 실시 예에 있어서, 도 6a에 도시되는 바와 같이, 상기 도펀트는 전계 제어층(130)의 두께 방향을 따라 농도 구배를 가질 수 있다. 일 예로서, 제1 계면(S1)에서 제1 도펀트 농도 수치(DC1)를 가지는 도펀트 농도는 제2 계면(S2)에 이르기까지 연속적으로 감소하여, 제2 계면(S2)에서 제2 도펀트 농도 수치(DC2)를 가질 수 있다. 제2 도펀트 농도 수치(DC2)는, 제1 계면(S1)과 인접한 영역에 상기 제1 도펀트 농도 수치(DC1)에 대응하는 도펀트를 주입하는 과정에서, 제2 계면(S2)과 인접한 영역에 불가피하게 주입된 도펀트 량의 하한치일 수 있다. 상기 도펀트 농도가 증가할수록, 음의 전하를 가지는 상기 결함 사이트의 밀도가 증가할 수 있다. 도 6a에 도시되는 도펀트 농도의 구배를 가지는 전계 제어층(130)은 도 3에 도시되는 전자 전위의 분포를 가질 수 있다. 또한, 전계 제어층(130)은 도 2에 도시되는 바와 같은, 전기력의 방향을 가지는 내부 전계를 가질 수 있다.
다른 실시 예에 있어서, 도 6b에 도시되는 바와 같이, 상기 도펀트는 제1 계면(S1)에 인접한 영역에 집중될 수 있다. 즉, 제1 계면(S1)으로부터 소정의 거리로 이격된 제1 깊이(SDC)까지, 전계 제어층(130)은 제3 도펀트 농도 수치(DC3)를 가질 수 있다. 제1 계면(S1)으로부터의 거리가 제1 깊이(SDC)보다 증가하는 경우, 전계 제어층(130)의 도펀트 농도는 불가피한 최소량에 대응되는 제2 도펀트 농도(DC2)를 유지할 수 있다. 그 결과, 제1 계면(S1)에 인접한 영역에, 고밀도의 결함 사이트가 존재할 수 있다. 전계 제어층(130)은 도 2에 도시되는 바와 같은, 전기력의 방향을 가지는 내부 전계를 가질 수 있다. 일 예로서, 상기 제1 깊이(SDC)는 전계 제어층(130) 두께의 약 1/10 내지 1/2의 크기를 가질 수 있다.
한편, 도 1을 다시 참조하면, 전계 제어층(130) 상에 게이트 전극층(140)이 배치된다. 게이트 전극층(140)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다.
게이트 전극층(150)의 양단에 위치하는 기판(101)에 소스 영역(150) 및 드레인 영역(160)이 각각 배치될 수 있다. 소스 영역(150) 및 드레인 영역(160)은 기판(101)과 서로 다른 유형의 도펀트로 도핑된 기판(101)의 영역일 수 있다. 일 예로서, 기판(101)이 p형으로 도핑된 경우, 소스 영역(150) 및 드레인 영역(160)은 n형으로 도핑될 수 있다. 다른 예로서, 기판(101)이 n형으로 도핑된 경우, 소스 영역(150) 및 드레인 영역(160)은 p형으로 도핑될 수 있다.
도 7은 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자(1)의 쓰기 방법을 설명하는 도면이다. 도 8은 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자(1) 내에서 전계 제어층(130)의 영향을 받는 강유전층(120)이 가지는 전계-분극 히스테리시스 루프를 개략적으로 나타내는 그래프이다. 도 9 및 도 10은 본 개시의 실시 예들에 따라 강유전성 반도체 소자(1)의 강유전층(120) 내에 저장되는 잔류 분극을 각각 설명하는 도면이다. 도 11은 본 개시의 일 실시 예에 있어서, 강유전성 반도체 소자(1)에 제공되는 쓰기 전압의 입력 펄스(20)를 개략적으로 나타내는 도면이다.
도 7을 참조하면, 도 1 내지 도 3, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a 및 도 6b와 관련하여 상술한 강유전성 반도체 소자(1)를 준비한다. 도 7에 도시되는 바와 같이, 전계 제어층(130)은 소정 크기 및 방향의 내부 전계(E130)를 가질 수 있다. 상기 내부 전계(E130)는 제2 계면(S2)으로부터 제1 계면(S1)으로 향하는 전기력의 방향을 가질 수 있다.
도 7을 참조하면, 강유전성 반도체 소자(1)의 기판(101), 소스 영역(150) 및 드레인 영역(160)을 접지시키고 게이트 전극층(140)에 양의 바이어스 및 음의 바이어스를 가지는 게이트 전압(Vg)을 순차적으로 인가하여, 강유전층(120) 내에 소정의 크기 및 배향을 가지는 분극을 형성한다. 도 8은 상기 게이트 전압(Vg)이 인가될 때, 전계 제어층(130)의 제어를 받는강유전층(120)에 형성되는 분극의 변화를 나타내는 히스테리시스 루프(10)를 나타낸다. 구체적으로, 도 8에서는, 동작 전계(E)의 크기에 따라 변화하는 강유전층(120)의 분극을 나타내고 있다. 이때, 상기 동작 전계(E)는 상기 인가되는 게이트 전압(Vg)을 강유전층(120)의 두께로 나눈 값으로 정의될 수 있다.
도 8을 참조하면, 히스테리시스 루프(10)는 제1 항전계(Ecp), 제2 항전계(Enp), 제1 잔류 분극(Prp) 및 제2 잔류 분극(Prn)을 구비할 수 있다. 제1 및 제2 항전계(Ecp, Enp)는 강유전층(120)에 상기 동작 전계(E)가 인가될 때, 강유전층(120)에 저장된 분극의 배향을 반대 방향으로 스위칭시킬 수 있는 최소 크기의 전계를 의미할 수 있다. 일 예로서, 강유전층(120)이 제1 잔류 분극(Prp)을 가지는 경우, 제2 항전계(Enp)의 절대치 이상의 크기를 가지는 음의 전계가 게이트 전극층(130)을 통해 인가될 때, 강유전층(120) 내의 분극 배향이 반대 방향으로 스위칭될 수 있다. 다른 예로서, 강유전층(120)이 제2 잔류 분극(Prn)을 가지는 경우, 제1 항전계(Ecp) 이상의 크기를 가지는 양의 전계가 게이트 전극층(130)을 통해 인가될 때, 강유전층(120) 내의 분극 배향이 반대 방향으로 스위칭될 수 있다.
제1 및 제2 잔류 분극(Prp, Prn)은, 게이트 전압(Vg)이 인가되지 않은 상태에서 강유전층(120)이 유지할 수 있는 최대 크기의 분극을 의미할 수 있다. 제1 및 제2 잔류 분극(Prp, Prn)은, 제1 및 제2 포화 전계(Esp, Esn)의 절대치 이상의 크기에 대응되는 양의 극성 또는 음의 극성의 게이트 전압(Vg)이 게이트 전극층(140)에 각각 인가된 후 상기 게이트 전압(Vg)이 제거됨으로써, 강유전층(120) 내에 각각 형성될 수 있다. 즉, 제1 및 제2 포화 전계(Esp, Esn)는 상기 제1 및 제2 잔류 분극(Prp, Prn)을 각각 획득하기 위해, 게이트 전극층(130)을 통해 인가되는 최소 크기의 동작 전계를 의미할 수 있다.
한편, 도 8의 히스테리시스 루프(10)에서는, 제1 및 제2 포화 전계(Esp, Esn)의 절대치 이상의 크기에 대응되는 양의 극성 또는 음의 극성의 게이트 전압(Vg)이 게이트 전극층(140)에 각각 인가될 때, 강유전층(120)이 가질 수 있는 최대 크기의 분극으로서, 제1 및 제2 포화 분극(Psp, Psn)을 나타내고 있다.
도 8을 참조하면, 제1 잔류 분극(Prp) 및 제2 잔류 분극(Prn)의 크기는 실질적으로 동일할 수 있다. 반면에, 제1 항전계(Ecp)의 절대치는 제2 항전계(Enp)의 절대치보다 작을 수 있다. 또한, 상기 제1 잔류 분극(Prp)을 획득하기 위해 인가되는 제1 포화 전계(Esp)의 절대치는, 상기 제2 잔류 분극(Prn)을 획득하기 위해 인가되는 제2 포화 전계(Esn)의 절대치보다 작을 수 있다. 본 출원의 실시 예에서는, 전계 제어층(130)의 내부 전계가 강유전층(120)의 히스테리시스 루프 특성에 영향을 미침으로써, 실질적으로 동일한 절대치를 가지는 한쌍의 항전계의 크기를 변화시켜, 상술한 바와 같이 서로 다른 절대치를 가지는 제1 및 제2 항전계(Ecp, Enp)로 변화시킬 수 있다. 또한, 전계 제어층(130)의 내부 전계는 실질적으로 동일한 절대치를 가지는 한쌍의 포화 전계의 크기를 변화시켜, 상술한 바와 같이 서로 다른 절대치를 가지는 제1 및 제2 포화 전계(Esp, Esn) 로 변화시킬 수 있다.
도 9는 일 실시 예에 따르는 강유전성 반도체 소자(1)의 강유전층(120)이 도 8의 제1 잔류 분극(Prp)을 가질 때의 분극 배향을 개략적으로 나타내고 있다. 도 10은 일 실시 예에 따르는 강유전성 반도체 소자(1)의 강유전층(120)이 도 8의 제2 잔류 분극(Prn)을 가질 때의 분극 배향을 개략적으로 나타내고 있다.
상술한 바와 같이, 게이트 전압(Vg)의 인가 유무와 관계없이, 전계 제어층(130)은 소정의 크기 및 배향을 가지는 내부 전계(E130)를 구비할 수 있다. 상기 내부 전계(E130)에 의해, 제1 계면(S1)에 인접한 전계 제어층(130)의 내부 영역이 음의 전하(N130)로 대전될 수 있으며, 제2 계면(S2)에 인접한 전계 제어층(130)의 내부 영역이 양의 전하(P130)로 대전될 수 있다. 이 때, 상기 양의 전하(P130)는 강유전층(120) 내부로, 분극 스위칭에 영향을 미치는 전계를 형성할 수 있다.
일 실시 예에 있어서, 게이트 전극층(140)에 양의 바이어스를 가지는 게이트 전압(Vg)을 인가할 때, 강유전층(120)의 분극은 제1 분극 배향(Pdn)으로 정렬될 수 있다. 이때, 전계 제어층(130) 내부에서 상기 양의 전하(P130)에 의해 형성되는 전계는, 강유전층(120)의 분극이 제1 분극 배향(Pdn)으로 정렬되는 것을 도울 수 있다. 일 예로서, 강유전층(120)이 제2 분극 배향(Pup)의 제2 잔류 분극(Prn)을 가지는 경우, 상기 양의 전하(P130)에 의해 형성되는 상기 전계는, 상기 게이트 전압(Vg)에 의해 강유전층(120)의 분극이 제2 분극 배향(Pup)으로부터 제1 분극 배향(Pdn)으로 스위칭되는 것을 도울 수 있다. 도 9를 참조하면, 강유전층(120) 내에 제1 분극 배향(Pdn)을 가지는 제1 잔류 분극을 형성하기 위한 게이트 전압(Vg)은 도 8의 제1 포화 전계(Esp)에 대응되는 전압일 수 있다.
다른 실시 예에 있어서, 게이트 전극층(140)에 음의 바이어스를 가지는 게이트 전압(Vg)을 인가할 때, 강유전층(120)의 분극은 제2 분극 배향(Pup)으로 정렬될 수 있다. 이때, 전계 제어층(130) 내부에서 상기 양의 전하(P130)에 의해 형성되는 전계는, 강유전층(120)의 분극이 제2 분극 배향(Pup)으로 정렬되는 것을 방해할 수 있다. 일 예로서, 강유전층(120)이 제1 분극 배향(Pdn)의 제1 잔류 분극(Prp)을 가지는 경우, 상기 양의 전하(P130)에 의해 형성되는 상기 전계는, 상기 게이트 전압(Vg)에 의해 강유전층(120)의 분극이 제1 분극 배향(Pdn)으로부터 제2 분극 배향(Pup)으로 스위칭되는 것을 방해할 수 있다. 도 10을 참조하면, 강유전층(120) 내에 제2 분극 배향(Pup)을 가지는 제2 잔류 분극을 형성하기 위한 게이트 전압(Vg)은 도 8의 제2 포화 전계(Esn)에 대응되는 전압일 수 있다.
결과적으로, 내부 전계(E130)을 가지는 전계 제어층(130)이 강유전층(120)과 게이트 전극층(140) 사이에 개재됨으로써, 도 8에 도시된 바와 같이, 전계 제어층(130)의 영향을 받는 강유전층(120)의 제1 항전계(Ecp)의 절대치가 제2 항전계(Ecn)의 절대치보다 증가할 수 있다. 또한, 도 8에 도시된 제1 포화 전계(Esp)의 절대치가 제2 포화 전계(Esn)의 절대치보다 증가할 수 있다. 이에 따라, 제1 전류 분극(Prp)을 강유전층(120) 내에 형성하기 위해 실질적으로 인가하는 게이트 전압(Vg)의 절대치는 제2 잔류 분극(Prn)을 강유전층(120) 내에 형성하기 위해 실질적으로 인가하는 게이트 전압(Vg)의 절대치보다 작도록 제어될 수 있다.
도 11은 일 실시 예에 있어서, 강유전성 메모리 장치(1)의 쓰기 동작을 위해 제공되는 게이트 전압(Vg)의 펄스 신호(20)를 개략적으로 나타내고 있다. 도 11을 참조하면, 제1 시간(t1)으로부터 제2 시간(t2)까지의 제1 시간 간격(Δta) 동안, 소정의 양의 극성을 가지는 제1 쓰기 전압(Vp)을 인가하고 상기 제1 쓰기 전압(Vp)을 제거함으로써, 강유전층(120) 내에 제1 분극 배향(Pdn)을 가지는 잔류 분극(Prp)을 형성할 수 있다. 또한, 제3 시간(t3)으로부터 제4 시간(t4) 까지의 제2 시간 간격(Δtb) 동안, 소정의 음의 극성을 가지는 제2 쓰기 전압(Vn)을 인가하고 상기 제2 쓰기 전압(Vn)을 제거함으로써, 강유전층(120) 내에 제2 분극 배향(Pup)을 가지는 잔류 분극(Prn)을 형성할 수 있다. 이때, 상기 제1 쓰기 전압(Vp)의 크기는 상기 제2 쓰기 전압(Vn)의 크기보다 작을 수 있다. 제1 시간 간격(Δta)과 제2 시간 간격(Δtb)의 크기는 동일할 수 있다.
상술한 도 1 내지 도 3, 도 7 내지 도 11과 관련하여 상술한 실시 예는, 강유전성 반도체 소자의 스위칭 동작의 분극 보유 특성 또는 내구성을 향상시킬 수 있다. 일 실시 예로서, 도 1을 참조하면, 기판(101)과 강유전층(120) 사이에 계면 절연층(110)이 적용될 수 있다. 계면 절연층(110)은 0 초과 2 nm 이하의 크기로 형성되기 때문에, 통상적으로 약 3 내지 4 V의 게이트 전압(Vg)이, 양의 극성을 가지는 바이어스 형태로, 게이트 전극층(140)에 인가되는 경우, 계면 절연층(110) 또는 강유전층(120)은 전기적 손상을 받을 수 있다. 구체적인 실시 예에 있어서, 상기 양의 극성을 가지는 바이어스에 의해, 계면 절연층(110) 또는 강유전층(120) 내부의 산화물 또는 질화물의 화학 결합을 깨지면서, 산소 공공 또는 질소 공공이 형성될 수 있다. 이때, 상기 산소 공공 또는 질소 공공이 계면 절연층(110)과 강유전층(120)의 계면에 밀집하는 경우, 상기 산소 공공 또는 질소 공공은 강유전층(120)의 분극 보유 특성(retention) 또는 내구성(endurance)을 열화시키는 결함 사이트(defect site)로 작용할 수 있다. 반면에, 상기 게이트 전압(Vg)이, 음의 극성을 가지는 바이어스 형태로 게이트 전극층(140)에 인가되는 경우, 계면 절연층(110) 또는 강유전층(120)은, 상기 양의 극성을 가지는 바이어스 형태로 게이트 전압(Vg)이 인가되는 경우와 비교하여, 전기적 손상을 상대적으로 덜 받을 수 있다. 상기 음의 극성을 가지는 바이어스는 계면 절연층(110) 또는 강유전층(120) 내부의 산화물 또는 질화물의 화학 결합을 상대적으로 깨지 못하기 때문이다. 상술한 본 개시의 실시예에 따르면, 강유전층(120)에 대한 쓰기 동작이 진행될 때, 전계 제어층(130)에 형성된 내부 전계(E130)는, 게이트 전극층(140)에 인가되는 양의 극성을 가지는 쓰기 전압의 크기를 감소시킬 수 있다. 이에 따라, 상기 쓰기 전압에 의해 계면 절연층(110) 또는 강유전층(120)이 받는 전기적 손상이 감소되어, 계면 절연층(110)과 강유전층(120) 내에 형성되는 산소 공공 또는 질소 공공 밀도가 감소될 수 있다. 또한, 계면 절연층(110)과 강유전층(120)의 계면에 형성되는 결함 사이트의 밀도가 감소될 수 있다. 반면에, 상기 쓰기 동작 시에 게이트 전극층(140)에 인가되는 음의 극성을 가지는 바이어스의 크기는 증가할 수 있지만, 상기 음의 극성을 가지는 바이어스는 상기 공공 및 결함 사이트의 생성에 미치는 영향이 적을 수 있다. 결과적으로, 강유전성 반도체 소자(1)의 분극 스위칭 동작의 신뢰성을 저하시키지 않으면서, 강유전성 반도체 소자(1)의 분극 보유 특성(retention) 또는 내구성(endurance)이 효과적으로 향상될 수 있다.
도 12는 본 개시의 다른 실시 예에 따르는 강유전성 반도체 소자(2)를 개략적으로 나타내는 도면이다. 도 13은 도 12의 강유전성 반도체 소자(2) 내 강유전층(120)이 가지는 전계-분극 히스테리시스 루프(30)를 개략적으로 나타내는 그래프이다.
도 12를 참조하면, 강유전성 반도체 소자(2)의 구성은, 전계 제어층(230)의 내부 전계(E230)의 방향이, 도 1에 도시된 강유전성 반도체 소자(1)의 전계 제어층(130)의 내부 전계(E130) 방향과 반대인 것을 제외하면, 강유전성 반도체 소자(1)의 구성과 실질적으로 동일하다.
전계 제어층(230)의 내부 전계(E230)은, 전계 제어층(230) 내부에 산소 공공의 농도 구배, 질소 공공의 농도 구배 또는 도펀트의 농도 구배를 제어함으로써, 획득할 수 있다. 구체적으로, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 또는 도 6b에 도시되는 산소 공공, 질소 공공, 또는 도펀트의 농도 구배의 방향과 반대 방향의 농도 구배를 전계 제어층(230) 내에 형성할 수 있다. 일 예로서, 전계 제어층(230) 중, 상기 강유전층(120)과 인접한, 즉 제2 계면(S4)에 인접한 내부 영역에서의 상기 산소 공공의 농도는, 게이트 전극층(140)과 인접한, 즉 제1 계면(S3)에 인접한 내부 영역에서의 상기 산소 공공 농도보다 높을 수 있다. 다른 예로서, 전계 제어층(230) 중, 제2 계면(S4)에 인접한 내부 영역에서의 도펀트 농도는 제1 계면(S3)에 인접한 내부 영역에서의 도펀트 농도보다 높을 수 있다.
도 13의 전계-분극 히스테리시스 루프(30)를 참조하면, 제1 잔류 분극(Prp1) 및 제2 잔류 분극(Prn1)의 크기는 실질적으로 동일할 수 있다. 반면에, 제1 항전계(Ecp1)의 절대치는 제2 항전계(Enp1)의 절대치보다 클 수 있다. 또한, 상기 제1 잔류 분극(Prp1)을 획득하기 위해 인가되는 제1 포화 전계(Esp1)의 절대치는, 상기 제2 잔류 분극(Prn1)을 획득하기 위해 인가되는 제2 포화 전계(Esn1)의 절대치보다 클 수 있다. 도 12 및 도 13을 함께 참조하면, 강유전층(120)에 대한 제1 쓰기 동작이 진행될 때, 전계 제어층(230)에 형성된 내부 전계(E230)가, 제1 쓰기 전압으로서, 게이트 전극층(140)에 인가되는 양의 극성을 가지는 바이어스의 크기를 증가시킬 수 있다. 상기 제1 쓰기 전압은 강유전층(120)에 제1 분극 배향(Pdn)을 가지는 제1 잔류 분극(Prp1)을 기록하는 전압일 수 있다. 반면에, 강유전층(120)에 대한 제2 쓰기 동작이 진행될 때, 전계 제어층(230)에 형성된 내부 전계(E230)가, 상기 제2 쓰기 전압으로서, 게이트 전극층(140)에 인가되는 음의 극성을 가지는 바이어스의 크기를 증가시킬 수 있다. 상기 제2 쓰기 전압은 강유전층(120)에 제2 분극 배향(Pup)을 가지는 제2 잔류 분극(Prn1)을 기록하는 전압일 수 있다. 상술한 바와 같이, 본 실시 예에 따르면, 강유전층(120)에 제1 및 제2 잔류 분극(Prp1, Prn1)를 각각 기록할 때, 전계 제어층(230)에 형성되는 내부 전계(E230)를 이용하여, 게이트 전극층(140)에 인가되는 바이어스의 크기를 서로 다르게 제어할 수 있다. 즉, 제1 포화 전계(Esp1) 및 제1 항전계(Ecp1)의 절대치를 대응하는 제2 포화 전계(Esn1) 및 제2 항전계(Enp1)의 절대치보다 크게 제어할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1 2: 강유전성 반도체 소자,
101: 기판, 110: 계면 절연층,
120: 강유전층, 130 230: 전계 제어층,
140: 게이트 전극층, 150: 소스 영역, 160: 드레인 영역.

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 강유전층;
    상기 강유전층 상에 배치되고, 내부 전계를 구비하여 상기 강유전층의 항전계의 크기를 제어하는 전계 제어층; 및
    상기 전계 제어층 상에 배치되는 게이트 전극층을 포함하는,강유전성 반도체 소자.
  2. 제1 항에 있어서,
    상기 내부 전계는, 상기 게이트 전극층과 인접한 상기 전계 제어층의 내부 영역으로부터 상기 강유전층과 인접한 내부 영역으로 갈수록, 음전하의 전위가 낮아지도록 형성되는
    강유전성 반도체 소자.
  3. 제1 항에 있어서,
    상기 전계 제어층은 상기 전계 제어층의 두께 방향을 따라 농도 구배를 가지는 산소 공공을 포함하고,
    상기 게이트 전극층에 인접한 상기 전계 제어층의 내부 영역에서의 상기 산소 공공 농도는, 상기 강유전층에 인접한 상기 전계 제어층의 내부 영역에서의 상기 산소 공공의 농도보다 높은
    강유전성 반도체 소자.
  4. 제1 항에 있어서,
    상기 전계 제어층은 상기 전계 제어층의 두께 방향을 따라 농도 구배를 가지는 질소 공공을 포함하고,
    상기 게이트 전극층에 인접한 상기 전계 제어층의 내부 영역에서의 상기 질소 공공 농도는, 상기 강유전층에 인접한 상기 전계 제어층의 내부 영역에서의 상기 질소 공공의 농도보다 높은
    강유전성 반도체 소자.
  5. 제1 항에 있어서,
    상기 강유전층은
    하프늄 산화물, 지르코늄 산화물, 및 하프늄지르코늄 산화물 중에서 선택되는 적어도 하나를 포함하는
    강유전성 반도체 소자.
  6. 제5 항에 있어서,
    상기 강유전층은
    탄소, 실리콘, 마그네슘, 알루미늄, 이트륨, 질소, 게르마늄, 주석, 스트론튬, 납, 칼슘, 바륨, 티타늄, 가돌리늄 및 란타넘 중에서 선택된 적어도 하나를 도펀트로서 포함하는
    강유전성 반도체 소자.
  7. 제1 항에 있어서,
    상기 전계 제어층은
    절연성 산화물 또는 절연성 질화물을 포함하는
    강유전성 반도체 소자.
  8. 제1 항에 있어서,
    상기 전계 제어층은
    실리콘 산화물, 티타늄 산화물, 알루미늄 산화물, 니켈 산화물, 구리 산화물, 지르코늄 산화물, 망간 산화물, 하프늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 니오븀 산화물, 철산화물, 란타늄산화물, 실리콘 질화물 및 알루미늄 질화물로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는
    강유전성 반도체 소자.
  9. 제1 항에 있어서,
    상기 전계 제어층은
    농도 구배를 가지는 도펀트를 포함하는
    강유전성 반도체 소자.
  10. 제1 항에 있어서,
    상기 전계 제어층은 도펀트를 포함하되,
    상기 게이트 전극층과 인접한 내부 영역에서의 도펀트 농도는, 상기 강유전층과 인접한 내부 영역에서의 도펀트 농도보다 높은
    강유전성 반도체 소자.
  11. 제1 항에 있어서,
    상기 게이트 전극층은
    텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 및 루테늄산화물 중에서 선택되는 적어도 하나를 포함하는
    강유전성 반도체 소자.
  12. 제1 항에 있어서,
    상기 게이트 전극층의 양단에 위치하는 상기 기판에 각각 배치되는 소스 영역 및 드레인 영역을 더 포함하는
    강유전성 반도체 소자.
  13. 기판;
    상기 기판 상에 배치되는 강유전층;
    상기 강유전층 상에 배치되는 전계 제어층; 및
    상기 전계 제어층 상에 배치되는 게이트 전극층을 포함하되,
    상기 전계 제어층은, 상기 게이트 전극층과의 계면에 인접한 내부 영역에 분포하며 음의 전하를 가지는 결함 사이트를 포함하는
    강유전성 반도체 소자.
  14. 제13 항에 있어서,
    상기 전계 제어층은
    상기 결함 사이트를 생성하는 산소 공공, 질소 공공 및 도펀트 중 적어도 하나를 포함하는
    강유전성 반도체 소자.
  15. 제13 항에 있어서,
    상기 전계 제어층은 내부 전계를 가지며,
    상기 내부 전계는 상기 게이트 전극층과 인접한 상기 전계 제어층의 내부 영역으로부터 상기 강유전층과 인접한 상기 전계 제어층의 내부 영역으로 갈수록, 음전하의 전위가 낮아지도록 형성되는
    강유전성 반도체 소자.
  16. 제13 항에 있어서,
    상기 전계 제어층은
    절연성 산화물 또는 절연성 질화물을 포함하는
    강유전성 반도체 소자.
  17. 제13 항에 있어서,
    상기 전계 제어층은
    실리콘 산화물, 티타늄 산화물, 알루미늄 산화물, 니켈 산화물, 구리 산화물, 지르코늄 산화물, 망간 산화물, 하프늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 니오븀 산화물, 철산화물, 란타늄산화물, 실리콘 질화물 및 알루미늄 질화물로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는
    강유전성 반도체 소자.
  18. 제13 항에 있어서,
    상기 강유전층은
    하프늄 산화물, 지르코늄 산화물, 및 하프늄지르코늄 산화물 중에서 선택되는 적어도 하나를 포함하는
    강유전성 반도체 소자.
  19. 제13 항에 있어서,
    상기 기판과 상기 강유전층 사이에 배치되는 계면 절연층을 더 포함하는
    강유전성 반도체 소자.
  20. 제13 항에 있어서,
    상기 게이트 전극층의 양단에 위치하는 상기 기판에 각각 배치되는 소스 영역 및 드레인 영역을 더 포함하는
    강유전성 반도체 소자.
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