KR20230163667A - 반도체 장치 및 그의 제조 방법 - Google Patents

반도체 장치 및 그의 제조 방법 Download PDF

Info

Publication number
KR20230163667A
KR20230163667A KR1020220063238A KR20220063238A KR20230163667A KR 20230163667 A KR20230163667 A KR 20230163667A KR 1020220063238 A KR1020220063238 A KR 1020220063238A KR 20220063238 A KR20220063238 A KR 20220063238A KR 20230163667 A KR20230163667 A KR 20230163667A
Authority
KR
South Korea
Prior art keywords
film
substrate
buffer
gate insulating
semiconductor device
Prior art date
Application number
KR1020220063238A
Other languages
English (en)
Inventor
이기흔
김용석
김현철
하대원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020220063238A priority Critical patent/KR20230163667A/ko
Priority to US18/151,021 priority patent/US20230387297A1/en
Priority to EP23162851.2A priority patent/EP4283683A1/en
Priority to TW112114269A priority patent/TWI854601B/zh
Priority to CN202310443635.8A priority patent/CN117116988A/zh
Publication of KR20230163667A publication Critical patent/KR20230163667A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

특성이 향상된 강유전체 전계 효과 트랜지스터(FeFET)를 포함하는 반도체 장치가 제공된다. 반도체 장치는, 기판, 기판 상에, 금속 원소를 포함하는 게이트 전극막, 기판과 게이트 전극막 사이에, 강유전체(ferroelectrics)를 포함하는 게이트 절연막, 및 게이트 절연막과 게이트 전극막 사이에, 게이트 절연막과 접촉하며, 반도체 물질의 산화물을 포함하는 버퍼 산화막을 포함한다.

Description

반도체 장치 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 강유전체 전계 효과 트랜지스터(ferroelectric field effect transistor; FeFET)를 포함하는 반도체 장치 및 그의 제조 방법에 관한 것이다.
강유전체(ferroelectrics)는 외부에서 전기장이 가해지지 않아도 내부의 전기 쌍극자 모멘트가 정렬하여 자발적인 분극(polarization)을 유지하는 강유전성(ferroelectricity)을 갖는 물질이다. 또한, 강유전체의 분극은 임계 전계(coercive field) 이상의 외부 전계를 가함으로 바꿀 수 있고, 그 상태는 인접한 금속, 반도체 등의 물질 내의 변화를 통해 전기적으로 읽는 것이 가능하다. 따라서, 이러한 강유전체의 특성을 반도체 장치에 적용함으로써 성능을 향상시키기 위한 연구가 지속되고 있다.
특히, 하프늄계 산화물의 강유전성이 발견됨에 따라, 하프늄계 산화물을 이용하는 강유전체 전계 효과 트랜지스터(ferroelectric field effect transistor; FeFET)가 개발되고 있다. 하프늄계 산화물은 반도체 공정에 친화적이면서도 매우 얇은 박막에서도 강유전성을 유지할 수 있으므로, 반도체 장치의 소형화에 기여할 것으로 기대된다.
본 발명이 해결하고자 하는 기술적 과제는 특성이 향상된 강유전체 전계 효과 트랜지스터(FeFET)를 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 특성이 향상된 강유전체 전계 효과 트랜지스터(FeFET)를 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 기판, 기판 상에, 금속 원소를 포함하는 게이트 전극막, 기판과 게이트 전극막 사이에, 강유전체(ferroelectrics)를 포함하는 게이트 절연막, 및 게이트 절연막과 게이트 전극막 사이에, 게이트 절연막과 접촉하며, 반도체 물질의 산화물을 포함하는 버퍼 산화막을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 제1 반도체 물질을 포함하는 기판, 기판 상에, 금속 원소를 포함하는 게이트 전극막, 기판과 게이트 전극막 사이에, 강유전체(ferroelectrics)를 포함하는 게이트 절연막, 게이트 절연막과 기판 사이에, 제1 반도체 물질의 산화물을 포함하는 계면막, 및 게이트 절연막과 게이트 전극막 사이에, 제2 반도체 물질의 산화물을 포함하는 버퍼 산화막을 포함하되, 계면막의 두께는 버퍼 산화막의 두께보다 작다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 제1 반도체 물질을 포함하는 기판, 기판 상에, 금속 원소를 포함하는 게이트 전극막, 기판과 게이트 전극막 사이에, 강유전체(ferroelectrics)를 포함하는 게이트 절연막, 게이트 절연막과 게이트 전극막 사이에, 제2 반도체 물질을 포함하는 버퍼막, 및 게이트 절연막과 버퍼막 사이에, 제2 반도체 물질의 산화물을 포함하는 버퍼 산화막을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 실리콘(Si)을 포함하는 기판, 기판 상에, 금속 원소를 포함하는 게이트 전극막, 기판과 게이트 전극막 사이에, 강유전성을 갖는 하프늄계 산화물을 포함하는 게이트 절연막, 게이트 절연막과 게이트 전극막 사이에, 실리콘(Si)을 포함하는 버퍼막, 및 게이트 절연막과 버퍼막 사이에, 실리콘 산화막을 포함하는 버퍼 산화막을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 제1 반도체 물질을 포함하는 기판을 제공하고, 기판 상에, 강유전성을 갖는 하프늄계 산화물을 포함하는 게이트 절연막을 형성하고, 게이트 절연막 상에, 제2 반도체 물질을 포함하는 버퍼막을 형성하고, 버퍼막 상에, 금속 원소를 포함하는 게이트 전극막을 형성하고, 어닐링 공정을 수행하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 단면도이다.
도 2는 도 1의 R1 영역을 설명하기 위한 확대도이다.
도 3은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 단면도이다.
도 4는 도 3의 R1 영역을 설명하기 위한 확대도이다.
도 5는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 단면도이다.
도 6은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 7 및 도 8은 도 6의 A-A를 따라 절단한 다양한 개략적인 단면도들이다.
도 9는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 10은 도 9의 B-B를 따라 절단한 개략적인 단면도이다.
도 11은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 12는 도 11의 C-C를 따라 절단한 개략적인 단면도이다.
도 13은 도 12의 R2 영역을 설명하기 위한 확대도이다.
도 14는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 사시도이다.
도 15는 도 14의 R3 영역을 설명하기 위한 확대도이다.
도 16 내지 도 20은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 21 및 도 22는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 명세서에서, 비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
이하에서, 도 1 내지 도 15를 참조하여, 예시적인 실시예들에 따른 반도체 장치를 설명한다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 단면도이다. 도 2는 도 1의 R1 영역을 설명하기 위한 확대도이다.
도 1 및 도 2를 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 소오스/드레인 영역(102), 제1 게이트 구조체(GS1), 제1 층간 절연막(180), 소오스/드레인 컨택(192) 및 게이트 컨택(194)을 포함한다.
기판(100)은 제1 반도체 물질을 포함할 수 있다. 상기 제1 반도체 물질은 예를 들어, 원소 반도체 물질인 실리콘(Si) 또는 게르마늄(Ge)을 포함할 수 있다. 또는, 상기 제1 반도체 물질은 IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수도 있다. 상기 IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. 상기 III-V족 화합물 반도체는 예를 들어, III족 원소인 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 적어도 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
예를 들어, 기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 설명의 편의를 위해, 이하에서 기판(100)은 실리콘 기판인 것으로 설명한다.
몇몇 실시예에서, 기판(100)은 제1 도전형의 불순물 원소가 도핑된 상기 제1 반도체 물질을 포함할 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 장치가 NFET인 경우에, 기판(100)은 p형 불순물(예컨대, 붕소(B), 알루미늄(Al), 인듐(In) 또는 갈륨(Ga) 등)이 도핑된 실리콘(Si)을 포함할 수 있다. 또는, 예를 들어, 몇몇 실시예에 따른 반도체 장치가 PFET인 경우에, 기판(100)은 n형 불순물(예컨대, 인(P) 또는 비소(As) 등)이 도핑된 실리콘(Si)을 포함할 수 있다.
제1 게이트 구조체(GS1)는 기판(100) 상에 형성될 수 있다. 몇몇 실시예에서, 제1 게이트 구조체(GS1)는 기판(100) 상에 차례로 적층되는 게이트 절연막(120), 버퍼 산화막(135), 버퍼막(130) 및 게이트 전극막(140)을 포함할 수 있다.
게이트 절연막(120)은 기판(100) 상에 적층될 수 있다. 또한, 게이트 절연막(120)은 기판(100)과 게이트 전극막(140) 사이에 개재될 수 있다. 게이트 절연막(120)은 이력(hysteresis) 특성을 갖는 강유전체(ferroelectrics)를 포함할 수 있다. 예를 들어, 게이트 절연막(120)은 하프늄 산화물, 지르코늄 산화물, 이트륨-도핑 지르코늄 산화물, 이트륨-도핑 하프늄 산화물, 마그네슘-도핑 지르코늄 산화물, 마그네슘-도핑 하프늄 산화물, 실리콘-도핑 하프늄 산화물, 실리콘-도핑 지르코늄 산화물 , 바륨-도핑 티타늄 산화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 게이트 절연막(120)은 강유전성을 갖는 하프늄계 산화물을 포함할 수 있다. 예를 들어, 게이트 절연막(120)은 실리콘(Si), 지르코늄(Zr), 이트륨(Y), 스트론튬(Sr), 란타넘(La), 가돌리늄(Gd), 알루미늄(Al) 중 적어도 하나의 원소가 도핑된 하프늄 산화물(HfO2)을 포함할 수 있다. 이러한 하프늄 산화물은 사방정 상(orthorhombic phase; O-phase)을 가짐으로써 강유전성을 나타낼 수 있다.
몇몇 실시예에서, 도 2에 도시된 것처럼, 기판(100)과 게이트 절연막(120) 사이에 계면막(105)이 형성될 수 있다. 계면막(105)은 기판(100)의 상기 제1 반도체 물질의 산화물을 포함할 수 있다. 예를 들어, 계면막(105)은 게이트 절연막(120)에 인접하는 기판(100)의 표면(예컨대, 상면)이 산화되어 형성되는 산화막일 수 있다. 일례로, 기판(100)이 실리콘(Si)을 포함하는 경우에, 계면막(105)은 실리콘 산화막을 포함할 수 있다.
몇몇 실시예에서, 계면막(105)은 게이트 절연막(120)과 접촉할 수 있다. 즉, 계면막(105)은 게이트 절연막(120) 바로 아래에 형성될 수 있고, 기판(100)은 계면막(105) 바로 아래에 형성될 수 있다.
다른 몇몇 실시예에서, 계면막(105)은 기판(100)과 게이트 절연막(120) 사이에 존재하지 않을 수도 있다. 여기서, 계면막(105)이 존재하지 않는다는 것은, 기판(100)과 게이트 절연막(120) 사이에 계면막(105)이 전혀 존재하지 않는 경우뿐만 아니라, 투과전자현미경(TEM) 이미지 분석 등에 의한 측정 한계 이하의 두께로 미미하게 존재하는 경우를 포함하는 의미이다.
계면막(105)의 두께(T1)는 약 1 nm보다 작을 수 있다. 바람직하게는, 계면막(105)의 두께(T1)는 약 5 Å 이하일 수 있다. 상기 범위에서, 게이트 절연막(120)을 포함하는 강유전체 전계 효과 트랜지스터(ferroelectric field effect transistor; FeFET)의 특성이 향상될 수 있다. 예를 들어, 계면막(105)의 두께(T1)는 약 0.01 Å 내지 약 5 Å일 수 있다. 더욱 바람직하게는, 계면막(105)의 두께(T1)는 약 1 Å 이하일 수 있다.
버퍼막(130)은 게이트 절연막(120) 상에 적층될 수 있다. 또한, 버퍼막(130)은 게이트 절연막(120)과 게이트 전극막(140) 사이에 개재될 수 있다. 버퍼막(130)은 제2 반도체 물질을 포함할 수 있다. 상기 제2 반도체 물질은 예를 들어, 원소 반도체 물질인 실리콘(Si) 또는 게르마늄(Ge)을 포함할 수 있다. 또는, 상기 제1 반도체 물질은 IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수도 있다. 상기 IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. 상기 III-V족 화합물 반도체는 예를 들어, III족 원소인 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 적어도 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다. 일례로, 버퍼막(130)은 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있다.
버퍼막(130)의 두께(T3)는 약 10 nm보다 작을 수 있다. 상기 범위에서, 버퍼막(130)으로 인해 반도체 장치의 특성이 저하되는 것이 방지될 수 있다. 바람직하게는, 버퍼막(130)의 두께(T3)는 약 5 nm 이하일 수 있다. 예를 들어, 버퍼막(130)의 두께(T3)는 약 0.01 nm 내지 약 5 nm일 수 있다. 더욱 바람직하게는, 버퍼막(130)의 두께(T3)는 약 1 nm 이하일 수 있다.
몇몇 실시예에서, 상기 제1 반도체 물질 및 상기 제2 반도체 물질은 서로 동일할 수 있다. 일례로, 기판(100) 및 버퍼막(130)은 각각 실리콘(Si)을 포함할 수 있다.
몇몇 실시예에서, 버퍼막(130)의 열팽창계수(Coefficient of Thermal Expansion; CTE)는 게이트 절연막(120)의 열팽창계수(CTE)보다 작을 수 있다. 일례로, 게이트 절연막(120)이 하프늄계 산화물을 포함하는 경우에, 버퍼막(130)은 실리콘(Si)을 포함할 수 있다. 이러한 버퍼막(130)은 게이트 절연막(120)에 기계적 스트레스를 인가함으로써 게이트 절연막(120)의 강유전성을 증대시킬 수 있다. 예를 들어, 버퍼막(130)은 게이트 절연막(120)에 대한 어닐링 공정에서 하프늄계 산화물을 포함하는 게이트 절연막(120)의 결정학적 구조를 사방정 상으로 유도할 수 있다.
버퍼 산화막(135)은 게이트 절연막(120)과 버퍼막(130) 사이에 형성될 수 있다. 버퍼 산화막(135)은 버퍼막(130)의 상기 제2 반도체 물질의 산화물을 포함할 수 있다. 예를 들어, 버퍼 산화막(135)은 게이트 절연막(120)에 인접하는 버퍼막(130)의 표면(예컨대, 하면)이 산화되어 형성되는 산화막일 수 있다. 일례로, 버퍼막(130)이 실리콘(Si)을 포함하는 경우에, 버퍼 산화막(135)은 실리콘 산화막을 포함할 수 있다.
몇몇 실시예에서, 버퍼 산화막(135)은 게이트 절연막(120)과 접촉할 수 있다. 즉, 버퍼 산화막(135)은 게이트 절연막(120) 바로 위에 형성될 수 있고, 버퍼막(130)은 버퍼 산화막(135) 바로 위에 형성될 수 있다.
몇몇 실시예에서, 계면막(105)의 두께(T1)는 버퍼 산화막(135)의 두께(T2)보다 작을 수 있다. 바람직하게는, 버퍼 산화막(135)의 두께(T2)는 약 5 Å 이상일 수 있다. 예를 들어, 버퍼 산화막(135)의 두께(T2)는 약 5 Å 내지 약 15 Å일 수 있다.
몇몇 실시예에서, 계면막(105)의 두께(T1)와 버퍼 산화막(135)의 두께(T2)의 합(T1+T2)은 약 5 Å 내지 약 15 Å일 수 있다.
게이트 전극막(140)은 버퍼막(130) 상에 적층될 수 있다. 게이트 전극막(140)은 금속 원소를 포함할 수 있다. 예를 들어, 게이트 전극막(140)은 금속막 또는 도전성 금속 질화막을 포함할 수 있다. 예를 들어, 게이트 전극막(140)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 텅스텐 탄 질화물(WCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 게이트 전극막(140)의 열팽창계수(Coefficient of Thermal Expansion; CTE)는 게이트 절연막(120)의 열팽창계수(CTE)보다 작을 수 있다. 일례로, 게이트 절연막(120)이 하프늄계 산화물을 포함하는 경우에, 게이트 전극막(140)은 텅스텐(W) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다. 이러한 게이트 전극막(140)은 게이트 절연막(120)에 기계적 스트레스를 인가함으로써 게이트 절연막(120)의 강유전성을 증대시킬 수 있다. 예를 들어, 게이트 전극막(140)은 게이트 절연막(120)에 대한 어닐링 공정에서 게이트 절연막(120)의 결정학적 구조를 사방정 상으로 유도할 수 있다.
게이트 전극막(140)은 단일막인 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 도시된 것과 달리, 게이트 전극막(140)은 복수의 도전성 물질이 적층되어 형성될 수도 있다. 예를 들어, 게이트 전극막(140)은 일함수를 조절하는 일함수 조절막과, 상기 일함수 조절막에 의해 형성된 공간을 채우는 필링 도전막을 포함할 수 있다. 상기 일함수 조절막은 예를 들어, TiN, TaN, TiC, TaC, TiAlC 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 상기 필링 도전막은 예를 들어, W 또는 Al을 포함할 수 있다.
몇몇 실시예에서, 제1 게이트 구조체(GS1)는 게이트 스페이서(160)를 더 포함할 수 있다. 게이트 스페이서(160)는 게이트 전극막(140)의 측면을 덮을 수 있다. 예를 들어, 게이트 스페이서(160)는 게이트 절연막(120)의 측면, 버퍼 산화막(135)의 측면, 버퍼막(130)의 측면 및 게이트 전극막(140)의 측면을 따라 연장될 수 있다. 게이트 스페이서(160)는 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 소오스/드레인 영역(102)은 제1 게이트 구조체(GS1)의 측면 상의 기판(100) 내에(또는, 기판(100) 상에) 형성될 수 있다. 제1 소오스/드레인 영역(102)은 기판(100) 내에 불순물이 주입되어 형성되는 불순물 영역일 수도 있고, 기판(100) 상에 형성되는 에피택셜층일 수도 있다.
제1 소오스/드레인 영역(102)은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 장치가 NFET인 경우에, 제1 소오스/드레인 영역(102)은 n형 불순물 또는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제1 소오스/드레인 영역(102)은 P, Sb, As 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 또는, 예를 들어, 몇몇 실시예에 따른 반도체 장치가 PFET인 경우에, 제1 소오스/드레인 영역(102)은 p형 불순물 또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제1 소오스/드레인 영역(102)은 B, C, In, Ga, 및 Al 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
상술한 기판(100), 제1 소오스/드레인 영역(102) 및 제1 게이트 구조체(GS1)는 강유전체 전계 효과 트랜지스터(FeFET)을 형성할 수 있다. 본 명세서에서, 강유전체 전계 효과 트랜지스터를 형성하는 기판(100)의 영역은 활성 영역(또는 활성 패턴)으로도 지칭될 수 있다.
제1 층간 절연막(180)은 기판(100) 상에 형성될 수 있다. 제1 층간 절연막(180)은 제1 게이트 구조체(GS1) 및 제1 소오스/드레인 영역(102)을 덮을 수 있다. 제1 층간 절연막(180)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 산화물보다 유전 상수가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다. 상기 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
소오스/드레인 컨택(192)은 제1 소오스/드레인 영역(102)과 접속될 수 있다. 예를 들어, 소오스/드레인 컨택(192)은 제1 층간 절연막(180)을 관통하여 제1 소오스/드레인 영역(102)과 접속될 수 있다.
게이트 컨택(194)은 게이트 전극막(140)과 접속될 수 있다. 예를 들어, 게이트 컨택(194)은 제1 층간 절연막(180)을 관통하여 게이트 전극막(140)과 접속될 수 있다.
소오스/드레인 컨택(192) 및 게이트 컨택(194)은 각각 도전 물질, 예를 들어, 금속, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 3은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 단면도이다. 도 4는 도 3의 R1 영역을 설명하기 위한 확대도이다. 설명의 편의를 위해, 도 1 및 도 2를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 3 및 도 4를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 구조체(GS1)는 기판(100) 상에 차례로 적층되는 게이트 절연막(120), 버퍼 산화막(135) 및 게이트 전극막(140)을 포함할 수 있다.
예를 들어, 버퍼 산화막(135)은 게이트 전극막(140)과 접촉할 수 있다. 즉, 버퍼 산화막(135)은 게이트 절연막(120) 바로 위에 형성될 수 있고, 게이트 전극막(140)은 버퍼 산화막(135) 바로 위에 형성될 수 있다. 또는, 예를 들어, 도 1 및 도 2를 이용하여 상술한 버퍼막(130)은 버퍼 산화막(135)과 게이트 전극막(140) 사이에 개재되지 않을 수 있다.
몇몇 실시예에서, 도 4에 도시된 것처럼, 기판(100)과 게이트 절연막(120) 사이에 계면막(105)이 형성될 수 있다. 몇몇 실시예에서, 계면막(105)의 두께(T1)는 버퍼 산화막(135)의 두께(T2)보다 작을 수 있다.
도 5는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 단면도이다. 설명의 편의를 위해, 도 1 및 도 2를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 5를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 게이트 절연막(120), 버퍼 산화막(135) 및 버퍼막(130)은 각각 게이트 스페이서(160)의 내측면을 따라 더 연장될 수 있다.
예를 들어, 게이트 절연막(120), 버퍼 산화막(135) 및 버퍼막(130)은 각각 기판(100)의 상면 및 게이트 스페이서(160)의 내측면을 따라 컨포멀하게 연장될 수 있다. 이러한 게이트 절연막(120), 버퍼 산화막(135) 및 버퍼막(130)을 포함하는 제1 게이트 구조체(GS1)는 예를 들어, 리플레이스먼트(replacement) 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 6은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 7 및 도 8은 도 6의 A-A를 따라 절단한 다양한 개략적인 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6 내지 도 8을 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 활성 패턴(AP1), 필드 절연막(115) 및 제2 게이트 구조체(GS2)를 포함한다.
제1 활성 패턴(AP1)은 기판(100) 상에 형성될 수 있다. 제1 활성 패턴(AP1)은 기판(100)의 상면과 평행한 제1 방향(X1)으로 연장될 수 있다. 제1 활성 패턴(AP1)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다. 제1 활성 패턴(AP1)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또는, 제1 활성 패턴(AP1)은 화합물 반도체, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
필드 절연막(115)의 기판(100) 상에 형성될 수 있다. 필드 절연막(115)은 제1 활성 패턴(AP1)의 측면의 적어도 일부를 덮을 수 있다. 필드 절연막(115)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 게이트 구조체(GS2)는 제1 활성 패턴(AP1) 및 필드 절연막(115) 상에 형성될 수 있다. 또한, 제2 게이트 구조체(GS2)는 제1 활성 패턴(AP1)과 교차할 수 있다. 예를 들어, 제2 게이트 구조체(GS2)는 기판(100)의 상면과 평행하면 제1 방향(X1)과 교차하는 제2 방향(Y1)으로 연장될 수 있다.
몇몇 실시예에서, 제2 게이트 구조체(GS2)는 제1 활성 패턴(AP1) 상에 차례로 적층되는 게이트 절연막(120), 버퍼 산화막(135), 버퍼막(130) 및 게이트 전극막(140)을 포함할 수 있다. 이를 통해, 제1 활성 패턴(AP1) 및 제2 게이트 구조체(GS2)는 제1 방향(X1)을 따라 채널을 형성하는 강유전체 전계 효과 트랜지스터(FeFET)을 형성할 수 있다.
구체적으로 도시되지 않았으나, 제1 활성 패턴(AP1)과 게이트 절연막(120) 사이에 계면막(도 2의 105)이 형성될 수도 있다. 또는, 도시된 것과 달리, 버퍼막(130)은 버퍼 산화막(135)과 게이트 전극막(140) 사이에 개재되지 않을 수도 있다.
도 6 및 도 7을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 활성 패턴(AP1)은 핀(fin) 패턴을 포함할 수 있다.
예를 들어, 제1 활성 패턴(AP1)은 기판(100)의 상면으로부터 돌출되어(예컨대, 제1 방향(X1) 및 제2 방향(Y1)과 교차하는 제3 방향(Z1)으로 돌출되어) 제1 방향(X1)으로 길게 연장될 수 있다. 제2 게이트 구조체(GS2)는 핀 형상을 갖는 제1 활성 패턴(AP1)의 3면(예컨대, 양 측면 및 상면)을 따라 연장될 수 있다. 예를 들어, 게이트 절연막(120), 버퍼 산화막(135) 및 버퍼막(130)은 각각 제1 활성 패턴(AP1)의 양 측면 및 상면을 따라 컨포멀하게 연장될 수 있다.
몇몇 실시예에서, 게이트 절연막(120), 버퍼 산화막(135) 및 버퍼막(130)은 필드 절연막(115)의 상면을 따라 더 연장될 수 있다.
도 6 및 도 8을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 활성 패턴(AP1)은 복수의 시트 패턴들을 포함할 수 있다.
예를 들어, 제1 활성 패턴(AP1)은 제3 방향(Z1)을 따라 배열되며, 서로 이격되는 제1 내지 제3 시트 패턴(SP1, SP2, SP3)을 포함할 수 있다. 제1 내지 제3 시트 패턴(SP1, SP2, SP3)은 각각 제1 방향(X1)으로 연장되어 제2 게이트 구조체(GS2)를 관통할 수 있다. 예를 들어, 게이트 절연막(120), 버퍼 산화막(135) 및 버퍼막(130)은 각각 제1 내지 제3 시트 패턴(SP1, SP2, SP3)의 둘레를 따라 컨포멀하게 연장될 수 있다.
몇몇 실시예에서, 제1 활성 패턴(AP1)은 기판(100)의 상면으로부터 돌출되어 제1 방향(X1)으로 연장되는 핀 패턴(FP)을 더 포함할 수 있다. 제1 내지 제3 시트 패턴(SP1, SP2, SP3)은 핀 패턴(FP)의 상면 상에 차례로 배열될 수 있다.
몇몇 실시예에서, 게이트 절연막(120), 버퍼 산화막(135) 및 버퍼막(130)은 핀 패턴(FP)의 상면 및 필드 절연막(115)의 상면을 따라 더 연장될 수 있다.
도 9는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 10은 도 9의 B-B를 따라 절단한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9 및 도 10을 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 하부 소오스/드레인 영역(102B), 스페이서 패턴(116), 제2 활성 패턴(AP2), 제3 게이트 구조체(GS3) 및 상부 소오스/드레인 영역(102U)을 포함한다.
하부 소오스/드레인 영역(102B)은 기판(100) 상에 형성될 수 있다. 하부 소오스/드레인 영역(102B)은 기판(100) 내에 불순물이 주입되어 형성되는 불순물 영역일 수도 있고, 기판(100) 상에 형성되는 에피택셜층일 수도 있다.
하부 소오스/드레인 영역(102B)은 상기 제2 도전형을 가질 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 장치가 NFET인 경우에, 하부 소오스/드레인 영역(102B)은 n형 불순물 또는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 또는, 예를 들어, 몇몇 실시예에 따른 반도체 장치가 PFET인 경우에, 하부 소오스/드레인 영역(102B)은 p형 불순물 또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다.
스페이서 패턴(116)은 하부 소오스/드레인 영역(102B)의 일부를 덮을 수 있다. 하부 소오스/드레인 영역(102B)의 다른 일부는 스페이서 패턴(116)에 의해 노출될 수 있다. 스페이서 패턴(116)으로부터 노출되는 하부 소오스/드레인 영역(102B)은 예를 들어, 제4 방향(X2)으로 연장되는 장변 및 제5 방향(Y2)으로 연장되는 단변을 포함할 수 있으나, 이에 제한되는 것은 아니다. 스페이서 패턴(116)의 상면은 하부 소오스/드레인 영역(102B)의 상면과 공면에 배치되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 스페이서 패턴(116)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 활성 패턴(AP2)은 하부 소오스/드레인 영역(102B) 상에 형성될 수 있다. 예를 들어, 제2 활성 패턴(AP2)은 하부 소오스/드레인 영역(102B)의 상면과 접속될 수 있다. 제2 활성 패턴(AP2)은 스페이서 패턴(116)으로부터 노출되는 하부 소오스/드레인 영역(102B)으로부터 제4 방향(X2) 및 제5 방향(Y2)과 교차하는 제6 방향(Z2)으로 연장될 수 있다.
제3 게이트 구조체(GS3)는 스페이서 패턴(116) 상에 형성될 수 있다. 또한, 제3 게이트 구조체(GS3)는 제2 활성 패턴(AP2)의 측면 상에 형성될 수 있다. 예를 들어, 제3 게이트 구조체(GS3)는 제2 활성 패턴(AP2)의 측면을 둘러쌀 수 있다.
상부 소오스/드레인 영역(102U)은 제2 활성 패턴(AP2) 상에 형성될 수 있다. 예를 들어, 상부 소오스/드레인 영역(102U)은 제2 활성 패턴(AP2)의 상면과 접속될 수 있다. 즉, 제2 활성 패턴(AP2)은 하부 소오스/드레인 영역(102B)과 상부 소오스/드레인 영역(102U) 사이에 개재될 수 있다.
상부 소오스/드레인 영역(102U)은 상기 제2 도전형을 가질 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 장치가 NFET인 경우에, 상부 소오스/드레인 영역(102U)은 n형 불순물 또는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 또는, 예를 들어, 몇몇 실시예에 따른 반도체 장치가 PFET인 경우에, 상부 소오스/드레인 영역(102U)은 p형 불순물 또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다.
몇몇 실시예에서, 제3 게이트 구조체(GS3)는 제2 활성 패턴(AP2)의 측면 상에 차례로 적층되는 게이트 절연막(120), 버퍼 산화막(135), 버퍼막(130) 및 게이트 전극막(140)을 포함할 수 있다. 이를 통해, 제2 활성 패턴(AP2), 제2 게이트 구조체(GS2), 하부 소오스/드레인 영역(102B) 및 상부 소오스/드레인 영역(102U)은 제6 방향(Z2)을 따라 채널을 형성하는 강유전체 전계 효과 트랜지스터(FeFET)을 형성할 수 있다. 몇몇 실시예에서, 게이트 절연막(120), 버퍼막(130), 버퍼 산화막(135) 및 게이트 전극막(140)은 스페이서 패턴(116)의 상면을 따라 더 연장될 수 있다.
구체적으로 도시되지 않았으나, 제2 활성 패턴(AP2)과 게이트 절연막(120) 사이에 계면막(도 2의 105)이 형성될 수도 있다. 또는, 도시된 것과 달리, 버퍼막(130)은 버퍼 산화막(135)과 게이트 전극막(140) 사이에 개재되지 않을 수도 있다.
도 11은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 12는 도 11의 C-C를 따라 절단한 개략적인 단면도이다. 도 13은 도 12의 R2 영역을 설명하기 위한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11 내지 도 13을 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 소자 분리막(117), 제2 소오스/드레인 영역(104), 워드 라인(WL), 비트 라인(BL), 비트 라인 컨택(DC), 커패시터 구조체(290) 및 커패시터 컨택(CP)을 포함한다.
소자 분리막(117)은 기판(100) 내에 복수의 제3 활성 패턴(AP3)들을 정의할 수 있다. 소자 분리막(117)은 절연 물질, 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제3 활성 패턴(AP3)은 기판(100) 내에서 제7 방향(W)으로 연장될 수 있다. 제3 활성 패턴(AP3)은 서로 평행한 방향으로 연장되는 복수 개의 바(bar) 형태일 수 있다. 몇몇 실시예에서, 하나의 제3 활성 패턴(AP3)의 중심부는 다른 하나의 제3 활성 패턴(AP3)의 말단부와 인접하도록 배치될 수 있다.
제2 소오스/드레인 영역(104)은 제3 활성 패턴(AP3) 내에 형성될 수 있다. 제2 소오스/드레인 영역(104)은 기판(100) 내에 불순물이 주입되어 형성되는 불순물 영역일 수도 있고, 기판(100) 상에 형성되는 에피택셜층일 수도 있다. 제2 소오스/드레인 영역(104)은 상기 제2 도전형을 가질 수 있다.
워드 라인(WL)은 기판(100) 및 소자 분리막(117) 상에 형성될 수 있다. 워드 라인(WL)은 제7 방향(W)과 다른 제8 방향(X3)으로 길게 연장될 수 있다. 또한, 워드 라인(WL)은 비트 라인 컨택(DC)과 커패시터 컨택(CP) 사이의 제3 활성 패턴(AP3)을 가로지를 수 있다. 예를 들어, 워드 라인(WL)은 제3 활성 패턴(AP3)을 비스듬하게 가로지르고, 비트 라인(BL)을 수직하게 가로지를 수 있다. 복수의 워드 라인(WL)들은 서로 평행하게 연장되며, 등간격으로 상호 이격될 수 있다.
몇몇 실시예에서, 워드 라인(WL)은 도 1 및 도 2를 이용하여 상술한 게이트 전극막(140)에 대응될 수 있다. 예를 들어, 제3 활성 패턴(AP3)과 워드 라인(WL) 사이에 게이트 절연막(120), 버퍼 산화막(135) 및 버퍼막(130)이 개재될 수 있다. 게이트 절연막(120), 버퍼 산화막(135) 및 버퍼막(130)은 제3 활성 패턴(AP3) 상에 차례로 적층될 수 있다.
도 13에 도시된 것처럼, 제2 활성 패턴(AP2)과 게이트 절연막(120) 사이에 계면막(도 2의 105)이 형성될 수도 있다. 또는, 도시된 것과 달리, 버퍼막(130)은 버퍼 산화막(135)과 게이트 전극막(140) 사이에 개재되지 않을 수도 있다.
몇몇 실시예에서, 워드 라인(WL)은 기판(100) 내에 매립될 수 있다. 예를 들어, 기판(100)은 제8 방향(X3)으로 연장되는 게이트 트렌치(100t)를 포함할 수 있다. 게이트 절연막(120), 버퍼 산화막(135) 및 버퍼막(130)은 게이트 트렌치(100t)의 프로파일을 따라 연장될 수 있다. 게이트 전극막(140; 또는 워드 라인(WL))은 버퍼막(130; 또는 버퍼 산화막(135)) 상에서 게이트 트렌치(100t)의 적어도 일부를 채울 수 있다. 이를 통해, 제3 활성 패턴(AP3), 워드 라인(WL) 및 제2 소오스/드레인 영역(104)은 게이트 트렌치(100t)의 프로파일을 따라 형성되는 채널을 포함하는 강유전체 전계 효과 트랜지스터(FeFET)을 형성할 수 있다.
몇몇 실시예에서, 게이트 전극막(140; 또는 워드 라인(WL)) 상에 캡핑 패턴(145)이 형성될 수 있다. 캡핑 패턴(145)은 게이트 전극막(140)의 상면을 따라 연장될 수 있다. 예를 들어, 캡핑 패턴(145)은 게이트 전극막(140) 상에서 게이트 트렌치(100t)의 다른 일부를 채울 수 있다. 이러한 경우에, 게이트 전극막(140)의 상면은 제3 활성 패턴(AP3)의 상면보다 낮게 형성될 수 있다. 캡핑 패턴(145)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
비트 라인(BL)은 기판(100) 및 소자 분리막(117) 상에 형성될 수 있다. 예를 들어, 기판(100), 소자 분리막(117) 및 캡핑 패턴(145)을 덮는 제2 층간 절연막(282)이 형성될 수 있다. 비트 라인(BL)은 제2 층간 절연막(282) 상에 형성될 수 있다. 비트 라인(BL)은 제7 방향(W) 및 제8 방향(X3)과 다른 제10 방향(Z3)으로 길게 연장될 수 있다. 예를 들어, 비트 라인(BL)은 제3 활성 패턴(AP3)을 비스듬하게 가로지르고, 워드 라인(WL)을 수직하게 가로지를 수 있다. 복수의 비트 라인(BL)들은 서로 평행하게 연장되며, 등간격으로 상호 이격될 수 있다.
몇몇 실시예에서, 비트 라인(BL)은 제3 활성 패턴(AP3) 상에 차례로 적층되는 제1 도전 라인(242), 제2 도전 라인(244) 및 제3 도전 라인(246)을 포함할 수 있다. 제1 도전 라인(242), 제1 도전 라인(244) 및 제3 도전 라인(246)은 각각 도전 물질, 예를 들어, 폴리실리콘, TiN, TiSiN, 텅스텐, 텅스텐 실리사이드 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 제1 도전 라인(242)은 폴리실리콘을 포함할 수 있고, 제1 도전 라인(244)은 TiSiN을 포함할 수 있고, 제3 도전 라인(246)은 텅스텐을 포함할 수 있다.
비트 라인 컨택(DC)은 제3 활성 패턴(AP3)과 비트 라인(BL)을 연결할 수 있다. 예를 들어, 비트 라인 컨택(DC)은 제2 층간 절연막(282)을 관통하여 제3 활성 패턴(AP3)과 비트 라인(BL)을 전기적으로 연결할 수 있다. 몇몇 실시예에서, 비트 라인 컨택(DC)은 제3 활성 패턴(AP3)의 중심부와 접속될 수 있다.
커패시터 구조체(290)는 기판(100) 및 소자 분리막(117) 상에 형성될 수 있다. 예를 들어, 제2 층간 절연막(282) 상에 차례로 적층되는 제3 층간 절연막(284) 및 제4 층간 절연막(286)이 형성될 수 있다. 커패시터 구조체(290)는 제4 층간 절연막(286) 상에 형성될 수 있다.
커패시터 구조체(290)는 워드 라인(WL) 및 비트 라인(BL)에 의해 제어되어 데이터를 저장할 수 있다. 예를 들어, 커패시터 구조체(290)는 제4 층간 절연막(286) 상에 차례로 적층되는 하부 전극(292), 커패시터 유전막(294) 및 상부 전극(296)을 포함할 수 있다. 커패시터 구조체(290)는 하부 전극(292)과 상부 전극(296) 사이에 발생되는 전위차를 이용하여 커패시터 유전막(294) 내에 전하(즉, 데이터)를 저장할 수 있다.
하부 전극(292) 및 상부 전극(296)은 예를 들어, 도핑된 폴리실리콘, 금속 또는 금속 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 또한, 커패시터 유전막(294)은 예를 들어, 실리콘 산화물 또는 고유전율 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
커패시터 컨택(CP)은 제3 활성 패턴(AP3)과 커패시터 구조체(290)를 연결할 수 있다. 예를 들어, 커패시터 컨택(CP)은 제2 층간 절연막(282), 제3 층간 절연막(284) 및 제4 층간 절연막(286)을 관통하여 제3 활성 패턴(AP3)과 하부 전극(292)을 전기적으로 연결할 수 있다. 몇몇 실시예에서, 커패시터 컨택(CP)은 제3 활성 패턴(AP3)의 양단부와 접속될 수 있다.
도 14는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 사시도이다. 도 15는 도 14의 R3 영역을 설명하기 위한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 14 및 도 15를 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 몰드 구조체(MS) 및 수직 구조체(VC)를 포함한다.
몰드 구조체(MS)는 기판(100) 상에 교대로 적층되는 복수의 몰드 절연막(310)들 및 복수의 게이트 전극막(140)들을 포함할 수 있다. 몰드 절연막(310) 및 게이트 전극막(140)은 각각 기판(100)의 상면과 평행하게 연장되는 층상 구조일 수 있다. 게이트 전극막(140)들은 몰드 절연막(310)들에 의해 상호 이격되어 기판(100) 상에 차례로 적층될 수 있다.
몰드 절연막(310)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 몰드 절연막(310)은 실리콘 산화막을 포함할 수 있다.
수직 구조체(VC)는 기판(100) 상에 형성될 수 있다. 수직 구조체(VC)는 기판(100)의 상면과 교차하는 방향(예컨대, 수직 방향)으로 연장되어 몰드 구조체(MS)를 관통할 수 있다. 일례로, 수직 구조체(VC)는 상기 수직 방향으로 연장되는 필라(pillar) 모양(예컨대, 원기둥 모양)의 구조물일 수 있다.
수직 구조체(VC)는 제4 활성 패턴(AP4)을 포함할 수 있다. 제4 활성 패턴(AP4)은 상기 수직 방향으로 연장되어 복수의 게이트 전극막(140)들과 교차할 수 있다. 예를 들어, 제4 활성 패턴(AP4)은 컵(cup) 형상, 원통 형상, 사각통 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수 있다. 제4 활성 패턴(AP4)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제4 활성 패턴(AP4)과 게이트 전극막(140) 사이에 게이트 절연막(120), 버퍼 산화막(135) 및 버퍼막(130)이 개재될 수 있다. 게이트 절연막(120), 버퍼 산화막(135) 및 버퍼막(130)은 제4 활성 패턴(AP4)의 외측면 상에 차례로 적층될 수 있다. 이를 통해, 제4 활성 패턴(AP4) 및 게이트 전극막(140)은 상기 수직 방향을 따라 배열되는 복수의 강유전체 전계 효과 트랜지스터(FeFET)들을 형성할 수 있다.
도 15에 도시된 것처럼, 제4 활성 패턴(AP4)과 게이트 절연막(120) 사이에 계면막(도 2의 105)이 형성될 수도 있다. 또는, 도시된 것과 달리, 버퍼막(130)은 버퍼 산화막(135)과 게이트 전극막(140) 사이에 개재되지 않을 수도 있다.
몇몇 실시예에서, 수직 구조체(VC)는 충진 패턴(315)을 더 포함할 수 있다. 충진 패턴(315)은 예컨대, 컵 형상인 제4 활성 패턴(AP4)의 내부를 채우도록 형성될 수 있다. 충진 패턴(315)은 절연 물질, 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이하에서, 도 16 내지 도 22를 참조하여, 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명한다.
도 16 내지 도 20은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 15를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 16 및 도 17을 참조하면, 기판(100) 상에 게이트 절연막(120)을 형성한다. 참고적으로, 도 17은 도 16의 R1 영역을 설명하기 위한 확대도이다.
기판(100)은 제1 반도체 물질을 포함할 수 있다. 일례로, 상기 제1 반도체 물질은 실리콘(Si)일 수 있다. 몇몇 실시예에서, 기판(100)은 제1 도전형의 불순물 원소가 도핑된 상기 제1 반도체 물질을 포함할 수 있다.
게이트 절연막(120)은 예를 들어, 원자층 증착(Atomic Layer Deposition; ALD) 방식에 의해 증착될 수 있으나, 이에 제한되는 것은 아니다. 게이트 절연막(120)은 이력(hysteresis) 특성을 갖는 강유전체(ferroelectrics)를 포함할 수 있다. 몇몇 실시예에서, 게이트 절연막(120)은 강유전성을 갖는 하프늄계 산화물을 포함할 수 있다.
기판(100) 상에 게이트 절연막(120)이 형성됨에 따라, 기판(100)과 게이트 절연막(120) 사이에 계면막(105)이 형성될 수 있다. 계면막(105)은 게이트 절연막(120)에 인접하는 기판(100)의 표면(예컨대, 상면)이 산화되어 형성되는 자연 산화막일 수 있다. 예를 들어, 계면막(105)은 게이트 절연막(120)에 포함되는 산소 원자가 기판(100)으로 확산되어 형성될 수 있다. 계면막(105)의 두께(T4)는 예를 들어, 약 5 Å 내지 약 15 Å일 수 있다.
도 18을 참조하면, 게이트 절연막(120) 상에 버퍼막(130) 및 게이트 전극막(140)을 차례로 형성한다.
버퍼막(130)은 게이트 절연막(120) 상에 적층될 수 있다. 몇몇 실시예에서, 버퍼막(130)은 게이트 절연막(120) 바로 위에 적층될 수 있다. 버퍼막(130)은 제2 반도체 물질을 포함할 수 있다. 일례로, 상기 제2 반도체 물질은 실리콘(Si)일 수 있다. 몇몇 실시예에서, 상기 제1 반도체 물질 및 상기 제2 반도체 물질은 서로 동일할 수 있다.
버퍼막(130)의 두께(T5)는 약 10 nm보다 작을 수 있다. 상기 범위에서, 버퍼막(130)으로 인해 반도체 장치의 특성이 저하되는 것이 방지될 수 있다. 바람직하게는, 버퍼막(130)의 두께(T5)는 약 5 nm 이하일 수 있다. 예를 들어, 버퍼막(130)의 두께(T5)는 약 0.01 nm 내지 약 5 nm일 수 있다. 더욱 바람직하게는, 버퍼막(130)의 두께(T3)는 약 1 nm 이하일 수 있다.
게이트 전극막(140)은 버퍼막(130) 상에 적층될 수 있다. 몇몇 실시예에서, 게이트 전극막(140)은 버퍼막(130) 바로 위에 적층될 수 있다. 게이트 전극막(140)은 금속 원소를 포함할 수 있다. 예를 들어, 게이트 전극막(140)은 금속막 또는 도전성 금속 질화막을 포함할 수 있다.
도 19 및 도 20을 참조하면, 어닐링 공정을 수행한다. 이를 통해, 도 1 및 도 2를 이용하여 상술한 반도체 장치가 제조될 수 있다.
상기 어닐링 공정은 예를 들어, RTA(Rapid Thermal Annealing) 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 어닐링 공정이 수행됨에 따라, 계면막(105)은 그 두께가 감소되거나 또는 제거될 수 있다. 구체적으로, 계면막(105)에 포함되는 산소 원자는 상기 어닐링 공정에서 게이트 절연막(120)을 통해 버퍼막(130)으로 이동할 수 있다. 버퍼막(130)으로 이동된 산소 원자는 게이트 절연막(120)과 버퍼막(130) 사이에 버퍼 산화막(135)을 형성할 수 있다.
이는, 게이트 절연막(120)을 통해 계면막(105)과 버퍼막(130) 간에 이루어지는 산소 원자의 평형(equilibrium)으로 이해될 수 있다. 일례로, 게이트 절연막(120)에 포함되는 하프늄 원자는 계면막(105)에 포함되는 실리콘 원자 대비 높은 배위수를 가지므로, 계면막(105)에 인접하는 게이트 절연막(120)의 표면의 하프늄 원자는 산소 원자와 추가적으로 결합할 수 있다. 추가적으로 결합된 산소 원자는 게이트 절연막(120) 내에서 결정 구조를 이루는 산소 원자와 평형을 이루며, 상대적으로 산소 원자 농도가 낮은 버퍼막(130)을 향해 이송될 수 있다. 즉, 버퍼막(130)의 존재로 인해, 계면막(105)의 적어도 일부는 상기 어닐링 공정에서 소실될 수 있다.
감속된 계면막(105)의 두께(T1)는 약 1 nm보다 작을 수 있다. 바람직하게는, 계면막(105)의 두께(T1)는 약 5 Å 이하일 수 있다. 상기 범위에서, 게이트 절연막(120)을 포함하는 강유전체 전계 효과 트랜지스터(FeFET)의 특성이 향상될 수 있다. 예를 들어, 상기 어닐링 공정의 공정 변수가 조절됨에 따라, 계면막(105)의 두께(T1)는 약 0.01 Å 내지 약 5 Å으로 제어될 수 있다. 더욱 바람직하게는, 계면막(105)의 두께(T1)는 약 1 Å 이하일 수 있다.
몇몇 실시예에서, 감속된 계면막(105)의 두께(T1)는 버퍼 산화막(135)의 두께(T2)보다 작을 수 있다. 예를 들어, 기판(100)이 불순물 원소를 포함함에 따라, 감소된 계면막(105)의 두께(T1)는 형성되는 버퍼 산화막(135)의 두께(T2)보다 작아질 수 있다. 몇몇 실시예에서, 계면막(105)의 두께(T1)와 버퍼 산화막(135)의 두께(T2)의 합(T1+T2)은 약 5 Å 내지 약 15 Å일 수 있다.
다른 몇몇 실시예에서, 계면막(105)은 기판(100)과 게이트 절연막(120) 사이에 존재하지 않을 수도 있다. 여기서, 계면막(105)이 존재하지 않는다는 것은, 기판(100)과 게이트 절연막(120) 사이에 계면막(105)이 전혀 존재하지 않는 경우뿐만 아니라, 투과전자현미경(TEM) 이미지 분석 등에 의한 측정 한계 이하의 두께로 미미하게 존재하는 경우를 포함하는 의미이다. 예를 들어, 상기 어닐링 공정의 공정 변수가 조절됨에 따라, 계면막(105)은 완전히 소실될 수도 있다.
몇몇 실시예에서, 상기 어닐링 공정이 수행됨에 따라, 게이트 절연막(120)의 강유전성이 증대될 수 있다. 예를 들어, 버퍼막(130) 및 게이트 전극막(140)은 상기 어닐링 공정에서 게이트 절연막(120)에 기계적 스트레스를 인가함으로써 하프늄계 산화물을 포함하는 게이트 절연막(120)의 결정학적 구조를 사방정 상으로 유도할 수 있다.
강유전체의 특성을 반도체 장치에 적용함으로써 성능을 향상시키기 위한 연구가 지속되고 있다. 특히, 하프늄계 산화물의 강유전성이 발견됨에 따라, 하프늄계 산화물을 게이트 절연막으로 이용하는 강유전체 전계 효과 트랜지스터(ferroelectric field effect transistor; FeFET)가 개발되고 있다. 하프늄계 산화물은 반도체 공정에 친화적이면서도 매우 얇은 박막에서도 강유전성을 유지할 수 있으므로, 반도체 장치의 소형화에 기여할 것으로 기대된다.
그러나, 게이트 절연막을 형성하는 과정에서 자연적으로 발생되는 계면막은 강유전체 전계 효과 트랜지스터(FeFET)의 특성을 저하시키는 원인이 된다. 예를 들어, 하프늄계 산화물을 포함하는 게이트 절연막(120)을 증착하는 과정에서, 게이트 절연막(120)에 포함되는 산소 원자는 기판(100)으로 확산되어 기판(100)과 게이트 절연막(120) 사이에 약 1 nm의 계면막(105)을 형성할 수 있다. 이러한 계면막(105)은 전하 트래핑(charge trapping) 및 브레이크다운(breakdown) 등을 유발하여, 강유전체 전계 효과 트랜지스터(ferroelectric field effect transistor; FeFET)를 포함하는 반도체 장치의 특성, 예컨대, 내구성(예컨대, program/erase cycling endurance) 및 메모리 윈도우(memory window) 등을 저하시킨다.
이와 달리, 몇몇 실시예에 따른 반도체 장치는 계면막(105)의 적어도 일부를 소실시킴으로써 향상된 특성을 가질 수 있다. 구체적으로, 상술한 것처럼, 게이트 절연막(120) 상에 형성되는 버퍼막(130)의 존재로 인해, 기판(100)과 게이트 절연막(120) 사이에 형성되는 계면막(105)의 적어도 일부는 소실될 수 있다(예컨대, 약 5 Å 이하의 두께로 제어되거나, 또는 투과전자현미경(TEM) 이미지 분석 등에 의한 측정 한계 이하의 두께로 소실될 수 있다). 이를 통해, 내구성 및 메모리 윈도우 등의 특성이 향상된 강유전체 전계 효과 트랜지스터(FeFET)를 포함하는 반도체 장치 및 그의 제조 방법이 제공될 수 있다.
도 21 및 도 22는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 20을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 21은 도 17 이후의 단계를 설명하기 위한 중간 단계 도면이다.
도 21을 참조하면, 게이트 절연막(120) 상에 버퍼막(130) 및 게이트 전극막(140)을 차례로 형성한다. 버퍼막(130) 및 게이트 전극막(140)을 형성하는 것은 도 18을 이용하여 상술한 것과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
몇몇 실시예에서, 버퍼막(130)의 두께(T6)는 약 15 Å 이하로 상대적으로 얇게 형성될 수 있다. 예를 들어, 버퍼막(130)의 두께(T6)는 약 1 Å 내지 약 15 Å일 수 있다. 바람직하게는, 버퍼막(130)의 두께(T6)는 약 1 Å 내지 약 10 Å일 수 있다.
도 22를 참조하면, 어닐링 공정을 수행한다. 이를 통해, 도 3 및 도 4를 이용하여 상술한 반도체 장치가 제조될 수 있다. 상기 어닐링 공정을 수행하는 것은 도 19 및 도 20을 이용하여 상술한 것과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
상기 어닐링 공정이 수행됨에 따라, 계면막(105)은 그 두께가 감소되거나 또는 제거될 수 있다. 또한, 게이트 절연막(120)과 게이트 전극막(140) 사이에 버퍼 산화막(135)이 형성될 수 있다. 예를 들어, 도 21의 버퍼막(130)이 상대적으로 얇게 형성됨에 따라, 버퍼막(130) 전체가 산화되어 버퍼 산화막(135)을 형성할 수 있다. 이러한 경우에, 버퍼막(130)은 버퍼 산화막(135)과 게이트 전극막(140) 사이에 개재되지 않을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 102: 제1 소오스/드레인 영역
105: 계면막 120: 게이트 절연막
130: 버퍼막 135: 버퍼 산화막
140: 게이트 전극막 160: 게이트 스페이서
180: 제1 층간 절연막 192: 소오스/드레인 컨택
194: 게이트 컨택

Claims (20)

  1. 기판;
    상기 기판 상에, 금속 원소를 포함하는 게이트 전극막;
    상기 기판과 상기 게이트 전극막 사이에, 강유전체(ferroelectrics)를 포함하는 게이트 절연막; 및
    상기 게이트 절연막과 상기 게이트 전극막 사이에, 상기 게이트 절연막과 접촉하며, 반도체 물질의 산화물을 포함하는 버퍼 산화막을 포함하는, 반도체 장치.
  2. 제 1항에 있어서,
    상기 게이트 절연막은 강유전성을 갖는 하프늄계 산화물을 포함하는, 반도체 장치.
  3. 제 1항에 있어서,
    상기 게이트 전극막은 텅스텐 및 티타늄 질화물 중 적어도 하나를 포함하는, 반도체 장치.
  4. 제 1항에 있어서,
    상기 기판은 실리콘(Si)을 포함하고, 상기 버퍼 산화막은 실리콘 산화막을 포함하는, 반도체 장치.
  5. 제 4항에 있어서,
    상기 버퍼 산화막과 상기 게이트 전극막 사이에, 실리콘(Si)을 포함하는 버퍼막을 더 포함하는, 반도체 장치.
  6. 제 1항에 있어서,
    상기 기판과 상기 게이트 절연막 사이의 계면막을 더 포함하되,
    상기 계면막은 상기 기판에 포함되는 반도체 물질의 산화물을 포함하는, 반도체 장치.
  7. 제 6항에 있어서,
    상기 기판은 실리콘(Si)을 포함하고, 상기 계면막은 실리콘 산화막을 포함하는, 반도체 장치.
  8. 제 1항에 있어서,
    상기 버퍼 산화막의 두께는 5 Å 내지 15 Å인, 반도체 장치.
  9. 제1 반도체 물질을 포함하는 기판;
    상기 기판 상에, 금속 원소를 포함하는 게이트 전극막;
    상기 기판과 상기 게이트 전극막 사이에, 강유전체(ferroelectrics)를 포함하는 게이트 절연막;
    상기 게이트 절연막과 상기 기판 사이에, 상기 제1 반도체 물질의 산화물을 포함하는 계면막; 및
    상기 게이트 절연막과 상기 게이트 전극막 사이에, 제2 반도체 물질의 산화물을 포함하는 버퍼 산화막을 포함하되,
    상기 계면막의 두께는 상기 버퍼 산화막의 두께보다 작은, 반도체 장치.
  10. 제 9항에 있어서,
    상기 게이트 절연막은 강유전성을 갖는 하프늄계 산화물을 포함하는, 반도체 장치.
  11. 제 9항에 있어서,
    상기 제1 반도체 물질 및 상기 제2 반도체 물질은 서로 동일한, 반도체 장치.
  12. 제 9항에 있어서,
    상기 버퍼 산화막은 상기 게이트 절연막과 접촉하는, 반도체 장치.
  13. 제 9항에 있어서,
    상기 버퍼 산화막의 두께는 5 Å 내지 1.5 Å인, 반도체 장치.
  14. 제 9항에 있어서,
    상기 계면막의 두께는 5 Å 이하인, 반도체 장치.
  15. 제 9항에 있어서,
    상기 게이트 전극막은 상기 버퍼 산화막과 접촉하는, 반도체 장치.
  16. 제1 반도체 물질을 포함하는 기판;
    상기 기판 상에, 금속 원소를 포함하는 게이트 전극막;
    상기 기판과 상기 게이트 전극막 사이에, 강유전체(ferroelectrics)를 포함하는 게이트 절연막;
    상기 게이트 절연막과 상기 게이트 전극막 사이에, 제2 반도체 물질을 포함하는 버퍼막; 및
    상기 게이트 절연막과 상기 버퍼막 사이에, 상기 제2 반도체 물질의 산화물을 포함하는 버퍼 산화막을 포함하는, 반도체 장치.
  17. 실리콘(Si)을 포함하는 기판;
    상기 기판 상에, 금속 원소를 포함하는 게이트 전극막;
    상기 기판과 상기 게이트 전극막 사이에, 강유전성을 갖는 하프늄계 산화물을 포함하는 게이트 절연막;
    상기 게이트 절연막과 상기 게이트 전극막 사이에, 실리콘(Si)을 포함하는 버퍼막; 및
    상기 게이트 절연막과 상기 버퍼막 사이에, 실리콘 산화막을 포함하는 버퍼 산화막을 포함하는, 반도체 장치.
  18. 제 17항에 있어서,
    상기 기판과 상기 게이트 절연막 사이에, 실리콘 산화막을 포함하는 계면막을 더 포함하는, 반도체 장치.
  19. 제 18항에 있어서,
    상기 계면막의 두께는 상기 버퍼 산화막의 두께보다 작은, 반도체 장치.
  20. 제1 반도체 물질을 포함하는 기판을 제공하고,
    상기 기판 상에, 강유전성을 갖는 하프늄계 산화물을 포함하는 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에, 제2 반도체 물질을 포함하는 버퍼막을 형성하고,
    상기 버퍼막 상에, 금속 원소를 포함하는 게이트 전극막을 형성하고,
    어닐링 공정을 수행하는 것을 포함하는, 반도체 장치의 제조 방법.
KR1020220063238A 2022-05-24 2022-05-24 반도체 장치 및 그의 제조 방법 KR20230163667A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020220063238A KR20230163667A (ko) 2022-05-24 2022-05-24 반도체 장치 및 그의 제조 방법
US18/151,021 US20230387297A1 (en) 2022-05-24 2023-01-06 Semiconductor devices and methods for fabricating the same
EP23162851.2A EP4283683A1 (en) 2022-05-24 2023-03-20 Semiconductor devices and methods for fabricating the same
TW112114269A TWI854601B (zh) 2022-05-24 2023-04-17 半導體元件
CN202310443635.8A CN117116988A (zh) 2022-05-24 2023-04-23 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220063238A KR20230163667A (ko) 2022-05-24 2022-05-24 반도체 장치 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
KR20230163667A true KR20230163667A (ko) 2023-12-01

Family

ID=85704651

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220063238A KR20230163667A (ko) 2022-05-24 2022-05-24 반도체 장치 및 그의 제조 방법

Country Status (4)

Country Link
US (1) US20230387297A1 (ko)
EP (1) EP4283683A1 (ko)
KR (1) KR20230163667A (ko)
CN (1) CN117116988A (ko)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8772116B2 (en) * 2012-11-20 2014-07-08 International Business Machines Corporation Dielectric equivalent thickness and capacitance scaling for semiconductor devices
US9793397B1 (en) * 2016-09-23 2017-10-17 International Business Machines Corporation Ferroelectric gate dielectric with scaled interfacial layer for steep sub-threshold slope field-effect transistor
KR102527568B1 (ko) * 2018-06-22 2023-05-03 에스케이하이닉스 주식회사 강유전성 반도체 소자

Also Published As

Publication number Publication date
CN117116988A (zh) 2023-11-24
TW202347786A (zh) 2023-12-01
EP4283683A1 (en) 2023-11-29
US20230387297A1 (en) 2023-11-30

Similar Documents

Publication Publication Date Title
US10600913B2 (en) Semiconductor device and method for fabricating the same
US20200020780A1 (en) Semiconductor device and method for fabricating the same
US11929389B2 (en) Integrated circuit device
US12080791B2 (en) Semiconductor memory device and method for fabricating the same
US20240290855A1 (en) Semiconductor device
US20230163213A1 (en) Semiconductor device
US11869938B2 (en) Semiconductor device
WO2023103535A1 (en) Contact and isolation in monolithically stacked vtfet
US20230011153A1 (en) Semiconductor Device
US20220208967A1 (en) Semiconductor device
US20220293753A1 (en) Semiconductor device
EP4283683A1 (en) Semiconductor devices and methods for fabricating the same
TWI854601B (zh) 半導體元件
US20220376046A1 (en) Semiconductor device
US20240222374A1 (en) Semiconductor device and method for fabricating the same
US20230328962A1 (en) Semiconductor device
US20240145541A1 (en) Semiconductor device
US20220302109A1 (en) Semiconductor device and method for fabricating the same
US20230402500A1 (en) Capacitor structure, semiconductor memory device including the structure, and method for manufacturing the structure
US20240237325A9 (en) Semiconductor device
US20230108041A1 (en) Semiconductor device
US20240332381A1 (en) Semiconductor device and method for fabricating the same
US20240266288A1 (en) Semiconductor device and method for fabricating the same
US20230411529A1 (en) Semiconductor device and method for fabricating the same
US20240332090A1 (en) Method for fabricating a semiconductor device