KR20200009885A - Semiconductor device package - Google Patents

Semiconductor device package Download PDF

Info

Publication number
KR20200009885A
KR20200009885A KR1020180084898A KR20180084898A KR20200009885A KR 20200009885 A KR20200009885 A KR 20200009885A KR 1020180084898 A KR1020180084898 A KR 1020180084898A KR 20180084898 A KR20180084898 A KR 20180084898A KR 20200009885 A KR20200009885 A KR 20200009885A
Authority
KR
South Korea
Prior art keywords
protrusion
base electrode
disposed
electrode
semiconductor device
Prior art date
Application number
KR1020180084898A
Other languages
Korean (ko)
Inventor
조준범
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020180084898A priority Critical patent/KR20200009885A/en
Publication of KR20200009885A publication Critical patent/KR20200009885A/en

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/387Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape with a plurality of electrode regions in direct contact with the semiconductor body and being electrically interconnected by another electrode layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50Wavelength conversion elements
    • H01L33/505Wavelength conversion elements characterised by the shape, e.g. plate or foil
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58Optical field-shaping elements
    • H01L33/60Reflective elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)
  • Led Device Packages (AREA)

Abstract

According to an embodiment of the present invention, provided is a semiconductor element package which comprises: a substrate; a reflection member arranged on the substrate and including a first through hole and a second through hole spaced apart from the first through hole; a semiconductor element arranged in the first through hole; an electrode unit including a base part arranged between the substrate and the reflection member and an extension part extended upwards from the base part; and a wavelength conversion layer arranged on the semiconductor element in the first through hole. The extension part is arranged in the second through hole and a rate between an average width and a width of the extension part is 1:0.98 to 1:1.02.

Description

반도체 소자 패키지{SEMICONDUCTOR DEVICE PACKAGE}Semiconductor device package {SEMICONDUCTOR DEVICE PACKAGE}

실시예는 반도체 소자 패키지에 관한 것이다.Embodiments relate to a semiconductor device package.

GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.A semiconductor device including a compound such as GaN, AlGaN, etc. has many advantages, such as having a wide and easy-to-adjust band gap energy, and can be used in various ways as a light emitting device, a light receiving device, and various diodes.

특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.Particularly, light emitting devices such as light emitting diodes or laser diodes using semiconductors of Group 3-5 or Group 2-6 compound semiconductors have been developed through the development of thin film growth technology and device materials. Various colors such as blue and ultraviolet light can be realized, and efficient white light can be realized by using fluorescent materials or combining colors, and low power consumption, semi-permanent life, and quick response compared to conventional light sources such as fluorescent and incandescent lamps. It has the advantages of speed, safety and environmental friendliness.

뿐만 아니라, 광 검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.In addition, when a light receiving device such as a photo detector or a solar cell is also manufactured using a group 3-5 or 2-6 compound semiconductor material of a semiconductor, the development of device materials absorbs light in various wavelength ranges to generate a photocurrent. As a result, light in various wavelength ranges, from gamma rays to radio wavelength ranges, can be used. It also has the advantages of fast response speed, safety, environmental friendliness and easy control of device materials, making it easy to use in power control or microwave circuits or communication modules.

따라서, 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.Therefore, a white light emitting device which can replace a LED backlight, a fluorescent lamp or an incandescent bulb, which replaces a cold cathode tube (CCFL) constituting a backlight of a transmission module of an optical communication means and a liquid crystal display (LCD) display device. Applications are expanding to diode lighting devices, automotive headlights and traffic lights, and sensors that detect gas or fire. In addition, applications can be extended to high frequency application circuits, other power control devices, and communication modules.

한편 종래기술에 의하면 발광 다이오드를 이용한 제품이 연구되고 제품으로 출시되고 있으며, 발광 다이오드는 실내 및 실외에서 사용되는 각종 램프, 액정표시장치, 전광판, 가로등, 전조등과 같은 조명 장치의 광원으로서 사용이 증가하고 있다.Meanwhile, according to the prior art, a product using a light emitting diode is researched and released as a product, and the light emitting diode is increasingly used as a light source for lighting devices such as various lamps, liquid crystal display devices, electronic signs, street lamps, and headlamps used indoors and outdoors. Doing.

그런데, 종래기술에서 반도체 소자를 이용한 반도체 소자 패키지에서 전류 스프레딩이 저하되고, 전기적 신뢰성이 저하되는 문제가 존재한다.However, in the prior art, there is a problem that current spreading is lowered and electrical reliability is lowered in a semiconductor device package using a semiconductor device.

또한, 반도체 소자 패키지의 방열성의 이슈로 인해 열적 신뢰성이 저하되는 한계가 존재한다.In addition, there is a limit that the thermal reliability is lowered due to the heat dissipation issue of the semiconductor device package.

실시예는 전류 스프레딩이 개선된 반도체 소자 패키지를 제공한다.Embodiments provide a semiconductor device package with improved current spreading.

또한, 신뢰성이 개선된 반도체 소자 패키지를 제공한다.In addition, a semiconductor device package having improved reliability is provided.

또한, 방열 효율이 개선되어 열적 안정성을 제공하는 반도체 소자 패키지를 제공한다.In addition, the heat dissipation efficiency is improved to provide a semiconductor device package that provides thermal stability.

또한, 공정 비용을 절감하고 소형화 가능한 반도체 소자 패키지를 제공한다.In addition, it provides a semiconductor device package that can reduce the process cost and miniaturization.

실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.The problem to be solved in the examples is not limited thereto, and the object or effect that can be grasped from the solution means or the embodiment described below will be included.

실시예에 따른 반도체 소자 패키지는 기판; 상기 기판 상에 배치되고 제1 관통홀 및 상기 제1 관통홀에 이격된 제2 관통홀을 포함하는 반사 부재; 상기 제1 관통홀 내에 배치되는 반도체 소자; 상기 기판과 상기 반사 부재 사이에 배치되는 베이스부 및 상기 베이스부에서 상부로 연장되는 연장부를 포함하는 전극부; 및 상기 제1 관통홀 내에서 상기 반도체 소자 상에 배치되는 파장 변환층;를 포함하고, 상기 연장부는 상기 제2 관통홀 내에 배치되고, 상기 연장부의 평균 폭과 최소폭 간의 비 내지 평균 폭과 최대폭 간의 비는 1:0.98 내지 1:1.02이다.The semiconductor device package according to the embodiment includes a substrate; A reflection member disposed on the substrate and including a first through hole and a second through hole spaced apart from the first through hole; A semiconductor device disposed in the first through hole; An electrode part including a base part disposed between the substrate and the reflective member and an extension part extending upward from the base part; And a wavelength conversion layer disposed on the semiconductor element in the first through hole, wherein the extension part is disposed in the second through hole, and the ratio between the average width and the minimum width of the extension part and the average width and the maximum width are included. The ratio of livers is from 1: 0.98 to 1: 1.02.

상기 연장부의 높이와 상기 연장부의 폭의 길이 비가 1:3 내지 1:13일 수 있다.The length ratio of the height of the extension to the width of the extension may be 1: 3 to 1:13.

상기 베이스부는, 제1 베이스 전극; 및 상기 제1 베이스 전극과 이격 배치되는 제2 베이스 전극;을 포함할 수 있다.The base unit may include a first base electrode; And a second base electrode spaced apart from the first base electrode.

상기 제1 베이스 전극은, 상기 기판 상에서 일측면 배치되는 제1 수직부; 상기 제1 수직부에서 상기 제2 베이스 전극을 향해 연장되는 제1 돌출부; 상기 제1 돌출부에서 상기 제2 베이스 전극을 향해 연장되는 제2 돌출부; 상기 제1 수직부에서 상기 제2 베이스 전극을 향해 연장되고 상기 제1 돌출부 하부에 배치되는 제3 돌출부; 상기 제1 수직부에서 상기 제2 베이스 전극을 향해 연장되고 상기 제3 돌출부 하부에 배치되는 제4 돌출부를 포함할 수 있다.The first base electrode may include a first vertical portion disposed on one side of the substrate; A first protrusion extending from the first vertical portion toward the second base electrode; A second protrusion extending from the first protrusion toward the second base electrode; A third protrusion extending from the first vertical portion toward the second base electrode and disposed below the first protrusion; It may include a fourth protrusion extending from the first vertical portion toward the second base electrode and disposed below the third protrusion.

상기 제2 베이스 전극은, 상기 기판 상에서 타측면 배치되는 제2 수직부; 상기 제1 수직부에서 상기 제1 베이스 전극을 향해 연장되는 제4 돌출부; 상기 제4 돌출부에서 상기 제1 베이스 전극을 향해 연장되는 제5 돌출부; 상기 제2 수직부에서 상기 제1 베이스 전극을 향해 연장되고 상기 제4 돌출부 하부에 배치되는 제6 돌출부; 상기 제2 수직부에서 상기 제1 베이스 전극을 향해 연장되고 상기 제6 돌출부 하부에 배치되는 제7 돌출부; 및 상기 제2 수직부에서 상기 제1 베이스 전극을 향해 연장되고 상기 제7 돌출부 하부에 배치되는 제8 돌출부;를 포함할 수 있다.The second base electrode may include a second vertical portion disposed on the other side of the substrate; A fourth protrusion extending from the first vertical portion toward the first base electrode; A fifth protrusion extending from the fourth protrusion toward the first base electrode; A sixth protrusion extending from the second vertical portion toward the first base electrode and disposed below the fourth protrusion; A seventh protrusion extending from the second vertical portion toward the first base electrode and disposed below the sixth protrusion; And an eighth protrusion extending from the second vertical portion toward the first base electrode and disposed below the seventh protrusion.

상기 연장부는 제1 연장 전극과 제2 연장 전극을 포함하고, 상기 제1 연장 전극은 상기 제1 돌출부에 배치되고, 상기 제2 연장 전극은 상기 제4 돌출부에 배치될 수 있다.The extension part may include a first extension electrode and a second extension electrode, the first extension electrode may be disposed on the first protrusion, and the second extension electrode may be disposed on the fourth protrusion.

상기 제3 돌출부는 상기 제2 돌출부 및 상기 제4 돌출부와 이격 배치되고, 상기 제7 돌출부는 상기 제5 돌출부 및 상기 제8 돌출부와 이격 배치될 수 있다.The third protrusion may be spaced apart from the second protrusion and the fourth protrusion, and the seventh protrusion may be spaced apart from the fifth protrusion and the eighth protrusion.

상기 제3 돌출부와 상기 제2 돌출부 사이 및 상기 제3 돌출부와 상기 제7 돌출부 사이 중 적어도 하나에 배치되거나, 상기 제7 돌출부와 상기 제5 돌출부 사이 및 상기 제7 돌출부와 상기 제8 돌출부 사이 중 적어도 하나에 배치되는 홈을 더 포함하고, 상기 반도체 소자는 상기 제3 돌출부와 상기 제7 돌출부 사이에 배치되고, 상기 제2 돌출부와 상기 제6 돌출부 사이의 최소 이격 거리는 상기 제3 돌출부와 상기 제7 돌출부 사이의 거리보다 작을 수 있다.Disposed between at least one of the third protrusion and the second protrusion and between the third protrusion and the seventh protrusion, or between the seventh protrusion and the fifth protrusion and between the seventh protrusion and the eighth protrusion. The semiconductor device may further include a groove disposed in at least one, and the semiconductor device may be disposed between the third protrusion and the seventh protrusion, and the minimum distance between the second protrusion and the sixth protrusion may be greater than the third protrusion and the third protrusion. 7 may be less than the distance between protrusions.

상기 베이스부는 상기 제1 베이스 전극과 상기 제2 베이스 전극 사이에 배치되고, 상기 제1 베이스 전극 및 상기 제2 베이스 전극과 이격 배치되는 제3 베이스 전극;을 포함하고, 상기 제3 베이스부는, 제3 수직부; 상기 제3 수직부에서 상기 제1 베이스 전극을 향해 연장되는 제9 돌출부; 상기 제3 수직부에서 상기 제2 베이스 전극을 향해 연장되는 제10 돌출부; 상기 제3 수직부에서 상기 제1 베이스 전극을 향해 연장되고 상기 제9 돌출부 하부에 배치되는 제11 돌출부; 및 상기 제3 수직부에서 상기 제2 베이스 전극을 향해 연장되고 상기 제10 돌출부 하부에 배치되는 제12 돌출부를 포함할 수 있다.The base part may include a third base electrode disposed between the first base electrode and the second base electrode and spaced apart from the first base electrode and the second base electrode. 3 vertical sections; A ninth protrusion extending from the third vertical portion toward the first base electrode; A tenth protrusion extending from the third vertical portion toward the second base electrode; An eleventh protrusion extending from the third vertical portion toward the first base electrode and disposed below the ninth protrusion; And a twelfth protrusion extending from the third vertical portion toward the second base electrode and disposed below the tenth protrusion.

상기 제9 돌출부는 상기 제3 돌출부와 마주보게 배치되고, 상기 제11 돌출부는 상기 제4 돌출부와 마주보게 배치될 수 있다.The ninth protrusion may be disposed to face the third protrusion, and the eleventh protrusion may be disposed to face the fourth protrusion.

실시예에 따르면, 전류 스프레딩이 개선된 반도체 소자 패키지를 구현할 수 있다.According to the embodiment, it is possible to implement a semiconductor device package with improved current spreading.

또한, 신뢰성이 개선된 반도체 소자 패키지를 제작할 수 있다.In addition, it is possible to manufacture a semiconductor device package with improved reliability.

또한, 방열 효율이 개선되어 열적 안정성을 제공하는 반도체 소자 패키지를 제작할 수 있다.In addition, the heat dissipation efficiency is improved, it is possible to manufacture a semiconductor device package that provides thermal stability.

또한, 공정 비용을 절감하고 소형화 가능한 반도체 소자 패키지를 제작할 수 있다.In addition, it is possible to manufacture a semiconductor device package that can reduce the process cost and miniaturization.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.The various and advantageous advantages and effects of the present invention are not limited to the above description, and will be more readily understood in the course of describing specific embodiments of the present invention.

도 1은 실시예에 따른 반도체 소자 패키지의 개념도이고,
도 2는 도 1에서 AA'로 절단된 단면도이고,
도 3a는 도 2에서 A부분의 확대도이고,
도 3b는 도 2에서 B부분의 확대도이고,
도 4는 실시예에 따른 반도체 소자 패키지의 전기적 흐름을 설명하는 도면이고,
도 5은 실시예에 따른 반도체 소자의 개념도이고,
도 6는 실시예에 따른 반도체 소자 패키지의 평면도이고,
도 7은 도 6에서 II'으로 절단된 단면도이고,
도 8은 도 1의 변형예이고,
도 9는 도 1의 다른 변형예이다.
1 is a conceptual diagram of a semiconductor device package according to an embodiment,
FIG. 2 is a cross-sectional view taken along line AA ′ in FIG. 1;
3A is an enlarged view of a portion A in FIG. 2,
3B is an enlarged view of a portion B in FIG. 2,
4 is a view illustrating an electrical flow of a semiconductor device package according to an embodiment;
5 is a conceptual diagram of a semiconductor device according to an embodiment;
6 is a plan view of a semiconductor device package according to an embodiment;
FIG. 7 is a cross-sectional view taken along line II ′ in FIG. 6;
8 is a modification of FIG. 1,
9 is another modified example of FIG.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated and described in the drawings. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.

제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다. Terms including ordinal numbers, such as second and first, may be used to describe various components, but the components are not limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the second component may be referred to as the first component, and similarly, the first component may also be referred to as the second component. The term and / or includes a combination of a plurality of related items or any item of a plurality of related items.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. When a component is said to be "connected" or "connected" to another component, it may be directly connected to or connected to that other component, but it may be understood that another component may be present in the middle. Should be. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that there is no other component in between.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art, and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, exemplary embodiments will be described in detail with reference to the accompanying drawings, and the same or corresponding components will be given the same reference numerals regardless of the reference numerals, and redundant description thereof will be omitted.

도 1은 실시예에 따른 반도체 소자 패키지의 개념도이고, 도 2는 도 1에서 AA'로 절단된 단면도이다.1 is a conceptual diagram of a semiconductor device package according to an embodiment, and FIG. 2 is a cross-sectional view taken along line AA ′ of FIG. 1.

도 1 및 도 2를 참조하면, 실시예에 따른 반도체 소자 패키지(10)는 기판(100), 기판(100) 상에 배치되는 반사 부재(200), 반사 부재(200)와 기판(100) 사이에 배치되는 전극부(300), 전극부(300) 상에 배치되는 반도체 소자(400), 반도체 소자(400) 상에 배치되는 파장 변환층(500) 및 기판(100) 하부에 배치되는 연결층(600)을 포함할 수 있다.1 and 2, a semiconductor device package 10 according to an embodiment may include a substrate 100, a reflective member 200 disposed on the substrate 100, a reflective member 200, and a substrate 100. An electrode part 300 disposed on the semiconductor device 400, a semiconductor device 400 disposed on the electrode part 300, a wavelength conversion layer 500 disposed on the semiconductor device 400, and a connection layer disposed below the substrate 100. 600 may be included.

먼저, 기판(100)은 에폭시 또는 실리콘과 같은 수지 재질, 폴리프탈아미드(PPA) 등과 같은 합성수지 재질, 세라믹 기판(100), PLCC(Plastic leaded chip carrier)와 같은 절연 기판(100), 또는 백색 절연층을 포함하여 형성될 수 있다. 예컨대, 기판(100)은 AlN을 포함할 수 있다.First, the substrate 100 may be a resin material such as epoxy or silicon, a synthetic resin material such as polyphthalamide (PPA), a ceramic substrate 100, an insulating substrate 100 such as a plastic leaded chip carrier (PLCC), or white insulation. It can be formed by including a layer. For example, the substrate 100 may include AlN.

또한, 기판(100)은 사각형, 삼각형, 다각형 및 원형, 곡면 등을 포함하는 다양한 형상을 가질 수 있으며, 이러한 형상에 의해 한정되는 것은 아니다.In addition, the substrate 100 may have various shapes including a rectangle, a triangle, a polygon, a circle, a curved surface, and the like, but is not limited thereto.

반사 부재(200)는 기판(100) 상에 배치될 수 있다. 예컨대, 반사 부재(200)는 기판(100)에서 수직 방향으로 배치될 수 있다. 여기서, 수직 방향은 Z축 방향이다. 그리고 수평 방향은 Z축 방향에 수직한 방향으로 X축 방향이다. 그리고 수직 방향 및 수평 방향에 수직한 방향은 Y축 방향이다. 이하에서는 X축 방향을 제1 방향, Y축 방향을 제2 방향 그리고 Z축 방향을 제3 방향으로 설명한다. The reflective member 200 may be disposed on the substrate 100. For example, the reflective member 200 may be disposed in the vertical direction on the substrate 100. Here, the vertical direction is the Z axis direction. The horizontal direction is the X-axis direction in a direction perpendicular to the Z-axis direction. And the direction perpendicular to the vertical direction and the horizontal direction is the Y-axis direction. Hereinafter, the X-axis direction will be described as the first direction, the Y-axis direction as the second direction, and the Z-axis direction as the third direction.

다만, 상술한 배치는 설명의 편의를 위한 일 예일 뿐, 제1 방향, 제2 방향, 제3 방향이 반드시 수직으로 배치되어야 하는 것을 의미하는 것은 아니다. 즉, 제1 방향과 제2 방향은 90도가 아닌 각도로 서로 경사지게 배치되고, 제3 방향은 제1 방향과 제2 방향과 모두 90도가 아닌 각도로 경사지게 배치될 수도 있음을 유의해야 한다.However, the above-described arrangement is only an example for convenience of description, and does not mean that the first, second, and third directions should be disposed vertically. That is, it should be noted that the first direction and the second direction may be disposed to be inclined with each other at an angle other than 90 degrees, and the third direction may be disposed to be inclined at an angle that is not 90 degrees with both the first direction and the second direction.

또한, 반사 부재(200)는 반사율이 높은 물질로 이루어질 수 있다. 구체적으로, 반사 부재(200)는 PPA(Polyphthalamide)), PCT(Poly-cyclo-hecylene Dimethyl Terephthalate), 화이트 실리콘(white Silicone), 화이트(white) EMC(Epoxy Molding Compound) 중 어느 하나를 포함할 수 있다. 다만, 이러한 재질에 한정되는 것은 아니다.In addition, the reflective member 200 may be made of a material having a high reflectance. Specifically, the reflective member 200 may include any one of polyphthalamide (PPA), poly-cyclo-hecylene dimethyl terephthalate (PCT), white white silicone, and white white epoxy molding compound (EMC). have. However, it is not limited to these materials.

그리고 반사 부재(200)는 제1 관통홀(H1)과 제1 관통홀(H1)에서 이격된 제2 관통홀(H2)을 포함할 수 있다. 구체적으로, 반사 부재(200)는 기판(100) 상에 위치하고, 반사 부재(200) 내에서 상부가 개방된 제1 관통홀(H1)과 제2 관통홀(H2)을 포함할 수 있다. 그리고 제1 관통홀(H1)과 제2 관통홀(H2)은 반사 부재(200) 내에서 복수 개 존재할 수 있다.The reflective member 200 may include a first through hole H1 and a second through hole H2 spaced apart from the first through hole H1. In detail, the reflective member 200 may be disposed on the substrate 100 and include a first through hole H1 and a second through hole H2 having an upper portion opened in the reflective member 200. In addition, a plurality of first through holes H1 and second through holes H2 may exist in the reflective member 200.

먼저, 제1 관통홀(H1)은 기판(100) 상에서 상부에 배치될 수 있다. 예컨대, 제1 관통홀(H1)은 기판(100)을 제2 방향(Y 방향)으로 이등분하는 가상의 수직선인 제1 수직선을 기준으로 상부에 위치할 수 있다. 그리고 제2 관통홀(H2)은 기판(100) 상에서 하부에 배치될 수 있다. 예컨대, 제2 관통홀(H2)은 상술한 제1 수직선을 기준으로 하부에 위치할 수 있다.First, the first through hole H1 may be disposed above the substrate 100. For example, the first through hole H1 may be positioned above the first vertical line, which is a virtual vertical line that bisects the substrate 100 in the second direction (Y direction). The second through hole H2 may be disposed below the substrate 100. For example, the second through hole H2 may be located below the first vertical line.

또한, 제1 관통홀(H1)은 복수 개로 이루어질 수 있다. 이하에서는 제1 관통홀(H1)은 2개인 경우를 기준으로 설명한다.In addition, a plurality of first through holes H1 may be provided. Hereinafter, the first through hole H1 will be described based on two cases.

그리고 제1 관통홀(H1) 내에는 후술하는 전극부(300)의 연장부(320)가 배치되고, 제2 관통홀(H2)에는 후술하는 반도체 소자(400)와 파장 변환층(500)이 배치될 수 있다. 자세한 설명은 후술한다.An extension part 320 of the electrode part 300, which will be described later, is disposed in the first through hole H1, and the semiconductor device 400 and the wavelength conversion layer 500, which will be described later, are disposed in the second through hole H2. Can be arranged. Detailed description will be described later.

또한, 제2 관통홀(H2)은 적어도 하나 이상일 수 있다. 예컨대, 후술하는 반도체 소자(400)의 개수에 의하여 제2 관통홀(H2)의 개수는 변경될 수 있다. 이하에서는 제2 관통홀(H2)이 3개인 경우를 기준으로 설명한다.In addition, at least one second through hole H2 may be provided. For example, the number of second through holes H2 may be changed by the number of semiconductor devices 400 to be described later. Hereinafter, a description will be given based on the case where three second through holes H2 are three.

그리고 제2 관통홀(H2)은 제1 관통홀(H1)과 제1 방향(X 방향)으로 이격 배치될 수 있다. 다만, 복수 개의 제2 관통홀(H2)은 제2 방향(Y축 방향)으로 이격 배치될 수 있다.The second through hole H2 may be spaced apart from the first through hole H1 in the first direction (X direction). However, the plurality of second through holes H2 may be spaced apart in the second direction (Y-axis direction).

전극부(300)는 기판(100) 상에 배치될 수 있다. 전극부(300)는 후술하는 반도체 소자(400)와 외부의 전극을 연결하기 위해 전도성 물질로 이루어질 수 있다.The electrode unit 300 may be disposed on the substrate 100. The electrode unit 300 may be made of a conductive material to connect the semiconductor device 400 to be described later and an external electrode.

예컨대, 전극부(300)는 금속을 포함할 수 있다. 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나를 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.For example, the electrode unit 300 may include a metal. For example, titanium (Ti), copper (Cu), nickel (Ni), gold (Au), chromium (Cr), tantalum (Ta), platinum (Pt), tin (Sn), silver (Ag), Phosphorus (P) may include at least one, but is not limited to such a material.

또한, 전극부(300)는 기판(100)과 반사 부재(200) 사이에 배치되는 베이스부(310), 및 베이스부(310)에서 상부(제3 방향)으로 연장되는 연장부(320)를 포함할 수 있다.In addition, the electrode part 300 may include a base part 310 disposed between the substrate 100 and the reflective member 200, and an extension part 320 extending upward from the base part 310 (the third direction). It may include.

먼저, 베이스부(310)는 기판(100)과 반사 부재(200) 사이에 배치되고, 제1 베이스 전극(311), 제2 베이스 전극(312)을 포함할 수 있다. 제1 베이스 전극(311)과 제2 베이스 전극(312)은 기판(100) 상에서 서로 이격 배치될 수 있다. 또한, 베이스부(310)는 제3 베이스 전극(313)을 더 포함할 수 있다.First, the base part 310 may be disposed between the substrate 100 and the reflective member 200, and may include a first base electrode 311 and a second base electrode 312. The first base electrode 311 and the second base electrode 312 may be spaced apart from each other on the substrate 100. In addition, the base unit 310 may further include a third base electrode 313.

제1 베이스 전극(311)과 제2 베이스 전극(312)은 연장부(320)를 통해 외부로부터 전원이 주입되므로, 각각 서로 다른 극성을 가질 수 있다. 제3 베이스 전극(313)은 제1 베이스 전극(311)과 제2 베이스 전극(312) 사이에 배치되며, 제1 베이스 전극(311) 및 제2 베이스 전극(312)과 이격 배치될 수 있다. Since the first base electrode 311 and the second base electrode 312 are injected with power from the outside through the extension part 320, each of the first base electrode 311 and the second base electrode 312 may have different polarities. The third base electrode 313 may be disposed between the first base electrode 311 and the second base electrode 312, and may be spaced apart from the first base electrode 311 and the second base electrode 312.

그리고 제1 베이스 전극(311), 제2 베이스 전극(312) 및 제3 베이스 전극(313)은 서로 이격 배치되더라도, 반도체 소자(400)를 통해 전기적으로 연결될 수 있다. 복수 개의 반도체 소자(400)를 포함하는 경우에 제3 베이스 전극(313)은 제1 베이스 전극(311)과 제2 베이스 전극(312) 사이에 배치되어, 제1 베이스 전극(311), 제2 베이스 전극(312) 및 반도체 소자(400)를 전기적으로 연결할 수 있다.In addition, the first base electrode 311, the second base electrode 312, and the third base electrode 313 may be electrically connected to each other through the semiconductor device 400 even if they are spaced apart from each other. When the plurality of semiconductor devices 400 are included, the third base electrode 313 is disposed between the first base electrode 311 and the second base electrode 312, so that the first base electrode 311 and the second base electrode 312 are disposed. The base electrode 312 and the semiconductor device 400 may be electrically connected to each other.

연장부(320)는 베이스부(310) 상에 배치되고, 베이스부(310)에서 제3 방향으로 연장될 수 있다. 또한, 연장부(320)는 제1 관통홀(H1) 내에 배치되어, 상면이 외부에 노출될 수 있다. 이 때, 연장부(310)는 베이스부(310)의 상면과 접하는 하부에서 외부에 노출되는 상부까지로 베이스부(310)와 전기적으로 연결된 영역을 모두 의미한다.The extension part 320 may be disposed on the base part 310 and may extend in the third direction from the base part 310. In addition, the extension part 320 may be disposed in the first through hole H1, and an upper surface thereof may be exposed to the outside. In this case, the extension part 310 means all of the areas electrically connected to the base part 310 from the bottom contacting the upper surface of the base part 310 to the upper part exposed to the outside.

또한, 제1 베이스 전극(311)과 제2 베이스 전극(312)은 각각 연장부(320)의 제1 연장 전극(321)과 제2 연장 전극(322)과 전기적으로 연결될 수 있다. 이로써, 연장부(320)를 통해 외부로부터 전원을 공급받을 수 있다.In addition, the first base electrode 311 and the second base electrode 312 may be electrically connected to the first extension electrode 321 and the second extension electrode 322 of the extension 320, respectively. Thus, power may be supplied from the outside through the extension 320.

즉, 제1 연장 전극(321)은 제1 베이스 전극(311) 상에 배치되고, 제2 연장 전극(322)은 제2 베이스 전극(312) 상에 배치될 수 있다. That is, the first extension electrode 321 may be disposed on the first base electrode 311, and the second extension electrode 322 may be disposed on the second base electrode 312.

그리고 연장부(320)는 베이스부(310)와 일체로 형성될 수 있다. 이에 따라, 연장부(320)와 베이스부(310) 사이에 연장부(320)와 베이스부(310)를 결합하는 층이 추가로 배치되지 않을 수 있다. 이로 인해, 베이스부(310)와 연장부(320)가 일체로 단일 물질로 이루어져, 이를 통해 흐르는 전류의 스프레딩이 개선될 수 있다. 뿐만 아니라, 이러한 구성은 베이스부 상에 연장부(320)를 배치하는 공정이 감소하여 비용 절감 및 공정 시간 감축을 제공할 수 있다. 그리고 연장부(320)와 베이스부(310) 사이에 솔더 등의 접착 물질이 있는 경우에 솔더의 보이드(void)에 의한 전기적 특성이 저하되는 문제가 존재하나, 실시예에 따른 반도체 소자 패키지는 이러한 문제를 해결할 수 있다.The extension 320 may be integrally formed with the base 310. Accordingly, a layer for coupling the extension part 320 and the base part 310 may not be additionally disposed between the extension part 320 and the base part 310. As a result, the base 310 and the extension 320 may be integrally formed of a single material, and the spreading of the current flowing therethrough may be improved. In addition, this configuration can reduce the process of placing the extension 320 on the base portion can provide cost savings and process time reduction. In addition, when there is an adhesive material such as solder between the extension part 320 and the base part 310, there is a problem in that electrical characteristics due to voids of the solder are deteriorated. You can solve the problem.

뿐만 아니라, 연장부(320)는 베이스부(310)로부터의 높이가 후술하는 제1 중간층(IS), 반도체 소자(400), 제2 중간층(BS) 및 파장 변환층(500)의 전체 높이와 동일할 수 있다. 다만, 공정에 따라 소정의 오차 범위를 가질 수도 있다.In addition, the extension 320 may include the heights of the first intermediate layer IS, the semiconductor device 400, the second intermediate layer BS, and the wavelength conversion layer 500, which are described later in height. May be the same. However, the process may have a predetermined error range.

또한, 연장부(320)는 상면이 반도체 소자(400)의 상면보다 상부에 위치하므로, 반도체 소자 패키지의 상부를 통해 전류가 주입될 수 있다. 이로써, 반도체 소자 패키지 상면으로만 외부 기기와 접합이 요구되는 구조 등 구조적 제약이 존재하는 환경 하에서도 용이하게 적용할 수 있다.In addition, since the upper surface of the extension 320 is located above the upper surface of the semiconductor device 400, a current may be injected through the upper portion of the semiconductor device package. As a result, the present invention can be easily applied even in an environment in which structural constraints such as a structure requiring bonding to an external device only on the upper surface of the semiconductor device package exist.

그리고 반도체 소자(400)는 기판(100) 및 전극부(300) 상에 배치되고, 제2 관통홀(H2) 내에 배치될 수 있다. 반도체 소자(400)는 복수 개일 수 있으며, 플립(flip) 칩 구조를 포함할 수 있다. 다만, 이러한 형태에 한정되는 것은 아니다.The semiconductor device 400 may be disposed on the substrate 100 and the electrode unit 300, and may be disposed in the second through hole H2. The semiconductor device 400 may be plural in number, and may include a flip chip structure. However, it is not limited to this form.

반도체 소자(400)는 자외선, 청색, 녹색, 적색의 광 중 적어도 하나를 발광할 수 있으며, 예컨대 자외선 또는 청색과 같은 단파장의 광을 발광할 수 있다. The semiconductor device 400 may emit at least one of ultraviolet light, blue light, green light, and red light. For example, the semiconductor device 400 may emit light having a short wavelength such as ultraviolet light or blue light.

또한, 반도체 소자(400)는 후술하는 파장 변환층(500)을 통해 여기되어 광보다 단파장의 광을 발광할 수 있다. 이러한 반도체 소자(400)는 Ⅲ-Ⅴ족 원소의 화합물 반도체, 예를 들어, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 계열의 반도체 재질로 이루어져, 반도체 재질에 의한 소정의 색을 갖는 빛을 방출할 수 있다. 이러한 반도체 소자(400)에 대해서는 이하 도 5에서 자세히 설명한다.In addition, the semiconductor device 400 may be excited through the wavelength conversion layer 500 to be described later to emit light having a shorter wavelength than light. The semiconductor device 400 is made of a compound semiconductor of group III-V elements, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP-based semiconductor materials, The light having a predetermined color by the semiconductor material may be emitted. The semiconductor device 400 will be described in detail later with reference to FIG. 5.

제1 중간층(IS)은 반도체 소자(400)와 제1 베이스 전극(311) 사이에 배치될 수 있다. 또한, 제1 중간층(IS)은 제3 베이스 전극(313)이 존재하는 경우에 반도체 소자(400)와 제3 베이스 전극(313) 사이에 배치될 수 있다. 이로써, 제1 중간층(IS)은 반도체 소자(400)와 제1 베이스 전극(311)을 서로 접합할 수 있다. The first intermediate layer IS may be disposed between the semiconductor device 400 and the first base electrode 311. In addition, when the third base electrode 313 is present, the first intermediate layer IS may be disposed between the semiconductor device 400 and the third base electrode 313. As a result, the first intermediate layer IS may bond the semiconductor device 400 and the first base electrode 311 to each other.

제1 중간층(IS)은 전도성 물질로 이루어질 수 있다. 예컨대, 제1 중간층(IS)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.The first intermediate layer IS may be made of a conductive material. For example, the first intermediate layer IS may include a material selected from the group consisting of gold, tin, indium, aluminum, silicon, silver, nickel, and copper, or an alloy thereof.

파장 변환층(500)은 반도체 소자(400) 상에 배치될 수 있다. 파장 변환층(500)은 반도체 소자(400)로부터 방출된 광의 파장을 변환하여 소정의 광을 외부에 제공할 수 있다. 예컨대, 파장 변환층(500)은 반도체 소자(400)로부터 방출된 광을 흡수하여 백색광으로 변환할 수 있다.The wavelength conversion layer 500 may be disposed on the semiconductor device 400. The wavelength conversion layer 500 may convert a wavelength of light emitted from the semiconductor device 400 to provide predetermined light to the outside. For example, the wavelength conversion layer 500 may absorb light emitted from the semiconductor device 400 and convert the light into white light.

그리고 파장 변환층(500)은 형광체, QD 중 적어도 어느 하나를 포함할 수 있다. 또한, 파장 변환층(500)은 파장 변환 입자가 분산된 고분자 수지를 포함할 수 있으며, 고분자 수지는 광 투과성 에폭시 수지, 실리콘 수지, 폴리이미드 수지, 요소 수지, 및 아크릴 수지 중 적어도 하나를 포함할 수 있다. 이하에서는 파장 변환층(500)을 형광체로 설명한다.The wavelength conversion layer 500 may include at least one of phosphor and QD. In addition, the wavelength conversion layer 500 may include a polymer resin in which wavelength conversion particles are dispersed, and the polymer resin may include at least one of a light transmitting epoxy resin, a silicone resin, a polyimide resin, a urea resin, and an acrylic resin. Can be. Hereinafter, the wavelength conversion layer 500 will be described as a phosphor.

파장 변환층(500)은 YAG계, TAG계, Silicate계, Sulfide계 또는 Nitride계 중 어느 하나의 형광 물질을 포함할 수 있으나, 이러한 종류에 의해 한정되지 않는다. 예컨대, 파장 변환층(500)은 YAG 및 TAG계 형광 물질은 (Y, Tb, Lu, Sc, La, Gd, Sm)3(Al, Ga, In, Si, Fe)5(O, S)12:Ce 중에서 선택될 수 있으며, Silicate계 형광 물질은 (Sr, Ba, Ca, Mg)2SiO4:(Eu, F, Cl) 중에서 선택 사용 가능하다. 또한, Sulfide계 형광 물질은 (Ca,Sr)S:Eu, (Sr,Ca,Ba)(Al,Ga)2S4:Eu 중 선택 가능하며, Nitride계 형광체는 (Sr, Ca, Si, Al, O)N:Eu (예, CaAlSiN4:Eu β-SiAlON:Eu) 또는 Ca-α SiAlON:Eu계인 (Cax,My)(Si,Al)12(O,N)16일 수 있다. 이 때, M은 Eu, Tb, Yb 또는 Er 중 적어도 하나의 물질이며 0.05<(x+y)<0.3, 0.02<x<0.27 and 0.03<y<0.3을 만족하는 형광체 성분 중에서 선택될 수 있다.The wavelength conversion layer 500 may include any one of YAG-based, TAG-based, Silicate-based, Sulfide-based, or Nitride-based fluorescent materials, but is not limited thereto. For example, the wavelength conversion layer 500 may include YAG and TAG fluorescent materials (Y, Tb, Lu, Sc, La, Gd, Sm) 3 (Al, Ga, In, Si, Fe) 5 (O, S) 12 It may be selected from: Ce, and the Silicate fluorescent material may be selected from (Sr, Ba, Ca, Mg) 2 SiO 4 : (Eu, F, Cl). In addition, the sulfide-based fluorescent material can be selected from (Ca, Sr) S: Eu, (Sr, Ca, Ba) (Al, Ga) 2 S 4 : Eu, and the Nitride-based phosphor is (Sr, Ca, Si, Al , O) N: Eu (eg, CaAlSiN 4 : Eu β-SiAlON: Eu) or Ca-α SiAlON: Eu-based (Cax, My) (Si, Al) 12 (O, N) 16 . In this case, M is at least one of Eu, Tb, Yb or Er and may be selected from phosphor components satisfying 0.05 <(x + y) <0.3, 0.02 <x <0.27 and 0.03 <y <0.3.

제2 중간층(BS)은 파장 변환층(500)과 반도체 소자(400) 사이에 배치될 수 있다. 이에 따라, 제2 중간층(BS)은 반도체 소자(400)로부터 출사된 광이 통과하는 층이므로, 투명한 재질로 이루어질 수 있다. 예컨대, 제2 중간층(BS)은 SOG(Spin-On-Glass), Sol-Gel, ITO, ZnO, SiOx, 화이트 실리콘(white Silicone) 중 어느 하나를 포함할 수 있다.The second intermediate layer BS may be disposed between the wavelength conversion layer 500 and the semiconductor device 400. Accordingly, since the second intermediate layer BS is a layer through which light emitted from the semiconductor device 400 passes, it may be made of a transparent material. For example, the second intermediate layer BS may include any one of Spin-On-Glass (SOG), Sol-Gel, ITO, ZnO, SiOx, and white silicone.

제2 중간층(BS)은 제2 관통홀(H2) 내에 배치될 수 있다. 또한, 제2 중간층(BS)은 제2 관통홀(H2)의 개수에 따라 복수 개일 수 있다.The second intermediate layer BS may be disposed in the second through hole H2. In addition, a plurality of second intermediate layers BS may be provided according to the number of second through holes H2.

연결층(600)은 기판(100) 하부에 배치되어, 기판(100) 상부의 전극부(300)의 베이스부(310)와 마주보도록 배치될 수 있다. 이러한 구성에 의하여, 연결층(600)은 기판(100)에 의해 전극부(300)와 전기적으로 분리될 수 있다.The connection layer 600 may be disposed under the substrate 100 to face the base 310 of the electrode 300 on the substrate 100. In this configuration, the connection layer 600 may be electrically separated from the electrode 300 by the substrate 100.

연결층(600)은 기판(100)과 제3 방향(Z 방향)으로 중첩될 수 있으며, 상면의 면적이 기판(100)의 하면의 면적보다 작을 수 있다.The connection layer 600 may overlap the substrate 100 in the third direction (Z direction), and the area of the upper surface may be smaller than the area of the lower surface of the substrate 100.

또한, 연결층(600)은 실시예에 따른 반도체 소자 패키지(10)의 기판(100)과 다양한 기기 내에 구성요소를 서로 접합할 수 있다. 이러한 연결층(600)은 방열성을 가진 물질로 이루어질 수 있다. 에컨대, 연결층(600)은 Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 등 중 어느 하나 이상을 포함할 수 있다. 다만, 연결층(600)은 반도체 소자 패키지(10) 하부에 위치하는 기기의 종류에 따라 다양하게 적용될 수 있으며, 상술한 재질에 한정되는 것은 아니다.In addition, the connection layer 600 may bond components to each other in the substrate 100 and the various devices of the semiconductor device package 10 according to the embodiment. The connection layer 600 may be made of a material having heat dissipation. For example, the connection layer 600 may include any one or more of Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, and the like. However, the connection layer 600 may be variously applied according to the type of the device located under the semiconductor device package 10, but is not limited to the above materials.

뿐만 아니라, 연결층(600)은 기판(100)에 의해 베이스부(310)와 전기적으로 분리되어, 전기적 흐름에 의해 발생하는 열로 인해 방열 효과가 감소하는 것을 방지할 수 있다.In addition, the connection layer 600 may be electrically separated from the base portion 310 by the substrate 100 to prevent the heat dissipation effect from being reduced due to the heat generated by the electrical flow.

도 3a는 도 2에서 A부분의 확대도이고, 도 3b는 도 2에서 B부분의 확대도이다.3A is an enlarged view of a portion A in FIG. 2, and FIG. 3B is an enlarged view of a portion B in FIG. 2.

도 3a를 참조하면, 연장부(320)는 제3 방향으로 연장부(320)와 중첩되게 배치될 있다. 다만, 전술한 바와 같이 연장부(320)는 기판(100)의 일측에 배치되어 반도체 소자(400)와 기판(100) 상에서 이격 배치될 수 있다.Referring to FIG. 3A, the extension part 320 may be disposed to overlap the extension part 320 in the third direction. However, as described above, the extension 320 may be disposed on one side of the substrate 100 to be spaced apart from the semiconductor device 400 and the substrate 100.

그리고 본 명세서에서 높이는 제3 방향(Z 방향)으로 길이, 폭은 제2 방향(Y 방향)으로 길이, 길이는 제1 방향(X 방향)으로 길이로 설명한다.In the present specification, the height will be described as the length in the third direction (Z direction), the width in the second direction (Y direction), and the length in the first direction (X direction).

먼저, 연장부(320)는 상면이 정사각형 형상으로 이루어져 제1 방향으로 길이(La)와 제2 방향으로 폭(W1, 도 6 참조)이 동일할 수 있다. 이하 연장부(320)의 제1 방향으로 길이(La)는 제2 방향으로 폭(W1)을 기준으로 설명한다. 또한, 연장부(320)의 폭은 하나의 연장 전극에 대한 폭을 의미한다.First, the extension part 320 may have an upper surface having a square shape, and may have the same length W in the first direction and width W1 in the second direction (see FIG. 6). Hereinafter, the length La in the first direction of the extension 320 will be described based on the width W1 in the second direction. In addition, the width of the extension 320 refers to the width of one extension electrode.

먼저, 연장부(320)의 제2 방향으로 폭(W1)은 500㎛ 내지 2000㎛일 수 있다. 그리고 연장부(320)는 제3 방향으로 높이(h1)가 150㎛ 내지 300㎛일 수 있다.First, the width W1 in the second direction of the extension 320 may be 500 μm to 2000 μm. The extension 320 may have a height h1 of 150 μm to 300 μm in the third direction.

그리고 연장부(320)는 제3 방향으로 높이(h1)와 제2 방향으로 폭(W1) 간의 길이 비는 1:3 내지 1:14일 수 있다. 상기 길이 비가 1:3 보다 작은 경우에 제3 방향으로 연장부(320)의 높이 대비 연장부(320)의 폭이 작아 외부 전극과 연결이 어려운 문제가 발생한다. 또한, 상기 길이 비가 1:14보다 큰 경우에 연장부(320)의 폭이 커져 반도체 소자(400)를 위한 공간이 줄어들어 기판(100) 상부로 출사하는 광의 효율이 감소하는 한계가 존재한다.또한, 연장부(320)는 앞서 설명한 바와 같이 베이스부(310)와 일체로 형성됨에 따라 평균 폭과 폭 간의 폭의 비가 1:0.98 내지 1:1.02일 수 있다. 여기서, 평균 폭은 연장부(320)의 높이 전체에서 측정된 폭의 산술 평균값일 수 있다. 또한, 평균 폭과 폭간의 폭의 비는 평균폭과 최대폭 간의 비 내지 평균폭과 최소폭 간의 비를 나타낸다.The extension 320 may have a length ratio of 1: 3 to 1:14 between the height h1 in the third direction and the width W1 in the second direction. When the length ratio is smaller than 1: 3, the width of the extension part 320 is small compared to the height of the extension part 320 in the third direction, which makes it difficult to connect the external electrode. In addition, when the length ratio is greater than 1:14, the width of the extension 320 is increased to reduce the space for the semiconductor device 400, thereby reducing the efficiency of light emitted to the upper portion of the substrate 100. As described above, since the extension part 320 is integrally formed with the base part 310, the ratio of the width between the average width and the width may be 1: 0.98 to 1: 1.02. Here, the average width may be an arithmetic mean value of the widths measured over the entire height of the extension 320. Further, the ratio of the width between the average width and the width represents the ratio between the average width and the maximum width and the ratio between the average width and the minimum width.

그리고 상기 폭의 비는 바람직하게 1:0.99 내지 1:1.01일 수 있고, 더욱 바람직하게 1:0.995 내지 1:1.005일 수 있다.And the ratio of the width may preferably be 1: 0.99 to 1: 1.01, more preferably 1: 0.995 to 1: 1.005.

상기 폭의 비가 1:0.98보다 작은 경우 연장부(320)에서 일부분에 대한 전기적 저항이 증가하여 반도체 소자로 전류 스프레딩이 저하됨에 다라 광속이 감소하는 문제가 존재할 수 있다. 그리고 상기 폭의 비가 1:1.02보다 큰 경우 연장부(320)에서 인접한 연장 전극(321, 322) 간의 전기적 쇼트가 발생하는 한계가 존재할 수 있다. 예컨대, 제1 연장 전극(321)은 제2 베이스 전극(312)과 전기적으로 연결되고 최종적으로 제2 연장 전극(322)와 전기적으로 연결되는 문제가 존재할 수 있다.When the ratio of the width is smaller than 1: 0.98, there may be a problem that the luminous flux decreases due to an increase in the electrical resistance of a portion of the extension part 320 and a decrease in current spreading to the semiconductor device. In addition, when the width ratio is greater than 1: 1.02, there may be a limit in which an electrical short occurs between the extension electrodes 321 and 322 adjacent to the extension part 320. For example, there may be a problem in which the first extension electrode 321 is electrically connected to the second base electrode 312 and finally electrically connected to the second extension electrode 322.

또한, 이러한 폭과 폭의 비는 연장부(320)의 길이(La)에도 동일하게 적용될 수 있다. In addition, the width-to-width ratio may be equally applied to the length La of the extension 320.

도 3b를 참조하면, 기판(100)의 높이(h2)는 300㎛ 내지 500㎛일 수 있다.Referring to FIG. 3B, the height h2 of the substrate 100 may be 300 μm to 500 μm.

그리고 베이스부의 높이(h3)는 기판(100)의 높이(h2)와 높이 비가 1:10 내지 1:50일 수 있다. 상기 높이 비가 1:10보다 작은 경우에 기판(100)을 통한 방열 효율이 저하되는 한계가 존재한다. 그리고 상기 높이 비가 1:50보다 큰 경우에 베이스부의 공정이 어렵고 베이스부(310)를 통한 전류 스프레딩이 저하되는 문제가 존재한다.The height h3 of the base portion may be a height ratio of the height h2 of the substrate 100 to 1:10 to 1:50. When the height ratio is less than 1:10, there is a limit that the heat radiation efficiency through the substrate 100 is lowered. And when the height ratio is greater than 1:50, there is a problem that the process of the base portion is difficult and the current spreading through the base portion 310 is reduced.

또한, 반도체 소자(400)의 높이(h4)는 기판(100)의 높이(h2)와 높이 비가 1:1.5 내지 1:5일 수 있다. 상기 높이 비가 1:1.5보다 작은 경우에 상대적으로 연장부(320)의 높이가 커져 전기적 저항이 증가하여 전류 스프레딩이 저하되는 문제가 존재한다. 또한, 상기 높이 비가 1:5보다 큰 경우에 반도체 소자(400)로부터 출력되는 광이 연장부(320)와 연장부(320)를 둘러싸는 반사 부재(200)에 의하여 광 출력이 저하되는 한계가 존재한다.In addition, the height h4 of the semiconductor device 400 may be a height ratio of the height h2 of the substrate 100 to 1: 1.5 to 1: 5. When the height ratio is less than 1: 1.5, there is a problem that the height of the extension 320 is increased so that the electrical resistance increases and current spreading is lowered. In addition, when the height ratio is greater than 1: 5, there is a limit that the light output from the semiconductor device 400 is lowered by the extension part 320 and the reflective member 200 surrounding the extension part 320. exist.

또한, 파장 변환층(500)의 높이(h5)는 연장부(320)의 높이(h1, 도 3a 참조)와 높이 비가 1:1.5 내지 1:3일 수 있다. 상기 높이 비가 1:1.5보다 작은 경우에 파장 변환층(500)의 높이가 증가하여 반도체 소자(400)로부터 출력된 광이 파장 변환층(500) 내부에서 반사 또는 흡수되어 광 출력이 저하되는 문제가 존재한다 그리고 상기 높이 비가 1:3보다 큰 경우에 형광체의 높이에 대응하여 연장부(320)의 높이가 커져 전기적 저항의 증가에 따른 전류 스프레딩 저하가 발생하는 문제가 존재한다.In addition, the height h5 of the wavelength conversion layer 500 may be a height ratio 1: 1.5 to 1: 3 of the height h1 (see FIG. 3A) of the extension 320. When the height ratio is less than 1: 1.5, the height of the wavelength conversion layer 500 is increased so that the light output from the semiconductor device 400 is reflected or absorbed in the wavelength conversion layer 500, thereby degrading light output. If the height ratio is greater than 1: 3, the height of the extension 320 increases in correspondence with the height of the phosphor, and thus a current spreading decrease occurs due to an increase in the electrical resistance.

도 4는 실시예에 따른 반도체 소자 패키지의 전기적 흐름을 설명하는 도면이고, 도 5은 실시예에 따른 반도체 소자(400)의 개념도이다.4 is a diagram illustrating an electrical flow of a semiconductor device package according to an embodiment, and FIG. 5 is a conceptual diagram of a semiconductor device 400 according to an embodiment.

도 4를 참조하면, 실시예에 따른 반도체 소자 패키지에서 전류는 제1 연장 전극(321), 제1 베이스 전극(311), 제3 베이스 전극(313), 제2 베이스 전극(312) 및 제2 연장 전극(322)을 순으로 흐를 수 있다. 다만, 연장부(320)로 제공되는 전원의 극성에 따라 상술한 순서 반대로 전류가 흐를 수 있다.Referring to FIG. 4, in the semiconductor device package according to the embodiment, a current is formed by the first extension electrode 321, the first base electrode 311, the third base electrode 313, the second base electrode 312 and the second The extension electrode 322 may flow in order. However, the current may flow in the above-described order according to the polarity of the power supplied to the extension 320.

이하에서 제1 연장 전극(321)에서 제2 연장 전극(322)으로 전류가 흐르는 것을 기준으로 설명한다. 또한, 반도체 소자(400)는 제1 반도체 소자(400), 제2 반도체 소자(400), 제3 반도체 소자(400)를 포함하는 것으로 설명한다. 또한, 제3 베이스 전극(313)은 제3-1 베이스 전극(313-1)과 제3-2 베이스 전극(313-2)을 포함하는 것으로 설명한다.Hereinafter, the current flows from the first extension electrode 321 to the second extension electrode 322. In addition, the semiconductor device 400 will be described as including a first semiconductor device 400, a second semiconductor device 400, and a third semiconductor device 400. In addition, the third base electrode 313 will be described as including a 3-1 base electrode 313-1 and a 3-2 base electrode 313-2.

먼저, 제1 연장 전극(321)으로 주입된 전류는 제1 연장 전극(321)의 하부에서 연결된 제1 베이스 전극(311)으로 주입될 수 있다. 그리고 제1 베이스 전극(311)에 주입된 전류는 제1 베이스 전극(311)에서 하부로 흘러 제1 반도체 소자(400)와 접하는 영역으로 흐를 수 있다(C1). 이로써, 제1 반도체 소자(400)로 전류가 공급될 수 있다. 즉, 제1 반도체 소자(400)는 제1 베이스 전극(311)과 접하여 전류가 주입될 수 있다. First, the current injected into the first extension electrode 321 may be injected into the first base electrode 311 connected under the first extension electrode 321. In addition, the current injected into the first base electrode 311 may flow down from the first base electrode 311 to a region in contact with the first semiconductor device 400 (C1). As a result, a current may be supplied to the first semiconductor device 400. That is, the first semiconductor device 400 may be in contact with the first base electrode 311 to inject a current.

그리고 제1 반도체 소자(400)는 제1 베이스 전극(311) 및 제1 베이스 전극(311)에 이웃한 제3 베이스 전극(313)과 접할 수 있다. 이로써, 제1 베이스 전극(311)을 통해 제1 반도체 소자(400)로 주입된 전류는 제1 반도체 소자(400)를 지나 제3-1 베이스 전극(313-1)으로 흐를 수 있다(C2).The first semiconductor device 400 may be in contact with the first base electrode 311 and the third base electrode 313 adjacent to the first base electrode 311. Accordingly, the current injected into the first semiconductor device 400 through the first base electrode 311 may flow through the first semiconductor device 400 to the 3-1 base electrode 313-1 (C2). .

그리고 제3-1 베이스 전극(313-1)으로 주입된 전류는 제2 반도체 소자(400)와 접하는 영역으로 흐를 수 있다(C3). 이에 따라, 제2 반도체 소자(400)로 전류가 공급될 수 있다. 즉, 제2 반도체 소자(400)는 제3-1 베이스 전극(313-1)과 접하여 전류가 주입될 수 있다.In addition, the current injected into the 3-1 base electrode 313-1 may flow to a region in contact with the second semiconductor device 400 (C3). Accordingly, the current may be supplied to the second semiconductor device 400. That is, the second semiconductor device 400 may be in contact with the 3-1 base electrode 313-1 to inject a current.

그리고 제2 반도체 소자(400)는 제3-1 베이스 전극(313-1) 및 제3-1 베이스 전극(313-1)에 이웃한 제3-2 베이스 전극(313-2)과 접할 수 있다. 이에 따라, 제3-1 베이스 전극(313-1)을 통해 제2 반도체 소자(400)로 주입된 전류는 제2 반도체 소자(400)를 지나 제3-2 베이스 전극(313-2)으로 흐를 수 있다(C4).The second semiconductor device 400 may be in contact with the 3-1 base electrode 313-1 and the 3-2 base electrode 313-2 adjacent to the 3-1 base electrode 313-1. . Accordingly, the current injected into the second semiconductor device 400 through the 3-1 base electrode 313-1 flows through the second semiconductor device 400 to the 3-2 base electrode 313-2. It can be (C4).

그리고 제3-2 베이스 전극(313-2)으로 주입된 전류는 제3 반도체 소자(400)와 접하는 영역으로 흐를 수 있다(C5). 이에 따라, 제3 반도체 소자(400)로 전류가 주입될 수 있다. 그리고 제3 반도체 소자(400)는 제3-2 베이스 전극(313-2) 및 제3-2 베이스 전극(313-2)에 이웃한 제2 베이스 전극(312)과 접할 수 있다. 이에 따라, 제3-2 베이스 전극(313-2)을 통해 제3 반도체 소자(400)로 주입된 전류는 제3 반도체 소자(400)를 지나 제2 베이스 전극(312)으로 흐를 수 있다(C6).In addition, the current injected into the 3-2 base electrode 313-2 may flow to an area in contact with the third semiconductor device 400 (C5). Accordingly, a current may be injected into the third semiconductor device 400. The third semiconductor device 400 may contact the second base electrode 312 adjacent to the third-2 base electrode 313-2 and the third-2 base electrode 313-2. Accordingly, the current injected into the third semiconductor device 400 through the third-2 base electrode 313-2 may flow through the third semiconductor device 400 to the second base electrode 312 (C6). ).

그리고 제3 반도체 소자(400)를 통해 제2 베이스 전극(312)으로 주입된 전류는 제2 연장 전극(322)으로 흐를 수 있다(C7). 이로써, 제1 연장 전극(321)으로 주입된 전류는 복수 개의 반도체 소자(400a, 400b, 400c)를 지나 제2 연장 전극(322)으로 흐르며, 흐르는 방향이 U자 형상일 수 있다.The current injected into the second base electrode 312 through the third semiconductor device 400 may flow to the second extension electrode 322 (C7). As a result, the current injected into the first extension electrode 321 flows through the plurality of semiconductor devices 400a, 400b, and 400c to the second extension electrode 322, and the flowing direction may be U-shaped.

그리고 제1 연장 전극(321)을 통해 제1 베이스 전극(311)으로 흐르는 전류의 방향(C1)은 상부에서 하부를 향할 수 있다. 구체적으로, 제1-2 방향(X2 방향)일 수 있다. 그리고 제2 베이스 전극(312)을 통해 제2 연장 전극(322)으로 흐르는 전류의 방향(C7)은 하부에서 상부를 향하는 방향일 수 있다. 구체적으로, 제1-1 방향(X1 방향)일 수 있다. 이 때, 제1-1 방향은 제1 방향에서 제1 베이스 전극(311)에서 제2 베이스 전극(312)을 향한 방향일 수 있다.In addition, the direction C1 of the current flowing through the first extension electrode 321 to the first base electrode 311 may be directed from the upper side to the lower side. Specifically, it may be in the first-second direction (X2 direction). In addition, the direction C7 of the current flowing through the second base electrode 312 to the second extension electrode 322 may be a direction from the bottom to the top. Specifically, it may be a first-first direction (X1 direction). In this case, the first-first direction may be a direction from the first base electrode 311 toward the second base electrode 312 in the first direction.

이에 따라, 제1 연장 전극(321)을 통해 제1 베이스 전극(311)으로 흐르는 전류의 방향(C1)과 제2 베이스 전극(312)을 통해 제2 연장 전극(322)으로 흐르는 전류의 방향(C7)은 서로 반대 방향일 수 있다.Accordingly, the direction (C1) of the current flowing through the first extension electrode 321 to the first base electrode 311 and the direction of the current flowing through the second base electrode 312 to the second extension electrode 322 ( C7) may be opposite to each other.

그리고 제1 베이스 전극(311)과 제2 베이스 전극(312) 사이에 배치되는 제3 베이스 전극(313)을 통해 흐르는 전류의 방향은 제1 베이스 전극(311)에서 제2 베이스 전극(312)을 향한 방향으로, 제2-1 방향(Y1 방향)일 수 있다.In addition, the direction of the current flowing through the third base electrode 313 disposed between the first base electrode 311 and the second base electrode 312 moves the second base electrode 312 from the first base electrode 311. In the facing direction, it may be a 2-1 direction (Y1 direction).

다만, 전술한 바와 같이 제1 연장 전극(321)과 제2 연장 전극(322)으로 주입되는 전원의 극성에 따라 제1 베이스 전극(311)과 제2 베이스 전극(312) 사이에 배치되는 제3 베이스 전극(313)을 통해 흐르는 전류의 방향은 제2-2 방향(Y1)일 수 있다.However, as described above, a third electrode disposed between the first base electrode 311 and the second base electrode 312 according to the polarity of the power injected into the first extension electrode 321 and the second extension electrode 322. The direction of the current flowing through the base electrode 313 may be the second-second direction Y1.

또한, 제1 연장 전극(321)과 제2 연장 전극(322)을 통해 전류의 방향이 제3 방향(Z 방향)이므로, 제1 베이스 전극(311), 제2 베이스 전극(312) 및 제3 베이스 전극(313)에서 전류의 방향과 수직할 수 있다.In addition, since the direction of the current through the first extension electrode 321 and the second extension electrode 322 is the third direction (Z direction), the first base electrode 311, the second base electrode 312 and the third The base electrode 313 may be perpendicular to the direction of the current.

도 5를 참조하면, 실시예에 따른 반도체 소자(400)는 투광 기판(410), 반도체 구조물(420), 제1 전극(430), 제2 전극(440), 절연층(450)을 포함한다. 제1 전극층(441) 및 절연층(450)의 물질은 상기의 설명을 참조하기로 한다.Referring to FIG. 5, the semiconductor device 400 according to the embodiment includes a light transmissive substrate 410, a semiconductor structure 420, a first electrode 430, a second electrode 440, and an insulating layer 450. . Materials of the first electrode layer 441 and the insulating layer 450 will be referred to the above description.

먼저, 반도체 구조물(420)은 제1 도전형 반도체층(421), 활성층(422), 및 제2 도전형 반도체층(423)을 포함할 수 있다. 이 때, 제1 도전형 반도체층(421), 활성층(422), 및 제2 도전형 반도체층(423)은 전술한 제3 방향(Z 방향)으로 배치될 수 있다. 제1 도전형 반도체층(421)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(421)은 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(421)은 n형 반도체층일 수 있다.First, the semiconductor structure 420 may include a first conductivity type semiconductor layer 421, an active layer 422, and a second conductivity type semiconductor layer 423. In this case, the first conductive semiconductor layer 421, the active layer 422, and the second conductive semiconductor layer 423 may be disposed in the third direction (Z direction) described above. The first conductive semiconductor layer 421 may be formed of a compound semiconductor such as a group III-V group or a group II-VI, and may be doped with a first dopant. The first conductivity-type semiconductor layer 421 is a semiconductor material having a composition formula of Inx1Aly1Ga1-x1-y1N (0≤x1≤1, 0≤y1≤1, 0≤x1 + y1≤1), for example, GaN, AlGaN, InGaN, InAlGaN and the like can be selected. The first dopant may be an n-type dopant such as Si, Ge, Sn, Se, or Te. When the first dopant is an n-type dopant, the first conductive semiconductor layer 421 doped with the first dopant may be an n-type semiconductor layer.

활성층(422)은 제1 도전형 반도체층(421)과 제2 도전형 반도체층(423) 사이에 배치될 수 있다. 활성층(422)은 제1 도전형 반도체층(421)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(423)을 통해서 주입되는 정공(또는 전자)이 재결합되는 층일 수 있다. 활성층(422)은 전자와 정공이 재결합함에 따라, 전자가 낮은 에너지 준위로 천이하며, 활성층(422)이 포함하는 후술될 우물층의 밴드갭 에너지에 대응하는 파장을 가지는 빛을 생성할 수 있다. 상기 반도체 소자(400)가 방출하는 광의 파장 중 상대적으로 가장 큰 세기를 갖는 광의 파장은 자외선일 수 있고, 상기 자외선은 상술한 근자외선, 원자외선, 심자외선일 수 있다.The active layer 422 may be disposed between the first conductivity type semiconductor layer 421 and the second conductivity type semiconductor layer 423. The active layer 422 may be a layer in which electrons (or holes) injected through the first conductive semiconductor layer 421 and holes (or electrons) injected through the second conductive semiconductor layer 423 are recombined. As the electrons and holes recombine, the active layer 422 transitions to a low energy level, and may generate light having a wavelength corresponding to the bandgap energy of the well layer to be described later. The wavelength of the light having the greatest intensity among the wavelengths of the light emitted by the semiconductor device 400 may be ultraviolet rays, and the ultraviolet rays may be the above-described near ultraviolet rays, deep ultraviolet rays, or deep ultraviolet rays.

활성층(422)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(422)의 구조는 이에 한정하지 않는다.The active layer 422 may have any one of a single well structure, a multi well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum line structure, and the active layer 422 The structure of is not limited to this.

제2 도전형 반도체층(423)은 활성층(422) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(423)에 제2 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(423)은 Inx5Aly2Ga1-x5-y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(423)은 p형 반도체층일 수 있다.The second conductive semiconductor layer 423 is formed on the active layer 422, and may be implemented as a compound semiconductor such as a group III-V group or a group II-VI. The second conductive semiconductor layer 423 may include a second conductive semiconductor layer 423. Dopants may be doped. The second conductive semiconductor layer 423 is a semiconductor material having a composition formula of Inx5Aly2Ga1-x5-y2N (0≤x5≤1, 0≤y2≤1, 0≤x5 + y2≤1) or AlInN, AlGaAs, GaP, GaAs It may be formed of a material selected from GaAsP, AlGaInP. When the second dopant is a p-type dopant such as Mg, Zn, Ca, Sr, or Ba, the second conductive semiconductor layer 423 doped with the second dopant may be a p-type semiconductor layer.

그리고 반도체 소자(400)는 반도체 구조물(420)의 아래에 제1 전극(430) 및 제2 전극(440)을 포함한다. 제1 전극(430)은 제1 접촉층(431), 제1 연결층(432), 및 제1 패드층(433)을 포함하며, 제1 접촉층(431)은 제1 도전형 반도체층(421)에 접촉되며 제1 연결층(432)은 제1 접촉층(431)와 제1 패드층(433) 사이에 배치될 수 있다.The semiconductor device 400 includes a first electrode 430 and a second electrode 440 under the semiconductor structure 420. The first electrode 430 includes a first contact layer 431, a first connection layer 432, and a first pad layer 433, and the first contact layer 431 includes a first conductive semiconductor layer ( The first connection layer 432 may be in contact with the 421 and may be disposed between the first contact layer 431 and the first pad layer 433.

그리고 제1 접촉층(431), 제1 연결층(432), 및 제1 패드층(433)은 단층 또는 다층 구조로 배치될 수 있다. 제1 접촉층(431)은 Cr, Ti, Ta과 이들의 선택적인 합금 중 적어도 하나를 포함하며, 제1 연결층(432)은 Al, Ti, Fe, Ni 및 이들의 선택적인 합금 중 적어도 하나를 포함하며, 제1 패드층(433)은 In, Sn, Ni, Au 및 이들의 선택적인 합금 중 적어도 하나를 포함할 수 있다. 다만, 이러한 재질에 한정되는 것은 아니다.The first contact layer 431, the first connection layer 432, and the first pad layer 433 may be disposed in a single layer or a multilayer structure. The first contact layer 431 includes at least one of Cr, Ti, Ta and optional alloys thereof, and the first connection layer 432 includes at least one of Al, Ti, Fe, Ni and optional alloys thereof. The first pad layer 433 may include at least one of In, Sn, Ni, Au, and an optional alloy thereof. However, it is not limited to these materials.

또한, 제2 전극(440)은 제2 접촉층(441), 제2 연결층(442), 및 제2 패드층(443)을 포함하며, 제2 접촉층(441)은 제2 도전형 반도체층(423)에 배치되며 제2 연결층(442)은 제2 접촉층(441)와 제2 패드층(443) 사이에 연결된다. In addition, the second electrode 440 may include a second contact layer 441, a second connection layer 442, and a second pad layer 443, and the second contact layer 441 may be a second conductive semiconductor. The second connection layer 442 is disposed between the layer 423 and the second connection layer 442 is connected between the second contact layer 441 and the second pad layer 443.

제2 접촉층(441), 제2 연결층(442) 및 제2 패드층(443)은 단층 또는 다층 구조로 배치될 수 있다. 그리고 제2 접촉층(441)은 Cr, Ti, Ta과 이들의 선택적인 합금 중 적어도 하나를 포함하며, 제2 연결층(442)은 Al, Ti, Cu, Ag, Pt 및 이들의 선택적인 합금 중 적어도 하나를 포함하며, 제2 패드층(443)은 In, Sn, Cu, Au 및 이들의 선택적인 합금 중 적어도 하나를 포함할 수 있다.The second contact layer 441, the second connection layer 442, and the second pad layer 443 may be disposed in a single layer or a multilayer structure. And the second contact layer 441 includes at least one of Cr, Ti, Ta, and optional alloys thereof, and the second connection layer 442 includes Al, Ti, Cu, Ag, Pt, and optional alloys thereof. And at least one of the second pad layer 443 may include at least one of In, Sn, Cu, Au, and an optional alloy thereof.

반도체 소자(400)는 반도체 구조물(420)의 아래에 지지 부재(460)가 배치될 수 있다. 그리고 지지 부재(460)는 절연성 재질로 이루어질 수 있다. 예컨대, 지지 부재(460)은 실리콘 또는 에폭시와 같은 수지층으로 형성된다. 다른 예로서, 상기 절연성 재질은 페이스트 또는 절연성 잉크를 포함할 수 있다. 절연성 재질의 재질은 그 종류는 polyacrylate resin, epoxy resin, phenolic resin, polyamides resin, polyimides rein, unsaturated polyesters resin, polyphenylene ether resin (PPE), polyphenilene oxide resin (PPO), polyphenylenesulfides resin, cyanate ester resin, benzocyclobutene (BCB), Polyamido-amine Dendrimers (PAMAM), 및 Polypropylene-imine, Dendrimers (PPI), 및 PAMAM 내부 구조 및 유기-실리콘 외면을 갖는 PAMAM-OS(organosilicon)를 단독 또는 이들의 조합을 포함한 수지를 포함할 수 있다. 다만, 이러한 재질에 한정되는 것은 아니다.In the semiconductor device 400, a support member 460 may be disposed under the semiconductor structure 420. The support member 460 may be made of an insulating material. For example, the support member 460 is formed of a resin layer such as silicon or epoxy. As another example, the insulating material may include a paste or an insulating ink. Insulating materials include polyacrylate resin, epoxy resin, phenolic resin, polyamides resin, polyimides rein, unsaturated polyesters resin, polyphenylene ether resin (PPE), polyphenilene oxide resin (PPO), polyphenylenesulfides resin, cyanate ester resin, benzocyclobutene ( BCB), Polyamido-amine Dendrimers (PAMAM), and Polypropylene-imine, Dendrimers (PPI), and resins including PAMAM-OS (organosilicon) having PAMAM internal structure and organo-silicon exterior, alone or in combination thereof. Can be. However, it is not limited to these materials.

그리고 반도체 소자(400)는 전술한 바와 같이 제1 전극(430)에서 반도체 구조물(420) 그리고 제2 전극(440)을 통해 전류가 흐를 수 있다. 예컨대, 도 4에서 제4-1 반도체 소자(400a)는 제1 패드층(433)이 제1 베이스 전극에 접하고, 제2 패드층(443)이 제2-1 베이스 전극에 접하여, 전류가 상술한 C2 방향으로 흐를 수 있다.As described above, the semiconductor device 400 may flow through the semiconductor structure 420 and the second electrode 440 in the first electrode 430. For example, in FIG. 4, in the 4-1 semiconductor device 400a, the first pad layer 433 is in contact with the first base electrode, and the second pad layer 443 is in contact with the 2-1 base electrode. Can flow in one C2 direction.

또한, 실시예에 따른 반도체 소자(400)는 투광 기판(410)을 통해 상부로 광을 방출할 수 있다. 예컨대, 반도체 소자(400)는 플립형 구조일 수 있다.In addition, the semiconductor device 400 according to the embodiment may emit light upward through the transmissive substrate 410. For example, the semiconductor device 400 may have a flip structure.

도 6는 실시예에 따른 반도체 소자 패키지의 평면도이고, 도 7은 도 6에서 II'으로 절단된 단면도이다.6 is a plan view of a semiconductor device package according to an embodiment, and FIG. 7 is a cross-sectional view taken along line II ′ in FIG. 6.

도 6을 참조하면, 제1 베이스 전극(311)은 제1 방향(X 방향)과 평행하게 배치되는 제1 수직부(311a), 제1 수직부(311a)에서 제2-1 방향(Y1 방향)으로 연장된 제1 돌출부(311b), 제1 돌출부(311b)의 일측에서 제2-1 방향(Y1 방향)으로 연장된 제2 돌출부(311c), 제1 돌출부(311b) 하부에 배치되고 제1 수직부(311a)에서 제2-1 방향(Y1 방향)으로 연장된 제3 돌출부(311d), 제3 돌출부(311d) 하부에 배치되고 제1 수직부(311a)에서 제2-1 방향(Y1 방향)으로 연장된 제4 돌출부(311e)를 포함할 수 있다.Referring to FIG. 6, the first base electrode 311 may be arranged in parallel with the first direction (X direction) and in the 2-1st direction (Y1 direction) in the first vertical portion 311a. ) Is disposed below the first protrusion 311b, the second protrusion 311c extending in the 2-1 direction (Y1 direction) from one side of the first protrusion 311b, and the first protrusion 311b. 1 The third protrusion 311d extending in the 2-1st direction (Y1 direction) from the vertical portion 311a and the lower portion of the third protrusion 311d and disposed in the 2-1th direction in the first vertical portion 311a. And a fourth protrusion 311e extending in the Y1 direction).

이하에서 제1 베이스 전극(311)과 제2 베이스 전극(312)은 제2-1 방향(Y1 방향)으로 순서대로 배치되며, 제1 연장 전극(321)과 제2 연장 전극(322)은 반도체 소자와 연결되는 제3 베이스 전극(313)을 기준으로 제1-1 방향(X1 방향) 측에 배치되고 이를 기준으로 설명한다. 또한, 제3 베이스 전극(313)이 존재하지 않더라도 제1 연장 전극(321)과 제2 연장 전극(322)은 제1 수직선(C1)으로부터 제1-1 방향(X1 방향) 영역인 상부에 배치될 수 있다. 여기서, 제1 수직선(C1)은 전술한 바와 같이 기판을 제2 방향(Y 방향)으로 이등분하는 가상의 선이며, 제1 수직선(C2)은 기판을 제1 방향(X 방향)으로 이등분하는 가상의 선이다. 또한, 이하에서 일측면은 제2-1 방향(Y1 방향)으로 외측면이고, 타측면은 제2-2 방향(Y2 방향)으로 외측면을 의미한다. 그리고 상측면은 제1-1 방향(X1 방향)으로 외측면이고, 하측면은 제1-2 방향(X2 방향)으로 외측면을 의미한다. 또한, 외측, 타측, 상측 및 하측은 전술한 일측면, 타측면, 상측면 및 하측면에서의 방향 각각의 의미가 동일하게 적용된다. 또한, 기판의 제1 방향 길이(L3)가 3㎜ 내지 4.6㎜일 수 있다. 다만, 이러한 길이에 한정되는 것은 아니다.Hereinafter, the first base electrode 311 and the second base electrode 312 are sequentially disposed in the 2-1 direction (Y1 direction), and the first extension electrode 321 and the second extension electrode 322 are semiconductors. The third base electrode 313 connected to the device is disposed on the first-first direction (X1 direction) side with reference to this. In addition, even when the third base electrode 313 does not exist, the first extension electrode 321 and the second extension electrode 322 are disposed above the first vertical line C1 in the 1-1 direction (X1 direction) region. Can be. Here, the first vertical line C1 is an imaginary line that bisects the substrate in the second direction (Y direction) as described above, and the first vertical line C2 is an imaginary line that bisects the substrate in the first direction (X direction). Is the line. In addition, below, one side is an outer side in the 2-1 direction (Y1 direction), and the other side means an outer side in the 2-2 direction (Y2 direction). And the upper side is the outer side in the 1-1 direction (X1 direction), the lower side is the outer side in the 1-2 direction (X2 direction). In addition, the meaning of each of the directions in one side, the other side, the upper side and the lower side described above is equally applied to the outer side, the other side, the upper side and the lower side. In addition, the first length L3 of the substrate may be 3 mm to 4.6 mm. However, it is not limited to this length.

구체적으로, 제1 수직부(311a)는 기판 상에서 제2 수직선(C2)로부터 제2-2 방향(Y2 방향)인 좌측에 배치될 수 있다. 그리고 제1 수직부(311a)는 기판의 좌측면에 인접하게 배치될 수 있다.Specifically, the first vertical portion 311a may be disposed on the left side of the second vertical line C2 in the second-second direction (Y2 direction) on the substrate. The first vertical portion 311a may be disposed adjacent to the left side of the substrate.

이 때, 제1 수직부(311a)는 제2 방향으로 폭(W2)인 550㎛ 내지 840㎛일 수 있다.In this case, the first vertical portion 311a may be 550 μm to 840 μm having a width W2 in the second direction.

다음으로, 제1 돌출부(311b)는 제1 수직선(C1) 상부에 배치되고, 제1 수직부(311a)로부터 제2-1 방향(Y1 방향)으로 연장될 수 있다. 제1 돌출부(311b) 상에는 제1 연장 전극(321)이 배치될 수 있다. 이 때, 제1 수직부(311a)의 타측면에서 제1 연장 전극(321) 사이의 최대 폭(W3)은 740㎛ 내지 1110㎛일 수 있다. 그리고 제1 연장 전극(321)의 폭(W1)은 800㎛ 내지 1200㎛일 수 있다. 이는 후술하는 제2 연장 전극(322)에도 동일하게 적용될 수 있다.Next, the first protrusion 311b may be disposed above the first vertical line C1 and may extend from the first vertical portion 311a in the 2-1 direction (Y1 direction). The first extension electrode 321 may be disposed on the first protrusion 311b. In this case, the maximum width W3 between the first extension electrodes 321 on the other side of the first vertical portion 311a may be 740 μm to 1110 μm. The width W1 of the first extension electrode 321 may be 800 μm to 1200 μm. The same may be applied to the second extension electrode 322 described later.

또한, 제1 돌출부(311b)는 제2 수직선(C2)의 좌측에 배치되고, 제2 수직선(C2)과 이격 배치될 수 있다.In addition, the first protrusion 311b may be disposed on the left side of the second vertical line C2 and spaced apart from the second vertical line C2.

그리고 제1 돌출부(311b)의 일측면으로부터 제1 연장 전극(321) 사이의 최소 폭(W4)은 80㎛ 내지 120㎛일 수 있다. 또한, 제1 돌출부(311b)의 상측면으로부터 제1 연장 전극(321) 사이의 최소 길이(L1)은 150㎛ 내지 230㎛일 수 있다. 또한, 제1 돌출부(311b)의 하측면으로부터 제1 연장 전극(321) 사이의 최소 길이(L2)은 440㎛ 내지 670㎛일 수 있다. 그리고 제1 연장 전극(321)와 제2 연장 전극(322)의 길이(L6)는 800㎛ 내지 1200㎛일 수 있다. The minimum width W4 between one side surface of the first protrusion 311b and the first extension electrode 321 may be 80 μm to 120 μm. In addition, the minimum length L1 between the upper surface of the first protrusion 311b and the first extension electrode 321 may be 150 μm to 230 μm. In addition, the minimum length L2 between the bottom surface of the first protrusion 311b and the first extension electrode 321 may be 440 μm to 670 μm. The length L6 of the first extension electrode 321 and the second extension electrode 322 may be 800 μm to 1200 μm.

또한, 제2 돌출부(311c)는 제1 돌출부(311b)로부터 제2-1 방향(Y1 방향)으로 연장 배치될 수 있으며, 일부가 제2 수직선(C2)과 중첩될 수 있다. 제2 돌출부(311c)는 후술하는 제6 돌출부(312c)와 마찬가지로 제너 다이오드(미도시됨)가 배치될 수 있다.In addition, the second protrusion 311c may extend from the first protrusion 311b in the second-first direction (Y1 direction), and a portion thereof may overlap the second vertical line C2. A zener diode (not shown) may be disposed in the second protrusion 311c similarly to the sixth protrusion 312c described later.

또한, 제2 돌출부(311c)의 제2 방향으로 폭(W5)은 288㎛ 내지 432㎛일 수 있다.In addition, the width W5 in the second direction of the second protrusion 311c may be 288 μm to 432 μm.

그리고 제3 돌출부(311d)는 제1 수직부(311a)로부터 제2-1 방향(Y1 방향)으로 연장될 수 있다. 이 때, 연장된 길이인 제3 돌출부(311d)의 폭(W7)은 174㎛ 내지 262㎛일 수 있다. 이 때, 제3 돌출부(311d)의 폭(W7)은 제3 이격 거리(d3)와 동일할 수 있다. 제3 이격 거리(d3)는 제3 돌출부(311d)가 반도체 소자와 접하는 일측면을 기준으로 제3 돌출부(311d) 상부에서 제2-2 방향(Y2 방향)으로 배치된 홈의 폭일 수 있다. 마찬가지로, 제4 이격 거리(d4)는 제3 돌출부(311d)가 반도체 소자와 접하는 일측면을 기준으로 제3 돌출부(311d) 하부에서 제2-2 방향(Y2 방향)으로 배치된 홈의 폭일 수 있다.The third protrusion 311d may extend from the first vertical portion 311a in the second-first direction (Y1 direction). In this case, the width W7 of the third protrusion 311d which is an extended length may be 174 μm to 262 μm. In this case, the width W7 of the third protrusion 311d may be equal to the third separation distance d3. The third separation distance d3 may be the width of the groove disposed in the 2-2 direction (Y2 direction) from the upper portion of the third protrusion 311d based on one side of the third protrusion 311d contacting the semiconductor device. Similarly, the fourth separation distance d4 may be the width of the groove disposed in the second-second direction (Y2 direction) below the third protrusion 311d based on one side where the third protrusion 311d contacts the semiconductor element. have.

그리고 제3 돌출부(311d)는 제1 돌출부(311b)와 제2 돌출부(311c) 하부에 그리고 제1 수직선(C1) 하부에 배치될 수 있다. 또한, 제3 돌출부(311d)는 제2 돌출부(311c)와 제5 이격 거리(d5)만큼 이격 배치될 수 있다. 제5 이격 거리(d5)는 제3 이격 거리(d3)와 동일할 수 있다.The third protrusion 311d may be disposed below the first protrusion 311b and the second protrusion 311c and below the first vertical line C1. In addition, the third protrusion 311d may be spaced apart from the second protrusion 311c by a fifth separation distance d5. The fifth separation distance d5 may be equal to the third separation distance d3.

또한, 제1 돌출부(311b)와 제3 돌출부(311d)의 최대 폭(W6)은 730㎛ 내지 1100㎛일 수 있다.In addition, the maximum width W6 of the first protrusion 311b and the third protrusion 311d may be 730 μm to 1100 μm.

또한, 제4 돌출부(311e)는 제3 돌출부(311d) 하부에 배치되고 제1 수직부(311a)로부터 제2-1 방향(Y1 방향)으로 연장되며, 제2 수직선(C2) 하부에 배치될 수 있다. 그리고 제4 돌출부(311e)는 제1 돌출부(311b), 제2 돌출부(311c) 및 제3 돌출부(311d) 대비 하측에 배치될 수 있다.In addition, the fourth protrusion 311e may be disposed below the third protrusion 311d, extend from the first vertical portion 311a in the 2-1 direction (Y1 direction), and be disposed below the second vertical line C2. Can be. The fourth protrusion 311e may be disposed below the first protrusion 311b, the second protrusion 311c, and the third protrusion 311d.

제2 베이스 전극(312)은 제1 방향(X 방향)과 평행하게 배치되는 제2 수직부(312a), 제2 수직부(312a)에서 제2-2 방향(Y2 방향)으로 연장된 제5 돌출부(312b), 제5 돌출부(312b)의 타측면에서 제2-2 방향(Y2 방향)으로 연장된 제6 돌출부(312c), 제5 돌출부(312b) 하부에 배치되고 제2 수직부(312a)에서 제2-2 방향(Y2 방향)으로 연장된 제7 돌출부(312d), 제7 돌출부(312d) 하부에 배치되고 제2 수직부(312a)에서 제2-2 방향(Y2 방향)으로 연장된 제8 돌출부(312e)를 포함할 수 있다.The second base electrode 312 is a second vertical portion 312a disposed in parallel with the first direction (X direction) and a fifth extending in the second-2 direction (Y2 direction) from the second vertical portion 312a. The protrusion 312b, the sixth protrusion 312c extending in the second-second direction (Y2 direction) from the other side of the fifth protrusion 312b, and disposed below the fifth protrusion 312b and the second vertical portion 312a. ) Is disposed below the seventh protrusion 312d and the seventh protrusion 312d extending in the second-second direction (Y2 direction), and extends in the second-second direction (Y2 direction) from the second vertical portion 312a. The eighth protrusion 312e may be provided.

제2 베이스 전극(312)은 제1 베이스 전극(311)과 제1 수직선(C1)을 기준으로 대칭으로 형성될 수 있다. (여기서, 제3 돌출부(311d)는 제외)The second base electrode 312 may be symmetrically formed with respect to the first base electrode 311 and the first vertical line C1. (Here, except for the third protrusion 311d)

즉, 제2 수직부(312a), 제5 돌출부(312b), 제7 돌출부(312d) 및 제8 돌출부(312e)는 제1 수직부(311a), 제2 돌출부(311c), 제3 돌출부(311d) 및 제4 돌출부(311e)와 각각 제1 수직선(C1)을 기준으로 대칭으로 형성되므로 간략하게 설명한다.That is, the second vertical portion 312a, the fifth protrusion 312b, the seventh protrusion 312d, and the eighth protrusion 312e may include the first vertical portion 311a, the second protrusion 311c, and the third protrusion 3. 311d) and the fourth protrusion 311e are formed symmetrically with respect to the first vertical line C1, respectively.

먼저, 제2 수직부(312a)는 기판 상에서 제2 수직선(C2)로부터 제2-1 방향(Y1 방향)인 우측에 배치될 수 있다. 그리고 제2 수직부(312a)는 기판의 우측면에 인접하게 배치될 수 있다. First, the second vertical portion 312a may be disposed on the right side in the second-first direction (Y1 direction) from the second vertical line C2 on the substrate. The second vertical portion 312a may be disposed adjacent to the right side of the substrate.

다음으로, 제5 돌출부(312b)는 제1 수직선(C1) 상부에 배치되고, 제2 수직부(312a)로부터 제2-2 방향(Y2 방향)으로 연장될 수 있다. 제5 돌출부(312b) 상에는 제2 연장 전극(322)이 배치될 수 있다. 이 때, 제1 수직부(311a)의 타측면에서 제1 연장 전극(321) 사이의 최대 폭(W3)과 제2 수직부(312a)의 일측면에서 제2 연장 전극(322) 사이의 최대 폭은 동일할 수 있다.Next, the fifth protrusion 312b may be disposed above the first vertical line C1 and may extend from the second vertical portion 312a in the second-2 direction (Y2 direction). The second extension electrode 322 may be disposed on the fifth protrusion 312b. At this time, the maximum width W3 between the first extension electrode 321 on the other side of the first vertical portion 311a and the maximum between the second extension electrode 322 on one side of the second vertical portion 312a. The width can be the same.

또한, 제5 돌출부(312b)는 제2 수직선(C2)의 우측에 배치되고, 제2 수직선(C2)과 이격 배치될 수 있다.In addition, the fifth protrusion 312b may be disposed on the right side of the second vertical line C2 and spaced apart from the second vertical line C2.

제6 돌출부(312c)는 제5 돌출부(312b)로부터 제2-2 방향(Y2 방향)으로 연장 배치될 수 있으며, 일부가 제2 수직선(C2)과 중첩될 수 있다. 제6 돌출부(312c)는 전술하는 제2 돌출부(311c)와 마찬가지로 제너 다이오드가 배치될 수 있다. 제6 돌출부(312c)는 제2 돌출부(311c)의 하부에 배치되고, 일부가 제1 방향으로 중첩될 수 있다. 다만, 제6 돌출부(312c)는 타측면이 제1 돌출부(311b)의 일측면과 제1 이격 거리(d1)로 이격될 수 있다. 제1 이격 거리(d1)은 80㎛ 내지 120㎛일 수 있다.The sixth protrusion 312c may extend from the fifth protrusion 312b in the second-second direction (Y2 direction), and a portion of the sixth protrusion 312c may overlap the second vertical line C2. Like the second protrusion 311c described above, the sixth protrusion 312c may include a zener diode. The sixth protrusion 312c may be disposed below the second protrusion 311c, and a portion thereof may overlap in the first direction. However, the sixth protrusion 312c may have the other side spaced apart from one side of the first protrusion 311b by the first separation distance d1. The first separation distance d1 may be 80 μm to 120 μm.

그리고 제6 돌출부(312c)는 제2 돌출부(311c)보다 제1 방향으로 최대 폭이 클 수 있다. 다만, 이러한 구성은 제너 다이오드의 배치, 극성 등에 의하여 변경될 수 있다. The sixth protrusion 312c may have a maximum width in the first direction than the second protrusion 311c. However, this configuration may be changed by the arrangement, polarity, or the like of the zener diode.

그리고 제6 돌출부(312c)의 제2 방향으로의 폭은 제2 돌출부(311c)의 제2 방향으로 폭(W5)과 동일할 수 있다.The width of the sixth protrusion 312c in the second direction may be the same as the width W5 in the second direction of the second protrusion 311c.

제7 돌출부(312d)는 제2 수직부(312a)로부터 제2-2 방향(Y2 방향)으로 연장될 수 있다. 이 때, 연장된 길이인 제7 돌출부(312d)의 폭은 제3 돌출부(311d)의 폭(W7)과 동일할 수 있다.The seventh protrusion 312d may extend from the second vertical portion 312a in the second-second direction (Y2 direction). In this case, the width of the seventh protrusion 312d which is an extended length may be the same as the width W7 of the third protrusion 311d.

또한, 제7 돌출부(312d)의 폭은 제3 이격 거리(d3)와 동일할 수 있다. 그리고 제7 돌출부(312d)는 제5 돌출부(312b)와 제6 돌출부(312c) 하부에 그리고 제1 수직선(C1) 하부에 배치될 수 있다. In addition, the width of the seventh protrusion 312d may be equal to the third separation distance d3. The seventh protrusion 312d may be disposed below the fifth protrusion 312b and the sixth protrusion 312c and below the first vertical line C1.

또한, 제7 돌출부(312d)의 길이(L4)는 990㎛ 내지 1500㎛일 수 있다. 그리고 제7 돌출부(312d)의 길이는 제3 돌출부(311d)의 길이와 동일할 수 있다. 뿐만 아니라, 제3 돌출부(311d)의 길이는 제9 돌출부(313b), 제10 돌출부(313c)의 길이와 동일할 수 있다.In addition, the length L4 of the seventh protrusion 312d may be 990 μm to 1500 μm. The length of the seventh protrusion 312d may be the same as the length of the third protrusion 311d. In addition, the length of the third protrusion 311d may be the same as the length of the ninth protrusion 313b and the tenth protrusion 313c.

또한, 제7 돌출부(312d)와 제2 돌출부(311d) 사이에 반도체 소자가 배치될 수 있다.In addition, a semiconductor device may be disposed between the seventh protrusion 312d and the second protrusion 311d.

또한, 제5 돌출부(312b)와 제7 돌출부(312d)의 최대 폭은 제1 돌출부(311b)와 제3 돌출부(311d)의 의 최대 폭(W6)과 동일할 수 있다.In addition, the maximum width of the fifth protrusion 312b and the seventh protrusion 312d may be equal to the maximum width W6 of the first protrusion 311b and the third protrusion 311d.

제8 돌출부(312e)는 제7 돌출부(312d) 하부에 배치되고 제2 수직부(312a)로부터 제2-2 방향(Y2 방향)으로 연장되며, 제2 수직선(C2) 하부에 배치될 수 있다. 그리고 제8 돌출부(312e)는 제5 돌출부(312b), 제6 돌출부(312c) 및 제7 돌출부(312d) 대비 하측에 배치될 수 있다.The eighth protrusion 312e may be disposed below the seventh protrusion 312d, extend from the second vertical portion 312a in the second-2 direction (Y2 direction), and be disposed below the second vertical line C2. . The eighth protrusion 312e may be disposed below the fifth protrusion 312b, the sixth protrusion 312c, and the seventh protrusion 312d.

제3 베이스 전극(313)은 제3-1 베이스 전극(313-1), 제3-2 베이스 전극(313-2)을 포함하며, 제3-1 베이스 전극(313-1)과 제3-2 베이스 전극(313-2)은 동일한 형상으로 이루어질 수 있다. 이로써, 제3-1 베이스 전극(313-1)과 제3-2 베이스 전극(313-2)은 제2 수직선(C2)을 기준으로 대칭 배치되며 제2 수직선(C2)으로부터 이격될 수 있다. 이하에서, 제3 베이스 전극(313)의 형상은 제3-1 베이스 전극(313-1)을 기준으로 설명한다.The third base electrode 313 includes a 3-1 base electrode 313-1 and a 3-2 base electrode 313-2, and a 3-1 base electrode 313-1 and a third The two base electrodes 313-2 may have the same shape. Thus, the 3-1 base electrode 313-1 and the 3-2 base electrode 313-2 may be symmetrically disposed with respect to the second vertical line C2 and spaced apart from the second vertical line C2. Hereinafter, the shape of the third base electrode 313 will be described based on the 3-1 base electrode 313-1.

제3-1 베이스 전극(313-1)은 제1 방향(X 방향)으로 평행하고 제2 돌출부(311c), 제3 돌출부(311d), 제5 돌출부(312b) 및 제6 돌출부(312c) 하부에 배치된 제3 수직부(313a), 제3 수직부(313a)에서 제2-2 방향(Y2 방향)으로 연장된 제9 돌출부(313b), 제3 수직부(313a)에서 제2-1 방향(Y1 방향)으로 연장된 제10 돌출부(313c), 제3 수직부(313a)에서 제2-2 방향(Y2 방향)으로 연장되고 제9 돌출부(313b) 하부에 배치되는 제11 돌출부(313d) 및 제3 수직부(313a)에서 제2-1 방향(Y1 방향)으로 연장된 제12 돌출부(313e)를 포함할 수 있다.The 3-1 base electrode 313-1 is parallel in the first direction (X direction) and is below the second protrusion 311c, the third protrusion 311d, the fifth protrusion 312b, and the sixth protrusion 312c. The third vertical portion 313a disposed in the second ninth protrusion 313b extending in the second-second direction (Y2 direction) from the third vertical portion 313a and the second-1 in the third vertical portion 313a. Direction 313d extending in the direction (Y1 direction) and the eleventh protrusion 313d extending in the second-second direction (Y2 direction) from the third vertical portion 313a and disposed below the ninth protrusion 313b. ) And the 12th protrusion 313e extending in the 2-1 -th direction (Y1 direction) from the third vertical portion 313a.

구체적으로, 제3 수직부(313a)는 제1 수직부(311a)와 제2 수직부(312a) 사이 그리고 제1 돌출부(311b), 제2 돌출부(311c), 제5 돌출부(312b) 및 제6 돌출부(312c) 하부에 배치될 수 있다. 실시예에서, 제3 수직부(313a)는 제3 돌출부(311d)와 제7 돌출부(312d) 그리고 제4 돌출부(311e)와 제8 돌출부(312e) 사이에 배치될 수 있다.Specifically, the third vertical portion 313a is disposed between the first vertical portion 311a and the second vertical portion 312a and between the first protrusion 311b, the second protrusion 311c, the fifth protrusion 312b, and the third. 6 may be disposed below the protrusion 312c. In an embodiment, the third vertical portion 313a may be disposed between the third protrusion 311d and the seventh protrusion 312d and between the fourth protrusion 311e and the eighth protrusion 312e.

제3 수직부(313a)의 길이(L5)는 1250㎛ 내지 1900㎛일 수 있다.The length L5 of the third vertical portion 313a may be 1250 μm to 1900 μm.

제9 돌출부(313b)는 제3 수직부(313a)의 상측에 배치되어 제2-2 방향(Y2 방향)으로 연장될 수 있다. 제9 돌출부(313b)는 제7 돌출부(312d)와 마주보도록 배치될 수 있다. 제9 돌출부(313b)와 제7 돌출부(312d)는 제2 이격 거리(d2)로 이격될 수 있다. 제2 이격 거리(d2)는 전술한 제1 이격 거리(d1)보다 클 수 있다. 이러한 구성에 의하여, 반도체 소자와 베이스 전극 간의 결합 시 제1 중간층에 의해 이웃한 베이스 전극 간의 전기적 쇼트가 발생하는 것을 방지할 수 있다. 예컨대, 제2 이격 거리(d2)는 160㎛ 내지 240㎛일 수 있다.The ninth protrusion 313b may be disposed above the third vertical portion 313a and extend in the second-second direction (Y2 direction). The ninth protrusion 313b may be disposed to face the seventh protrusion 312d. The ninth protrusion 313b and the seventh protrusion 312d may be spaced apart from the second separation distance d2. The second separation distance d2 may be greater than the aforementioned first separation distance d1. By such a configuration, it is possible to prevent the electrical short between the neighboring base electrodes by the first intermediate layer at the time of coupling between the semiconductor element and the base electrode. For example, the second separation distance d2 may be 160 μm to 240 μm.

뿐만 아니라, 제2 이격 거리(d2)는 제3 이격 거리(d3)보다 작을 수 있다. 이로써, 제1 중간층이 전술한 홈으로 유입되는 양을 증가시키면서 각 베이스 전극의 면적을 증가하여 최대한 전기적 저항을 감소하므로 전류 스프레딩을 증가시킬 수 있다.In addition, the second separation distance d2 may be smaller than the third separation distance d3. As a result, the current spreading may be increased since the area of each base electrode is increased while increasing the amount of the first intermediate layer introduced into the aforementioned groove, thereby reducing the electrical resistance as much as possible.

제10 돌출부(313c)는 제3 수직부(313a)를 기준으로 제9 돌출부(313b)와 대칭으로 배치될 수 있다. 즉, 제10 돌출부(313c)는 제3 수직부(313a)의 상측에 배치되어 제2-1 방향(Y1 방향)으로 연장될 수 있다.The tenth protrusion 313c may be symmetrically disposed with the ninth protrusion 313b based on the third vertical portion 313a. That is, the tenth protrusion 313c may be disposed above the third vertical portion 313a and extend in the second-first direction (Y1 direction).

제11 돌출부(313d)는 제9 돌출부(313b) 하부에 배치되고 제3 수직부(313a)의 하부에서 제2-2 방향(Y2 방향)으로 연장될 수 잇다. 제11 돌출부(313d)는 제4 돌출부(311e)와 마주보도록 배치될 수 있다.The eleventh protrusion 313d may be disposed under the ninth protrusion 313b and may extend in the second-second direction (Y2 direction) from the lower portion of the third vertical portion 313a. The eleventh protrusion 313d may be disposed to face the fourth protrusion 311e.

제12 돌출부(313e)는 제10 돌출부(313c) 하부에 배치되고 제3 수직부(313a)의 하부에서 제2-1 방향(Y1 방향)으로 연장될 수 있다. 제12 돌출부(313e)는 제3 베이스 전극(313)이 하나인 경우에 제8 돌출부(312e)와 마주보고 배치될 수 있다. 다만, 본 실시예에서 제12 돌출부(313e)는 제3-2 베이스 전극(313-2)의 제11 돌출부(313d)와 마주보도록 배치될 수 있다.The twelfth protrusion 313e may be disposed below the tenth protrusion 313c and may extend in the 2-1 -th direction (Y1 direction) from the bottom of the third vertical portion 313a. The twelfth protrusion 313e may be disposed to face the eighth protrusion 312e when the third base electrode 313 is one. However, in the present exemplary embodiment, the twelfth protrusion 313e may be disposed to face the eleventh protrusion 313d of the third-2 base electrode 313-2.

제3-1 베이스 전극(313-1)의 최대 폭(W8)은 830㎛ 내지 1250㎛일 수 있다. The maximum width W8 of the 3-1 base electrode 313-1 may be 830 μm to 1250 μm.

또한, 도 4에서 설명한 바와 같이 제1 베이스 전극(311), 제2 베이스 전극(312) 및 제3 베이스 전극(313)은 복수 개의 반도체 소자(400)에 의하여 전기적으로 연결될 수 있다. 이 때, 반도체 소자(400)의 제2 방향으로 폭(W9)은 800㎛ 내지 1400㎛일 수 있다. In addition, as described with reference to FIG. 4, the first base electrode 311, the second base electrode 312, and the third base electrode 313 may be electrically connected by the plurality of semiconductor devices 400. In this case, the width W9 in the second direction of the semiconductor device 400 may be 800 μm to 1400 μm.

그리고 연장부(320)의 폭(W1)과 반도체 소자(400)의 폭(W9)은 폭의 비가 1:0.4 내지 1:2.8일 수 있다. 그리고 상기 폭의 비는 바람직하게는 1:0.5 내지 1:2.4일 수 있고, 더욱 바람직하게는 1:0.6 내지 1:2.0일 수 있다. 이 때, 상기 폭의 비가 1:0.4보다 작은 경우에 반도체 소자 대비 연장부가 커져 반도체 소자 패키지의 크기 증가로 전류 경로가 길어지는 문제가 존재할 수 있다. 그리고 상기 폭의 비가 1:2.8보다 큰 경우 반도체 소자로로 전류 스프레딩이 저하되는 한계가 존재할 수 있다.The width W1 of the extension 320 and the width W9 of the semiconductor device 400 may have a ratio of 1: 0.4 to 1: 2.8. And the ratio of the width may preferably be 1: 0.5 to 1: 2.4, more preferably 1: 0.6 to 1: 2.0. In this case, when the ratio of the width is smaller than 1: 0.4, the extension may be larger than that of the semiconductor device, thereby increasing the size of the semiconductor device package. In addition, when the width ratio is greater than 1: 2.8, there may be a limit in which current spreading is reduced to the semiconductor device.

도 7을 참조하면, 제1 관통홀(H1)과 제2 관통홀(H2) 내에 반사 부재(200)가 배치되고, 제3 베이스 전극은 제2 베이스 전극과 이격 배치되어 전기적으로 분리될 수 있다.Referring to FIG. 7, the reflective member 200 may be disposed in the first through hole H1 and the second through hole H2, and the third base electrode may be spaced apart from the second base electrode to be electrically separated. .

도 8은 도 1의 변형예이고, 도 9는 도 1의 또 다른 변형예이다.FIG. 8 is a modification of FIG. 1, and FIG. 9 is another modification of FIG. 1.

도 8을 참조하면, 변형예에 따른 반도체 소자 패키지는 기판(100), 기판(100) 상에 배치되는 반사 부재(200), 반사 부재(200)와 기판(100) 사이에 배치되는 전극부(300), 전극부(300) 상에 배치되는 반도체 소자(400), 반도체 소자(400) 상에 배치되는 파장 변환층(500) 및 기판(100) 하부에 배치되는 연결층을 포함할 수 있다.Referring to FIG. 8, a semiconductor device package according to a modified example may include a substrate 100, a reflective member 200 disposed on the substrate 100, and an electrode unit disposed between the reflective member 200 and the substrate 100 ( 300, a semiconductor device 400 disposed on the electrode unit 300, a wavelength conversion layer 500 disposed on the semiconductor device 400, and a connection layer disposed below the substrate 100.

그리고 도 1 및 도 2에서 상술한 바와 같이 전극부(300)는 베이스부(310)와 연장부(320)를 포함할 수 있다. 다만, 베이스부(310)는 제1 베이스 전극(311)과 제2 베이스 전극(312)을 포함하며, 제3 베이스 전극을 포함하지 않을 수 있다. 그리고 반도체 소자 패키지는 반도체 소자(400) 하나를 포함할 수 있다.As described above with reference to FIGS. 1 and 2, the electrode part 300 may include a base part 310 and an extension part 320. However, the base unit 310 may include a first base electrode 311 and a second base electrode 312, and may not include a third base electrode. The semiconductor device package may include one semiconductor device 400.

또한, 전술한 바와 같이 제1 베이스 전극(311)과 제2 베이스 전극(312)은 반도체 소자(400)와 접하는 영역의 상부 또는 하부에 제2-1 방향(Y1 방향)과 제2-2 방향(Y2 방향)으로 연장되는 홈을 포함할 수 있다.In addition, as described above, the first base electrode 311 and the second base electrode 312 have a 2-1 direction (Y1 direction) and a 2-2 direction at an upper portion or a lower portion of a region in contact with the semiconductor element 400. It may include a groove extending in the (Y2 direction).

즉, 상기 홈은 제3 돌출부(311d)와 제2 돌출부(311c) 사이 및 제3 돌출부(311d)와 제7 돌출부(312d) 사이 중 적어도 하나에 배치될 수 있다. 또한, 상기 홈은 제7 돌출부(312d)와 제5 돌출부(312b) 사이 및 제7 돌출부(312d)와 제8 돌출부(312e) 사이 중 적어도 하나에 배치될 수 있다.That is, the groove may be disposed between at least one of the third protrusion 311d and the second protrusion 311c and between the third protrusion 311d and the seventh protrusion 312d. In addition, the groove may be disposed in at least one of the seventh protrusion 312d and the fifth protrusion 312b and between the seventh protrusion 312d and the eighth protrusion 312e.

이러한 구성에 의하여, 반도체 소자가 제3 돌출부(311d), 제9 돌출부(313b), 제10 돌출부(313c), 제7 돌출부(312d) 등과 제1 중간층을 통해 용이하게 접합할 수 있으며 인접한 다른 베이스 전극 간의 전기적 쇼트를 방지할 수 있다. 예컨대, 반도체 소자 하부의 제1 중간층이 열압착에 의해 반도체 소자와 베이스 전극 간의 접합을 제공하는 경우에, 열에 의해 제1 중간층이 용융된 후 경화되더라도 상기 홈에 배치되어 이웃한 다른 베이스 전극으로 이동하는 것을 방지할 수 잇다.By such a configuration, the semiconductor device can be easily bonded to the third protrusion 311d, the ninth protrusion 313b, the tenth protrusion 313c, the seventh protrusion 312d, and the like through the first intermediate layer, and other adjacent bases. Electrical short between the electrodes can be prevented. For example, in the case where the first intermediate layer under the semiconductor element provides a junction between the semiconductor element and the base electrode by thermocompression, even if the first intermediate layer is melted and cured by heat, it is disposed in the groove and moved to another neighboring base electrode. You can prevent that.

도 9를 참조하면, 다른 변형예에 따른 반도체 소자 패키지는 전술한 바와 동일하게 기판(100), 기판(100) 상에 배치되는 반사 부재(200), 반사 부재(200)와 기판(100) 사이에 배치되는 전극부(300), 전극부(300) 상에 배치되는 반도체 소자(400), 반도체 소자(400) 상에 배치되는 파장 변환층(500) 및 기판(100) 하부에 배치되는 연결층을 포함할 수 있다.Referring to FIG. 9, a semiconductor device package according to another modified example may include the substrate 100, the reflective member 200 disposed on the substrate 100, the reflective member 200, and the substrate 100, as described above. An electrode part 300 disposed on the semiconductor device 400, a semiconductor device 400 disposed on the electrode part 300, a wavelength conversion layer 500 disposed on the semiconductor device 400, and a connection layer disposed below the substrate 100. It may include.

또한, 전극부(300)는 베이스부(310)와 연장부(320)를 포함하며, 베이스부(310)는 제1 베이스 전극(311), 제2 베이스 전극(312) 및 제3 베이스 전극을 포함할 수 있다. 다만, 제3 베이스 전극은 4개 일 수 있으며, 반도체 소자 패키지 내에 반도체 소자(400)는 5개 배치될 수 있다.In addition, the electrode part 300 includes a base part 310 and an extension part 320, and the base part 310 includes the first base electrode 311, the second base electrode 312, and the third base electrode. It may include. However, four third base electrodes may be provided, and five semiconductor devices 400 may be disposed in the semiconductor device package.

도 8 및 도 9에서 상술한 구성요소 이외의 구성요소에 대한 설명은 도 1 내지 도 7에서 설명이 동일하게 적용될 수 있다.Descriptions of elements other than those described above with reference to FIGS. 8 and 9 may be equally described with reference to FIGS. 1 to 7.

살균 장치는 실시예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할 수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.The sterilization apparatus may include a semiconductor device according to the embodiment to sterilize a desired region. The sterilizer may be applied to household appliances such as water purifiers, air conditioners and refrigerators, but is not necessarily limited thereto. That is, the sterilization apparatus can be applied to all the various products (eg, medical devices) requiring sterilization.

예시적으로 정수기는 순환하는 물을 살균하기 위해 실시예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.Illustratively, the water purifier may be provided with a sterilizing device according to the embodiment for sterilizing the circulating water. The sterilization apparatus may be disposed at a nozzle or a discharge port through which water circulates to irradiate ultraviolet rays. At this time, the sterilization apparatus may include a waterproof structure.

경화 장치는 실시예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.The curing apparatus includes a semiconductor device according to an embodiment to cure various kinds of liquids. Liquids can be the broadest concept that includes all of the various materials that cure when irradiated with ultraviolet light. By way of example, the curing apparatus may cure various kinds of resins. Alternatively, the curing device may be applied to cure a cosmetic product such as a nail polish.

조명 장치는 기판과 실시예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다. The lighting apparatus may include a light source module including a substrate and a semiconductor device of an embodiment, a heat dissipation unit for dissipating heat of the light source module, and a power supply unit for processing or converting an electrical signal provided from the outside to provide the light source module. In addition, the lighting apparatus may include a lamp, a head lamp, or a street lamp.

표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.The display device may include a bottom cover, a reflector, a light emitting module, a light guide plate, an optical sheet, a display panel, an image signal output circuit, and a color filter. The bottom cover, the reflector, the light emitting module, the light guide plate, and the optical sheet may constitute a backlight unit.

반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.The reflecting plate is disposed on the bottom cover, and the light emitting module may emit light. The light guide plate may be disposed in front of the reflective plate to guide the light emitted from the light emitting module to the front, and the optical sheet may include a prism sheet or the like to be disposed in front of the light guide plate. The display panel is disposed in front of the optical sheet, the image signal output circuit supplies an image signal to the display panel, and the color filter may be disposed in front of the display panel.

반도체 소자는 표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.The semiconductor device may be used as an edge type backlight unit or a direct type backlight unit when used as a backlight unit of a display device.

반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드일 수도 있다.The semiconductor element may be a laser diode in addition to the above-described light emitting diode.

레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.Like the light emitting device, the laser diode may include the first conductive semiconductor layer, the active layer, and the second conductive semiconductor layer having the above-described structure. In addition, although the p-type first conductive semiconductor and the n-type second conductive semiconductor are bonded to each other, an electro-luminescence phenomenon in which light is emitted when an electric current flows is used, but the direction of emitted light is used. There is a difference in and phase. That is, a laser diode may emit light having a specific wavelength (monochromatic beam) in the same direction by using a phenomenon called excited emission and a constructive interference phenomenon. Therefore, it can be used for optical communication, medical equipment and semiconductor processing equipment.

수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시예는 이에 국한되지 않는다.For example, a photodetector may be a photodetector, which is a type of transducer that detects light and converts its intensity into an electrical signal. Such photodetectors include photovoltaic cells (silicon, selenium), photoelectric devices (cadmium sulfide, cadmium selenide), photodiodes (eg PDs with peak wavelengths in visible blind or true blind spectral regions) Transistors, photomultipliers, phototubes (vacuum, gas encapsulation), IR (Infra-Red) detectors, and the like, but embodiments are not limited thereto.

또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다. In addition, a semiconductor device such as a photodetector may be manufactured using a direct bandgap semiconductor having generally excellent light conversion efficiency. Alternatively, the photodetector has various structures, and the most common structures include a pin photodetector using a pn junction, a Schottky photodetector using a Schottky junction, a metal semiconductor metal (MSM) photodetector, and the like. have.

포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.Like a light emitting device, a photodiode may include a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer having the above-described structure, and have a pn junction or pin structure. The photodiode operates by applying a reverse bias or zero bias. When light is incident on the photodiode, electrons and holes are generated and current flows. In this case, the magnitude of the current may be approximately proportional to the intensity of light incident on the photodiode.

광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.Photovoltaic cells or solar cells are a type of photodiodes that can convert light into electrical current. The solar cell may include the first conductive semiconductor layer, the active layer, and the second conductive semiconductor layer having the above-described structure, similarly to the light emitting device.

또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.In addition, through the rectification characteristics of a general diode using a p-n junction it can be used as a rectifier of an electronic circuit, it can be applied to an ultra-high frequency circuit and an oscillation circuit.

또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.In addition, the semiconductor device described above is not necessarily implemented as a semiconductor and may further include a metal material in some cases. For example, a semiconductor device such as a light receiving device may be implemented using at least one of Ag, Al, Au, In, Ga, N, Zn, Se, P, or As, and may be implemented by a p-type or n-type dopant. It may also be implemented using a doped semiconductor material or an intrinsic semiconductor material.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Although described above with reference to the embodiments, which are merely examples and are not intended to limit the present invention. Those skilled in the art to which the present invention pertains should not be exemplified above without departing from the essential characteristics of the present embodiments. It will be appreciated that many variations and applications are possible. For example, each component specifically shown in the embodiment can be modified. And differences relating to such modifications and applications will have to be construed as being included in the scope of the invention defined in the appended claims.

Claims (10)

기판;
상기 기판 상에 배치되고 제1 관통홀 및 상기 제1 관통홀에 이격된 제2 관통홀을 포함하는 반사 부재;
상기 제1 관통홀 내에 배치되는 반도체 소자;
상기 기판과 상기 반사 부재 사이에 배치되는 베이스부 및 상기 베이스부에서 상부로 연장되는 연장부를 포함하는 전극부; 및
상기 제1 관통홀 내에서 상기 반도체 소자 상에 배치되는 파장 변환층;를 포함하고,
상기 연장부는 상기 제2 관통홀 내에 배치되고,
상기 연장부의 평균 폭과 최소폭 간의 비 내지 평균 폭과 최대폭 간의 비는 1:0.98 내지 1:1.02인 반도체 소자 패키지.
Board;
A reflection member disposed on the substrate and including a first through hole and a second through hole spaced apart from the first through hole;
A semiconductor device disposed in the first through hole;
An electrode part including a base part disposed between the substrate and the reflective member and an extension part extending upward from the base part; And
And a wavelength conversion layer disposed on the semiconductor element in the first through hole.
The extension part is disposed in the second through hole,
The ratio between the average width and the minimum width of the extension portion to the ratio between the average width and the maximum width is 1: 0.98 to 1: 1.02.
제1항에 있어서,
상기 연장부의 높이와 상기 연장부의 폭의 길이 비가 1:3 내지 1:13인 반도체 소자 패키지.
The method of claim 1,
The length ratio of the height of the extension portion and the width of the extension portion 1: 3 to 1:13 semiconductor package.
제1항에 있어서,
상기 베이스부는,
제1 베이스 전극; 및
상기 제1 베이스 전극과 이격 배치되는 제2 베이스 전극;을 포함하는 반도체 소자 패키지.
The method of claim 1,
The base portion,
A first base electrode; And
And a second base electrode spaced apart from the first base electrode.
제1항에 있어서,
상기 제1 베이스 전극은,
상기 기판 상에서 일측면 배치되는 제1 수직부;
상기 제1 수직부에서 상기 제2 베이스 전극을 향해 연장되는 제1 돌출부;
상기 제1 돌출부에서 상기 제2 베이스 전극을 향해 연장되는 제2 돌출부;
상기 제1 수직부에서 상기 제2 베이스 전극을 향해 연장되고 상기 제1 돌출부 하부에 배치되는 제3 돌출부;
상기 제1 수직부에서 상기 제2 베이스 전극을 향해 연장되고 상기 제3 돌출부 하부에 배치되는 제4 돌출부를 포함하는 반도체 소자 패키지.
The method of claim 1,
The first base electrode,
A first vertical portion disposed on one side of the substrate;
A first protrusion extending from the first vertical portion toward the second base electrode;
A second protrusion extending from the first protrusion toward the second base electrode;
A third protrusion extending from the first vertical portion toward the second base electrode and disposed below the first protrusion;
And a fourth protrusion extending from the first vertical portion toward the second base electrode and disposed below the third protrusion.
제4항에 있어서,
상기 제2 베이스 전극은,
상기 기판 상에서 타측면 배치되는 제2 수직부;
상기 제1 수직부에서 상기 제1 베이스 전극을 향해 연장되는 제4 돌출부;
상기 제4 돌출부에서 상기 제1 베이스 전극을 향해 연장되는 제5 돌출부;
상기 제2 수직부에서 상기 제1 베이스 전극을 향해 연장되고 상기 제4 돌출부 하부에 배치되는 제6 돌출부;
상기 제2 수직부에서 상기 제1 베이스 전극을 향해 연장되고 상기 제6 돌출부 하부에 배치되는 제7 돌출부; 및
상기 제2 수직부에서 상기 제1 베이스 전극을 향해 연장되고 상기 제7 돌출부 하부에 배치되는 제8 돌출부;를 포함하는 반도체 소자 패키지.
The method of claim 4, wherein
The second base electrode,
A second vertical portion disposed on the other side of the substrate;
A fourth protrusion extending from the first vertical portion toward the first base electrode;
A fifth protrusion extending from the fourth protrusion toward the first base electrode;
A sixth protrusion extending from the second vertical portion toward the first base electrode and disposed below the fourth protrusion;
A seventh protrusion extending from the second vertical portion toward the first base electrode and disposed below the sixth protrusion; And
And an eighth protrusion extending from the second vertical portion toward the first base electrode and disposed below the seventh protrusion.
제5항에 있어서,
상기 연장부는 제1 연장 전극과 제2 연장 전극을 포함하고,
상기 제1 연장 전극은 상기 제1 돌출부에 배치되고,
상기 제2 연장 전극은 상기 제4 돌출부에 배치되는 반도체 소자 패키지.
The method of claim 5,
The extension part includes a first extension electrode and a second extension electrode,
The first extension electrode is disposed on the first protrusion,
The second extension electrode is disposed on the fourth protrusion.
제5항에 있어서,
상기 제3 돌출부는 상기 제2 돌출부 및 상기 제4 돌출부와 이격 배치되고,
상기 제7 돌출부는 상기 제5 돌출부 및 상기 제8 돌출부와 이격 배치되는 반도체 소자 패키지.
The method of claim 5,
The third protrusion is spaced apart from the second protrusion and the fourth protrusion,
The seventh protrusion is spaced apart from the fifth protrusion and the eighth protrusion.
제5항에 있어서,
상기 제3 돌출부와 상기 제2 돌출부 사이 및 상기 제3 돌출부와 상기 제7 돌출부 사이 중 적어도 하나에 배치되거나,
상기 제7 돌출부와 상기 제5 돌출부 사이 및 상기 제7 돌출부와 상기 제8 돌출부 사이 중 적어도 하나에 배치되는 홈을 더 포함하고,
상기 반도체 소자는 상기 제3 돌출부와 상기 제7 돌출부 사이에 배치되고,
상기 제2 돌출부와 상기 제6 돌출부 사이의 최소 이격 거리는 상기 제3 돌출부와 상기 제7 돌출부 사이의 거리보다 작은 반도체 소자 패키지.
The method of claim 5,
Disposed between at least one of the third protrusion and the second protrusion and between the third protrusion and the seventh protrusion,
And a groove disposed between at least one of the seventh and fifth protrusions, and between the seventh and eighth protrusions.
The semiconductor device is disposed between the third protrusion and the seventh protrusion,
The minimum separation distance between the second protrusion and the sixth protrusion is less than the distance between the third protrusion and the seventh protrusion.
제5항에 있어서,
상기 베이스부는 상기 제1 베이스 전극과 상기 제2 베이스 전극 사이에 배치되고, 상기 제1 베이스 전극 및 상기 제2 베이스 전극과 이격 배치되는 제3 베이스 전극;을 포함하고,
상기 제3 베이스부는,
제3 수직부;
상기 제3 수직부에서 상기 제1 베이스 전극을 향해 연장되는 제9 돌출부;
상기 제3 수직부에서 상기 제2 베이스 전극을 향해 연장되는 제10 돌출부;
상기 제3 수직부에서 상기 제1 베이스 전극을 향해 연장되고 상기 제9 돌출부 하부에 배치되는 제11 돌출부; 및
상기 제3 수직부에서 상기 제2 베이스 전극을 향해 연장되고 상기 제10 돌출부 하부에 배치되는 제12 돌출부를 포함하는 반도체 소자 패키지.
The method of claim 5,
The base unit is disposed between the first base electrode and the second base electrode, and comprises a third base electrode spaced apart from the first base electrode and the second base electrode;
The third base portion,
A third vertical portion;
A ninth protrusion extending from the third vertical portion toward the first base electrode;
A tenth protrusion extending from the third vertical portion toward the second base electrode;
An eleventh protrusion extending from the third vertical portion toward the first base electrode and disposed below the ninth protrusion; And
And a twelfth protrusion extending from the third vertical portion toward the second base electrode and disposed below the tenth protrusion.
제9항에 있어서,
상기 제9 돌출부는 상기 제3 돌출부와 마주보게 배치되고,
상기 제11 돌출부는 상기 제4 돌출부와 마주보게 배치되는 반도체 소자 패키지.
The method of claim 9,
The ninth protrusion is disposed to face the third protrusion,
The eleventh protrusion is disposed to face the fourth protrusion.
KR1020180084898A 2018-07-20 2018-07-20 Semiconductor device package KR20200009885A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180084898A KR20200009885A (en) 2018-07-20 2018-07-20 Semiconductor device package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180084898A KR20200009885A (en) 2018-07-20 2018-07-20 Semiconductor device package

Publications (1)

Publication Number Publication Date
KR20200009885A true KR20200009885A (en) 2020-01-30

Family

ID=69321933

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180084898A KR20200009885A (en) 2018-07-20 2018-07-20 Semiconductor device package

Country Status (1)

Country Link
KR (1) KR20200009885A (en)

Similar Documents

Publication Publication Date Title
US11302846B2 (en) Light emitting device package and light source unit
TWI802587B (en) Semiconductor device package
KR20190006889A (en) Light emitting device package
US11355674B2 (en) Semiconductor device package
KR20200009885A (en) Semiconductor device package
US20210273148A1 (en) Semiconductor device package
KR20170135381A (en) Semiconductor device package
KR102509089B1 (en) Semiconductor device package
KR102518578B1 (en) Semiconductor device package and lighting device module including the same
KR102509075B1 (en) Semiconductor device package
KR20180077535A (en) Semiconductor device
KR20190014854A (en) Light emitting device package
KR102512841B1 (en) Semiconductor device
KR102432034B1 (en) Semiconductor device package
KR20170125587A (en) Semiconductor device package
KR20170124283A (en) Semiconductor device package
KR20200136149A (en) Semiconductor device package
KR20170129008A (en) Semiconductor device package
KR102470302B1 (en) Semiconductor device package
KR20210016779A (en) Semiconductor device
KR20200137657A (en) Semiconductor device
KR20200143851A (en) Semiconductor device package
KR20210034426A (en) Semiconductor device package
KR20210017483A (en) Semiconductor device
KR20210024831A (en) Semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right