KR102470302B1

KR102470302B1 - Semiconductor device package

Info

Publication number: KR102470302B1
Application number: KR1020170179820A
Authority: KR
Inventors: 김충열; 정광원
Original assignee: 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드
Priority date: 2017-12-26
Filing date: 2017-12-26
Publication date: 2022-11-24
Also published as: KR20190078096A

Abstract

실시 예는 복수 개의 관통홀을 포함하는 기판; 상기 기판의 제1면 상에 배치되는 복수 개의 제1 반도체 소자; 상기 기판의 제2면 상에 배치되는 복수 개의 제2 반도체 소자; 상기 제2 면 상에 배치되고 상기 복수 개의 제2 반도체 소자를 전기적으로 연결하는 연결 전극; 및 상기 관통홀에 배치되는 도전 부재;를 포함하고, 상기 도전 부재는 상기 제1 반도체 소자와 상기 연결전극을 전기적으로 연결하고, 상기 복수 개의 제1 반도체 소자는 제2 반도체 소자와 두께방향으로 중첩되는 반도체 소자 패키지를 개시한다.The embodiment includes a substrate including a plurality of through holes; a plurality of first semiconductor elements disposed on a first surface of the substrate; a plurality of second semiconductor elements disposed on the second surface of the substrate; a connection electrode disposed on the second surface and electrically connecting the plurality of second semiconductor elements; and a conductive member disposed in the through hole, wherein the conductive member electrically connects the first semiconductor element and the connection electrode, and the plurality of first semiconductor elements overlap the second semiconductor element in a thickness direction. Disclosed is a semiconductor device package.

Description

Semiconductor device package {SEMICONDUCTOR DEVICE PACKAGE}

실시 예는 반도체 소자 패키지에 관한 것이다.The embodiment relates to a semiconductor device package.

GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점이 있기 때문에 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용되고 있다.Semiconductor devices containing compounds such as GaN and AlGaN have many advantages, such as having a wide band gap energy that can be easily adjusted.

특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다. In particular, light emitting devices such as light emitting diodes or laser diodes using group 3-5 or group 2-6 compound semiconductor materials of semiconductors are developed in thin film growth technology and device materials to produce red, green, Various colors such as blue and ultraviolet can be realized, and white light with high efficiency can be realized by using fluorescent materials or combining colors. , safety, and environmental friendliness.

뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.In addition, when light receiving devices such as photodetectors or solar cells are manufactured using group 3-5 or group 2-6 compound semiconductor materials, photocurrent is generated by absorbing light in various wavelength ranges through the development of device materials. By doing so, it is possible to use light in a wide range of wavelengths from gamma rays to radio wavelengths. In addition, it has the advantages of fast response speed, safety, environmental friendliness, and easy control of element materials, so that it can be easily used in power control or ultra-high frequency circuits or communication modules.

그러나, 기존의 반도체 소자 패키지는 기판의 일면에만 반도체 소자가 배치되어 양면 발광이 어려운 문제가 있다. 특히, 백열 전구의 필라멘트를 반도체 소자로 대체하는 경우 양면 발광이 가능한 반도체 소자 패키지가 요구된다.However, the conventional semiconductor device package has a problem in that it is difficult to emit light from both sides because the semiconductor device is disposed on only one surface of the substrate. In particular, when replacing the filament of an incandescent light bulb with a semiconductor device, a semiconductor device package capable of emitting light from both sides is required.

실시 예는 양면 발광이 가능한 반도체 소자 패키지를 제공한다.The embodiment provides a semiconductor device package capable of double-sided light emission.

본 발명이 해결하고자 하는 과제는 이상에서 언급된 과제에 국한되지 않으며 여기서 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problem to be solved by the present invention is not limited to the above-mentioned problems, and other problems not mentioned herein will be clearly understood by those skilled in the art from the following description.

실시예에 따른 반도체 소자 패키지는 복수 개의 관통홀을 포함하는 기판; 상기 기판의 제1면 상에 배치되는 복수 개의 제1 반도체 소자; 상기 기판의 제2면 상에 배치되는 복수 개의 제2 반도체 소자; 상기 제2 면 상에 배치되고 상기 복수 개의 제2 반도체 소자를 전기적으로 연결하는 연결 전극; 및 상기 관통홀에 배치되는 도전 부재;를 포함하고, 상기 도전 부재는 상기 제1 반도체 소자와 상기 연결전극을 전기적으로 연결하고, 상기 복수 개의 제1 반도체 소자는 제2 반도체 소자와 두께방향으로 중첩된다.A semiconductor device package according to an embodiment includes a substrate including a plurality of through holes; a plurality of first semiconductor elements disposed on a first surface of the substrate; a plurality of second semiconductor elements disposed on the second surface of the substrate; a connection electrode disposed on the second surface and electrically connecting the plurality of second semiconductor elements; and a conductive member disposed in the through hole, wherein the conductive member electrically connects the first semiconductor element and the connection electrode, and the plurality of first semiconductor elements overlap the second semiconductor element in a thickness direction. do.

상기 기판과 상기 복수 개의 제1반도체 소자 사이에 배치되는 제1 접합 부재; 및a first bonding member disposed between the substrate and the plurality of first semiconductor elements; and

상기 기판과 상기 복수 개의 제2 반도체 소자 사이에 배치되는 제2 접합 부재를 포함할 수 있다.A second bonding member disposed between the substrate and the plurality of second semiconductor elements may be included.

상기 제1 접합 부재의 용융점은 상기 제2 접합 부재의 용융점보다 낮을 수 있다.A melting point of the first bonding member may be lower than a melting point of the second bonding member.

상기 기판으로부터 상기 제1 접합 부재의 최소 두께는 상기 기판으로부터 상기 제2 접합 부재의 최소 두께보다 작을 수 있다.A minimum thickness of the first bonding member from the substrate may be smaller than a minimum thickness of the second bonding member from the substrate.

상기 제1 접합 부재 및 상기 제2 접합 부재는 상기 도전 부재보다 용융점이 낮을 수 있다.The first bonding member and the second bonding member may have lower melting points than the conductive member.

상기 연결 전극은 상기 기판과 상기 복수 개의 제2 반도체 소자 사이에 배치될 수 있다.The connection electrode may be disposed between the substrate and the plurality of second semiconductor elements.

상기 복수 개의 제1 반도체 소자와 상기 복수 개의 제2 반도체 소자는 상기 두께 방향으로 서로 마주보게 배치될 수 있다.The plurality of first semiconductor elements and the plurality of second semiconductor elements may face each other in the thickness direction.

실시 예에 따르면 반도체 소자 패키지의 양면 발광이 가능해진다.According to the embodiment, both sides of the semiconductor device package can emit light.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.Various advantageous advantages and effects of the present invention are not limited to the above description, and will be more easily understood in the process of describing specific embodiments of the present invention.

도 1은 실시 예에 따른 반도체 소자 패키지의 단면도이고,
도 2은 본 발명 실시 예의 반도체 소자 패키지의 사시도이고,
도 3는 실시예에 따른 반도체 소자의 개념도이고,
도 4은 도 1에서 A부분 확대도이고,
도 5a와 도 5b는 실시예에 따른 반도체 소자 패키지의 상면도와 하면도이고,
도 6는 실시예에 따른 반도체 소자 패키지의 제조 방법에 대한 순서도이고,
도 7은 다른 실시예에 따른 반도체 소자 패키지의 단면도이고,
도 8은 또 다른 실시예에 따른 반도체 소자 패키지의 단면도이고,
도 9는 본 발명의 일 실시 예에 따른 필라멘트 전구의 개념도이다.1 is a cross-sectional view of a semiconductor device package according to an exemplary embodiment;
2 is a perspective view of a semiconductor device package according to an embodiment of the present invention;
3 is a conceptual diagram of a semiconductor device according to an embodiment;
4 is an enlarged view of part A in FIG. 1,
5A and 5B are top and bottom views of a semiconductor device package according to an embodiment,
6 is a flowchart of a method of manufacturing a semiconductor device package according to an embodiment;
7 is a cross-sectional view of a semiconductor device package according to another embodiment,
8 is a cross-sectional view of a semiconductor device package according to another embodiment,
9 is a conceptual diagram of a filament bulb according to an embodiment of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. Since the present invention can make various changes and have various embodiments, specific embodiments are illustrated and described in the drawings. However, this is not intended to limit the present invention to specific embodiments, and should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.

제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다. Terms including ordinal numbers such as second and first may be used to describe various components, but the components are not limited by the terms. These terms are only used for the purpose of distinguishing one component from another. For example, a second element may be termed a first element, and similarly, a first element may be termed a second element, without departing from the scope of the present invention. The terms and/or include any combination of a plurality of related recited items or any of a plurality of related recited items.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. It is understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, but other elements may exist in the middle. It should be. On the other hand, when an element is referred to as “directly connected” or “directly connected” to another element, it should be understood that no other element exists in the middle.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Terms used in this application are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly dictates otherwise. In this application, the terms "include" or "have" are intended to designate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, but one or more other features It should be understood that the presence or addition of numbers, steps, operations, components, parts, or combinations thereof is not precluded.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which the present invention belongs. Terms such as those defined in commonly used dictionaries should be interpreted as having a meaning consistent with the meaning in the context of the related art, and unless explicitly defined in the present application, they should not be interpreted in an ideal or excessively formal meaning. don't

이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, the embodiments will be described in detail with reference to the accompanying drawings, but the same or corresponding components regardless of reference numerals are given the same reference numerals, and overlapping descriptions thereof will be omitted.

도 1은 실시 예에 따른 반도체 소자 패키지의 단면도이고, 도 2은 본 발명 실시 예의 반도체 소자 패키지의 사시도이고, 도 3는 실시예에 따른 반도체 소자의 개념도이고, 도 4은 도 1에서 A부분 확대도이다. 1 is a cross-sectional view of a semiconductor device package according to an embodiment, FIG. 2 is a perspective view of a semiconductor device package according to an embodiment of the present invention, FIG. 3 is a conceptual diagram of a semiconductor device according to an embodiment, and FIG. 4 is an enlarged portion A in FIG. It is also

도 1 및 도 2을 참조하면, 실시 예에 따른 반도체 소자 패키지는, 관통홀(h)을 포함하는 기판(10), 기판(10) 상에 배치되는 연결 전극(30), 관통홀(h)에 배치되는 도전 부재(11), 기판(10)의 제1 면(S1)과 제2 면(S2)에 각각 배치되는 제1 반도체 소자(20A)과 제2 반도체 소자(20B), 제1 반도체 소자(20A)과 기판(10) 사이에 배치되는 제1 접합 부재(50), 제2 반도체 소자(20B)와 기판(100 사이에 배치되는 제2 접합 부재(40), 제1 활광체층(60), 제2 형광체층(70), 전원패드을 포함할 수 있다.1 and 2 , a semiconductor device package according to an embodiment includes a substrate 10 including a through hole h, a connection electrode 30 disposed on the substrate 10, and a through hole h. The conductive member 11 disposed on the substrate 10, the first semiconductor element 20A and the second semiconductor element 20B disposed on the first surface S1 and the second surface S2 of the substrate 10, respectively, and the first semiconductor element 20A. A first bonding member 50 disposed between the device 20A and the substrate 10, a second bonding member 40 disposed between the second semiconductor element 20B and the substrate 100, and a first phosphor layer ( 60), a second phosphor layer 70, and a power pad.

먼저, 기판(10)은 막대 형상일 수 있으며, 기판(10)의 형상을 따라 복수 개의 반도체 소자(10)가 연결될 수 있다. 다만, 기판(10)의 형상은 이에 한정하지 않고 다양하게 변경 될 수 있다. 기판(10)은 제1 면(S1)과 제2 면(S2)을 포함할 수 있다. 제1 면(S1)과 제2 면(S2)은 서로 대향하는 면일 수 있으나, 이에 한정되지 않는다. 이하에서 제1 면(S1)과 제2 면(S2)은 서로 대향하는 면으로 설명한다. First, the substrate 10 may have a rod shape, and a plurality of semiconductor devices 10 may be connected along the shape of the substrate 10 . However, the shape of the substrate 10 is not limited thereto and may be variously changed. The substrate 10 may include a first surface S1 and a second surface S2. The first surface S1 and the second surface S2 may be surfaces facing each other, but are not limited thereto. Hereinafter, the first surface S1 and the second surface S2 will be described as surfaces facing each other.

제1 면(S1)과 제2 면(S2) 상에 배치된 복수 개의 제1 반도체 소자(20A)와 제2 반도체 소자(20B)는 서로 직렬/병렬로 연결되거나, 직렬 및 병렬이 혼합되어 전기적으로 연결될 수 있다. 다만, 반도체 소자(10)는 연결 구조가 이에 한정되지 않는다.The plurality of first semiconductor elements 20A and second semiconductor elements 20B disposed on the first surface S1 and the second surface S2 are connected in series/parallel to each other or mixed in series and parallel to electrically can be connected to However, the connection structure of the semiconductor device 10 is not limited thereto.

그리고 기판(10)은 에폭시 수지를 포함할 수 있으나, 이에 한정하지 않고 아크릴 수지, 실리콘 수지 등을 포함할 수도 있다. 기판(10)에 분산된 입자는 세라믹(Ceramic) 계열로, 하나 이상의 입자는 Al2O3, AlN, BN, Si3N4, SiC(SiC-BeO), BeO, CeO 등에서 선택된 하나 이상을 포함할 수 있다. 이러한 구성에 의하여, 기판(10)은 열 전도성을 향상되어 방열 성능이 향상될 수 있다. 즉, 기판(10)은 제1 반도체 소자(20A)와 제2 반도체 소자(20B)의 구동으로 발생한 열을 외부로 방출할 수 있다.In addition, the substrate 10 may include an epoxy resin, but is not limited thereto and may include an acrylic resin, a silicone resin, and the like. The particles dispersed in the substrate 10 are ceramic, and the one or more particles may include one or more selected from Al2O3, AlN, BN, Si3N4, SiC (SiC-BeO), BeO, CeO, and the like. With this configuration, the thermal conductivity of the substrate 10 may be improved, and thus heat dissipation performance may be improved. That is, the substrate 10 may emit heat generated by driving the first semiconductor element 20A and the second semiconductor element 20B to the outside.

복수 개의 제1 반도체 소자(20A)은 기판(10)의 제1 면(S1) 상에 배치될 수 있다. 또한, 복수 개의 제2 반도체 소자(20B)은 기판(10)의 제2면에 배치될 수 있다. 복수 개의 제1 반도체 소자(20A)은 상부로 광을 대부분 출사하고, 복수 개의 제2 반도체 소자(20B)은 하부로 광을 대부분 출사할 수 있다. 따라서, 실시 예에 따른 반도체 소자 패키지는 양방향으로 발광이 가능해질 수 있다. A plurality of first semiconductor devices 20A may be disposed on the first surface S1 of the substrate 10 . Also, a plurality of second semiconductor elements 20B may be disposed on the second surface of the substrate 10 . The plurality of first semiconductor elements 20A may emit most of the light upward, and the plurality of second semiconductor elements 20B may emit most of the light downward. Accordingly, the semiconductor device package according to the embodiment may emit light in both directions.

복수 개의 제1 반도체 소자(20A)과 복수 개의 제2 반도체 소자(20B)은 기판(10)의 두께 방향으로 서로 마주보게 배치될 수 있다. 그러나, 반드시 이에 한정하는 것은 아니다.The plurality of first semiconductor elements 20A and the plurality of second semiconductor elements 20B may be disposed to face each other in the thickness direction of the substrate 10 . However, it is not necessarily limited to this.

기판(10)은 복수 개의 관통홀(h)을 포함할 수 있다. 복수 개의 관통홀(h)은 이격 배치될 수 있다. 예컨대, 복수 개의 관통홀(h)은 제1 방향(x방향)으로 서로 일정 간격을 형성할 수 있다. 여기서, 제1 방향(x방향)은 제2 방향(y방향)에 수직한 방향이고, 제2 방향(y방향)은 반도체 소자의 두께방향이다, 이하에서, 제1 방향(x방향)은 수평방향, 제2 방향(y방향)은 수직방향으로 설명한다)The substrate 10 may include a plurality of through holes h. The plurality of through holes h may be spaced apart from each other. For example, the plurality of through holes h may be spaced apart from each other in a first direction (x direction). Here, the first direction (x direction) is a direction perpendicular to the second direction (y direction), and the second direction (y direction) is the thickness direction of the semiconductor device. Hereinafter, the first direction (x direction) is horizontal direction, the second direction (y direction) will be described as the vertical direction)

도전 부재(11)는 복수 개의 관통홀(h) 내에 삽입될 수 있다. 도전 부재(11)는 서로 다른 면에 배치된 제1 반도체 소자(20A)와 제2 반도체 소자(20B)를 전기적으로 연결할 수 있다. 도전 부재(11)는 Ag, AuSn, SnAg, SnPb, SnCu, SnCuNi, SnAg, SAC 등을 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다. 도전 부재(11)는 관통홀(h) 내에 배치되는 몸체(11b), 관통홀(h) 하부에 배치되는 제1 층(11a) 및 관통홀(h) 상부에 배치되는 제2 층(11c)을 포함할 수 있다. 그리고 도전 부재(11)는 용융점이 220도 내지 250도일 수 있다.The conductive member 11 may be inserted into the plurality of through holes h. The conductive member 11 may electrically connect the first semiconductor element 20A and the second semiconductor element 20B disposed on different surfaces. The conductive member 11 may include Ag, AuSn, SnAg, SnPb, SnCu, SnCuNi, SnAg, or SAC, but is not limited to these materials. The conductive member 11 includes a body 11b disposed in the through hole h, a first layer 11a disposed below the through hole h, and a second layer 11c disposed above the through hole h. can include Also, the conductive member 11 may have a melting point of 220 degrees to 250 degrees.

먼저, 몸체(11b)는 관통홀(h) 내에 배치되어, 제1 층(11a)과 제2 층(11c)을 전기적으로 연결할 수 있다.First, the body 11b is disposed in the through hole h, so that the first layer 11a and the second layer 11c can be electrically connected.

제1 층(11a)는 기판(10)의 제2 면(S2)과 연결전극(30) 사이에 배치될 수 있다. 제1 층(11a)는 연결전극(30)과 전기적으로 연결될 수 있다. 제1 층(11a)은 관통홀(h)에 삽입된 인접한 도전 부재의 제1 층(11a)과 이격 배치될 수 있다.The first layer 11a may be disposed between the second surface S2 of the substrate 10 and the connection electrode 30 . The first layer 11a may be electrically connected to the connection electrode 30 . The first layer 11a may be spaced apart from the first layer 11a of an adjacent conductive member inserted into the through hole h.

제2 층(11c)은 기판의 제1 면(S1)과 제1 반도체 소자(20A) 사이에 배치될 수 있다. 제2 층(11c)은 제1 반도체 소자(20A)의 패드와 전기적으로 연결될 수 있다. 이러한 도전 부재(11)에 대한 길이 등에 대한 설명은 이하 도 4에서 설명한다.The second layer 11c may be disposed between the first surface S1 of the substrate and the first semiconductor device 20A. The second layer 11c may be electrically connected to the pad of the first semiconductor element 20A. The length and the like of the conductive member 11 will be described with reference to FIG. 4 below.

다음으로, 제1 반도체 소자(20A)와 제2 반도체 소자(20B)의 구조를 설명한다.Next, structures of the first semiconductor element 20A and the second semiconductor element 20B will be described.

도 3를 참조하면, 반도체 소자는 지지 기판(21)의 하부에 배치되는 반도체 소자(22), 반도체 소자(22)의 일 측에 배치되는 제1, 제2 전극 패드(25a, 25b)를 포함하는 발광 소자일 수 있다. 실시 예에서는 제1, 제2 전극 패드(25a, 25b)가 반도체 소자(22)의 하부에 배치되는 것을 도시하였다.Referring to FIG. 3 , the semiconductor element includes a semiconductor element 22 disposed under a support substrate 21 and first and second electrode pads 25a and 25b disposed on one side of the semiconductor element 22 . It may be a light emitting device that In the embodiment, it is shown that the first and second electrode pads 25a and 25b are disposed below the semiconductor element 22 .

지지 기판(21)은 전도성 기판 또는 절연성 기판을 포함한다. 지지 기판(21)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼일 수 있다. 지지 기판(21)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 필요에 따라 지지 기판(21)은 제거될 수 있다.The support substrate 21 includes a conductive substrate or an insulating substrate. The support substrate 21 may be a material suitable for growing semiconductor materials or a carrier wafer. The support substrate 21 may be formed of a material selected from sapphire (Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, and Ge, but is not limited thereto. The support substrate 21 can be removed as needed.

반도체 소자(22)은 제1 도전형 반도체층(22a), 활성층(22b), 및 제2 도전형 반도체층(22c)을 포함한다. 일반적으로 상기와 같은 반도체 소자(22)은 지지 기판(21)과 함께 절단하여 복수 개로 분리될 수 있다.The semiconductor element 22 includes a first conductivity type semiconductor layer 22a, an active layer 22b, and a second conductivity type semiconductor layer 22c. In general, the semiconductor element 22 as described above may be separated into a plurality of pieces by cutting together with the support substrate 21 .

제1 도전형 반도체층(22a)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 반도체층(22a)에 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(22a)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(22a)은 n형 반도체층일 수 있다.The first conductivity type semiconductor layer 22a may be implemented with a compound semiconductor such as group III-V or group II-VI, and a first dopant may be doped in the first conductivity type semiconductor layer 22a. The first conductivity-type semiconductor layer 22a is a semiconductor material having a composition formula of InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1), for example, GaN, AlGaN, It may be selected from InGaN, InAlGaN, and the like. Also, the first dopant may be an n-type dopant such as Si, Ge, Sn, Se, or Te. When the first dopant is an n-type dopant, the first conductivity-type semiconductor layer 22a doped with the first dopant may be an n-type semiconductor layer.

활성층(22b)은 제1 도전형 반도체층(22a)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(22c)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(22b)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.The active layer 22b is a layer where electrons (or holes) injected through the first conductivity type semiconductor layer 22a and holes (or electrons) injected through the second conductivity type semiconductor layer 22c meet. The active layer 22b transitions to a lower energy level as electrons and holes recombine, and can generate light having a wavelength corresponding thereto.

활성층(22b)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(22b)의 구조는 이에 한정하지 않는다.The active layer 22b may have a structure of any one of a single well structure, a multi-well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum wire structure, and the active layer 22b The structure of is not limited to this.

제2 도전형 반도체층(22c)은 활성층(22b) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(22c)에 제2도펀트가 도핑될 수 있다. 제2 도전형 반도체층(22c)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(22c)은 p형 반도체층일 수 있다.The second conductivity type semiconductor layer 22c is formed on the active layer 22b and may be implemented with a compound semiconductor such as group III-V or group II-VI. Dopants may be doped. The second conductivity type semiconductor layer 22c is a semiconductor material having a composition formula of InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1) or AlInN, AlGaAs, GaP, GaAs , GaAsP, may be formed of a material selected from AlGaInP. When the second dopant is a p-type dopant such as Mg, Zn, Ca, Sr, or Ba, the second conductivity-type semiconductor layer 22c doped with the second dopant may be a p-type semiconductor layer.

활성층(22b)과 제2 도전형 반도체층(22c) 사이에는 전자 차단층(미도시)이 배치될 수 있다. 전자 차단층은 제1 도전형 반도체층(22a)에서 공급된 전자가 제2 도전형 반도체층(22c)으로 빠져나가는 흐름을 차단하여, 활성층(22b) 내에서 전자와 정공이 재결합할 확률을 높일 수 있다. 전자 차단층의 에너지 밴드갭은 활성층(22b) 및/또는 제2 도전형 반도체층(22c)의 에너지 밴드갭보다 클 수 있다. 전자 차단층은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, InGaN, InAlGaN 등에서 선택될 수 있으나 이에 한정하지 않는다.An electron blocking layer (not shown) may be disposed between the active layer 22b and the second conductivity type semiconductor layer 22c. The electron blocking layer blocks the flow of electrons supplied from the first conductivity type semiconductor layer 22a to the second conductivity type semiconductor layer 22c, thereby increasing the probability of recombination of electrons and holes in the active layer 22b. can An energy bandgap of the electron blocking layer may be larger than that of the active layer 22b and/or the second conductive semiconductor layer 22c. The electron blocking layer may be selected from semiconductor materials having a composition formula of InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1), for example, AlGaN, InGaN, InAlGaN, etc. Not limited to this.

반도체 소자(22)은 제2 도전형 반도체층(22c)에서 제1 도전형 반도체층(22a) 방향으로 형성된 리세스를 포함한다. 리세스는 제2 도전형 반도체층(22c), 활성층(22b)를 관통하며, 제1 도전형 반도체층(22a)의 일부 영역까지 관통할 수 있다. 리세스에 의해 노출된 제1 도전형 반도체층(22a) 상에 제1 도전형 반도체층(22a)과 전기적으로 연결되는 제1 전극(23a)이 배치될 수 있다. 그리고, 제2 도전형 반도체층(22c) 상에 제2 도전형 반도체층(22c)과 전기적으로 연결되는 제2 전극(23b)이 배치될 수 있다.The semiconductor element 22 includes a recess formed in a direction from the second conductivity type semiconductor layer 22c to the first conductivity type semiconductor layer 22a. The recess penetrates the second conductivity type semiconductor layer 22c and the active layer 22b, and may penetrate even a partial region of the first conductivity type semiconductor layer 22a. A first electrode 23a electrically connected to the first conductivity type semiconductor layer 22a may be disposed on the first conductivity type semiconductor layer 22a exposed by the recess. Also, a second electrode 23b electrically connected to the second conductivity type semiconductor layer 22c may be disposed on the second conductivity type semiconductor layer 22c.

제1, 제2 전극(23a, 23b)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다. 또한, 제1, 제2 전극(23a, 23b)은 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 및 WTi 중에서 선택된 금속층을 더 포함할 수 있다.The first and second electrodes 23a and 23b include indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO), Indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, and Ni/IrOx/Au/ It may include at least one of ITO, but is not limited to these materials. In addition, the first and second electrodes 23a and 23b are In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, A metal layer selected from Cr, Mo, Nb, Al, Ni, Cu, and WTi may be further included.

절연층(24)은 지지 기판(21), 제1, 제2 도전형 반도체층(22a, 22c)과 활성층(22b)을 감싸도록 배치될 수 있다. 도시된 바와 같이 절연층(24)은 반도체 소자(22)의 측면을 둘러싸는 구조일 수 있으며, 절연층(24)의 형성 위치는 이에 한정하지 않는다. 절연층(24)은 제1 전극(23a)과 제2 전극(23b)의 상면 일부를 노출할 수 있다.The insulating layer 24 may be disposed to surround the support substrate 21 , the first and second conductive semiconductor layers 22a and 22c and the active layer 22b. As shown, the insulating layer 24 may have a structure surrounding the side surface of the semiconductor element 22, and the formation position of the insulating layer 24 is not limited thereto. The insulating layer 24 may expose portions of upper surfaces of the first electrode 23a and the second electrode 23b.

이로써, 제1, 제2 전극(23a, 23b)은 각각 노출된 면을 통해 제1, 제2 전극(23a, 23b) 상에 배치된 제1, 제2 전극 패드(25a, 25b)와 전기적으로 연결될 수 있다. 제1, 제2 전극 패드(25a, 25b)는 연결전극(30) 또는 도전부재(11)와 전기적으로 연결될 수 있다. 이로써, 기판(10)의 연결전극(30) 상에 배치된 제1 전원패드(12a), 제2 전원패드(12b)와 각각 전기적으로 연결될 수 있다. 제1 전원패드(12a), 제2 전원패드(12b)는 각각 외부 전원과 와이어 연결될 수도 있고, 전극 패턴에 의해 전기적 연결로 이루어질 수 있다. 그리고 이러한 방법에 제한되지 않는다.Thus, the first and second electrodes 23a and 23b are electrically connected to the first and second electrode pads 25a and 25b disposed on the first and second electrodes 23a and 23b through the exposed surfaces, respectively. can be connected The first and second electrode pads 25a and 25b may be electrically connected to the connection electrode 30 or the conductive member 11 . Accordingly, it can be electrically connected to the first power pad 12a and the second power pad 12b disposed on the connection electrode 30 of the substrate 10 . The first power pad 12a and the second power pad 12b may be wired to an external power source or electrically connected by an electrode pattern. And it is not limited to these methods.

또한, 복수 개의 제2 반도체 소자(20B)는 이격 배치된 연결 전극(30)을 서로 연결하도록 배치될 수 있다. 예컨대, 제2 반도체 소자(20B)의 제1 전극 패드와 제2 전극 패드는 각각 인접한 연결 전극(30) 상에 배치되고, 각 연결 전극에 전기적으로 연결될 수 있다.Also, the plurality of second semiconductor elements 20B may be arranged to connect the spaced connection electrodes 30 to each other. For example, the first electrode pad and the second electrode pad of the second semiconductor device 20B may be disposed on adjacent connection electrodes 30 and electrically connected to each connection electrode.

다시 도 1 및 도 2을 참조하면, 연결 전극(30)은 기판(10)의 일면 상에 이격 배치될 수 있다. 연결 전극(30)은 소정의 간격을 형성할 수 있다. 연결 전극(30)은 전도성을 갖는 물질로, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, Cr, Cu 등과 같은 금속을 포함하는 단일 물질 또는 합금 물질일 수 있다. 예를 들어, 연결 전극(30)은 Cu만을 포함하여 이루어질 수 있으나, 이에 한정되지 않는다.Referring back to FIGS. 1 and 2 , the connection electrodes 30 may be spaced apart on one surface of the substrate 10 . The connection electrode 30 may form a predetermined interval. The connection electrode 30 is a material having conductivity, and is a single material including a metal such as Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, Cr, Cu, or the like. It may be an alloy material. For example, the connection electrode 30 may include only Cu, but is not limited thereto.

연결 전극(30)은 기판의 일면에 배치된 복수 개의 반도체 소자 사이를 전기적으로 연결할 수 있다. 또한, 연결 전극(30)은 도전 부재(11)와 관통홀(h)을 통해 타면에 배치된 복수 개의 반도체 소자와 전기적으로 연결할 수 있다. 예컨대, 연결 전극(30)은 제2 면(S2)에 배치된 복수 개의 제2 반도체 소자(20B)의 제1, 제2 전극 패드와 전기적으로 연결되어, 제2 반도체 소자(20B)를 서로 전기적으로 연결할 수 있다.The connection electrode 30 may electrically connect a plurality of semiconductor elements disposed on one surface of the substrate. In addition, the connection electrode 30 may be electrically connected to a plurality of semiconductor elements disposed on the other surface through the conductive member 11 and the through hole h. For example, the connection electrode 30 is electrically connected to the first and second electrode pads of the plurality of second semiconductor elements 20B disposed on the second surface S2 to electrically connect the second semiconductor elements 20B to each other. can be connected to

또한, 기판(10) 상의 양단에 배치된 연결 전극(30) 상에는 각각 제1 전원패드(12a), 제2 전원패드(12b)가 배치될 수 있다. 제1 전원패드(12a), 제2 전원패드(12b)는 외부의 전원과 전기적으로 연결될 수 있다. 이에 따라, 실시예에 따른 반도체 소자 패키지에 전원이 공급될 수 있다. In addition, a first power pad 12a and a second power pad 12b may be disposed on the connection electrodes 30 disposed at both ends of the substrate 10 , respectively. The first power pad 12a and the second power pad 12b may be electrically connected to an external power source. Accordingly, power may be supplied to the semiconductor device package according to the exemplary embodiment.

제2 접합 부재(40)는 제2 반도체 소자(20B)를 기판(10) 및 연결 전극(30)에 접합할 수 있다. 제2 접합 부재(40)는 비도전성 물질을 포함할 수 있다. 제2 접합 부재(40)는 실리콘 수지, 또는 에폭시 수지, 또는 플라스틱 재질을 포함하는 열 경화성 수지, 또는 고내열성, 고 내광성 재질을 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.The second bonding member 40 may bond the second semiconductor element 20B to the substrate 10 and the connection electrode 30 . The second bonding member 40 may include a non-conductive material. The second bonding member 40 may include a silicone resin, an epoxy resin, a thermosetting resin including a plastic material, or a material with high heat resistance and high light resistance, but is not limited to these materials.

또한, 제2 접합 부재(40)는 벌크(bulk), 볼(ball), 페이스트(paste), 테이프(tape) 형태의 솔더(Solder)일 수 있으나, 이에 한정되는 거은 아니다. 제2 접합 부재(40)는 연결 전극(30) 상에, 제2 반도체 소자(20B)와 기판(10) 사이에 배치되고, 이후 열 및 레이저 등을 이용하여 리플로우(reflow)되어, 제2 반도체 소자(20B)를 기판(10)과 결합할 수 있다.In addition, the second bonding member 40 may be solder in the form of bulk, ball, paste, or tape, but is not limited thereto. The second bonding member 40 is disposed on the connecting electrode 30 between the second semiconductor element 20B and the substrate 10, and is then reflowed using heat and a laser to form a second bonding member 40. The semiconductor device 20B may be coupled to the substrate 10 .

또한, 제2 접합 부재(40)는 140도 내지 160도의 용융점을 가질 수 있다. 제2 접합 부재(40)는 도전 부재(11) 보다 용융점이 낮을 수 있다.In addition, the second bonding member 40 may have a melting point of 140 degrees to 160 degrees. The melting point of the second bonding member 40 may be lower than that of the conductive member 11 .

제2 접합 부재(40)는 제2-1 접합 부재(40a)와 제2-2 접합 부재(40b)를 포함할 수 있다. 제2-1 접합 부재(40a)는 기판(10)과 제2 반도체 소자(20B) 사이에 배치될 수 있다. 이로써, 제2-1 접합 부재(40a)는 기판(10), 기판(10)과 제2 반도체 소자(20B) 사이에 위치한 연결 전극(30) 및 제2 반도체 소자(20B)를 접합할 수 있다. 이로써, 제2 반도체 소자(20B)의 신뢰성을 개선할 수 있다.The second bonding member 40 may include a 2-1 bonding member 40a and a 2-2 bonding member 40b. The 2-1 bonding member 40a may be disposed between the substrate 10 and the second semiconductor element 20B. Accordingly, the 2-1 bonding member 40a may bond the substrate 10, the connection electrode 30 positioned between the substrate 10 and the second semiconductor element 20B, and the second semiconductor element 20B. . Accordingly, reliability of the second semiconductor element 20B may be improved.

그리고 제2-2 접합 부재(40b)는 인접한 제2 반도체 소자(20B) 사이에 배치될 수 있다. 이로써, 제2-2 접합 부재(40b)는 연결 전극(30) 상에 배치되어, 제2 반도체 소자(20B)와 인접한 제2 반도체 소자(20B) 또는 연결 전극(30)을 접합할 수 있다. Also, the 2-2 bonding member 40b may be disposed between adjacent second semiconductor elements 20B. Accordingly, the 2-2 bonding member 40b may be disposed on the connecting electrode 30 to bond the second semiconductor element 20B and the adjacent second semiconductor element 20B or the connecting electrode 30 .

제1 접합 부재(50)는 제1 반도체 소자(20A)를 기판(10) 및 연결 전극(30)에 접합할 수 있다. 제1 접합 부재(50)는 비도전성 물질을 포함할 수 있다. 제1 접합 부재(50)는 실리콘 수지, 또는 에폭시 수지, 또는 플라스틱 재질을 포함하는 열 경화성 수지, 또는 고내열성, 고 내광성 재질을 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.The first bonding member 50 may bond the first semiconductor device 20A to the substrate 10 and the connection electrode 30 . The first bonding member 50 may include a non-conductive material. The first bonding member 50 may include a silicone resin, an epoxy resin, a thermosetting resin including a plastic material, or a material with high heat resistance and high light resistance, but is not limited to these materials.

또한, 제1 접합 부재(50)는 벌크(bulk), 볼(ball), 페이스트(paste), 테이프(tape) 형태의 솔더(Solder)일 수 있으나, 이에 한정되는 거은 아니다. 제1 접합 부재(50)는 연결 전극(30) 상에, 제1 반도체 소자(20A)와 기판(10) 사이에 배치되고, 이후 열 및 레이저 등을 이용하여 리플로우(reflow)되어, 제1 반도체 소자(20A)를 기판(10)과 결합할 수 있다.In addition, the first bonding member 50 may be solder in the form of bulk, ball, paste, or tape, but is not limited thereto. The first bonding member 50 is disposed on the connecting electrode 30 between the first semiconductor element 20A and the substrate 10, and is then reflowed using heat and a laser to form a first bonding member 50. The semiconductor element 20A may be coupled to the substrate 10 .

또한, 제1 접합 부재(50)는 140도 내지 160도의 용융점을 가질 수 있다. 제1 접합 부재(50)는 도전 부재(11) 보다 용융점이 낮을 수 있다. 또한, 제1 접합 부재(50)는 제2 접합 부재(40) 보다 용융점이 낮을 수 있다.In addition, the first bonding member 50 may have a melting point of 140 degrees to 160 degrees. The melting point of the first bonding member 50 may be lower than that of the conductive member 11 . Also, the first bonding member 50 may have a lower melting point than the second bonding member 40 .

제1 접합 부재(50)는 기판(10)과 제1 반도체 소자(20A) 사이에 배치될 수 있다. 이로써, 제1 접합 부재(50)는 기판(10), 기판(10)과 제1 반도체 소자(20A) 사이에 위치한 연결 전극(30) 및 제1 반도체 소자(20A)를 접합할 수 있다. 이로써, 제1 반도체 소자(20A)의 신뢰성을 개선할 수 있다.The first bonding member 50 may be disposed between the substrate 10 and the first semiconductor device 20A. Thus, the first bonding member 50 may bond the substrate 10 , the connection electrode 30 positioned between the substrate 10 and the first semiconductor element 20A, and the first semiconductor element 20A. Accordingly, reliability of the first semiconductor element 20A may be improved.

또한, 제1-2 접합 부재(50b)는 인접한 제1 반도체 소자(20A) 사이에 배치될 수 있다. 이로써, 제1-2 접합 부재(50b)는 연결 전극(30) 상에 배치되어, 제1 반도체 소자(20A)와 인접한 제1 반도체 소자(20A) 또는 연결 전극(30)을 접합할 수 있다.Also, the first and second bonding members 50b may be disposed between adjacent first semiconductor elements 20A. Accordingly, the first and second bonding members 50b may be disposed on the connection electrode 30 to bond the first semiconductor element 20A and the adjacent first semiconductor element 20A or the connection electrode 30 .

제1-2 접합 부재(50b)는 제1 면(S1)으로 오목한 제1 오목부(r1)를 포함할 수 있다. 이로써, 인접한 제1 반도체 소자(20A) 간에 신뢰성을 개선할 수 있다. 또한, 제1-2 접합 부재(50b)는 제1 면(S1)으로 오목할 수 있다.The 1st-2nd bonding member 50b may include a first concave portion r1 concave to the first surface S1. Accordingly, reliability between adjacent first semiconductor elements 20A may be improved. In addition, the first-second joining member 50b may be concave toward the first surface S1.

마찬가지로, 제2 접합 부재는 복수 개의 제2 반도체 소자(20B)에 배치될 수 있으며, 제2 오목부(r2)를 포함할 수 있다. 이로써, 인접한 제2 반도체 소자(20B) 간에 신뢰성을 개선할 수 있다.Similarly, the second bonding member may be disposed on the plurality of second semiconductor elements 20B and may include the second concave portion r2 . Accordingly, reliability between adjacent second semiconductor elements 20B may be improved.

또한, 제1 오목부(r1)와 제2 오목부(r2)는 수직방향으로 중첩되도록 배치될 수 있다.Also, the first concave portion r1 and the second concave portion r2 may be arranged to overlap each other in a vertical direction.

제1 형광체층(60)은 기판(10)의 제1 면(S1) 상에 배치될 수 있다. 제1 형광체층(60)은 제1 반도체 소자(20A)를 둘러싸고, 제1 반도체 소자(20A)로부터 방출되는 광을 원하는 색상의 광으로 변환할 수 있다.The first phosphor layer 60 may be disposed on the first surface S1 of the substrate 10 . The first phosphor layer 60 may surround the first semiconductor element 20A and convert light emitted from the first semiconductor element 20A into light of a desired color.

마찬가지로, 제2 형광체층(70)은 기판(10)의 제2 면(S2) 상에 배치될 수 있다. 제2 형광체층(70)은 제2 반도체 소자(20B)를 둘러싸고, 제2 반도체 소자(20B)로부터 방출되는 광을 원하는 색상의 광으로 변환할 수 있다.Similarly, the second phosphor layer 70 may be disposed on the second surface S2 of the substrate 10 . The second phosphor layer 70 may surround the second semiconductor element 20B and convert light emitted from the second semiconductor element 20B into light of a desired color.

제1 형광체층(60), 제2 형광체층(70)은 백색광 또는 단색광을 구현할 수도 있다. 형광체층은 원하는 색상을 구현할 수 있는 다양한 물질이 선택될 수도 있다.The first phosphor layer 60 and the second phosphor layer 70 may emit white light or monochromatic light. The phosphor layer may be selected from various materials capable of implementing a desired color.

제1 형광체층(60), 제2 형광체층(70)은 파장 변환 입자가 분산된 고분자 수지로 형성될 수 있다. 이 때, 고분자 수지는 광 투과성 에폭시 수지, 실리콘 수지, 폴리이미드 수지, 요소 수지, 및 아크릴 수지 중 선택된 하나 이상일 수 있다. 일 예로, 고분자 수지는 실리콘 수지일 수 있다.The first phosphor layer 60 and the second phosphor layer 70 may be formed of a polymer resin in which wavelength conversion particles are dispersed. In this case, the polymer resin may be at least one selected from a light-transmitting epoxy resin, a silicone resin, a polyimide resin, a urea resin, and an acrylic resin. For example, the polymer resin may be a silicone resin.

파장 변환 입자는 형광체, QD(Quantum Dot) 중 어느 하나 이상을 포함할 수 있다. 이하에서는 제1 파장 변환 입자를 형광체로 설명한다. 형광체는 YAG계, TAG계, Silicate계, Sulfide계 또는 Nitride계 중 어느 하나의 형광 물질이 포함될 수 있으나, 실시 예는 형광체의 종류에 제한되지 않는다.The wavelength conversion particle may include any one or more of a phosphor and a quantum dot (QD). Hereinafter, the first wavelength conversion particle will be described as a phosphor. The phosphor may include any one of YAG-based, TAG-based, silicate-based, sulfide-based, and nitride-based fluorescent materials, but the embodiment is not limited to the type of phosphor.

YAG 및 TAG계 형광 물질은 (Y, Tb, Lu, Sc, La, Gd, Sm)₃(Al, Ga, In, Si, Fe)₅(O, S)₁₂:Ce 중에서 선택될 수 있으며, Silicate계 형광 물질은 (Sr, Ba, Ca, Mg)₂SiO₄:(Eu, F, Cl) 중에서 선택 사용 가능하다.YAG and TAG fluorescent materials may be selected from (Y, Tb, Lu, Sc, La, Gd, Sm) ₃ (Al, Ga, In, Si, Fe) ₅ (O, S) ₁₂ :Ce, Silicate The fluorescent material may be selected from among (Sr, Ba, Ca, Mg) ₂ SiO ₄ :(Eu, F, Cl).

또한, Sulfide계 형광 물질은 (Ca,Sr)S:Eu, (Sr,Ca,Ba)(Al,Ga)₂S₄:Eu 중 선택 가능하며, Nitride계 형광체는 (Sr, Ca, Si, Al, O)N:Eu (예, CaAlSiN₄:Eu β-SiAlON:Eu) 또는 Ca-α SiAlON:Eu계인 (Ca_x,M_y)(Si,Al)₁₂(O,N)₁₆일 수 있다. 이 때, M은 Eu, Tb, Yb 또는 Er 중 적어도 하나의 물질이며 0.05<(x+y)<0.3, 0.02<x<0.27 and 0.03<y<0.3을 만족하는 형광체 성분 중에서 선택될 수 있다. 적색 형광체는 N(예, CaAlSiN₃:Eu)을 포함하는 질화물(Nitride)계 형광체거나 KSF(K₂SiF₆) 형광체일 수 있다. 예를 들어, 반도체 소자(10)에서 방출되는 광이 청색인 경우, 파장 변환 입자는 녹색, 적색 형광체를 포함하거나 황색 형광체를 포함할 수 있다. In addition, sulfide-based fluorescent materials can be selected from (Ca,Sr)S:Eu, (Sr,Ca,Ba)(Al,Ga) ₂ S ₄ :Eu, and nitride-based fluorescent materials can be selected from (Sr, Ca, Si, Al , O)N:Eu (eg, CaAlSiN ₄ :Eu β-SiAlON:Eu) or Ca-α SiAlON:Eu (Ca _x ,M _y )(Si,Al) ₁₂ (O,N) ₁₆ . In this case, M is at least one of Eu, Tb, Yb, or Er, and may be selected from phosphor components satisfying 0.05<(x+y)<0.3, 0.02<x<0.27 and 0.03<y<0.3. The red phosphor may be a nitride-based phosphor containing N (eg, CaAlSiN ₃ :Eu) or a KSF (K ₂ SiF ₆ ) phosphor. For example, when light emitted from the semiconductor device 10 is blue, the wavelength conversion particles may include green or red phosphors or may include yellow phosphors.

실시 예에서는 제1 형광체층(60), 제2 형광체층(70)의 상부면이 곡률을 갖는 반원 형상일 수 있으나, 이에 한정되지 않으며, 제1 형광체층(60), 제2 형광체층(70)의 상부면은 평평할 수 있다. 또한, 반도체 소자에서 방출되는 광이 청색인 경우, 제1 형광체층(60), 제2 형광체층(70)는 녹색 형광체를 포함하는 파장 변환 부재와 적색 형광체를 포함하는 파장 변환 부재를 포함할 수 있으나, 이에 한정되지 않는다.In the embodiment, the upper surfaces of the first phosphor layer 60 and the second phosphor layer 70 may have a semicircular shape with curvature, but are not limited thereto, and the first phosphor layer 60 and the second phosphor layer 70 ) may be flat. In addition, when light emitted from the semiconductor device is blue, the first phosphor layer 60 and the second phosphor layer 70 may include a wavelength conversion member including a green phosphor and a wavelength conversion member including a red phosphor. However, it is not limited thereto.

도 4을 참조하면, 제2 층의 수직방향 두께(d1)가 20um 내지 60um일 수 있다. 제2 층의 수직방향 두께(d1)가 20um보다 작으면 반도체 소자와 연결 전극(30)간의 접합력이 낮아 신뢰성에 문제가 존재할 수 있다. 제2 층의 수직방향 두께(d1)가 60um보다 크면, 전기적 저항이 커져 전류감소로 광속이 저하되는 한계가 존재한다.Referring to FIG. 4 , a vertical thickness d1 of the second layer may be 20 um to 60 um. When the thickness d1 of the second layer in the vertical direction is less than 20 μm, the bonding force between the semiconductor element and the connection electrode 30 is low, and reliability problems may exist. When the thickness d1 of the second layer in the vertical direction is greater than 60 μm, electrical resistance increases and there is a limit in reducing light flux due to current reduction.

제1 접합 부재(50)의 기판(10의 제1 면(S1)으로부터 최대 두께(d2)가 40um 내지 50um일 수 있다.A maximum thickness d2 of the first bonding member 50 from the first surface S1 of the substrate 10 may be 40 um to 50 um.

기판(10)의 두께(d5)는 0.3mm 내지 2mm일 수 있다. 다만, 이러한 두께에 한정되는 것은 아니다.The thickness d5 of the substrate 10 may be 0.3 mm to 2 mm. However, it is not limited to this thickness.

연결 전극(30)의 두께(d4)는 1um 내지 100um일 수 있다. 연결 전극(30)의 두께(d4)는 1um보다 작은 경우, 연결 전극 형성이 어렵고, 전기적 신뢰성이 저하되는 한계가 존재한다. 또한, 연결 전극(30)의 두께(d4)가 100um보다 크면 박리 등에 약한 문제점이 존재한다.The thickness d4 of the connection electrode 30 may be 1 um to 100 um. When the thickness d4 of the connection electrode 30 is less than 1 μm, it is difficult to form the connection electrode, and there is a limit in reducing electrical reliability. In addition, when the thickness d4 of the connection electrode 30 is greater than 100 um, there are weak problems such as peeling.

또한, 기판(10)으로부터 제2 접합 부재(40)의 최소 두께(d3)는 40um 내지 50um일 수 있다.In addition, the minimum thickness d3 of the second bonding member 40 from the substrate 10 may be 40 um to 50 um.

관통홀(h)의 수평방향 폭(W1)은 100um 내지 350um일 수 있다. 관통홀(h)의 수평방향 폭(W1)이 100um보다 작으면, 관통홀(h) 내부에 배치되는 도전 부재(11)을 통한 접합력이 저하되고, 관통홀(h)의 수평방향 폭(W1)이 350um보다 크면, 저항 증가로 광속이 저하되는 한계가 존재한다.The horizontal direction width W1 of the through hole h may be 100 um to 350 um. When the horizontal width W1 of the through hole h is smaller than 100 μm, the bonding force through the conductive member 11 disposed inside the through hole h decreases, and the horizontal width W1 of the through hole h reduces. ) is greater than 350 um, there is a limit in reducing the luminous flux due to the increase in resistance.

도 5a와 도 5b는 각각 실시예에 따른 반도체 소자 패키지의 하면도와 상면도이다.5A and 5B are a bottom view and a top view, respectively, of a semiconductor device package according to an exemplary embodiment.

도 5a 및 4b를 참조하면, 앞서 설명한 바와 같이, 연결 전극(30)은 기판(10)의 제2 면 상에 이격 배치될 수 있다. 제2 반도체 소자(20B)는 연결 전극(30) 상에 배치되고, 연결 전극(30)과 전기적으로 연결될 수 있다. 그리고 연결 전극(30)은 일면에 배치된 제2 반도체 소자(20B)와 관통홀(h)을 통해 반대면에 위치한 제1 반도체 소자(20A)를 전기적으로 연결할 수 있다. 이에, 실시예에 따른 반도체 소자 패키지는 기판(10)의 양면 상에 배치된 복수 개의 반도체 소자를 발광할 수 있다.Referring to FIGS. 5A and 4B , as described above, the connection electrodes 30 may be spaced apart from each other on the second surface of the substrate 10 . The second semiconductor element 20B may be disposed on the connection electrode 30 and electrically connected to the connection electrode 30 . Also, the connection electrode 30 may electrically connect the second semiconductor element 20B disposed on one surface and the first semiconductor element 20A disposed on the opposite surface through the through hole h. Accordingly, the semiconductor device package according to the exemplary embodiment may emit light from a plurality of semiconductor devices disposed on both sides of the substrate 10 .

즉, 연결 전극(30) 및 기판(10) 사이에 배치된 도전 부재은 관통홀(h)을 통해 기판 양면에 배치된 반도체 소자(20A, 20B)에 전원을 공급하면서, 전기적으로 연결할 수 있다. 또한, 앞서 설명한 바와 같이, 제2 접합 부재(40)는 제2 반도체 소자(20B)의 측면에 배치되어, 제2 반도체 소자(20B)와 연결 전극(30)을 접합하거나, 인접한 제2 반도체 소자(20B), 연결 전극(30) 및 기판(10)을 접합할 수 있다. 이로써, 실시예에 따른 반도체 소자 패키지는 신뢰성이 개선될 수 있다. 이는 상부면에서도 동일하게 제1 접합부재(미도시됨)에 적용될 수 있다.That is, the conductive member disposed between the connection electrode 30 and the substrate 10 may be electrically connected while supplying power to the semiconductor elements 20A and 20B disposed on both sides of the substrate through the through hole h. In addition, as described above, the second bonding member 40 is disposed on the side surface of the second semiconductor element 20B to bond the second semiconductor element 20B and the connection electrode 30 or to an adjacent second semiconductor element. (20B), the connecting electrode 30 and the substrate 10 can be bonded. As a result, reliability of the semiconductor device package according to the exemplary embodiment may be improved. This may also be applied to the first joint member (not shown) in the same way on the upper surface.

마찬가지로, 제1 반도체 소자(20A)는 기판(10) 상에 배치될 수 있다. 제1 반도체 소자(20A)는 하부면 상에 배치된 제2 반도체 소자(20B)와 기판(10)을 기준으로 마주보도록 배치될 수 있다. 그리고, 제1 반도체 소자(20A)와 제2 반도체 소자(20B)는 수직 방향으로 중첩되도록 배치될 수 있다. 이로써, 기판(10)의 양면에 가해지는 하중이 균형을 가져 반도체 소자 패키지의 구조적 안정성이 향상될 수 있다. 또한, 반도체 소자의 구동에 의해 발생하는 열이 기판(10) 양면에 일정하여, 열적 팽창에 의한 기판(10)의 휨 현상이 방지될 수 있다. Similarly, the first semiconductor element 20A may be disposed on the substrate 10 . The first semiconductor element 20A may be disposed to face the second semiconductor element 20B disposed on the lower surface with respect to the substrate 10 . Also, the first semiconductor element 20A and the second semiconductor element 20B may be disposed to overlap each other in a vertical direction. As a result, loads applied to both sides of the substrate 10 are balanced so that structural stability of the semiconductor device package can be improved. In addition, since heat generated by driving the semiconductor device is constant on both sides of the substrate 10 , warping of the substrate 10 due to thermal expansion can be prevented.

도 6는 실시예에 따른 반도체 소자 패키지의 제조 방법에 대한 순서도이다.6 is a flowchart of a method of manufacturing a semiconductor device package according to an embodiment.

도 6a를 참조하면, 기판(10)에 복수 개의 관통홀(h)을 형성할 수 있다. 관통홀(h)은 기판(10) 내에서 이격 배치될 수 있다.Referring to FIG. 6A , a plurality of through holes h may be formed in the substrate 10 . The through holes h may be spaced apart in the substrate 10 .

기판(10)은 앞서 설명한 바와 같이 에폭시 수지를 포함할 수 있으나, 이에 한정하지 않고 아크릴 수지, 실리콘 수지 등을 포함할 수도 있다. 기판(10)에 분산된 입자는 세라믹(Ceramic) 계열로, 하나 이상의 입자는 Al2O3, AlN, BN, Si3N4, SiC(SiC-BeO), BeO, CeO 등에서 선택된 하나 이상을 포함할 수 있다. 이러한 구성에 의하여, 기판(10)은 열 전도성을 향상되어 방열 성능이 향상될 수 있다. 예컨대, 기판(10)은 제1 반도체 소자(20A)와 제2 반도체 소자(20B)의 구동으로 발생한 열을 외부로 방출할 수 있다.As described above, the substrate 10 may include an epoxy resin, but is not limited thereto and may include an acrylic resin, a silicone resin, and the like. The particles dispersed in the substrate 10 are ceramic, and the one or more particles may include one or more selected from Al2O3, AlN, BN, Si3N4, SiC (SiC-BeO), BeO, CeO, and the like. With this configuration, the thermal conductivity of the substrate 10 may be improved, and thus heat dissipation performance may be improved. For example, the substrate 10 may emit heat generated by driving the first semiconductor element 20A and the second semiconductor element 20B to the outside.

도 6b는 기판(10)의 제2 면 상에 복수 개의 연결 전극(30)을 배치할 수 있다. 이 때, 관통홀(h)에 도전 부재(11)를 연결 전극(30)을 향해(A방향) 주입할 수 있다. 이로써, 연결 전극(30)과 도전 부재(11) 사이에 도전 부재(11)가 배치될 수 있다. 도 1에서와 같이 도전 부재(11)의 제1 층(11a)이 연결 전극(30)과 기판(10) 사이에 배치될 수 있다. 이로써, 도전 부재(11)는 연결 전극(30)간의 전기적 연결 면적이 커지고, 접합력이 개선될 수 있다. 도전 부재(11)를 주입한 후, 열 및 레이저 등을 이용하여 연결 전극(30)과 도전 부재(11)를 220도 내지 250도에서 리플로우(reflow)시켜 발광 소자(60)와 제1 본딩 부재(40a)를 전기적 및 구조적으로 연결할 수 있다. 리플로우로 인해 도전 부재(11)는 부피가 감소할 수 있다. 예컨대, 도전 부재(11)는 기판(10)의 제1 면과 소정의 두께 차이(hd)를 형성할 수 있다.6B , a plurality of connection electrodes 30 may be disposed on the second surface of the substrate 10 . At this time, the conductive member 11 may be injected into the through hole h toward the connection electrode 30 (direction A). Thus, the conductive member 11 may be disposed between the connection electrode 30 and the conductive member 11 . As shown in FIG. 1 , the first layer 11a of the conductive member 11 may be disposed between the connection electrode 30 and the substrate 10 . As a result, the electrical connection area between the connection electrodes 30 of the conductive member 11 may be increased, and bonding strength may be improved. After injecting the conductive member 11, the connection electrode 30 and the conductive member 11 are reflowed at 220 to 250 degrees using heat and laser to perform first bonding with the light emitting element 60. The members 40a may be electrically and structurally connected. Due to reflow, the volume of the conductive member 11 may be reduced. For example, the conductive member 11 may form a predetermined thickness difference (hd) with the first surface of the substrate 10 .

도 6c를 참조하면, 연결 전극(30) 상에 복수 개의 제2 반도체 소자(20B)를 배치할 수 있다. 복수 개의 제2 반도체 소자(20B)는 이격 배치된 연결 전극(30)을 서로 연결하도록 배치될 수 있다. 예컨대, 제2 반도체 소자(20B)의 제1 전극 패드와 제2 전극 패드는 각각 인접한 연결 전극(30) 상에 배치되고, 각 연결 전극에 전기적으로 연결될 수 있다. 그리고 제2 접합 부재(40)가 상기 언급한 바와 같이, 열 및 레이저 등을 이용하여 리플로우시켜 기판(10), 연결 전극(30) 및 제2 반도체 소자(20B)를 접합할 수 있다. 이 때, 리플로우 온도는 140도 내지 160도로 도 6b에서 언급한 도전 물질(11)의 리플로우 시 온도(220도 내지 250도 )보다 낮을 수 있다.Referring to FIG. 6C , a plurality of second semiconductor elements 20B may be disposed on the connection electrode 30 . The plurality of second semiconductor elements 20B may be arranged to connect the spaced connection electrodes 30 to each other. For example, the first electrode pad and the second electrode pad of the second semiconductor device 20B may be disposed on adjacent connection electrodes 30 and electrically connected to each connection electrode. Also, as described above, the second bonding member 40 may be reflowed using heat and laser to bond the substrate 10, the connection electrode 30, and the second semiconductor element 20B. At this time, the reflow temperature may be 140 to 160 degrees lower than the reflow temperature (220 to 250 degrees) of the conductive material 11 mentioned in FIG. 6B.

도 6d를 참조하면, 기판(10)의 관통홀(h)에 도전 부재를 주입하고, 제1 면 상에 복수 개의 제1 반도체 소자(20A)를 배치할 수 있다.Referring to FIG. 6D , a conductive member may be injected into the through hole h of the substrate 10 and a plurality of first semiconductor elements 20A may be disposed on the first surface.

앞서 설명한 바와 같이 리플로우를 통해 도전 부재(11)는 제1 반도체 소자(20A)와 전기적, 구조적으로 연결될 수 있다. 리플로우는 220도 내지 250도로 수행될 수 있으나, 이는 재질에 따라 변경될 수 있다. 또한, 도전 부재(11)가 예를 들어 경화성 물질을 포함하여 도 6c에 형성된 형상이 변형되지 않을 수 있다.As described above, the conductive member 11 may be electrically and structurally connected to the first semiconductor element 20A through reflow. Reflow may be performed at 220 degrees to 250 degrees, but this may be changed depending on the material. In addition, the shape formed in FIG. 6C may not be deformed because the conductive member 11 includes, for example, a curable material.

도 6e를 참조하면, 제1 접합 부재(50)를 기판(10)의 제1 면 상에 형성할 수 있다. 제1 접합 부재(50)는 이격 배치된 제1 반도체 소자(20A)와, 기판(10) 사이를 접합할 수 있다. 제1 접합 부재(50)는 솔더로, 기판(10) 상에 주입하고, 열 및 레이저 등을 이용하여 리플로우시켜 기판(10) 및 제1 반도체 소자(20A)를 연결할 수 있다. 이 때, 리플로우 시 온도는 제2 접합 부재(40) 형성 시 리플로우 온도보다 낮을 수 있다. 또한, 앞서 기재된 바와 같이, 제1 접합 부재(50)의 용융점은 제2 접합 부재(40)의 용융점보다 낮을 수 있다.Referring to FIG. 6E , the first bonding member 50 may be formed on the first surface of the substrate 10 . The first bonding member 50 may bond the spaced apart first semiconductor element 20A and the substrate 10 . The first bonding member 50 is solder, which is injected onto the substrate 10 and reflowed using heat and a laser to connect the substrate 10 and the first semiconductor device 20A. In this case, the temperature during reflow may be lower than the reflow temperature during formation of the second bonding member 40 . Also, as described above, the melting point of the first bonding member 50 may be lower than that of the second bonding member 40 .

이에 따라, 제1 접합 부재(50)의 리플로우시, 제2 접합 부재(40)가 리멜팅되지 않을 수 잇다. 이로써, 제2 접합 부재(40)의 접합력이 유지되어, 기판(10), 연결 전극(30) 및 제2 반도체 소자(20B) 간의 구조적 신뢰성이 향상될 수 있다.Accordingly, when the first bonding member 50 is reflowed, the second bonding member 40 may not be remelted. Accordingly, bonding strength of the second bonding member 40 may be maintained, and structural reliability between the substrate 10 , the connecting electrode 30 and the second semiconductor element 20B may be improved.

도 6f를 참조하면, 제1 형광체층(60)과 제2 형광체층(70)을 형성할 수 있다. 제1 형광체층(60)과 제2 형광체층(70)은 각 층에서 변환된 광의 파장이 상이하도록 상이한 물질 또는 동일한 물질을 상이한 비율로 포함할 수 있다.Referring to FIG. 6F , a first phosphor layer 60 and a second phosphor layer 70 may be formed. The first phosphor layer 60 and the second phosphor layer 70 may include different materials or the same material in different ratios so that wavelengths of light converted in each layer are different.

도 7은 다른 실시예에 따른 반도체 소자 패키지의 단면도이다.7 is a cross-sectional view of a semiconductor device package according to another embodiment.

도 7을 참조하면, 다른 실시예에 따른 반도체 소자 패키지는 기판(10), 도전 부재(11), 연결 전극(30), 제1, 제2 반도체 소자(20A, 20B), 제2 접합 부재(40), 제1 접합 부재(50), 제1 형광체층(60), 제2 형광체층(70)을 포함할 수 있다.Referring to FIG. 7 , a semiconductor device package according to another embodiment includes a substrate 10, a conductive member 11, a connection electrode 30, first and second semiconductor devices 20A and 20B, and a second bonding member ( 40), a first bonding member 50, a first phosphor layer 60, and a second phosphor layer 70.

앞서 설명한 도 1에서는 제1 반도체 소자(20A)와 제2 반도체 소자(20B)가 수직방향으로 중첩되도록 배치되나, 여기서 제1 반도체 소자(20A)와 제2 반도체 소자(20B)는 수직 방향으로 일부 중첩되도록 배치될 수 있다. 그리고 제1 반도체 소자(20A)에서 상기 제1 반도체 소자(20A)에 중첩되는 제2 반도체 소자(20B) 그리고 상기 제1 반도체 소자(20A)와 이격되고 제2 반도체 소자(20B)와 중첩되는 제1 반도체 소자 순으로 관통홀(h)에 배치된 도전 부재(11)를 통해 전기적 연결이 이루어질 수 있다. 전기적 연결은 전도 부재(11)를 통해 이루어질 수 있다.In FIG. 1 described above, the first semiconductor element 20A and the second semiconductor element 20B are arranged to overlap in the vertical direction, but here, the first semiconductor element 20A and the second semiconductor element 20B partially overlap in the vertical direction. They can be arranged so that they overlap. And in the first semiconductor element 20A, a second semiconductor element 20B overlapping the first semiconductor element 20A and a second semiconductor element 20B spaced apart from the first semiconductor element 20A and overlapping the second semiconductor element 20B. Electrical connection may be made through the conductive member 11 disposed in the through hole h in the order of one semiconductor element. Electrical connection may be made through the conductive member 11 .

그리고 제1 접합 부재(50)는 기판(10)의 제1 면 상에 배치되어, 제1 반도체 소자(20A)와 기판(10)을 접합할 수 있다. 마찬가지로, 제2 접합 부재(40)는 기판(10)의 제2 면 상에 배치되어, 제2 반도체 소자(20B)와 기판(10)을 접합할 수 있다.Also, the first bonding member 50 may be disposed on the first surface of the substrate 10 to bond the first semiconductor device 20A and the substrate 10 . Similarly, the second bonding member 40 may be disposed on the second surface of the substrate 10 to bond the second semiconductor device 20B and the substrate 10 .

또한, 연결 전극(30)은 기판(10)의 양 끝단의 일면에 배치되어, 제1 반도체 소자(20A) 또는 제2 반도체 소자(20B)와 전기적으로 연결될 수 있다. 이로써, 외부 전원을 반도체 소자에 공급할 수 있다. In addition, the connection electrode 30 may be disposed on one surface of both ends of the substrate 10 and electrically connected to the first semiconductor element 20A or the second semiconductor element 20B. Thus, external power can be supplied to the semiconductor element.

또한, 마찬가지로, 기판(10)의 양면에 배치된 반도체 소자가 모두 발광할 수 있다.Also, similarly, all of the semiconductor elements disposed on both sides of the substrate 10 may emit light.

도 8은 또 다른 실시예에 따른 반도체 소자 패키지의 단면도이고,8 is a cross-sectional view of a semiconductor device package according to another embodiment,

또 다른 실시예에 따른 반도체 소자 패키지는 앞서 도 1에서 설명한 반도체 소자 패키지의 하부구조와 동일한 하부 구조를 하부뿐만 아니라 상면에도 가질 수 있다.A semiconductor device package according to another embodiment may have the same lower structure as the lower structure of the semiconductor device package described above with reference to FIG. 1 not only on the bottom but also on the top surface.

구체적으로, 기판(10)의 양면에 연결 전극(30)이 이격 배치될 수 있다. 기판(10)의 양면 상에 배치된 연결 전극(30)은 서로 수직방향으로 중첩될 수 도 있으나, 이에 한정되는 것은 아니다.Specifically, the connection electrodes 30 may be spaced apart from each other on both sides of the substrate 10 . The connection electrodes 30 disposed on both sides of the substrate 10 may overlap each other in a vertical direction, but are not limited thereto.

마찬가지로, 연결 전극(30) 상면에 각각 제1 반도체 소자(20A)와 제2 반도체 소자(20B)가 배치될 수 있다. 그리고 상부에 제1 접합 부재(50)가 연결 전극(30) 상에 배치되어 제1 반도체 소자(20A)와 연결 전극(30)을 접합할 수 있다. 또한, 제1 접합 부재(50)가 기판(10)과 제1 반도체 소자(20A) 사이에 배치되어 연결 전극(30), 제1 반도체 소자(20A), 기판(10)을 접합할 수 있다.Similarly, the first semiconductor element 20A and the second semiconductor element 20B may be respectively disposed on the upper surface of the connection electrode 30 . In addition, the first bonding member 50 may be disposed on the connection electrode 30 to bond the first semiconductor element 20A and the connection electrode 30 thereon. In addition, the first bonding member 50 may be disposed between the substrate 10 and the first semiconductor element 20A to bond the connection electrode 30 , the first semiconductor element 20A, and the substrate 10 .

제2 접합 부재(40)는 기판(10) 하부에서 기판(10)을 기준으로 제1 접합 부재(50)에 대칭으로 배치될 수 있다. 연결 전극(30) 상면에 각각 제2 반도체 소자(20B)가 배치될 수 있다. 그리고 상부에 제2 접합 부재(40)가 연결 전극(30) 상에 배치되어 제2 반도체 소자(20B)와 연결 전극(30)을 접합할 수 있다. 또한, 제2 접합 부재(40)가 기판(10)과 제2 반도체 소자(20B) 사이에 배치되어 연결 전극(30), 제2반도체 소자(20B), 기판(10)을 접합할 수 있다.The second bonding member 40 may be symmetrically disposed on the first bonding member 50 with respect to the substrate 10 below the substrate 10 . A second semiconductor element 20B may be disposed on each upper surface of the connection electrode 30 . Also, a second bonding member 40 may be disposed on the connection electrode 30 to bond the second semiconductor element 20B and the connection electrode 30 thereon. In addition, the second bonding member 40 may be disposed between the substrate 10 and the second semiconductor element 20B to bond the connection electrode 30 , the second semiconductor element 20B, and the substrate 10 .

제1 형광체층(60)과 제2 형광체층(70)은 앞서 설명한 내용이 동일하게 적용될 수 있다.The above description may be applied to the first phosphor layer 60 and the second phosphor layer 70 in the same manner.

또한, 제1 전원패드(12a', 12a'')는 기판(10)을 기준으로 양면 상에 각각 배치될 수 있다. 마찬가지로, 제2 전원패드(12b', 12b'')는 기판(10)을 기준으로 양면 상에 각각 배치될 수 있다.In addition, the first power pads 12a' and 12a'' may be disposed on both sides of the substrate 10, respectively. Similarly, the second power pads 12b' and 12b'' may be disposed on both sides of the substrate 10, respectively.

이에 따라, 또 다른 실시예에 따른 반도체 소자 패키지는 기판(10)의 각 일면에 배치된 복수 개의 반도체 소자들이 서로 연결되어, 제1 반도체 소자(20A)와 제2 반도체 소자(20B)는 각각 구동 될 수 있다. 이에 따라, 제1 반도체 소자(20A)만 발과 하거나, 제2 반도체 소자(20B)만 발광하거나, 제1 반도체 소자(20A)와 제2 반도체 소자(20B) 모두 발광할 수 있다. 이러한 제어로 또 다른 실시예에 따른 반도체 소자 패키지는 상이한 파장의 광을 다양한 방향으로 제공할 수 있다.Accordingly, in the semiconductor device package according to another embodiment, a plurality of semiconductor devices disposed on each surface of the substrate 10 are connected to each other, so that the first semiconductor device 20A and the second semiconductor device 20B are respectively driven. It can be. Accordingly, only the first semiconductor element 20A may emit light, only the second semiconductor element 20B may emit light, or both the first semiconductor element 20A and the second semiconductor element 20B may emit light. With this control, the semiconductor device package according to another embodiment may provide light of different wavelengths in various directions.

도 9는 본 발명의 일 실시 예에 따른 필라멘트 전구의 개념도이다.9 is a conceptual diagram of a filament bulb according to an embodiment of the present invention.

실시 예에 따른 램프는 광원(100), 소켓부(1), 캡부(2)를 포함할 수 있다. 광원(100)은 반도체 소자 패키지를 포함할 수 있다. 반도체 소자 패키지의 구조는 전술한 구성이 모두 포함될 수 있다. A lamp according to an embodiment may include a light source 100, a socket part 1, and a cap part 2. The light source 100 may include a semiconductor device package. The structure of the semiconductor device package may include all of the above-described components.

실시 예에 따르면, 패키지의 기판(10)을 다양한 형상으로 제작하고, 기판(10)에 반도체 소자를 양면에 배치하여 필라멘트 광원과 유사한 효과를 연출할 수 있다.According to the embodiment, the substrate 10 of the package may be manufactured in various shapes, and semiconductor elements may be disposed on both sides of the substrate 10 to produce an effect similar to that of a filament light source.

소켓부(1)의 내부에는 전원선(미도시)이 배치되어 반도체 소자 패키지에 전원을 공급할 수 있다. 소켓부(1)의 구조는 일반 백열 전구의 소켓부의 구성이 모두 포함될 수 있다.A power line (not shown) may be disposed inside the socket unit 1 to supply power to the semiconductor device package. The structure of the socket unit 1 may include all configurations of the socket unit of a general incandescent light bulb.

캡부(2)는 내부에 위치한 반도체 소자 패키지에서 출사된 광이 모든 방향으로 조사되게 하여, 백열전구와 동일 또는 매우 유사한 배광 패턴이 형성할 수 있다.The cap unit 2 allows light emitted from the semiconductor device package located therein to be radiated in all directions, so that a light distribution pattern identical to or very similar to that of an incandescent lamp can be formed.

반도체 소자는 조명 시스템의 광원으로 사용되거나, 영상표시장치의 광원이나 조명장치의 광원으로 사용될 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다. 예시적으로, 반도체 소자와 RGB 형광체를 혼합하여 사용하는 경우 연색성(CRI)이 우수한 백색광을 구현할 수 있다.The semiconductor device may be used as a light source of a lighting system, or may be used as a light source of an image display device or a light source of a lighting device. That is, the semiconductor element may be applied to various electronic devices disposed in a case to provide light. Illustratively, when a semiconductor device and an RGB phosphor are mixed and used, white light having excellent color rendering index (CRI) can be implemented.

상술한 반도체 소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.The semiconductor device described above is configured as a light emitting device package and can be used as a light source of a lighting system, for example, a light source of an image display device or a light source of a lighting device.

영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.When used as a backlight unit of an image display device, it can be used as an edge-type backlight unit or a direct-type backlight unit, and when used as a light source for a lighting device, it can be used as a lamp or bulb type, and can also be used as a light source for mobile terminals. may be

발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.The light emitting element includes a laser diode in addition to the light emitting diode described above.

레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.Like the light emitting device, the laser diode may include the first conductivity type semiconductor layer, the active layer, and the second conductivity type semiconductor layer having the above structure. In addition, an electro-luminescence phenomenon in which light is emitted when a current is passed after bonding a p-type first conductivity type semiconductor and an n-type second conductivity type semiconductor is used, but the directionality of the emitted light There is a difference between and phase. That is, a laser diode can emit light having a specific wavelength (monochromatic beam) with the same phase and in the same direction by using a phenomenon called stimulated emission and a constructive interference phenomenon. Due to this, it can be used for optical communication, medical equipment, and semiconductor processing equipment.

수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광도전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.A photodetector, which is a type of transducer that detects light and converts its intensity into an electrical signal, may be exemplified as the light receiving element. As such photodetectors, photocells (silicon, selenium), photoconductive devices (cadmium sulfide, cadmium selenide), photodiodes (e.g., PDs having peak wavelengths in the visible blind spectral region or true blind spectral region), phototransistors , photomultiplier tube, photoelectric tube (vacuum, gas filled), IR (Infra-Red) detector, etc., but the embodiment is not limited thereto.

또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다. In addition, a semiconductor device such as a photodetector may be fabricated using a direct bandgap semiconductor having excellent light conversion efficiency. Alternatively, photodetectors have various structures, and the most common structures include a pin type photodetector using a p-n junction, a Schottky type photodetector using a Schottky junction, and a Metal Semiconductor Metal (MSM) type photodetector. have.

포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.Like a light emitting device, a photodiode may include a first conductivity-type semiconductor layer, an active layer, and a second conductivity-type semiconductor layer having the above-described structure, and has a pn junction or pin structure. The photodiode operates by applying reverse bias or zero bias, and when light is incident on the photodiode, electrons and holes are generated and current flows. In this case, the size of the current may be substantially proportional to the intensity of light incident on the photodiode.

광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. A photovoltaic cell or solar cell is a type of photodiode and can convert light into electric current. A solar cell, like a light emitting device, may include a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer having the above structure.

또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.In addition, it can be used as a rectifier of an electronic circuit through the rectification characteristics of a general diode using a p-n junction, and can be applied to an oscillation circuit by being applied to a microwave circuit.

또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.In addition, the above-described semiconductor device is not necessarily implemented as a semiconductor and may further include a metal material in some cases. For example, a semiconductor device such as a light receiving device may be implemented using at least one of Ag, Al, Au, In, Ga, N, Zn, Se, P, or As, and may be implemented using a p-type or n-type dopant. It may be implemented using a doped semiconductor material or an intrinsic semiconductor material.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Although the above has been described with reference to the embodiments, this is only an example and does not limit the present invention, and those skilled in the art to which the present invention belongs will not deviate from the essential characteristics of the present embodiment. It will be appreciated that various variations and applications are possible. For example, each component specifically shown in the embodiment can be modified and implemented. And differences related to these modifications and applications should be construed as being included in the scope of the present invention as defined in the appended claims.

Claims

a substrate including first and second surfaces facing each other and a plurality of through holes penetrating the first and second surfaces;
a plurality of first semiconductor elements disposed on a first surface of the substrate;
a plurality of second semiconductor elements disposed on the second surface of the substrate; and
A conductive member disposed in the through hole; includes,
The conductive member electrically connects the plurality of first semiconductor elements and the plurality of second semiconductor elements,
first bonding members disposed to surround the substrate and the plurality of first semiconductor elements, respectively; and
A second bonding member disposed to surround the substrate and the plurality of second semiconductor elements, respectively;
The first bonding member is disposed between the plurality of first semiconductor elements,
The second bonding member is disposed between the plurality of second semiconductor elements,
The first bonding member disposed between the plurality of first semiconductor elements includes a first concave portion concave to the first surface;
The second bonding member disposed between the plurality of second semiconductor elements includes a second concave portion concave to the second surface.

delete

According to claim 1,
The semiconductor device package of claim 1 , wherein the first concave portion and the second concave portion vertically overlap each other.

According to claim 1 or 3,
The plurality of first and second semiconductor elements are semiconductor structures including a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer. , each including a first electrode electrically connected to the first conductivity type semiconductor layer and a second electrode electrically connected to the second conductivity type semiconductor layer,
The semiconductor device package of claim 1 , wherein the plurality of second semiconductor devices disposed on the second surface are connected in series.

According to claim 4,
A first electrode of a first semiconductor element disposed on the first surface is electrically connected to a second electrode of a second semiconductor element disposed on the second surface;
The first electrodes of the first semiconductor element and the second semiconductor element vertically overlap the through hole, respectively.

According to claim 4,
Further comprising a connection electrode disposed on the first surface and electrically connected to the plurality of first semiconductor elements, and/or disposed on the second surface and electrically connected to the plurality of second semiconductor elements Semiconductor device package.

delete