KR102413442B1 - Semiconductor device package - Google Patents

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Abstract

실시 예는, 기판; 상기 기판의 제1면에 배치되는 복수 개의 제1 반도체 구조물; 상기 기판의 제2면에 배치되는 복수 개의 제2 반도체 구조물; 상기 복수 개의 제1 반도체 구조물을 전기적으로 연결하는 제1 연결전극; 상기 복수 개의 제2 반도체 구조물을 전기적으로 연결하는 제2 연결전극; 상기 기판과 상기 복수 개의 제1반도체 소자 사이에 배치되는 제1 접합층; 및 상기 기판과 상기 복수 개의 제2 반도체 구조물 사이에 배치되는 제2 접합층을 포함하고, 상기 제1 접합층의 용융점은 상기 제2 접합층의 용융점보다 높은 반도체 소자 패키지를 개시한다.An embodiment includes a substrate; a plurality of first semiconductor structures disposed on the first surface of the substrate; a plurality of second semiconductor structures disposed on the second surface of the substrate; a first connection electrode electrically connecting the plurality of first semiconductor structures; a second connection electrode electrically connecting the plurality of second semiconductor structures; a first bonding layer disposed between the substrate and the plurality of first semiconductor devices; and a second bonding layer disposed between the substrate and the plurality of second semiconductor structures, wherein a melting point of the first bonding layer is higher than a melting point of the second bonding layer.

Description

반도체 소자 패키지{SEMICONDUCTOR DEVICE PACKAGE}Semiconductor device package {SEMICONDUCTOR DEVICE PACKAGE}

실시 예는 반도체 소자 패키지에 관한 것이다.The embodiment relates to a semiconductor device package.

GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점이 있기 때문에 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용되고 있다.Semiconductor devices including GaN and AlGaN compounds have many advantages, such as wide and easily adjustable band gap energy, and thus are widely used as light emitting devices, light receiving devices, and various diodes.

특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다. In particular, light emitting devices such as light emitting diodes or laser diodes using group 3-5 or group 2-6 compound semiconductor materials of semiconductors have developed red, green, and Various colors such as blue and ultraviolet light can be implemented, and efficient white light can be realized by using fluorescent materials or combining colors. , safety, and environmental friendliness.

뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.In addition, when a light receiving device such as a photodetector or a solar cell is manufactured using a semiconductor group 3-5 or group 2-6 compound semiconductor material, it absorbs light in various wavelength ranges and generates a photocurrent. By doing so, light of various wavelength ranges from gamma rays to radio wavelength ranges can be used. In addition, it has the advantages of fast response speed, safety, environmental friendliness, and easy adjustment of device materials, so it can be easily used for power control or ultra-high frequency circuits or communication modules.

그러나, 기존의 반도체 소자 패키지는 기판의 일면에만 반도체 소자가 배치되어 양면 발광이 어려운 문제가 있다. 특히, 백열 전구의 필라멘트를 반도체 소자로 대체하는 경우 양면 발광이 가능한 반도체 소자 패키지가 요구된다.However, in the conventional semiconductor device package, since the semiconductor device is disposed only on one surface of the substrate, it is difficult to emit light from both sides. In particular, when a filament of an incandescent light bulb is replaced with a semiconductor device, a semiconductor device package capable of emitting light from both sides is required.

실시 예는 양면 발광이 가능한 반도체 소자 패키지를 제공한다.The embodiment provides a semiconductor device package capable of emitting light from both sides.

본 발명이 해결하고자 하는 과제는 이상에서 언급된 과제에 국한되지 않으며 여기서 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned here will be clearly understood by those skilled in the art from the following description.

본 발명의 일 실시 예에 따른 반도체 소자 패키지는, 기판; 상기 기판의 제1면에 배치되는 복수 개의 제1 반도체 구조물; 상기 기판의 제2면에 배치되는 복수 개의 제2 반도체 구조물; 상기 복수 개의 제1 반도체 구조물을 전기적으로 연결하는 제1 연결전극; 상기 복수 개의 제2 반도체 구조물을 전기적으로 연결하는 제2 연결전극; 상기 기판과 상기 복수 개의 제1반도체 소자 사이에 배치되는 제1 접합층; 및 상기 기판과 상기 복수 개의 제2 반도체 구조물 사이에 배치되는 제2 접합층을 포함하고, 상기 제1 접합층의 용융점은 상기 제2 접합층의 용융점보다 높다.A semiconductor device package according to an embodiment of the present invention includes: a substrate; a plurality of first semiconductor structures disposed on the first surface of the substrate; a plurality of second semiconductor structures disposed on the second surface of the substrate; a first connection electrode electrically connecting the plurality of first semiconductor structures; a second connection electrode electrically connecting the plurality of second semiconductor structures; a first bonding layer disposed between the substrate and the plurality of first semiconductor devices; and a second bonding layer disposed between the substrate and the plurality of second semiconductor structures, wherein a melting point of the first bonding layer is higher than a melting point of the second bonding layer.

상기 제2 접합층의 용융점은 상기 제1 접합층의 용융점의 30% 내지 80%일 수 있다.The melting point of the second bonding layer may be 30% to 80% of the melting point of the first bonding layer.

상기 제1 접합층은 금(Au)를 포함하고, 내부에 복수 개의 기공을 포함할 수 있다.The first bonding layer may include gold (Au) and a plurality of pores therein.

상기 복수 개의 제1 반도체 구조물과 상기 복수 개의 제2 반도체 구조물은 상기 기판의 두께 방향으로 서로 마주보게 배치될 수 있다.The plurality of first semiconductor structures and the plurality of second semiconductor structures may be disposed to face each other in a thickness direction of the substrate.

본 발명의 또 다른 실시 예에 따른 반도체 소자 패키지는, 기판; 상기 기판의 제1면에 배치되는 복수 개의 제1 반도체 구조물; 상기 기판의 제2면에 배치되는 복수 개의 제2 반도체 구조물; 상기 복수 개의 제1 반도체 구조물을 전기적으로 연결하는 제1 연결전극; 및 상기 복수 개의 제2 반도체 구조물을 전기적으로 연결하는 제2 연결전극을 포함하고, 상기 기판은, 상기 제1면을 갖는 제1 기판, 상기 제2면을 갖는 제2 기판, 상기 제1 기판과 제2 기판 사이에 배치되는 중간층, 상기 제1 기판과 중간층 사이에 배치되는 제1반사층, 및 상기 제2 기판과 중간층 사이에 배치되는 제2반사층을 포함한다. A semiconductor device package according to another embodiment of the present invention includes: a substrate; a plurality of first semiconductor structures disposed on the first surface of the substrate; a plurality of second semiconductor structures disposed on the second surface of the substrate; a first connection electrode electrically connecting the plurality of first semiconductor structures; and a second connection electrode electrically connecting the plurality of second semiconductor structures, wherein the substrate comprises: a first substrate having the first surface, a second substrate having the second surface, and the first substrate; an intermediate layer disposed between the second substrates, a first reflective layer disposed between the first substrate and the intermediate layer, and a second reflective layer disposed between the second substrate and the intermediate layer.

상기 제1 반도체 구조물은 상기 기판의 제1면에서 성장한 제1 반도체 구조물을 포함하고, 상기 제2 반도체층 소자는 상기 기판의 제2면에서 성장한 제2 반도체 구조물을 포함할 수 있다.The first semiconductor structure may include a first semiconductor structure grown on a first surface of the substrate, and the second semiconductor layer device may include a second semiconductor structure grown on a second surface of the substrate.

상기 제1 반도체 구조물과 제2 반도체 구조물은, 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층, 상기 제2 도전형 반도체층과 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역까지 형성된 리세스, 상기 리세스에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1전극, 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2전극을 포함할 수 있다.The first semiconductor structure and the second semiconductor structure include a first conductivity-type semiconductor layer, a second conductivity-type semiconductor layer, an active layer disposed between the first conductivity-type semiconductor layer and the second conductivity-type semiconductor layer, and the second conductivity A recess formed through the semiconductor layer and the active layer to a partial region of the first conductivity type semiconductor layer, a first electrode disposed in the recess and electrically connected to the first conductivity type semiconductor layer, and the second It may include a second electrode electrically connected to the conductive semiconductor layer.

상기 제1 연결전극은 어느 하나의 제1 반도체 구조물의 제1전극을 이웃한 제1 반도체 구조물의 제2전극과 연결할 수 있다.The first connection electrode may connect a first electrode of any one first semiconductor structure to a second electrode of a neighboring first semiconductor structure.

실시 예에 따르면 반도체 소자 패키지의 양면 발광이 가능해진다.According to an embodiment, it is possible to emit light from both sides of the semiconductor device package.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.Various and advantageous advantages and effects of the present invention are not limited to the above, and will be more easily understood in the course of describing specific embodiments of the present invention.

도 1은 본 발명의 제1 실시 예에 따른 반도체 소자 패키지의 개념도이고,
도 2는 도 1의 변형예이고,
도 3a 내지 도 3d는 본 발명의 제1 실시 예에 따른 반도체 소자 패키지의 제조 방법을 보여주는 도면이고,
도 4는 본 발명의 제2 실시 예에 따른 반도체 소자 패키지의 개념도이고,
도 5a는 본 발명의 제3 실시 예에 다른 반도체 소자 패키지의 개념도이고,
도 5b는 도 5a의 A부분 확대도이고,
도 6은 본 발명의 제4 실시 예에 따른 반도체 소자 패키지의 개념도이고,
도 7은 본 발명의 제5 실시 예에 따른 반도체 소자 패키지의 개념도이고,
도 8은 제1 접합층의 개념도이고,
도 9는 본 발명의 제6 실시 예에 따른 반도체 소자 패키지의 개념도이고,
도 10은 도 9의 평면도이고,
도 11은 본 발명의 제7 실시 예에 따른 반도체 소자 패키지의 개념도이고,
도 12는 본 발명의 일 실시 예에 따른 필라멘트 전구의 개념도이다.1 is a conceptual diagram of a semiconductor device package according to a first embodiment of the present invention;
Figure 2 is a modification of Figure 1,
3A to 3D are views showing a method of manufacturing a semiconductor device package according to a first embodiment of the present invention;
4 is a conceptual diagram of a semiconductor device package according to a second embodiment of the present invention;
5A is a conceptual diagram of a semiconductor device package according to a third embodiment of the present invention;
Figure 5b is an enlarged view of part A of Figure 5a,
6 is a conceptual diagram of a semiconductor device package according to a fourth embodiment of the present invention;
7 is a conceptual diagram of a semiconductor device package according to a fifth embodiment of the present invention;
8 is a conceptual diagram of a first bonding layer;
9 is a conceptual diagram of a semiconductor device package according to a sixth embodiment of the present invention;
10 is a plan view of FIG. 9;
11 is a conceptual diagram of a semiconductor device package according to a seventh embodiment of the present invention;
12 is a conceptual diagram of a filament bulb according to an embodiment of the present invention.

본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다. The present embodiments may be modified in other forms or various embodiments may be combined with each other, and the scope of the present invention is not limited to each of the embodiments described below.

특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다. Even if a matter described in a specific embodiment is not described in another embodiment, it may be understood as a description related to another embodiment unless a description contradicts or contradicts the matter in another embodiment.

예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.For example, if a characteristic of configuration A is described in a specific embodiment and a feature of configuration B is described in another embodiment, the opposite or contradictory description is provided even if an embodiment in which configuration A and configuration B are combined is not explicitly described. Unless otherwise stated, it should be understood as belonging to the scope of the present invention.

실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment, in the case where one element is described as being formed in "on or under" of another element, on (above) or below (on) or under) includes both elements in which two elements are in direct contact with each other or one or more other elements are disposed between the two elements indirectly. In addition, when expressed as "up (up) or down (on or under)", it may include the meaning of not only an upward direction but also a downward direction based on one element.

이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, embodiments of the present invention will be described in detail so that those of ordinary skill in the art to which the present invention pertains can easily implement them.

도 1은 본 발명의 제1 실시 예에 따른 반도체 소자 패키지의 개념도이고, 도 2는 도 1의 변형예이다.1 is a conceptual diagram of a semiconductor device package according to a first embodiment of the present invention, and FIG. 2 is a modification of FIG. 1 .

도 1을 참조하면, 실시 예에 따른 반도체 소자 패키지는, 기판(10), 기판(10)의 제1면(10a)에 배치되는 복수 개의 제1 반도체 구조물(20A), 기판(10)의 제2면(10b)에 배치되는 복수 개의 제2 반도체 구조물(20B), 복수 개의 제1 반도체 구조물(20A)을 전기적으로 연결하는 제1 연결전극(31), 및 복수 개의 제2 반도체 구조물(20B)을 전기적으로 연결하는 제2 연결전극(41)을 포함할 수 있다.Referring to FIG. 1 , a semiconductor device package according to the embodiment includes a substrate 10 , a plurality of first semiconductor structures 20A disposed on a first surface 10a of the substrate 10 , and a second structure of the substrate 10 . A plurality of second semiconductor structures 20B disposed on the second surface 10b, a first connection electrode 31 electrically connecting the plurality of first semiconductor structures 20A, and a plurality of second semiconductor structures 20B It may include a second connection electrode 41 for electrically connecting the.

기판(10)은 투광성, 전도성 또는 절연성 기판을 포함할 수 있다. 기판(10)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼일 수 있다. 기판(10)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, 및 Ga2O3 중 선택된 물질로 형성될 수 있으며, 이것으로 본 발명을 한정하는 것은 아니다.The substrate 10 may include a light-transmitting, conductive, or insulating substrate. The substrate 10 may be a carrier wafer or a material suitable for semiconductor material growth. The substrate 10 may be formed of a material selected from among sapphire (Al 2 O 3 ), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, and Ga 2 O 3 , which provides the present invention It is not limiting.

복수 개의 제1 반도체 구조물(20A)은 기판(10)의 제1면(10a)에 배치될 수 있다. 또한, 복수 개의 제2 반도체 구조물(20B)은 기판(10)의 제2면(10b)에 배치될 수 있다. 복수 개의 제1 반도체 구조물(20A)은 상부로 광을 대부분 출사하고, 복수 개의 제2 반도체 구조물(20B)은 하부로 광을 대부분 출사할 수 있다. 따라서, 실시 예에 따른 반도체 소자 패키지는 양방향으로 발광이 가능해질 수 있다.The plurality of first semiconductor structures 20A may be disposed on the first surface 10a of the substrate 10 . In addition, the plurality of second semiconductor structures 20B may be disposed on the second surface 10b of the substrate 10 . The plurality of first semiconductor structures 20A may mostly emit light upwards, and the plurality of second semiconductor structures 20B may mostly emit light downwards. Accordingly, the semiconductor device package according to the embodiment may be capable of emitting light in both directions.

제1 반도체 구조물(20A)과 제2 반도체 구조물(20B)은 기판(10)상에서 성장한 반도체층을 포함할 수 있다. 즉, 기판(10)의 제1면(10a)에 복수 개의 제1 반도체 구조물(20A)을 성장시키고, 제2면(10b)에 복수 개의 제2 반도체 구조물(20B)을 성장시킬 수 있다. 이러한 구조에 의하면 하나의 성장 기판을 이용하여 양면에 반도체 구조물을 성장시킬 수 있으므로 제조 비용이 절감될 수 있다.The first semiconductor structure 20A and the second semiconductor structure 20B may include a semiconductor layer grown on the substrate 10 . That is, the plurality of first semiconductor structures 20A may be grown on the first surface 10a of the substrate 10 and the plurality of second semiconductor structures 20B may be grown on the second surface 10b of the substrate 10 . According to this structure, since a semiconductor structure can be grown on both sides using a single growth substrate, manufacturing cost can be reduced.

복수 개의 제1 반도체 구조물(20A)과 복수 개의 제2 반도체 구조물(20B)은 기판(10)의 두께 방향으로 서로 마주보게 배치될 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 복수 개의 제1 반도체 구조물(20A)과 복수 개의 제2 반도체 구조물(20B)은 서로 엇갈리게 배치될 수도 있다.The plurality of first semiconductor structures 20A and the plurality of second semiconductor structures 20B may be disposed to face each other in the thickness direction of the substrate 10 . However, the present invention is not limited thereto, and the plurality of first semiconductor structures 20A and the plurality of second semiconductor structures 20B may be alternately disposed.

제1 반도체 구조물(20A)은 기판(10)의 제1면(10a)에 배치되는 제1 도전형 반도체층(22), 활성층(23), 및 제2 도전형 반도체층(24)을 포함할 수 있다. 제1 반도체 구조물(20A)의 제1 전극(25)은 제1 도전형 반도체층(22)과 전기적으로 연결될 수 있고, 제1 반도체 구조물(20A)의 제2 전극(26)은 제2 도전형 반도체층(24)과 전기적으로 연결될 수 있다.The first semiconductor structure 20A may include a first conductivity type semiconductor layer 22 , an active layer 23 , and a second conductivity type semiconductor layer 24 disposed on the first surface 10a of the substrate 10 . can The first electrode 25 of the first semiconductor structure 20A may be electrically connected to the first conductivity type semiconductor layer 22 , and the second electrode 26 of the first semiconductor structure 20A is of the second conductivity type It may be electrically connected to the semiconductor layer 24 .

제2 반도체 구조물(20B)은 기판(10)의 제2면(10b)에 배치되는 제1 도전형 반도체층(22), 활성층(23), 및 제2 도전형 반도체층(24)을 포함할 수 있다. 제2 반도체 구조물(20B)의 제1 전극(25)은 제1 도전형 반도체층(22)과 전기적으로 연결될 수 있고, 제2 반도체 구조물(20B)의 제2 전극(26)은 제2 도전형 반도체층(24)과 전기적으로 연결될 수 있다. The second semiconductor structure 20B may include a first conductivity type semiconductor layer 22 , an active layer 23 , and a second conductivity type semiconductor layer 24 disposed on the second surface 10b of the substrate 10 . can The first electrode 25 of the second semiconductor structure 20B may be electrically connected to the first conductivity type semiconductor layer 22 , and the second electrode 26 of the second semiconductor structure 20B is of the second conductivity type It may be electrically connected to the semiconductor layer 24 .

제1 반도체 구조물(20A)의 제1 도전형 반도체층(22)과 제2 반도체 구조물(20B)의 제2 도전형 반도체층(24)은 동일한 구조를 가질 수 있다. 또한, 제1 반도체 구조물(20A)과 제2 반도체 구조물(20B)의 활성층(23) 및 제2 도전형 반도체층(24) 역시 동일한 구조를 가질 수 있다. 따라서 각 반도체층은 동일한 번호를 부여한다.The first conductivity type semiconductor layer 22 of the first semiconductor structure 20A and the second conductivity type semiconductor layer 24 of the second semiconductor structure 20B may have the same structure. Also, the active layer 23 and the second conductivity-type semiconductor layer 24 of the first semiconductor structure 20A and the second semiconductor structure 20B may have the same structure. Accordingly, each semiconductor layer is assigned the same number.

제1 도전형 반도체층(22)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(22)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1 도전형 반도체층(22)은 n형 반도체층일 수 있다.The first conductivity type semiconductor layer 22 may be implemented with a group III-V group or group II-VI compound semiconductor, and may be doped with a first dopant. The first conductivity type semiconductor layer 22 is a semiconductor material having a composition formula of In x1 Al y1 Ga 1 -x1 -y1 N (0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1), e.g. For example, it may be selected from GaN, AlGaN, InGaN, InAlGaN, and the like. In addition, the first dopant may be an n-type dopant such as Si, Ge, Sn, Se, or Te. When the first dopant is an n-type dopant, the first conductivity-type semiconductor layer 22 doped with the first dopant may be an n-type semiconductor layer.

활성층(23)은 제1 도전형 반도체층(22)과 제2 도전형 반도체층(24) 사이에 배치된다. 활성층(23)은 제1 도전형 반도체층(22)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(24)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(23)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 가시광 또는 자외선 파장을 가지는 빛을 생성할 수 있다.The active layer 23 is disposed between the first conductivity type semiconductor layer 22 and the second conductivity type semiconductor layer 24 . The active layer 23 is a layer in which electrons (or holes) injected through the first conductivity type semiconductor layer 22 and holes (or electrons) injected through the second conductivity type semiconductor layer 24 meet. The active layer 23 may transition to a low energy level as electrons and holes recombine, and may generate light having a wavelength of visible light or ultraviolet light.

활성층(23)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quant㎛ Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(23)의 구조는 이에 한정하지 않는다.The active layer 23 may have any one of a single well structure, a multi-well structure, a single quantum well structure, a multi-quantum well (MQW) structure, a quantum dot structure, or a quantum wire structure, and the active layer 23 ) structure is not limited thereto.

제2 도전형 반도체층(24)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(24)에 제2도펀트가 도핑될 수 있다. 제2 도전형 반도체층(24)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2 도전형 반도체층(24)은 p형 반도체층일 수 있다.The second conductivity type semiconductor layer 24 may be implemented with a group III-V group or group II-VI compound semiconductor, and the second conductivity type semiconductor layer 24 may be doped with a second dopant. The second conductivity type semiconductor layer 24 is a semiconductor material having a composition formula of In x5 Al y2 Ga 1 -x5- y2 N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1) or AlInN , AlGaAs, GaP, GaAs, GaAsP, may be formed of a material selected from AlGaInP. When the second dopant is a p-type dopant such as Mg, Zn, Ca, Sr, or Ba, the second conductivity-type semiconductor layer 24 doped with the second dopant may be a p-type semiconductor layer.

제1 전극(25)과 제2 전극(26)은 오믹 전극 및/또는 패드 전극일 수 있다. 제1 전극(25)과 제2 전극(26)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 구성될 수 있으나, 이러한 재료에 한정되는 않는다.The first electrode 25 and the second electrode 26 may be an ohmic electrode and/or a pad electrode. The first electrode 25 and the second electrode 26 include indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), and indium gallium zinc oxide (IGZO). ), IGTO (indium gallium tin oxide), AZO (aluminum zinc oxide), ATO (antimony tin oxide), GZO (gallium zinc oxide), IZON (IZO Nitride), AGZO (Al-Ga ZnO), IGZO (In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, or Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, It may include at least one of Ru, Mg, Zn, Pt, Au, and Hf, but is not limited to these materials.

복수 개의 제1 연결전극(31)은 복수 개의 제1 반도체 구조물(20A)을 전기적으로 연결할 수 있다. 제1 연결전극(31)은 어느 하나의 제1 반도체 구조물(20A)의 제1 전극(25)과 이웃한 제1 반도체 구조물(20A)의 제2 전극(26)을 전기적으로 연결할 수 있다. 즉, 제1 연결전극(31)은 복수 개의 제1 반도체 구조물(20A)을 직렬 연결할 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제1 연결전극(31)은 복수 개의 제1 반도체 구조물(20A)을 직렬 및/또는 병렬로 연결할 수 있다.The plurality of first connection electrodes 31 may electrically connect the plurality of first semiconductor structures 20A. The first connection electrode 31 may electrically connect the first electrode 25 of any one first semiconductor structure 20A and the second electrode 26 of the adjacent first semiconductor structure 20A. That is, the first connection electrode 31 may connect the plurality of first semiconductor structures 20A in series. However, the present invention is not limited thereto, and the first connection electrode 31 may connect the plurality of first semiconductor structures 20A in series and/or in parallel.

제1 연결전극(31)은 기판(10)의 가장자리에 배치된 제1 패드(51a) 및 제2 패드(61a)와 전기적으로 연결될 수 있다. 제1 패드(51a)와 제2 패드(61a)는 기판(10)의 제1면(10a)에 직접 배치될 수 있다. 예시적으로 제1 패드(51a)와 제2 패드(61a)는 사파이어 기판(10)상에 도전층을 증착하여 형성할 수도 있다.The first connection electrode 31 may be electrically connected to the first pad 51a and the second pad 61a disposed on the edge of the substrate 10 . The first pad 51a and the second pad 61a may be directly disposed on the first surface 10a of the substrate 10 . For example, the first pad 51a and the second pad 61a may be formed by depositing a conductive layer on the sapphire substrate 10 .

제2 연결전극(41)은 복수 개의 제2 반도체 구조물(20B)을 전기적으로 연결할 수 있다. 제2 연결전극(41)은 어느 하나의 제2 반도체 구조물(20B)의 제1 도전형 반도체층(22)과 이웃한 제2 반도체 구조물(20B)의 제2 도전형 반도체층(24)을 전기적으로 연결할 수 있다. The second connection electrode 41 may electrically connect the plurality of second semiconductor structures 20B. The second connection electrode 41 electrically connects the first conductivity-type semiconductor layer 22 of any one second semiconductor structure 20B and the second conductivity-type semiconductor layer 24 of the adjacent second semiconductor structure 20B. can be connected to

제2 연결전극(41)은 기판(10)의 제2면(10b)의 가장자리에 배치된 제1 패드(51b) 및 제2 패드(61b)와 전기적으로 연결될 수 있다. 이때, 기판(10)의 제1면(10a)에 배치된 제1 패드(51a)와 기판(10)의 제2면(10b)에 배치된 제1 패드(51b)는 관통 전극에 의해 전기적으로 연결될 수도 있다. 기판(10)의 제1면(10a)에 배치된 제2 패드(61a)와 기판(10)의 제2면(10b)에 배치된 제2 패드(61b) 역시 관통 전극에 의해 전기적으로 연결될 수도 있다. 그러나, 반드시 이에 한정되는 것은 아니고 각 패드의 극성은 다양하게 변형될 수 있다. 예시적으로 기판(10)의 제1면(10a)에 배치된 제1 패드(51a)가 양 전극이고 기판(10)의 제2면(10b)에 배치된 제1 패드(51b)가 음 전극일 수도 있다. 이때, 기판(10)의 제1면(10a)과 제2면(10b)에 배치된 제2 패드들(61a, 61b)은 관통전극에 의해 연결되는 중간 전극일 수도 있다.The second connection electrode 41 may be electrically connected to the first pad 51b and the second pad 61b disposed on the edge of the second surface 10b of the substrate 10 . At this time, the first pad 51a disposed on the first surface 10a of the substrate 10 and the first pad 51b disposed on the second surface 10b of the substrate 10 are electrically connected by the through electrode. may be connected. The second pad 61a disposed on the first surface 10a of the substrate 10 and the second pad 61b disposed on the second surface 10b of the substrate 10 may also be electrically connected by a through electrode. have. However, the present invention is not necessarily limited thereto, and the polarity of each pad may be variously modified. Exemplarily, the first pad 51a disposed on the first surface 10a of the substrate 10 is a positive electrode, and the first pad 51b disposed on the second surface 10b of the substrate 10 is a negative electrode. it may be In this case, the second pads 61a and 61b disposed on the first surface 10a and the second surface 10b of the substrate 10 may be intermediate electrodes connected by a through electrode.

제1 연결전극(31)과 제2 연결전극(41)은 와이어(wire)일 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제1 연결전극(31)과 제2 연결전극(41)의 구성은 다양하게 변형될 수 있다. 예시적으로 도 2와 같이 제1 연결전극(31a)과 제2 연결전극(41a)은 도전 패턴으로 형성될 수도 있다. The first connection electrode 31 and the second connection electrode 41 may be wires. However, the present invention is not necessarily limited thereto, and the configuration of the first connection electrode 31 and the second connection electrode 41 may be variously modified. For example, as shown in FIG. 2 , the first connection electrode 31a and the second connection electrode 41a may be formed in a conductive pattern.

실시 예에 따른 반도체 소자 패키지는 양방향으로 발광이 가능해질 수 있다. The semiconductor device package according to the embodiment may be capable of emitting light in both directions.

이때, 제1 반도체 구조물(20A)과 제2 반도체 구조물(20B)상에 형광체층(미도시)을 더 배치하여 백색광 또는 단색광을 구현할 수도 있다. 형광체층은 원하는 색상을 구현할 수 있는 다양한 물질이 선택될 수도 있다.In this case, white light or monochromatic light may be realized by further disposing a phosphor layer (not shown) on the first semiconductor structure 20A and the second semiconductor structure 20B. Various materials capable of realizing a desired color may be selected for the phosphor layer.

도 3a 내지 도 3c는 본 발명의 제1 실시 예에 따른 반도체 소자 패키지의 제조 방법을 보여주는 도면이다.3A to 3C are diagrams illustrating a method of manufacturing a semiconductor device package according to a first embodiment of the present invention.

도 3a를 참조하면, 기판(10)의 제1면(10a)에 제1 반도체 구조층(P1)을 성장시키고, 기판(10)의 제2면(10b)에 제2 반도체 구조층(P2)을 성장시킬 수 있다. 반도체 구조층은 MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), HVPE(Hydride Vapor Phase Epitaxy)법과 같은 기상 증착법에 의해 성장될 수 있으나, 이것으로 본 발명을 한정하지는 않는다. Referring to FIG. 3A , the first semiconductor structure layer P1 is grown on the first surface 10a of the substrate 10 , and the second semiconductor structure layer P2 is grown on the second surface 10b of the substrate 10 . can grow The semiconductor structure layer may be grown by a vapor deposition method such as Metal Organic Chemical Vapor Deposition (MOCVD), Molecular Beam Epitaxy (MBE), or Hydride Vapor Phase Epitaxy (HVPE), but the present invention is not limited thereto.

실시 예에 따르면, 기판(10)의 양면에 동시에 제1 반도체 구조층(P1)과 제2 반도체 구조층(P2)을 형성할 수 있으나 반드시 이에 한정하지 않는다. 예시적으로 기판(10)의 제1면에 먼저 제1 반도체 구조층(P1)을 성장시킨 후에 제2면에 제2 반도체 구조층(P2)을 성장시킬 수도 있다. 양면 성장 방법과 일면 성장 방법은 종래 성장 방법이 모두 적용될 수 있다.According to an embodiment, the first semiconductor structure layer P1 and the second semiconductor structure layer P2 may be simultaneously formed on both surfaces of the substrate 10 , but the present invention is not limited thereto. For example, after the first semiconductor structure layer P1 is first grown on the first surface of the substrate 10 , the second semiconductor structure layer P2 may be grown on the second surface of the substrate 10 . Both the double-sided growth method and the single-sided growth method may be applied to both conventional growth methods.

도 3b를 참조하면, 제1 반도체 구조층(P1)을 식각하여 복수 개의 제1 반도체 구조물(20A)로 제작하고, 제1 전극(25)과 제2 전극(26)을 형성할 수 있다.Referring to FIG. 3B , the first semiconductor structure layer P1 may be etched to form a plurality of first semiconductor structures 20A, and the first electrode 25 and the second electrode 26 may be formed.

도 3c를 참조하면, 제1 반도체 구조물(20A)상에 보호층(P3)을 형성한 후 제2 반도체 구조층(P2)을 식각하여 복수 개의 제2 반도체 구조물(20B)을 제작할 수 있다. 이후, 제2 반도체 구조물(20B)에 제1 전극(25)과 제2 전극(26)을 형성할 수 있다. 보호층(P3)은 포토 리지스트, SiO2와 같은 다양한 절연 재질이 선택될 수 있으나 반드시 이에 한정하지 않는다.Referring to FIG. 3C , after the protective layer P3 is formed on the first semiconductor structure 20A, the second semiconductor structure layer P2 is etched to manufacture a plurality of second semiconductor structures 20B. Thereafter, the first electrode 25 and the second electrode 26 may be formed on the second semiconductor structure 20B. The protective layer P3 may be formed of various insulating materials such as photoresist and SiO 2 , but is not limited thereto.

이후, 도 3d와 같이 복수 개의 제1 반도체 구조물(20A)을 제1 연결전극(31)으로 직렬 연결하고, 제2 반도체 구조물(20B)을 제2 연결전극(41)으로 직렬 연결할 수 있다. 이때, 제1 패드(51a, 51b)와 제2 패드(61a, 61b)를 기판(10)의 제1면(10a)과 제2면(10b)에 각각 형성할 수 있다. 제1, 제2 연결전극(31, 41)은 와이어가 아닌 전극 패턴을 이용하여 반도체 구조물을 전기적으로 연결할 수도 있다. Thereafter, as shown in FIG. 3D , a plurality of first semiconductor structures 20A may be connected in series with a first connection electrode 31 , and second semiconductor structures 20B may be connected in series with a second connection electrode 41 . In this case, the first pads 51a and 51b and the second pads 61a and 61b may be formed on the first surface 10a and the second surface 10b of the substrate 10 , respectively. The first and second connection electrodes 31 and 41 may electrically connect the semiconductor structure using an electrode pattern instead of a wire.

도 4는 본 발명의 제2 실시 예에 따른 반도체 소자 패키지의 개념도이다.4 is a conceptual diagram of a semiconductor device package according to a second embodiment of the present invention.

도 4를 참조하면, 실시 예에 따른 반도체 소자 패키지는 제1 기판(11)의 제1면(10a)에 배치되는 복수 개의 제1 반도체 구조물(20A), 제2 기판(15)의 제2면(10b)에 배치되는 복수 개의 제2 반도체 구조물(20B), 복수 개의 제1 반도체 구조물(20A)을 전기적으로 연결하는 제1 연결전극(31), 및 복수 개의 제2 반도체 구조물(20B)을 전기적으로 연결하는 제2 연결전극(41)을 포함한다.Referring to FIG. 4 , a semiconductor device package according to the embodiment includes a plurality of first semiconductor structures 20A disposed on the first surface 10a of the first substrate 11 , and the second surface of the second substrate 15 . The plurality of second semiconductor structures 20B disposed on 10b, the first connection electrodes 31 electrically connecting the plurality of first semiconductor structures 20A, and the plurality of second semiconductor structures 20B are electrically connected to each other. and a second connection electrode 41 connected to the .

기판(10)은 제1면(10a)을 갖는 제1 기판(11), 제2면(10b)을 갖는 제2 기판(15), 제1 기판(11)과 제2 기판(15) 사이에 배치되는 중간층(13), 제1 기판(11)과 중간층(13) 사이에 배치되는 제1 반사층(12), 및 제2 기판(15)과 중간층(13) 사이에 배치되는 제2 반사층(14)을 포함할 수 있다.The substrate 10 includes a first substrate 11 having a first surface 10a, a second substrate 15 having a second surface 10b, and between the first substrate 11 and the second substrate 15 . An intermediate layer 13 disposed between the first substrate 11 and the intermediate layer 13 , a first reflective layer 12 disposed between the second substrate 15 and the intermediate layer 13 , and a second reflective layer 14 disposed between the second substrate 15 and the intermediate layer 13 . ) may be included.

실시 예에 따른 반도체 소자 패키지는 제1 기판(11)에 복수 개의 제1 반도체 구조물(20A)을 형성하고 제2 기판(15)에 복수 개의 제2 반도체 구조물(20B)을 형성한 후, 제1 기판(11)과 제2 기판(15)을 접착하여 제작할 수 있다.In the semiconductor device package according to the embodiment, after forming a plurality of first semiconductor structures 20A on a first substrate 11 and forming a plurality of second semiconductor structures 20B on a second substrate 15 , the first It can be manufactured by bonding the substrate 11 and the second substrate 15 .

이때, 제1 기판(11)에는 제1 반사층(12)을 배치하고 제2 기판(15)에는 제2 반사층(14)을 배치한 후, 제1 반사층(12)과 제2 반사층(14) 사이에 중간층(13)을 배치하여 접착할 수 있다. 필요에 따라 제1 반사층(12)과 제2 반사층(14) 중 어느 하나는 생략될 수도 있다.At this time, after disposing the first reflective layer 12 on the first substrate 11 and the second reflective layer 14 on the second substrate 15 , between the first reflective layer 12 and the second reflective layer 14 . It can be adhered by disposing the intermediate layer 13 on the. If necessary, any one of the first reflective layer 12 and the second reflective layer 14 may be omitted.

중간층(13)은 레진 또는 금속일 수도 있다. 예시적으로 중간층(13)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다. 중간층(13)이 충분한 반사 기능을 수행하는 경우 제1 반사층(12)과 제2 반사층(14)은 생략될 수도 있으나 반드시 이에 한정하지 않는다.The intermediate layer 13 may be made of resin or metal. For example, the intermediate layer 13 may include a material selected from the group consisting of gold, tin, indium, aluminum, silicon, silver, nickel, and copper or an alloy thereof. When the intermediate layer 13 performs a sufficient reflective function, the first reflective layer 12 and the second reflective layer 14 may be omitted, but the present invention is not limited thereto.

제1 연결전극(31)은 복수 개의 제1 반도체 구조물(20A)을 전기적으로 연결하고, 제2 연결전극(41)은 복수 개의 제2 반도체 구조물(20B)을 전기적으로 연결할 수 있다. 제1 연결전극(31)과 제2 연결전극(41)은 와이어일 수 있으나 반드시 이에 한정하는 것은 아니고 메탈 브릿지와 같은 회로 패턴일 수도 있다.The first connection electrode 31 may electrically connect the plurality of first semiconductor structures 20A, and the second connection electrode 41 may electrically connect the plurality of second semiconductor structures 20B. The first connection electrode 31 and the second connection electrode 41 may be wires, but are not limited thereto, and may be circuit patterns such as metal bridges.

실시 예에 따르면 제1 반도체 구조물(20A)에서 제1 기판(11)을 향해 출사된 광은 제1 반사층(12)에 의해 상부로 반사될 수 있다. 또한, 제2 반도체 구조물(20B)에서 제2 기판(15)을 향해 출사된 광은 제2 반사층(14)에 의해 하부로 반사될 수 있다. 따라서, 패키지 내부에서 흡수되는 광이 줄어들고 광 추출 효율이 향상될 수 있다.According to an embodiment, light emitted from the first semiconductor structure 20A toward the first substrate 11 may be reflected upward by the first reflective layer 12 . In addition, light emitted from the second semiconductor structure 20B toward the second substrate 15 may be reflected downward by the second reflective layer 14 . Accordingly, light absorbed inside the package may be reduced and light extraction efficiency may be improved.

도 5a는 본 발명의 제3 실시 예에 다른 반도체 소자 패키지의 개념도이고, 도 5b는 도 5a의 A 부분 확대도이다.5A is a conceptual diagram of a semiconductor device package according to a third embodiment of the present invention, and FIG. 5B is an enlarged view of part A of FIG. 5A .

도 5a 및 도 5b를 참조하면, 실시 예에 따른 반도체 소자 패키지는, 기판(10), 기판(10)의 제1면(10a)에 배치되는 복수 개의 제1 반도체 구조물(20A), 기판(10)의 제2면(10b)에 배치되는 복수 개의 제2 반도체 구조물(20B), 복수 개의 제1 반도체 구조물(20A)을 전기적으로 연결하는 제1 연결전극(32), 및 상기 복수 개의 제2 반도체 구조물(20B)을 전기적으로 연결하는 제2 연결전극(42)을 포함한다.5A and 5B , the semiconductor device package according to the embodiment includes a substrate 10 , a plurality of first semiconductor structures 20A disposed on the first surface 10a of the substrate 10 , and the substrate 10 . ) disposed on the second surface 10b of a plurality of second semiconductor structures 20B, a first connection electrode 32 electrically connecting the plurality of first semiconductor structures 20A, and the plurality of second semiconductors and a second connection electrode 42 electrically connecting the structure 20B.

본 실시 예에 따른 제1 반도체 구조물(20A)와 제2 반도체 구조물(20B)은 수직형 구조일 수 있다. 제1 반도체 구조물(20A)은, 제1 도전형 반도체층(22), 제2 도전형 반도체층(24), 제1 도전형 반도체층(22)과 제2 도전형 반도체층(24) 사이에 배치되는 활성층(23), 및 제2 도전형 반도체층(24)과 활성층(23)을 관통하여 제1 도전형 반도체층(22)의 일부 영역까지 형성된 리세스(27)를 포함할 수 있다.The first semiconductor structure 20A and the second semiconductor structure 20B according to the present embodiment may have a vertical structure. The first semiconductor structure 20A is provided between the first conductivity type semiconductor layer 22 , the second conductivity type semiconductor layer 24 , and the first conductivity type semiconductor layer 22 and the second conductivity type semiconductor layer 24 . It may include the disposed active layer 23 , and the second conductivity type semiconductor layer 24 and a recess 27 formed to a partial region of the first conductivity type semiconductor layer 22 through the active layer 23 .

제1 전극(25)은 리세스(27)에 배치되어 제1 도전형 반도체층(22)과 전기적으로 연결될 수 있고, 제2 전극(26)은 제2 도전형 반도체층(24)의 하부면에 배치되어 전기적으로 연결될 수 있다. 제2 전극(26)은 오믹 전극(26a)과 반사 전극(26b)을 포함할 수 있다.The first electrode 25 is disposed in the recess 27 to be electrically connected to the first conductivity type semiconductor layer 22 , and the second electrode 26 is a lower surface of the second conductivity type semiconductor layer 24 . may be disposed and electrically connected to. The second electrode 26 may include an ohmic electrode 26a and a reflective electrode 26b.

제1 전극(25)과 제2 전극(26)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 구성될 수 있으나, 이러한 재료에 한정되는 않는다.The first electrode 25 and the second electrode 26 include indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), and indium gallium zinc oxide (IGZO). ), IGTO (indium gallium tin oxide), AZO (aluminum zinc oxide), ATO (antimony tin oxide), GZO (gallium zinc oxide), IZON (IZO Nitride), AGZO (Al-Ga ZnO), IGZO (In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, or Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, It may include at least one of Ru, Mg, Zn, Pt, Au, and Hf, but is not limited to these materials.

제1 연결전극(32)은 리세스(27)의 내부로 연장되어 제1 반도체 구조물(20A)의 제1 전극(25)과 연결되고, 이웃한 제1 반도체 구조물(20A)의 제2 전극(26)과 연결될 수 있다. 따라서, 제1 연결전극(32)은 제1 반도체 구조물(20A)의 제1 도전형 반도체층(22)과 이웃한 제1 반도체 구조물(20A)의 제2 도전형 반도체층(24)을 전기적으로 연결할 수 있다.The first connection electrode 32 extends inside the recess 27 and is connected to the first electrode 25 of the first semiconductor structure 20A, and the second electrode ( 26) can be connected. Accordingly, the first connection electrode 32 electrically connects the first conductivity type semiconductor layer 22 of the first semiconductor structure 20A and the second conductivity type semiconductor layer 24 of the first semiconductor structure 20A adjacent to each other. can be connected

제1 연결전극(32)은 복수 개의 제1 반도체 구조물(20A)을 직렬 연결하고 제1 패드(52a)와 제2 패드(62a)에 전기적으로 연결될 수 있다.The first connection electrode 32 may connect the plurality of first semiconductor structures 20A in series and may be electrically connected to the first pad 52a and the second pad 62a.

제1 연결전극(32)은 Cr, Al, Ti, Ni, Au 등의 물질로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있으며, 단일층 혹은 복수의 층으로 이루어질 수 있다.The first connection electrode 32 may be made of at least one material selected from the group consisting of materials such as Cr, Al, Ti, Ni, Au, and alloys thereof, and may be formed of a single layer or a plurality of layers. .

제1 절연층(71)은 제1 반도체 구조물(20A)의 측면과 상면을 덮을 수 있다. 제2 절연층(72)은 리세스(27)내에 배치되고 제2 도전형 반도체층(24)의 일면으로 연장될 수 있다. 제2 절연층(72)은 단층 또는 다층으로 형성될 수 있다. 제2 절연층(72)은 다층 구조의 DBR(distributed Bragg reflector) 일 수도 있다.The first insulating layer 71 may cover the side surface and the top surface of the first semiconductor structure 20A. The second insulating layer 72 may be disposed in the recess 27 and extend to one surface of the second conductivity type semiconductor layer 24 . The second insulating layer 72 may be formed as a single layer or multiple layers. The second insulating layer 72 may be a distributed Bragg reflector (DBR) having a multilayer structure.

제3 절연층(73)은 제1 반도체 구조물(20A)의 하부를 전체적으로 덮을 수 있다. 제1 연결전극(32)은 제3 절연층(73)을 관통하여 제1 전극(25) 및 제2 전극(26)과 전기적으로 연결될 수 있다. 제4 절연층(74)은 제3 절연층(73)과 제1 연결전극(32)을 전체적으로 덮어 평탄층을 제공할 수 있다.The third insulating layer 73 may entirely cover the lower portion of the first semiconductor structure 20A. The first connection electrode 32 may pass through the third insulating layer 73 to be electrically connected to the first electrode 25 and the second electrode 26 . The fourth insulating layer 74 may completely cover the third insulating layer 73 and the first connection electrode 32 to provide a flattening layer.

제1 내지 제4 절연층(71, 72, 73, 74)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.The first to fourth insulating layers 71 , 72 , 73 , and 74 may include SiO 2 , SixOy, Si 3 N 4 , Si x N y , SiO x N y , Al 2 O 3 , TiO 2 , AlN, and the like. It may be formed by selecting at least one from, but is not limited thereto.

본 실시 예에 따른 제2 반도체 구조물(20B)은 제1 반도체 구조물(20A)과 동일한 구조를 가질 수 있다. 즉, 기판(10)을 기준으로 제1 반도체 구조물(20A)과 제2 반도체 구조물(20B)은 대칭 구조일 수 있다.The second semiconductor structure 20B according to the present embodiment may have the same structure as the first semiconductor structure 20A. That is, the first semiconductor structure 20A and the second semiconductor structure 20B may have a symmetrical structure with respect to the substrate 10 .

제2 반도체 구조물(20B)은 활성층(23)을 관통하여 제1 도전형 반도체층(22)의 일부 영역까지 형성된 리세스(27)를 포함할 수 있다. 제1 전극(25)은 리세스(27)에 배치되어 제1 도전형 반도체층(22)과 전기적으로 연결될 수 있고, 제2 전극(26)은 제2 도전형 반도체층(24)의 하부면에 배치되어 전기적으로 연결될 수 있다. The second semiconductor structure 20B may include a recess 27 formed through the active layer 23 to a partial region of the first conductivity-type semiconductor layer 22 . The first electrode 25 is disposed in the recess 27 to be electrically connected to the first conductivity type semiconductor layer 22 , and the second electrode 26 is a lower surface of the second conductivity type semiconductor layer 24 . may be disposed and electrically connected to.

제2 연결전극(42)은 리세스(27)의 내부로 연장되어 제2 반도체 구조물(20B)의 제1 전극(25)과 연결되고 이웃한 제2 반도체 구조물(20B)의 제2 전극(26)과 연결될 수 있다. 따라서, 제2 연결전극(42)은 제2 반도체 구조물(20B)의 제1 도전형 반도체층(22)과 이웃한 제2 반도체 구조물(20B)의 제2 도전형 반도체층(24)을 전기적으로 연결할 수 있다.The second connection electrode 42 extends inside the recess 27 to be connected to the first electrode 25 of the second semiconductor structure 20B, and the second electrode 26 of the adjacent second semiconductor structure 20B. ) can be associated with Accordingly, the second connection electrode 42 electrically connects the first conductivity type semiconductor layer 22 of the second semiconductor structure 20B and the second conductivity type semiconductor layer 24 of the second semiconductor structure 20B adjacent to each other. can be connected

제2 연결전극(42)은 복수 개의 제1 반도체 구조물(20A)을 직렬 연결하고 제1 패드(52b)와 제2 패드(62b)에 전기적으로 연결될 수 있다.The second connection electrode 42 may connect the plurality of first semiconductor structures 20A in series and may be electrically connected to the first pad 52b and the second pad 62b.

제2 반도체 구조물(20B)의 제1 절연층(71)은 반도체 구조물의 측면과 하면을 덮을 수 있다. 제2 절연층(72)은 리세스(27)내에 배치되고 제2 도전형 반도체층(24)의 일면으로 연장될 수 있다. 제3 절연층(73)은 제2 반도체 구조물(20B)의 상부를 전체적으로 덮을 수 있다. 제2 연결전극(42)은 제3 절연층(73)을 관통하여 제1 전극(25) 및 제2 전극(26)과 전기적으로 연결될 수 있다. 제4 절연층(74)은 제3 절연층(73)과 제2 연결전극(42)을 전체적으로 덮어 평탄층을 제공할 수 있다.The first insulating layer 71 of the second semiconductor structure 20B may cover side surfaces and a lower surface of the semiconductor structure. The second insulating layer 72 may be disposed in the recess 27 and extend to one surface of the second conductivity type semiconductor layer 24 . The third insulating layer 73 may entirely cover the upper portion of the second semiconductor structure 20B. The second connection electrode 42 may pass through the third insulating layer 73 to be electrically connected to the first electrode 25 and the second electrode 26 . The fourth insulating layer 74 may entirely cover the third insulating layer 73 and the second connection electrode 42 to provide a flattened layer.

기판(10)은 제1 반도체 구조물(20A)의 제4 절연층(74)과 제2 반도체 구조물(20B)의 제4 절연층(74) 사이에 배치될 수 있다. 제1 중간층(17)은 제1 반도체 구조물(20A)의 제4 절연층(74)을 기판(10)에 고정하는 역할을 하며, 제2중간층(18)은 제2 반도체 구조물(20B)의 제4 절연층(74)을 기판(10)에 고정하는 역할을 수행할 수 있다.The substrate 10 may be disposed between the fourth insulating layer 74 of the first semiconductor structure 20A and the fourth insulating layer 74 of the second semiconductor structure 20B. The first intermediate layer 17 serves to fix the fourth insulating layer 74 of the first semiconductor structure 20A to the substrate 10 , and the second intermediate layer 18 is the second intermediate layer 18 of the second semiconductor structure 20B. 4 It may serve to fix the insulating layer 74 to the substrate 10 .

실시 예에 따른 반도체 소자 패키지는 성장기판(미도시)상에 제1 반도체 구조물(20A), 제1 연결전극(32), 제1 내지 제4 절연층(71, 72, 73, 74)을 차례로 형성할 수 있다. 이후 제4 절연층(74)상에 제1 중간층(17)과 기판(10)을 배치한 후, 성장 기판을 제거하는 LLO 공정을 수행할 수 있다.In the semiconductor device package according to the embodiment, a first semiconductor structure 20A, a first connection electrode 32, and first to fourth insulating layers 71, 72, 73, and 74 are sequentially formed on a growth substrate (not shown). can be formed Thereafter, after disposing the first intermediate layer 17 and the substrate 10 on the fourth insulating layer 74 , an LLO process for removing the growth substrate may be performed.

이후, 또 다른 성장기판(미도시)에 제2 반도체 구조물(20B), 제2 연결전극(42)을 성장시킨 후, 제2 반도체 구조물(20B)의 제4 절연층(74)에 제1 반도체 구조물(20A)이 접착된 기판(10)을 배치한 후 성장기판을 제거할 수 있다.Then, after growing the second semiconductor structure 20B and the second connection electrode 42 on another growth substrate (not shown), the first semiconductor is formed on the fourth insulating layer 74 of the second semiconductor structure 20B. After disposing the substrate 10 to which the structure 20A is adhered, the growth substrate may be removed.

이러한 구조에 의하면 수직형 구조의 제1, 제2 반도체 구조물(20A, 20B)을 기판(10)의 양면에 배치하여 양면 발광이 가능해질 수 있다. 또한, 수직형 구조에 의해 활성층(23) 면적이 증가하여 충분한 광량을 확보할 수도 있다.According to this structure, the first and second semiconductor structures 20A and 20B having a vertical structure are disposed on both sides of the substrate 10 to enable double-sided light emission. In addition, due to the vertical structure, the area of the active layer 23 is increased, so that a sufficient amount of light can be secured.

도 6은 본 발명의 제4 실시 예에 따른 반도체 소자 패키지의 개념도이다.6 is a conceptual diagram of a semiconductor device package according to a fourth embodiment of the present invention.

도 6을 참조하면, 실시 예에 따른 제1 반도체 구조물(20A)과 제2 반도체 구조물(20B)은 수직형 구조일 수 있다. 제1 반도체 구조물(20A)은, 제1 도전형 반도체층(22), 제2 도전형 반도체층(24), 제1 도전형 반도체층(22)과 제2 도전형 반도체층(24) 사이에 배치되는 활성층(23)을 포함할 수 있다.Referring to FIG. 6 , the first semiconductor structure 20A and the second semiconductor structure 20B according to the embodiment may have a vertical structure. The first semiconductor structure 20A is provided between the first conductivity type semiconductor layer 22 , the second conductivity type semiconductor layer 24 , and the first conductivity type semiconductor layer 22 and the second conductivity type semiconductor layer 24 . An active layer 23 disposed thereon may be included.

제2 전극(26)은 제2 도전형 반도체층(24)의 하부에 배치되어 전기적으로 연결될 수 있다. 제2 전극(26)은 오믹 전극과 반사 전극을 포함할 수 있다. 도시되지는 않았으나 제1 도전형 반도체층(22)의 상면에는 제1 절연층(71)에서 노출된 제1 전극이 배치될 수도 있다.The second electrode 26 may be disposed under the second conductivity-type semiconductor layer 24 and electrically connected thereto. The second electrode 26 may include an ohmic electrode and a reflective electrode. Although not shown, the first electrode exposed from the first insulating layer 71 may be disposed on the upper surface of the first conductivity-type semiconductor layer 22 .

제1 연결전극(33)은 제2 전극(26)과 연결된 제1-1 연결 전극(33b) 및 제1 전극(25)과 제1-1 연결 전극(33b)을 연결하는 제1-2 연결 전극(33a)을 포함할 수 있다. 제1-1 연결 전극(33b)은 제2 전극(26)의 하부에 배치될 수 있다. 제1-2 연결 전극(33a)은 제1 절연층(71) 및 제2 절연층(72)을 관통하여 제1-1 연결 전극(33b)과 전기적으로 연결될 수 있다.The first connection electrode 33 includes a 1-1 connection electrode 33b connected to the second electrode 26 and a 1-2 connection electrode 33b connecting the first electrode 25 and the 1-1 connection electrode 33b. An electrode 33a may be included. The 1-1 connection electrode 33b may be disposed under the second electrode 26 . The 1-2-th connection electrode 33a may pass through the first insulating layer 71 and the second insulating layer 72 to be electrically connected to the 1-1-1 connection electrode 33b.

제1-1 연결 전극(33b)은 제1 패드(52a)와 전기적으로 연결될 수 있다. 또한, 제1-2 연결 전극(33a)은 제2 패드의 역할을 수행할 수 있다. The first-first connection electrode 33b may be electrically connected to the first pad 52a. Also, the 1-2 connection electrode 33a may serve as a second pad.

제1 절연층(71)은 제1 반도체 구조물(20A)의 측면과 상면을 덮을 수 있다. 제2 절연층(72)은 제2 전극(26) 사이에 배치될 수 있다. 제3 절연층(73)은 제2 전극(26)과 제1-1 연결전극(33b)을 전체적으로 덮어 평탄층을 제공할 수 있다.The first insulating layer 71 may cover the side surface and the top surface of the first semiconductor structure 20A. The second insulating layer 72 may be disposed between the second electrodes 26 . The third insulating layer 73 may completely cover the second electrode 26 and the first-first connection electrode 33b to provide a flattening layer.

제1 내지 제3 절연층(71, 72, 73)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.The first to third insulating layers 71 , 72 , 73 are at least from the group consisting of SiO 2 , SixOy, Si 3 N 4 , Si x N y , SiO x N y , Al 2 O 3 , TiO 2 , AlN, and the like. One may be selected and formed, but is not limited thereto.

제1 연결전극(33)은 복수 개의 제1 반도체 구조물(20A)을 직렬 연결할 수 있다. 제1 연결전극(33)은 Cr, Al, Ti, Ni, Au 등의 물질로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있으며, 단일층 혹은 복수의 층으로 이루어질 수 있다.The first connection electrode 33 may connect the plurality of first semiconductor structures 20A in series. The first connection electrode 33 may be made of at least one material selected from the group consisting of materials such as Cr, Al, Ti, Ni, Au, and alloys thereof, and may be formed of a single layer or a plurality of layers. .

본 실시 예에 따른 제2 반도체 구조물(20B)은 제1 반도체 구조물(20A)과 동일한 구조를 가질 수 있다. 즉, 기판(10)을 기준으로 제1 반도체 구조물(20A)과 제2 반도체 구조물(20B)은 대칭 구조일 수 있다.The second semiconductor structure 20B according to the present embodiment may have the same structure as the first semiconductor structure 20A. That is, the first semiconductor structure 20A and the second semiconductor structure 20B may have a symmetrical structure with respect to the substrate 10 .

제2 연결전극(43)은 제2 전극(26)과 연결된 제2-1 연결 전극(43b) 및 제1 전극(25)과 제2-1 연결 전극(43b)을 연결하는 제2-2 연결 전극(43a)을 포함할 수 있다. 제2-1 연결 전극(43b)은 제2 반도체 구조물(60B)의 제2 전극(26)상에 배치될 수 있다. 제2-2 연결 전극(43a)은 제1 절연층(71) 및 제2 절연층(72)을 관통하여 제2-1 연결 전극(43b)과 전기적으로 연결될 수 있다.The second connection electrode 43 includes a 2-1 connection electrode 43b connected to the second electrode 26 and a 2-2 connection electrode 43b connecting the first electrode 25 and the 2-1 connection electrode 43b. An electrode 43a may be included. The second-first connection electrode 43b may be disposed on the second electrode 26 of the second semiconductor structure 60B. The second-second connection electrode 43a may penetrate the first insulating layer 71 and the second insulating layer 72 to be electrically connected to the second-first connection electrode 43b.

제2-1 연결 전극(43b)은 제1 패드(52b)와 전기적으로 연결될 수 있다. 또한, 제2-2 연결 전극(43a)은 제2 패드의 역할을 수행할 수 있다.The second-first connection electrode 43b may be electrically connected to the first pad 52b. Also, the 2-2 connection electrode 43a may serve as a second pad.

기판(10)은 제1 반도체 구조물(20A)의 제3 절연층(73)과 제2 반도체 구조물(20B)의 제3 절연층(73) 사이에 배치될 수 있다. 제1 중간층(17)은 제1 반도체 구조물(20A)의 제3 절연층(73)을 기판(10)에 고정하는 역할을 하며, 제2중간층(18)은 제2 반도체 구조물(20B)의 제3 절연층(73)을 기판(10)에 고정하는 역할을 수행할 수 있다. 제1 중간층(17)과 제2중간층(18)은 레진 또는 금속 재질을 포함할 수 있다. 필요에 따라 기판(10)의 내부에는 반사층이 구비될 수도 있다.The substrate 10 may be disposed between the third insulating layer 73 of the first semiconductor structure 20A and the third insulating layer 73 of the second semiconductor structure 20B. The first intermediate layer 17 serves to fix the third insulating layer 73 of the first semiconductor structure 20A to the substrate 10 , and the second intermediate layer 18 is the second intermediate layer 18 of the second semiconductor structure 20B. 3 It may serve to fix the insulating layer 73 to the substrate 10 . The first intermediate layer 17 and the second intermediate layer 18 may include a resin or metal material. If necessary, a reflective layer may be provided inside the substrate 10 .

실시 예에 따르면, 활성층(23)의 면적이 가장 넓어져 양면으로 출사되는 광의 광량을 증가시킬 수 있는 장점이 있다.According to the embodiment, since the area of the active layer 23 is the widest, there is an advantage in that the amount of light emitted from both surfaces can be increased.

도 7은 본 발명의 제5 실시 예에 따른 반도체 소자 패키지의 개념도이고, 도 8은 도 7의 제1 접합층의 개념도이다.7 is a conceptual diagram of a semiconductor device package according to a fifth embodiment of the present invention, and FIG. 8 is a conceptual diagram of the first bonding layer of FIG. 7 .

도 7을 참조하면, 실시 예에 따른 반도체 소자 패키지는 기판(10), 기판(10)의 제1면(10a)에 배치되는 복수 개의 제1 반도체 구조물(20A), 기판(10)의 제2면(10b)에 배치되는 복수 개의 제2 반도체 구조물(20B), 복수 개의 제1 반도체 구조물(20A)을 전기적으로 연결하는 제1 연결전극(31), 및 복수 개의 제2 반도체 구조물(20B)을 전기적으로 연결하는 제2 연결전극(41)을 포함할 수 있다.Referring to FIG. 7 , a semiconductor device package according to the embodiment includes a substrate 10 , a plurality of first semiconductor structures 20A disposed on the first surface 10a of the substrate 10 , and a second portion of the substrate 10 . A plurality of second semiconductor structures 20B disposed on the surface 10b, a first connection electrode 31 electrically connecting the plurality of first semiconductor structures 20A, and a plurality of second semiconductor structures 20B It may include a second connection electrode 41 for electrically connecting.

기판(10)은 투광성, 전도성 또는 절연성 기판을 포함할 수 있다. 기판(10)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼일 수 있다. 기판(10)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, 및 Ga2O3 중 선택된 물질로 형성될 수 있으며, 이것으로 본 발명을 한정하는 것은 아니다.The substrate 10 may include a light-transmitting, conductive, or insulating substrate. The substrate 10 may be a carrier wafer or a material suitable for semiconductor material growth. The substrate 10 may be formed of a material selected from among sapphire (Al 2 O 3 ), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, and Ga 2 O 3 , which provides the present invention It is not limiting.

복수 개의 제1 반도체 구조물(20A)은 기판(10)의 제1면(10a)에 배치될 수 있다. 또한, 복수 개의 제2 반도체 구조물(20B)은 기판(10)의 제2면(10b)에 배치될 수 있다. 따라서, 복수 개의 제1 반도체 구조물(20A)은 상부로 광을 대부분 출사하고, 복수 개의 제2 반도체 구조물(20B)은 하부로 광을 대부분 출사하므로 양방향으로 발광이 가능해질 수 있다.The plurality of first semiconductor structures 20A may be disposed on the first surface 10a of the substrate 10 . In addition, the plurality of second semiconductor structures 20B may be disposed on the second surface 10b of the substrate 10 . Accordingly, since most of the plurality of first semiconductor structures 20A emit light upward, and most of the plurality of second semiconductor structures 20B emit light downward, light can be emitted in both directions.

복수 개의 제1 반도체 구조물(20A)과 복수 개의 제2 반도체 구조물(20B)은 기판(10)의 두께 방향으로 서로 마주보게 배치될 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 복수 개의 제1 반도체 구조물(20A)과 복수 개의 제2 반도체 구조물(20B)은 서로 엇갈리게 배치될 수도 있다.The plurality of first semiconductor structures 20A and the plurality of second semiconductor structures 20B may be disposed to face each other in the thickness direction of the substrate 10 . However, the present invention is not limited thereto, and the plurality of first semiconductor structures 20A and the plurality of second semiconductor structures 20B may be alternately disposed.

실시 예에 따른 반도체 소자 패키지는 제1 반도체 구조물(20A)과 제2 반도체 구조물(20B)을 별도로 제작한 후 기판(10)에 접합할 수 있다.In the semiconductor device package according to the embodiment, the first semiconductor structure 20A and the second semiconductor structure 20B may be separately manufactured and then bonded to the substrate 10 .

제1 반도체 구조물(20A)과 제2 반도체 구조물(20B)은 접합층(80)에 의해 기판(10)에 고정될 수 있다. 접합층(80)은 제1 반도체 구조물(20A)을 기판(10)에 고정하는 제1 접합층(80A), 및 제2 반도체 구조물(20B)을 기판(10)에 고정하는 제2 접합층(80B)을 포함할 수 있다.The first semiconductor structure 20A and the second semiconductor structure 20B may be fixed to the substrate 10 by the bonding layer 80 . The bonding layer 80 includes a first bonding layer 80A for fixing the first semiconductor structure 20A to the substrate 10 , and a second bonding layer for fixing the second semiconductor structure 20B to the substrate 10 ( 80B).

이때, 제1 접합층(80A)의 용융점은 제2 접합층(80B)의 용융점보다 높을 수 있다. 즉, 제1 접합층(80A)은 고온 접합에 의해 제1 반도체 구조물(20A)을 기판(10)에 고정하고, 제2 접합층(80B)은 저온 접합에 의해 제2 반도체 구조물(20B)을 기판(10)에 고정할 수 있다.In this case, the melting point of the first bonding layer 80A may be higher than the melting point of the second bonding layer 80B. That is, the first bonding layer 80A fixes the first semiconductor structure 20A to the substrate 10 by high-temperature bonding, and the second bonding layer 80B bonds the second semiconductor structure 20B by low-temperature bonding. It can be fixed to the substrate 10 .

실시 예에 따르면 제1 접합층(80A)을 이용하여 제1 반도체 구조물(20A)을 기판(10)에 고정한 후 제2 반도체 구조물(20B)을 기판(10)에 고정할 수 있다. 이때, 제2 접합층(80B)의 용융점이 제1 접합층(80A)의 용융점보다 높으면 제2 접합층(80B)을 용융시키기 위해 가열하는 과정에서 제1 접합층(80A)이 다시 용융되는 문제가 발생할 수 있다. 따라서, 제2 접합층(80B)의 용융점은 제1 접합층(80A)의 용융점보다 낮을 수 있다.According to an embodiment, after fixing the first semiconductor structure 20A to the substrate 10 using the first bonding layer 80A, the second semiconductor structure 20B may be fixed to the substrate 10 . At this time, if the melting point of the second bonding layer 80B is higher than the melting point of the first bonding layer 80A, the first bonding layer 80A is melted again in the process of heating to melt the second bonding layer 80B. may occur. Accordingly, the melting point of the second bonding layer 80B may be lower than the melting point of the first bonding layer 80A.

제2 접합층(80B)의 용융점은 제1 접합층(80A)의 용융점의 30% 내지 80%일 수 있다. 제2 접합층(80B)의 용융점이 30%보다 작은 경우에는 용융 온도가 너무 낮아져 접합의 완료된 후 다시 용융되는 위험이 있다. 또한, 제2 접합층(80B)의 용융점이 80%보다 큰 경우에는 제2 접합층(80B)의 용융 과정에서 제1 접합층(80A)이 다시 용융되는 문제가 발생할 수 있다.The melting point of the second bonding layer 80B may be 30% to 80% of the melting point of the first bonding layer 80A. When the melting point of the second bonding layer 80B is less than 30%, the melting temperature becomes too low, and there is a risk of melting again after bonding is completed. Also, when the melting point of the second bonding layer 80B is greater than 80%, a problem in that the first bonding layer 80A is melted again during the melting process of the second bonding layer 80B may occur.

제1 접합층(80A)은 고용점 솔더가 사용될 수 있다. 예시적으로 제1 접합층(80A)은 Cu-Cu 합금 등이 사용될 수 있으나 이에 한정하지 않는다. 이에 반해 제2 접합층(80B)은 저융점 솔더가 사용될 수 있다. As the first bonding layer 80A, a high-solution point solder may be used. Exemplarily, a Cu-Cu alloy may be used as the first bonding layer 80A, but is not limited thereto. On the other hand, a low-melting-point solder may be used for the second bonding layer 80B.

도 8을 참조하면, 제1 접합층(80A)은 금(Au)를 포함하고 내부에 복수 개의 기공(h1)을 포함할 수 있다. 이러한 구조에 의하면 비교적 낮은 온도에서 제1반도체 구조물에 도포된 접합층(82)과 기판(10)에 도포된 접합층(81)이 용융되어 본딩 영역(83)을 형성할 수 있다. 이러한 구성은 본딩이 완료된 후에는 보다 높은 열을 가해도 잘 용융되지 않는 장점이 있다.Referring to FIG. 8 , the first bonding layer 80A may include gold (Au) and a plurality of pores h1 therein. According to this structure, the bonding layer 82 applied to the first semiconductor structure and the bonding layer 81 applied to the substrate 10 are melted at a relatively low temperature to form the bonding region 83 . This configuration has the advantage that it does not melt well even if higher heat is applied after bonding is completed.

도 9는 본 발명의 제6 실시 예에 따른 반도체 소자 패키지의 개념도이고, 도 10은 도 9의 평면도이다. 9 is a conceptual diagram of a semiconductor device package according to a sixth embodiment of the present invention, and FIG. 10 is a plan view of FIG. 9 .

도 9를 참조하면, 실시 예 따른 반도체 소자 패키지는 기판(10)상에 전극 패턴(34)이 배치되고, 복수 개의 반도체 소자가 플립칩 타입으로 배치된 구조를 포함할 수 있다.Referring to FIG. 9 , the semiconductor device package according to the embodiment may include a structure in which an electrode pattern 34 is disposed on a substrate 10 and a plurality of semiconductor devices are disposed in a flip-chip type.

즉, 도 7에서는 반도체 소자를 기판(10)에 접합하여 와이어를 이용하여 직렬 연결한 반면, 본 실시 예에서는 플립칩 타입으로 솔더링(S1, S2)한 점에서 차이가 있다.That is, in FIG. 7 , the semiconductor device is bonded to the substrate 10 and connected in series using a wire, whereas in the present embodiment, soldering (S1, S2) is performed in a flip-chip type.

반도체 구조물(20A)에서 생성되는 광은 상부를 향해 출사될 수도 있고, 기판(10)을 향해 출사될 수 있다. 이때, 기판(10)을 향해 출사된 광은 전극 패턴(34) 사이를 통과할 수 있다. 기판(10)은 투광 기판인 경우 전극 패턴(34) 사이로 유입된 광(L2)은 기판(10)의 후면으로 출사될 수 있다.Light generated from the semiconductor structure 20A may be emitted upwardly or toward the substrate 10 . In this case, the light emitted toward the substrate 10 may pass between the electrode patterns 34 . When the substrate 10 is a light-transmitting substrate, the light L2 introduced between the electrode patterns 34 may be emitted to the rear surface of the substrate 10 .

실시 예에 따르면, 기판(10)의 상면에만 반도체 구조물을 배치한 경우에도 양면 발광이 가능해지는 장점이 있다. 다만, 기판(10)의 후면으로 출사되는 광의 광량이 상대적으로 작으므로 상면과 하면으로 출사되는 광의 균일성을 향상시키기 위해 전극 패턴(34)이 기판(10)을 덮지 않는 면적은 기판(10) 전체 면적의 50% 내지 80%일 수 있다. According to the embodiment, even when the semiconductor structure is disposed only on the upper surface of the substrate 10, there is an advantage that light emission from both sides is possible. However, since the amount of light emitted to the rear surface of the substrate 10 is relatively small, in order to improve the uniformity of light emitted to the upper and lower surfaces, the area where the electrode pattern 34 does not cover the substrate 10 is the substrate 10 . It may be 50% to 80% of the total area.

전극 패턴(34)이 기판(10)을 덮지 않는 면적이 50%보다 작아지는 경우에는 전극 패턴(34)에 반사되는 광량이 증가하고 일부는 기판(10)에 흡수되므로 하면으로 출사되는 광량이 감소하는 문제가 있다. 또한, 면적이 80%보다 커지는 경우 전극 패턴(34)의 면적이 줄어들어 전기적 신뢰성이 문제될 수 있다.When the area in which the electrode pattern 34 does not cover the substrate 10 is smaller than 50%, the amount of light reflected by the electrode pattern 34 increases, and some of the light is absorbed by the substrate 10, so that the amount of light emitted to the lower surface decreases. there is a problem with In addition, when the area is greater than 80%, the area of the electrode pattern 34 is reduced, so electrical reliability may be a problem.

도 11은 본 발명의 제7 실시 예에 따른 반도체 소자 패키지의 개념도이다.11 is a conceptual diagram of a semiconductor device package according to a seventh embodiment of the present invention.

도 11을 참조하면, 실시 예에 따른 반도체 소자는 투광 기판(10)상에 복수 개의 반도체 구조물(20A)이 배치될 수 있다. 반도체 구조물(20A)는 접합층(85)에 의해 기판(10)에 고정될 수 있다. 이때, 접합층(85)은 레진과 같은 투광 재질을 포함할 수 있다. 따라서, 기판(10)을 향해 출사된 광은 접합층(85)과 기판(10)을 통과하여 하면으로 출사될 수 있다. 실시 예에 따르면 기판(10)의 상면에만 반도체 소자를 배치한 경우에도 양면 발광이 가능해지는 장점이 있다.Referring to FIG. 11 , in the semiconductor device according to the embodiment, a plurality of semiconductor structures 20A may be disposed on a light-transmitting substrate 10 . The semiconductor structure 20A may be secured to the substrate 10 by a bonding layer 85 . In this case, the bonding layer 85 may include a light-transmitting material such as resin. Accordingly, the light emitted toward the substrate 10 may pass through the bonding layer 85 and the substrate 10 and be emitted to the lower surface. According to the embodiment, even when the semiconductor device is disposed only on the upper surface of the substrate 10, there is an advantage that light emission from both sides is possible.

도 12는 본 발명의 일 실시 예에 따른 램프의 개념도이다.12 is a conceptual diagram of a lamp according to an embodiment of the present invention.

실시 예에 따른 램프는 광원(10), 소켓부(1), 캡부(2)를 포함할 수 있다. 광원(10)은 반도체 소자 패키지를 포함할 수 있다. 반도체 소자 패키지의 구조는 전술한 구성이 모두 포함될 수 있다. The lamp according to the embodiment may include a light source 10 , a socket unit 1 , and a cap unit 2 . The light source 10 may include a semiconductor device package. The structure of the semiconductor device package may include all of the above-described structures.

실시 예에 따르면, 패키지의 기판(10)을 다양한 형상으로 제작하고, 기판(10)에 반도체 구조물을 양면에 배치하여 필라멘트 광원과 유사한 효과를 연출할 수 있다.According to an embodiment, the substrate 10 of the package may be manufactured in various shapes, and a semiconductor structure may be disposed on both sides of the substrate 10 to produce an effect similar to that of a filament light source.

소켓부(1)의 내부에는 전원선(미도시)이 배치되어 반도체 소자 패키지에 전원을 공급할 수 있다. 소켓부(1)의 구조는 일반 백열 전구의 소켓부의 구성이 모두 포함될 수 있다.A power line (not shown) is disposed inside the socket unit 1 to supply power to the semiconductor device package. The structure of the socket part 1 may include all the configurations of the socket part of a general incandescent light bulb.

캡부(2)는 내부에 위치한 반도체 소자 패키지에서 출사된 광이 모든 방향으로 조사되게 하여, 백열전구와 동일 또는 매우 유사한 배광 패턴이 형성할 수 있다.The cap part 2 allows light emitted from the semiconductor device package located therein to be irradiated in all directions, so that a light distribution pattern identical to or very similar to that of the incandescent light bulb can be formed.

반도체 소자는 조명 시스템의 광원으로 사용되거나, 영상표시장치의 광원이나 조명장치의 광원으로 사용될 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다. 예시적으로, 반도체 소자와 RGB 형광체를 혼합하여 사용하는 경우 연색성(CRI)이 우수한 백색광을 구현할 수 있다.The semiconductor device may be used as a light source of a lighting system, or may be used as a light source of an image display device or a light source of a lighting device. That is, the semiconductor element may be applied to various electronic devices that are disposed in a case and provide light. For example, when a semiconductor device and RGB phosphor are mixed and used, white light having excellent color rendering properties (CRI) may be realized.

상술한 반도체 소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.The above-described semiconductor device may be configured as a light emitting device package and may be used as a light source of a lighting system, for example, may be used as a light source of an image display device or a light source of a lighting device.

영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.When used as a backlight unit of an image display device, it can be used as an edge-type backlight unit or as a direct-type backlight unit. may be

발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.The light emitting device includes a laser diode in addition to the light emitting diode described above.

레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.The laser diode may include a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer having the above-described structure in the same manner as the light emitting device. In addition, an electro-luminescence phenomenon in which light is emitted when a current is passed after bonding a p-type first conductivity type semiconductor and an n-type second conductivity type semiconductor is used, but the directionality of the emitted light and there is a difference in phase. That is, the laser diode uses a phenomenon called stimulated emission and constructive interference, so that light having one specific wavelength (monochromatic beam) can be emitted with the same phase and in the same direction. Therefore, it can be used for optical communication, medical equipment, and semiconductor processing equipment.

수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광도전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.As the light receiving element, a photodetector, which is a kind of transducer that detects light and converts its intensity into an electrical signal, may be exemplified. As such a photodetector, a photovoltaic cell (silicon, selenium), a photoconductive device (cadmium sulfide, cadmium selenide), a photodiode (for example, a PD having a peak wavelength in a visible blind spectral region or a true blind spectral region), a phototransistor , a photomultiplier tube, a phototube (vacuum, gas-filled), an IR (Infra-Red) detector, etc., but embodiments are not limited thereto.

또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다. In addition, a semiconductor device such as a photodetector may be generally manufactured using a direct bandgap semiconductor having excellent light conversion efficiency. Alternatively, the photodetectors have various structures, and the most common structures include a pin-type photodetector using a p-n junction, a Schottky-type photodetector using a Schottky junction, and a Metal Semiconductor Metal (MSM) photodetector. have.

포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.A photodiode may include a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer having the above-described structure, in the same way as the light emitting device, and has a pn junction or pin structure. The photodiode operates by applying a reverse bias or zero bias, and when light is incident on the photodiode, electrons and holes are generated and a current flows. In this case, the magnitude of the current may be substantially proportional to the intensity of light incident on the photodiode.

광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. A photovoltaic cell or solar cell is a type of photodiode, and may convert light into electric current. The solar cell may include a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer having the above-described structure in the same manner as the light emitting device.

또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.In addition, it may be used as a rectifier of an electronic circuit through the rectification characteristics of a general diode using a p-n junction, and may be applied to an oscillation circuit by being applied to a very high frequency circuit.

또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.In addition, the above-described semiconductor device is not necessarily implemented only as a semiconductor, and may further include a metal material in some cases. For example, a semiconductor device such as a light-receiving device may be implemented using at least one of Ag, Al, Au, In, Ga, N, Zn, Se, P, or As, and may be formed using a p-type or n-type dopant. It may be implemented using a doped semiconductor material or an intrinsic semiconductor material.

이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.In the above, the embodiment has been mainly described, but this is only an example and does not limit the present invention, and those of ordinary skill in the art to which the present invention pertains are not exemplified above in a range that does not depart from the essential characteristics of the present embodiment. It can be seen that various modifications and applications are possible. For example, each component specifically shown in the embodiment can be implemented by modification. And differences related to such modifications and applications should be construed as being included in the scope of the present invention defined in the appended claims.

Claims (8)

기판;
상기 기판의 제1면에 배치되는 복수 개의 제1 반도체 구조물;
상기 기판의 제2면에 배치되는 복수 개의 제2 반도체 구조물;
상기 복수 개의 제1 반도체 구조물을 전기적으로 연결하는 제1 연결전극;
상기 복수 개의 제2 반도체 구조물을 전기적으로 연결하는 제2 연결전극;
상기 기판과 상기 복수 개의 제1 반도체 구조물 사이에 배치되는 제1 접합층; 및
상기 기판과 상기 복수 개의 제2 반도체 구조물 사이에 배치되는 제2 접합층을 포함하고,
상기 제1 접합층의 용융점은 상기 제2 접합층의 용융점보다 높으며,
상기 제1 접합층은 금(Au)를 포함하고, 내부에 복수 개의 기공을 포함하는 반도체 소자 패키지.
Board;
a plurality of first semiconductor structures disposed on the first surface of the substrate;
a plurality of second semiconductor structures disposed on the second surface of the substrate;
a first connection electrode electrically connecting the plurality of first semiconductor structures;
a second connection electrode electrically connecting the plurality of second semiconductor structures;
a first bonding layer disposed between the substrate and the plurality of first semiconductor structures; and
a second bonding layer disposed between the substrate and the plurality of second semiconductor structures;
The melting point of the first bonding layer is higher than the melting point of the second bonding layer,
The first bonding layer includes gold (Au), and the semiconductor device package includes a plurality of pores therein.
 제1항에 있어서,
상기 제2 접합층의 용융점은 상기 제1 접합층의 용융점의 30% 내지 80%이고,
상기 복수 개의 제1 반도체 구조물과 상기 복수 개의 제2 반도체 구조물은 상기 기판의 두께 방향으로 서로 마주보게 배치되는 반도체 소자 패키지.
According to claim 1,
The melting point of the second bonding layer is 30% to 80% of the melting point of the first bonding layer,
The plurality of first semiconductor structures and the plurality of second semiconductor structures are disposed to face each other in a thickness direction of the substrate.
 삭제delete 삭제delete 제1항에 있어서,
상기 기판은,
상기 제1면을 갖는 제1 기판,
상기 제2면을 갖는 제2 기판,
상기 제1 기판과 제2 기판 사이에 배치되는 중간층,
상기 제1 기판과 중간층 사이에 배치되는 제1반사층, 및
상기 제2 기판과 중간층 사이에 배치되는 제2반사층을 포함하는 반도체 소자 패키지.
According to claim 1,
The substrate is
a first substrate having the first surface;
a second substrate having the second surface;
an intermediate layer disposed between the first substrate and the second substrate;
a first reflective layer disposed between the first substrate and the intermediate layer; and
and a second reflective layer disposed between the second substrate and the intermediate layer.
 제5항에 있어서,
상기 제1 반도체 구조물은 상기 제1 기판의 제1면에서 성장하고,
상기 제2 반도체 구조물은 상기 제2 기판의 제2면에서 성장한 반도체 소자 패키지.
6. The method of claim 5,
The first semiconductor structure is grown on the first surface of the first substrate,
The second semiconductor structure is a semiconductor device package grown on a second surface of the second substrate.
 제1항에 있어서,
상기 제1 반도체 구조물과 제2 반도체 구조물 각각은,
제1 도전형 반도체층,
제2 도전형 반도체층,
상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층,
상기 제2 도전형 반도체층과 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역까지 형성된 리세스,
상기 리세스에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1전극, 및
상기 제2 도전형 반도체층과 전기적으로 연결되는 제2전극을 포함하고,
상기 제1 연결전극은 어느 하나의 제1 반도체 구조물의 제1전극을 이웃한 제1 반도체 구조물의 제2전극과 연결하는 반도체 소자 패키지.

According to claim 1,
Each of the first semiconductor structure and the second semiconductor structure,
a first conductivity type semiconductor layer;
a second conductivity type semiconductor layer;
an active layer disposed between the first conductivity-type semiconductor layer and the second conductivity-type semiconductor layer;
a recess formed through the second conductivity type semiconductor layer and the active layer to a partial region of the first conductivity type semiconductor layer;
a first electrode disposed in the recess and electrically connected to the first conductivity-type semiconductor layer; and
a second electrode electrically connected to the second conductivity-type semiconductor layer;
The first connection electrode is a semiconductor device package for connecting a first electrode of any one first semiconductor structure to a second electrode of a neighboring first semiconductor structure.

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