KR20170135381A - Semiconductor device package - Google Patents

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Abstract

An embodiment relates to a semiconductor device package having excellent heat dissipation performance and low manufacturing cost. The semiconductor device package includes a substrate including a dielectric layer, a first metal pattern and a second metal pattern disposed on the dielectric layer and disposed at both ends of the dielectric layer, a plurality of third metal patterns disposed between the first metal pattern and the second metal pattern, and a fourth metal pattern disposed under the dielectric layer; and a plurality of semiconductor elements disposed on the substrate and electrically connected through the third metal pattern.

Description

반도체 소자 패키지{SEMICONDUCTOR DEVICE PACKAGE}[0001] SEMICONDUCTOR DEVICE PACKAGE [0002]

본 발명 실시 예는 반도체 소자 패키지에 관한 것이다.An embodiment of the present invention relates to a semiconductor device package.

GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.Semiconductor devices including compounds such as GaN and AlGaN have many merits such as wide and easy bandgap energy, and can be used variously as light emitting devices, light receiving devices, and various diodes.

특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광 소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저 소비 전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다. Particularly, a light emitting device such as a light emitting diode or a laser diode using a semiconductor material of Group 3-5 or 2-6 group semiconductors can be applied to various devices such as a red, Blue, and ultraviolet rays. By using fluorescent materials or combining colors, it is possible to realize a white light beam with high efficiency. Also, compared to conventional light sources such as fluorescent lamps and incandescent lamps, low power consumption, Speed, safety, and environmental friendliness.

뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.In addition, when a light-receiving element such as a photodetector or a solar cell is manufactured using a semiconductor material of Group 3-5 or Group 2-6 compound semiconductor, development of a device material absorbs light of various wavelength regions to generate a photocurrent , It is possible to use light in various wavelength ranges from the gamma ray to the radio wave region. It also has advantages of fast response speed, safety, environmental friendliness and easy control of device materials, so it can be easily used for power control or microwave circuit or communication module.

따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.Accordingly, the semiconductor device can be replaced with a transmission module of an optical communication means, a light emitting diode backlight replacing a cold cathode fluorescent lamp (CCFL) constituting a backlight of an LCD (Liquid Crystal Display) display device, White light emitting diodes (LEDs), automotive headlights, traffic lights, and gas and fire sensors. In addition, semiconductor devices can be applied to high frequency application circuits, other power control devices, and communication modules.

최근, 휘도 문제가 크게 개선된 발광 다이오드는 액정 표시 장치의 백라이트 유닛(Backlight Unit), 전광판, 표시기, 가전 제품 등과 같은 각종 기기에 적용되고 있다.2. Description of the Related Art In recent years, light emitting diodes having greatly improved luminance problems have been applied to various devices such as a backlight unit of a liquid crystal display device, an electric sign board, a display device, and a home appliance.

발광 다이오드는 형광등, 백열등 등 기존의 광원에 비해 저소비 전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다. 이에 따라, 기존의 광원을 발광 다이오드로 대체하기 위한 많은 연구가 진행되고 있다. 최근, 발광 다이오드는 실내 및 실외에서 사용되는 각종 액정 표시 장치, 전광판, 가로등 등의 조명 장치의 광원으로서 사용이 증가되고 있는 추세이다.The light emitting diode has advantages of low power consumption, semi-permanent lifetime, fast response speed, safety, and environmental friendliness compared with conventional light sources such as fluorescent lamps and incandescent lamps. Accordingly, much research is underway to replace an existing light source with a light emitting diode. 2. Description of the Related Art In recent years, light emitting diodes have been increasingly used as light sources for lighting devices such as various liquid crystal display devices, electric sign boards, street lights, and the like, which are used indoors and outdoors.

일반적으로 기판 상에 복수 개의 발광 다이오드가 배치된 반도체 소자 패키지를 조명 장치의 광원으로 사용 수 있다. 그러나, 이 경우, 복수 개의 발광 다이오드를 서로 연결해야 하므로 공정이 복잡하며, 발광 다이오드를 단가가 높은 사파이어(Al2O3)와 같은 기판 상에 실장하는 경우 반도체 소자 패키지의 제조 비용이 증가한다. 더욱이, 방열이 어려워 반도체 소자 패키지의 방열 성능이 저하될 수 있다.In general, a semiconductor device package having a plurality of light emitting diodes disposed on a substrate can be used as a light source of a lighting apparatus. However, in this case, the process is complicated because a plurality of light emitting diodes are connected to each other. When the light emitting diode is mounted on a substrate such as sapphire (Al 2 O 3 ) having a high unit price, the manufacturing cost of the semiconductor device package increases. Moreover, since heat dissipation is difficult, the heat radiation performance of the semiconductor device package may be deteriorated.

본 발명이 이루고자 하는 기술적 과제는 방열 성능이 우수하며 제조 비용이 저렴한 반도체 소자 패키지를 제공하는 데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device package having excellent heat dissipation performance and low manufacturing cost.

실시 예의 반도체 소자 패키지는 유전체층, 상기 유전체층 상에 배치되며 상기 유전체층의 양 끝에 배치된 제 1 금속 패턴과 제 2 금속 패턴, 상기 제 1 금속 패턴과 상기 제 2 금속 패턴 사이에 배치된 복수 개의 제 3 금속 패턴 및 상기 유전체층의 하부에 배치된 제 4 금속 패턴을 포함하는 기판; 및 상기 기판 상에 배치되며, 상기 제 3 금속 패턴을 통해 전기적으로 연결되는 복수 개의 반도체 소자를 포함한다.A semiconductor device package of an embodiment includes a dielectric layer, a first metal pattern and a second metal pattern disposed on the dielectric layer and disposed at both ends of the dielectric layer, a plurality of third metal patterns disposed between the first metal pattern and the second metal pattern, A substrate including a metal pattern and a fourth metal pattern disposed under the dielectric layer; And a plurality of semiconductor devices disposed on the substrate and electrically connected through the third metal pattern.

다른 실시 예의 반도체 소자 패키지는 수직 방향으로 중첩된 적어도 두 층의 유전체층, 상기 적어도 두 층의 유전체층 중 최상부에 배치된 유전체층 상에 배치되며 상기 유전체층의 양 끝에 배치된 제 1 금속 패턴과 제 2 금속 패턴, 상기 제 1 금속 패턴과 상기 제 2 금속 패턴 사이에 배치된 복수 개의 제 3 금속 패턴, 상기 적어도 두 층의 유전체층 중 최하부에 배치된 유전체층의 배면에 배치된 제 4 금속 패턴 및 상기 적어도 두 층의 유전체층 사이에 배치된 제 5 금속 패턴을 포함하는 기판; 및 상기 기판 상에 배치되며, 상기 제 3 금속 패턴을 통해 전기적으로 연결되는 복수 개의 반도체 소자를 포함한다.The semiconductor device package of another embodiment includes at least two dielectric layers superimposed in a vertical direction, a first metal pattern disposed on both ends of the dielectric layer and disposed on a dielectric layer disposed on top of the at least two dielectric layers, A plurality of third metal patterns disposed between the first metal pattern and the second metal pattern, a fourth metal pattern disposed on a rear surface of the dielectric layer disposed at the lowermost one of the at least two dielectric layers, A substrate including a fifth metal pattern disposed between the dielectric layers; And a plurality of semiconductor devices disposed on the substrate and electrically connected through the third metal pattern.

또 다른 실시 예의 반도체 소자 패키지는 수직 방향으로 중첩된 적어도 두 층의 유전체층, 상기 적어도 두 층의 유전체층 중 최상부에 배치된 유전체층 상에 배치되며 상기 유전체층의 양 끝에 배치된 제 1 금속 패턴과 제 2 금속 패턴, 상기 제 1 금속 패턴과 상기 제 2 금속 패턴 사이에 배치된 복수 개의 제 3 금속 패턴, 상기 적어도 두 층의 유전체층 중 최하부에 배치된 유전체층의 배면에 배치된 제 4 금속 패턴 및 상기 적어도 두 층의 유전체층 사이에 배치되어 상기 제 4 금속 패턴과 전기적으로 연결되는 제 5 금속 패턴을 포함하는 기판; 및 상기 기판 상에 배치되며, 상기 제 3 금속 패턴을 통해 전기적으로 연결되는 복수 개의 반도체 소자를 포함한다.Another embodiment of a semiconductor device package includes at least two layers of dielectric layers superimposed in a vertical direction, a first metal pattern disposed on both ends of the dielectric layer and disposed on a dielectric layer disposed on top of the at least two dielectric layers, A plurality of third metal patterns disposed between the first metal pattern and the second metal pattern, a fourth metal pattern disposed on a back surface of the dielectric layer disposed at the lowermost one of the at least two dielectric layers, A fifth metal pattern disposed between the dielectric layers of the first metal pattern and electrically connected to the fourth metal pattern; And a plurality of semiconductor devices disposed on the substrate and electrically connected through the third metal pattern.

본 발명의 반도체 소자 패키지는 지지 부재 및 지지 부재에 분산된 입자를 포함하는 유전체층과, 유전체층 상부 및 하부에 배치된 금속 패턴을 포함하는 기판 상에 반도체 소자가 배치된다. 따라서, 사파이어로 이루어진 기판을 포함하는 반도체 소자 패키지에 비해 제조 비용을 절감할 수 있으며, 지지 부재에 분산된 입자를 통해 유전체층의 열 전도성이 향상될 수 있다. 동시에, 금속 패턴을 통해 기판의 방열 성능이 향상될 수 있다.A semiconductor device package of the present invention includes a semiconductor element disposed on a substrate including a dielectric layer including particles dispersed in a supporting member and a supporting member, and a metal pattern disposed on top and bottom of the dielectric layer. Thus, the manufacturing cost can be reduced as compared with the semiconductor device package including the substrate made of sapphire, and the thermal conductivity of the dielectric layer can be improved through the particles dispersed in the supporting member. At the same time, the heat radiation performance of the substrate can be improved through the metal pattern.

도 1은 본 발명 실시 예의 반도체 소자 패키지의 상부 사시도이다.
도 2a는 도 1의 상부 평면도이다.
도 2b는 도 1의 Ⅰ-Ⅰ'의 단면도이다.
도 3은 반사 부재를 더 포함하는 도 1의 Ⅰ-Ⅰ'의 단면도이다.
도 4a는 도 2b의 반도체 소자의 단면도이다.
도 4b는 반도체 소자와 제 1, 제 2 및 제 3 금속 패턴의 접속을 도시한 단면도이다.
도 5a 및 도 5b는 다른 실시 예의 반도체 소자 패키지의 단면도이다.1 is a top perspective view of a semiconductor device package of an embodiment of the present invention.
Figure 2a is a top plan view of Figure 1;
2B is a cross-sectional view taken along line I-I 'of FIG.
3 is a sectional view of I-I 'of Fig. 1 further comprising a reflecting member.
4A is a cross-sectional view of the semiconductor device of FIG. 2B.
4B is a cross-sectional view showing the connection between the semiconductor element and the first, second and third metal patterns.
5A and 5B are cross-sectional views of a semiconductor device package according to another embodiment.

이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시 예를 첨부한 도면을 참조하여 설명한다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features and advantages of the present invention will be more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG.

본 발명에 따른 실시예의 설명에 있어서, 각 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment according to the present invention, in the case of being described as being formed "on or under" of each element, the upper (upper) or lower (lower) or under are all such that two elements are in direct contact with each other or one or more other elements are indirectly formed between the two elements. Also, when expressed as "on or under", it may include not only an upward direction but also a downward direction with respect to one element.

반도체 소자는 발광 소자, 수광 소자 등 각종 전자 소자를 포함할 수 있으며, 발광 소자와 수광 소자는 모두 제 1 도전형 반도체층과 활성층 및 제 2 도전형 반도체층을 포함할 수 있다.The semiconductor device may include various electronic devices such as a light emitting device and a light receiving device. The light emitting device and the light receiving device may include a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer.

본 실시 예에 따른 반도체 소자는 발광 소자일 수 있다.The semiconductor device according to this embodiment may be a light emitting device.

발광 소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정된다. 따라서, 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다. The light emitting device emits light by recombination of electrons and holes, and the wavelength of the light is determined by the energy band gap inherent to the material. Thus, the light emitted may vary depending on the composition of the material.

이하에서는 실시 예의 반도체 소자를 발광 소자로 설명한다.Hereinafter, the semiconductor device of the embodiment will be described as a light emitting element.

이하, 첨부된 도면을 참조하여 실시 예의 반도체 소자 패키지를 상세히 설명하면 다음과 같다.Hereinafter, the semiconductor device package of the embodiment will be described in detail with reference to the accompanying drawings.

도 1은 본 발명 실시 예의 반도체 소자 패키지의 상부 사시도이다. 도 2a는 도 1의 상부 평면도이며, 도 2b는 도 1의 Ⅰ-Ⅰ'의 단면도이다.1 is a top perspective view of a semiconductor device package of an embodiment of the present invention. FIG. 2A is a top plan view of FIG. 1, and FIG. 2B is a cross-sectional view of I-I 'of FIG.

도 1, 도 2a 및 도 2b와 같이, 본 발명 실시 예의 반도체 소자 패키지(1000)는 지지 부재(100a) 및 지지 부재(100a)에 분산된 입자(100b, 100c)를 포함하는 유전체층(100d), 유전체층(100d) 상에 배치되며 유전체층(100d)의 양 끝에 배치된 제 1 금속 패턴(110a)과 제 2 금속 패턴(110b), 제 1 금속 패턴(110a)과 제 2 금속 패턴(110b) 사이에 배치된 복수 개의 제 3 금속 패턴(100c) 및 유전체층(100d)의 배면에 배치된 제 4 금속 패턴(120)을 포함하는 기판(100), 기판(100) 상에 배치되어 제 3 금속 패턴(100c)을 통해 전기적으로 연결되는 복수 개의 반도체 소자(10) 및 기판(100) 상에 배치되어 복수 개의 반도체 소자(10)를 덮는 파장 변환 부재(50)를 포함한다.1, 2A and 2B, the semiconductor device package 1000 of the embodiment of the present invention includes a dielectric layer 100d including particles 100b and 100c dispersed in a support member 100a and a support member 100a, A first metal pattern 110a and a second metal pattern 110b disposed on the dielectric layer 100d and disposed at both ends of the dielectric layer 100d and a second metal pattern 110b disposed between the first metal pattern 110a and the second metal pattern 110b A substrate 100 including a plurality of third metal patterns 100c disposed on the substrate 100 and a fourth metal pattern 120 disposed on the rear surface of the dielectric layer 100d; And a wavelength conversion member 50 disposed on the substrate 100 and covering the plurality of semiconductor devices 10. The semiconductor device 10 includes a plurality of semiconductor devices 10,

기판(100)은 막대 형상일 수 있으며, 기판(100)의 형상을 따라 복수 개의 반도체 소자(10)가 직렬로 연결될 수 있다. 기판(100)의 형상은 이에 한정하지 않고 다양하게 변경 가능하다. 기판(100) 상에 배치된 복수 개의 반도체 소자(10)는 병렬로 연결되거나, 직렬 및 병렬이 혼합되어 전기적으로 연결될 수 있는 것으로, 반도체 소자(10)의 연결 구조는 이에 한정하지 않는다.The substrate 100 may have a rod shape, and a plurality of semiconductor elements 10 may be connected in series along the shape of the substrate 100. The shape of the substrate 100 is not limited to this, and can be variously changed. The plurality of semiconductor elements 10 arranged on the substrate 100 may be connected in parallel or may be connected in series and in parallel to be electrically connected, but the connection structure of the semiconductor element 10 is not limited thereto.

기판(100)은 지지 부재(100a) 및 지지 부재(100a)에 분산된 입자(100b, 100c)를 포함하는 유전체층(100d), 유전체층(100d) 상에 배치되며 유전체층(100d)의 양 끝에 배치된 제 1 금속 패턴(110a)과 제 2 금속 패턴(110b), 제 1 금속 패턴(110a)과 제 2 금속 패턴(110b) 사이에 배치된 복수 개의 제 3 금속 패턴(100c) 및 유전체층(100d)의 배면에 배치된 제 4 금속 패턴(120)을 포함할 수 있다.The substrate 100 includes a dielectric layer 100d including particles 100b and 100c dispersed in a supporting member 100a and a supporting member 100a; a dielectric layer 100d disposed on the dielectric layer 100d and disposed on both ends of the dielectric layer 100d; The first metal pattern 110a and the second metal pattern 110b and the plurality of third metal patterns 100c and the dielectric layer 100d disposed between the first metal pattern 110a and the second metal pattern 110b, And a fourth metal pattern 120 disposed on the back surface.

지지 부재(100a)는 에폭시 수지를 포함할 수 있으나, 이에 한정하지 않고 아크릴 수지, 실리콘 수지 등을 포함할 수도 있다. 지지 부재(100a)에 분산된 입자(100b, 100c)는 세라믹(Ceramic) 계열로, 하나 이상의 입자(100b, 100c)는 Al2O3, AlN, BN, Si3N4, SiC(SiC-BeO), BeO, CeO 등에서 선택된 하나 이상일 수 있다. 예를 들어, 지지 부재(100a)에 분산된 입자(100b, 100c)가 Al2O3 및 BN인 경우, Al2O3 및 BN는 Al2O3의 직경은 5㎛ 내지 80㎛이며, BN의 직경은 80㎛ 내지 150㎛일 수 있으나, 직경은 이에 한정하지 않고 용이하게 변경 가능하다.The support member 100a may include an epoxy resin, but not limited thereto, and may include an acrylic resin, a silicone resin, or the like. The particles (100b, 100c) distributed in the support member (100a) is a ceramic (Ceramic) in series, one or more particles (100b, 100c) is Al 2 O 3, AlN, BN , Si 3 N 4, SiC (SiC-BeO ), BeO, CeO, and the like. For example, if the support member of the particles (100b, 100c) is Al 2 O 3 and BN dispersed in (100a), Al 2 O 3, and BN is the diameter of the Al 2 O 3 is 5㎛ to 80㎛, BN Diameter may be 80 占 퐉 to 150 占 퐉, but the diameter is not limited thereto and can be easily changed.

입자(100b, 100c)는 아크릴 수지, 실리콘 수지, 에폭시 수지 등에서 선택된 물질을 경화하여 지지 부재(100a)를 형성할 때, 지지 부재(100a)의 열 전도성을 증가시키고 지지 부재(100a)와 제 1 내지 제 4 금속 패턴(110a, 110b, 110c, 120)의 열 팽창 계수 차이를 완화하기 위한 것일 수 있다.The particles 100b and 100c increase the thermal conductivity of the support member 100a when the support member 100a is formed by curing a material selected from an acrylic resin, a silicone resin, an epoxy resin, The first to fourth metal patterns 110a, 110b, 110c, and 120 may have different thermal expansion coefficients.

따라서, 상기와 같은 유전체층(100d)을 포함하는 기판(100)은 사파이어로 형성된 기판에 비해 제조 비용이 저렴하다. 또한, 지지 부재(100a)에 분산된 입자(100b, 100c)에 의해 열 전도성이 향상되어 기판(100)의 방열 성능이 향상될 수 있다.Accordingly, the substrate 100 including the dielectric layer 100d as described above has a lower manufacturing cost than the substrate formed of sapphire. In addition, the heat dissipation performance of the substrate 100 can be improved by improving the thermal conductivity by the particles 100b and 100c dispersed in the support member 100a.

그리고, 유전체층(100d)의 상부에 배치된 제 1 금속 패턴(110a), 제 2 금속 패턴(110b) 및 제 3 금속 패턴(110c)과 유전체층(100d)의 하부에 배치된 제 4 금속 패턴(120)은 반도체 소자(10)의 구동에 의해 발생하는 열을 외부로 방출시킬 수 있다.The first metal pattern 110a, the second metal pattern 110b and the third metal pattern 110c disposed on the upper portion of the dielectric layer 100d and the fourth metal pattern 120 Can heat the heat generated by the driving of the semiconductor element 10 to the outside.

따라서, 실시 예의 반도체 소자 패키지(1000)는 반도체 소자(10)에서 발생한 열이 제 1 금속 패턴(110a), 제 2 금속 패턴(110b) 및 제 3 금속 패턴(110c)에 전달되면, 제 1 금속 패턴(110a), 제 2 금속 패턴(110b) 및 제 3 금속 패턴(110c)에 밀착된 유전체층(100d)을 통해 제 4 금속 패턴(120)으로 전달되어 외부로 용이하게 방출될 수 있다.Accordingly, when the heat generated in the semiconductor device 10 is transferred to the first metal pattern 110a, the second metal pattern 110b, and the third metal pattern 110c in the semiconductor device package 1000 of the embodiment, Can be transferred to the fourth metal pattern 120 through the dielectric layer 100d closely attached to the pattern 110a, the second metal pattern 110b and the third metal pattern 110c and can be easily discharged to the outside.

이 때, 기판(100)의 두께가 너무 두꺼운 경우, 반도체 소자 패키지(1000)의 박형화가 어려워, 기판(100)의 두께(t)는 600㎛ 이하일 수 있으나, 이에 한정하지 않는다. 예를 들어, 유전체층(100d)의 두께는 400㎛ 이하일 수 있으며, 제 1 내지 제 4 금속 패턴(110a, 110b, 110c, 120)의 두께는 70㎛ 이하일 수 있다.At this time, when the thickness of the substrate 100 is too large, it is difficult to reduce the thickness of the semiconductor device package 1000, and the thickness t of the substrate 100 may be 600 탆 or less, but the present invention is not limited thereto. For example, the thickness of the dielectric layer 100d may be 400 탆 or less, and the thickness of the first to fourth metal patterns 110a, 110b, 110c, and 120 may be 70 탆 or less.

실시 예에서는 유전체층(100d) 하부에 일체형으로 형성된 한 개의 제 4 금속 패턴(120)을 도시하였으나, 제 4 금속 패턴(120)은 분리된 두 개 이상일 수 있으며, 개수 및 형태는 이에 한정하지 않는다.Although the fourth metal pattern 120 is formed integrally with the lower portion of the dielectric layer 100d in the embodiment, the fourth metal pattern 120 may be divided into two or more, and the number and shape are not limited thereto.

제 1 금속 패턴(110a), 제 2 금속 패턴(110b), 제 3 금속 패턴(110c) 및 제 4 금속 패턴(120)은 전도성을 갖는 물질로, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, Cr, Cu 등과 같은 금속을 포함하는 단일 물질 또는 합금 물질일 수 있다. 예를 들어, 제 1 금속 패턴(110a), 제 2 금속 패턴(110b), 제 3 금속 패턴(110c) 및 제 4 금속 패턴(120)은 Cu만을 포함하여 이루어질 수 있으며, 이에 한정하지 않는다.The first metal pattern 110a, the second metal pattern 110b, the third metal pattern 110c and the fourth metal pattern 120 may be formed of a material having conductivity such as Ag, Ni, Al, Rh, Pd, Ir, And may be a single material or an alloy material including metals such as Ru, Mg, Zn, Pt, Au, Hf, Ti, Cr, Cu and the like. For example, the first metal pattern 110a, the second metal pattern 110b, the third metal pattern 110c, and the fourth metal pattern 120 may include only Cu, but are not limited thereto.

유전체층(100d) 상에 배치된 제 1, 제 2 및 제 3 금속 패턴(110a, 110b, 110c)은 복수 개의 반도체 소자(10)를 서로 연결하며, 반도체 소자 패키지(1000)에 외부 전원을 공급하기 위한 것이다.The first, second and third metal patterns 110a, 110b and 110c arranged on the dielectric layer 100d connect the plurality of semiconductor elements 10 to each other and supply external power to the semiconductor element package 1000 .

제 1 금속 패턴(110a)과 제 2 금속 패턴(110b)은 유전체층(100d)의 상부면의 양 끝에 각각 배치될 수 있다. 그리고, 제 3 금속 패턴(110c)은 제 1 금속 패턴(110a)과 제 2 금속 패턴(110b)에 적어도 하나가 배치될 수 있으며, 도면에서는 6개의 제 3 금속 패턴(110c)을 도시하였다.The first metal pattern 110a and the second metal pattern 110b may be disposed at both ends of the upper surface of the dielectric layer 100d. At least one third metal pattern 110c may be disposed on the first metal pattern 110a and the second metal pattern 110b. Six third metal patterns 110c are shown in the drawing.

인접한 제 3 금속 패턴(110c) 사이의 이격 거리(d1)가 너무 가까운 경우, 반도체 소자(10)를 제 3 금속 패턴(110c) 상에 부착하기 위한 솔더(미도시) 등이 인접한 제 3 금속 패턴(110c) 사이까지 흘러내려 인접한 제 3 금속 패턴(110c)이 직접 접속될 수 있다. 이에 따라, 인접한 제 3 금속 패턴(110c) 사이의 이격 거리(d1)는 100㎛이상일 수 있으며, 이에 한정하지 않는다. 도시하지는 않았으나, 제 1, 제 3 금속 패턴(110a, 110c) 사이의 이격 거리 및 제 2, 제 3 금속 패턴(110b, 110c) 사이의 이격 거리 역시 100㎛이상일 수 있으며, 이에 한정하지 않는다.A solder (not shown) or the like for attaching the semiconductor element 10 on the third metal pattern 110c is formed on the adjacent third metal pattern 110c when the distance d1 between the adjacent third metal patterns 110c is too close. And the adjacent third metal pattern 110c can be directly connected. Accordingly, the distance d1 between the adjacent third metal patterns 110c may be 100 mu m or more, but is not limited thereto. Although not shown, the distance between the first and third metal patterns 110a and 110c and the distance between the second and third metal patterns 110b and 110c may be 100 占 퐉 or more, but the present invention is not limited thereto.

제 1 금속 패턴(110a)과 제 2 금속 패턴(110b) 상에는 제 1, 제 2 전원 패드(20a, 20b)가 배치되고, 제 1, 제 2 전원 패드(20a, 20b)는 전원 공급 장치(미도시)와 전기적으로 연결될 수 있다. 따라서, 실시 예의 반도체 소자 패키지(1000)는 제 1, 제 2 전원 패드(20a, 20b)를 통해 외부 전원을 공급받을 수 있다.The first and second power pads 20a and 20b are disposed on the first metal pattern 110a and the second metal pattern 110b and the first and second power pads 20a and 20b are connected to a power supply And the like. Therefore, the semiconductor device package 1000 of the embodiment can receive external power through the first and second power pads 20a and 20b.

이 때, 제 1, 제 2 전원 패드(20a)의 폭(d2)이 너무 좁거나 길이(d3)가 너무 짧은 경우, 전원 공급 장치(미도시)가 부착될 충분한 영역을 확보하지 못한다. 따라서, 제 1, 제 2 전원 패드(20a)의 폭(d2)은 600㎛ 이상일 수 있으며, 제 1, 제 2 전원 패드(20a)의 길이(d3)는 1500㎛ 이상일 수 있으며, 이에 한정하지 않는다.At this time, when the width d2 of the first and second power supply pads 20a is too narrow or the length d3 is too short, a sufficient area for attaching the power supply device (not shown) can not be secured. Therefore, the width d2 of the first and second power source pads 20a may be 600 占 퐉 or more, and the length d3 of the first and second power source pads 20a may be 1500 占 퐉 or more, .

또한, 충분한 면적을 갖는 제 1, 제 2 전원 패드(20a, 20b)를 형성하기 위해, 제 1 금속 패턴(110a)과 제 2 금속 패턴(110b)의 길이는 제 3 금속 패턴(110c)의 길이보다 길 수 있으며, 이에 한정하지 않는다.In order to form the first and second power supply pads 20a and 20b having a sufficient area, the lengths of the first metal pattern 110a and the second metal pattern 110b are set such that the length of the third metal pattern 110c But is not limited thereto.

제 1 금속 패턴(110a, 110b) 상에는 전달 패드(20c)가 더 배치될 수 있으며, 제 3 금속 패턴(110c)에도 전달 패드(20c)가 배치될 수 있다. 제 3 금속 패턴(110c)에는 적어도 두 개의 전달 패드(20c)가 배치되어 적어도 두 개의 전달 패드(20c)가 서로 다른 반도체 소자(10)와 전기적으로 연결되어 인접한 반도체 소자(10)가 하나의 제 3 금속 패턴(100c)을 통해 전기적으로 연결될 수 있다.The transfer pad 20c may be further disposed on the first metal patterns 110a and 110b and the transfer pad 20c may be disposed on the third metal pattern 110c. At least two transfer pads 20c are disposed in the third metal pattern 110c so that at least two transfer pads 20c are electrically connected to the different semiconductor elements 10 so that the adjacent semiconductor elements 10 3 metal pattern 100c.

전달 패드(20c)는 복수 개의 반도체 소자(10)과 제 1, 제 2 및 제 3 금속 패턴(110a, 110b, 110c)을 전기적으로 연결할 때, 제 1, 제 2 및 제 3 금속 패턴(110a, 110b, 110c)과 반도체 소자(10)의 제 1, 제 2 전극 패드(미도시) 사이의 저항을 감소시켜 반도체 소자(10)와 제 1, 제 2 및 제 3 금속 패턴(110a, 110b, 110c) 사이의 결합력 및 전기 전도도를 향상시키기 위한 것일 수 있다.The transmission pad 20c is formed on the first, second, and third metal patterns 110a, 110b, and 110c when electrically connecting the plurality of semiconductor elements 10 to the first, second, and third metal patterns 110a, 110b and 110c and the first and second metal pads 110a, 110b and 110c (not shown) by reducing the resistance between the semiconductor element 10 and the first and second electrode pads To improve the bonding force and the electric conductivity.

상기와 같은 제 1, 제 2 전원 패드(20a, 20b) 및 전달 패드(20c)는 전기 전도도가 우수한 Au를 포함하여 이루어질 수 있으며, 제 1, 제 2 전원 패드(20a, 20b)와 전달 패드(20c)를 동일한 물질로 형성하여 공정을 간소화할 수 있으나, 이에 한정하지 않는다.The first and second power supply pads 20a and 20b and the transmission pad 20c may include Au having a high electrical conductivity. The first and second power supply pads 20a and 20b and the transmission pad 20c 20c may be formed of the same material to simplify the process, but the present invention is not limited thereto.

실시 예의 반도체 소자 패키지는 플립 칩 구조의 반도체 소자(10)를 포함할 수 있다. 일반적으로 플립 칩 구조의 반도체 소자(10)는 수평형 구조의 반도체 소자에 비해 방열 성능이 우수하며 효율이 높다. 따라서, 플립 칩 구조의 반도체 소자(10)를 포함하는 반도체 소자 패키지(1000)는 수평형 구조의 반도체 소자(10)를 포함하는 반도체 소자 패키지(1000)보다 반도체 소자(10)의 개수를 감소시켜도 동일한 성능을 구현할 수 있다.The semiconductor device package of the embodiment may include the semiconductor device 10 of the flip chip structure. In general, the flip chip structure semiconductor device 10 has superior heat dissipation performance and high efficiency as compared with a semiconductor device having a horizontal structure. Therefore, the semiconductor device package 1000 including the semiconductor device 10 of the flip chip structure can reduce the number of the semiconductor devices 10 more than the semiconductor device package 1000 including the semiconductor device 10 of the horizontal structure The same performance can be achieved.

더욱이, 플립 칩 구조의 반도체 소자(10)는 와이어(wire) 없이 제 1, 제 2 전극 패드(도 4의 15a, 15b)이 제 1, 제 2 및 제 3 금속 패턴(110a, 110b, 110c)과 전기적으로 연결될 수 있다. 따라서, 신뢰성이 향상되고 공정이 간소화된다. Furthermore, the flip-chip structure semiconductor device 10 can be manufactured by forming the first, second and third metal patterns 110a, 110b, and 110c with the first and second electrode pads 15a and 15b of FIG. As shown in FIG. Thus, the reliability is improved and the process is simplified.

상기와 같은 반도체 소자(10)를 감싸도록 파장 변환 부재(50)가 배치될 수 있다. 파장 변환 부재(50)는 제 1, 제 2 금속 패턴(110a, 110b)의 일부를 노출시키도록 배치되며, 구체적으로, 파장 변환 부재(50)는 제 1, 제 2 전원 패드(20a, 20b)를 노출시킬 수 있다.The wavelength converting member 50 may be disposed to surround the semiconductor device 10 as described above. The wavelength conversion member 50 is disposed so as to expose a part of the first and second metal patterns 110a and 110b. Specifically, the wavelength conversion member 50 includes first and second power supply pads 20a and 20b, Can be exposed.

파장 변환 부재(50)는 파장 변환 입자가 분산된 고분자 수지로 형성될 수 있다. 이 때, 고분자 수지는 광 투과성 에폭시 수지, 실리콘 수지, 폴리이미드 수지, 요소 수지, 및 아크릴 수지 중 선택된 하나 이상일 수 있다. 일 예로, 고분자 수지는 실리콘 수지일 수 있다.The wavelength converting member 50 may be formed of a polymer resin in which the wavelength converting particles are dispersed. At this time, the polymer resin may be at least one selected from a light-transmitting epoxy resin, a silicone resin, a polyimide resin, a urea resin, and an acrylic resin. As an example, the polymer resin may be a silicone resin.

파장 변환 입자는 형광체, QD(Quantum Dot) 중 어느 하나 이상을 포함할 수 있다. 이하에서는 제 1 파장 변환 입자를 형광체로 설명한다. 형광체는 YAG계, TAG계, Silicate계, Sulfide계 또는 Nitride계 중 어느 하나의 형광 물질이 포함될 수 있으나, 실시 예는 형광체의 종류에 제한되지 않는다.The wavelength converting particles may include at least one of a phosphor and a quantum dot (QD). Hereinafter, the first wavelength conversion particle is described as a phosphor. The phosphor may include any one of a YAG-based, TAG-based, silicate-based, sulfide-based or nitride-based fluorescent material, but the embodiment is not limited to the type of the fluorescent material.

YAG 및 TAG계 형광 물질은 (Y, Tb, Lu, Sc, La, Gd, Sm)3(Al, Ga, In, Si, Fe)5(O, S)12:Ce 중에서 선택될 수 있으며, Silicate계 형광 물질은 (Sr, Ba, Ca, Mg)2SiO4:(Eu, F, Cl) 중에서 선택 사용 가능하다.YAG and TAG-based fluorescent material (Y, Tb, Lu, Sc , La, Gd, Sm) 3 (Al, Ga, In, Si, Fe) 5 (O, S) 12: Ce may be selected from, Silicate The phosphor can be selected from (Sr, Ba, Ca, Mg) 2 SiO 4 : (Eu, F, Cl)

또한, Sulfide계 형광 물질은 (Ca,Sr)S:Eu, (Sr,Ca,Ba)(Al,Ga)2S4:Eu 중 선택 가능하며, Nitride계 형광체는 (Sr, Ca, Si, Al, O)N:Eu (예, CaAlSiN4:Eu β-SiAlON:Eu) 또는 Ca-α SiAlON:Eu계인 (Cax,My)(Si,Al)12(O,N)16일 수 있다. 이 때, M은 Eu, Tb, Yb 또는 Er 중 적어도 하나의 물질이며 0.05<(x+y)<0.3, 0.02<x<0.27 and 0.03<y<0.3을 만족하는 형광체 성분 중에서 선택될 수 있다. 적색 형광체는 N(예, CaAlSiN3:Eu)을 포함하는 질화물(Nitride)계 형광체거나 KSF(K2SiF6) 형광체일 수 있다. 예를 들어, 반도체 소자(10)에서 방출되는 광이 청색인 경우, 파장 변환 입자는 녹색, 적색 형광체를 포함하거나 황색 형광체를 포함할 수 있다. The sulfide-based fluorescent material can be selected from (Ca, Sr) S: Eu, (Sr, Ca, Ba) (Al, Ga) 2 S 4 : Eu, (O, N) 16 (Ca x , M y ) (Si, Al) 12 (O, N): Eu (e.g., CaAlSiN 4 : Eu? -SiAlON: Eu) or Ca-? SiAlON: Eu. In this case, M may be selected from among the phosphor components satisfying 0.05 <(x + y) <0.3, 0.02 <x <0.27 and 0.03 <y <0.3, at least one of Eu, Tb, Yb or Er. The red phosphor may be a nitride-based phosphor including N (e.g., CaAlSiN 3 : Eu) or a KSF (K 2 SiF 6 ) phosphor. For example, when the light emitted from the semiconductor element 10 is blue, the wavelength converting particles may include green, red phosphor, or may include a yellow phosphor.

실시 예에서는 파장 변환 부재(50)의 상부면이 곡률을 갖는 반원 형상인 것을 도시하였으나, 파장 변환 부재(50)의 상부면을 평평할 수 있다. 또한, 반도체 소자(10)에서 방출되는 광이 청색인 경우, 파장 변환 부재(50)는 녹색 형광체를 포함하는 파장 변환 부재와 적색 형광체를 포함하는 파장 변환 부재를 포함할 수 있으며, 이에 한정하지 않는다. In the embodiment, the upper surface of the wavelength conversion member 50 is shown as a semi-circular shape having a curvature, but the upper surface of the wavelength conversion member 50 may be flat. When the light emitted from the semiconductor element 10 is blue, the wavelength converting member 50 may include a wavelength converting member including a green phosphor and a wavelength converting member including a red phosphor, but is not limited thereto .

한편, 실시 예의 반도체 소자 패키지(1000)는 광 방출을 향상시키기 위해, 반사 부재를 더 포함할 수 있다.On the other hand, the semiconductor device package 1000 of the embodiment may further include a reflective member to improve light emission.

도 3은 반사 부재를 더 포함하는 도 1의 Ⅰ-Ⅰ'의 단면도이다.3 is a sectional view of I-I 'of Fig. 1 further comprising a reflecting member.

도 3과 같이, 반사 부재(130)는 기판(100) 상에 배치될 수 있다. 반사 부재(130)는 반도체 소자(10)에서 방출되어 기판(100) 방향으로 향상하는 광을 파장 변환 부재(50) 방향으로 반사시킬 수 있다. 반사 부재(130)는 제 1, 제 2 전원 패드(20a, 20b) 및 전달 패드(20c)를 노출시키도록 제 1, 제 2 및 제 3 금속 패턴(110a, 110b, 110c) 상에 배치될 수 있다.As shown in Fig. 3, the reflective member 130 may be disposed on the substrate 100. Fig. The reflective member 130 may reflect light that is emitted from the semiconductor device 10 and improves toward the substrate 100 in the direction of the wavelength conversion member 50. The reflective member 130 may be disposed on the first, second and third metal patterns 110a, 110b and 110c to expose the first and second power supply pads 20a and 20b and the transmission pad 20c. have.

반사 부재(130)는 인접한 제 1, 제 2 및 제 3 금속 패턴(110a, 110b, 110c)이 직접 접속하는 것을 방지하기 위해 절연 기능과 반사 기능을 모두 수행하는 물질을 포함할 수 있으며, 이에 한정하지 않는다.The reflective member 130 may include a material that performs both an insulating function and a reflective function to prevent the adjacent first, second, and third metal patterns 110a, 110b, and 110c from being directly connected to each other. I never do that.

예를 들어, 반사 부재(130)는 페닐 실리콘(Phenyl Silicone), 메틸 실리콘(Methyl Silicone) 과 같은 백색 실리콘(White Silicone)을 포함할 수 있으며, 반사율을 향상시키기 위해 반사 입자를 포함할 수도 있다. 예를 들어, 반사 부재(130)는 TiO2가 분산된 글래스일 수도 있으며, 이에 한정하지 않는다.For example, the reflective member 130 may include white silicon such as Phenyl Silicone or Methyl Silicone, and may include reflective particles to improve reflectance. For example, the reflective member 130 may be a glass in which TiO 2 is dispersed, but is not limited thereto.

반사 부재(130)는 분산 브래그 반사층(Distributed Bragg Reflector; DBR)을 포함할 수 있다. DBR층은 굴절률이 다른 두가지 물질을 교대로 쌓은 구조로 이루어질 수 있다. DBR층은 고 굴절률을 갖는 제 1 층과 저 굴절률을 갖는 제 2 층이 반복되어 형성될 수 있다. 제 1 층과 제 2 층은 모두 유전체일 수 있으며, 제 1 층과 제 2 층의 고 굴절률과 저 굴절률은 상대적인 굴절률일 수 있다. 반도체 소자(10)에서 방출되는 광 중 기판(100) 방향으로 진행하는 광은 DBR층의 제 1 층과 제 2 층의 굴절률 차이에 의해 DBR층을 통과하지 못하고 파장 변환 부재(50) 방향으로 반사될 수 있다.The reflective member 130 may include a Distributed Bragg Reflector (DBR). The DBR layer can be formed by alternately stacking two materials having different refractive indices. The DBR layer may be formed by repeating a first layer having a high refractive index and a second layer having a low refractive index. Both the first and second layers may be dielectric, and the high and low refractive indices of the first and second layers may be relative refractive indices. The light traveling in the direction of the substrate 100 among the light emitted from the semiconductor element 10 does not pass through the DBR layer due to the refractive index difference between the first layer and the second layer of the DBR layer, .

도 4a는 도 2b의 반도체 소자의 단면도이다.4A is a cross-sectional view of the semiconductor device of FIG. 2B.

도 4a와 같이, 반도체 소자(10)는 지지 기판(11)의 하부에 배치되는 발광 구조물(12), 발광 구조물(12)의 일 측에 배치되는 제 1, 제 2 전극 패드(15a, 15b)를 포함하는 발광 소자일 수 있다. 실시 예에서는 제 1, 제 2 전극 패드(15a, 15b)가 발광 구조물(12)의 하부에 배치되는 것을 도시하였다.4A, the semiconductor element 10 includes a light emitting structure 12 disposed under the support substrate 11, first and second electrode pads 15a and 15b disposed on one side of the light emitting structure 12, Emitting device. In the embodiment, the first and second electrode pads 15a and 15b are disposed under the light emitting structure 12.

지지 기판(11)은 전도성 기판 또는 절연성 기판을 포함한다. 지지 기판(11)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼일 수 있다. 지지 기판(11)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 필요에 따라 지지 기판(11)은 제거될 수 있다.The supporting substrate 11 includes a conductive substrate or an insulating substrate. The support substrate 11 may be a material suitable for semiconductor material growth or a carrier wafer. The supporting substrate 11 may be formed of a material selected from the group consisting of sapphire (Al 2 O 3 ), SiC, GaAs, GaN, ZnO, Si, GaP, InP and Ge. The supporting substrate 11 can be removed as needed.

발광 구조물(12)은 제 1 반도체층(12a), 활성층(12b), 및 제 2 반도체층(12c)을 포함한다. 일반적으로 상기와 같은 발광 구조물(12)은 지지 기판(11)과 함께 절단하여 복수 개로 분리될 수 있다.The light emitting structure 12 includes a first semiconductor layer 12a, an active layer 12b, and a second semiconductor layer 12c. In general, the light emitting structure 12 may be cut along with the support substrate 11 to be separated into a plurality of light emitting structures 12.

제 1 반도체층(12a)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제 1 반도체층(12a)에 제 1 도펀트가 도핑될 수 있다. 제 1 반도체층(12a)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제 1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제 1 도펀트가 n형 도펀트인 경우, 제 1 도펀트가 도핑된 제 1 반도체층(12a)은 n형 반도체층일 수 있다.The first semiconductor layer 12a may be formed of a compound semiconductor such as Group III-V or II-VI, and the first semiconductor layer 12a may be doped with a first dopant. The first semiconductor layer 12a is a semiconductor material having a composition formula of In x Al y Ga 1-xy N (0? X? 1, 0? Y? 1, 0? X + y? 1) AlGaN, InGaN, InAlGaN, and the like. The first dopant may be an n-type dopant such as Si, Ge, Sn, Se, or Te. When the first dopant is an n-type dopant, the first semiconductor layer 12a doped with the first dopant may be an n-type semiconductor layer.

활성층(12b)은 제 1 반도체층(12a)을 통해서 주입되는 전자(또는 정공)와 제 2 반도체층(12c)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(12b)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.The active layer 12b is a layer where electrons (or holes) injected through the first semiconductor layer 12a and holes (or electrons) injected through the second semiconductor layer 12c meet. The active layer 12b transitions to a low energy level as electrons and holes are recombined, and light having a wavelength corresponding thereto can be generated.

활성층(12b)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(12b)의 구조는 이에 한정하지 않는다.The active layer 12b may have any one of a single well structure, a multiple well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, Is not limited thereto.

제 2 반도체층(12c)은 활성층(12b) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제 2 반도체층(12c)에 제2도펀트가 도핑될 수 있다. 제 2 반도체층(12c)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제 2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제 2 도펀트가 도핑된 제 2 반도체층(12c)은 p형 반도체층일 수 있다.The second semiconductor layer 12c is formed on the active layer 12b and may be formed of a compound semiconductor such as group III-V or II-VI group. The second semiconductor layer 12c may be doped with a second dopant . The second semiconductor layer 12c may be formed of a semiconductor material having a composition formula of In x Al y Ga 1 -x- y N (0? X? 1, 0? Y? 1, 0? X + , GaP, GaAs, GaAsP, and AlGaInP. When the second dopant is a p-type dopant such as Mg, Zn, Ca, Sr, or Ba, the second semiconductor layer 12c doped with the second dopant may be a p-type semiconductor layer.

활성층(12b)과 제 2 반도체층(12c) 사이에는 전자 차단층(미도시)이 배치될 수 있다. 전자 차단층은 제 1 반도체층(12a)에서 공급된 전자가 제 2 반도체층(12c)으로 빠져나가는 흐름을 차단하여, 활성층(12b) 내에서 전자와 정공이 재결합할 확률을 높일 수 있다. 전자 차단층의 에너지 밴드갭은 활성층(12b) 및/또는 제 2 반도체층(12c)의 에너지 밴드갭보다 클 수 있다. 전자 차단층은 InxAlyGa1 -x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, InGaN, InAlGaN 등에서 선택될 수 있으나 이에 한정하지 않는다.An electron blocking layer (not shown) may be disposed between the active layer 12b and the second semiconductor layer 12c. The electron blocking layer can block the flow of electrons supplied from the first semiconductor layer 12a to the second semiconductor layer 12c and increase the probability of recombination of electrons and holes in the active layer 12b. The energy band gap of the electron blocking layer may be larger than the energy band gap of the active layer 12b and / or the second semiconductor layer 12c. The electron blocking layer may be formed of a semiconductor material having a composition formula of In x Al y Ga 1 -xy N (0? X? 1, 0? Y? 1, 0? X + y? 1), for example, AlGaN, InGaN, InAlGaN or the like But are not limited to,

발광 구조물(12)은 제 2 반도체층(12c)에서 제 1 반도체층(12a) 방향으로 형성된 관통홀(H)을 포함한다. 관통홀(H)은 바닥면에서 제 1 반도체층(12a)을 노출시키며, 측면에서 제 1, 제 2 반도체층(12a, 12c)과 활성층(12b)을 노출시킬 수 있다. 관통홀(H)에 의해 노출된 제 1 반도체층(12a)과 전기적으로 접속되도록 제 1 전극(13a)이 배치될 수 있다. 그리고, 제 2 반도체층(12c)과 전기적으로 접속되는 제 2 전극(13b)이 배치될 수 있다.The light emitting structure 12 includes a through hole H formed in the second semiconductor layer 12c in the direction of the first semiconductor layer 12a. The through hole H exposes the first semiconductor layer 12a on the bottom surface and can expose the first and second semiconductor layers 12a and 12c and the active layer 12b on the side surface. The first electrode 13a may be disposed so as to be electrically connected to the first semiconductor layer 12a exposed by the through hole H. [ The second electrode 13b, which is electrically connected to the second semiconductor layer 12c, may be disposed.

제 1, 제 2 전극(13a, 13b)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다. 또한, 제 1, 제 2 전극(13a, 13b)은 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 및 WTi 중에서 선택된 금속층을 더 포함할 수 있다.The first and second electrodes 13a and 13b may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGTO), zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx / ITO, Ni / IrOx / Au, ITO, and the like, and is not limited to these materials. The first and second electrodes 13a and 13b may be formed of a material selected from the group consisting of In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, Cr, Mo, Nb, Al, Ni, Cu, and WTi.

절연층(14)은 관통홀(H)의 측면에서 노출된 제 1, 제 2 반도체층(12a, 12c)과 활성층(12b)을 감싸도록 배치될 수 있다. 도시된 바와 같이 절연층(14)은 발광 구조물(12)의 측면을 더 감싸는 구조일 수 있으며, 절연층(14)의 형성 위치는 이에 한정하지 않는다. 제 1, 제 2 전극(13a, 13b)은 각각 제 1, 제 2 전극 패드(15a, 15b)를 통해 기판(도 2b의 100) 상에 배치된 제 1, 제 2 전원 패드(20a, 20b) 및 전달 패드(20c) 중 선택된 두 개의 전극 패드와 전기적으로 연결될 수 있다. The insulating layer 14 may be disposed to surround the first and second semiconductor layers 12a and 12c and the active layer 12b exposed at the side of the through hole H. [ As shown, the insulating layer 14 may further surround the side surface of the light emitting structure 12, and the forming position of the insulating layer 14 is not limited thereto. The first and second electrodes 13a and 13b are electrically connected to the first and second power pads 20a and 20b disposed on the substrate 100 (see FIG. 2B) through the first and second electrode pads 15a and 15b, And the transfer pad 20c, as shown in FIG.

이하, 반도체 소자(10)와 제 1, 제 2 및 제 3 금속 패턴(110a, 110b, 110c)의 전기적인 연결 구조를 구체적으로 설명하면 다음과 같다.Hereinafter, the electrical connection structure between the semiconductor element 10 and the first, second and third metal patterns 110a, 110b and 110c will be described in detail.

도 4b는 반도체 소자와 제 1, 제 2 및 제 3 금속 패턴의 접속을 도시한 단면도이다.4B is a cross-sectional view showing the connection between the semiconductor element and the first, second and third metal patterns.

도 4b와 같이, 복수 개의 반도체 소자(10) 중 기판(100)의 일 끝에 배치된 제 1 반도체 소자(10a)는 제 1 금속 패턴(110a) 및 제 3 금속 패턴(110c)에 각각 연결될 수 있다. 제 1 반도체 소자(10a)의 제 1, 제 2 전극 패드(도 4의 15a, 15b) 중 하나의 전극 패드는 제 1 금속 패턴(110a) 상에 배치된 전달 패드(20c)와 전기적으로 접속되고, 나머지 전극 패드는 제 3 금속 패턴(110c) 상에 배치된 전달 패드(20c)와 전기적으로 접속될 수 있다.4B, the first semiconductor element 10a disposed at one end of the substrate 100 among the plurality of semiconductor elements 10 may be connected to the first metal pattern 110a and the third metal pattern 110c, respectively . One of the first and second electrode pads 15a and 15b of the first semiconductor element 10a is electrically connected to the transfer pad 20c disposed on the first metal pattern 110a And the remaining electrode pads may be electrically connected to the transfer pad 20c disposed on the third metal pattern 110c.

실시 예에서는 제 1 반도체 소자(10a)의 제 1 전극 패드(15a)가 제 1 금속 패턴(110a) 상에 배치된 전달 패드(20c)와 연결되고, 제 2 전극 패드(15b)가 제 3 금속 패턴(110c) 상에 배치된 전달 패드(20c)와 연결된 것을 도시하였다.The first electrode pad 15a of the first semiconductor element 10a is connected to the transfer pad 20c disposed on the first metal pattern 110a and the second electrode pad 15b is connected to the third metal pattern 110b, And connected to the transfer pad 20c disposed on the pattern 110c.

이에 따라, 제 1 금속 패턴(110a)의 제 1 전원 패드(20a)로 인가된 외부 전원은 차례로 제 1 금속 패턴(110a), 전달 패드(20c), 제 1 반도체 소자(10a)를 통해 제 3 금속 패턴(110c)에 전달될 수 있다.Accordingly, the external power source applied to the first power source pad 20a of the first metal pattern 110a sequentially passes through the first metal pattern 110a, the transmission pad 20c, the third semiconductor element 10a, And can be transmitted to the metal pattern 110c.

기판(100)의 타 끝에 배치된 제 2 반도체 소자(10b)는 제 2 금속 패턴(110b) 및 제 3 금속 패턴(110c)에 각각 연결될 수 있다. 제 2 반도체 소자(10b)의 제 1, 제 2 전극 패드(도 4의 15a, 15b) 중 하나의 전극 패드는 제 2 금속 패턴(110b) 상에 배치된 전달 패드(20c)와 전기적으로 접속되고, 나머지 전극 패드는 제 3 금속 패턴(110c) 상에 배치된 전달 패드(20c)와 전기적으로 접속될 수 있다. The second semiconductor element 10b disposed at the other end of the substrate 100 may be connected to the second metal pattern 110b and the third metal pattern 110c, respectively. One of the first and second electrode pads 15a and 15b of the second semiconductor element 10b is electrically connected to the transfer pad 20c disposed on the second metal pattern 110b And the remaining electrode pads may be electrically connected to the transfer pad 20c disposed on the third metal pattern 110c.

실시 예에서는 제 2 반도체 소자(10b)의 제 1 전극 패드(15a)가 제 3 금속 패턴(110c) 상에 배치된 전달 패드(20c)와 연결되고, 제 2 전극 패드(15b)가 제 2 금속 패턴(110b) 상에 배치된 전달 패드(20c)와 연결된 것을 도시하였다. The first electrode pad 15a of the second semiconductor element 10b is connected to the transfer pad 20c disposed on the third metal pattern 110c and the second electrode pad 15b is connected to the second metal pattern 110c, And connected to the transfer pad 20c disposed on the pattern 110b.

이에 따라, 제 3 금속 패턴(110c)으로 전달된 외부 전원은 차례로 전달 패드(20c), 제 2 반도체 소자(10b)를 통해 제 2 금속 패턴(110b)에 전달될 수 있다.Accordingly, the external power supplied to the third metal pattern 110c can be transmitted to the second metal pattern 110b through the transmission pad 20c and the second semiconductor element 10b in order.

그리고, 제 1, 제 2 반도체 소자(10a, 10b) 사이에 배치된 적어도 하나의 제 3 반도체 소자(10c)의 제 1, 제 2 전극 패드(도 4의 15a, 15b)는 인접한 두 개의 제 3 금속 패턴(110c) 상에 배치된 전달 패드(20c)에 각각 전기적으로 연결될 수 있다. 실시 예에서는 5 개의 제 3 반도체 소자(10c)를 도시하였다.The first and second electrode pads (15a and 15b in Fig. 4) of at least one third semiconductor element 10c disposed between the first and second semiconductor elements 10a and 10b are connected to two adjacent third And may be electrically connected to the transmission pad 20c disposed on the metal pattern 110c, respectively. In the embodiment, five third semiconductor elements 10c are shown.

따라서, 실시 예의 반도체 소자 패키지(1000)는 제 1 전원 패드(20a)를 통해 제 1 금속 패턴(110a)으로 인가된 외부 전원이 제 1 반도체 소자(10a)를 통해 제 3 금속 패턴(110c)에 전달되고, 제 3 금속 패턴(110c)에 전달된 외부 전원은 적어도 하나의 제 3 반도체 소자(10c)를 통해 제 2 반도체 소자(10b)까지 전달될 수 있다. Therefore, in the semiconductor device package 1000 of the embodiment, external power applied to the first metal pattern 110a through the first power supply pad 20a is applied to the third metal pattern 110c through the first semiconductor element 10a And the external power supplied to the third metal pattern 110c may be transferred to the second semiconductor element 10b through the at least one third semiconductor element 10c.

제 1, 제 2 및 제 3 반도체 소자(10a, 10b, 10c; 10)는 자외선 파장대의 광 또는 청색 파장대의 광을 방출할 수 있으며, 반도체 소자(10)에서 방출되는 광은 파장 변환 부재(50)에 의해 특정 파장대의 광으로 변환된다. 예를 들어, 반도체 소자(10)에서 방출되는 광이 파장 변환 부재(50)를 통해 백색광으로 변환될 수 있다.The first, second and third semiconductor elements 10a, 10b and 10c may emit light in the ultraviolet wavelength band or blue wavelength band and the light emitted from the semiconductor element 10 is transmitted through the wavelength conversion member 50 To be converted into light of a specific wavelength band. For example, light emitted from the semiconductor element 10 can be converted into white light through the wavelength conversion member 50. [

즉, 상기와 같은 본 발명 실시 예의 반도체 소자 패키지는 반도체 소자(10)가 배치된 기판(100)이 지지 부재(100a) 및 지지 부재(100a)에 분산된 입자(100b, 100c)를 포함하는 유전체층(100d), 유전체층(100d) 상에 배치된 제 1, 제 2 및 제 3 금속 패턴(110a, 110b, 110c) 및 유전체층(100d)의 배면에 배치된 제 4 금속 패턴(120)을 포함하여 이루어진다.That is, the semiconductor device package of the embodiment of the present invention as described above has a structure in which the substrate 100 on which the semiconductor element 10 is disposed is divided into a support member 100a and a dielectric layer 100b including particles 100b and 100c dispersed in the support member 100a Second and third metal patterns 110a, 110b and 110c disposed on the dielectric layer 100d and a fourth metal pattern 120 disposed on the rear surface of the dielectric layer 100d .

지지 부재(100a)는 에폭시 수지, 아크릴 수지, 실리콘 수지 등을 포함하여 이루어져, 사파이어로 이루어진 기판에 비해 제조 비용이 절감될 수 있다. 그리고, 지지 부재(100a)에 분산된 입자(100b, 100c)를 통해 유전체층(100d)의 열 전도성이 향상될 수 있으며, 입자(100b, 100c)가 지지 부재(100a)와 제 1 내지 제 4 금속 패턴(110a, 110b, 110c, 120)의 열 팽창 계수 차이를 완화할 수 있다. 따라서, 기판(100)은 열에 대한 신뢰성이 향상될 수 있다. 더욱이, 제 1, 제 2, 제 3 및 제 4 금속 패턴(110a, 110b, 110c, 100d)을 통해 기판(100)의 방열 성능이 향상될 수 있다.The support member 100a includes an epoxy resin, an acrylic resin, a silicone resin, and the like, so that manufacturing cost can be reduced as compared with a substrate made of sapphire. The thermal conductivity of the dielectric layer 100d can be improved through the particles 100b and 100c dispersed in the support member 100a and the particles 100b and 100c can be supported by the support member 100a, The difference in thermal expansion coefficient between the patterns 110a, 110b, 110c, and 120 can be alleviated. Therefore, the reliability of the substrate 100 can be improved. Furthermore, the heat radiation performance of the substrate 100 can be improved through the first, second, third, and fourth metal patterns 110a, 110b, 110c, and 100d.

표 1은 일반적인 반도체 소자 패키지와 실시 예의 반도체 소자 패키지의 성능을 비교한 표이다.Table 1 compares the performance of a general semiconductor device package and a semiconductor device package of the embodiment.

하기 표 1과 같이, 사파이어 기판에 배치된 수평형 구조의 반도체 소자를 포함하는 종래 2의 반도체 소자 패키지는 플립 칩 구조의 반도체 소자를 포함하는 실시 예의 반도체 소자 패키지와 유사한 소비 전력을 갖기 위해 훨씬 많은 개수의 반도체 소자를 포함해야 한다.As shown in Table 1 below, the semiconductor device package of Conventional Example 2 including the semiconductor device of the horizontal structure disposed on the sapphire substrate is much larger than that of the semiconductor device package of the embodiment including the semiconductor device of the flip chip structure Number of semiconductor elements.

그리고, 사파이어 기판에 배치된 수평형 구조의 반도체 소자를 포함하는 종래 1의 반도체 소자 패키지와 실시 예의 반도체 소자 패키지는 소비 전력은 각각 0.946W과 0.966W로 유사하나, 종래 1의 반도체 소자 패키지는 실시 예의 반도체 소자 패키지에 비해 발열 정도가 매우 심하다.The power consumption of the semiconductor device package of Conventional 1 and the semiconductor device package of Conventional Example 1 including the semiconductor device of the horizontal structure disposed on the sapphire substrate are similar to 0.946W and 0.966W respectively, The degree of heat generation is much higher than that of the example semiconductor device package.

실시 예Example 종래 1Conventional 1 종래 2Conventional 2 반도체 소자 전압Semiconductor device voltage 6V6V 22V22V 3V3V 반도체 소자 개수Number of semiconductor devices 6개6 3개Three 22개22 패키지 크기Package size 1500㎛×120㎛×140㎛1500 탆 120 탆 140 탆 1500㎛×160㎛×150㎛1500 m x 160 m x 150 m 3800㎛×100㎛×150㎛3800 mu m x 100 mu m x 150 mu m 소비 전력Power Consumption 0.996W0.996W 0.946W0.946 W 0.931W0.931 W 발열Fever 108108 132132 104104

따라서, 실시 예의 반도체 소자 패키지가 플립 칩 구조의 반도체 소자를 포함하여 이루어지는 경우, 수평형 구조의 반도체 소자를 포함하는 반도체 소자 패키지에 비해 반도체 소자의 개수를 감소시켜도 동일한 소비전력을 얻을 수 있다. 이에 따라, 제조 비용을 감소할 수 있으며, 와이어가 필요 없어 공정 역시 간소화될 수 있다.Therefore, when the semiconductor device package of the embodiment includes the semiconductor device of the flip chip structure, the same power consumption can be obtained even if the number of the semiconductor devices is reduced as compared with the semiconductor device package including the semiconductor device of the horizontal structure. Thus, the manufacturing cost can be reduced, and the process can be simplified because no wire is required.

이하, 다른 실시 예의 반도체 소자 패키지를 설명하면 다음과 같다.Hereinafter, a semiconductor device package according to another embodiment will be described.

도 5b 및 도 5b는 다른 실시 예의 반도체 소자 패키지의 단면도이다.5B and 5B are cross-sectional views of a semiconductor device package of another embodiment.

도 5a와 같이, 다른 실시 예의 반도체 소자 패키지(1000)의 기판(100)은 수직 방향으로 중첩된 적어도 두 층의 유전체층(100d)을 포함할 수 있으며, 적어도 두 층의 유전체층(100d)은 수직 방향으로 중첩된 구조일 수 있다. 그리고, 두 층의 유전체층(100d) 사이에는 제 5 금속층(120a)이 배치될 수 있다.5A, the substrate 100 of the semiconductor device package 1000 of another embodiment may include at least two dielectric layers 100d stacked in a vertical direction, and at least two dielectric layers 100d may extend in a vertical direction Lt; / RTI &gt; A fifth metal layer 120a may be disposed between the two dielectric layers 100d.

수직 방향으로 중첩된 적어도 두 층의 유전체층(100d)은 동일한 물질을 포함할 수 있으며, 도 2b와 같이 단일층으로 이루어진 유전체층에 비해 두께가 얇을 수 있다.At least two dielectric layers 100d stacked in the vertical direction may include the same material and may be thinner than a dielectric layer made of a single layer as shown in FIG.

예를 들어, 적어도 두 층의 유전체층(100d)의 두께는 200㎛ 이하일 수 있다. 그리고, 기판(100)은 제 5 금속층(120a)을 더 포함하므로, 반도체 소자 패키지(1000)의 박형화를 위해, 제 1 내지 제 5 금속 패턴(110a, 110b, 110c, 120, 120a)의 두께는 35㎛ 이하일 수 있다.For example, the thickness of the dielectric layer 100d of at least two layers may be 200 mu m or less. The thickness of the first to fifth metal patterns 110a, 110b, 110c, 120, and 120a is set so that the thickness of the first to fifth metal patterns 110a, 110b, 110c, 120, Mu] m or less.

다른 실시 예의 반도체 소자 패키지(1000)는 지지 부재(100a) 및 지지 부재(100a)에 분산된 입자(100b, 100c)를 포함하며 제 5 금속층(120a)을 사이에 두고 수직 방향으로 중첩된 적어도 두 층의 유전체층(100d), 적어도 두 층의 유전체층(100d) 중 최상부에 배치된 유전체층(100d) 상에 배치되며 유전체층(100d)의 양 끝에 배치된 제 1 금속 패턴(110a)과 제 2 금속 패턴(110b), 제 1 금속 패턴(110a)과 제 2 금속 패턴(110b) 사이에 배치된 복수 개의 제 3 금속 패턴(100c) 및 적어도 두 층의 유전체층(100d) 중 최하부에 배치된 유전체층(100d)의 배면에 배치된 제 4 금속 패턴(120)을 포함하는 기판(100)을 포함한다.The semiconductor device package 1000 of another embodiment includes at least two vertically stacked layers 100b and 100c dispersed in a supporting member 100a and a supporting member 100a and sandwiched therebetween through a fifth metal layer 120a. A first metal pattern 110a disposed on both ends of the dielectric layer 100d and a second metal pattern 110b disposed on the dielectric layer 100d disposed on the uppermost one of the at least two dielectric layers 100d, A plurality of third metal patterns 100c disposed between the first metal pattern 110a and the second metal pattern 110b and a plurality of third metal patterns 100c disposed at the lowermost one of the at least two dielectric layers 100d, And a fourth metal pattern 120 disposed on the backside.

따라서, 상기와 같은 다른 실시 예의 반도체 소자 패키지(1000)는 적어도 두 층의 유전체층(100d) 사이에도 제 5 금속 패턴(120a)이 배치됨으로써, 기판(100)의 방열 성능이 향상될 수 있다.Therefore, in the semiconductor device package 1000 of another embodiment as described above, the fifth metal pattern 120a is also disposed between at least two dielectric layers 100d, so that the heat radiation performance of the substrate 100 can be improved.

제 5 금속 패턴(120a)은 전도성을 갖는 물질로, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, Cr, Cu 등과 같은 금속을 포함하는 단일 물질 또는 합금 물질일 수 있다. 예를 들어, 제 5 금속 패턴(120a)은 Cu만을 포함하여 이루어질 수 있으며, 이에 한정하지 않는다.The fifth metal pattern 120a may be made of a conductive material and may include a metal such as Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, Cr, Material or alloy material. For example, the fifth metal pattern 120a may include only Cu, but is not limited thereto.

한편, 도 5b와 같이, 수직 방향으로 중첩된 적어도 두 층의 유전체층(100d) 사이에 배치된 제 5 금속 패턴(120a)과 적어도 두 층의 유전체층(100d) 중 최하부에 배치된 유전체층(100d)의 배면에 배치된 제 4 금속 패턴(120)이 제 5, 제 4 금속 패턴(120a, 120) 사이에 배치된 유전체층(100d)을 관통하는 제 6 금속 패턴(120b)을 통해 서로 연결된 구조일 수 있다.5B, the fifth metal pattern 120a disposed between the at least two dielectric layers 100d stacked in the vertical direction and the dielectric layer 100d disposed at the lowermost one of the at least two dielectric layers 100d The fourth metal pattern 120 disposed on the back surface may be connected to each other via the sixth metal pattern 120b passing through the dielectric layer 100d disposed between the fifth and fourth metal patterns 120a and 120 .

수직 방향으로 중첩된 적어도 두 층의 유전체층(100d)은 동일한 물질을 포함할 수 있으며, 도 2b와 같이 단일층으로 이루어진 유전체층에 비해 두께가 얇을 수 있다. 그리고, 반도체 소자 패키지(1000)의 박형화를 위해, 제 1 내지 제 5 금속 패턴(110a, 110b, 110c, 120, 120a)의 두께는 35㎛ 이하일 수 있다.At least two dielectric layers 100d stacked in the vertical direction may include the same material and may be thinner than a dielectric layer made of a single layer as shown in FIG. The thickness of the first to fifth metal patterns 110a, 110b, 110c, 120, and 120a may be less than 35 占 퐉 to reduce the thickness of the semiconductor device package 1000. [

한편, 제 4, 제 5 및 제 6 금속 패턴(120, 120a, 120b)는 일체형으로 형성될 수 있으며, 이에 한정하지 않는다. 제 5 및 제 6 금속 패턴(120a, 120b)은 전도성을 갖는 물질로, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, Cr, Cu 등과 같은 금속을 포함하는 단일 물질 또는 합금 물질일 수 있다. 예를 들어, 제 5 및 제 6 금속 패턴(120a, 120b)은 Cu만을 포함하여 이루어질 수 있으며, 이에 한정하지 않는다.Meanwhile, the fourth, fifth, and sixth metal patterns 120, 120a, and 120b may be formed integrally, but are not limited thereto. The fifth and sixth metal patterns 120a and 120b may be formed of a material having conductivity such as Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, Or may be a single material or an alloy material comprising a metal. For example, the fifth and sixth metal patterns 120a and 120b may include only Cu, but are not limited thereto.

상기와 같은 제 5a 및 제 5b의 다른 실시 예의 반도체 소자 패키지(1000)는 도 1, 도 2a 및 도 2b에서 개시하는 반도체 소자 패키지(1000)와 기판(100)을 제외한 다른 구성 요소는 동일하여 상세한 설명을 생략한다.The semiconductor device package 1000 of another embodiment of the fifth and the fifth aspects is the same as the semiconductor device package 1000 disclosed in FIGS. 1, 2A, and 2B except for the substrate 100, The description will be omitted.

도 5a 및 도 5b의 지지 부재(100a), 입자(100b, 100c), 유전체층(100d), 제 1 내지 제 4 금속 패턴(110a, 110b, 110c, 120)의 물질 역시 상술한 도 2a 및 도 2b에서 개시하는 것과 동일하여 생략한다. The materials of the support member 100a, the particles 100b and 100c, the dielectric layer 100d and the first to fourth metal patterns 110a, 110b, 110c and 120 in FIGS. 5A and 5B are also described in FIGS. 2A and 2B And is omitted here.

상술한 반도체 소자 패키지는 조명 시스템의 광원으로 사용될 수 있으며, 예를 들어 영상 표시 장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.The above-described semiconductor device package can be used as a light source of an illumination system, and can be used as a light source of a video display device or a lighting device, for example.

일반적으로, 전구는 텅스텐과 같은 선(line) 형상의 필라멘트에 전류가 전류에 의해 가열되어 발광할 수 있다. 그런데, 필라멘트는 소비 전력이 높고 외부 충격에 의해 쉽게 끊어지는 경향이 있다. 그러나, 실시 예의 반도체 소자 패키지(1000)를 포함하는 전구는 소비 전력이 낮고 반영구적인 수명을 갖는다.Generally, a bulb can emit light by heating a current to a line-shaped filament such as tungsten by an electric current. However, the filament has high power consumption and tends to be easily broken by an external impact. However, the light bulb including the semiconductor device package 1000 of the embodiment has a low power consumption and a semi-permanent lifetime.

또한, 반도체 소자 패키지는 영상 표시 장치의 백라이트 유닛으로 사용될 수 있으며, 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.Further, the semiconductor device package can be used as a backlight unit of an image display device, and can be used as an edge-type backlight unit or as a direct-type backlight unit, and can be used as a regulator or bulb type when used as a light source of a lighting apparatus , And may also be used as a light source of a mobile terminal.

발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.The light emitting element includes a laser diode in addition to the light emitting diode described above.

레이저 다이오드는, 발광 소자와 동일하게, 상술한 구조의 제 1 도전형 반도체층과 활성층 및 제 2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제 1 도전형 반도체와 n-형의 제 2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.The laser diode may include the first conductivity type semiconductor layer, the active layer and the second conductivity type semiconductor layer having the above-described structure, like the light emitting element. Then, electro-luminescence (electroluminescence) phenomenon in which light is emitted when an electric current is applied after bonding the p-type first conductivity type semiconductor and the n-type second conductivity type semiconductor is used, And phase. That is, the laser diode can emit light having one specific wavelength (monochromatic beam) with the same phase and in the same direction by using a phenomenon called stimulated emission and a constructive interference phenomenon. It can be used for optical communication, medical equipment and semiconductor processing equipment.

수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광도전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.As the light receiving element, a photodetector, which is a kind of transducer that detects light and converts the intensity of the light into an electric signal, is exemplified. As such a photodetector, a photodiode (e.g., a PD with a peak wavelength in a visible blind spectral region or a true blind spectral region), a photodiode (e.g., a photodiode such as a photodiode (silicon, selenium), a photoconductive element (cadmium sulfide, cadmium selenide) , Photomultiplier tube, phototube (vacuum, gas-filled), IR (Infra-Red) detector, and the like.

또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다. In addition, a semiconductor device such as a photodetector may be fabricated using a direct bandgap semiconductor, which is generally excellent in photo-conversion efficiency. Alternatively, the photodetector has a variety of structures, and the most general structure includes a pinned photodetector using a pn junction, a Schottky photodetector using a Schottky junction, and a metal-semiconductor metal (MSM) photodetector have.

포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제 1 도전형 반도체층과 활성층 및 제 2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.The photodiode, like the light emitting device, may include the first conductivity type semiconductor layer having the structure described above, the active layer, and the second conductivity type semiconductor layer, and may have a pn junction or a pin structure. The photodiode operates by applying reverse bias or zero bias. When light is incident on the photodiode, electrons and holes are generated and a current flows. At this time, the magnitude of the current may be approximately proportional to the intensity of the light incident on the photodiode.

광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제 1 도전형 반도체층과 활성층 및 제 2 도전형 반도체층을 포함할 수 있다. A photovoltaic cell or a solar cell is a type of photodiode that can convert light into current. The solar cell, like the light emitting device, may include the first conductivity type semiconductor layer, the active layer and the second conductivity type semiconductor layer having the above-described structure.

또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.In addition, it can be used as a rectifier of an electronic circuit through a rectifying characteristic of a general diode using a p-n junction, and can be applied to an oscillation circuit or the like by being applied to a microwave circuit.

또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.In addition, the above-described semiconductor element is not necessarily implemented as a semiconductor, and may further include a metal material as the case may be. For example, a semiconductor device such as a light receiving element may be implemented using at least one of Ag, Al, Au, In, Ga, N, Zn, Se, P, or As, Or may be implemented using a doped semiconductor material or an intrinsic semiconductor material.

이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be understood that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.

10: 반도체 소자 11: 지지 기판
12: 발광 구조물 12a: 제 1 반도체층
12b: 활성층 12c: 제 2 반도체층
13a: 제 1 전극 13b: 제 2 전극
14: 절연층 15a: 제 1 전극 패드
15b: 제 2 전극 패드 20a: 제 1 전원 패드
20b: 제 2 전원 패드 20c: 전달 패드
50: 파장 변환 부재 100: 기판
100a: 지지 부재 100b, 100c: 입자
100d: 유전체층 110a: 제 1 금속 패턴
110b: 제 2 금속 패턴 110c: 제 3 금속 패턴
120: 제 4 금속 패턴 120a: 제 5 금속 패턴
130: 파장 변환 부재 1000: 반도체 소자 패키지10: Semiconductor device 11: Support substrate
12: light emitting structure 12a: first semiconductor layer
12b: active layer 12c: second semiconductor layer
13a: first electrode 13b: second electrode
14: insulating layer 15a: first electrode pad
15b: second electrode pad 20a: first power pad
20b: second power supply pad 20c: transmission pad
50: wavelength converting member 100: substrate
100a: Support member 100b, 100c: Particle
100d: dielectric layer 110a: first metal pattern
110b: second metal pattern 110c: third metal pattern
120: fourth metal pattern 120a: fifth metal pattern
130: wavelength conversion element 1000: semiconductor element package

Claims (17)

유전체층, 상기 유전체층 상에 배치되며 상기 유전체층의 양 끝에 배치된 제 1 금속 패턴과 제 2 금속 패턴, 상기 제 1 금속 패턴과 상기 제 2 금속 패턴 사이에 배치된 복수 개의 제 3 금속 패턴 및 상기 유전체층의 하부에 배치된 제 4 금속 패턴을 포함하는 기판; 및
상기 기판 상에 배치되며, 상기 제 3 금속 패턴을 통해 전기적으로 연결되는 복수 개의 반도체 소자를 포함하는 반도체 소자 패키지.A plurality of third metal patterns disposed between the first metal pattern and the second metal pattern, and a second metal pattern disposed on both ends of the dielectric layer, the first metal pattern and the second metal pattern being disposed on the dielectric layer, A substrate comprising a fourth metal pattern disposed underneath; And
And a plurality of semiconductor elements disposed on the substrate and electrically connected through the third metal pattern. 제 1 항에 있어서,
상기 유전체층은 지지 부재 및 상기 지지 부재에 분산된 적어도 하나의 입자를 포함하는 반도체 소자 패키지.The method according to claim 1,
Wherein the dielectric layer comprises a support member and at least one particle dispersed in the support member. 제 2 항에 있어서,
상기 지지 부재는 에폭시 수지를 포함하는 반도체 소자 패키지.3. The method of claim 2,
Wherein the support member comprises an epoxy resin. 제 2 항에 있어서,
상기 입자는 Al2O3 및 BN을 포함하는 반도체 소자 패키지.3. The method of claim 2,
Wherein the particles comprise Al 2 O 3 and BN. 제 1 항에 있어서,
상기 제 1 금속 패턴 및 상기 제 2 금속 패턴 상에 형성되어 전원 공급 장치와 전기적으로 연결된 제 1 전원 패드 및 제 2 전원 패드; 및
상기 제 1, 제 2 및 제 3 금속 패턴 상에 배치된 전달 패드를 포함하며,
외부 전원은 차례로 상기 제 1 전원 패드, 상기 제 1 금속 패턴, 상기 전달 패드를 통해 상기 반도체 소자에 전달되는 반도체 소자 패키지.The method according to claim 1,
A first power pad and a second power pad formed on the first metal pattern and the second metal pattern and electrically connected to the power supply device; And
And a transmission pad disposed on the first, second and third metal patterns,
Wherein the external power is in turn transferred to the semiconductor element through the first power pad, the first metal pattern, and the transmission pad. 제 1 항에 있어서,
상기 기판 상에 배치된 반사 부재를 포함하는 반도체 소자 패키지.The method according to claim 1,
And a reflective member disposed on the substrate. 제 5 항에 있어서,
상기 제 1, 제 2 전원 패드 및 상기 전달 패드를 노출시키도록 상기 제 1, 제 2 및 제 3 금속 패턴 상에 배치된 반사 부재를 포함하는 반도체 소자 패키지.6. The method of claim 5,
And a reflective member disposed on the first, second, and third metal patterns to expose the first and second power supply pads and the transmission pad. 제 1 항에 있어서,
상기 반도체 소자는 플립 칩 구조인 반도체 소자 패키지.The method according to claim 1,
Wherein the semiconductor element is a flip chip structure. 수직 방향으로 중첩된 적어도 두 층의 유전체층, 상기 적어도 두 층의 유전체층 중 최상부에 배치된 유전체층 상에 배치되며 상기 유전체층의 양 끝에 배치된 제 1 금속 패턴과 제 2 금속 패턴, 상기 제 1 금속 패턴과 상기 제 2 금속 패턴 사이에 배치된 복수 개의 제 3 금속 패턴, 상기 적어도 두 층의 유전체층 중 최하부에 배치된 유전체층의 배면에 배치된 제 4 금속 패턴 및 상기 적어도 두 층의 유전체층 사이에 배치된 제 5 금속 패턴을 포함하는 기판; 및
상기 기판 상에 배치되며, 상기 제 3 금속 패턴을 통해 전기적으로 연결되는 복수 개의 반도체 소자를 포함하는 반도체 소자 패키지.At least two dielectric layers superimposed in a vertical direction, a first metal pattern and a second metal pattern disposed on dielectric layers disposed at the top of the at least two dielectric layers and disposed at both ends of the dielectric layer, A plurality of third metal patterns disposed between the second metal patterns, a fourth metal pattern disposed on a back surface of the dielectric layer disposed at the lowermost one of the at least two dielectric layers, and a fourth metal pattern disposed between the at least two dielectric layers A substrate comprising a metal pattern; And
And a plurality of semiconductor elements disposed on the substrate and electrically connected through the third metal pattern. 제 9 항에 있어서,
상기 적어도 두 층의 유전체층은 지지 부재 및 상기 지지 부재에 분산된 적어도 하나의 입자를 포함하는 반도체 소자 패키지.10. The method of claim 9,
Wherein the at least two dielectric layers comprise a support member and at least one particle dispersed in the support member. 제 10 항에 있어서,
상기 지지 부재는 에폭시 수지를 포함하는 반도체 소자 패키지.11. The method of claim 10,
Wherein the support member comprises an epoxy resin. 제 10 항에 있어서,
상기 입자는 Al2O3 및 BN을 포함하는 반도체 소자 패키지.11. The method of claim 10,
Wherein the particles comprise Al 2 O 3 and BN. 수직 방향으로 중첩된 적어도 두 층의 유전체층, 상기 적어도 두 층의 유전체층 중 최상부에 배치된 유전체층 상에 배치되며 상기 유전체층의 양 끝에 배치된 제 1 금속 패턴과 제 2 금속 패턴, 상기 제 1 금속 패턴과 상기 제 2 금속 패턴 사이에 배치된 복수 개의 제 3 금속 패턴, 상기 적어도 두 층의 유전체층 중 최하부에 배치된 유전체층의 배면에 배치된 제 4 금속 패턴 및 상기 적어도 두 층의 유전체층 사이에 배치되어 상기 제 4 금속 패턴과 전기적으로 연결되는 제 5 금속 패턴을 포함하는 기판; 및
상기 기판 상에 배치되며, 상기 제 3 금속 패턴을 통해 전기적으로 연결되는 복수 개의 반도체 소자를 포함하는 반도체 소자 패키지.At least two dielectric layers superimposed in a vertical direction, a first metal pattern and a second metal pattern disposed on dielectric layers disposed at the top of the at least two dielectric layers and disposed at both ends of the dielectric layer, A plurality of third metal patterns disposed between the second metal patterns, a fourth metal pattern disposed on a rear surface of the dielectric layer disposed at the lowermost one of the dielectric layers of at least two layers, and a second metal pattern disposed between the at least two dielectric layers, A fourth metal pattern electrically connected to the second metal pattern; And
And a plurality of semiconductor elements disposed on the substrate and electrically connected through the third metal pattern. 제 13 항에 있어서,
상기 제 4 금속 패턴과 상기 제 5 금속 패턴은 상기 유전체층을 관통하는 제 6 금속 패턴을 통해 전기적으로 연결된 반도체 소자 패키지.14. The method of claim 13,
Wherein the fourth metal pattern and the fifth metal pattern are electrically connected through a sixth metal pattern passing through the dielectric layer. 제 13 항에 있어서,
상기 적어도 두 층의 유전체층은 지지 부재 및 상기 지지 부재에 분산된 적어도 하나의 입자를 포함하는 반도체 소자 패키지.14. The method of claim 13,
Wherein the at least two dielectric layers comprise a support member and at least one particle dispersed in the support member. 제 15 항에 있어서,
상기 지지 부재는 에폭시 수지를 포함하는 반도체 소자 패키지.16. The method of claim 15,
Wherein the support member comprises an epoxy resin. 제 15 항에 있어서,
상기 입자는 Al2O3 및 BN을 포함하는 반도체 소자 패키지.16. The method of claim 15,
Wherein the particles comprise Al 2 O 3 and BN.
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