KR102271173B1 - Semiconductor device - Google Patents

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Abstract

실시 예는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 관한 것이다.
실시 예에 따른 반도체 소자는, 발광구조물, 발광구조물의 제1 도전형 반도체층에 전기적으로 연결된 제1 전극, 발광구조물의 제2 도전형 반도체층에 전기적으로 연결된 제2 전극, 제1 전극에 전기적으로 연결된 제1 본딩패드, 제2 전극에 전기적으로 연결된 제2 본딩패드, 발광구조물과 제1 본딩패드 사이에 배치된 제1 반사층, 발광구조물과 제2 본딩패드 사이에 배치된 제2 반사층, 발광구조물의 상부 면과 제1 반사층 사이에 배치되며 제1 컨택홀을 제공하는 오믹접촉층을 포함하고, 발광구조물의 상부 면과 제1 반사층의 하부 면이 제1 컨택홀을 통하여 접촉될 수 있다.The embodiment relates to a semiconductor device, a semiconductor device manufacturing method, and a semiconductor device package.
The semiconductor device according to the embodiment includes a light emitting structure, a first electrode electrically connected to the first conductivity type semiconductor layer of the light emitting structure, a second electrode electrically connected to the second conductivity type semiconductor layer of the light emitting structure, and electrically connected to the first electrode a first bonding pad connected to the second electrode, a second bonding pad electrically connected to the second electrode, a first reflective layer disposed between the light emitting structure and the first bonding pad, a second reflective layer disposed between the light emitting structure and the second bonding pad, light emission An ohmic contact layer disposed between the upper surface of the structure and the first reflective layer and providing a first contact hole, the upper surface of the light emitting structure and the lower surface of the first reflective layer may be in contact through the first contact hole.

Description

반도체 소자 {SEMICONDUCTOR DEVICE}Semiconductor device {SEMICONDUCTOR DEVICE}

실시 예는 반도체 소자 및 반도체 소자 제조방법, 반도체 소자 패키지에 관한 것이다.The embodiment relates to a semiconductor device, a semiconductor device manufacturing method, and a semiconductor device package.

GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.A semiconductor device including a compound such as GaN or AlGaN has many advantages, such as having a wide and easily adjustable band gap energy, and thus can be used in various ways as a light emitting device, a light receiving device, and various diodes.

특히, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 파장 대역의 빛을 구현할 수 있는 장점이 있다. 또한, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드나 레이저 다이오드와 같은 발광소자는, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광원도 구현이 가능하다. 이러한 발광소자는, 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다. In particular, light emitting devices such as light emitting diodes or laser diodes using group 3-5 or group 2-6 compound semiconductor materials have become red, green, and red, green, and red due to the development of thin film growth technology and device materials. It has the advantage of being able to implement light of various wavelength bands, such as blue and ultraviolet. In addition, a light emitting device such as a light emitting diode or a laser diode using a group 3-5 or group 2-6 compound semiconductor material may be implemented as a white light source with good efficiency by using a fluorescent material or combining colors. These light emitting devices have advantages of low power consumption, semi-permanent lifespan, fast response speed, safety, and environmental friendliness compared to conventional light sources such as fluorescent lamps and incandescent lamps.

뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한, 이와 같은 수광 소자는 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용될 수 있다.In addition, when a light receiving device such as a photodetector or a solar cell is manufactured using a group 3-5 or group 2-6 compound semiconductor material, a photocurrent is generated by absorbing light in various wavelength ranges through the development of the device material. This makes it possible to use light of various wavelength ranges from gamma rays to radio wavelengths. In addition, such a light receiving element has advantages of fast response speed, safety, environmental friendliness, and easy adjustment of element materials, and thus can be easily used in power control or ultra-high frequency circuits or communication modules.

따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 가스(Gas)나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.Therefore, the semiconductor device can replace a light emitting diode backlight, a fluorescent lamp or an incandescent light bulb that replaces a cold cathode fluorescence lamp (CCFL) constituting a transmission module of an optical communication means and a backlight of a liquid crystal display (LCD) display device. The application is expanding to white light emitting diode lighting devices, automobile headlights and traffic lights, and sensors that detect gas or fire. In addition, the application of the semiconductor device may be extended to high-frequency application circuits, other power control devices, and communication modules.

발광소자(Light Emitting Device)는 예로서 주기율표상에서 3족-5족 원소 또는 2족-6족 원소를 이용하여 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로 제공될 수 있고, 화합물 반도체의 조성비를 조절함으로써 다양한 파장 구현이 가능하다.The light emitting device (Light Emitting Device) may be provided as a pn junction diode having a property of converting electrical energy into light energy using, for example, a group 3-5 element or a group 2-6 element on the periodic table, Various wavelengths can be realized by adjusting the composition ratio.

예를 들어, 질화물 반도체는 높은 열적 안정성과 폭 넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자, 적색(RED) 발광소자 등은 상용화되어 널리 사용되고 있다.For example, nitride semiconductors are receiving great attention in the field of developing optical devices and high-power electronic devices due to their high thermal stability and wide bandgap energy. In particular, a blue light emitting device, a green light emitting device, an ultraviolet (UV) light emitting device, and a red light emitting device using a nitride semiconductor have been commercialized and widely used.

예를 들어, 자외선 발광소자의 경우, 200nm~400nm의 파장대에 분포되어 있는 빛을 발생하는 발광 다이오드로서, 상기 파장대역에서, 단파장의 경우, 살균, 정화 등에 사용되며, 장파장의 경우 노광기 또는 경화기 등에 사용될 수 있다.For example, in the case of an ultraviolet light emitting device, it is a light emitting diode that generates light distributed in a wavelength range of 200 nm to 400 nm, and is used for sterilization and purification in the case of a short wavelength in the wavelength band, and in the case of a long wavelength, an exposure machine or a curing machine, etc. can be used

자외선은 파장이 긴 순서대로 UV-A(315nm~400nm), UV-B(280nm~315nm), UV-C (200nm~280nm) 세 가지로 나뉠 수 있다. UV-A(315nm~400nm) 영역은 산업용 UV 경화, 인쇄 잉크 경화, 노광기, 위폐 감별, 광촉매 살균, 특수조명(수족관/농업용 등) 등의 다양한 분야에 응용되고 있고, UV-B(280nm~315nm) 영역은 의료용으로 사용되며, UV-C(200nm~280nm) 영역은 공기 정화, 정수, 살균 제품 등에 적용되고 있다. Ultraviolet rays can be divided into three types in the order of the longest wavelength: UV-A (315nm~400nm), UV-B (280nm~315nm), and UV-C (200nm~280nm). UV-A (315nm~400nm) area is applied in various fields such as industrial UV curing, printing ink curing, exposure machine, counterfeit detection, photocatalytic sterilization, special lighting (aquarium/agricultural use, etc.), and UV-B (280nm~315nm) ) area is used for medical purposes, and the UV-C (200nm~280nm) area is applied to air purification, water purification, and sterilization products.

한편, 고 출력을 제공할 수 있는 반도체 소자가 요청됨에 따라 고 전원을 인가하여 출력을 높일 수 있는 반도체 소자에 대한 연구가 진행되고 있다. Meanwhile, as a semiconductor device capable of providing a high output is requested, research on a semiconductor device capable of increasing the output by applying a high power is being conducted.

또한, 반도체 소자 패키지에 있어, 반도체 소자의 광 추출 효율을 향상시키고, 패키지 단에서의 광도를 향상시킬 수 있는 방안에 대한 연구가 진행되고 있다. 또한, 반도체 소자 패키지에 있어, 패키지 전극과 반도체 소자 간의 본딩 결합력을 향상시킬 수 있는 방안에 대한 연구가 진행되고 있다.In addition, in a semiconductor device package, research is being conducted on a method for improving the light extraction efficiency of the semiconductor device and improving the luminous intensity at the package stage. In addition, in a semiconductor device package, research is being conducted on a method for improving the bonding force between the package electrode and the semiconductor device.

실시 예는 광 추출 효율을 향상시키고, 각 계면의 접착력을 향상시킬 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지를 제공할 수 있다.The embodiment may provide a semiconductor device, a method for manufacturing a semiconductor device, and a semiconductor device package capable of improving light extraction efficiency and improving adhesion at each interface.

실시 예는 반도체 소자로부터 방출되는 빛에 의하여 패키지 몸체가 열화되는 것을 방지할 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지를 제공할 수 있다.Embodiments may provide a semiconductor device, a method of manufacturing a semiconductor device, and a semiconductor device package capable of preventing the package body from being deteriorated by light emitted from the semiconductor device.

실시 예는 패키지 전극과 반도체 소자 간의 본딩 결합력을 향상시킬 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지를 제공할 수 있다.Embodiments may provide a semiconductor device capable of improving bonding strength between a package electrode and a semiconductor device, a method of manufacturing a semiconductor device, and a semiconductor device package.

실시 예는 전류 집중 현상이 발생되는 것을 방지하여 신뢰성을 향상시킬 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지를 제공할 수 있다.Embodiments may provide a semiconductor device, a method of manufacturing a semiconductor device, and a semiconductor device package capable of improving reliability by preventing a current concentration phenomenon from occurring.

실시 예에 따른 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 발광구조물; 상기 제1 도전형 반도체층 위에 배치되며, 상기 제1 도전형 반도체층과 전기적으로 연결된 제1 전극; 상기 제2 도전형 반도체층 위에 배치되며, 상기 제2 도전형 반도체층과 전기적으로 연결된 제2 전극; 상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 전극과 전기적으로 연결된 제1 본딩패드; 상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 전극과 전기적으로 연결된 제2 본딩패드; 상기 발광구조물과 상기 제1 본딩패드 사이에 배치된 제1 반사층; 상기 발광구조물과 상기 제2 본딩패드 사이에 배치된 제2 반사층; 상기 발광구조물과 상기 제1 반사층 사이에 배치되며, 제1 컨택홀을 제공하는 오믹접촉층; 을 포함하고, 상기 발광구조물의 상부 면과 상기 제1 반사층의 하부 면이 상기 제1 컨택홀을 통해 접촉될 수 있다.A semiconductor device according to an embodiment may include a light emitting structure including a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer; a first electrode disposed on the first conductivity-type semiconductor layer and electrically connected to the first conductivity-type semiconductor layer; a second electrode disposed on the second conductivity type semiconductor layer and electrically connected to the second conductivity type semiconductor layer; a first bonding pad disposed on the first electrode and the second electrode and electrically connected to the first electrode; a second bonding pad disposed on the first electrode and the second electrode, spaced apart from the first bonding pad, and electrically connected to the second electrode; a first reflective layer disposed between the light emitting structure and the first bonding pad; a second reflective layer disposed between the light emitting structure and the second bonding pad; an ohmic contact layer disposed between the light emitting structure and the first reflective layer and providing a first contact hole; and an upper surface of the light emitting structure and a lower surface of the first reflective layer may be in contact with each other through the first contact hole.

실시 예에 의하면, 상기 오믹접촉층은 상기 발광구조물과 상기 제2 반사층 사이에 배치된 제2 컨택홀을 더 포함하고, 상기 발광구조물의 상부 면과 상기 제2 반사층의 하부 면이 상기 제2 컨택홀을 통하여 직접 접촉될 수 있다.In an embodiment, the ohmic contact layer further includes a second contact hole disposed between the light emitting structure and the second reflective layer, and an upper surface of the light emitting structure and a lower surface of the second reflective layer are the second contact Direct contact can be made through the hole.

실시 예에 따른 반도체 소자는, 상기 제1 반사층과 상기 제2 반사층 사이에 배치된 제3 반사층을 더 포함하고, 상기 오믹접촉층은 상기 발광구조물과 상기 제3 반사층 사이에 배치되며, 상기 발광구조물의 상부 면과 상기 제3 반사층의 하부 면이 직접 접촉되는 제3 컨택홀을 제공할 수 있다.The semiconductor device according to the embodiment further includes a third reflective layer disposed between the first reflective layer and the second reflective layer, wherein the ohmic contact layer is disposed between the light emitting structure and the third reflective layer, and the light emitting structure A third contact hole may be provided in which an upper surface of the reflective layer is in direct contact with a lower surface of the third reflective layer.

실시 예에 의하면, 상기 제3 반사층은 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 배치될 수 있다.In example embodiments, the third reflective layer may be disposed between the first bonding pad and the second bonding pad.

실시 예에 의하면, 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 상기 반도체 소자의 상부 면 전체 면적의 60%에 비해 같거나 작고, 상기 제3 반사층의 면적은 상기 반도체 소자의 상부 면 전체 면적의 10% 이상이고 25% 이하로 제공되고, 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 제공된 제1 영역을 통해서는 상기 발광구조물에서 생성된 빛이 투과되어 방출되지 않고, 상기 반도체 소자의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제2 영역, 상기 반도체 소자의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제3 영역에서, 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.According to an embodiment, when viewed from the top of the semiconductor device, the sum of the area of the first bonding pad and the area of the second bonding pad is the semiconductor device in which the first bonding pad and the second bonding pad are disposed. is equal to or smaller than 60% of the total area of the upper surface of the semiconductor device, and the area of the third reflective layer is 10% or more and 25% or less of the total area of the upper surface of the semiconductor device, and the first bonding pad and the second The light generated by the light emitting structure is not transmitted through the first region provided between the bonding pads, but between the side surface of the semiconductor device in the long axis direction and the adjacent first bonding pad or the second bonding pad. In a second region provided in a third region provided between the first bonding pad or the second bonding pad adjacent to the side surface disposed in the minor axis direction of the semiconductor device, the light generated by the light emitting structure is transmitted and emitted. can

실시 예에 의하면, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은 상기 반도체 소자의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.According to an embodiment, when viewed from the top of the semiconductor device, the sum of the area of the first bonding pad and the area of the second bonding pad may be equal to or greater than 30% of the total area of the semiconductor device. have.

실시 예에 의하면, 상기 제1 본딩패드, 상기 제2 본딩패드, 상기 제3 반사층이 배치된 상기 반도체 소자의 상부 면의 20% 이상 면적에서 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.In an embodiment, the light generated by the light emitting structure may be transmitted and emitted in an area of 20% or more of the upper surface of the semiconductor device on which the first bonding pad, the second bonding pad, and the third reflective layer are disposed. .

실시 예에 의하면, 상기 발광구조물에서 생성된 빛이 상기 반도체 소자의 상부 면, 하부 면, 4 개의 측면 방향으로 투과되어 방출될 수 있다.According to an embodiment, the light generated by the light emitting structure may be transmitted and emitted in the upper surface, the lower surface, and four lateral directions of the semiconductor device.

실시 예에 의하면, 상기 제1 반사층은 상기 제1 도전형 반도체층과 상기 제1 본딩패드를 전기적으로 연결시키는 제1 개구부가 제공된 절연성 반사층이고, 상기 제2 반사층은 상기 제2 도전형 반도체층과 상기 제2 본딩패드를 전기적으로 연결시키는 제2 개구부가 제공된 절연성 반사층으로 제공될 수 있다.In an embodiment, the first reflective layer is an insulating reflective layer provided with a first opening for electrically connecting the first conductivity-type semiconductor layer and the first bonding pad, and the second reflective layer includes the second conductivity-type semiconductor layer and An insulating reflective layer provided with a second opening for electrically connecting the second bonding pad may be provided.

실시 예에 의하면, 상기 제1 반사층과 상기 제2 반사층 중에서 적어도 하나는 상기 발광구조물 위에 배치된 DBR층과 상기 DBR층 위에 배치된 ODR층을 포함할 수 있다.In an embodiment, at least one of the first reflective layer and the second reflective layer may include a DBR layer disposed on the light emitting structure and an ODR layer disposed on the DBR layer.

실시 예에 의하면, 상기 DBR층은 복수의 절연층을 포함하고 상기 ODR층은 금속층을 포함할 수 있다.In an embodiment, the DBR layer may include a plurality of insulating layers and the ODR layer may include a metal layer.

실시 예에 의하면, 상기 제1 컨택홀은 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다.According to an embodiment, the first contact hole may be provided with a diameter of several micrometers to several tens of micrometers.

실시 예에 따른 반도체 소자는, 상기 오믹접촉층과 상기 제1 반사층 사이에 배치된 제1 보호층을 더 포함하고, 상기 보호층은 상기 제1 컨택홀에 수직 방향으로 중첩되어 제공된 제4 컨택홀을 포함할 수 있다.The semiconductor device according to the embodiment may further include a first passivation layer disposed between the ohmic contact layer and the first reflective layer, wherein the passivation layer is provided to overlap the first contact hole in a vertical direction. may include.

실시 예에 따른 반도체 소자는, 상기 제3 반사층 위에 배치되며, 상기 제3 반사층과 열적으로 연결되고 전기적으로 절연된 제3 본딩패드를 포함할 수 있다.The semiconductor device according to the embodiment may include a third bonding pad disposed on the third reflective layer, thermally connected to the third reflective layer, and electrically insulated.

실시 예에 따른 반도체 소자 패키지는, 제1 패키지 전극과 제2 패키지 전극을 포함하는 패키지 몸체; 상기 패키지 몸체에 배치된 반도체 소자를 포함하고, 상기 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 발광구조물; 상기 제1 도전형 반도체층 위에 배치되며, 상기 제1 도전형 반도체층과 전기적으로 연결된 제1 전극; 상기 제2 도전형 반도체층 위에 배치되며, 상기 제2 도전형 반도체층과 전기적으로 연결된 제2 전극; 상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 전극과 전기적으로 연결된 제1 본딩패드; 상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 전극과 전기적으로 연결된 제2 본딩패드; 상기 발광구조물과 상기 제1 본딩패드 사이에 배치된 제1 반사층; 상기 발광구조물과 상기 제2 본딩패드 사이에 배치된 제2 반사층; 상기 발광구조물과 상기 제1 반사층 사이에 배치되며, 제1 컨택홀을 제공하는 오믹접촉층; 을 포함하고, 상기 발광구조물의 상부 면과 상기 제1 반사층의 하부 면이 상기 제1 컨택홀을 통해 접촉되며, 상기 반도체 소자의 상기 제1 본딩패드는 상기 제1 패키지 전극에 전기적으로 연결되고, 상기 반도체 소자의 상기 제2 본딩패드는 상기 제2 패키지 전극에 전기적으로 연결될 수 있다.A semiconductor device package according to an embodiment includes a package body including a first package electrode and a second package electrode; a semiconductor device disposed on the package body, wherein the semiconductor device includes a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and a first conductivity type semiconductor layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer a light emitting structure including an active layer; a first electrode disposed on the first conductivity-type semiconductor layer and electrically connected to the first conductivity-type semiconductor layer; a second electrode disposed on the second conductivity type semiconductor layer and electrically connected to the second conductivity type semiconductor layer; a first bonding pad disposed on the first electrode and the second electrode and electrically connected to the first electrode; a second bonding pad disposed on the first electrode and the second electrode, spaced apart from the first bonding pad, and electrically connected to the second electrode; a first reflective layer disposed between the light emitting structure and the first bonding pad; a second reflective layer disposed between the light emitting structure and the second bonding pad; an ohmic contact layer disposed between the light emitting structure and the first reflective layer and providing a first contact hole; Including, an upper surface of the light emitting structure and a lower surface of the first reflective layer are in contact through the first contact hole, and the first bonding pad of the semiconductor device is electrically connected to the first package electrode, The second bonding pad of the semiconductor device may be electrically connected to the second package electrode.

실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 광 추출 효율, 각 계면의 접착 특성 및 전기적 특성을 향상시킬 수 있는 장점이 있다.According to the semiconductor device, the semiconductor device manufacturing method, and the semiconductor device package according to the embodiment, there is an advantage in that light extraction efficiency, adhesion properties of each interface, and electrical properties can be improved.

실시 예는 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 반도체 소자로부터 방출되는 빛에 의하여 패키지 몸체가 열화되는 것을 방지할 수 있는 장점이 있다.According to the semiconductor device, the semiconductor device manufacturing method, and the semiconductor device package according to the embodiment, there is an advantage in that the package body can be prevented from being deteriorated by the light emitted from the semiconductor device.

실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 패키지 전극과 반도체 소자 간의 본딩 결합력을 향상시킬 수 있는 장점이 있다.According to the semiconductor device, the semiconductor device manufacturing method, and the semiconductor device package according to the embodiment, there is an advantage in that bonding strength between the package electrode and the semiconductor device can be improved.

실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 전류 집중 현상이 발생되는 것을 방지하여 신뢰성을 향상시킬 수 있는 장점이 있다.According to the semiconductor device, the semiconductor device manufacturing method, and the semiconductor device package according to the embodiment, there is an advantage in that it is possible to prevent a current concentration phenomenon from occurring and to improve reliability.

실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 플립칩 본딩 방식에 적합하도록 전극, 반사층 및 본딩패드를 배치하여 본딩 공정을 용이하게 수행하고 방출되는 빛의 투과율 및 반사율을 높여 광 추출 효율을 향상시킬 수 있는 장점이 있다.According to the semiconductor device, the semiconductor device manufacturing method, and the semiconductor device package according to the embodiment, the electrode, the reflective layer and the bonding pad are arranged to suit the flip-chip bonding method to facilitate the bonding process and increase the transmittance and reflectance of emitted light. There is an advantage of improving the light extraction efficiency.

도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 평면도이다.
도 2는 도 1에 도시된 반도체 소자의 A-A 선에 다른 단면도이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반도체층이 형성된 단계를 설명하는 도면이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 오믹접촉층이 형성된 단계를 설명하는 도면이다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반사층이 형성된 단계를 설명하는 도면이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 전극과 제2 전극이 형성된 단계를 설명하는 도면이다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 보호층이 형성된 단계를 설명하는 도면이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 본딩패드와 제2 본딩패드가 형성된 단계를 설명하는 도면이다.
도 9는 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 평면도이다.
도 10은 도 9에 도시된 반도체 소자의 B-B 라인에 따른 단면도이다.
도 11a 및 도 11b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반도체층이 형성된 단계를 설명하는 도면이다.
도 12a 및 도 12b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 오믹접촉층이 형성된 단계를 설명하는 도면이다.
도 13a 및 도 13b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 보호층이 형성된 단계를 설명하는 도면이다.
도 14a 및 도 14b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 전극과 제2 전극이 형성된 단계를 설명하는 도면이다.
도 15a 및 도 15b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제2 보호층이 형성된 단계를 설명하는 도면이다.
도 16a 및 도 16b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반사층이 형성된 단계를 설명하는 도면이다.
도 17a 및 도 17b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 본딩패드와 제2 본딩패드가 형성된 단계를 설명하는 도면이다.
도 18은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이다.
도 19는 본 발명의 실시 예에 따른 반도체 소자 패키지를 나타낸 도면이다.
도 20은 본 발명의 실시 예에 따른 반도체 소자에 적용된 하이브리드 반사층의 예를 나타낸 도면이다.
도 21은 본 발명의 실시 예에 따른 반도체 소자에 적용된 하이브리드 반사층의 특성을 설명하는 그래프이다.
도 22는 본 발명의 실시 예에 따른 조명장치를 나타낸 도면이다.1 is a plan view showing a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line AA of the semiconductor device shown in FIG. 1 .
3A and 3B are views for explaining a step in which a semiconductor layer is formed by a method for manufacturing a semiconductor device according to an embodiment of the present invention.
4A and 4B are views for explaining a step in which an ohmic contact layer is formed by the method of manufacturing a semiconductor device according to an embodiment of the present invention.
5A and 5B are views for explaining a step in which a reflective layer is formed by the method of manufacturing a semiconductor device according to an embodiment of the present invention.
6A and 6B are views for explaining a step in which the first electrode and the second electrode are formed by the method of manufacturing a semiconductor device according to an embodiment of the present invention.
7A and 7B are views for explaining a step in which a protective layer is formed by the method of manufacturing a semiconductor device according to an embodiment of the present invention.
8A and 8B are views for explaining a step in which a first bonding pad and a second bonding pad are formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
9 is a plan view illustrating another example of a semiconductor device according to an embodiment of the present invention.
10 is a cross-sectional view taken along line BB of the semiconductor device shown in FIG. 9 .
11A and 11B are views for explaining a step in which a semiconductor layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
12A and 12B are views for explaining a step in which an ohmic contact layer is formed by the method of manufacturing a semiconductor device according to an embodiment of the present invention.
13A and 13B are views for explaining a step in which a first protective layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
14A and 14B are views for explaining a step in which a first electrode and a second electrode are formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
15A and 15B are views for explaining a step in which a second protective layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
16A and 16B are views for explaining a step in which a reflective layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
17A and 17B are views for explaining a step in which a first bonding pad and a second bonding pad are formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
18 is a cross-sectional view illustrating another example of a semiconductor device according to an embodiment of the present invention.
19 is a diagram illustrating a semiconductor device package according to an embodiment of the present invention.
20 is a view showing an example of a hybrid reflective layer applied to a semiconductor device according to an embodiment of the present invention.
21 is a graph illustrating characteristics of a hybrid reflective layer applied to a semiconductor device according to an embodiment of the present invention.
22 is a view showing a lighting device according to an embodiment of the present invention.

이하 실시 예를 첨부된 도면을 참조하여 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명하나 실시 예가 이에 한정되는 것은 아니다.Hereinafter, an embodiment will be described with reference to the accompanying drawings. In the description of an embodiment, each layer (film), region, pattern or structure is “on/over” or “under” the substrate, each layer (film), region, pad or pattern. In the case of being described as being formed on, “on/over” and “under” include both “directly” or “indirectly” formed through another layer. do. In addition, the reference for the upper / upper or lower of each layer will be described with reference to the drawings, but the embodiment is not limited thereto.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 반도체 소자 및 반도체 소자 제조방법, 반도체 소자 패키지에 대해 상세히 설명하도록 한다.Hereinafter, a semiconductor device, a semiconductor device manufacturing method, and a semiconductor device package according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 도 1 및 도 2를 참조하여 본 발명의 실시 예에 따른 반도체 소자를 설명하기로 한다. 도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 평면도이고, 도 2는 도 1에 도시된 반도체 소자의 A-A 선에 따른 단면도이다.First, a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 1 and 2 . 1 is a plan view showing a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line A-A of the semiconductor device shown in FIG. 1 .

한편, 이해를 돕기 위해, 도 1을 도시함에 있어, 제1 본딩패드(171)와 제2 본딩패드(172) 아래에 배치되지만, 상기 제1 본딩패드(171)에 전기적으로 연결된 제1 전극(141)과 상기 제2 본딩패드(172)에 전기적으로 연결된 제2 전극(142)이 보일 수 있도록 도시되었다.Meanwhile, for better understanding, in FIG. 1 , the first electrode ( ) disposed under the first bonding pad 171 and the second bonding pad 172 , but electrically connected to the first bonding pad 171 . 141) and the second electrode 142 electrically connected to the second bonding pad 172 can be seen.

실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 기판(105) 위에 배치된 발광구조물(110)을 포함할 수 있다.The semiconductor device 100 according to the embodiment may include a light emitting structure 110 disposed on a substrate 105 as shown in FIGS. 1 and 2 .

상기 기판(105)은 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge을 포함하는 그룹 중에서 선택될 수 있다. 예로서, 상기 기판(105)은 상부 면에 요철 패턴이 형성된 PSS(Patterned Sapphire Substrate)로 제공될 수 있다.The substrate 105 may be selected from a group including a sapphire substrate (Al 2 O 3 ), SiC, GaAs, GaN, ZnO, Si, GaP, InP, and Ge. For example, the substrate 105 may be provided as a patterned sapphire substrate (PSS) having a concave-convex pattern formed on an upper surface thereof.

상기 발광구조물(110)은 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)을 포함할 수 있다. 상기 활성층(112)은 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113) 사이에 배치될 수 있다. 예로서, 상기 제1 도전형 반도체층(111) 위에 상기 활성층(112)이 배치되고, 상기 활성층(112) 위에 상기 제2 도전형 반도체층(113)이 배치될 수 있다.The light emitting structure 110 may include a first conductivity type semiconductor layer 111 , an active layer 112 , and a second conductivity type semiconductor layer 113 . The active layer 112 may be disposed between the first conductivity type semiconductor layer 111 and the second conductivity type semiconductor layer 113 . For example, the active layer 112 may be disposed on the first conductivity-type semiconductor layer 111 , and the second conductivity-type semiconductor layer 113 may be disposed on the active layer 112 .

실시 예에 의하면, 상기 제1 도전형 반도체층(111)은 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)은 p형 반도체층으로 제공될 수 있다. 물론, 다른 실시 예에 의하면, 상기 제1 도전형 반도체층(111)이 p형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)이 n형 반도체층으로 제공될 수도 있다. According to an embodiment, the first conductivity type semiconductor layer 111 may be provided as an n-type semiconductor layer, and the second conductivity type semiconductor layer 113 may be provided as a p-type semiconductor layer. Of course, according to another embodiment, the first conductivity-type semiconductor layer 111 may be provided as a p-type semiconductor layer, and the second conductivity-type semiconductor layer 113 may be provided as an n-type semiconductor layer.

이하에서는 설명의 편의를 위해 상기 제1 도전형 반도체층(111)이 n형 반도체층으로 제공되고 상기 제2 도전형 반도체층(113)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.Hereinafter, for convenience of explanation, it will be described based on the case where the first conductivity type semiconductor layer 111 is provided as an n-type semiconductor layer and the second conductivity type semiconductor layer 113 is provided as a p-type semiconductor layer. .

또한, 이상의 설명에서는 상기 기판(105) 위에 상기 제1 도전형 반도체층(111)이 접촉되어 배치된 경우를 기준으로 설명되었다. 그러나, 상기 제1 도전형 반도체층(111)과 상기 기판(105) 사이에 버퍼층이 더 배치될 수도 있다. 예로서, 버퍼층은 상기 기판(105)과 상기 발광구조물(110) 간의 격자 상수 차이를 줄여 주고 결정성을 향상시키는 기능을 제공할 수 있다.In addition, in the above description, a case in which the first conductivity-type semiconductor layer 111 is disposed in contact with the substrate 105 has been described. However, a buffer layer may be further disposed between the first conductivity type semiconductor layer 111 and the substrate 105 . For example, the buffer layer may reduce a lattice constant difference between the substrate 105 and the light emitting structure 110 and provide a function of improving crystallinity.

상기 발광구조물(110)은 화합물 반도체로 제공될 수 있다. 상기 발광구조물(110)은 예로서 2족-6족 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예로서, 상기 발광구조물(110)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함하여 제공될 수 있다.The light emitting structure 110 may be provided as a compound semiconductor. The light emitting structure 110 may be formed of, for example, a group 2-6 or group 3-5 compound semiconductor. For example, the light emitting structure 110 includes at least two or more elements selected from aluminum (Al), gallium (Ga), indium (In), phosphorus (P), arsenic (As), and nitrogen (N). can be

상기 제1 도전형 반도체층(111)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 제1 도전형 반도체층(111)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예를 들어 상기 제1 도전형 반도체층(111)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등을 포함하는 그룹 중에서 선택된 n형 도펀트가 도핑될 수 있다.The first conductivity type semiconductor layer 111 may be provided as, for example, a group 2-6 compound semiconductor or a group 3-5 compound semiconductor. For example, the first conductivity type semiconductor layer 111 is a semiconductor having a composition formula of In x Al y Ga 1-xy N (0≤x≤1, 0≤y≤1, 0≤x+y≤1). It may be provided as a material or a semiconductor material having a compositional formula of (Al x Ga 1 -x ) y In 1-y P (0≤x≤1, 0≤y≤1). For example, the first conductivity type semiconductor layer 111 may be selected from the group consisting of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP, and the like. and may be doped with an n-type dopant selected from the group including Si, Ge, Sn, Se, Te, and the like.

상기 활성층(112)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 활성층(112)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1 - yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예로서, 상기 활성층(112)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있다. 예로서, 상기 활성층(112)은 다중 우물 구조로 제공될 수 있으며, 복수의 장벽층과 복수의 우물층을 포함할 수 있다.The active layer 112 may be formed of, for example, a group 2-6 compound semiconductor or a group 3-5 compound semiconductor. For example, the active layer 112 is a semiconductor material having a composition formula of In x Al y Ga 1 -x- y N (0≤x≤1, 0≤y≤1, 0≤x+y≤1) or ( Al x Ga 1 -x) y in 1 - may be provided in a semiconductor material having a composition formula y P (0≤x≤1, 0≤y≤1). For example, the active layer 112 may be selected from a group including GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP, and the like. For example, the active layer 112 may have a multi-well structure, and may include a plurality of barrier layers and a plurality of well layers.

상기 제2 도전형 반도체층(113)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 제2 도전형 반도체층(113)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예를 들어 상기 제2 도전형 반도체층(113)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등을 포함하는 그룹 중에서 선택된 p형 도펀트가 도핑될 수 있다.The second conductivity type semiconductor layer 113 may be formed of, for example, a group 2-6 compound semiconductor or a group 3-5 compound semiconductor. For example, the second conductivity type semiconductor layer 113 is a semiconductor having a composition formula of In x Al y Ga 1-xy N (0≤x≤1, 0≤y≤1, 0≤x+y≤1). It may be provided as a material or a semiconductor material having a compositional formula of (Al x Ga 1 -x ) y In 1-y P (0≤x≤1, 0≤y≤1). For example, the second conductivity type semiconductor layer 113 may be selected from the group consisting of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP, and the like. and may be doped with a p-type dopant selected from the group including Mg, Zn, Ca, Sr, Ba, and the like.

실시 예에 따른 반도체 소자(100)는, 도 2에 도시된 바와 같이, 오믹접촉층(130)을 포함할 수 있다. 상기 오믹접촉층(130)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다. 상기 오믹접촉층(130)의 배치 위치 및 형상에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.The semiconductor device 100 according to the embodiment may include an ohmic contact layer 130 as shown in FIG. 2 . The ohmic contact layer 130 may increase the light output by improving current diffusion. The arrangement position and shape of the ohmic contact layer 130 will be further described while describing the method of manufacturing a semiconductor device according to the embodiment.

예로서, 상기 오믹접촉층(130)은 금속, 금속 산화물, 금속 질화물을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 오믹접촉층(130)은 투광성의 물질을 포함할 수 있다.For example, the ohmic contact layer 130 may include at least one selected from the group consisting of a metal, a metal oxide, and a metal nitride. The ohmic contact layer 130 may include a light-transmitting material.

상기 오믹접촉층(130)은, 예를 들어 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd를 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다.The ohmic contact layer 130 is, for example, indium tin oxide (ITO), indium zinc oxide (IZO), IZO nitride (IZON), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), or IGZO ( indium gallium zinc oxide), indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni It may include at least one selected from the group including /IrOx/Au/ITO, Pt, Ni, Au, Rh, and Pd.

실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 반사층(160)을 포함할 수 있다. 상기 반사층(160)은 제1 반사층(161), 제2 반사층(162), 제3 반사층(163)을 포함할 수 있다. 상기 반사층(160)은 상기 오믹접촉층(130) 위에 배치될 수 있다.The semiconductor device 100 according to the embodiment may include a reflective layer 160 as shown in FIGS. 1 and 2 . The reflective layer 160 may include a first reflective layer 161 , a second reflective layer 162 , and a third reflective layer 163 . The reflective layer 160 may be disposed on the ohmic contact layer 130 .

상기 제2 반사층(162)은 상기 오믹접촉층(130)을 노출시키는 제1 개구부(h1)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 오믹접촉층(130) 위에 배치된 복수의 제1 개구부(h1)를 포함할 수 있다. The second reflective layer 162 may include a first opening h1 exposing the ohmic contact layer 130 . The second reflective layer 162 may include a plurality of first openings h1 disposed on the ohmic contact layer 130 .

상기 제1 반사층(161)은 상기 제1 도전형 반도체층(111)의 상부 면을 노출시키는 복수의 제2 개구부(h2)를 포함할 수 있다.The first reflective layer 161 may include a plurality of second openings h2 exposing an upper surface of the first conductivity-type semiconductor layer 111 .

상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)은 상기 제1 반사층(161)과 연결될 수 있다. 또한, 상기 제3 반사층(163)은 상기 제2 반사층(162)과 연결될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162)에 물리적으로 직접 접촉되어 배치될 수 있다.The third reflective layer 163 may be disposed between the first reflective layer 161 and the second reflective layer 162 . For example, the third reflective layer 163 may be connected to the first reflective layer 161 . Also, the third reflective layer 163 may be connected to the second reflective layer 162 . The third reflective layer 163 may be disposed in direct physical contact with the first reflective layer 161 and the second reflective layer 162 .

실시 예에 따른 상기 반사층(160)은 상기 오믹접촉층(130)에 제공된 복수의 컨택홀을 통하여 상기 제2 도전형 반도체층(113)에 접촉될 수 있다. 상기 반사층(160)은 상기 오믹접촉층(130)에 제공된 복수의 컨택홀을 통하여 상기 제2 도전형 반도체층(113)의 상부 면에 물리적으로 접촉될 수 있다.The reflective layer 160 according to an embodiment may contact the second conductivity-type semiconductor layer 113 through a plurality of contact holes provided in the ohmic contact layer 130 . The reflective layer 160 may physically contact the upper surface of the second conductivity-type semiconductor layer 113 through a plurality of contact holes provided in the ohmic contact layer 130 .

실시 예에 따른 오믹접촉층(130)의 형상 및 상기 반사층(160)의 형상은 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.The shape of the ohmic contact layer 130 and the shape of the reflective layer 160 according to the embodiment will be further described while describing the method of manufacturing a semiconductor device according to the embodiment.

상기 반사층(160)은 절연성 반사층으로 제공될 수 있다. 예로서, 상기 반사층(160)은 DBR(Distributed Bragg Reflector)층으로 제공될 수 있다. 또한, 상기 반사층(160)은 ODR(Omni Directional Reflector)층으로 제공될 수 있다. 또한, 상기 반사층(160)은 DBR층과 ODR층이 적층되어 제공될 수도 있다.The reflective layer 160 may be provided as an insulating reflective layer. For example, the reflective layer 160 may be provided as a distributed Bragg reflector (DBR) layer. In addition, the reflective layer 160 may be provided as an Omni Directional Reflector (ODR) layer. In addition, the reflective layer 160 may be provided by stacking a DBR layer and an ODR layer.

실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)을 포함할 수 있다.The semiconductor device 100 according to the embodiment may include a first electrode 141 and a second electrode 142 as shown in FIGS. 1 and 2 .

상기 제1 전극(141)은 상기 제2 개구부(h2) 내부에서 상기 제1 도전형 반도체층(111)과 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113), 상기 활성층(112)을 관통하여 제1 도전형 반도체층(111)의 일부 영역까지 배치되는 리세스 내에서 상기 제1 도전형 반도체층(111)의 상면에 배치될 수 있다. The first electrode 141 may be electrically connected to the first conductivity-type semiconductor layer 111 inside the second opening h2 . The first electrode 141 may be disposed on the first conductivity-type semiconductor layer 111 . For example, in the semiconductor device 100 according to the embodiment, the first electrode 141 passes through the second conductivity type semiconductor layer 113 and the active layer 112 to pass through the first conductivity type semiconductor layer 111 . ) may be disposed on the upper surface of the first conductivity type semiconductor layer 111 in a recess disposed up to a partial region.

상기 제1 전극(141)은 상기 제1 반사층(161)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(111)의 상면에 전기적으로 연결될 수 있다. 상기 제2 개구부(h2)와 상기 리세스는 수직으로 중첩할 수 있고 예로서, 상기 제1 전극(141)은, 도 1 및 도 2에 도시된 바와 같이, 복수의 리세스 영역에서 상기 제1 도전형 반도체층(111)의 상면에 직접 접촉될 수 있다.The first electrode 141 may be electrically connected to the upper surface of the first conductivity-type semiconductor layer 111 through the second opening h2 provided in the first reflective layer 161 . The second opening h2 and the recess may vertically overlap. For example, as shown in FIGS. 1 and 2 , the first electrode 141 may include the first electrode 141 in the plurality of recess regions. It may be in direct contact with the upper surface of the conductive semiconductor layer 111 .

상기 제2 개구부(h2)의 측면과 상기 리세스의 측면은 서로 다른 경사각을 가질 수 있다. 상기 제2 개구부(h2)의 측면과 상기 리세스의 바닥면이 이루는 경사각은 상기 리세스의 측면과 상기 리세스의 바닥면이 이루는 경사각과 상이할 수 있다. 상기 제1 반사층(161)이 상기 리세스 내에 배치되는 경우, 상기 제1 반사층(161)이 배치되기 위한 공정에서 Step-coverage 특성으로 인해, 상기 리세스의 측면과 상기 리세스의 바닥면이 이루는 경사각과 상기 제2 개구부(h2)의 측면과 상기 리세스의 바닥면이 이루는 경사각이 서로 상이할 수 있다. 따라서 상기 리세스의 하부에 배치되는 제1 반사층(161)의 수평 방향의 폭과 상기 리세스의 상부에 배치되는 제1 반사층(161)의 수평 방향의 폭이 서로 상이할 수 있다. 상기 리세스 하부에 배치되는 제1 반사층(161)의 수평 방향의 폭과 상기 리세스 상부에 배치되는 제1 반사층(161)의 수평 방향의 폭이 서로 상이함에 따라 상기 반도체 소자의 전기적 신뢰성이 개선되고, 제1 반사층(161)에 의한 광학적 특성이 개선될 수 있다.A side surface of the second opening h2 and a side surface of the recess may have different inclination angles. An inclination angle between the side surface of the second opening h2 and the bottom surface of the recess may be different from an inclination angle between the side surface of the recess and the bottom surface of the recess. When the first reflective layer 161 is disposed in the recess, the side surface of the recess and the bottom surface of the recess form due to the step-coverage characteristic in the process for disposing the first reflective layer 161 . The inclination angle and the inclination angle between the side surface of the second opening h2 and the bottom surface of the recess may be different from each other. Accordingly, the horizontal width of the first reflective layer 161 disposed below the recess may be different from the horizontal width of the first reflective layer 161 disposed above the recess. As the horizontal width of the first reflective layer 161 disposed under the recess is different from the horizontal width of the first reflective layer 161 disposed above the recess, the electrical reliability of the semiconductor device is improved. and the optical properties of the first reflective layer 161 may be improved.

상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 오믹접촉층(130)이 배치될 수 있다.The second electrode 142 may be electrically connected to the second conductivity type semiconductor layer 113 . The second electrode 142 may be disposed on the second conductivity-type semiconductor layer 113 . According to an embodiment, the ohmic contact layer 130 may be disposed between the second electrode 142 and the second conductivity-type semiconductor layer 113 .

상기 제2 전극(142)은 상기 제2 반사층(162)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(113)과 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(142)은, 도 1 및 도 2에 도시된 바와 같이, 복수의 P 영역에서 상기 오믹접촉층(130)을 통하여 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다.The second electrode 142 may be electrically connected to the second conductivity-type semiconductor layer 113 through the first opening h1 provided in the second reflective layer 162 . For example, as shown in FIGS. 1 and 2 , the second electrode 142 is electrically connected to the second conductivity type semiconductor layer 113 through the ohmic contact layer 130 in a plurality of P regions. can be connected

상기 제2 전극(142)은, 도 1 및 도 2에 도시된 바와 같이, 복수의 P 영역에서 상기 제2 반사층(162)에 제공된 복수의 제1 개구부(h1)를 통하여 상기 오믹접촉층(130)의 상면에 직접 접촉될 수 있다.As shown in FIGS. 1 and 2 , the second electrode 142 is connected to the ohmic contact layer 130 through a plurality of first openings h1 provided in the second reflective layer 162 in a plurality of P regions. ) can be in direct contact with the upper surface of

실시 예에 의하면, 도 1 및 도 2에 도시된 바와 같이, 상기 제1 전극(141)과 상기 제2 전극(142)은 서로 극성을 가질 수 있고, 서로 이격되어 배치될 수 있다. According to an embodiment, as shown in FIGS. 1 and 2 , the first electrode 141 and the second electrode 142 may have polarities and may be disposed to be spaced apart from each other.

상기 제1 전극(141)은 예로서 복수의 라인 형상으로 제공될 수 있다. 또한, 상기 제2 전극(142)은 예로서 복수의 라인 형상으로 제공될 수 있다. 상기 제1 전극(141)은 이웃된 복수의 제2 전극(142) 사이에 배치될 수 있다. 상기 제2 전극(142)은 이웃된 복수의 제1 전극(141) 사이에 배치될 수 있다.The first electrode 141 may be provided in a plurality of line shapes, for example. In addition, the second electrode 142 may be provided in a plurality of line shapes, for example. The first electrode 141 may be disposed between a plurality of adjacent second electrodes 142 . The second electrode 142 may be disposed between a plurality of adjacent first electrodes 141 .

상기 제1 전극(141)과 상기 제2 전극(142)이 서로 다른 극성으로 구성되는 경우, 서로 다른 개수의 전극으로 배치될 수 있다. 예를 들어 상기 제1 전극(141)이 n 전극으로, 상기 제2 전극(142)이 p 전극으로 구성되는 경우 상기 제1 전극(141)보다 상기 제2 전극(142)의 개수가 더 많을 수 있다. 상기 제2 도전형 반도체층(113)과 상기 제1 도전형 반도체층(111)의 전기 전도도 및/또는 저항이 서로 다른 경우, 상기 제1 전극(141)과 상기 제2 전극(142)에 의해 상기 발광구조물(110)로 주입되는 전자와 정공의 균형을 맞출 수 있고 따라서 상기 반도체 소자의 광학적 특성이 개선될 수 있다.When the first electrode 141 and the second electrode 142 have different polarities, different numbers of electrodes may be disposed. For example, when the first electrode 141 is an n-electrode and the second electrode 142 is a p-electrode, the number of the second electrodes 142 may be greater than that of the first electrode 141 . have. When the electrical conductivity and/or resistance of the second conductivity type semiconductor layer 113 and the first conductivity type semiconductor layer 111 are different from each other, by the first electrode 141 and the second electrode 142 Electrons and holes injected into the light emitting structure 110 may be balanced, and thus, optical characteristics of the semiconductor device may be improved.

상기 제1 전극(141)과 상기 제2 전극(142)은 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 상기 제1 전극(141)과 상기 제2 전극(142)은 오믹 전극일 수 있다. 예를 들어, 상기 제1 전극(141)과 상기 제2 전극(142)은 ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나 또는 이들 중 2개 이상의 물질의 합금일 수 있다.The first electrode 141 and the second electrode 142 may be formed in a single-layer or multi-layer structure. For example, the first electrode 141 and the second electrode 142 may be ohmic electrodes. For example, the first electrode 141 and the second electrode 142 are ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, and Ni/IrOx/Au/ITO, Ag, Ni , Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf may be at least one or an alloy of two or more of these materials.

실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 보호층(150)을 포함할 수 있다.The semiconductor device 100 according to the embodiment may include a protective layer 150 as shown in FIGS. 1 and 2 .

상기 보호층(150)은 상기 제2 전극(142)을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다. 상기 복수의 제3 개구부(h3)는 상기 제2 전극(142)에 제공된 복수의 PB 영역에 대응되어 배치될 수 있다. The protective layer 150 may include a plurality of third openings h3 exposing the second electrode 142 . The plurality of third openings h3 may be disposed to correspond to the plurality of PB regions provided in the second electrode 142 .

또한, 상기 보호층(150)은 상기 제1 전극(141)을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다. 상기 복수의 제4 개구부(h4)는 상기 제1 전극(142)에 제공된 복수의 NB 영역에 대응되어 배치될 수 있다.Also, the protective layer 150 may include a plurality of fourth openings h4 exposing the first electrode 141 . The plurality of fourth openings h4 may be disposed to correspond to the plurality of NB regions provided in the first electrode 142 .

상기 보호층(150)은 상기 반사층(160) 위에 배치될 수 있다. 상기 보호층(150)은 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163) 위에 배치될 수 있다.The protective layer 150 may be disposed on the reflective layer 160 . The protective layer 150 may be disposed on the first reflective layer 161 , the second reflective layer 162 , and the third reflective layer 163 .

예로서, 상기 보호층(150)은 절연물질로 제공될 수 있다. 예를 들어, 상기 보호층(150)은 SixOy, SiOxNy, SixNy, AlxOy 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.For example, the protective layer 150 may be made of an insulating material. For example, the protective layer 150 is Si x O y , SiO x N y , Si x N y , Al x O y It may be formed of at least one material selected from the group comprising:

실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 상기 보호층(150) 위에 배치된 제1 본딩패드(171)와 제2 본딩패드(172)를 포함할 수 있다.The semiconductor device 100 according to the embodiment may include a first bonding pad 171 and a second bonding pad 172 disposed on the protective layer 150 as shown in FIGS. 1 and 2 . have.

상기 제1 본딩패드(171)는 상기 제1 반사층(161) 위에 배치될 수 있다. 또한, 상기 제2 본딩패드(172)는 상기 제2 반사층(162) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다.The first bonding pad 171 may be disposed on the first reflective layer 161 . Also, the second bonding pad 172 may be disposed on the second reflective layer 162 . The second bonding pad 172 may be disposed to be spaced apart from the first bonding pad 171 .

상기 제1 본딩패드(171)는 복수의 NB 영역에서 상기 보호층(150)에 제공된 복수의 상기 제4 개구부(h4)를 통하여 상기 제1 전극(141)의 상부 면에 접촉될 수 있다. 상기 복수의 NB 영역은 상기 제2 개구부(h2)와 수직으로 어긋나도록 배치될 수 있다. 상기 복수의 NB 영역과 상기 제2 개구부(h2)가 서로 수직으로 어긋나는 경우, 상기 제1 본딩패드(171)로 주입되는 전류가 상기 제1 전극(141)의 수평 방향으로 골고루 퍼질 수 있고, 따라서 상기 복수의 NB 영역에서 전류가 골고루 주입될 수 있다. The first bonding pad 171 may contact the upper surface of the first electrode 141 through the plurality of fourth openings h4 provided in the passivation layer 150 in the plurality of NB regions. The plurality of NB regions may be vertically displaced from the second opening h2 . When the plurality of NB regions and the second opening h2 are vertically shifted from each other, the current injected into the first bonding pad 171 may be evenly spread in the horizontal direction of the first electrode 141 , and thus Currents may be uniformly injected in the plurality of NB regions.

또한, 상기 제2 본딩패드(172)는 복수의 PB 영역에서 상기 보호층(150)에 제공된 복수의 상기 제3 개구부(h3)를 통하여 상기 제2 전극(142)의 상부 면에 접촉될 수 있다. 상기 복수의 PB 영역과 상기 복수의 제1 개구부(h1)가 수직으로 중첩되지 않도록 하는 경우 상기 제2 본딩패드(172)로 주입되는 전류가 상기 제2 전극(142)의 수평 방향으로 골고루 퍼질 수 있고, 따라서 상기 복수의 PB 영역에서 전류가 골고루 주입될 수 있다. In addition, the second bonding pad 172 may contact the upper surface of the second electrode 142 through the plurality of third openings h3 provided in the protective layer 150 in the plurality of PB regions. . When the plurality of PB regions and the plurality of first openings h1 do not overlap vertically, the current injected into the second bonding pad 172 can be evenly spread in the horizontal direction of the second electrode 142 . Therefore, current may be uniformly injected in the plurality of PB regions.

이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제1 전극(141)은 상기 복수의 제4 개구부(h4) 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(172)와 상기 제2 전극(142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.As described above, according to the semiconductor device 100 according to the embodiment, the first bonding pad 171 and the first electrode 141 may contact each other in the plurality of fourth openings h4 regions. Also, the second bonding pad 172 and the second electrode 142 may contact each other in a plurality of regions. Accordingly, according to the embodiment, since power may be supplied through a plurality of regions, there is an advantage that a current dispersion effect may occur and an operating voltage may be reduced according to an increase in the contact area and dispersion of the contact region.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 도 2에 도시된 바와 같이, 상기 제1 반사층(161)이 상기 제1 전극(141) 아래에 배치되며, 상기 제2 반사층(162)이 상기 제2 전극(142) 아래에 배치된다. 이에 따라, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 상기 발광구조물(110)의 활성층(112)에서 발광되는 빛을 반사시켜 제1 전극(141)과 제2 전극(142)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.In addition, according to the semiconductor device 100 according to the embodiment, as shown in FIG. 2 , the first reflective layer 161 is disposed under the first electrode 141 , and the second reflective layer 162 is It is disposed under the second electrode 142 . Accordingly, the first reflective layer 161 and the second reflective layer 162 reflect light emitted from the active layer 112 of the light emitting structure 110 to form a first electrode 141 and a second electrode 142 . It is possible to improve the luminous intensity (Po) by minimizing the occurrence of light absorption.

예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 절연성 재료로 이루어지되, 상기 활성층(114)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다.For example, the first reflective layer 161 and the second reflective layer 162 are made of an insulating material, and a material having a high reflectivity, for example, a DBR structure, is used to reflect the light emitted from the active layer 114 . can be achieved

상기 제1 반사층(161)과 상기 제2 반사층(162)은 굴절률이 다른 물질이 서로 반복하여 배치된 DBR 구조를 이룰 수 있다. 예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 TiO2, SiO2, Ta2O5, HfO2 중 적어도 하나 이상을 포함하는 단층 또는 적층 구조로 배치될 수 있다.The first reflective layer 161 and the second reflective layer 162 may form a DBR structure in which materials having different refractive indices are repeatedly disposed. For example, the first reflective layer 161 and the second reflective layer 162 are TiO 2 , SiO 2 , Ta 2 O 5 , HfO 2 . It may be arranged in a single-layer or laminated structure including at least one of

또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 상기 활성층(112)에서 발광하는 빛의 파장에 따라 상기 활성층(112)에서 발광하는 빛에 대한 반사도를 조절할 수 있도록 자유롭게 선택될 수 있다.In addition, according to another embodiment, without being limited thereto, the first reflective layer 161 and the second reflective layer 162 emit light from the active layer 112 according to the wavelength of the light emitted from the active layer 112 . It can be freely selected to adjust the reflectivity to light.

또한, 다른 실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 ODR층으로 제공될 수도 있다. 또 다른 실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 DBR층과 ODR층이 적층된 일종의 하이브리드(hybrid) 형태로 제공될 수도 있다.Also, according to another embodiment, the first reflective layer 161 and the second reflective layer 162 may be provided as ODR layers. According to another embodiment, the first reflective layer 161 and the second reflective layer 162 may be provided in a hybrid form in which a DBR layer and an ODR layer are stacked.

상기 제1 반사층(161) 또는 상기 제2 반사층(162)이 DBR층과 ODR층을 포함하는 하이브리드 형태로 제공되는 경우의 특성에 대해서는 뒤에서 더 살펴 보기로 한다.The characteristics of the case in which the first reflective layer 161 or the second reflective layer 162 are provided in a hybrid form including a DBR layer and an ODR layer will be described later.

실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(171)의 상부 면과 상기 제2 본딩패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.The semiconductor device according to the embodiment may be connected to an external power source by a flip-chip bonding method. For example, in manufacturing a semiconductor device package, the upper surface of the first bonding pad 171 and the upper surface of the second bonding pad 172 may be disposed to be attached to a sub-mount, a lead frame, a circuit board, or the like. have.

예를 들어, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)는 Au, AuTi 등으로 형성됨으로써 실장공장이 안정적으로 진행될 수 있다. 또한 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)는 Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, Ru, Rh, ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 등 중에서 하나 이상의 물질 또는 합금을 이용하여 단층 또는 다층으로 형성될 수 있다.For example, since the first bonding pad 171 and the second bonding pad 172 are formed of Au, AuTi, or the like, a mounting factory may be stably performed. In addition, the first bonding pad 171 and the second bonding pad 172 are Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, One or more materials or alloys from Au, Hf, Pt, Ru, Rh, ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, and Ni/IrOx/Au/ITO are used to form a single layer or multiple layers. can be formed.

실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 발광구조물(110)에서 방출되는 빛은 상기 제1 반사층(161)과 상기 제2 반사층(162)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다. When the semiconductor device according to the embodiment is mounted in a flip-chip bonding method and implemented as a semiconductor device package, the light provided from the light emitting structure 110 may be emitted through the substrate 105 . Light emitted from the light emitting structure 110 may be reflected by the first reflective layer 161 and the second reflective layer 162 to be emitted toward the substrate 105 .

또한, 상기 발광구조물(110)에서 방출되는 빛은 상기 발광구조물(110)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. In addition, light emitted from the light emitting structure 110 may also be emitted in a lateral direction of the light emitting structure 110 . In addition, the light emitted from the light emitting structure 110 , among the surfaces on which the first bonding pad 171 and the second bonding pad 172 are disposed, is the first bonding pad 171 and the second bonding pad 171 . The pad 172 may be discharged to the outside through an area where the pad 172 is not provided.

구체적으로, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. Specifically, the light emitted from the light emitting structure 110 may include the first reflective layer 161 and the second reflective layer among the surfaces on which the first bonding pad 171 and the second bonding pad 172 are disposed. At 162 , the third reflective layer 163 may be emitted to the outside through a region not provided.

이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물(110)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.Accordingly, the semiconductor device 100 according to the embodiment can emit light in six directions surrounding the light emitting structure 110 , and the luminous intensity can be remarkably improved.

또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.In addition, according to the semiconductor device and the semiconductor device package according to the embodiment, since the first bonding pad 171 and the second bonding pad 172 having a large area can be directly bonded to a circuit board providing power, flip The chip bonding process can be easily and stably performed.

한편, 실시 예에 따른 반도체 소자에 의하면, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.Meanwhile, according to the semiconductor device according to the embodiment, when viewed from the upper direction of the semiconductor device 100 , the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is, The pad 171 and the second bonding pad 172 may be provided equal to or smaller than 60% of the total area of the upper surface of the semiconductor device 100 on which the second bonding pad 172 is disposed.

예로서, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 발광구조물(110)의 제1 도전형 반도체층(111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 기판(105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.For example, the total area of the upper surface of the semiconductor device 100 may correspond to an area defined by the horizontal and vertical lengths of the lower surface of the first conductivity-type semiconductor layer 111 of the light emitting structure 110 . . In addition, the total area of the upper surface of the semiconductor device 100 may correspond to the area of the upper surface or the lower surface of the substrate 105 .

이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.In this way, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is provided to be equal to or smaller than 60% of the total area of the semiconductor device 100 , thereby providing the first bonding pad The amount of light emitted to the surface on which the pad 171 and the second bonding pad 172 are disposed can be increased. Accordingly, according to the embodiment, since the amount of light emitted in the direction of six surfaces of the semiconductor device 100 increases, light extraction efficiency is improved and the luminous intensity Po can be increased.

또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.In addition, when viewed from the top of the semiconductor device, the sum of the area of the first bonding pad 171 and the area of the second bonding pad 172 is 30% of the total area of the semiconductor device 100 . The same or greater may be provided.

이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있고, 상기 반도체 소자(100)의 전기적인 특성을 확보할 수 있게 된다.In this way, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is provided to be equal to or larger than 30% of the total area of the semiconductor device 100 , thereby providing the first bonding pad 172 . Stable mounting may be performed through the pad 171 and the second bonding pad 172 , and electrical characteristics of the semiconductor device 100 may be secured.

실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.In the semiconductor device 100 according to the embodiment, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is the semiconductor device 100 in consideration of light extraction efficiency and securing stability of bonding. ) of 30% or more of the total area and may be selected to be 60% or less.

즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.That is, when the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is 30% or more to 100% or less of the total area of the semiconductor device 100 , the By securing electrical characteristics and securing bonding force to be mounted on the semiconductor device package, stable mounting can be performed.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다.In addition, when the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is greater than 0% to 60% or less of the total area of the semiconductor device 100 , the first bonding pad 171 is ) and the amount of light emitted to the surface on which the second bonding pad 172 is disposed increases, so that the light extraction efficiency of the semiconductor device 100 may be improved, and the luminous intensity Po may be increased.

실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다.In the embodiment, the area of the first bonding pad 171 and the second bonding pad 172 is to secure the electrical characteristics of the semiconductor device 100 and the bonding force to be mounted on the semiconductor device package, and to increase the brightness. A sum of 30% or more to 60% or less of the total area of the semiconductor device 100 was selected.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 장축 방향에 따른 길이는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(163)의 면적은 예로서 상기 반도체 소자(100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.Also, according to the semiconductor device 100 according to the embodiment, the third reflective layer 163 may be disposed between the first bonding pad 171 and the second bonding pad 172 . For example, a length of the third reflective layer 163 along the long axis of the semiconductor device 100 may be disposed to correspond to a gap between the first bonding pad 171 and the second bonding pad 172 . have. In addition, the area of the third reflective layer 163 may be, for example, 10% or more and 25% or less of the entire upper surface of the semiconductor device 100 .

상기 제3 반사층(163)의 면적이 상기 반도체 소자(100)의 상부 면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광추출효율을 확보하기에 유리하다. When the area of the third reflective layer 163 is 10% or more of the entire upper surface of the semiconductor device 100, discoloration of the package body disposed under the semiconductor device or occurrence of cracks may be prevented, and 25% or more In the following case, it is advantageous to secure light extraction efficiency to emit light on six surfaces of the semiconductor device.

또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광추출효율을 더 크게 확보하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.In addition, in another embodiment, the area of the third reflective layer 163 is arranged to be greater than 0% to less than 10% of the entire upper surface of the semiconductor device 100 in order to secure the greater light extraction efficiency without being limited thereto. In order to prevent discoloration or cracking in the package body, the area of the third reflective layer 163 may be disposed to be greater than 25% to less than 100% of the entire upper surface of the semiconductor device 100 . .

이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이에 대응될 수 있다.As described above, according to the semiconductor device 100 according to the embodiment, the light generated by the light emitting structure 110 is transmitted through the first region provided between the first bonding pad 171 and the second bonding pad 172 . It may be provided so that it is not released. In this case, the first region may be a region corresponding to a gap between the first bonding pad 171 and the second bonding pad 172 . Also, the first region may correspond to a length of the third reflective layer 163 disposed in the long axis direction of the semiconductor device.

또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다. In addition, the light emitting structure 110 generates a second region provided between the first bonding pad 171 or the second bonding pad 172 adjacent to the side surface disposed in the long axis direction of the semiconductor device 100 . Light can be transmitted and emitted.

또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다. In addition, the light generated by the light emitting structure is transmitted to the third region provided between the first bonding pad 171 or the second bonding pad 172 adjacent to the side surface disposed in the short axis direction of the semiconductor device 100 . It can be permeated and released.

실시 예에 의하면, 상기 제1 반사층(161)의 크기는 상기 제1 본딩패드(171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(161)의 면적은 상기 제1 본딩패드(171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(161)의 한 변의 길이는 상기 제1 본딩패드(171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.According to an embodiment, the size of the first reflective layer 161 may be several micrometers larger than the size of the first bonding pad 171 . For example, the area of the first reflective layer 161 may be large enough to completely cover the area of the first bonding pad 171 . In consideration of the process error, the length of one side of the first reflective layer 161 may be, for example, 4 micrometers to 10 micrometers greater than the length of one side of the first bonding pad 171 .

또한, 상기 제2 반사층(162)의 크기는 상기 제2 본딩패드(172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(162)의 면적은 상기 제2 본딩패드(172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(162)의 한 변의 길이는 상기 제2 본딩패드(172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.In addition, the size of the second reflective layer 162 may be several micrometers larger than the size of the second bonding pad 172 . For example, the area of the second reflective layer 162 may be large enough to completely cover the area of the second bonding pad 172 . In consideration of the process error, the length of one side of the second reflective layer 162 may be greater than the length of one side of the second bonding pad 172 by, for example, 4 micrometers to 10 micrometers.

실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되어 손실되는 것을 최소화할 수 있다.According to an embodiment, the light emitted from the light emitting structure 110 by the first reflective layer 161 and the second reflective layer 162 is emitted from the first bonding pad 171 and the second bonding pad 172 . ) can be reflected without being incident on it. Accordingly, according to the embodiment, it is possible to minimize loss of light generated and emitted from the light emitting structure 110 by being incident on the first bonding pad 171 and the second bonding pad 172 .

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치되므로, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이로 빛이 방출되는 것을 방지할 수 있다. In addition, according to the semiconductor device 100 according to the embodiment, since the third reflective layer 163 is disposed between the first bonding pad 171 and the second bonding pad 172 , the first bonding pad ( 171) and the second bonding pad 172 may prevent light from being emitted.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 125 마이크로 미터에 비해 같거나 크게 제공될 수 있다. 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 상기 반도체 소자(100)가 실장 되는 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 간격을 고려하여 선택될 수 있다. In addition, the minimum distance between the first bonding pad 171 and the second bonding pad 172 may be equal to or greater than 125 micrometers. The minimum distance between the first bonding pad 171 and the second bonding pad 172 may be selected in consideration of the distance between the first electrode pad and the second electrode pad of the package body on which the semiconductor device 100 is mounted. can

예로서, 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 최소 간격이 최소 125 마이크로 미터로 제공될 수 있으며, 최대 200 마이크로 미터로 제공될 수 있다. 이때, 공정 오차를 고려하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은 예로서 125 마이크로 미터 이상이고 300 마이크로 미터 이하로 제공될 수 있다. For example, the minimum distance between the first electrode pad and the second electrode pad of the package body may be provided as a minimum of 125 micrometers, and may be provided as a maximum of 200 micrometers. At this time, in consideration of the process error, the interval between the first bonding pad 171 and the second bonding pad 172 may be, for example, 125 micrometers or more and 300 micrometers or less.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 125 마이크로 미터보다 크게 배치되어야, 반도체 소자의 제1 본딩패드(171)와 제2 본딩패드(172) 사이에서 단락이 발생하지 않을 수 있도록 최소 공간이 확보될 수 있고, 광추출효율을 향상시키기 위한 발광 면적을 확보할 수 있어 상기 반도체 소자(100)의 광도(Po)가 증가될 수 있다. In addition, the gap between the first bonding pad 171 and the second bonding pad 172 should be greater than 125 micrometers, and between the first bonding pad 171 and the second bonding pad 172 of the semiconductor device. A minimum space can be secured so that a short circuit does not occur in the , and a light emitting area for improving light extraction efficiency can be secured, so that the luminous intensity Po of the semiconductor device 100 can be increased.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 300 마이크로 미터 이하로 제공되어야 상기 반도체 소자 패키지의 제1 전극패드 및 제2 전극패드와 상기 반도체 소자의 제1 본딩패드(171) 및 제2 본딩패드(172)가 충분한 본딩력을 가지며 본딩될 수 있고, 상기 반도체 소자(100)의 전기적 특성이 확보될 수 있다. In addition, a gap between the first bonding pad 171 and the second bonding pad 172 should be provided to be 300 micrometers or less, and the first electrode pad and the second electrode pad of the semiconductor device package and the second electrode pad of the semiconductor device. The first bonding pad 171 and the second bonding pad 172 may be bonded with sufficient bonding force, and electrical characteristics of the semiconductor device 100 may be secured.

상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 광학적 특성을 확보하고, 공정 마진을 확보하기 위해 125 마이크로 미터보다 크게 배치되고, 전기적 특성과 본딩력에 의한 신뢰성을 확보하기 위해 300 마이크로 미터보다 작게 배치될 수 있다. The minimum distance between the first bonding pad 171 and the second bonding pad 172 is greater than 125 micrometers to secure optical characteristics and secure a process margin, and reliability due to electrical characteristics and bonding force It can be placed smaller than 300 micrometers to secure the

실시 예에서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격으로서, 125 마이크로 미터 이상 300 마이크로 이하를 예시하였다. 그러나, 이에 한정하지 않고, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은, 반도체 소자 패키지의 전기적 특성 또는 신뢰성을 향상시키기 위해서 125 마이크로 미터보다 작게 배치될 수도 있고, 광학적 특성을 향상시키기 위해서 300 마이크로 미터보다 크게 배치될 수도 있다.In the embodiment, the interval between the first bonding pad 171 and the second bonding pad 172 is 125 micrometers or more and 300 micrometers or less. However, the present invention is not limited thereto, and the interval between the first bonding pad 171 and the second bonding pad 172 may be arranged to be smaller than 125 micrometers in order to improve electrical characteristics or reliability of the semiconductor device package. , may be disposed larger than 300 micrometers to improve optical properties.

또한, 실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 전극(141)과 상기 제2 전극(142)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 전극(141)와 상기 제2 전극(142)에 입사되어 손실되는 것을 최소화할 수 있다.In addition, according to an embodiment, the light emitted from the light emitting structure 110 by the first reflective layer 161 and the second reflective layer 162 is emitted from the first electrode 141 and the second electrode 142 . ) can be reflected without being incident on it. Accordingly, according to the embodiment, it is possible to minimize loss of light generated and emitted from the light emitting structure 110 by being incident on the first electrode 141 and the second electrode 142 .

앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(100)의 하부 영역에서, 상기 반도체 소자(100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다. As described above, the semiconductor device 100 according to the embodiment may be mounted by, for example, a flip-chip bonding method and provided in the form of a semiconductor device package. At this time, when the package body on which the semiconductor device 100 is mounted is provided with resin or the like, the package body is discolored by strong light of a short wavelength emitted from the semiconductor device 100 in the lower region of the semiconductor device 100 . or cracks may occur.

그러나, 실시 예에 따른 반도체 소자(100)에 의하면 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다. However, according to the semiconductor device 100 according to the embodiment, since it is possible to prevent light from being emitted between the regions in which the first bonding pad 171 and the second bonding pad 172 are disposed, the semiconductor device 100 ) to prevent discoloration or cracking of the package body disposed in the lower region.

실시 예에 의하면, 상기 제1 본딩패드(171), 상기 제2 본딩패드(172), 상기 제3 반사층(163)이 배치된 상기 반도체 소자(100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.According to an embodiment, the light emission in an area of 20% or more of the upper surface of the semiconductor device 100 on which the first bonding pad 171 , the second bonding pad 172 , and the third reflective layer 163 are disposed Light generated by the structure 110 may be transmitted and emitted.

이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.Accordingly, according to the embodiment, since the amount of light emitted in the direction of six surfaces of the semiconductor device 100 increases, light extraction efficiency is improved and the luminous intensity Po can be increased. In addition, it is possible to prevent discoloration or cracking of the package body disposed close to the lower surface of the semiconductor device 100 .

또한, 실시 예예 따른 반도체 소자(100)에 의하면, 상기 오믹접촉층(130)에 복수의 컨택홀(C1, C2, C3)이 제공될 수 있다. 상기 오믹접촉층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통하여 상기 제2 도전형 반도체층(113)과 상기 반사층(160)이 접착될 수 있다. 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있게 됨으로써, 상기 반사층(160)이 상기 오믹접촉층(130)에 접촉되는 것에 비하여 접착력이 향상될 수 있게 된다.Also, according to the semiconductor device 100 according to the embodiment, a plurality of contact holes C1 , C2 , and C3 may be provided in the ohmic contact layer 130 . The second conductivity type semiconductor layer 113 and the reflective layer 160 may be adhered to each other through a plurality of contact holes C1 , C2 , and C3 provided in the ohmic contact layer 130 . Since the reflective layer 160 may be in direct contact with the second conductivity-type semiconductor layer 113 , the adhesive force may be improved compared to that of the reflective layer 160 in contact with the ohmic contact layer 130 .

상기 반사층(160)이 상기 오믹접촉층(130)에만 직접 접촉되는 경우, 상기 반사층(160)과 상기 오믹접촉층(130) 간의 결합력 또는 접착력이 약화될 수도 있다. 예를 들어, 절연층과 금속층이 결합되는 경우, 물질 상호 간의 결합력 또는 접착력이 약화될 수도 있다. When the reflective layer 160 is in direct contact with only the ohmic contact layer 130 , the bonding or adhesive force between the reflective layer 160 and the ohmic contact layer 130 may be weakened. For example, when the insulating layer and the metal layer are combined, the bonding force or adhesive force between the materials may be weakened.

예로서, 상기 반사층(160)과 상기 오믹접촉층(130) 간의 결합력 또는 접착력이 약한 경우, 두 층 간에 박리가 발생될 수 있다. 이와 같이 상기 반사층(160)과 상기 오믹접촉층(130) 사이에 박리가 발생되면 반도체 소자(100)의 특성이 열화될 수 있으며, 또한 반도체 소자(100)의 신뢰성을 확보할 수 없게 된다.For example, when the bonding or adhesive strength between the reflective layer 160 and the ohmic contact layer 130 is weak, peeling may occur between the two layers. As such, when peeling occurs between the reflective layer 160 and the ohmic contact layer 130 , the characteristics of the semiconductor device 100 may be deteriorated, and reliability of the semiconductor device 100 may not be secured.

그러나, 실시 예에 의하면, 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있으므로, 상기 반사층(160), 상기 오믹접촉층(130), 상기 제2 도전형 반도체층(113) 간의 결합력 및 접착력이 안정적으로 제공될 수 있게 된다.However, according to an embodiment, since the reflective layer 160 may be in direct contact with the second conductivity type semiconductor layer 113 , the reflection layer 160 , the ohmic contact layer 130 , and the second conductivity type semiconductor layer The bonding force and adhesive force between the layers 113 may be stably provided.

따라서, 실시 예에 의하면, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로, 상기 반사층(160)이 상기 오믹접촉층(130)으로부터 박리되는 것을 방지할 수 있게 된다. 또한, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로 반도체 소자(100)의 신뢰성을 향상시킬 수 있게 된다.Therefore, according to the embodiment, since the bonding force between the reflective layer 160 and the second conductivity-type semiconductor layer 113 can be stably provided, the separation of the reflective layer 160 from the ohmic contact layer 130 is prevented. can be prevented. In addition, since the coupling force between the reflective layer 160 and the second conductivity-type semiconductor layer 113 can be stably provided, the reliability of the semiconductor device 100 can be improved.

한편, 이상에서 설명된 바와 같이, 상기 오믹접촉층(130)에 복수의 컨택홀(C1, C2, C3)이 제공될 수 있다. 상기 활성층(112)으로부터 발광된 빛은 상기 오믹접촉층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통해 상기 반사층(160)에 입사되어 반사될 수 있게 된다. 이에 따라, 상기 활성층(112)에서 생성된 빛이 상기 오믹접촉층(130)에 입사되어 손실되는 것을 감소시킬 수 있게되며 광 추출 효율이 향상될 수 있게 된다. 이에 따라, 실시 예에 따른 반도체 소자(100)에 의하면 광도가 향상될 수 있게 된다.Meanwhile, as described above, a plurality of contact holes C1 , C2 , and C3 may be provided in the ohmic contact layer 130 . The light emitted from the active layer 112 is incident on the reflective layer 160 through a plurality of contact holes C1 , C2 , and C3 provided in the ohmic contact layer 130 to be reflected. Accordingly, it is possible to reduce the loss of light generated by the active layer 112 incident on the ohmic contact layer 130 , and light extraction efficiency can be improved. Accordingly, according to the semiconductor device 100 according to the embodiment, the luminous intensity can be improved.

그러면, 첨부된 도면을 참조하여 실시 예에 따른 반도체 소자 제조방법을 설명하기로 한다. 실시 예에 따른 반도체 소자 제조방법을 설명함에 있어, 도 1 및 도 2를 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.Then, a method of manufacturing a semiconductor device according to an embodiment will be described with reference to the accompanying drawings. In describing the method of manufacturing a semiconductor device according to the embodiment, descriptions of matters overlapping with those described with reference to FIGS. 1 and 2 may be omitted.

먼저, 실시 예에 따른 반도체 소자 제조방법에 의하면, 도 3a 및 도 3b에 도시된 바와 같이, 기판(105) 위에 발광구조물(110)이 형성될 수 있다. 도 3a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 발광구조물(110)의 형상을 나타낸 평면도이고, 도 3b는 도 3a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.First, according to the semiconductor device manufacturing method according to the embodiment, the light emitting structure 110 may be formed on the substrate 105 as shown in FIGS. 3A and 3B . 3A is a plan view illustrating a shape of a light emitting structure 110 formed according to a method for manufacturing a semiconductor device according to an embodiment, and FIG. 3B is a cross-sectional view illustrating a process taken along line A-A of the semiconductor device shown in FIG. 3A.

실시 예에 의하면, 상기 기판(105) 위에 발광구조물(110)이 형성될 수 있다. 예로서, 상기 기판(105) 위에 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)이 형성될 수 있다.According to an embodiment, the light emitting structure 110 may be formed on the substrate 105 . For example, a first conductivity type semiconductor layer 111 , an active layer 112 , and a second conductivity type semiconductor layer 113 may be formed on the substrate 105 .

실시 예에 의하면, 메사 식각 공정을 통하여 상기 제1 도전형 반도체층(111)의 일부 영역이 노출되도록 형성될 수 있다. 상기 발광구조물(110)은 메사 식각에 의하여 상기 제1 도전형 반도체층(111)을 노출시키는 복수의 메사 개구부(M)를 포함할 수 있다. 예로서, 상기 메사 개구부(M)는 복수의 원 형상으로 제공될 수 있다. 또한, 상기 메사 개구부(M)는 리세스로 지칭될 수도 있다. 상기 메사 개구부(M)는 원 형상뿐만 아니라, 타원형 또는 다각형 등의 다양한 형상으로 제공될 수도 있다.According to an embodiment, a partial region of the first conductivity-type semiconductor layer 111 may be exposed through a mesa etching process. The light emitting structure 110 may include a plurality of mesa openings M for exposing the first conductivity type semiconductor layer 111 by mesa etching. For example, the mesa opening M may be provided in a plurality of circular shapes. Also, the mesa opening M may be referred to as a recess. The mesa opening M may be provided not only in a circular shape, but also in various shapes such as an ellipse or a polygon.

다음으로, 도 4a 및 도 4b에 도시된 바와 같이, 오믹접촉층(130)이 형성될 수 있다. 도 4a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 오믹접촉층(130)의 형상을 나타낸 평면도이고, 도 4b는 도 4a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.Next, as shown in FIGS. 4A and 4B , the ohmic contact layer 130 may be formed. 4A is a plan view illustrating the shape of the ohmic contact layer 130 formed according to the method of manufacturing a semiconductor device according to an embodiment, and FIG. 4B is a cross-sectional view illustrating a process taken along line A-A of the semiconductor device shown in FIG. 4A.

실시 예에 의하면, 상기 제2 도전형 반도체층(113) 위에 상기 오믹접촉층(130)이 형성될 수 있다. 상기 오믹접촉층(130)은 상기 메사 개구부(M)에 대응되는 영역에 제공된 복수의 개구부(M1)를 포함할 수 있다. According to an embodiment, the ohmic contact layer 130 may be formed on the second conductivity type semiconductor layer 113 . The ohmic contact layer 130 may include a plurality of openings M1 provided in a region corresponding to the mesa opening M. As shown in FIG.

예로서, 상기 개구부(M1)는 복수의 원 형상으로 제공될 수 있다. 상기 개구부(M1)는 원 형상뿐만 아니라, 타원형 또는 다각형 등의 다양한 형상으로 제공될 수도 있다.For example, the opening M1 may be provided in a plurality of circular shapes. The opening M1 may be provided in various shapes, such as an oval or polygon, as well as a circular shape.

상기 오믹접촉층(130)은 제1 영역(R1), 제2 영역(R2), 제3 영역(R3)을 포함할 수 있다. 상기 제1 영역(R1)과 상기 제2 영역(R2)은 서로 이격되어 배치될 수 있다. 또한, 상기 제3 영역(R3)은 상기 제1 영역(R1)과 상기 제2 영역(R2) 사이에 배치될 수 있다.The ohmic contact layer 130 may include a first region R1 , a second region R2 , and a third region R3 . The first region R1 and the second region R2 may be spaced apart from each other. Also, the third region R3 may be disposed between the first region R1 and the second region R2 .

상기 제1 영역(R1)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 개구부(M1)를 포함할 수 있다. 또한, 상기 제1 영역(R1)은 복수의 제1 컨택홀(C1)을 포함할 수 있다. 예로서, 상기 제1 컨택홀(C1)은 상기 개구부(M1) 주변에 복수로 제공될 수 있다.The first region R1 may include a plurality of openings M1 provided in a region corresponding to the mesa opening M of the light emitting structure 110 . Also, the first region R1 may include a plurality of first contact holes C1 . For example, a plurality of the first contact holes C1 may be provided around the opening M1 .

상기 제2 영역(R2)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 개구부(M1)를 포함할 수 있다. 또한, 상기 제2 영역(R2)은 복수의 제2 컨택홀(C2)을 포함할 수 있다. 예로서, 상기 제2 컨택홀(C2)은 상기 개구부(M1) 주변에 복수로 제공될 수 있다.The second region R2 may include a plurality of openings M1 provided in a region corresponding to the mesa opening M of the light emitting structure 110 . In addition, the second region R2 may include a plurality of second contact holes C2 . For example, a plurality of the second contact holes C2 may be provided around the opening M1 .

상기 제3 영역(R3)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 개구부(M1)를 포함할 수 있다. 또한, 상기 제1 영역(R1)은 복수의 제1 컨택홀(C1)을 포함할 수 있다. 예로서, 상기 제1 컨택홀(C1)은 상기 개구부(M1) 주변에 복수로 제공될 수 있다.The third region R3 may include a plurality of openings M1 provided in a region corresponding to the mesa opening M of the light emitting structure 110 . Also, the first region R1 may include a plurality of first contact holes C1 . For example, a plurality of the first contact holes C1 may be provided around the opening M1 .

실시 예에 의하면, 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다. 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 예로서 7 마이크로 미터 내지 20 마이크로 미터의 직경으로 제공될 수 있다.According to an embodiment, the first contact hole C1 , the second contact hole C2 , and the third contact hole C3 may have a diameter of several micrometers to several tens of micrometers. The first contact hole C1 , the second contact hole C2 , and the third contact hole C3 may have, for example, a diameter of 7 micrometers to 20 micrometers.

상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 원 형상뿐만 아니라, 타원형 또는 다각형 등의 다양한 형상으로 제공될 수도 있다.The first contact hole C1 , the second contact hole C2 , and the third contact hole C3 may be provided not only in a circular shape but also in various shapes such as an ellipse or a polygon.

실시 예에 의하면, 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)에 의하여 상기 오믹접촉층(130) 아래에 배치된 상기 제2 도전형 반도체층(113)이 노출될 수 있다.According to an embodiment, the second conductivity type semiconductor disposed under the ohmic contact layer 130 by the first contact hole C1 , the second contact hole C2 , and the third contact hole C3 . Layer 113 may be exposed.

상기 개구부(M1), 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)의 기능에 대해서는 뒤에서 후속 공정을 설명하면서 더 살펴보기로 한다.The functions of the opening M1 , the first contact hole C1 , the second contact hole C2 , and the third contact hole C3 will be further described while a subsequent process is described later.

다음으로, 도 5a 및 도 5b에 도시된 바와 같이, 반사층(160)이 형성될 수 있다. 도 5a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 반사층(160)의 형상을 나타낸 평면도이고, 도 5b는 도 5a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.Next, as shown in FIGS. 5A and 5B , a reflective layer 160 may be formed. 5A is a plan view illustrating the shape of the reflective layer 160 formed according to the method for manufacturing a semiconductor device according to an embodiment, and FIG. 5B is a cross-sectional view illustrating a process taken along line A-A of the semiconductor device shown in FIG. 5A.

상기 반사층(160)은 제1 반사층(161), 제2 반사층(162), 제3 반사층(163)을 포함할 수 있다. 상기 반사층(160)은 상기 오믹접촉층(130) 위에 배치될 수 있다. 상기 반사층(160)은 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. The reflective layer 160 may include a first reflective layer 161 , a second reflective layer 162 , and a third reflective layer 163 . The reflective layer 160 may be disposed on the ohmic contact layer 130 . The reflective layer 160 may be disposed on the first conductivity-type semiconductor layer 111 and the second conductivity-type semiconductor layer 113 .

상기 제1 반사층(161)과 상기 제2 반사층(162)은 서로 이격되어 배치될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 배치될 수 있다.The first reflective layer 161 and the second reflective layer 162 may be disposed to be spaced apart from each other. The third reflective layer 163 may be disposed between the first reflective layer 161 and the second reflective layer 162 .

상기 제1 반사층(161)은 상기 오믹접촉층(130)의 제1 영역(R1) 위에 배치될 수 있다. 상기 제1 반사층(161)은 상기 오믹접촉층(130)에 제공된 복수의 제1 컨택홀(C1) 위에 배치될 수 있다. The first reflective layer 161 may be disposed on the first region R1 of the ohmic contact layer 130 . The first reflective layer 161 may be disposed on the plurality of first contact holes C1 provided in the ohmic contact layer 130 .

상기 제2 반사층(162)은 상기 오믹접촉층(130)의 제2 영역(R2) 위에 배치될 수 있다. 상기 제2 반사층(162)은 상기 오믹접촉층(130)에 제공된 복수의 제2 컨택홀(C2) 위에 배치될 수 있다.The second reflective layer 162 may be disposed on the second region R2 of the ohmic contact layer 130 . The second reflective layer 162 may be disposed on the plurality of second contact holes C2 provided in the ohmic contact layer 130 .

상기 제3 반사층(163)은 상기 오믹접촉층(130)의 제3 영역(R3) 위에 배치될 수 있다. 상기 제3 반사층(163)은 상기 오믹접촉층(130)에 제공된 복수의 제3 컨택홀(C3) 위에 배치될 수 있다.The third reflective layer 163 may be disposed on the third region R3 of the ohmic contact layer 130 . The third reflective layer 163 may be disposed on the plurality of third contact holes C3 provided in the ohmic contact layer 130 .

상기 제2 반사층(162)은 복수의 개구부를 포함할 수 있다. 예로서, 상기 제2 반사층(162)은 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)를 통해 상기 오믹접촉층(130)이 노출될 수 있다. The second reflective layer 162 may include a plurality of openings. For example, the second reflective layer 162 may include a plurality of first openings h1 . The ohmic contact layer 130 may be exposed through the plurality of first openings h1 .

또한, 상기 제1 반사층(161)은 복수의 제2 개구부(h2)를 포함할 수 있다. 상기 복수의 제2 개구부(h2)를 통해 상기 제1 도전형 반도체층(111)의 상부 면이 노출될 수 있다. 상기 복수의 제2 개구부(h2)는 상기 발광구조물(110)에 형성된 상기 복수의 메사 개구부(M) 영역에 대응되어 제공될 수 있다. 또한, 상기 복수의 제2 개구부(h2)는 상기 오믹접촉층(130)에 제공된 복수의 개구부(M1) 영역에 대응되어 제공될 수 있다.Also, the first reflective layer 161 may include a plurality of second openings h2 . An upper surface of the first conductivity-type semiconductor layer 111 may be exposed through the plurality of second openings h2 . The plurality of second openings h2 may be provided to correspond to regions of the plurality of mesa openings M formed in the light emitting structure 110 . In addition, the plurality of second openings h2 may be provided to correspond to regions of the plurality of openings M1 provided in the ohmic contact layer 130 .

한편, 실시 예에 의하면, 상기 제1 반사층(161)은 상기 오믹접촉층(130)의 제1 영역(R1) 위에 제공될 수 있다. 또한, 상기 제1 반사층(161)은 상기 오믹접촉층(130)에 제공된 상기 제1 컨택홀(C1)을 통하여 상기 제2 도전형 반도체층(113)에 접촉될 수 있다. 이에 따라, 상기 제1 반사층(161)과 상기 제2 도전형 반도체층(113) 간의 접착력이 향상될 수 있으며, 상기 제1 반사층(161)이 상기 오믹접촉층(130)으로부터 박리되는 것을 방지할 수 있게 된다.Meanwhile, according to an embodiment, the first reflective layer 161 may be provided on the first region R1 of the ohmic contact layer 130 . Also, the first reflective layer 161 may contact the second conductivity-type semiconductor layer 113 through the first contact hole C1 provided in the ohmic contact layer 130 . Accordingly, the adhesive force between the first reflective layer 161 and the second conductivity-type semiconductor layer 113 may be improved, and the first reflective layer 161 may be prevented from peeling from the ohmic contact layer 130 . be able to

또한, 실시 예에 의하면, 상기 제2 반사층(162)은 상기 오믹접촉층(130)의 제2 영역(R2) 위에 제공될 수 있다. 상기 제2 반사층(162)은 상기 오믹접촉층(130)에 제공된 상기 제2 컨택홀(C2)을 통하여 상기 제2 도전형 반도체층(113)에 접촉될 수 있다. 이에 따라, 상기 제2 반사층(162)과 상기 제2 도전형 반도체층(113) 간의 접착력이 향상될 수 있으며, 상기 제2 반사층(162)이 상기 오믹접촉층(130)으로부터 박리되는 것을 방지할 수 있게 된다.Also, according to an embodiment, the second reflective layer 162 may be provided on the second region R2 of the ohmic contact layer 130 . The second reflective layer 162 may contact the second conductivity-type semiconductor layer 113 through the second contact hole C2 provided in the ohmic contact layer 130 . Accordingly, the adhesive force between the second reflective layer 162 and the second conductivity-type semiconductor layer 113 may be improved, and the second reflective layer 162 may be prevented from peeling from the ohmic contact layer 130 . be able to

또한, 실시 예에 의하면, 상기 제3 반사층(163)은 상기 오믹접촉층(130)의 제3 영역(R3) 위에 제공될 수 있다. 상기 제3 반사층(163)은 상기 오믹접촉층(130)에 제공된 상기 제3 컨택홀(C3)을 통하여 상기 제2 도전형 반도체층(113)에 접촉될 수 있다. 이에 따라, 상기 제3 반사층(163)과 상기 제2 도전형 반도체층(113) 간의 접착력이 향상될 수 있으며, 상기 제3 반사층(163)이 상기 오믹접촉층(130)으로부터 박리되는 것을 방지할 수 있게 된다.Also, according to an embodiment, the third reflective layer 163 may be provided on the third region R3 of the ohmic contact layer 130 . The third reflective layer 163 may contact the second conductivity-type semiconductor layer 113 through the third contact hole C3 provided in the ohmic contact layer 130 . Accordingly, the adhesive force between the third reflective layer 163 and the second conductivity-type semiconductor layer 113 may be improved, and the third reflective layer 163 may be prevented from peeling from the ohmic contact layer 130 . be able to

이어서, 도 6a 및 도 6b에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)이 형성될 수 있다. 도 6a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 전극(141)과 제2 전극(142)의 형상을 나타낸 평면도이고, 도 6b는 도 6a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.Subsequently, as shown in FIGS. 6A and 6B , a first electrode 141 and a second electrode 142 may be formed. 6A is a plan view showing the shapes of the first electrode 141 and the second electrode 142 formed according to the method for manufacturing a semiconductor device according to an embodiment, and FIG. 6B is a process taken along line AA of the semiconductor device shown in FIG. 6A. A cross-sectional view is shown.

실시 예에 의하면, 상기 제1 전극(141)과 상기 제2 전극(142)은 서로 이격되어 배치될 수 있다.According to an embodiment, the first electrode 141 and the second electrode 142 may be disposed to be spaced apart from each other.

상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113)의 일부와 상기 활성층(112)의 일부가 제거되어 노출된 제1 도전형 반도체층(111)의 상면에 배치될 수 있다.The first electrode 141 may be electrically connected to the first conductivity-type semiconductor layer 111 . The first electrode 141 may be disposed on the first conductivity-type semiconductor layer 111 . For example, according to the semiconductor device 100 according to the embodiment, the first electrode 141 is a first electrode 141 exposed by removing a portion of the second conductivity-type semiconductor layer 113 and a portion of the active layer 112 . It may be disposed on the upper surface of the conductive semiconductor layer 111 .

상기 제1 전극(141)은 예를 들어 선 형상으로 형성될 수 있다. 또한, 상기 제1 전극(141)은 선 형상의 다른 영역에 비해 상대적으로 면적이 넓은 N 영역을 포함할 수 있다. 상기 제1 전극(141)의 N 영역은 추후 형성될 제1 본딩패드(171)와 전기적으로 연결될 수 있다.The first electrode 141 may be formed, for example, in a linear shape. Also, the first electrode 141 may include an N region having a relatively large area compared to other linear regions. The N region of the first electrode 141 may be electrically connected to a first bonding pad 171 to be formed later.

상기 제1 전극(141)은 상기 제1 반사층(161)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(111)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제1 전극(141)은, 복수의 N 영역에서 상기 제1 도전형 반도체층(111)의 상면에 직접 접촉될 수 있다.The first electrode 141 may be electrically connected to the upper surface of the first conductivity-type semiconductor layer 111 through the second opening h2 provided in the first reflective layer 161 . For example, the first electrode 141 may directly contact the upper surface of the first conductivity-type semiconductor layer 111 in the plurality of N regions.

상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 오믹접촉층(130)이 배치될 수 있다.The second electrode 142 may be electrically connected to the second conductivity type semiconductor layer 113 . The second electrode 142 may be disposed on the second conductivity-type semiconductor layer 113 . According to an embodiment, the ohmic contact layer 130 may be disposed between the second electrode 142 and the second conductivity-type semiconductor layer 113 .

상기 제2 전극(142)은 예를 들어 선 형상으로 형성될 수 있다. 또한, 상기 제2 전극(142)은 선 형상의 다른 영역에 비해 상대적으로 면적이 넓은 P 영역을 포함할 수 있다. 상기 제2 전극(142)의 P 영역은 추후 형성될 제2 본딩패드(172)와 전기적으로 연결될 수 있다.The second electrode 142 may be formed, for example, in a linear shape. Also, the second electrode 142 may include a P region having a relatively larger area than other linear regions. The P region of the second electrode 142 may be electrically connected to a second bonding pad 172 to be formed later.

상기 제2 전극(142)은 상기 제2 반사층(162)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(113)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(142)은, 복수의 P 영역에서 상기 오믹접촉층(130)을 통하여 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 복수의 P 영역에서 상기 오믹접촉층(130)의 상부 면에 직접 접촉될 수 있다.The second electrode 142 may be electrically connected to the upper surface of the second conductivity-type semiconductor layer 113 through the first opening h1 provided in the second reflective layer 162 . For example, the second electrode 142 may be electrically connected to the second conductivity-type semiconductor layer 113 through the ohmic contact layer 130 in the plurality of P regions. The second electrode 142 may directly contact the upper surface of the ohmic contact layer 130 in the plurality of P regions.

다음으로, 도 7a 및 도 7b에 도시된 바와 같이, 보호층(150)이 형성될 수 있다. 도 7a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 보호층(150)의 형상을 나타낸 평면도이고, 도 7b는 도 7a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.Next, as shown in FIGS. 7A and 7B , a protective layer 150 may be formed. 7A is a plan view illustrating a shape of a protective layer 150 formed according to a method for manufacturing a semiconductor device according to an embodiment, and FIG. 7B is a cross-sectional view illustrating a process taken along line A-A of the semiconductor device shown in FIG. 7A.

상기 보호층(150)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 보호층(150)은 상기 반사층(160) 위에 배치될 수 있다.The protective layer 150 may be disposed on the first electrode 141 and the second electrode 142 . The protective layer 150 may be disposed on the reflective layer 160 .

상기 보호층(150)은 상기 제1 전극(141)의 상부 면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 보호층(150)은 상기 제1 전극(141)의 복수의 NB 영역을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다. The protective layer 150 may include a fourth opening h4 exposing the upper surface of the first electrode 141 . The protective layer 150 may include a plurality of fourth openings h4 exposing the plurality of NB regions of the first electrode 141 .

상기 제4 개구부(h4)는 상기 제1 반사층(161)이 배치된 영역 위에 제공될 수 있다. 또한, 상기 제4 개구부(h4)는 상기 오믹접촉층(130)의 제1 영역(R1) 위에 제공될 수 있다.The fourth opening h4 may be provided on an area in which the first reflective layer 161 is disposed. Also, the fourth opening h4 may be provided on the first region R1 of the ohmic contact layer 130 .

상기 보호층(150)은 상기 제2 전극(142)의 상부 면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 보호층(150)은 상기 제2 전극(142)의 복수의 PB 영역을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다.The protective layer 150 may include a third opening h3 exposing an upper surface of the second electrode 142 . The protective layer 150 may include a plurality of third openings h3 exposing the plurality of PB regions of the second electrode 142 .

상기 제3 개구부(h3)는 상기 제2 반사층(162)이 배치된 영역 위에 제공될 수 있다. 또한, 상기 제3 개구부(h3)는 상기 오믹접촉층(130)의 제2 영역(R2) 위에 제공될 수 있다.The third opening h3 may be provided on an area in which the second reflective layer 162 is disposed. Also, the third opening h3 may be provided on the second region R2 of the ohmic contact layer 130 .

이어서, 도 8a 및 도 8b에 도시된 바와 같이, 제1 본딩패드(171)와 제2 본딩패드(172)가 형성될 수 있다. 도 8a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 형상을 나타낸 평면도이고, 도 8b는 도 8a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.Subsequently, as shown in FIGS. 8A and 8B , a first bonding pad 171 and a second bonding pad 172 may be formed. 8A is a plan view illustrating shapes of the first bonding pad 171 and the second bonding pad 172 formed according to the method for manufacturing a semiconductor device according to an embodiment, and FIG. 8B is an AA view of the semiconductor device shown in FIG. 8A. A cross-sectional view of the process along the line is shown.

실시 예에 의하면, 도 8a에 도시된 형상으로 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 형성될 수 있다. 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)는 상기 보호층(150) 위에 배치될 수 있다.According to an embodiment, the first bonding pad 171 and the second bonding pad 172 may be formed in the shape shown in FIG. 8A . The first bonding pad 171 and the second bonding pad 172 may be disposed on the protective layer 150 .

상기 제1 본딩패드(171)는 상기 제1 반사층(161) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제2 반사층(162) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다.The first bonding pad 171 may be disposed on the first reflective layer 161 . The second bonding pad 172 may be disposed on the second reflective layer 162 . The second bonding pad 172 may be disposed to be spaced apart from the first bonding pad 171 .

상기 제1 본딩패드(171)는 복수의 NB 영역에서 상기 보호층(150)에 제공된 상기 제4 개구부(h4)를 통하여 상기 제1 전극(141)의 상부 면에 접촉될 수 있다. 상기 제2 본딩패드(172)는 복수의 PB 영역에서 상기 보호층(150)에 제공된 상기 제3 개구부(h3)를 통하여 상기 제2 전극(142)의 상부 면에 접촉될 수 있다.The first bonding pad 171 may contact the upper surface of the first electrode 141 through the fourth opening h4 provided in the passivation layer 150 in the plurality of NB regions. The second bonding pad 172 may contact the upper surface of the second electrode 142 through the third opening h3 provided in the passivation layer 150 in the plurality of PB regions.

실시 예에 의하면, 상기 제1 본딩패드(171)와 상기 제2 전극패드(172)에 전원이 인가됨에 따라, 상기 발광구조물(110)이 발광될 수 있게 된다.According to an embodiment, as power is applied to the first bonding pad 171 and the second electrode pad 172 , the light emitting structure 110 may emit light.

이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제1 전극(141)이 복수의 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(172)와 상기 제2 전극(142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.As described above, according to the semiconductor device 100 according to the embodiment, the first bonding pad 171 and the first electrode 141 may contact each other in a plurality of regions. Also, the second bonding pad 172 and the second electrode 142 may contact each other in a plurality of regions. Accordingly, according to the embodiment, since power may be supplied through a plurality of regions, there is an advantage that a current dispersion effect may occur and an operating voltage may be reduced according to an increase in the contact area and dispersion of the contact region.

실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(171)의 상부 면과 상기 제2 본딩패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.The semiconductor device according to the embodiment may be connected to an external power source by a flip-chip bonding method. For example, in manufacturing a semiconductor device package, the upper surface of the first bonding pad 171 and the upper surface of the second bonding pad 172 may be disposed to be attached to a sub-mount, a lead frame, a circuit board, or the like. have.

실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 발광구조물(110)에서 방출되는 빛은 상기 제1 반사층(161)과 상기 제2 반사층(162)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다. When the semiconductor device according to the embodiment is mounted in a flip-chip bonding method and implemented as a semiconductor device package, the light provided from the light emitting structure 110 may be emitted through the substrate 105 . Light emitted from the light emitting structure 110 may be reflected by the first reflective layer 161 and the second reflective layer 162 to be emitted toward the substrate 105 .

또한, 상기 발광구조물(110)에서 방출되는 빛은 상기 발광구조물(110)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. In addition, light emitted from the light emitting structure 110 may also be emitted in a lateral direction of the light emitting structure 110 . In addition, the light emitted from the light emitting structure 110 , among the surfaces on which the first bonding pad 171 and the second bonding pad 172 are disposed, is the first bonding pad 171 and the second bonding pad 171 . The pad 172 may be discharged to the outside through an area where the pad 172 is not provided.

구체적으로, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.Specifically, the light emitted from the light emitting structure 110 may include the first reflective layer 161 and the second reflective layer among the surfaces on which the first bonding pad 171 and the second bonding pad 172 are disposed. At 162 , the third reflective layer 163 may be emitted to the outside through a region not provided.

이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물(110)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.Accordingly, the semiconductor device 100 according to the embodiment can emit light in six directions surrounding the light emitting structure 110 , and the luminous intensity can be remarkably improved.

또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.In addition, according to the semiconductor device and the semiconductor device package according to the embodiment, since the first bonding pad 171 and the second bonding pad 172 having a large area can be directly bonded to a circuit board providing power, flip The chip bonding process can be easily and stably performed.

한편, 실시 예에 따른 반도체 소자에 의하면, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.Meanwhile, according to the semiconductor device according to the embodiment, when viewed from the upper direction of the semiconductor device 100 , the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is, The pad 171 and the second bonding pad 172 may be provided equal to or smaller than 60% of the total area of the upper surface of the semiconductor device 100 on which the second bonding pad 172 is disposed.

예로서, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 발광구조물(110)의 제1 도전형 반도체층(111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 기판(105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.For example, the total area of the upper surface of the semiconductor device 100 may correspond to an area defined by the horizontal and vertical lengths of the lower surface of the first conductivity-type semiconductor layer 111 of the light emitting structure 110 . . In addition, the total area of the upper surface of the semiconductor device 100 may correspond to the area of the upper surface or the lower surface of the substrate 105 .

이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.In this way, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is provided to be equal to or smaller than 60% of the total area of the semiconductor device 100 , thereby providing the first bonding pad The amount of light emitted to the surface on which the pad 171 and the second bonding pad 172 are disposed can be increased. Accordingly, according to the embodiment, since the amount of light emitted in the direction of six surfaces of the semiconductor device 100 increases, light extraction efficiency is improved and the luminous intensity Po can be increased.

또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.In addition, when viewed from the top of the semiconductor device, the sum of the area of the first bonding pad 171 and the area of the second bonding pad 172 is 30% of the total area of the semiconductor device 100 . The same or greater may be provided.

이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있게 된다.In this way, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is provided to be equal to or larger than 30% of the total area of the semiconductor device 100 , thereby providing the first bonding pad 172 . Stable mounting can be performed through the pad 171 and the second bonding pad 172 .

실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.In the semiconductor device 100 according to the embodiment, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is the semiconductor device 100 in consideration of light extraction efficiency and securing stability of bonding. ) of 30% or more of the total area and may be selected to be 60% or less.

즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다. That is, when the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is 30% or more to 100% or less of the total area of the semiconductor device 100 , the By securing electrical characteristics and securing bonding force to be mounted on the semiconductor device package, stable mounting can be performed.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다. In addition, when the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is greater than 0% to 60% or less of the total area of the semiconductor device 100 , the first bonding pad 171 is ) and the amount of light emitted to the surface on which the second bonding pad 172 is disposed increases, so that the light extraction efficiency of the semiconductor device 100 may be improved, and the luminous intensity Po may be increased.

실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다.In the embodiment, the area of the first bonding pad 171 and the second bonding pad 172 is to secure the electrical characteristics of the semiconductor device 100 and the bonding force to be mounted on the semiconductor device package, and to increase the brightness. A sum of 30% or more to 60% or less of the total area of the semiconductor device 100 was selected.

또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.In addition, according to another embodiment, without being limited thereto, in order to secure the electrical characteristics and bonding strength of the semiconductor device 100 , the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is This may be composed of more than 60% to 100% or less, and in order to increase the luminosity, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is selected to be more than 0% and less than 30%. configurable.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 장축 방향에 따른 길이는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(163)의 면적은 예로서 상기 반도체 소자(100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.Also, according to the semiconductor device 100 according to the embodiment, the third reflective layer 163 may be disposed between the first bonding pad 171 and the second bonding pad 172 . For example, a length of the third reflective layer 163 along the long axis of the semiconductor device 100 may be disposed to correspond to a gap between the first bonding pad 171 and the second bonding pad 172 . have. In addition, the area of the third reflective layer 163 may be, for example, 10% or more and 25% or less of the entire upper surface of the semiconductor device 100 .

상기 제3 반사층(163)의 면적이 상기 반도체 소자(100)의 상부 면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광추출효율을 확보하기에 유리하다. When the area of the third reflective layer 163 is 10% or more of the entire upper surface of the semiconductor device 100, discoloration of the package body disposed under the semiconductor device or occurrence of cracks may be prevented, and 25% or more In the following case, it is advantageous to secure light extraction efficiency to emit light on six surfaces of the semiconductor device.

또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광추출효율을 더 크게 확보하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.In addition, in another embodiment, the area of the third reflective layer 163 is arranged to be greater than 0% to less than 10% of the entire upper surface of the semiconductor device 100 in order to secure the greater light extraction efficiency without being limited thereto. In order to prevent discoloration or cracking in the package body, the area of the third reflective layer 163 may be disposed to be greater than 25% to less than 100% of the entire upper surface of the semiconductor device 100 . .

이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이에 대응될 수 있다.As described above, according to the semiconductor device 100 according to the embodiment, the light generated by the light emitting structure 110 is transmitted through the first region provided between the first bonding pad 171 and the second bonding pad 172 . It may be provided so that it is not released. In this case, the first region may be a region corresponding to a gap between the first bonding pad 171 and the second bonding pad 172 . Also, the first region may correspond to a length of the third reflective layer 163 disposed in the long axis direction of the semiconductor device.

또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다. In addition, the light emitting structure 110 generates a second region provided between the first bonding pad 171 or the second bonding pad 172 adjacent to the side surface disposed in the long axis direction of the semiconductor device 100 . Light can be transmitted and emitted.

또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.In addition, the light generated by the light emitting structure is transmitted to the third region provided between the first bonding pad 171 or the second bonding pad 172 adjacent to the side surface disposed in the short axis direction of the semiconductor device 100 . It can be permeated and released.

실시 예에 의하면, 상기 제1 반사층(161)의 크기는 상기 제1 본딩패드(171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(161)의 면적은 상기 제1 본딩패드(171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(161)의 한 변의 길이는 상기 제1 본딩패드(171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.According to an embodiment, the size of the first reflective layer 161 may be several micrometers larger than the size of the first bonding pad 171 . For example, the area of the first reflective layer 161 may be large enough to completely cover the area of the first bonding pad 171 . In consideration of the process error, the length of one side of the first reflective layer 161 may be, for example, 4 micrometers to 10 micrometers greater than the length of one side of the first bonding pad 171 .

또한, 상기 제2 반사층(162)의 크기는 상기 제2 본딩패드(172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(162)의 면적은 상기 제2 본딩패드(172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(162)의 한 변의 길이는 상기 제2 본딩패드(172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.In addition, the size of the second reflective layer 162 may be several micrometers larger than the size of the second bonding pad 172 . For example, the area of the second reflective layer 162 may be large enough to completely cover the area of the second bonding pad 172 . In consideration of the process error, the length of one side of the second reflective layer 162 may be greater than the length of one side of the second bonding pad 172 by, for example, 4 micrometers to 10 micrometers.

실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되어 손실되는 것을 최소화할 수 있다.According to an embodiment, the light emitted from the light emitting structure 110 by the first reflective layer 161 and the second reflective layer 162 is emitted from the first bonding pad 171 and the second bonding pad 172 . ) can be reflected without being incident on it. Accordingly, according to the embodiment, it is possible to minimize loss of light generated and emitted from the light emitting structure 110 by being incident on the first bonding pad 171 and the second bonding pad 172 .

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치되므로, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이로 빛이 방출되는 것을 방지할 수 있다. In addition, according to the semiconductor device 100 according to the embodiment, since the third reflective layer 163 is disposed between the first bonding pad 171 and the second bonding pad 172 , the first bonding pad ( 171) and the second bonding pad 172 may prevent light from being emitted.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 125 마이크로 미터에 비해 같거나 크게 제공될 수 있다. 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 상기 반도체 소자(100)가 실장 되는 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 간격을 고려하여 선택될 수 있다. In addition, the minimum distance between the first bonding pad 171 and the second bonding pad 172 may be equal to or greater than 125 micrometers. The minimum distance between the first bonding pad 171 and the second bonding pad 172 may be selected in consideration of the distance between the first electrode pad and the second electrode pad of the package body on which the semiconductor device 100 is mounted. can

예로서, 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 최소 간격이 최소 125 마이크로 미터로 제공될 수 있으며, 최대 200 마이크로 미터로 제공될 수 있다. 이때, 공정 오차를 고려하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은 예로서 125 마이크로 미터 이상이고 300 마이크로 미터 이하로 제공될 수 있다. For example, the minimum distance between the first electrode pad and the second electrode pad of the package body may be provided as a minimum of 125 micrometers, and may be provided as a maximum of 200 micrometers. At this time, in consideration of the process error, the interval between the first bonding pad 171 and the second bonding pad 172 may be, for example, 125 micrometers or more and 300 micrometers or less.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 125 마이크로 미터보다 크게 배치되어야, 반도체 소자의 제1 본딩패드(171)와 제2 본딩패드(172) 사이에서 단락이 발생하지 않을 수 있도록 최소 공간이 확보될 수 있고, 광추출효율을 향상시키기 위한 발광 면적을 확보할 수 있어 상기 반도체 소자(100)의 광도(Po)가 증가될 수 있다. In addition, the gap between the first bonding pad 171 and the second bonding pad 172 should be greater than 125 micrometers, and between the first bonding pad 171 and the second bonding pad 172 of the semiconductor device. A minimum space can be secured so that a short circuit does not occur in the , and a light emitting area for improving light extraction efficiency can be secured, so that the luminous intensity Po of the semiconductor device 100 can be increased.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격(d)이 300 마이크로 미터 이하로 제공되어야 상기 반도체 소자 패키지의 제1 전극패드 및 제2 전극패드와 상기 반도체 소자의 제1 본딩패드(171) 및 제2 본딩패드(172)가 충분한 본딩력을 가지며 본딩될 수 있고, 상기 반도체 소자(100)의 전기적 특성이 확보될 수 있다. In addition, the gap d between the first bonding pad 171 and the second bonding pad 172 should be 300 micrometers or less, so that the first and second electrode pads of the semiconductor device package and the semiconductor The first bonding pad 171 and the second bonding pad 172 of the device may be bonded with sufficient bonding force, and electrical characteristics of the semiconductor device 100 may be secured.

상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 광학적 특성을 확보하기 위해 125 마이크로 미터보다 크게 배치되고, 전기적 특성과 본딩력에 의한 신뢰성을 확보하기 위해 300 마이크로 미터보다 작게 배치될 수 있다. The minimum distance between the first bonding pad 171 and the second bonding pad 172 is greater than 125 micrometers to secure optical properties, and 300 micrometers to secure reliability due to electrical properties and bonding force. It can be placed smaller than a meter.

실시 예에서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격으로서, 125 마이크로 미터 이상 300 마이크로 이하를 예시하였다. 그러나, 이에 한정하지 않고, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은, 반도체 소자 패키지의 전기적 특성 또는 신뢰성을 향상시키기 위해서 125 마이크로 미터보다 작게 배치될 수도 있고, 광학적 특성을 향상시키기 위해서 300 마이크로 미터보다 크게 배치될 수도 있다.In the embodiment, the interval between the first bonding pad 171 and the second bonding pad 172 is 125 micrometers or more and 300 micrometers or less. However, the present invention is not limited thereto, and the interval between the first bonding pad 171 and the second bonding pad 172 may be arranged to be smaller than 125 micrometers in order to improve electrical characteristics or reliability of the semiconductor device package. , may be disposed larger than 300 micrometers to improve optical properties.

실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 전극(141)과 상기 제2 전극(142)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 전극(141)과 상기 제2 전극(142)에 입사되어 손실되는 것을 최소화할 수 있다.According to an embodiment, by the first reflective layer 161 and the second reflective layer 162 , the light emitted from the light emitting structure 110 is transmitted to the first electrode 141 and the second electrode 142 . It can be reflected without being incident. Accordingly, according to the embodiment, it is possible to minimize the loss of light generated and emitted from the light emitting structure 110 by being incident on the first electrode 141 and the second electrode 142 .

앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(100)의 하부 영역에서, 상기 반도체 소자(100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다. As described above, the semiconductor device 100 according to the embodiment may be mounted by, for example, a flip-chip bonding method and provided in the form of a semiconductor device package. At this time, when the package body on which the semiconductor device 100 is mounted is provided with resin or the like, the package body is discolored by strong light of a short wavelength emitted from the semiconductor device 100 in the lower region of the semiconductor device 100 . or cracks may occur.

그러나, 실시 예에 따른 반도체 소자(100)에 의하면 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다. However, according to the semiconductor device 100 according to the embodiment, since it is possible to prevent light from being emitted between the regions in which the first bonding pad 171 and the second bonding pad 172 are disposed, the semiconductor device 100 ) to prevent discoloration or cracking of the package body disposed in the lower region.

실시 예에 의하면, 상기 제1 본딩패드(171), 상기 제2 본딩패드(172), 상기 제3 반사층(163)이 배치된 상기 반도체 소자(100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.According to an embodiment, the light emission in an area of 20% or more of the upper surface of the semiconductor device 100 on which the first bonding pad 171 , the second bonding pad 172 , and the third reflective layer 163 are disposed Light generated by the structure 110 may be transmitted and emitted.

이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.Accordingly, according to the embodiment, since the amount of light emitted in the direction of six surfaces of the semiconductor device 100 increases, light extraction efficiency is improved and the luminous intensity Po can be increased. In addition, it is possible to prevent discoloration or cracking of the package body disposed close to the lower surface of the semiconductor device 100 .

또한, 실시 예예 따른 반도체 소자(100)에 의하면, 상기 오믹접촉층(130)에 복수의 컨택홀(C1, C2, C3)가 제공될 수 있다. 상기 오믹접촉층(130)에 제공된 복수의 컨택홀(C1, C2, C3)를 통하여 상기 제2 도전형 반도체층(113)과 상기 반사층(160)이 접착될 수 있다. 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있게 됨으로써, 상기 반사층(160)이 상기 오믹접촉층(130)에 접촉되는 것에 비하여 접착력이 향상될 수 있게 된다.Also, according to the semiconductor device 100 according to the embodiment, a plurality of contact holes C1 , C2 , and C3 may be provided in the ohmic contact layer 130 . The second conductivity type semiconductor layer 113 and the reflective layer 160 may be adhered to each other through a plurality of contact holes C1 , C2 , and C3 provided in the ohmic contact layer 130 . Since the reflective layer 160 may be in direct contact with the second conductivity-type semiconductor layer 113 , the adhesive force may be improved compared to that of the reflective layer 160 in contact with the ohmic contact layer 130 .

상기 반사층(160)이 상기 오믹접촉층(130)에만 직접 접촉되는 경우, 상기 반사층(160)과 상기 오믹접촉층(130) 간의 결합력 또는 접착력이 약화될 수도 있다. 예를 들어, 절연층과 금속층이 결합되는 경우, 물질 상호 간의 결합력 또는 접착력이 약화될 수도 있다. When the reflective layer 160 is in direct contact with only the ohmic contact layer 130 , the bonding or adhesive force between the reflective layer 160 and the ohmic contact layer 130 may be weakened. For example, when the insulating layer and the metal layer are combined, the bonding force or adhesive force between the materials may be weakened.

예로서, 상기 반사층(160)과 상기 오믹접촉층(130) 간의 결합력 또는 접착력이 약한 경우, 두 층 간에 박리가 발생될 수 있다. 이와 같이 상기 반사층(160)과 상기 오믹접촉층(130) 사이에 박리가 발생되면 반도체 소자(100)의 특성이 열화될 수 있으며, 또한 반도체 소자(100)의 신뢰성을 확보할 수 없게 된다.For example, when the bonding or adhesive strength between the reflective layer 160 and the ohmic contact layer 130 is weak, peeling may occur between the two layers. As such, when peeling occurs between the reflective layer 160 and the ohmic contact layer 130 , the characteristics of the semiconductor device 100 may be deteriorated, and reliability of the semiconductor device 100 may not be secured.

그러나, 실시 예에 의하면, 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있으므로, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력 및 접착력이 안정적으로 제공될 수 있게 된다.However, according to an embodiment, since the reflective layer 160 may be in direct contact with the second conductivity-type semiconductor layer 113 , the bonding force and adhesive force between the reflection layer 160 and the second conductivity-type semiconductor layer 113 . This can be provided stably.

따라서, 실시 예에 의하면, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로, 반도체 소자(100)의 특성이 향상될 수 있게 된다. 또한, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로 반도체 소자(100)의 신뢰성을 향상시킬 수 있게 된다.Therefore, according to the embodiment, since the coupling force between the reflective layer 160 and the second conductivity type semiconductor layer 113 can be stably provided, the characteristics of the semiconductor device 100 can be improved. In addition, since the coupling force between the reflective layer 160 and the second conductivity-type semiconductor layer 113 can be stably provided, the reliability of the semiconductor device 100 can be improved.

한편, 이상에서 설명된 바와 같이, 상기 오믹접촉층(130)에 복수의 컨택홀(C1, C2, C3)가 제공될 수 있다. 상기 활성층(112)으로부터 발광된 빛은 상기 오믹접촉층(130)에 제공된 복수의 컨택홀(C1, C2, C3)를 통해 상기 반사층(160)에 입사되어 반사될 수 있게 된다. 이에 따라, 상기 활성층(112)에서 생성된 빛이 상기 오믹접촉층(130)에 입사되어 손실되는 것을 감소시킬 수 있게되며 광 추출 효율이 향상될 수 있게 된다. 이에 따라, 실시 예에 따른 반도체 소자(100)에 의하면 광도가 향상될 수 있게 된다.Meanwhile, as described above, a plurality of contact holes C1 , C2 , and C3 may be provided in the ohmic contact layer 130 . Light emitted from the active layer 112 is incident on the reflective layer 160 through a plurality of contact holes C1 , C2 , and C3 provided in the ohmic contact layer 130 to be reflected. Accordingly, it is possible to reduce the loss of light generated by the active layer 112 incident on the ohmic contact layer 130 , and light extraction efficiency can be improved. Accordingly, according to the semiconductor device 100 according to the embodiment, the luminous intensity can be improved.

실시 예에 의하면, 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다. 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 예로서 7 마이크로 미터 내지 20 마이크로 미터의 직경으로 제공될 수 있다.According to an embodiment, the first contact hole C1 , the second contact hole C2 , and the third contact hole C3 may have a diameter of several micrometers to several tens of micrometers. The first contact hole C1 , the second contact hole C2 , and the third contact hole C3 may have, for example, a diameter of 7 micrometers to 20 micrometers.

예로서, 실시 예에 의하면, 공정 마진을 고려하여 컨택홀(C1, C2, C3)의 직경이 7 마이크로 미터 이상으로 형성될 수 있다. 또한, 실시 예에 의하면, 낮은 동작 전압에서 안정적으로 구동될 수 있도록, 컨택홀(C1, C2, C3)의 직경은 20 마이크로 미터 이하로 형성될 수 있다.For example, according to an embodiment, the diameter of the contact holes C1 , C2 , and C3 may be 7 micrometers or more in consideration of the process margin. In addition, according to an embodiment, the diameter of the contact holes C1 , C2 , and C3 may be formed to be 20 micrometers or less so as to be stably driven at a low operating voltage.

한편, 이상의 설명에서는 상기 오믹접촉층(130) 위에 상기 반사층(160)이 직접 접촉되어 배치된 반도체 소자(100)를 기준으로 설명되었다. 그러나, 다른 실시 예에 따른 반도체 소자에 의하면, 상기 오믹접촉층(130)과 상기 반사층(160) 사이에 절연층 또는 전극이 더 배치될 수도 있다. 또한, 상기 오믹접촉층(130)과 상기 발광구조물(110) 사이에 전류확산층이 더 배치될 수도 있다.Meanwhile, in the above description, the semiconductor device 100 in which the reflective layer 160 is in direct contact with the ohmic contact layer 130 has been described as a reference. However, according to a semiconductor device according to another embodiment, an insulating layer or an electrode may be further disposed between the ohmic contact layer 130 and the reflective layer 160 . In addition, a current spreading layer may be further disposed between the ohmic contact layer 130 and the light emitting structure 110 .

그러면, 도 9 및 도 10을 참조하여 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 설명하기로 한다. 도 9 및 도 10을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.Next, another example of a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 9 and 10 . In describing the semiconductor device according to the embodiment with reference to FIGS. 9 and 10 , descriptions of matters overlapping with those described above may be omitted.

도 9는 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 평면도이고, 도 10은 도 9에 도시된 반도체 소자의 B-B 라인에 따른 단면도이다.9 is a plan view illustrating another example of a semiconductor device according to an embodiment of the present invention, and FIG. 10 is a cross-sectional view taken along line B-B of the semiconductor device shown in FIG. 9 .

한편, 이해를 돕기 위해, 도 9를 도시함에 있어, 제1 본딩패드(171)와 제2 본딩패드(172) 아래에 배치되지만, 상기 제1 본딩패드(171)에 전기적으로 연결된 제1 전극(141)과 상기 제2 본딩패드(172)에 전기적으로 연결된 제2 전극(142)이 보일 수 있도록 도시되었다.Meanwhile, for better understanding, in FIG. 9 , the first electrode ( ) disposed under the first bonding pad 171 and the second bonding pad 172 , but electrically connected to the first bonding pad 171 . 141) and the second electrode 142 electrically connected to the second bonding pad 172 can be seen.

실시 예에 따른 반도체 소자(100)는, 도 9 및 도 10에 도시된 바와 같이, 기판(105) 위에 배치된 발광구조물(110)을 포함할 수 있다.The semiconductor device 100 according to the embodiment may include a light emitting structure 110 disposed on a substrate 105 as shown in FIGS. 9 and 10 .

상기 발광구조물(110)은 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)을 포함할 수 있다. 상기 활성층(112)은 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113) 사이에 배치될 수 있다. 예로서, 상기 제1 도전형 반도체층(111) 위에 상기 활성층(112)이 배치되고, 상기 활성층(112) 위에 상기 제2 도전형 반도체층(113)이 배치될 수 있다.The light emitting structure 110 may include a first conductivity type semiconductor layer 111 , an active layer 112 , and a second conductivity type semiconductor layer 113 . The active layer 112 may be disposed between the first conductivity type semiconductor layer 111 and the second conductivity type semiconductor layer 113 . For example, the active layer 112 may be disposed on the first conductivity-type semiconductor layer 111 , and the second conductivity-type semiconductor layer 113 may be disposed on the active layer 112 .

실시 예에 의하면, 상기 제1 도전형 반도체층(111)은 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)은 p형 반도체층으로 제공될 수 있다. 물론, 다른 실시 예에 의하면, 상기 제1 도전형 반도체층(111)이 p형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)이 n형 반도체층으로 제공될 수도 있다. According to an embodiment, the first conductivity type semiconductor layer 111 may be provided as an n-type semiconductor layer, and the second conductivity type semiconductor layer 113 may be provided as a p-type semiconductor layer. Of course, according to another embodiment, the first conductivity-type semiconductor layer 111 may be provided as a p-type semiconductor layer, and the second conductivity-type semiconductor layer 113 may be provided as an n-type semiconductor layer.

이하에서는 설명의 편의를 위해 상기 제1 도전형 반도체층(111)이 n형 반도체층으로 제공되고 상기 제2 도전형 반도체층(113)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.Hereinafter, for convenience of explanation, it will be described based on the case where the first conductivity type semiconductor layer 111 is provided as an n-type semiconductor layer and the second conductivity type semiconductor layer 113 is provided as a p-type semiconductor layer. .

실시 예에 따른 반도체 소자(100)는, 도 10에 도시된 바와 같이, 오믹접촉층(130)을 포함할 수 있다. 상기 오믹접촉층(130)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다. 상기 오믹접촉층(130)의 배치 위치 및 형상에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.The semiconductor device 100 according to the embodiment may include an ohmic contact layer 130 as shown in FIG. 10 . The ohmic contact layer 130 may increase the light output by improving current diffusion. The arrangement position and shape of the ohmic contact layer 130 will be further described while describing the method of manufacturing a semiconductor device according to the embodiment.

예로서, 상기 오믹접촉층(130)은 금속, 금속 산화물, 금속 질화물을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 오믹접촉층(130)은 투광성의 물질을 포함할 수 있다.For example, the ohmic contact layer 130 may include at least one selected from the group consisting of a metal, a metal oxide, and a metal nitride. The ohmic contact layer 130 may include a light-transmitting material.

상기 오믹접촉층(130)은, 예를 들어 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd를 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다.The ohmic contact layer 130 is, for example, indium tin oxide (ITO), indium zinc oxide (IZO), IZO nitride (IZON), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), or IGZO ( indium gallium zinc oxide), indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni It may include at least one selected from the group including /IrOx/Au/ITO, Pt, Ni, Au, Rh, and Pd.

실시 예에 따른 반도체 소자(100)는, 도 9 및 도 10에 도시된 바와 같이, 제1 보호층(150)을 포함할 수 있다.The semiconductor device 100 according to the embodiment may include a first protective layer 150 as shown in FIGS. 9 and 10 .

상기 제1 보호층(150)은 상기 오믹접촉층(130)을 노출시키는 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)가 제공된 영역 하부에 상기 오믹접촉층(130)이 배치될 수 있다.The first protective layer 150 may include a plurality of first openings h1 exposing the ohmic contact layer 130 . The ohmic contact layer 130 may be disposed under the region in which the plurality of first openings h1 are provided.

또한, 상기 제1 보호층(150)은 상기 제1 도전형 반도체층(111)을 노출시키는 복수의 제2 개구부(h2)를 포함할 수 있다.Also, the first passivation layer 150 may include a plurality of second openings h2 exposing the first conductivity type semiconductor layer 111 .

실시 예에 따른 반도체 소자(100)는, 도 9 및 도 10에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)을 포함할 수 있다.The semiconductor device 100 according to the embodiment may include a first electrode 141 and a second electrode 142 as shown in FIGS. 9 and 10 .

상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113)의 일부와 상기 활성층(112)의 일부가 제거되어 노출된 제1 도전형 반도체층(111)의 상면에 배치될 수 있다. The first electrode 141 may be electrically connected to the first conductivity-type semiconductor layer 111 . The first electrode 141 may be disposed on the first conductivity-type semiconductor layer 111 . For example, according to the semiconductor device 100 according to the embodiment, the first electrode 141 is a first electrode 141 exposed by removing a portion of the second conductivity-type semiconductor layer 113 and a portion of the active layer 112 . It may be disposed on the upper surface of the conductive semiconductor layer 111 .

상기 제1 전극(141)은 상기 제1 보호층(150)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(111)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제1 전극(141)은, 도 9 및 도 10에 도시된 바와 같이, 복수의 N 영역에서 상기 제1 도전형 반도체층(111)의 상면에 직접 접촉될 수 있다.The first electrode 141 may be electrically connected to the upper surface of the first conductivity-type semiconductor layer 111 through the second opening h2 provided in the first passivation layer 150 . For example, as shown in FIGS. 9 and 10 , the first electrode 141 may directly contact the upper surface of the first conductivity-type semiconductor layer 111 in a plurality of N regions.

상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 오믹접촉층(130)이 배치될 수 있다.The second electrode 142 may be electrically connected to the second conductivity type semiconductor layer 113 . The second electrode 142 may be disposed on the second conductivity-type semiconductor layer 113 . According to an embodiment, the ohmic contact layer 130 may be disposed between the second electrode 142 and the second conductivity-type semiconductor layer 113 .

상기 제2 전극(142)은 상기 제1 보호층(150)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(113)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(142)은, 도 9 및 도 10에 도시된 바와 같이, 복수의 P 영역에서 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다.The second electrode 142 may be electrically connected to the upper surface of the second conductivity-type semiconductor layer 113 through the first opening h1 provided in the first protective layer 150 . For example, as shown in FIGS. 9 and 10 , the second electrode 142 may be electrically connected to the second conductivity-type semiconductor layer 113 in a plurality of P regions.

상기 제2 전극(142)은, 도 9 및 도 10에 도시된 바와 같이, 복수의 P 영역에서 상기 제1 보호층(150)에 제공된 복수의 제1 개구부(h1)를 통하여 상기 오믹접촉층(130)의 상면에 직접 접촉될 수 있다.As shown in FIGS. 9 and 10 , the second electrode 142 is connected to the ohmic contact layer ( ) through the plurality of first openings h1 provided in the first protective layer 150 in the plurality of P regions. 130) may be in direct contact with the upper surface.

실시 예에 의하면, 도 9 및 도 10에 도시된 바와 같이, 상기 제1 전극(141)과 상기 제2 전극(142)은 서로 이격되어 배치될 수 있다. According to an embodiment, as shown in FIGS. 9 and 10 , the first electrode 141 and the second electrode 142 may be disposed to be spaced apart from each other.

상기 제1 전극(141)은 예로서 복수의 라인 형상으로 제공될 수 있다. 또한, 상기 제2 전극(142)은 예로서 복수의 라인 형상으로 제공될 수 있다. 상기 제1 전극(141)은 이웃된 복수의 제2 전극(142) 사이에 배치될 수 있다. 상기 제2 전극(142)은 이웃된 복수의 제1 전극(141) 사이에 배치될 수 있다.The first electrode 141 may be provided in a plurality of line shapes, for example. In addition, the second electrode 142 may be provided in a plurality of line shapes, for example. The first electrode 141 may be disposed between a plurality of adjacent second electrodes 142 . The second electrode 142 may be disposed between a plurality of adjacent first electrodes 141 .

또한, 실시 예에 따른 반도체 소자(100)는, 도 9 및 도 10에 도시된 바와 같이, 제2 보호층(155)을 포함할 수 있다. 상기 제2 보호층(155)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 보호층(155)은 상기 제1 보호층(150) 위에 배치될 수 있다. In addition, the semiconductor device 100 according to the embodiment may include a second protective layer 155 as shown in FIGS. 9 and 10 . The second passivation layer 155 may be disposed on the first electrode 141 and the second electrode 142 . The second passivation layer 155 may be disposed on the first passivation layer 150 .

상기 제2 보호층(155)은 상기 제1 전극(141)의 상부 면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 제2 보호층(155)은 상기 제1 전극(141)의 복수의 NB 영역을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다.The second passivation layer 155 may include a fourth opening h4 exposing the upper surface of the first electrode 141 . The second passivation layer 155 may include a plurality of fourth openings h4 exposing the plurality of NB regions of the first electrode 141 .

상기 제2 보호층(155)은 상기 제2 전극(142)의 상부 면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 제2 보호층(155)은 상기 제2 전극(142)의 복수의 PB 영역을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다.The second passivation layer 155 may include a third opening h3 exposing an upper surface of the second electrode 142 . The second passivation layer 155 may include a plurality of third openings h3 exposing the plurality of PB regions of the second electrode 142 .

또한, 실시 예에 따른 반도체 소자(100)는, 도 9 및 도 10에 도시된 바와 같이, 반사층(160)을 포함할 수 있다. 상기 반사층(160)은 제1 반사층(161), 제2 반사층(162), 제3 반사층(163)을 포함할 수 있다. 상기 반사층(160)은 상기 제2 보호층(155) 위에 배치될 수 있다. 상기 반사층(160)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다.In addition, the semiconductor device 100 according to the embodiment may include a reflective layer 160 as shown in FIGS. 9 and 10 . The reflective layer 160 may include a first reflective layer 161 , a second reflective layer 162 , and a third reflective layer 163 . The reflective layer 160 may be disposed on the second passivation layer 155 . The reflective layer 160 may be disposed on the first electrode 141 and the second electrode 142 .

상기 제1 반사층(161)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제1 반사층(161)은 상기 제1 전극(141)의 상부 면을 노출시키는 제6 개구부(h6)를 포함할 수 있다. 상기 제1 반사층(161)은 상기 제1 전극(141)의 복수의 NB 영역을 노출시키는 복수의 제6 개구부(h6)를 포함할 수 있다. 상기 제1 반사층(161)은 상기 제2 보호층(155)의 상기 제4 개구부(h4)가 형성된 영역에 대응되어 제공된 제6 개구부(h6)를 포함할 수 있다.The first reflective layer 161 may be disposed on the first electrode 141 and the second electrode 142 . The first reflective layer 161 may include a sixth opening h6 exposing an upper surface of the first electrode 141 . The first reflective layer 161 may include a plurality of sixth openings h6 exposing the plurality of NB regions of the first electrode 141 . The first reflective layer 161 may include a sixth opening h6 provided to correspond to the region in which the fourth opening h4 of the second passivation layer 155 is formed.

상기 제2 반사층(162)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 반사층(162)은 상기 제1 반사층(161)과 이격되어 배치될 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 상부 면을 노출시키는 제5 개구부(h5)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 복수의 PB 영역을 노출시키는 복수의 제5 개구부(h5)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 제2 보호층(155)의 상기 제3 개구부(h3)가 형성된 영역에 대응되어 제공된 제5 개구부(h5)를 포함할 수 있다.The second reflective layer 162 may be disposed on the first electrode 141 and the second electrode 142 . The second reflective layer 162 may be disposed to be spaced apart from the first reflective layer 161 . The second reflective layer 162 may include a fifth opening h5 exposing the upper surface of the second electrode 142 . The second reflective layer 162 may include a plurality of fifth openings h5 exposing the plurality of PB regions of the second electrode 142 . The second reflective layer 162 may include a fifth opening h5 provided to correspond to the region where the third opening h3 of the second passivation layer 155 is formed.

또한, 상기 제3 반사층(163)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)은 상기 제1 반사층(161)과 연결될 수 있다. 또한, 상기 제3 반사층(163)은 상기 제2 반사층(162)과 연결될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162)에 물리적으로 직접 접촉되어 배치될 수 있다.Also, the third reflective layer 163 may be disposed on the first electrode 141 and the second electrode 142 . The third reflective layer 163 may be disposed between the first reflective layer 161 and the second reflective layer 162 . For example, the third reflective layer 163 may be connected to the first reflective layer 161 . Also, the third reflective layer 163 may be connected to the second reflective layer 162 . The third reflective layer 163 may be disposed in direct physical contact with the first reflective layer 161 and the second reflective layer 162 .

실시 예에 따른 상기 반사층(160)은 상기 오믹접촉층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통하여 상기 제2 도전형 반도체층(113)에 접촉될 수 있다. 상기 반사층(160)은 상기 오믹접촉층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통하여 상기 제2 도전형 반도체층(113)의 상부 면에 물리적으로 접촉될 수 있다.The reflective layer 160 according to an embodiment may contact the second conductivity-type semiconductor layer 113 through a plurality of contact holes C1 , C2 , and C3 provided in the ohmic contact layer 130 . The reflective layer 160 may physically contact the upper surface of the second conductivity-type semiconductor layer 113 through a plurality of contact holes C1 , C2 , and C3 provided in the ohmic contact layer 130 .

실시 예에 따른 오믹접촉층(130)의 형상 및 상기 반사층(160)의 형상은 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.The shape of the ohmic contact layer 130 and the shape of the reflective layer 160 according to the embodiment will be further described while describing the method of manufacturing a semiconductor device according to the embodiment.

상기 반사층(160)은 절연성 반사층으로 제공될 수 있다. 예로서, 상기 반사층(160)은 DBR(Distributed Bragg Reflector)층으로 제공될 수 있다. 또한, 상기 반사층(160)은 ODR(Omni Directional Reflector)층으로 제공될 수 있다. 또한, 상기 반사층(160)은 DBR층과 ODR층이 적층되어 제공될 수도 있다.The reflective layer 160 may be provided as an insulating reflective layer. For example, the reflective layer 160 may be provided as a distributed Bragg reflector (DBR) layer. In addition, the reflective layer 160 may be provided as an Omni Directional Reflector (ODR) layer. In addition, the reflective layer 160 may be provided by stacking a DBR layer and an ODR layer.

실시 예에 의하면, 상기 제1 반사층(161)은 상기 제1 전극(141)의 측면 및 상면의 일부에 상기 제1 전극(141)의 상면을 노출하며 배치될 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 측면 및 상면의 일부에 상기 제2 전극(142)의 상면을 노출하며 배치될 수 있다.According to an embodiment, the first reflective layer 161 may be disposed to expose the top surface of the first electrode 141 on a side surface and a part of the top surface of the first electrode 141 . The second reflective layer 162 may be disposed to expose a top surface of the second electrode 142 on a side surface and a portion of the top surface of the second electrode 142 .

이에 따라, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 상기 발광구조물(110)의 활성층(112)에서 발광되는 빛을 반사시켜 제1 본딩패드(161)와 제2 본딩패드(162)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.Accordingly, the first reflective layer 161 and the second reflective layer 162 reflect light emitted from the active layer 112 of the light emitting structure 110 to form a first bonding pad 161 and a second bonding pad ( 162), the light absorption may be minimized to improve the light intensity (Po).

예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 절연성 재료로 이루어지되, 상기 활성층(114)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다. 상기 제3 반사층(163)도 DBR 구조로 제공될 수 있다.For example, the first reflective layer 161 and the second reflective layer 162 are made of an insulating material, and a material having a high reflectivity, for example, a DBR structure, is used to reflect the light emitted from the active layer 114 . can be achieved The third reflective layer 163 may also have a DBR structure.

상기 제1 반사층(161)과 상기 제2 반사층(162)은 굴절률이 다른 물질이 서로 반복하여 배치된 DBR 구조를 이룰 수 있다. 예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 TiO2, SiO2, Ta2O5, HfO2 중 적어도 하나 이상을 포함하는 단층 또는 적층 구조로 배치될 수 있다.The first reflective layer 161 and the second reflective layer 162 may form a DBR structure in which materials having different refractive indices are repeatedly disposed. For example, the first reflective layer 161 and the second reflective layer 162 are TiO 2 , SiO 2 , Ta 2 O 5 , HfO 2 . It may be arranged in a single-layer or laminated structure including at least one of

또한, 다른 실시 예에 의하면, 이에 한정하지 않고 상기 제1 반사층(161)과 상기 제2 반사층(162)은 상기 활성층(112)에서 발광하는 빛의 파장에 따라 상기 활성층(112)에서 발광하는 빛에 대한 반사도를 조절할 수 있도록 자유롭게 선택될 수 있다.In addition, according to another embodiment, without being limited thereto, the first reflective layer 161 and the second reflective layer 162 may emit light from the active layer 112 according to the wavelength of the light emitted from the active layer 112 . It can be freely selected so as to adjust the reflectivity to .

또한, 다른 실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 ODR층으로 제공될 수도 있다. 또 다른 실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 DBR층과 ODR층이 적층된 일종의 하이브리드(hybrid) 형태로 제공될 수도 있다.Also, according to another embodiment, the first reflective layer 161 and the second reflective layer 162 may be provided as ODR layers. According to another embodiment, the first reflective layer 161 and the second reflective layer 162 may be provided in a hybrid form in which a DBR layer and an ODR layer are stacked.

상기 제1 반사층(161) 또는 상기 제2 반사층(162)이 DBR층과 ODR층을 포함하는 하이브리드 형태로 제공되는 경우의 특성에 대해서는 뒤에서 더 살펴 보기로 한다.The characteristics of the case in which the first reflective layer 161 or the second reflective layer 162 are provided in a hybrid form including a DBR layer and an ODR layer will be described later.

실시 예에 따른 반도체 소자(100)는, 도 9 및 도 10에 도시된 바와 같이, 상기 제1 반사층(161) 위에 배치된 제1 본딩패드(171)를 포함할 수 있다. 또한, 실시 예에 따른 반도체 소자(100)는 상기 제2 반사층(162) 위에 배치된 제2 본딩패드(172)를 포함할 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다.The semiconductor device 100 according to the embodiment may include a first bonding pad 171 disposed on the first reflective layer 161 as shown in FIGS. 9 and 10 . In addition, the semiconductor device 100 according to the embodiment may include a second bonding pad 172 disposed on the second reflective layer 162 . The second bonding pad 172 may be disposed to be spaced apart from the first bonding pad 171 .

상기 제1 본딩패드(171)는 복수의 NB 영역에서 상기 제1 반사층(161)에 제공된 상기 제6 개구부(h6)를 통하여 상기 제1 전극(141)의 상부 면에 접촉될 수 있다. 상기 제2 본딩패드(172)는 복수의 PB 영역에서 상기 제2 반사층(162)에 제공된 상기 제5 개구부(h5)를 통하여 상기 제2 전극(142)의 상부 면에 접촉될 수 있다.The first bonding pad 171 may contact the upper surface of the first electrode 141 through the sixth opening h6 provided in the first reflective layer 161 in the plurality of NB regions. The second bonding pad 172 may contact the upper surface of the second electrode 142 through the fifth opening h5 provided in the second reflective layer 162 in the plurality of PB regions.

이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제1 전극(141)이 복수의 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(172)와 상기 제2 전극(142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.As described above, according to the semiconductor device 100 according to the embodiment, the first bonding pad 171 and the first electrode 141 may contact each other in a plurality of regions. Also, the second bonding pad 172 and the second electrode 142 may contact each other in a plurality of regions. Accordingly, according to the embodiment, since power may be supplied through a plurality of regions, there is an advantage that a current dispersion effect may occur and an operating voltage may be reduced according to an increase in the contact area and dispersion of the contact region.

실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(171)의 상부 면과 상기 제2 전극패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.The semiconductor device according to the embodiment may be connected to an external power source by a flip-chip bonding method. For example, in manufacturing a semiconductor device package, the upper surface of the first bonding pad 171 and the upper surface of the second electrode pad 172 may be disposed to be attached to a sub-mount, a lead frame, a circuit board, or the like. have.

실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 발광구조물(110)에서 방출되는 빛은 상기 제1 반사층(161)과 상기 제2 반사층(162)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다. When the semiconductor device according to the embodiment is mounted in a flip-chip bonding method and implemented as a semiconductor device package, the light provided from the light emitting structure 110 may be emitted through the substrate 105 . Light emitted from the light emitting structure 110 may be reflected by the first reflective layer 161 and the second reflective layer 162 to be emitted toward the substrate 105 .

또한, 상기 발광구조물(110)에서 방출되는 빛은 상기 발광구조물(110)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. In addition, light emitted from the light emitting structure 110 may also be emitted in a lateral direction of the light emitting structure 110 . In addition, the light emitted from the light emitting structure 110 , among the surfaces on which the first bonding pad 171 and the second bonding pad 172 are disposed, is the first bonding pad 171 and the second bonding pad 171 . The pad 172 may be discharged to the outside through an area where the pad 172 is not provided.

구체적으로, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. Specifically, the light emitted from the light emitting structure 110 may include the first reflective layer 161 and the second reflective layer among the surfaces on which the first bonding pad 171 and the second bonding pad 172 are disposed. At 162 , the third reflective layer 163 may be emitted to the outside through a region not provided.

이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물(110)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.Accordingly, the semiconductor device 100 according to the embodiment can emit light in six directions surrounding the light emitting structure 110 , and the luminous intensity can be remarkably improved.

또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(171)와 상기 제2 전극패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.In addition, according to the semiconductor device and the semiconductor device package according to the embodiment, since the first bonding pad 171 and the second electrode pad 172 having a large area can be directly bonded to a circuit board providing power, flip The chip bonding process can be easily and stably performed.

한편, 실시 예에 따른 반도체 소자에 의하면, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.Meanwhile, according to the semiconductor device according to the embodiment, when viewed from the upper direction of the semiconductor device 100 , the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is, The pad 171 and the second bonding pad 172 may be provided equal to or smaller than 60% of the total area of the upper surface of the semiconductor device 100 on which the second bonding pad 172 is disposed.

예로서, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 발광구조물(110)의 제1 도전형 반도체층(111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 기판(105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.For example, the total area of the upper surface of the semiconductor device 100 may correspond to an area defined by the horizontal and vertical lengths of the lower surface of the first conductivity-type semiconductor layer 111 of the light emitting structure 110 . . In addition, the total area of the upper surface of the semiconductor device 100 may correspond to the area of the upper surface or the lower surface of the substrate 105 .

이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.In this way, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is provided to be equal to or smaller than 60% of the total area of the semiconductor device 100 , thereby providing the first bonding pad The amount of light emitted to the surface on which the pad 171 and the second bonding pad 172 are disposed can be increased. Accordingly, according to the embodiment, since the amount of light emitted in the direction of six surfaces of the semiconductor device 100 increases, light extraction efficiency is improved and the luminous intensity Po can be increased.

또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.In addition, when viewed from the top of the semiconductor device, the sum of the area of the first bonding pad 171 and the area of the second bonding pad 172 is 30% of the total area of the semiconductor device 100 . The same or greater may be provided.

이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있게 된다.In this way, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is provided to be equal to or larger than 30% of the total area of the semiconductor device 100 , thereby providing the first bonding pad 172 . Stable mounting can be performed through the pad 171 and the second bonding pad 172 .

실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.In the semiconductor device 100 according to the embodiment, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is the semiconductor device 100 in consideration of light extraction efficiency and securing stability of bonding. ) of 30% or more of the total area and may be selected to be 60% or less.

즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다. That is, when the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is 30% or more to 100% or less of the total area of the semiconductor device 100 , the By securing electrical characteristics and securing bonding force to be mounted on the semiconductor device package, stable mounting can be performed.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다. In addition, when the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is greater than 0% to 60% or less of the total area of the semiconductor device 100 , the first bonding pad 171 is ) and the amount of light emitted to the surface on which the second bonding pad 172 is disposed increases, so that the light extraction efficiency of the semiconductor device 100 may be improved, and the luminous intensity Po may be increased.

실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다. In the embodiment, the area of the first bonding pad 171 and the second bonding pad 172 is to secure the electrical characteristics of the semiconductor device 100 and the bonding force to be mounted on the semiconductor device package, and to increase the brightness. A sum of 30% or more to 60% or less of the total area of the semiconductor device 100 was selected.

또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.In addition, according to another embodiment, without being limited thereto, in order to secure the electrical characteristics and bonding strength of the semiconductor device 100 , the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is This may be composed of more than 60% to 100% or less, and in order to increase the luminosity, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is selected to be more than 0% and less than 30%. configurable.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 장축 방향에 따른 길이는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(163)의 면적은 예로서 상기 반도체 소자(100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.Also, according to the semiconductor device 100 according to the embodiment, the third reflective layer 163 may be disposed between the first bonding pad 171 and the second bonding pad 172 . For example, a length of the third reflective layer 163 along the long axis of the semiconductor device 100 may be disposed to correspond to a gap between the first bonding pad 171 and the second bonding pad 172 . have. In addition, the area of the third reflective layer 163 may be, for example, 10% or more and 25% or less of the entire upper surface of the semiconductor device 100 .

상기 제3 반사층(163)의 면적이 상기 반도체 소자(100)의 상부 면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광추출효율을 확보하기에 유리하다. When the area of the third reflective layer 163 is 10% or more of the entire upper surface of the semiconductor device 100, discoloration of the package body disposed under the semiconductor device or occurrence of cracks may be prevented, and 25% or more In the following case, it is advantageous to secure light extraction efficiency to emit light on six surfaces of the semiconductor device.

또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광추출효율을 더 크게 확보하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.In addition, in another embodiment, the area of the third reflective layer 163 is arranged to be greater than 0% to less than 10% of the entire upper surface of the semiconductor device 100 in order to secure the greater light extraction efficiency without being limited thereto. In order to prevent discoloration or cracking in the package body, the area of the third reflective layer 163 may be disposed to be greater than 25% to less than 100% of the entire upper surface of the semiconductor device 100 . .

이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이에 대응될 수 있다.As described above, according to the semiconductor device 100 according to the embodiment, the light generated by the light emitting structure 110 is transmitted through the first region provided between the first bonding pad 171 and the second bonding pad 172 . It may be provided so that it is not released. In this case, the first region may be a region corresponding to a gap between the first bonding pad 171 and the second bonding pad 172 . Also, the first region may correspond to a length of the third reflective layer 163 disposed in the long axis direction of the semiconductor device.

또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다. In addition, the light emitting structure 110 generates a second region provided between the first bonding pad 171 or the second bonding pad 172 adjacent to the side surface disposed in the long axis direction of the semiconductor device 100 . Light can be transmitted and emitted.

또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다. In addition, the light generated by the light emitting structure is transmitted to the third region provided between the first bonding pad 171 or the second bonding pad 172 adjacent to the side surface disposed in the short axis direction of the semiconductor device 100 . It can be permeated and released.

실시 예에 의하면, 상기 제1 반사층(161)의 크기는 상기 제1 본딩패드(171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(161)의 면적은 상기 제1 본딩패드(171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(161)의 한 변의 길이는 상기 제1 본딩패드(171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.According to an embodiment, the size of the first reflective layer 161 may be several micrometers larger than the size of the first bonding pad 171 . For example, the area of the first reflective layer 161 may be large enough to completely cover the area of the first bonding pad 171 . In consideration of the process error, the length of one side of the first reflective layer 161 may be, for example, 4 micrometers to 10 micrometers greater than the length of one side of the first bonding pad 171 .

또한, 상기 제2 반사층(162)의 크기는 상기 제2 본딩패드(172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(162)의 면적은 상기 제2 본딩패드(172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(162)의 한 변의 길이는 상기 제2 본딩패드(172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.In addition, the size of the second reflective layer 162 may be several micrometers larger than the size of the second bonding pad 172 . For example, the area of the second reflective layer 162 may be large enough to completely cover the area of the second bonding pad 172 . In consideration of the process error, the length of one side of the second reflective layer 162 may be greater than the length of one side of the second bonding pad 172 by, for example, 4 micrometers to 10 micrometers.

실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되어 손실되는 것을 최소화할 수 있다.According to an embodiment, the light emitted from the light emitting structure 110 by the first reflective layer 161 and the second reflective layer 162 is emitted from the first bonding pad 171 and the second bonding pad 172 . ) can be reflected without being incident on it. Accordingly, according to the embodiment, it is possible to minimize loss of light generated and emitted from the light emitting structure 110 by being incident on the first bonding pad 171 and the second bonding pad 172 .

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치되므로, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이로 빛이 방출되는 것을 방지할 수 있다. In addition, according to the semiconductor device 100 according to the embodiment, since the third reflective layer 163 is disposed between the first bonding pad 171 and the second bonding pad 172 , the first bonding pad ( 171) and the second bonding pad 172 may prevent light from being emitted.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 125 마이크로 미터에 비해 같거나 크게 제공될 수 있다. 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 상기 반도체 소자(100)가 실장 되는 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 간격을 고려하여 선택될 수 있다. In addition, the minimum distance between the first bonding pad 171 and the second bonding pad 172 may be equal to or greater than 125 micrometers. The minimum distance between the first bonding pad 171 and the second bonding pad 172 may be selected in consideration of the distance between the first electrode pad and the second electrode pad of the package body on which the semiconductor device 100 is mounted. can

예로서, 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 최소 간격이 최소 125 마이크로 미터로 제공될 수 있으며, 최대 200 마이크로 미터로 제공될 수 있다. 이때, 공정 오차를 고려하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은 예로서 125 마이크로 미터 이상이고 300 마이크로 미터 이하로 제공될 수 있다. For example, the minimum distance between the first electrode pad and the second electrode pad of the package body may be provided as a minimum of 125 micrometers, and may be provided as a maximum of 200 micrometers. At this time, in consideration of the process error, the interval between the first bonding pad 171 and the second bonding pad 172 may be, for example, 125 micrometers or more and 300 micrometers or less.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 125 마이크로 미터보다 크게 배치되어야, 반도체 소자의 제1 본딩패드(171)와 제2 본딩패드(172) 사이에서 단락이 발생하지 않을 수 있도록 최소 공간이 확보될 수 있고, 광추출효율을 향상시키기 위한 발광 면적을 확보할 수 있어 상기 반도체 소자(100)의 광도(Po)가 증가될 수 있다. In addition, the gap between the first bonding pad 171 and the second bonding pad 172 should be greater than 125 micrometers, and between the first bonding pad 171 and the second bonding pad 172 of the semiconductor device. A minimum space can be secured so that a short circuit does not occur in the , and a light emitting area for improving light extraction efficiency can be secured, so that the luminous intensity Po of the semiconductor device 100 can be increased.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 300 마이크로 미터 이하로 제공되어야 상기 반도체 소자 패키지의 제1 전극패드 및 제2 전극패드와 상기 반도체 소자의 제1 본딩패드(171) 및 제2 본딩패드(172)가 충분한 본딩력을 가지며 본딩될 수 있고, 상기 반도체 소자(100)의 전기적 특성이 확보될 수 있다. In addition, a gap between the first bonding pad 171 and the second bonding pad 172 should be provided to be 300 micrometers or less, and the first electrode pad and the second electrode pad of the semiconductor device package and the second electrode pad of the semiconductor device. The first bonding pad 171 and the second bonding pad 172 may be bonded with sufficient bonding force, and electrical characteristics of the semiconductor device 100 may be secured.

상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 광학적 특성을 확보하기 위해 125 마이크로 미터보다 크게 배치되고, 전기적 특성과 본딩력에 의한 신뢰성을 확보하기 위해 300 마이크로 미터보다 작게 배치될 수 있다.The minimum distance between the first bonding pad 171 and the second bonding pad 172 is greater than 125 micrometers to secure optical properties, and 300 micrometers to secure reliability due to electrical properties and bonding force. It can be placed smaller than a meter.

실시 예에서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격으로서, 125 마이크로 미터 이상 300 마이크로 이하를 예시하였다. 그러나, 이에 한정하지 않고, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은, 반도체 소자 패키지의 전기적 특성 또는 신뢰성을 향상시키기 위해서 125 마이크로 미터보다 작게 배치될 수도 있고, 광학적 특성을 향상시키기 위해서 300 마이크로 미터보다 크게 배치될 수도 있다.In the embodiment, the interval between the first bonding pad 171 and the second bonding pad 172 is 125 micrometers or more and 300 micrometers or less. However, the present invention is not limited thereto, and the interval between the first bonding pad 171 and the second bonding pad 172 may be arranged to be smaller than 125 micrometers in order to improve electrical characteristics or reliability of the semiconductor device package. , may be disposed larger than 300 micrometers to improve optical properties.

앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(100)의 하부 영역에서, 상기 반도체 소자(100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다. As described above, the semiconductor device 100 according to the embodiment may be mounted by, for example, a flip-chip bonding method and provided in the form of a semiconductor device package. At this time, when the package body on which the semiconductor device 100 is mounted is provided with resin or the like, the package body is discolored by strong light of a short wavelength emitted from the semiconductor device 100 in the lower region of the semiconductor device 100 . or cracks may occur.

그러나, 실시 예에 따른 반도체 소자(100)에 의하면 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다. However, according to the semiconductor device 100 according to the embodiment, since it is possible to prevent light from being emitted between the regions in which the first bonding pad 171 and the second bonding pad 172 are disposed, the semiconductor device 100 ) to prevent discoloration or cracking of the package body disposed in the lower region.

실시 예에 의하면, 상기 제1 본딩패드(171), 상기 제2 본딩패드(172), 상기 제3 반사층(163)이 배치된 상기 반도체 소자(100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.According to an embodiment, the light emission in an area of 20% or more of the upper surface of the semiconductor device 100 on which the first bonding pad 171 , the second bonding pad 172 , and the third reflective layer 163 are disposed Light generated by the structure 110 may be transmitted and emitted.

이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.Accordingly, according to the embodiment, since the amount of light emitted in the direction of six surfaces of the semiconductor device 100 increases, light extraction efficiency is improved and the luminous intensity Po can be increased. In addition, it is possible to prevent discoloration or cracking of the package body disposed close to the lower surface of the semiconductor device 100 .

또한, 실시 예예 따른 반도체 소자(100)에 의하면, 상기 오믹접촉층(130)에 복수의 컨택홀이 제공될 수 있다. 상기 오믹접촉층(130)에 제공된 복수의 컨택홀을 통하여 상기 제2 도전형 반도체층(113)과 상기 반사층(160)이 접착될 수 있다. In addition, according to the semiconductor device 100 according to the embodiment, a plurality of contact holes may be provided in the ohmic contact layer 130 . The second conductivity-type semiconductor layer 113 and the reflective layer 160 may be adhered to each other through a plurality of contact holes provided in the ohmic contact layer 130 .

실시 예에 의하면, 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있으므로, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력 및 접착력이 안정적으로 제공될 수 있게 된다. 이에 따라, 상기 반사층(160)이 상기 오믹접촉층(130)으로부터 박리되는 것을 방지할 수 있게 된다.According to an embodiment, since the reflective layer 160 may be in direct contact with the second conductivity-type semiconductor layer 113 , the bonding force and adhesive force between the reflection layer 160 and the second conductivity-type semiconductor layer 113 are stable. can be provided as Accordingly, it is possible to prevent the reflective layer 160 from being peeled off from the ohmic contact layer 130 .

실시 예에 의하면, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로, 반도체 소자(100)의 특성이 향상될 수 있게 된다. 또한, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로 반도체 소자(100)의 신뢰성을 향상시킬 수 있게 된다.According to the embodiment, since the coupling force between the reflective layer 160 and the second conductivity-type semiconductor layer 113 can be stably provided, the characteristics of the semiconductor device 100 can be improved. In addition, since the coupling force between the reflective layer 160 and the second conductivity-type semiconductor layer 113 can be stably provided, the reliability of the semiconductor device 100 can be improved.

한편, 이상에서 설명된 바와 같이, 상기 오믹접촉층(130)에 복수의 컨택홀이 제공될 수 있다. 상기 활성층(112)으로부터 발광된 빛은 상기 오믹접촉층(130)에 제공된 복수의 컨택홀을 통해 상기 반사층(160)에 입사되어 반사될 수 있게 된다. 이에 따라, 상기 활성층(112)에서 생성된 빛이 상기 오믹접촉층(130)에 입사되어 손실되는 것을 감소시킬 수 있게되며 광 추출 효율이 향상될 수 있게 된다. 이에 따라, 실시 예에 따른 반도체 소자(100)에 의하면 광도가 향상될 수 있게 된다.Meanwhile, as described above, a plurality of contact holes may be provided in the ohmic contact layer 130 . The light emitted from the active layer 112 is incident on the reflective layer 160 through a plurality of contact holes provided in the ohmic contact layer 130 to be reflected. Accordingly, it is possible to reduce the loss of light generated by the active layer 112 incident on the ohmic contact layer 130 , and light extraction efficiency can be improved. Accordingly, according to the semiconductor device 100 according to the embodiment, the luminous intensity can be improved.

그러면, 첨부된 도면을 참조하여 실시 예에 따른 반도체 소자 제조방법을 설명하기로 한다. 실시 예에 따른 반도체 소자 제조방법을 설명함에 있어, 도 1 내지 도 10을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.Then, a method of manufacturing a semiconductor device according to an embodiment will be described with reference to the accompanying drawings. In describing the method of manufacturing a semiconductor device according to the embodiment, descriptions of matters overlapping with those described with reference to FIGS. 1 to 10 may be omitted.

먼저, 실시 예에 따른 반도체 소자 제조방법에 의하면, 도 11a 및 도 11b에 도시된 바와 같이, 기판(105) 위에 발광구조물(110)이 형성될 수 있다. 도 11a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 발광구조물(110)의 형상을 나타낸 평면도이고, 도 11b는 도 11a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.First, according to the semiconductor device manufacturing method according to the embodiment, the light emitting structure 110 may be formed on the substrate 105 as shown in FIGS. 11A and 11B . 11A is a plan view illustrating a shape of a light emitting structure 110 formed according to a method of manufacturing a semiconductor device according to an embodiment, and FIG. 11B is a cross-sectional view illustrating a process taken along line B-B of the semiconductor device shown in FIG. 11A.

실시 예에 의하면, 상기 기판(105) 위에 발광구조물(110)이 형성될 수 있다. 예로서, 상기 기판(105) 위에 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)이 형성될 수 있다.According to an embodiment, the light emitting structure 110 may be formed on the substrate 105 . For example, a first conductivity type semiconductor layer 111 , an active layer 112 , and a second conductivity type semiconductor layer 113 may be formed on the substrate 105 .

실시 예에 의하면, 메사 식각 공정을 통하여 상기 제1 도전형 반도체층(111)의 일부 영역이 노출되도록 형성될 수 있다. 상기 발광구조물(110)은 메사 식각에 의하여 상기 제1 도전형 반도체층(111)을 노출시키는 복수의 메사 개구부(M)를 포함할 수 있다. According to an embodiment, a partial region of the first conductivity-type semiconductor layer 111 may be exposed through a mesa etching process. The light emitting structure 110 may include a plurality of mesa openings M for exposing the first conductivity type semiconductor layer 111 by mesa etching.

예로서, 상기 메사 개구부(M)는 복수의 원 형상으로 제공될 수 있다. 또한, 상기 메사 개구부(M)는 리세스로 지칭될 수도 있다. 상기 메사 개구부(M)는 복수의 원 형상뿐만 아니라, 타원 형상 또는 다각형 형상 등으로 다양하게 변형되어 제공될 수도 있다.For example, the mesa opening M may be provided in a plurality of circular shapes. Also, the mesa opening M may be referred to as a recess. The mesa opening M may be provided in a variety of shapes, such as oval or polygonal shapes, as well as a plurality of circular shapes.

다음으로, 도 12a 및 도 12b에 도시된 바와 같이, 오믹접촉층(130)이 형성될 수 있다. 도 12a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 오믹접촉층(130)의 형상을 나타낸 평면도이고, 도 12b는 도 12a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.Next, as shown in FIGS. 12A and 12B , an ohmic contact layer 130 may be formed. 12A is a plan view illustrating the shape of the ohmic contact layer 130 formed according to the method of manufacturing a semiconductor device according to an embodiment, and FIG. 12B is a cross-sectional view illustrating a process taken along line B-B of the semiconductor device shown in FIG. 12A.

실시 예에 의하면, 상기 제2 도전형 반도체층(113) 위에 상기 오믹접촉층(130)이 형성될 수 있다. According to an embodiment, the ohmic contact layer 130 may be formed on the second conductivity type semiconductor layer 113 .

상기 오믹접촉층(130)은 상기 메사 개구부(M)에 대응되는 영역에 제공된 복수의 개구부(M1)를 포함할 수 있다. 예로서, 상기 개구부(M1)는 복수의 원 형상으로 제공될 수 있다. 상기 개구부(M1)는 복수의 원 형상뿐만 아니라, 타원 형상 또는 다각형 형상 등으로 다양하게 변형되어 제공될 수도 있다.The ohmic contact layer 130 may include a plurality of openings M1 provided in a region corresponding to the mesa opening M. As shown in FIG. For example, the opening M1 may be provided in a plurality of circular shapes. The opening M1 may be provided in a variety of shapes such as an oval shape or a polygonal shape as well as a plurality of circular shapes.

상기 오믹접촉층(130)은 제1 영역(R1), 제2 영역(R2), 제3 영역(R3)을 포함할 수 있다. 상기 제1 영역(R1)과 상기 제2 영역(R2)은 서로 이격되어 배치될 수 있다. 또한, 상기 제3 영역(R3)은 상기 제1 영역(R1)과 상기 제2 영역(R2) 사이에 배치될 수 있다.The ohmic contact layer 130 may include a first region R1 , a second region R2 , and a third region R3 . The first region R1 and the second region R2 may be spaced apart from each other. Also, the third region R3 may be disposed between the first region R1 and the second region R2 .

상기 제1 영역(R1)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 개구부(M1)를 포함할 수 있다. 또한, 상기 제1 영역(R1)은 복수의 제1 컨택홀(C1)을 포함할 수 있다. 예로서, 상기 제1 컨택홀(C1)은 상기 개구부(M1) 주변에 복수로 제공될 수 있다.The first region R1 may include a plurality of openings M1 provided in a region corresponding to the mesa opening M of the light emitting structure 110 . Also, the first region R1 may include a plurality of first contact holes C1 . For example, a plurality of the first contact holes C1 may be provided around the opening M1 .

상기 제2 영역(R2)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 개구부(M1)를 포함할 수 있다. 또한, 상기 제2 영역(R2)은 복수의 제2 컨택홀(C2)을 포함할 수 있다. 예로서, 상기 제2 컨택홀(C2)은 상기 개구부(M1) 주변에 복수로 제공될 수 있다.The second region R2 may include a plurality of openings M1 provided in a region corresponding to the mesa opening M of the light emitting structure 110 . In addition, the second region R2 may include a plurality of second contact holes C2 . For example, a plurality of the second contact holes C2 may be provided around the opening M1 .

상기 제3 영역(R3)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 개구부(M1)를 포함할 수 있다. 또한, 상기 제1 영역(R1)은 복수의 제1 컨택홀(C1)을 포함할 수 있다. 예로서, 상기 제1 컨택홀(C1)은 상기 개구부(M1) 주변에 복수로 제공될 수 있다.The third region R3 may include a plurality of openings M1 provided in a region corresponding to the mesa opening M of the light emitting structure 110 . Also, the first region R1 may include a plurality of first contact holes C1 . For example, a plurality of the first contact holes C1 may be provided around the opening M1 .

실시 예에 의하면, 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다. 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 예로서 7 마이크로 미터 내지 20 마이크로 미터의 직경으로 제공될 수 있다.According to an embodiment, the first contact hole C1 , the second contact hole C2 , and the third contact hole C3 may have a diameter of several micrometers to several tens of micrometers. The first contact hole C1 , the second contact hole C2 , and the third contact hole C3 may have, for example, a diameter of 7 micrometers to 20 micrometers.

실시 예에 의하면, 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)에 의하여 상기 오믹접촉층(130) 아래에 배치된 상기 제2 도전형 반도체층(113)이 노출될 수 있다.According to an embodiment, the second conductivity type semiconductor disposed under the ohmic contact layer 130 by the first contact hole C1 , the second contact hole C2 , and the third contact hole C3 . Layer 113 may be exposed.

상기 개구부(M1), 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)의 기능에 대해서는 뒤에서 후속 공정을 설명하면서 더 살펴보기로 한다.The functions of the opening M1 , the first contact hole C1 , the second contact hole C2 , and the third contact hole C3 will be further described while a subsequent process is described later.

다음으로, 도 13a 및 도 13b에 도시된 바와 같이, 제1 보호층(150)이 형성될 수 있다. 도 13a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 보호층(150)의 형상을 나타낸 평면도이고, 도 13b는 도 13a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.Next, as shown in FIGS. 13A and 13B , a first passivation layer 150 may be formed. 13A is a plan view illustrating a shape of a first protective layer 150 formed according to a method for manufacturing a semiconductor device according to an embodiment, and FIG. 13B is a cross-sectional view illustrating a process taken along line B-B of the semiconductor device shown in FIG. 13A.

상기 제1 보호층(150)은 복수의 개구부를 포함할 수 있다. 예로서, 상기 제1 보호층(150)은 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)를 통해 상기 오믹접촉층(130)이 노출될 수 있다. 또한, 상기 제1 보호층(150)은 복수의 제2 개구부(h2)를 포함할 수 있다. 상기 복수의 제2 개구부(h2)를 통해 상기 제1 도전형 반도체층(111)의 상부 면이 노출될 수 있다. 상기 복수의 제2 개구부(h2)는 상기 복수의 메사 개구부(M)가 형성된 영역에 대응되어 제공될 수 있다.The first protective layer 150 may include a plurality of openings. For example, the first passivation layer 150 may include a plurality of first openings h1 . The ohmic contact layer 130 may be exposed through the plurality of first openings h1 . Also, the first protective layer 150 may include a plurality of second openings h2 . An upper surface of the first conductivity-type semiconductor layer 111 may be exposed through the plurality of second openings h2 . The plurality of second openings h2 may be provided to correspond to regions in which the plurality of mesa openings M are formed.

상기 제1 보호층(150)은 제1 영역(S1), 제2 영역(S2), 제3 영역(S3)을 포함할 수 있다. 상기 제1 영역(S1)과 상기 제2 영역(S2)은 서로 이격되어 배치될 수 있다. 또한, 상기 제3 영역(S3)은 상기 제1 영역(S1)과 상기 제2 영역(S2) 사이에 배치될 수 있다.The first passivation layer 150 may include a first region S1 , a second region S2 , and a third region S3 . The first region S1 and the second region S2 may be spaced apart from each other. Also, the third region S3 may be disposed between the first region S1 and the second region S2 .

상기 제1 영역(S1)은 상기 오믹접촉층(130)의 상부 면을 노출시키는 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 제1 영역(S1)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 제2 개구부(h2)를 포함할 수 있다. 또한, 상기 제1 영역(S1)은 복수의 제4 컨택홀(C4)을 포함할 수 있다. The first region S1 may include a plurality of first openings h1 exposing the upper surface of the ohmic contact layer 130 . The first region S1 may include a plurality of second openings h2 provided in a region corresponding to the mesa opening M of the light emitting structure 110 . Also, the first region S1 may include a plurality of fourth contact holes C4 .

예로서, 상기 제4 컨택홀(C4)은 상기 제2 개구부(h2) 주변에 복수로 제공될 수 있다. 또한, 상기 제4 컨택홀(C4)은 상기 제1 개구부(h1) 주변에 복수로 제공될 수 있다. 상기 복수의 제4 컨택홀(C4)은 상기 오믹접촉층(130)의 상기 복수의 제1 컨택홀(C1)이 형성된 영역에 제공될 수 있다. 상기 복수의 제4 컨택홀(C4)과 상기 복수의 제1 컨택홀(C1)은 수직 방향으로 중첩되어 제공될 수 있다.For example, a plurality of the fourth contact holes C4 may be provided around the second opening h2 . In addition, a plurality of the fourth contact holes C4 may be provided around the first opening h1 . The plurality of fourth contact holes C4 may be provided in an area of the ohmic contact layer 130 in which the plurality of first contact holes C1 are formed. The plurality of fourth contact holes C4 and the plurality of first contact holes C1 may be provided to overlap in a vertical direction.

상기 제2 영역(S2)은 상기 오믹접촉층(130)의 상부 면을 노출시키는 복수의 제1 개구부(h1)을 포함할 수 있다. 상기 제2 영역(S2)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 제2 개구부(h2)를 포함할 수 있다. 또한, 상기 제2 영역(S2)은 복수의 제5 컨택홀(C5)을 포함할 수 있다. The second region S2 may include a plurality of first openings h1 exposing the upper surface of the ohmic contact layer 130 . The second region S2 may include a plurality of second openings h2 provided in a region corresponding to the mesa opening M of the light emitting structure 110 . Also, the second region S2 may include a plurality of fifth contact holes C5 .

예로서, 상기 제5 컨택홀(C5)은 상기 제2 개구부(h2) 주변에 복수로 제공될 수 있다. 또한, 상기 제5 컨택홀(C5)은 상기 제1 개구부(h1) 주변에 복수로 제공될 수 있다. 상기 복수의 제5 컨택홀(C5)은 상기 오믹접촉층(130)의 상기 복수의 제2 컨택홀(C2)이 형성된 영역에 제공될 수 있다. 상기 복수의 제5 컨택홀(C5)과 상기 복수의 제2 컨택홀(C2)은 수직 방향으로 중첩되어 제공될 수 있다.For example, a plurality of the fifth contact holes C5 may be provided around the second opening h2 . In addition, a plurality of the fifth contact holes C5 may be provided around the first opening h1 . The plurality of fifth contact holes C5 may be provided in an area of the ohmic contact layer 130 in which the plurality of second contact holes C2 are formed. The plurality of fifth contact holes C5 and the plurality of second contact holes C2 may be provided to overlap in a vertical direction.

상기 제3 영역(S3)은 상기 오믹접촉층(130)의 상부 면을 노출시키는 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 제3 영역(S3)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 제2 개구부(h2)를 포함할 수 있다. 또한, 상기 제3 영역(S3)은 복수의 제6 컨택홀(C6)을 포함할 수 있다. The third region S3 may include a plurality of first openings h1 exposing the upper surface of the ohmic contact layer 130 . The third region S3 may include a plurality of second openings h2 provided in a region corresponding to the mesa opening M of the light emitting structure 110 . Also, the third region S3 may include a plurality of sixth contact holes C6 .

예로서, 상기 제6 컨택홀(C6)은 상기 제2 개구부(h2) 주변에 복수로 제공될 수 있다. 또한, 상기 제6 컨택홀(C6)은 상기 제1 개구부(h1) 주변에 복수로 제공될 수 있다. 상기 복수의 제6 컨택홀(C6)은 상기 오믹접촉층(130)의 상기 복수의 제3 컨택홀(C3)이 형성된 영역에 제공될 수 있다. 상기 복수의 제6 컨택홀(C6)과 상기 복수의 제3 컨택홀(C3)은 수직 방향으로 중첩되어 제공될 수 있다.For example, a plurality of the sixth contact holes C6 may be provided around the second opening h2 . In addition, a plurality of the sixth contact holes C6 may be provided around the first opening h1 . The plurality of sixth contact holes C6 may be provided in an area of the ohmic contact layer 130 in which the plurality of third contact holes C3 are formed. The plurality of sixth contact holes C6 and the plurality of third contact holes C3 may be provided to overlap in a vertical direction.

이어서, 도 14a 및 도 14b에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)이 형성될 수 있다. 도 14a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 전극(141)과 제2 전극(142)의 형상을 나타낸 평면도이고, 도 14b는 도 14a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.Subsequently, as shown in FIGS. 14A and 14B , a first electrode 141 and a second electrode 142 may be formed. 14A is a plan view illustrating shapes of a first electrode 141 and a second electrode 142 formed according to a method for manufacturing a semiconductor device according to an embodiment, and FIG. 14B is a process taken along line BB of the semiconductor device shown in FIG. 14A. A cross-sectional view is shown.

실시 예에 의하면, 상기 제1 전극(141)과 상기 제2 전극(142)은 서로 이격되어 배치될 수 있다.According to an embodiment, the first electrode 141 and the second electrode 142 may be disposed to be spaced apart from each other.

상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113)의 일부와 상기 활성층(112)의 일부가 제거되어 노출된 제1 도전형 반도체층(111)의 상면에 배치될 수 있다. The first electrode 141 may be electrically connected to the first conductivity-type semiconductor layer 111 . The first electrode 141 may be disposed on the first conductivity-type semiconductor layer 111 . For example, according to the semiconductor device 100 according to the embodiment, the first electrode 141 is a first electrode 141 exposed by removing a portion of the second conductivity-type semiconductor layer 113 and a portion of the active layer 112 . It may be disposed on the upper surface of the conductive semiconductor layer 111 .

상기 제1 전극(141)은 예를 들어 선 형상으로 형성될 수 있다. 또한, 상기 제1 전극(141)은 선 형상의 다른 영역에 비해 상대적으로 면적이 넓은 N 영역을 포함할 수 있다. 상기 제1 전극(141)의 N 영역은 추후 형성될 제1 본딩패드(171)와 전기적으로 연결될 수 있다.The first electrode 141 may be formed, for example, in a linear shape. Also, the first electrode 141 may include an N region having a relatively large area compared to other linear regions. The N region of the first electrode 141 may be electrically connected to a first bonding pad 171 to be formed later.

상기 제1 전극(141)은 상기 제1 보호층(150)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(111)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제1 전극(141)은, 복수의 N 영역에서 상기 제1 도전형 반도체층(111)의 상면에 직접 접촉될 수 있다.The first electrode 141 may be electrically connected to the upper surface of the first conductivity-type semiconductor layer 111 through the second opening h2 provided in the first passivation layer 150 . For example, the first electrode 141 may directly contact the upper surface of the first conductivity-type semiconductor layer 111 in the plurality of N regions.

상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 오믹접촉층(130)이 배치될 수 있다.The second electrode 142 may be electrically connected to the second conductivity type semiconductor layer 113 . The second electrode 142 may be disposed on the second conductivity-type semiconductor layer 113 . According to an embodiment, the ohmic contact layer 130 may be disposed between the second electrode 142 and the second conductivity-type semiconductor layer 113 .

상기 제2 전극(142)은 예를 들어 선 형상으로 형성될 수 있다. 또한, 상기 제2 전극(142)은 선 형상의 다른 영역에 비해 상대적으로 면적이 넓은 P 영역을 포함할 수 있다. 상기 제2 전극(142)의 P 영역은 추후 형성될 제2 본딩패드(172)와 전기적으로 연결될 수 있다.The second electrode 142 may be formed, for example, in a linear shape. Also, the second electrode 142 may include a P region having a relatively larger area than other linear regions. The P region of the second electrode 142 may be electrically connected to a second bonding pad 172 to be formed later.

상기 제2 전극(142)은 상기 제1 보호층(150)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(113)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(142)은, 복수의 P 영역에서 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 복수의 P 영역에서 상기 오믹접촉층(130)의 상부 면에 직접 접촉될 수 있다.The second electrode 142 may be electrically connected to the upper surface of the second conductivity-type semiconductor layer 113 through the first opening h1 provided in the first protective layer 150 . For example, the second electrode 142 may be electrically connected to the second conductivity-type semiconductor layer 113 in the plurality of P regions. The second electrode 142 may directly contact the upper surface of the ohmic contact layer 130 in the plurality of P regions.

다음으로, 도 15a 및 도 15b에 도시된 바와 같이, 제2 보호층(155)이 형성될 수 있다. 도 15a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제2 보호층(155)의 형상을 나타낸 평면도이고, 도 15b는 도 15a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.Next, as shown in FIGS. 15A and 15B , a second passivation layer 155 may be formed. 15A is a plan view illustrating a shape of a second protective layer 155 formed according to a method of manufacturing a semiconductor device according to an embodiment, and FIG. 15B is a cross-sectional view illustrating a process taken along line B-B of the semiconductor device shown in FIG. 15A.

상기 제2 보호층(155)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 보호층(155)은 상기 제1 보호층(150) 위에 배치될 수 있다.The second passivation layer 155 may be disposed on the first electrode 141 and the second electrode 142 . The second passivation layer 155 may be disposed on the first passivation layer 150 .

상기 제2 보호층(155)은 상기 제1 전극(141)의 상부 면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 제2 보호층(155)은 상기 제1 전극(141)의 복수의 NB 영역을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다.The second passivation layer 155 may include a fourth opening h4 exposing the upper surface of the first electrode 141 . The second passivation layer 155 may include a plurality of fourth openings h4 exposing the plurality of NB regions of the first electrode 141 .

상기 제2 보호층(155)은 상기 제2 전극(142)의 상부 면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 제2 보호층(155)은 상기 제2 전극(142)의 복수의 PB 영역을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다.The second passivation layer 155 may include a third opening h3 exposing an upper surface of the second electrode 142 . The second passivation layer 155 may include a plurality of third openings h3 exposing the plurality of PB regions of the second electrode 142 .

상기 제2 보호층(155)은 제1 영역(T1), 제2 영역(T2), 제3 영역(T3)을 포함할 수 있다. 상기 제1 영역(T1)과 상기 제2 영역(T2)은 서로 이격되어 배치될 수 있다. 또한, 상기 제3 영역(T3)은 상기 제1 영역(T1)과 상기 제2 영역(T2) 사이에 배치될 수 있다.The second passivation layer 155 may include a first region T1 , a second region T2 , and a third region T3 . The first region T1 and the second region T2 may be spaced apart from each other. Also, the third region T3 may be disposed between the first region T1 and the second region T2 .

상기 제1 영역(T1)은 상기 제1 전극(141)의 상부 면을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다. 또한, 상기 제1 영역(T1)은 복수의 제7 컨택홀(C7)을 포함할 수 있다. The first region T1 may include a plurality of fourth openings h4 exposing the upper surface of the first electrode 141 . Also, the first region T1 may include a plurality of seventh contact holes C7 .

예로서, 상기 제7 컨택홀(C7)은 상기 제4 개구부(h4) 주변에 복수로 제공될 수 있다. 상기 복수의 제7 컨택홀(C7)은 상기 오믹접촉층(130)의 상기 복수의 제1 컨택홀(C1)이 형성된 영역에 제공될 수 있다. 또한, 상기 복수의 제7 컨택홀(C7)은 상기 제1 보호층(150)의 상기 복수의 제4 컨택홀(C4)이 형성된 영역에 제공될 수 있다.For example, a plurality of the seventh contact holes C7 may be provided around the fourth opening h4 . The plurality of seventh contact holes C7 may be provided in an area of the ohmic contact layer 130 in which the plurality of first contact holes C1 are formed. In addition, the plurality of seventh contact holes C7 may be provided in a region in which the plurality of fourth contact holes C4 are formed of the first passivation layer 150 .

상기 복수의 제7 컨택홀(C7)과 상기 복수의 제4 컨택홀(C4)은 수직 방향으로 중첩되어 제공될 수 있다. 또한, 상기 복수의 제7 컨택홀(C7)과 상기 복수의 제1 컨택홀(C1)은 수직 방향으로 중첩되어 제공될 수 있다.The plurality of seventh contact holes C7 and the plurality of fourth contact holes C4 may be provided to overlap in a vertical direction. Also, the plurality of seventh contact holes C7 and the plurality of first contact holes C1 may be provided to overlap in a vertical direction.

상기 제2 영역(T2)은 상기 제2 전극(142)의 상부 면을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다. 또한, 상기 제2 영역(T2)은 복수의 제8 컨택홀(C8)을 포함할 수 있다. The second region T2 may include a plurality of third openings h3 exposing the upper surface of the second electrode 142 . Also, the second region T2 may include a plurality of eighth contact holes C8 .

예로서, 상기 제8 컨택홀(C8)은 상기 제3 개구부(h3) 주변에 복수로 제공될 수 있다. 상기 복수의 제8 컨택홀(C8)은 상기 오믹접촉층(130)의 상기 복수의 제2 컨택홀(C2)이 형성된 영역에 제공될 수 있다. 또한, 상기 복수의 제8 컨택홀(C8)은 상기 제1 보호층(150)의 상기 복수의 제5 컨택홀(C5)이 형성된 영역에 제공될 수 있다.For example, a plurality of the eighth contact holes C8 may be provided around the third opening h3 . The plurality of eighth contact holes C8 may be provided in an area of the ohmic contact layer 130 in which the plurality of second contact holes C2 are formed. Also, the plurality of eighth contact holes C8 may be provided in a region in which the plurality of fifth contact holes C5 are formed of the first passivation layer 150 .

상기 복수의 제8 컨택홀(C8)과 상기 복수의 제5 컨택홀(C5)은 수직 방향으로 중첩되어 제공될 수 있다. 또한, 상기 복수의 제8 컨택홀(C8)과 상기 복수의 제2 컨택홀(C2)은 수직 방향으로 중첩되어 제공될 수 있다.The plurality of eighth contact holes C8 and the plurality of fifth contact holes C5 may be provided to overlap in a vertical direction. In addition, the plurality of eighth contact holes C8 and the plurality of second contact holes C2 may be provided to overlap in a vertical direction.

상기 제3 영역(T3)은 복수의 제9 컨택홀(C9)을 포함할 수 있다. 예로서, 상기 제9 컨택홀(C9)은 상기 오믹접촉층(130)의 상기 복수의 제3 컨택홀(C3)이 형성된 영역에 제공될 수 있다. 또한, 상기 복수의 제9 컨택홀(C9)은 상기 제1 보호층(150)의 상기 복수의 제6 컨택홀(C6)이 형성된 영역에 제공될 수 있다.The third region T3 may include a plurality of ninth contact holes C9 . For example, the ninth contact hole C9 may be provided in an area of the ohmic contact layer 130 in which the plurality of third contact holes C3 are formed. Also, the plurality of ninth contact holes C9 may be provided in a region in which the plurality of sixth contact holes C6 are formed of the first passivation layer 150 .

상기 복수의 제9 컨택홀(C9)과 상기 복수의 제6 컨택홀(C6)은 수직 방향으로 중첩되어 제공될 수 있다. 또한, 상기 복수의 제9 컨택홀(C9)과 상기 복수의 제3 컨택홀(C3)은 수직 방향으로 중첩되어 제공될 수 있다.The plurality of ninth contact holes C9 and the plurality of sixth contact holes C6 may be provided to overlap in a vertical direction. In addition, the plurality of ninth contact holes C9 and the plurality of third contact holes C3 may be provided to overlap in a vertical direction.

그리고, 도 16a 및 도 16b에 도시된 바와 같이, 반사층(160)이 형성될 수 있다. 도 16a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 반사층(160)의 형상을 나타낸 평면도이고, 도 16b는 도 16a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.In addition, as shown in FIGS. 16A and 16B , a reflective layer 160 may be formed. 16A is a plan view illustrating a shape of a reflective layer 160 formed according to a method for manufacturing a semiconductor device according to an embodiment, and FIG. 16B is a cross-sectional view illustrating a process taken along line B-B of the semiconductor device shown in FIG. 16A.

상기 반사층(160)은 제1 반사층(161), 제2 반사층(162), 제3 반사층(163)을 포함할 수 있다. 상기 반사층(160)은 상기 제2 보호층(155) 위에 배치될 수 있다. 상기 반사층(160)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다.The reflective layer 160 may include a first reflective layer 161 , a second reflective layer 162 , and a third reflective layer 163 . The reflective layer 160 may be disposed on the second passivation layer 155 . The reflective layer 160 may be disposed on the first electrode 141 and the second electrode 142 .

상기 제1 반사층(161)과 상기 제2 반사층(162)은 서로 이격되어 배치될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 배치될 수 있다.The first reflective layer 161 and the second reflective layer 162 may be disposed to be spaced apart from each other. The third reflective layer 163 may be disposed between the first reflective layer 161 and the second reflective layer 162 .

상기 제1 반사층(161)은 상기 오믹접촉층(130)의 제1 영역(R1) 위에 배치될 수 있다. 상기 제1 반사층(161)은 상기 오믹접촉층(130)에 제공된 복수의 제1 컨택홀(C1) 위에 배치될 수 있다. 상기 제1 반사층(161)은 상기 제1 보호층(150)에 제공된 복수의 제4 컨택홀(C4) 위에 배치될 수 있다. 상기 제1 반사층(161)은 상기 제2 보호층(155)에 제공된 복수의 제7 컨택홀(C7) 위에 배치될 수 있다. The first reflective layer 161 may be disposed on the first region R1 of the ohmic contact layer 130 . The first reflective layer 161 may be disposed on the plurality of first contact holes C1 provided in the ohmic contact layer 130 . The first reflective layer 161 may be disposed on the plurality of fourth contact holes C4 provided in the first passivation layer 150 . The first reflective layer 161 may be disposed on the plurality of seventh contact holes C7 provided in the second passivation layer 155 .

또한, 상기 제1 반사층(161)은 상기 제1 컨택홀(C1), 상기 제4 컨택홀(C4), 상기 제7 컨택홀(C7)을 통하여 상기 제2 도전형 반도체층(113)에 접촉될 수 있다. 이에 따라, 상기 제1 반사층(161)과 상기 제2 도전형 반도체층(113) 간의 접착력이 향상될 수 있으며, 상기 제1 반사층(161)이 상기 오믹접촉층(130)으로부터 박리되는 것을 방지할 수 있게 된다.In addition, the first reflective layer 161 is in contact with the second conductivity type semiconductor layer 113 through the first contact hole C1 , the fourth contact hole C4 , and the seventh contact hole C7 . can be Accordingly, the adhesive force between the first reflective layer 161 and the second conductivity-type semiconductor layer 113 may be improved, and the first reflective layer 161 may be prevented from peeling from the ohmic contact layer 130 . be able to

상기 제2 반사층(162)은 상기 오믹접촉층(130)의 제2 영역(R2) 위에 배치될 수 있다. 상기 제2 반사층(162)은 상기 오믹접촉층(130)에 제공된 복수의 제2 컨택홀(C2) 위에 배치될 수 있다. 상기 제2 반사층(162)은 상기 제1 보호층(150)에 제공된 복수의 제5 컨택홀(C5) 위에 배치될 수 있다. 상기 제2 반사층(162)은 상기 제2 보호층(155)에 제공된 복수의 제8 컨택홀(C8) 위에 배치될 수 있다.The second reflective layer 162 may be disposed on the second region R2 of the ohmic contact layer 130 . The second reflective layer 162 may be disposed on the plurality of second contact holes C2 provided in the ohmic contact layer 130 . The second reflective layer 162 may be disposed on the plurality of fifth contact holes C5 provided in the first passivation layer 150 . The second reflective layer 162 may be disposed on the plurality of eighth contact holes C8 provided in the second passivation layer 155 .

또한, 상기 제2 반사층(162)은 상기 제2 컨택홀(C2), 상기 제5 컨택홀(C5), 상기 제8 컨택홀(C8)을 통하여 상기 제2 도전형 반도체층(113)에 접촉될 수 있다. 이에 따라, 상기 제2 반사층(162)과 상기 제2 도전형 반도체층(113) 간의 접착력이 향상될 수 있으며, 상기 제2 반사층(162)이 상기 오믹접촉층(130)으로부터 박리되는 것을 방지할 수 있게 된다.In addition, the second reflective layer 162 is in contact with the second conductivity-type semiconductor layer 113 through the second contact hole C2 , the fifth contact hole C5 , and the eighth contact hole C8 . can be Accordingly, the adhesive force between the second reflective layer 162 and the second conductivity-type semiconductor layer 113 may be improved, and the second reflective layer 162 may be prevented from peeling from the ohmic contact layer 130 . be able to

상기 제3 반사층(163)은 상기 오믹접촉층(130)의 제3 영역(R3) 위에 배치될 수 있다. 상기 제3 반사층(163)은 상기 오믹접촉층(130)에 제공된 복수의 제3 컨택홀(C3) 위에 배치될 수 있다. 상기 제3 반사층(163)은 상기 제1 보호층(150)에 제공된 복수의 제6 컨택홀(C6) 위에 배치될 수 있다. 상기 제3 반사층(163)은 상기 제2 보호층(155)에 제공된 복수의 제9 컨택홀(C9) 위에 배치될 수 있다.The third reflective layer 163 may be disposed on the third region R3 of the ohmic contact layer 130 . The third reflective layer 163 may be disposed on the plurality of third contact holes C3 provided in the ohmic contact layer 130 . The third reflective layer 163 may be disposed on the plurality of sixth contact holes C6 provided in the first passivation layer 150 . The third reflective layer 163 may be disposed on the plurality of ninth contact holes C9 provided in the second passivation layer 155 .

또한, 상기 제3 반사층(163)은 상기 제3 컨택홀(C3), 상기 제6 컨택홀(C6), 상기 제9 컨택홀(C9)을 통하여 상기 제2 도전형 반도체층(113)에 접촉될 수 있다. 이에 따라, 상기 제3 반사층(163)과 상기 제2 도전형 반도체층(113) 간의 접착력이 향상될 수 있으며, 상기 제3 반사층(163)이 상기 오믹접촉층(130)으로부터 박리되는 것을 방지할 수 있게 된다.In addition, the third reflective layer 163 contacts the second conductivity type semiconductor layer 113 through the third contact hole C3 , the sixth contact hole C6 , and the ninth contact hole C9 . can be Accordingly, the adhesive force between the third reflective layer 163 and the second conductivity-type semiconductor layer 113 may be improved, and the third reflective layer 163 may be prevented from peeling from the ohmic contact layer 130 . be able to

상기 제1 반사층(161)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제1 반사층(161)은 상기 제1 전극(141)의 상부 면을 노출시키는 제6 개구부(h6)를 포함할 수 있다. 상기 제1 반사층(161)은 상기 제1 전극(141)의 복수의 NB 영역을 노출시키는 복수의 제6 개구부(h6)를 포함할 수 있다. 상기 제1 반사층(161)은 상기 제2 보호층(155)의 상기 제2 개구부(h2)가 형성된 영역에 대응되어 제공된 제6 개구부(h6)를 포함할 수 있다.The first reflective layer 161 may be disposed on the first electrode 141 and the second electrode 142 . The first reflective layer 161 may include a sixth opening h6 exposing an upper surface of the first electrode 141 . The first reflective layer 161 may include a plurality of sixth openings h6 exposing the plurality of NB regions of the first electrode 141 . The first reflective layer 161 may include a sixth opening h6 provided to correspond to the region where the second opening h2 of the second passivation layer 155 is formed.

상기 제2 반사층(162)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 반사층(162)은 상기 제1 반사층(161)과 이격되어 배치될 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 상부 면을 노출시키는 제5 개구부(h5)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 복수의 PB 영역을 노출시키는 복수의 제5 개구부(h5)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 제2 보호층(155)의 상기 제3 개구부(h3)가 형성된 영역에 대응되어 제공된 제5 개구부(h5)를 포함할 수 있다.The second reflective layer 162 may be disposed on the first electrode 141 and the second electrode 142 . The second reflective layer 162 may be disposed to be spaced apart from the first reflective layer 161 . The second reflective layer 162 may include a fifth opening h5 exposing the upper surface of the second electrode 142 . The second reflective layer 162 may include a plurality of fifth openings h5 exposing the plurality of PB regions of the second electrode 142 . The second reflective layer 162 may include a fifth opening h5 provided to correspond to the region where the third opening h3 of the second passivation layer 155 is formed.

또한, 상기 제3 반사층(163)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)은 상기 제1 반사층(161)과 연결될 수 있다. 또한, 상기 제3 반사층(163)은 상기 제2 반사층(162)과 연결될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162)에 물리적으로 직접 접촉되어 배치될 수 있다.Also, the third reflective layer 163 may be disposed on the first electrode 141 and the second electrode 142 . The third reflective layer 163 may be disposed between the first reflective layer 161 and the second reflective layer 162 . For example, the third reflective layer 163 may be connected to the first reflective layer 161 . Also, the third reflective layer 163 may be connected to the second reflective layer 162 . The third reflective layer 163 may be disposed in direct physical contact with the first reflective layer 161 and the second reflective layer 162 .

실시 예에 의하면, 상기 제1 반사층(161)은 상기 제1 전극(141)의 측면 및 상면의 일부에 상기 제1 전극(141)의 상면을 노출하며 배치될 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 측면 및 상면의 일부에 상기 제2 전극(142)의 상면을 노출하며 배치될 수 있다.According to an embodiment, the first reflective layer 161 may be disposed to expose the top surface of the first electrode 141 on a side surface and a part of the top surface of the first electrode 141 . The second reflective layer 162 may be disposed to expose a top surface of the second electrode 142 on a side surface and a portion of the top surface of the second electrode 142 .

이에 따라, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 상기 발광구조물(110)의 활성층(112)에서 발광되는 빛을 반사시켜 제1 본딩패드(161)와 제2 본딩패드(162)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.Accordingly, the first reflective layer 161 and the second reflective layer 162 reflect light emitted from the active layer 112 of the light emitting structure 110 to form a first bonding pad 161 and a second bonding pad ( 162), the light absorption may be minimized to improve the light intensity (Po).

예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 절연성 재료로 이루어지되, 상기 활성층(114)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다. 상기 제3 반사층(163)도 DBR 구조로 제공될 수 있다.For example, the first reflective layer 161 and the second reflective layer 162 are made of an insulating material, and a material having a high reflectivity, for example, a DBR structure, is used to reflect the light emitted from the active layer 114 . can be achieved The third reflective layer 163 may also have a DBR structure.

상기 제1 반사층(161)과 상기 제2 반사층(162)은 굴절률이 다른 물질이 서로 반복하여 배치된 DBR 구조를 이룰 수 있다. 예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 TiO2, SiO2, Ta2O5, HfO2 중 적어도 하나 이상을 포함하는 단층 또는 적층 구조로 배치될 수 있다.The first reflective layer 161 and the second reflective layer 162 may form a DBR structure in which materials having different refractive indices are repeatedly disposed. For example, the first reflective layer 161 and the second reflective layer 162 are TiO 2 , SiO 2 , Ta 2 O 5 , HfO 2 . It may be arranged in a single-layer or laminated structure including at least one of

또한, 다른 실시 예에 의하면, 이에 한정하지 않고 상기 제1 반사층(161)과 상기 제2 반사층(162)은 상기 활성층(112)에서 발광하는 빛의 파장에 따라 상기 활성층(112)에서 발광하는 빛에 대한 반사도를 조절할 수 있도록 자유롭게 제공될 수 있다.In addition, according to another embodiment, without being limited thereto, the first reflective layer 161 and the second reflective layer 162 may emit light from the active layer 112 according to the wavelength of the light emitted from the active layer 112 . It can be freely provided so as to adjust the reflectivity to the .

또한, 다른 실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 ODR층으로 제공될 수도 있다. 또 다른 실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 DBR층과 ODR층이 적층된 일종의 하이브리드(hybrid) 형태로 제공될 수도 있다.Also, according to another embodiment, the first reflective layer 161 and the second reflective layer 162 may be provided as ODR layers. According to another embodiment, the first reflective layer 161 and the second reflective layer 162 may be provided in a hybrid form in which a DBR layer and an ODR layer are stacked.

상기 제1 반사층(161) 또는 상기 제2 반사층(162)이 DBR층과 ODR층을 포함하는 하이브리드 형태로 제공되는 경우의 특성에 대해서는 뒤에서 더 살펴 보기로 한다.The characteristics of the case in which the first reflective layer 161 or the second reflective layer 162 are provided in a hybrid form including a DBR layer and an ODR layer will be described later.

이어서, 도 17a 및 도 17b에 도시된 바와 같이, 제1 본딩패드(171)와 제2 본딩패드(172)가 형성될 수 있다. 도 17a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 형상을 나타낸 평면도이고, 도 17b는 도 17a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.Subsequently, as shown in FIGS. 17A and 17B , a first bonding pad 171 and a second bonding pad 172 may be formed. 17A is a plan view illustrating the shapes of the first bonding pad 171 and the second bonding pad 172 formed according to the method for manufacturing a semiconductor device according to an embodiment, and FIG. 17B is a BB of the semiconductor device shown in FIG. 17A. A cross-sectional view of the process along the line is shown.

실시 예에 의하면, 도 17a에 도시된 형상으로 상기 제1 본딩패드(171)와 제2 본딩패드(172)가 형성될 수 있다. 상기 제1 본딩패드(171)는 상기 제1 반사층(161) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제2 반사층(162) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다.According to an embodiment, the first bonding pad 171 and the second bonding pad 172 may be formed in the shape shown in FIG. 17A . The first bonding pad 171 may be disposed on the first reflective layer 161 . The second bonding pad 172 may be disposed on the second reflective layer 162 . The second bonding pad 172 may be disposed to be spaced apart from the first bonding pad 171 .

상기 제1 본딩패드(171)는 복수의 NB 영역에서 상기 제1 반사층(161)에 제공된 상기 제6 개구부(h6)를 통하여 상기 제1 전극(141)의 상부 면에 접촉될 수 있다. 상기 제2 본딩패드(172)는 복수의 PB 영역에서 상기 제2 반사층(162)에 제공된 상기 제5 개구부(h5)를 통하여 상기 제2 전극(142)의 상부 면에 접촉될 수 있다.The first bonding pad 171 may contact the upper surface of the first electrode 141 through the sixth opening h6 provided in the first reflective layer 161 in the plurality of NB regions. The second bonding pad 172 may contact the upper surface of the second electrode 142 through the fifth opening h5 provided in the second reflective layer 162 in the plurality of PB regions.

실시 예에 의하면, 상기 제1 본딩패드(171)와 상기 제2 전극패드(172)에 전원이 인가됨에 따라, 상기 발광구조물(110)이 발광될 수 있게 된다.According to an embodiment, as power is applied to the first bonding pad 171 and the second electrode pad 172 , the light emitting structure 110 may emit light.

이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제1 전극(141)이 복수의 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(172)와 상기 제2 전극(142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.As described above, according to the semiconductor device 100 according to the embodiment, the first bonding pad 171 and the first electrode 141 may contact each other in a plurality of regions. Also, the second bonding pad 172 and the second electrode 142 may contact each other in a plurality of regions. Accordingly, according to the embodiment, since power may be supplied through a plurality of regions, there is an advantage that a current dispersion effect may occur and an operating voltage may be reduced according to an increase in the contact area and dispersion of the contact region.

실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(171)의 상부 면과 상기 제2 본딩패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.The semiconductor device according to the embodiment may be connected to an external power source by a flip-chip bonding method. For example, in manufacturing a semiconductor device package, the upper surface of the first bonding pad 171 and the upper surface of the second bonding pad 172 may be disposed to be attached to a sub-mount, a lead frame, a circuit board, or the like. have.

실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 발광구조물(110)에서 방출되는 빛은 상기 제1 반사층(161)과 상기 제2 반사층(162)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다. When the semiconductor device according to the embodiment is mounted in a flip-chip bonding method and implemented as a semiconductor device package, the light provided from the light emitting structure 110 may be emitted through the substrate 105 . Light emitted from the light emitting structure 110 may be reflected by the first reflective layer 161 and the second reflective layer 162 to be emitted toward the substrate 105 .

또한, 상기 발광구조물(110)에서 방출되는 빛은 상기 발광구조물(110)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. In addition, light emitted from the light emitting structure 110 may also be emitted in a lateral direction of the light emitting structure 110 . In addition, the light emitted from the light emitting structure 110 , among the surfaces on which the first bonding pad 171 and the second bonding pad 172 are disposed, is the first bonding pad 171 and the second bonding pad 171 . The pad 172 may be discharged to the outside through an area where the pad 172 is not provided.

구체적으로, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.Specifically, the light emitted from the light emitting structure 110 may include the first reflective layer 161 and the second reflective layer among the surfaces on which the first bonding pad 171 and the second bonding pad 172 are disposed. At 162 , the third reflective layer 163 may be emitted to the outside through a region not provided.

이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물(110)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.Accordingly, the semiconductor device 100 according to the embodiment can emit light in six directions surrounding the light emitting structure 110 , and the luminous intensity can be remarkably improved.

또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.In addition, according to the semiconductor device and the semiconductor device package according to the embodiment, since the first bonding pad 171 and the second bonding pad 172 having a large area can be directly bonded to a circuit board providing power, flip The chip bonding process can be easily and stably performed.

한편, 실시 예에 따른 반도체 소자에 의하면, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.Meanwhile, according to the semiconductor device according to the embodiment, when viewed from the upper direction of the semiconductor device 100 , the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is, The pad 171 and the second bonding pad 172 may be provided equal to or smaller than 60% of the total area of the upper surface of the semiconductor device 100 on which the second bonding pad 172 is disposed.

예로서, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 발광구조물(110)의 제1 도전형 반도체층(111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 기판(105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.For example, the total area of the upper surface of the semiconductor device 100 may correspond to an area defined by the horizontal and vertical lengths of the lower surface of the first conductivity-type semiconductor layer 111 of the light emitting structure 110 . . In addition, the total area of the upper surface of the semiconductor device 100 may correspond to the area of the upper surface or the lower surface of the substrate 105 .

이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.In this way, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is provided to be equal to or smaller than 60% of the total area of the semiconductor device 100 , thereby providing the first bonding pad The amount of light emitted to the surface on which the pad 171 and the second bonding pad 172 are disposed can be increased. Accordingly, according to the embodiment, since the amount of light emitted in the direction of six surfaces of the semiconductor device 100 increases, light extraction efficiency is improved and the luminous intensity Po can be increased.

또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.In addition, when viewed from the top of the semiconductor device, the sum of the area of the first bonding pad 171 and the area of the second bonding pad 172 is 30% of the total area of the semiconductor device 100 . The same or greater may be provided.

이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있게 된다.In this way, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is provided to be equal to or larger than 30% of the total area of the semiconductor device 100 , thereby providing the first bonding pad 172 . Stable mounting can be performed through the pad 171 and the second bonding pad 172 .

실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.In the semiconductor device 100 according to the embodiment, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is the semiconductor device 100 in consideration of light extraction efficiency and securing stability of bonding. ) of 30% or more of the total area and may be selected to be 60% or less.

즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다. That is, when the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is 30% or more to 100% or less of the total area of the semiconductor device 100 , the By securing electrical characteristics and securing bonding force to be mounted on the semiconductor device package, stable mounting can be performed.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다. In addition, when the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is greater than 0% to 60% or less of the total area of the semiconductor device 100 , the first bonding pad 171 is ) and the amount of light emitted to the surface on which the second bonding pad 172 is disposed increases, so that the light extraction efficiency of the semiconductor device 100 may be improved, and the luminous intensity Po may be increased.

실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다. In the embodiment, the area of the first bonding pad 171 and the second bonding pad 172 is to secure the electrical characteristics of the semiconductor device 100 and the bonding force to be mounted on the semiconductor device package, and to increase the brightness. A sum of 30% or more to 60% or less of the total area of the semiconductor device 100 was selected.

또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.In addition, according to another embodiment, without being limited thereto, in order to secure the electrical characteristics and bonding strength of the semiconductor device 100 , the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is This may be composed of more than 60% to 100% or less, and in order to increase the luminosity, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is selected to be more than 0% and less than 30%. configurable.

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 장축 방향에 따른 길이는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(163)의 면적은 예로서 상기 반도체 소자(100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.Also, according to the semiconductor device 100 according to the embodiment, the third reflective layer 163 may be disposed between the first bonding pad 171 and the second bonding pad 172 . For example, a length of the third reflective layer 163 along the long axis of the semiconductor device 100 may be disposed to correspond to a gap between the first bonding pad 171 and the second bonding pad 172 . have. In addition, the area of the third reflective layer 163 may be, for example, 10% or more and 25% or less of the entire upper surface of the semiconductor device 100 .

상기 제3 반사층(163)의 면적이 상기 반도체 소자(100)의 상부 면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광추출효율을 확보하기에 유리하다.When the area of the third reflective layer 163 is 10% or more of the entire upper surface of the semiconductor device 100, discoloration of the package body disposed under the semiconductor device or occurrence of cracks may be prevented, and 25% or more In the following case, it is advantageous to secure light extraction efficiency to emit light on six surfaces of the semiconductor device.

또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광추출효율을 더 크게 확보하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.In addition, in another embodiment, the area of the third reflective layer 163 is arranged to be greater than 0% to less than 10% of the entire upper surface of the semiconductor device 100 in order to secure the greater light extraction efficiency without being limited thereto. In order to prevent discoloration or cracking in the package body, the area of the third reflective layer 163 may be disposed to be greater than 25% to less than 100% of the entire upper surface of the semiconductor device 100 . .

이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. As described above, according to the semiconductor device 100 according to the embodiment, the light generated by the light emitting structure 110 is transmitted through the first region provided between the first bonding pad 171 and the second bonding pad 172 . It may be provided so that it is not released.

이때, 상기 제1 영역은 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이에 대응될 수 있다.In this case, the first region may be a region corresponding to a gap between the first bonding pad 171 and the second bonding pad 172 . Also, the first region may correspond to a length of the third reflective layer 163 disposed in the long axis direction of the semiconductor device.

또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다. In addition, the light emitting structure 110 generates a second region provided between the first bonding pad 171 or the second bonding pad 172 adjacent to the side surface disposed in the long axis direction of the semiconductor device 100 . Light can be transmitted and emitted.

또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.In addition, the light generated by the light emitting structure is transmitted to the third region provided between the first bonding pad 171 or the second bonding pad 172 adjacent to the side surface disposed in the short axis direction of the semiconductor device 100 . It can be permeated and released.

실시 예에 의하면, 상기 제1 반사층(161)의 크기는 상기 제1 본딩패드(171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(161)의 면적은 상기 제1 본딩패드(171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(161)의 한 변의 길이는 상기 제1 본딩패드(171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.According to an embodiment, the size of the first reflective layer 161 may be several micrometers larger than the size of the first bonding pad 171 . For example, the area of the first reflective layer 161 may be large enough to completely cover the area of the first bonding pad 171 . In consideration of the process error, the length of one side of the first reflective layer 161 may be, for example, 4 micrometers to 10 micrometers greater than the length of one side of the first bonding pad 171 .

또한, 상기 제2 반사층(162)의 크기는 상기 제2 본딩패드(172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(162)의 면적은 상기 제2 본딩패드(172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(162)의 한 변의 길이는 상기 제2 본딩패드(172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.In addition, the size of the second reflective layer 162 may be several micrometers larger than the size of the second bonding pad 172 . For example, the area of the second reflective layer 162 may be large enough to completely cover the area of the second bonding pad 172 . In consideration of the process error, the length of one side of the second reflective layer 162 may be greater than the length of one side of the second bonding pad 172 by, for example, 4 micrometers to 10 micrometers.

실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되어 손실되는 것을 최소화할 수 있다.According to an embodiment, the light emitted from the light emitting structure 110 by the first reflective layer 161 and the second reflective layer 162 is emitted from the first bonding pad 171 and the second bonding pad 172 . ) can be reflected without being incident on it. Accordingly, it is possible to minimize loss of light generated and emitted from the light emitting structure 110 by being incident on the first bonding pad 171 and the second bonding pad 172 .

또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치되므로, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이로 빛이 방출되는 것을 방지할 수 있다. In addition, according to the semiconductor device 100 according to the embodiment, since the third reflective layer 163 is disposed between the first bonding pad 171 and the second bonding pad 172 , the first bonding pad ( 171) and the second bonding pad 172 may prevent light from being emitted.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 125 마이크로 미터에 비해 같거나 크게 제공될 수 있다. 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 상기 반도체 소자(100)가 실장 되는 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 간격을 고려하여 선택될 수 있다.In addition, the minimum distance between the first bonding pad 171 and the second bonding pad 172 may be equal to or greater than 125 micrometers. The minimum distance between the first bonding pad 171 and the second bonding pad 172 may be selected in consideration of the distance between the first electrode pad and the second electrode pad of the package body on which the semiconductor device 100 is mounted. can

예로서, 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 최소 간격이 최소 125 마이크로 미터로 제공될 수 있으며, 최대 200 마이크로 미터로 제공될 수 있다. 이때, 공정 오차를 고려하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은 예로서 125 마이크로 미터 이상이고 300 마이크로 미터 이하로 제공될 수 있다.For example, the minimum distance between the first electrode pad and the second electrode pad of the package body may be provided as a minimum of 125 micrometers, and may be provided as a maximum of 200 micrometers. At this time, in consideration of the process error, the interval between the first bonding pad 171 and the second bonding pad 172 may be, for example, 125 micrometers or more and 300 micrometers or less.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 125 마이크로 미터보다 크게 배치되어야, 반도체 소자의 제1 본딩패드(171)와 제2 본딩패드(172) 사이에서 단락이 발생하지 않을 수 있도록 최소 공간이 확보될 수 있고, 광추출효율을 향상시키기 위한 발광 면적을 확보할 수 있어 상기 반도체 소자(100)의 광도(Po)가 증가될 수 있다.In addition, the gap between the first bonding pad 171 and the second bonding pad 172 should be greater than 125 micrometers, and between the first bonding pad 171 and the second bonding pad 172 of the semiconductor device. A minimum space can be secured so that a short circuit does not occur in the , and a light emitting area for improving light extraction efficiency can be secured, so that the luminous intensity Po of the semiconductor device 100 can be increased.

또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 300 마이크로 미터 이하로 제공되어야 상기 반도체 소자 패키지의 제1 전극패드 및 제2 전극패드와 상기 반도체 소자의 제1 본딩패드(171) 및 제2 본딩패드(172)가 충분한 본딩력을 가지며 본딩될 수 있고, 상기 반도체 소자(100)의 전기적 특성이 확보될 수 있다.In addition, a gap between the first bonding pad 171 and the second bonding pad 172 should be provided to be 300 micrometers or less, and the first electrode pad and the second electrode pad of the semiconductor device package and the second electrode pad of the semiconductor device. The first bonding pad 171 and the second bonding pad 172 may be bonded with sufficient bonding force, and electrical characteristics of the semiconductor device 100 may be secured.

상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 광학적 특성을 확보하기 위해 125 마이크로 미터보다 크게 배치되고, 전기적 특성과 본딩력에 의한 신뢰성을 확보하기 위해 300 마이크로 미터보다 작게 배치될 수 있다.The minimum distance between the first bonding pad 171 and the second bonding pad 172 is greater than 125 micrometers to secure optical properties, and 300 micrometers to secure reliability due to electrical properties and bonding force. It can be placed smaller than a meter.

실시 예에서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격으로서, 125 마이크로 미터 이상 300 마이크로 이하를 예시하였다. 그러나, 이에 한정하지 않고, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은, 반도체 소자 패키지의 전기적 특성 또는 신뢰성을 향상시키기 위해서 125 마이크로 미터보다 작게 배치될 수도 있고, 광학적 특성을 향상시키기 위해서 300 마이크로 미터보다 크게 배치될 수도 있다.In the embodiment, the interval between the first bonding pad 171 and the second bonding pad 172 is 125 micrometers or more and 300 micrometers or less. However, the present invention is not limited thereto, and the interval between the first bonding pad 171 and the second bonding pad 172 may be arranged to be smaller than 125 micrometers in order to improve electrical characteristics or reliability of the semiconductor device package. , may be disposed larger than 300 micrometers to improve optical properties.

앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(100)의 하부 영역에서, 상기 반도체 소자(100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다. As described above, the semiconductor device 100 according to the embodiment may be mounted by, for example, a flip-chip bonding method and provided in the form of a semiconductor device package. At this time, when the package body on which the semiconductor device 100 is mounted is provided with resin or the like, the package body is discolored by strong light of a short wavelength emitted from the semiconductor device 100 in the lower region of the semiconductor device 100 . or cracks may occur.

그러나, 실시 예에 따른 반도체 소자(100)에 의하면 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다. However, according to the semiconductor device 100 according to the embodiment, since it is possible to prevent light from being emitted between the regions in which the first bonding pad 171 and the second bonding pad 172 are disposed, the semiconductor device 100 ) to prevent discoloration or cracking of the package body disposed in the lower region.

실시 예에 의하면, 상기 제1 본딩패드(171), 상기 제2 본딩패드(172), 상기 제3 반사층(163)이 배치된 상기 반도체 소자(100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.According to an embodiment, the light emission in an area of 20% or more of the upper surface of the semiconductor device 100 on which the first bonding pad 171 , the second bonding pad 172 , and the third reflective layer 163 are disposed Light generated by the structure 110 may be transmitted and emitted.

이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.Accordingly, according to the embodiment, since the amount of light emitted in the direction of six surfaces of the semiconductor device 100 increases, light extraction efficiency is improved and the luminous intensity Po can be increased. In addition, it is possible to prevent discoloration or cracking of the package body disposed close to the lower surface of the semiconductor device 100 .

또한, 실시 예예 따른 반도체 소자(100)에 의하면, 상기 오믹접촉층(130)에 복수의 컨택홀(C1, C2, C3)이 제공될 수 있다. 상기 오믹접촉층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통하여 상기 제2 도전형 반도체층(113)과 상기 반사층(160)이 접착될 수 있다. 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있게 됨으로써, 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 접촉되지 않는 것에 비하여, 상기 반사층(160), 상기 오믹접촉층(130), 상기 제2 도전형 반도체층(113) 간의 접착력이 향상될 수 있게 된다.Also, according to the semiconductor device 100 according to the embodiment, a plurality of contact holes C1 , C2 , and C3 may be provided in the ohmic contact layer 130 . The second conductivity type semiconductor layer 113 and the reflective layer 160 may be adhered to each other through a plurality of contact holes C1 , C2 , and C3 provided in the ohmic contact layer 130 . Since the reflective layer 160 can be in direct contact with the second conductivity-type semiconductor layer 113 , compared to the reflective layer 160 not in contact with the second conductivity-type semiconductor layer 113 , the reflective layer ( 160), the adhesive force between the ohmic contact layer 130 and the second conductivity type semiconductor layer 113 may be improved.

예를 들어, 상기 반사층(160)과 상기 오믹접촉층(130) 간의 결합력 또는 접착력이 약한 경우, 두 층 간에 박리가 발생될 수 있다. 이와 같이 상기 반사층(160)과 상기 오믹접촉층(130) 사이에 박리가 발생되면 반도체 소자(100)의 특성이 열화될 수 있으며, 또한 반도체 소자(100)의 신뢰성을 확보할 수 없게 된다.For example, when the bonding or adhesive strength between the reflective layer 160 and the ohmic contact layer 130 is weak, peeling may occur between the two layers. As such, when peeling occurs between the reflective layer 160 and the ohmic contact layer 130 , the characteristics of the semiconductor device 100 may be deteriorated, and reliability of the semiconductor device 100 may not be secured.

그러나, 실시 예에 의하면, 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있으므로, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력 및 접착력이 안정적으로 제공될 수 있게 된다.However, according to an embodiment, since the reflective layer 160 may be in direct contact with the second conductivity-type semiconductor layer 113 , the bonding force and adhesive force between the reflection layer 160 and the second conductivity-type semiconductor layer 113 . This can be provided stably.

따라서, 실시 예에 의하면, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로, 반도체 소자(100)의 특성이 향상될 수 있게 된다. 또한, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로 반도체 소자(100)의 신뢰성을 향상시킬 수 있게 된다.Therefore, according to the embodiment, since the coupling force between the reflective layer 160 and the second conductivity type semiconductor layer 113 can be stably provided, the characteristics of the semiconductor device 100 can be improved. In addition, since the coupling force between the reflective layer 160 and the second conductivity-type semiconductor layer 113 can be stably provided, the reliability of the semiconductor device 100 can be improved.

한편, 이상에서 설명된 바와 같이, 상기 오믹접촉층(130)에 복수의 컨택홀(C1, C2, C3)이 제공될 수 있다. 상기 활성층(112)으로부터 발광된 빛은 상기 오믹접촉층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통해 상기 반사층(160)에 입사되어 반사될 수 있게 된다. 이에 따라, 상기 활성층(112)에서 생성된 빛이 상기 오믹접촉층(130)에 입사되어 손실되는 것을 감소시킬 수 있게되며 광 추출 효율이 향상될 수 있게 된다. 이에 따라, 실시 예에 따른 반도체 소자(100)에 의하면 광도가 향상될 수 있게 된다.Meanwhile, as described above, a plurality of contact holes C1 , C2 , and C3 may be provided in the ohmic contact layer 130 . The light emitted from the active layer 112 is incident on the reflective layer 160 through a plurality of contact holes C1 , C2 , and C3 provided in the ohmic contact layer 130 to be reflected. Accordingly, it is possible to reduce the loss of light generated by the active layer 112 incident on the ohmic contact layer 130 , and light extraction efficiency can be improved. Accordingly, according to the semiconductor device 100 according to the embodiment, the luminous intensity can be improved.

실시 예에 의하면, 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다. 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 예로서 7 마이크로 미터 내지 20 마이크로 미터의 직경으로 제공될 수 있다.According to an embodiment, the first contact hole C1 , the second contact hole C2 , and the third contact hole C3 may have a diameter of several micrometers to several tens of micrometers. The first contact hole C1 , the second contact hole C2 , and the third contact hole C3 may have, for example, a diameter of 7 micrometers to 20 micrometers.

예로서, 실시 예에 의하면, 공정 마진을 고려하여 컨택홀(C1, C2, C3)의 직경이 7 마이크로 미터 이상으로 형성될 수 있다. 또한, 실시 예에 의하면, 낮은 동작 전압에서 안정적으로 구동될 수 있도록, 컨택홀(C1, C2, C3)의 직경은 20 마이크로 미터 이하로 형성될 수 있다.For example, according to an embodiment, the diameter of the contact holes C1 , C2 , and C3 may be 7 micrometers or more in consideration of the process margin. In addition, according to an embodiment, the diameter of the contact holes C1 , C2 , and C3 may be formed to be 20 micrometers or less so as to be stably driven at a low operating voltage.

한편, 도 18은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이다. 도 18을 참조하여 실시 예에 다른 반도체 소자를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.Meanwhile, FIG. 18 is a cross-sectional view illustrating another example of a semiconductor device according to an embodiment of the present invention. In describing another semiconductor device according to the embodiment with reference to FIG. 18 , descriptions of matters overlapping with those described above may be omitted.

실시 예에 따른 반도체 소자(100)는, 도 18에 도시된 바와 같이, 기판(105) 위에 배치된 발광구조물(110)을 포함할 수 있다.The semiconductor device 100 according to the embodiment may include a light emitting structure 110 disposed on a substrate 105 as shown in FIG. 18 .

또한, 실시 예에 따른 반도체 소자(100)는, 전류확산층(120)과 오믹접촉층(130)을 포함할 수 있다. 상기 전류확산층(120)과 상기 오믹접촉층(130)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다.In addition, the semiconductor device 100 according to the embodiment may include a current diffusion layer 120 and an ohmic contact layer 130 . The current diffusion layer 120 and the ohmic contact layer 130 may improve current diffusion to increase light output.

예로서, 상기 전류확산층(120)은 산화물 또는 질화물 등으로 제공될 수 있다. 상기 전류확산층(120)은 제2 전극(142) 아래에서 전류가 집중되는 것을 방지할 수 있다. For example, the current diffusion layer 120 may be made of oxide or nitride. The current diffusion layer 120 may prevent current from being concentrated under the second electrode 142 .

또한, 상기 오믹접촉층(130)은 금속, 금속 산화물, 금속 질화물을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 오믹접촉층(130)은 투광성의 물질을 포함할 수 있다.In addition, the ohmic contact layer 130 may include at least one selected from the group consisting of a metal, a metal oxide, and a metal nitride. The ohmic contact layer 130 may include a light-transmitting material.

실시 예에 따른 반도체 소자(100)는, 도 18에 도시된 바와 같이, 반사층(160)을 포함할 수 있다. 상기 반사층(160)은 제1 반사층(161), 제2 반사층(162), 제3 반사층(163)을 포함할 수 있다. 상기 반사층(160)은 상기 오믹접촉층(130) 위에 배치될 수 있다.The semiconductor device 100 according to the embodiment may include a reflective layer 160 as shown in FIG. 18 . The reflective layer 160 may include a first reflective layer 161 , a second reflective layer 162 , and a third reflective layer 163 . The reflective layer 160 may be disposed on the ohmic contact layer 130 .

상기 제1 반사층(161)은 상기 제1 도전형 반도체층(111)의 상부 면을 노출시키는 복수의 제2 개구부(h2)를 포함할 수 있다.The first reflective layer 161 may include a plurality of second openings h2 exposing an upper surface of the first conductivity-type semiconductor layer 111 .

상기 제2 반사층(162)은 상기 오믹접촉층(130)을 노출시키는 제1 개구부(h1)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 오믹접촉층(130) 위에 배치된 복수의 제1 개구부(h1)를 포함할 수 있다.The second reflective layer 162 may include a first opening h1 exposing the ohmic contact layer 130 . The second reflective layer 162 may include a plurality of first openings h1 disposed on the ohmic contact layer 130 .

상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)은 상기 제1 반사층(161)과 연결될 수 있다. 또한, 상기 제3 반사층(163)은 상기 제2 반사층(162)과 연결될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162)에 물리적으로 직접 접촉되어 배치될 수 있다.The third reflective layer 163 may be disposed between the first reflective layer 161 and the second reflective layer 162 . For example, the third reflective layer 163 may be connected to the first reflective layer 161 . Also, the third reflective layer 163 may be connected to the second reflective layer 162 . The third reflective layer 163 may be disposed in direct physical contact with the first reflective layer 161 and the second reflective layer 162 .

예로서, 상기 반사층(160)은, 도 4a, 도 4b, 도 5a, 도 5b를 참조하여 설명된 바와 같이, 상기 오믹접촉층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통하여 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있다. 상기 반사층(160)은 상기 오믹접촉층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통하여 상기 제2 도전형 반도체층(113)의 상부 면에 물리적으로 접촉될 수 있다.For example, the reflective layer 160 may have a plurality of contact holes C1 , C2 and C3 provided in the ohmic contact layer 130 , as described with reference to FIGS. 4A , 4B , 5A and 5B . It may be in direct contact with the second conductivity type semiconductor layer 113 through the The reflective layer 160 may physically contact the upper surface of the second conductivity-type semiconductor layer 113 through a plurality of contact holes C1 , C2 , and C3 provided in the ohmic contact layer 130 .

실시 예에 따른 반도체 소자(100)는, 도 18에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)을 포함할 수 있다.The semiconductor device 100 according to the embodiment may include a first electrode 141 and a second electrode 142 as shown in FIG. 18 .

상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113)의 일부와 상기 활성층(112)의 일부가 제거되어 노출된 제1 도전형 반도체층(111)의 상면에 배치될 수 있다.The first electrode 141 may be electrically connected to the first conductivity-type semiconductor layer 111 . The first electrode 141 may be disposed on the first conductivity-type semiconductor layer 111 . For example, according to the semiconductor device 100 according to the embodiment, the first electrode 141 is a first electrode 141 exposed by removing a portion of the second conductivity-type semiconductor layer 113 and a portion of the active layer 112 . It may be disposed on the upper surface of the conductive semiconductor layer 111 .

상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 오믹접촉층(130)과 상기 전류확산층(120)이 배치될 수 있다.The second electrode 142 may be electrically connected to the second conductivity type semiconductor layer 113 . The second electrode 142 may be disposed on the second conductivity-type semiconductor layer 113 . According to an embodiment, the ohmic contact layer 130 and the current diffusion layer 120 may be disposed between the second electrode 142 and the second conductivity type semiconductor layer 113 .

실시 예에 따른 반도체 소자(100)는, 도 18에 도시된 바와 같이, 보호층(150)을 포함할 수 있다.The semiconductor device 100 according to the embodiment may include a protective layer 150 as shown in FIG. 18 .

상기 보호층(150)은 상기 제2 전극(142)을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다. 또한, 상기 보호층(150)은 상기 제1 전극(141)을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다.The protective layer 150 may include a plurality of third openings h3 exposing the second electrode 142 . Also, the protective layer 150 may include a plurality of fourth openings h4 exposing the first electrode 141 .

상기 보호층(150)은 상기 반사층(160) 위에 배치될 수 있다. 상기 보호층(150)은 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163) 위에 배치될 수 있다.The protective layer 150 may be disposed on the reflective layer 160 . The protective layer 150 may be disposed on the first reflective layer 161 , the second reflective layer 162 , and the third reflective layer 163 .

실시 예에 따른 반도체 소자(100)는, 도 18에 도시된 바와 같이, 상기 보호층(150) 위에 배치된 제1 본딩패드(171), 제2 본딩패드(172), 제3 본딩패드(173)를 포함할 수 있다.As shown in FIG. 18 , the semiconductor device 100 according to the embodiment includes a first bonding pad 171 , a second bonding pad 172 , and a third bonding pad 173 disposed on the protective layer 150 . ) may be included.

상기 제1 본딩패드(171)는 상기 제1 반사층(161) 위에 배치될 수 있다. 또한, 상기 제2 본딩패드(172)는 상기 제2 반사층(162) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다. 상기 제1 본딩패드(171)는 상기 제2 본딩패드(172)와 전기적으로 절연되어 제공될 수 있다.The first bonding pad 171 may be disposed on the first reflective layer 161 . Also, the second bonding pad 172 may be disposed on the second reflective layer 162 . The second bonding pad 172 may be disposed to be spaced apart from the first bonding pad 171 . The first bonding pad 171 may be provided to be electrically insulated from the second bonding pad 172 .

상기 제3 본딩패드(173)는 상기 제3 반사층(163) 위에 배치될 수 있다. 상기 제3 본딩패드(173)는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치될 수 있다. The third bonding pad 173 may be disposed on the third reflective layer 163 . The third bonding pad 173 may be disposed between the first bonding pad 171 and the second bonding pad 172 .

상기 제3 본딩패드(173)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다. 상기 제3 본딩패드(173)는 상기 제1 본딩패드(171)와 전기적으로 절연되어 제공될 수 있다.The third bonding pad 173 may be disposed to be spaced apart from the first bonding pad 171 . The third bonding pad 173 may be provided to be electrically insulated from the first bonding pad 171 .

상기 제3 본딩패드(173)는 상기 제2 본딩패드(172)와 이격되어 배치될 수 있다. 상기 제3 본딩패드(173)는 상기 제2 본딩패드(172)와 전기적으로 절연되어 제공될 수 있다.The third bonding pad 173 may be disposed to be spaced apart from the second bonding pad 172 . The third bonding pad 173 may be provided to be electrically insulated from the second bonding pad 172 .

실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(171)의 상부 면과 상기 제2 본딩패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.The semiconductor device according to the embodiment may be connected to an external power source by a flip-chip bonding method. For example, in manufacturing a semiconductor device package, the upper surface of the first bonding pad 171 and the upper surface of the second bonding pad 172 may be disposed to be attached to a sub-mount, a lead frame, a circuit board, or the like. have.

또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.In addition, according to the semiconductor device and the semiconductor device package according to the embodiment, since the first bonding pad 171 and the second bonding pad 172 having a large area can be directly bonded to a circuit board providing power, flip The chip bonding process can be easily and stably performed.

한편, 실시 예에 따른 반도체 소자(100)는 상기 제3 본딩패드(173)를 ??하여 반도체 소자(100)에서 발생된 열을 외부로 효과적으로 방출할 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제3 본딩패드(173)의 상부 면이 히트 싱크 또는 방열기판 등에 연결되도록 배치될 수 있다.Meanwhile, the semiconductor device 100 according to the embodiment may effectively dissipate heat generated in the semiconductor device 100 to the outside by applying the third bonding pad 173 . For example, in manufacturing a semiconductor device package, the upper surface of the third bonding pad 173 may be disposed to be connected to a heat sink or a heat dissipation substrate.

이에 따라, 실시 예에 따른 반도체 소자(100)는, 상기 제1 본딩패드(171) 및 상기 제2 본딩패드(172) 뿐만 아니라, 상기 제3 본딩패드(173)를 통하여 외부로 열을 효과적으로 방출할 수 있게 된다.Accordingly, the semiconductor device 100 according to the embodiment effectively radiates heat to the outside through the third bonding pad 173 as well as the first bonding pad 171 and the second bonding pad 172 . be able to do

예로서, 상기 제3 본딩패드(173)는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172)와 동일한 물질로 제공될 수 있다. 또한, 상기 제3 본딩패드(173)는 상기 반도체 소자(100)에 구동 전원을 제공하는 기능을 수행하지 않아도 되므로 열 전도성이 우수한 절연성 물질로 제공될 수도 있다. For example, the third bonding pad 173 may be made of the same material as the first bonding pad 171 or the second bonding pad 172 . In addition, since the third bonding pad 173 does not have to perform a function of providing driving power to the semiconductor device 100 , it may be provided with an insulating material having excellent thermal conductivity.

또한, 실시 예예 따른 반도체 소자(100)에 의하면, 상기 오믹접촉층(130)에 복수의 컨택홀(C1, C2, C3)이 제공될 수 있다. 상기 오믹접촉층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통하여 상기 제2 도전형 반도체층(113)과 상기 반사층(160)이 접착될 수 있다. 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있게 됨으로써, 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 접촉되지 않는 것에 비하여, 상기 반사층(160), 상기 오믹접촉층(130), 상기 제2 도전형 반사층(113) 간의 접착력이 향상될 수 있게 된다.Also, according to the semiconductor device 100 according to the embodiment, a plurality of contact holes C1 , C2 , and C3 may be provided in the ohmic contact layer 130 . The second conductivity type semiconductor layer 113 and the reflective layer 160 may be adhered to each other through a plurality of contact holes C1 , C2 , and C3 provided in the ohmic contact layer 130 . Since the reflective layer 160 can be in direct contact with the second conductivity-type semiconductor layer 113 , compared to the reflective layer 160 not in contact with the second conductivity-type semiconductor layer 113 , the reflective layer ( 160), the adhesive force between the ohmic contact layer 130 and the second conductivity type reflective layer 113 may be improved.

따라서, 실시 예에 의하면, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로, 상기 반사층(160)이 상기 오믹접촉층(130)으로부터 박리되는 것을 방지할 수 있게 된다. 또한, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로 반도체 소자(100)의 신뢰성을 향상시킬 수 있게 된다.Therefore, according to the embodiment, since the bonding force between the reflective layer 160 and the second conductivity-type semiconductor layer 113 can be stably provided, the separation of the reflective layer 160 from the ohmic contact layer 130 is prevented. can be prevented. In addition, since the coupling force between the reflective layer 160 and the second conductivity-type semiconductor layer 113 can be stably provided, the reliability of the semiconductor device 100 can be improved.

또한, 이상에서 설명된 바와 같이, 상기 오믹접촉층(130)에 복수의 컨택홀(C1, C2, C3)이 제공될 수 있다. 상기 활성층(112)으로부터 발광된 빛은 상기 오믹접촉층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통해 상기 반사층(160)에 입사되어 반사될 수 있게 된다. 이에 따라, 상기 활성층(112)에서 생성된 빛이 상기 오믹접촉층(130)에 입사되어 손실되는 것을 감소시킬 수 있게되며 광 추출 효율이 향상될 수 있게 된다. 이에 따라, 실시 예에 따른 반도체 소자(100)에 의하면 광도가 향상될 수 있게 된다.Also, as described above, a plurality of contact holes C1 , C2 , and C3 may be provided in the ohmic contact layer 130 . The light emitted from the active layer 112 is incident on the reflective layer 160 through a plurality of contact holes C1 , C2 , and C3 provided in the ohmic contact layer 130 to be reflected. Accordingly, it is possible to reduce the loss of light generated by the active layer 112 incident on the ohmic contact layer 130 , and light extraction efficiency can be improved. Accordingly, according to the semiconductor device 100 according to the embodiment, the luminous intensity can be improved.

이상에서 설명된 실시 예에 따른 반도체 소자는 반도체 소자 패키지에 적용될 수 있다. 실시 예에 따른 반도체 소자는 플립칩 본딩 방식, 다이 본딩 방식, 와이어 본딩 방식 등을 통하여 기판 또는 리드 전극에 전기적으로 연결되어 반도체 소자 패키지로 제공될 수 있다.The semiconductor device according to the embodiment described above may be applied to a semiconductor device package. The semiconductor device according to the embodiment may be electrically connected to a substrate or a lead electrode through a flip-chip bonding method, a die bonding method, a wire bonding method, and the like to be provided as a semiconductor device package.

한편, 도 19는 실시 예에 따른 반도체 소자 패키지를 나타낸 도면이다. 도 19를 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어, 도 1 내지 도 18을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.Meanwhile, FIG. 19 is a diagram illustrating a semiconductor device package according to an embodiment. In describing the semiconductor device package according to the embodiment with reference to FIG. 19 , descriptions of matters overlapping those described with reference to FIGS. 1 to 18 may be omitted.

실시 예에 따른 반도체소자 패키지는 패키지 몸체(205), 상기 패키지 몸체(205)에 배치된 제1 패키지 전극(211)과 제2 패키지 전극(212), 상기 패키지 몸체(205) 상에 배치된 반도체 소자(100), 상기 반도체 소자(100) 위에 배치된 형광체가 구비된 몰딩부(230)를 포함할 수 있다. 예로서, 상기 반도체 소자(100)는 도 1 내지 도 18을 참조하여 설명된 실시 예에 따른 반도체 소자일 수 있다.The semiconductor device package according to the embodiment includes a package body 205 , a first package electrode 211 and a second package electrode 212 disposed on the package body 205 , and a semiconductor disposed on the package body 205 . The device 100 may include a molding part 230 provided with a phosphor disposed on the semiconductor device 100 . For example, the semiconductor device 100 may be a semiconductor device according to the embodiment described with reference to FIGS. 1 to 18 .

예로서, 상기 패키지 몸체(205)는 폴리프탈아미드(PPA: Polyphthalamide), PCT(Polychloro Tri phenyl), LCP(Liquid Crystal Polymer), PA9T(Polyamide9T), 실리콘, 에폭시 몰딩 컴파운드(EMC: Epoxy molding compound), 금속을 포함하는 재질, 세라믹, PSG(photo sensitive glass), 사파이어(Al2O3), 인쇄회로기판(PCB) 중 적어도 하나로 형성될 수 있다. 또한, 상기 패키지 몸체(205)는 TiO2와 SiO2와 같은 고굴절 필러를 포함할 수 있다.For example, the package body 205 may include polyphthalamide (PPA), polychlorotriphenyl (PCT), liquid crystal polymer (LCP), polyamide9T (PA9T), silicone, and epoxy molding compound (EMC). , a material including metal, ceramic, photo sensitive glass (PSG), sapphire (Al2O3), and a printed circuit board (PCB) may be formed of at least one. Also, the package body 205 may include a high refractive index filler such as TiO 2 and SiO 2 .

상기 제1 패키지 전극(211)과 상기 제2 패키지 전극(212)은 도전성 물질을 포함할 수 있다. 예컨대 상기 제1 패키지 전극(211)과 상기 제2 패키지 전극(212)은 Ti, Cu, Ni, Au, Cr, Ta, Pt, Sn, Ag, P, Fe, Sn, Zn, Al 중 적어도 하나를 포함할 수 있으며, 단층 또는 다층일 수 있다.The first package electrode 211 and the second package electrode 212 may include a conductive material. For example, the first package electrode 211 and the second package electrode 212 may include at least one of Ti, Cu, Ni, Au, Cr, Ta, Pt, Sn, Ag, P, Fe, Sn, Zn, and Al. may be included, and may be single-layered or multi-layered.

상기 반도체 소자(100)는 상기 제1 패키지 전극(211), 제2 패키지 전극(212)과 전기적으로 연결될 수 있다. 예를 들어, 소정의 제1 범프(221), 제2 범프(222)를 통해 반도체 소자(100)는 제1 패키지 전극(211), 제2 패키지 전극(212)과 전기적으로 연결될 수 있다. 상기 반도체 소자(100)의 제1 본딩패드 및 제2 본딩패드가 상기 제1 패키지 전극(211)과 상기 제2 패키지 전극(212)에 각각 전기적으로 연결될 수 있다.The semiconductor device 100 may be electrically connected to the first package electrode 211 and the second package electrode 212 . For example, the semiconductor device 100 may be electrically connected to the first package electrode 211 and the second package electrode 212 through predetermined first and second bumps 221 and 222 . A first bonding pad and a second bonding pad of the semiconductor device 100 may be electrically connected to the first package electrode 211 and the second package electrode 212 , respectively.

또한, 상기 반도체 소자(100)의 제3 본딩패드는 제3 범프(223)를 통해 상기 패키지 몸체(205)에 열적으로 연결될 수 있다. 상기 반도체 소자(100)에서 발생된 열이 제3 본딩패드 및 상기 제2 범프(223)를 통해 효과적으로 방출될 수 있게 된다.In addition, the third bonding pad of the semiconductor device 100 may be thermally connected to the package body 205 through the third bump 223 . Heat generated by the semiconductor device 100 may be effectively dissipated through the third bonding pad and the second bump 223 .

상기 제1 범프(221)와 상기 제2 범프(222)는 반사도가 80% 이상인 높은 금속 예컨대, Ag, Au 또는 Al 중 적어도 하나 또는 이들의 합금으로 형성되어 전극에 의한 광 흡수를 방지하여 광 추출 효율을 향상시킬 수 있다. 예를 들어, 제1 범프(221)와 상기 제2 범프(222)는 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나 또는 이들의 선택적 합금으로 형성될 수 있다.The first bump 221 and the second bump 222 are formed of a metal having a reflectivity of 80% or more, for example, at least one of Ag, Au, or Al, or an alloy thereof to prevent light absorption by the electrode to extract light efficiency can be improved. For example, the first bump 221 and the second bump 222 may include titanium (Ti), copper (Cu), nickel (Ni), gold (Au), chromium (Cr), tantalum (Ta), It may be formed of at least one of platinum (Pt), tin (Sn), silver (Ag), phosphorus (P), or a selective alloy thereof.

또한, 상기 반도체 소자(100)는 범프 없이 유테틱 본딩에 의해 상기 제1 패키지 전극(211)과 상기 제2 패키지 전극(212)에 실장될 수도 있다.Also, the semiconductor device 100 may be mounted on the first package electrode 211 and the second package electrode 212 by eutectic bonding without bumps.

이상에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 6면 방향으로 빛을 방출할 수 있다.As described above, the semiconductor device 100 according to the embodiment may emit light in six directions.

실시 예에 따른 반도체 소자(100)는, 도 1 내지 도 18을 참조하여 설명된 바와 같이, 상기 제1 패키지 전극(211) 및 상기 제2 패키지 전극(212)과의 충분한 본딩력을 제공하기 위하여 제1 본딩패드의 면적 및 제2 본딩패드의 면적이 선택되었다. 또한, 실시 예에 따른 반도체 소자(100)는 본딩력 뿐만 아니라 하부 방향으로 빛이 방출되는 효율을 향상시키기 위하여 제1 본딩패드와 제2 본딩패드가 배치된 영역으로 빛이 투과될 수 있는 영역의 크기도 고려하여 제1 본딩패드의 면적 및 제2 본딩패드의 면적이 선택되었다.In the semiconductor device 100 according to the embodiment, as described with reference to FIGS. 1 to 18 , in order to provide sufficient bonding force between the first package electrode 211 and the second package electrode 212 , The area of the first bonding pad and the area of the second bonding pad were selected. In addition, in the semiconductor device 100 according to the embodiment, in order to improve the efficiency of emitting light in the downward direction as well as the bonding force, the first bonding pad and the second bonding pad are disposed in the region through which light can be transmitted. The area of the first bonding pad and the area of the second bonding pad were selected in consideration of the size.

또한, 발광구조물에서 방출되는 빛은, 제1 본딩패드와 제2 본딩패드가 배치된 면 중에서, 제1 본딩패드와 제2 본딩패드가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. 구체적으로, 발광구조물에서 방출되는 빛은, 제1 본딩패드와 제2 본딩패드가 배치된 면 중에서, 반사층이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.In addition, the light emitted from the light emitting structure may be emitted to the outside through a region where the first bonding pad and the second bonding pad are not provided among the surfaces on which the first bonding pad and the second bonding pad are disposed. Specifically, the light emitted from the light emitting structure may be emitted to the outside through a region where the reflective layer is not provided among the surfaces on which the first bonding pad and the second bonding pad are disposed.

이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.Accordingly, the semiconductor device 100 according to the embodiment can emit light in six directions surrounding the light emitting structure, and the luminous intensity can be remarkably improved.

실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드와 상기 제2 본딩패드가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.According to the semiconductor device and the semiconductor device package according to the embodiment, since the first bonding pad and the second bonding pad having a large area can be directly bonded to a circuit board providing power, the flip-chip bonding process can be performed easily and stably. can

한편, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 상기 제3 본딩패드를 ??하여 반도체 소자(100)에서 발생된 열을 외부로 효과적으로 방출할 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제3 본딩패드가 히트 싱크 또는 방열기판 등에 열적으로 연결되도록 배치될 수 있다.Meanwhile, according to the semiconductor device and the semiconductor device package according to the embodiment, heat generated in the semiconductor device 100 can be effectively discharged to the outside by using the third bonding pad. For example, in manufacturing a semiconductor device package, the third bonding pad may be disposed to be thermally connected to a heat sink or a heat dissipation substrate.

이에 따라, 실시 예에 따른 반도체 소자(100) 및 반도체 소자 패키지는, 상기 제1 본딩패드 및 상기 제2 본딩패드뿐만 아니라, 상기 제3 본딩패드를 통하여 외부로 열을 효과적으로 방출할 수 있게 된다.Accordingly, the semiconductor device 100 and the semiconductor device package according to the embodiment can effectively radiate heat to the outside through the third bonding pad as well as the first bonding pad and the second bonding pad.

다음으로, 실시 예에 따른 반도체 소자에 적용된 반사층이 DBR층과 ODR층을 포함하는 하이브리드 형태로 제공되는 경우의 광 특성 개선에 대해 살펴 보기로 한다.Next, the improvement of optical properties when the reflective layer applied to the semiconductor device according to the embodiment is provided in a hybrid form including a DBR layer and an ODR layer will be described.

도 20은 본 발명의 실시 예에 따른 반도체 소자에 적용된 하이브리드 반사층의 예를 나타낸 도면이다.20 is a view showing an example of a hybrid reflective layer applied to a semiconductor device according to an embodiment of the present invention.

실시 예에 따른 반도체 소자는, 도 20에 도시된 바와 같이, DBR층(620)과 ODR층(630)을 포함할 수 있다. 상기 DBR층(620)과 상기 ODR층(630)을 포함하는 반사층은 일종의 하이브리드 반사층으로 지칭될 수 있다. 실시 예에 따른 하이브리드 반사층(620/630)은 반도체층(610)으로부터 입사되는 빛을 상기 반도체층(610)이 배치된 방향으로 반사시킬 수 있다.As shown in FIG. 20 , the semiconductor device according to the embodiment may include a DBR layer 620 and an ODR layer 630 . The reflective layer including the DBR layer 620 and the ODR layer 630 may be referred to as a kind of hybrid reflective layer. The hybrid reflective layers 620/630 according to an embodiment may reflect light incident from the semiconductor layer 610 in a direction in which the semiconductor layer 610 is disposed.

DBR층과 ODR층은 입사되는 빛의 입사각에 따라 반사도에 차이가 발생된다. 예로서, [표 1]에 나타낸 바와 같이, DBR층과 ODR층은 입사되는 빛의 입사각에 따라 반사도에 변화가 발생된다. 수직으로 입사되는 빛(입사각 0도)에 대하여, DBR층이 ODR층에 비하여 반사도가 더 좋은 것으로 측정된다. 또한, 입사각이 30도로 입사되는 빛에 대하여, DBR층이 ODR층에 비하여 반사도가 더 낮은 것으로 측정된다. [표 1]은 입사되는 빛의 파장이 450 나노미터인 경우에 대해 측정된 값을 나타낸 것이다.The DBR layer and the ODR layer have a difference in reflectivity depending on the incident angle of the incident light. For example, as shown in [Table 1], the reflectivity of the DBR layer and the ODR layer is changed according to the incident angle of the incident light. It is measured that the DBR layer has better reflectivity than the ODR layer for normally incident light (incident angle of 0 degrees). In addition, it is measured that the DBR layer has a lower reflectivity than the ODR layer for light incident at an angle of 30 degrees. [Table 1] shows the values measured when the wavelength of the incident light is 450 nanometers.

입사각 0도angle of incidence 0 degrees 입사각 30도angle of incidence 30 degrees 입사닥 60도60 degree entrance DBR층 반사도DBR layer reflectivity 99.999.9 93.693.6 100100 ODR층 반사도ODR layer reflectivity 96.296.2 95.795.7 100100 하이브리드 반사층 반사도Hybrid Reflective Layer Reflectance 99.499.4 97.497.4 100100

실시 예에 따른 반도체 소자는 각 반사층의 입사각에 대한 반사도 특성을 반영하여, 상기 반도체층(610) 위에 상기 DBR층(620)이 배치되고, 상기 DBR층(620) 위에 상기 ODR층(630)이 배치된 하이브리드 반사층을 포함할 수 있다.In the semiconductor device according to the embodiment, the DBR layer 620 is disposed on the semiconductor layer 610 and the ODR layer 630 is disposed on the DBR layer 620 by reflecting the reflectivity characteristics with respect to the angle of incidence of each reflective layer. disposed hybrid reflective layers.

예로서, 상기 DBR층(620)은 복수의 SiO2층과 TiO2층이 적층된 구조로 제공될 수 있다. 또한, 상기 ODR층(630)은 예로서 ITO층과 Ag층이 적층된 구조로 제공될 수 있다.For example, the DBR layer 620 may be provided in a structure in which a plurality of SiO 2 layers and a TiO 2 layer are stacked. In addition, the ODR layer 630 may be provided, for example, in a structure in which an ITO layer and an Ag layer are stacked.

상기 DBR층(620)을 이루는 SiO2층은 50 나노미터 내지 150 나노미터의 두께로 제공될 수 있다. 또한, 상기 DBR층(620)을 이루는 TiO2층은 30 나노미터 내지 70 나노미터의 두께로 제공될 수 있다. 예로서, 상기 SiO2/TiO2 쌍(pair)의 수는 10 쌍 내지 20 쌍으로 제공될 수 있다. The SiO 2 layer constituting the DBR layer 620 may have a thickness of 50 nanometers to 150 nanometers. In addition, the TiO 2 layer constituting the DBR layer 620 may be provided with a thickness of 30 nanometers to 70 nanometers. For example, the number of SiO 2 /TiO 2 pairs may be 10 to 20 pairs.

상기 SiO2/TiO2 쌍(pair)의 수가 많을수록 상기 DBR층(620)에 의한 반사도는 증가되지만, 실시 예에서는 상기 [표 1]에서 측정된 DBR층에 비하여 SiO2/TiO2 쌍 수를 더 작게 배치하였다. 예로서, 상기 [표 1]에서 측정된 DBR층은 39 쌍이 적층된 경우에 대하여 반사도가 측정된 것이며, 실시 예에 따른 하이브리드 반사층에 적용된 DBR층(620)은 14 쌍이 적층되도록 하였다.As the number of the SiO 2 /TiO 2 pairs increases, the reflectivity by the DBR layer 620 increases, but in the embodiment, compared to the DBR layer measured in [Table 1], SiO 2 /TiO 2 A smaller number of pairs was placed. For example, the reflectivity of the DBR layer measured in [Table 1] was measured when 39 pairs were stacked, and 14 pairs of the DBR layer 620 applied to the hybrid reflective layer according to the embodiment were stacked.

또한, 상기 ODR층(630)을 이루는 ITO층은 1 나노미터 내지 5 나노미터의 두께로 제공될 수 있다. 또한, 상기 ODR층(630)을 이루는 Ag층은 50 나노미터 내지 500 나노미터의 두께로 제공될 수 있다.In addition, the ITO layer constituting the ODR layer 630 may be provided with a thickness of 1 nanometer to 5 nanometers. In addition, the Ag layer constituting the ODR layer 630 may be provided with a thickness of 50 nanometers to 500 nanometers.

실시 예에 따른 하이브리드 반사층(620/630)은, [표 1]에 나타낸 바와 같이, 수직 방향으로 입사된 빛에 대해서는 DBR층에 비해 유사한 반사도를 제공하고 ODR층에 비해 더 좋은 반사도를 제공함을 볼 수 있다. 또한, 30도로 입사된 빛에 대해서는 DBR층과 ODR층에 비해 모두 더 좋은 반사도를 제공함을 볼 수 있다.Hybrid reflective layers 620/630 according to the embodiment, as shown in [Table 1], provide similar reflectivity compared to the DBR layer for light incident in the perpendicular direction and provide better reflectivity than the ODR layer. can In addition, it can be seen that both the DBR layer and the ODR layer provide better reflectivity for light incident at 30 degrees.

한편, 도 21은 본 발명의 실시 예에 따른 반도체 소자에 적용된 하이브리드 반사층의 특성을 설명하는 그래프이다. Meanwhile, FIG. 21 is a graph illustrating characteristics of a hybrid reflective layer applied to a semiconductor device according to an embodiment of the present invention.

도 21에서 실시 예에 따른 하이브리드 반사층에 의한 반사도는 A선(▲)으로 도시되었고, DBR층에 의한 반사도는 B선(●)으로 도시되었다. 도 21에 도시된 바와 같이, 실시 예에 따른 하이브리드 반사층의 반사도가 입사되는 빛의 입사각도에 무관하게 전반적으로 높은 반사도를 제공함을 확인할 수 있다.In FIG. 21 , reflectivity by the hybrid reflective layer according to the embodiment is illustrated by line A (▲), and reflectivity by the DBR layer is illustrated by line B (●). As shown in FIG. 21 , it can be confirmed that the reflectivity of the hybrid reflective layer according to the embodiment provides overall high reflectivity regardless of the incident angle of the incident light.

또한, 본 발명의 실시 예에 따른 하이브리드 반사층이 적용된 반도체 소자는, 다음 [표 2]에 기재된 바와 같이, DBR층이 적용된 반도체 소자에 비하여 광도(Po)가 2.2% 향상됨을 확인할 수 있었다.In addition, as shown in Table 2 below, in the semiconductor device to which the hybrid reflective layer is applied according to an embodiment of the present invention, it can be confirmed that the luminous intensity (Po) is improved by 2.2% compared to the semiconductor device to which the DBR layer is applied.

DBR층DBR layer 하이브리드 반사층hybrid reflective layer 적분구
(Median)integrating sphere
(Median) If (mA)If (mA) 6565 Wd (nm)Wd (nm) 449.4449.4 449.1449.1 Vf (V)Vf (V) 3.043.04 3.043.04 Po (mW)Po (mW) 110.2 (100.0%)110.2 (100.0%) 112.6 (102.2%)112.6 (102.2%)

한편, 이상에서 설명된 실시 예에 따른 반도체 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 반도체 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 반도체 소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다.Meanwhile, a plurality of semiconductor device packages according to the above-described embodiments may be arranged on a substrate, and optical members such as a light guide plate, a prism sheet, a diffusion sheet, etc. may be disposed on a light path of the semiconductor device package. Such a semiconductor device package, a substrate, and an optical member may function as a light unit.

또한, 실시 예에 따른 반도체 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 장치로 구현될 수 있다.In addition, it may be implemented as a display device, an indicator device, and a lighting device including the semiconductor device package according to the embodiment.

여기서, 표시 장치는 바텀 커버와, 바텀 커버 위에 배치되는 반사판과, 광을 방출하며 반도체 소자를 포함하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.Here, the display device includes a bottom cover, a reflecting plate disposed on the bottom cover, a light emitting module that emits light and includes a semiconductor device, and a light guide plate disposed in front of the reflecting plate and guiding light emitted from the light emitting module to the front; An optical sheet including prism sheets disposed in front of the light guide plate, a display panel disposed in front of the optical sheet, an image signal output circuit connected to the display panel and supplying an image signal to the display panel, and disposed in front of the display panel A color filter may be included. Here, the bottom cover, the reflector, the light emitting module, the light guide plate, and the optical sheet may form a backlight unit.

또한, 조명 장치는 기판과 실시 예에 따른 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 예를 들어, 조명 장치는, 램프, 헤드 램프, 또는 가로등을 포함할 수 있다.In addition, the lighting device includes a light source module including a substrate and a semiconductor device according to an embodiment, a heat sink for dissipating heat from the light source module, and a power supply unit that processes or converts an electrical signal received from the outside and provides the light source module can do. For example, the lighting device may include a lamp, a head lamp, or a street lamp.

헤드 램프는 기판 상에 배치되는 반도체 소자를 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.The head lamp includes a light emitting module including a semiconductor device disposed on a substrate, a reflector that reflects light emitted from the light emitting module in a predetermined direction, for example, forward, a lens that refracts light reflected by the reflector forward, and a shade that blocks or reflects a portion of light reflected by the reflector and directed to the lens to form a light distribution pattern desired by a designer.

한편, 도 22는 본 발명의 실시 예에 따른 조명장치의 분해 사시도이다.Meanwhile, FIG. 22 is an exploded perspective view of a lighting device according to an embodiment of the present invention.

실시 예에 따른 조명 장치는 커버(2100), 광원 모듈(2200), 방열체(2400), 전원 제공부(2600), 내부 케이스(2700), 소켓(2800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(2300)와 홀더(2500) 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈(2200)은 실시 예에 따른 반도체 소자 또는 반도체 소자 패키지를 포함할 수 있다.The lighting apparatus according to the embodiment may include a cover 2100 , a light source module 2200 , a heat sink 2400 , a power supply unit 2600 , an inner case 2700 , and a socket 2800 . In addition, the lighting device according to the embodiment may further include any one or more of the member 2300 and the holder 2500 . The light source module 2200 may include a semiconductor device or a semiconductor device package according to an embodiment.

상기 광원 모듈(2200)은 광원부(2210), 연결 플레이트(2230), 커넥터(2250)를 포함할 수 있다. 상기 부재(2300)는 상기 방열체(2400)의 상면 위에 배치되고, 복수의 광원부(2210)들과 커넥터(2250)이 삽입되는 가이드홈(2310)들을 갖는다. The light source module 2200 may include a light source unit 2210 , a connection plate 2230 , and a connector 2250 . The member 2300 is disposed on the upper surface of the heat sink 2400 and includes a plurality of light source units 2210 and guide grooves 2310 into which the connector 2250 is inserted.

상기 홀더(2500)는 내부 케이스(2700)의 절연부(2710)의 수납홈(2719)을 막는다. 따라서, 상기 내부 케이스(2700)의 상기 절연부(2710)에 수납되는 상기 전원 제공부(2600)는 밀폐된다. 상기 홀더(2500)는 가이드 돌출부(2510)를 갖는다. The holder 2500 blocks the receiving groove 2719 of the insulating part 2710 of the inner case 2700 . Accordingly, the power supply unit 2600 accommodated in the insulating unit 2710 of the inner case 2700 is sealed. The holder 2500 has a guide protrusion 2510 .

상기 전원 제공부(2600)는 돌출부(2610), 가이드부(2630), 베이스(2650), 연장부(2670)를 포함할 수 있다. 상기 내부 케이스(2700)는 내부에 상기 전원 제공부(2600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 상기 전원 제공부(2600)가 상기 내부 케이스(2700) 내부에 고정될 수 있도록 한다.The power supply unit 2600 may include a protrusion part 2610 , a guide part 2630 , a base 2650 , and an extension part 2670 . The inner case 2700 may include a molding unit together with the power supply unit 2600 therein. The molding part is a part where the molding liquid is hardened, and allows the power supply unit 2600 to be fixed inside the inner case 2700 .

이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, etc. described in the above embodiments are included in at least one embodiment, and are not necessarily limited to only one embodiment. Furthermore, features, structures, effects, etc. illustrated in each embodiment can be combined or modified for other embodiments by a person skilled in the art to which the embodiments belong. Therefore, the contents related to such combinations and modifications should be interpreted as being included in the scope of the embodiment.

이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 특허청구범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.In the above, the embodiment has been mainly described, but this is only an example and is not intended to limit the embodiment, and those of ordinary skill in the art to which the embodiment pertains may find several not illustrated above within a range that does not deviate from the essential characteristics of the present embodiment. It can be seen that variations and applications of branches are possible. For example, each component specifically shown in the embodiment may be implemented by modification. And the differences related to such modifications and applications should be interpreted as being included in the scope of the embodiments set in the appended claims.

100 반도체 소자
105 기판
110 발광구조물
111 제1 도전형 반도체층
112 활성층
113 제2 도전형 반도체층
120 전류확산층
130 오믹접촉층
141 제1 전극
142 제2 전극
150 보호층
160 반사층
161 제1 반사층
162 제2 반사층
163 제3 반사층
171 제1 본딩패드
172 제2 본딩패드
173 제3 본딩패드100 semiconductor devices
105 board
110 light emitting structure
111 first conductivity type semiconductor layer
112 active layer
113 second conductivity type semiconductor layer
120 current spreading layer
130 Ohmic contact layer
141 first electrode
142 second electrode
150 protective layer
160 reflective layer
161 first reflective layer
162 second reflective layer
163 third reflective layer
171 first bonding pad
172 second bonding pad
173 3rd bonding pad

Claims (15)

제1 도전형 반도체층, 상기 제1 도전형 반도체층 위에 배치된 활성층, 상기 활성층 위에 배치된 제2 도전형 반도체층을 포함하는 발광구조물;
상기 발광구조물 위에 배치되며, 상기 제1 도전형 반도체층과 전기적으로 연결된 복수의 제1 전극;
상기 발광구조물 위에 상기 복수의 제1 전극과 서로 엇갈리게 교대로 배치되며, 상기 제2 도전형 반도체층과 전기적으로 연결된 복수의 제2 전극;
상기 복수의 제1 전극과 상기 복수의 제2 전극 위에 배치되며, 상기 복수의 제1 전극과 전기적으로 연결된 제1 본딩패드;
상기 복수의 제1 전극과 상기 복수의 제2 전극 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 복수의 제2 전극과 전기적으로 연결된 제2 본딩패드;
상기 발광구조물과 상기 제1 본딩패드 사이에 배치된 제1 반사층과, 상기 발광구조물과 상기 제2 본딩패드 사이에 배치된 제2 반사층을 포함하는 반사층;
상기 발광구조물과 상기 반사층 사이에 배치되며, 복수의 컨택홀을 제공하는 오믹접촉층;
을 포함하고
상기 오믹접촉층의 상기 복수의 컨택홀이 제공된 영역에서, 상기 반사층의 하면이 상기 제2 도전형 반도체층의 상면에 직접 접촉되고,상기 제1 본딩패드는 상기 제1 반사층과 상기 발광구조물의 상면에 수직한 방향에서 서로 중첩되고, 상기 제2 본딩패드는 상기 제2 반사층과 상기 수직한 방향에서 서로 중첩된 반도체 소자.a light emitting structure including a first conductivity type semiconductor layer, an active layer disposed on the first conductivity type semiconductor layer, and a second conductivity type semiconductor layer disposed on the active layer;
a plurality of first electrodes disposed on the light emitting structure and electrically connected to the first conductivity type semiconductor layer;
a plurality of second electrodes disposed alternately with the plurality of first electrodes on the light emitting structure and electrically connected to the second conductivity-type semiconductor layer;
a first bonding pad disposed on the plurality of first electrodes and the plurality of second electrodes and electrically connected to the plurality of first electrodes;
a second bonding pad disposed on the plurality of first electrodes and the plurality of second electrodes, spaced apart from the first bonding pad, and electrically connected to the plurality of second electrodes;
a reflective layer including a first reflective layer disposed between the light emitting structure and the first bonding pad and a second reflective layer disposed between the light emitting structure and the second bonding pad;
an ohmic contact layer disposed between the light emitting structure and the reflective layer and providing a plurality of contact holes;
includes
In the region in which the plurality of contact holes of the ohmic contact layer are provided, the lower surface of the reflective layer is in direct contact with the upper surface of the second conductivity type semiconductor layer, and the first bonding pad is the first reflective layer and the upper surface of the light emitting structure A semiconductor device overlapping each other in a direction perpendicular to , and the second bonding pad overlaps with the second reflective layer in a direction perpendicular to the second reflective layer. 제1항에 있어서,
상기 오믹접촉층은 상기 수직한 방향에서 상기 제1 반사층과 중첩된 복수의 제1 컨택홀을 포함하고, 상기 제1 반사층은 상기 복수의 제1 컨택홀이 제공된 영역에서 상기 제2 도전형 반도체층의 상면에 직접 접촉되고,
상기 오믹접촉층은 상기 수직한 방향에서 상기 제2 반사층과 중첩된 복수의 제2 컨택홀을 포함하고, 상기 제2 반사층은 상기 복수의 제2 컨택홀이 제공된 영역에서 상기 제2 도전형 반도체층의 상면에 직접 접촉된 반도체 소자.According to claim 1,
The ohmic contact layer includes a plurality of first contact holes overlapping the first reflective layer in the vertical direction, and the first reflective layer includes the second conductivity type semiconductor layer in a region provided with the plurality of first contact holes. is in direct contact with the upper surface of
The ohmic contact layer includes a plurality of second contact holes overlapping the second reflective layer in the vertical direction, and the second reflective layer is the second conductivity type semiconductor layer in a region provided with the plurality of second contact holes. A semiconductor device in direct contact with the top surface of 제1항에 있어서,
상기 반사층은 상기 제1 반사층과 상기 제2 반사층 사이에 배치된 제3 반사층을 더 포함하고,
상기 오믹접촉층은 상기 수직한 방향에서 상기 제3 반사층과 중첩된 복수의 제3 컨택홀을 포함하고, 상기 제3 반사층은 상기 복수의 제3 컨택홀이 제공된 영역에서 상기 제2 도전형 반도체층의 상면에 직접 접촉되고,
상기 수직한 방향에서 보았을 때, 상기 제3 반사층은 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 배치된 반도체 소자.According to claim 1,
The reflective layer further comprises a third reflective layer disposed between the first reflective layer and the second reflective layer,
The ohmic contact layer includes a plurality of third contact holes overlapping the third reflective layer in the vertical direction, and the third reflective layer includes the second conductivity type semiconductor layer in a region provided with the plurality of third contact holes. is in direct contact with the upper surface of
When viewed in the vertical direction, the third reflective layer is disposed between the first bonding pad and the second bonding pad. 제1항에 있어서,
상기 오믹접촉층에 제공된 상기 복수의 컨택홀 중에서 각 컨택홀은 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공된 반도체 소자.According to claim 1,
Among the plurality of contact holes provided in the ohmic contact layer, each contact hole has a diameter of several micrometers to several tens of micrometers. 제1항에 있어서,
상기 제1 반사층은 상기 수직한 방향에서 상기 제1 본딩패드와 중첩된 복수의 제1 개구부를 포함하고, 상기 제1 전극은 상기 복수의 제1 개구부가 제공된 영역에서 상기 제1 도전형 반도체층의 상면에 직접 접촉되고,
상기 제2 반사층은 상기 수직한 방향에서 상기 제2 본딩패드와 중첩된 복수의 제2 개구부를 포함하고, 상기 제2 전극은 상기 복수의 제2 개구부가 제공된 영역에서 상기 오믹접촉층의 상면에 직접 접촉된 반도체 소자.According to claim 1,
The first reflective layer includes a plurality of first openings overlapping the first bonding pad in the vertical direction, and the first electrode is formed of the first conductive type semiconductor layer in a region provided with the plurality of first openings. in direct contact with the upper surface,
The second reflective layer includes a plurality of second openings overlapping the second bonding pad in the vertical direction, and the second electrode is directly on the upper surface of the ohmic contact layer in the region provided with the plurality of second openings. Contacted semiconductor device. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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