KR20200008370A - 집적 회로 - Google Patents

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Abstract

집적 회로는, 정입력 단자에 정신호를 입력받고 부입력 단자에 상기 정신호와 반대 위상을 가지는 부신호를 입력받는 제1차동 버퍼; 정입력 단자와 부입력 단자에 제1기준 전압을 입력받는 제2차동 버퍼; 및 상기 제1차동 버퍼의 정출력 단자와 부출력 단자의 커먼모드 전압과 상기 제2차동 버퍼의 정출력 단자와 부출력 단자의 커먼모드 전압을 입력받아 상기 제1기준 전압을 출력하는 연산 증폭기를 포함할 수 있다.

Description

집적 회로 {INTEGRATED CIRCUIT}
본 특허문헌은 집적 회로에 관한 것으로, 더욱 자세하게는 집적 회로에서 수신하는 신호의 품질을 높이는 기술에 관한 것이다.
도 1은 차동 버퍼(100)를 나타낸 도면이고, 도 2A와 도 2B는 차동 버퍼(100)로 입출력되는 신호들(IN, VREF, OUT)을 도시한 도면이다. 여기서, 입력 신호(IN)는 다양한 패턴을 가질 수 있지만, 설명의 편의를 위해 입력 신호가 클럭(clock)과 동일한 패턴('H', 'L', 'H', 'L'가 반복되는 패턴)으로 입력되는 것을 도시했다.
도 1을 참조하면, 차동 버퍼(100)는 입력 신호(IN)의 전압 레벨과 기준 전압(VREF)의 전압 레벨을 비교해, 출력 신호(OUT)를 생성한다. 차동 버퍼(100)는 입력 신호(IN)의 전압 레벨이 기준 전압(VREF)의 전압 레벨보다 높은 경우에 출력 신호(OUT)를 'H'레벨로 생성하고, 입력 신호(IN)의 전압 레벨이 기준 전압(VREF)의 전압 레벨보다 낮은 경우에 출력 신호(OUT)를 'L'레벨로 생성한다.
도 2A는 기준 전압(VREF)의 레벨이 낮은 경우에 차동 버퍼(100)로 입출력되는 신호들(IN, VREF, OUT)의 파형을 도시한 도면이다. 도 2A를 참조하면, 기준 전압(VREF)의 레벨이 낮아짐에 따라, 출력 신호(OUT)의 하이 펄스 폭이 길어지고 로우 펄스 폭이 짧아지는 것을 확인할 수 있다. 이러한 경우, 출력 신호(OUT)가 'H'인 경우의 데이터 아이(data eye)는 넓어지는 반면에 출력 신호(OUT)가 'L'인 경우의 데이터 아이는 좁아짐으로 인해 차동 버퍼(100) 후단에서 출력 신호(OUT)를 인식하는데 문제가 발생할 수 있다.
도 2B는 기준 전압(VREF)의 레벨이 높은 경우에 차동 버퍼(100)로 입출력되는 신호들(IN, VREF, OUT)의 파형을 도시한 도면이다. 도 2B를 참조하면, 기준 전압(VREF)의 레벨이 높아짐에 따라, 출력 신호(OUT)의 로우 펄스 폭이 길어지고 하이 펄스 폭이 짧아지는 것을 확인할 수 있다. 이러한 경우, 출력 신호(OUT)가 'L'인 경우의 데이터 아이(data eye)는 넓어지는 반면에 출력 신호(OUT)가 'H'인 경우의 데이터 아이는 좁아짐으로 인해 차동 버퍼(100) 후단에서 출력 신호(OUT)를 인식하는데 문제가 발생할 수 있다.
이와 같이, 기준 전압(VREF)과 입력 신호(IN)의 전압 레벨을 비교하는 방식으로 입력 신호(IN)를 수신하는 차동 버퍼(100)에 있어서, 기준 전압(VREF)의 레벨은 차동 버퍼(100)의 출력 신호(OUT)의 품질을 좌우하는 중요한 요소가 된다.
본 발명의 실시예들은 최적의 레벨을 가지는 기준 전압을 빠르게 생성하는 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 집적 회로는, 정입력 단자에 정신호를 입력받고 부입력 단자에 상기 정신호와 반대 위상을 가지는 부신호를 입력받는 제1차동 버퍼; 정입력 단자와 부입력 단자에 제1기준 전압을 입력받는 제2차동 버퍼; 및 상기 제1차동 버퍼의 정출력 단자와 부출력 단자의 커먼모드 전압과 상기 제2차동 버퍼의 정출력 단자와 부출력 단자의 커먼모드 전압을 입력받아 상기 제1기준 전압을 출력하는 연산 증폭기를 포함할 수 있다.
본 발명의 실시예들에 따르면, 최적의 레벨을 가지는 기준전압을 빠르게 생성할 수 있다.
도 1은 차동 버퍼(100)를 나타낸 도면.
도 2A와 도 2B는 차동 버퍼(100)로 입출력되는 신호들(IN, VREF, OUT)을 도시한 도면.
도 3은 본 발명의 일실시예에 따른 집적 회로(300)의 구성도.
도 4는 도 3의 집적 회로(300)의 동작 순서를 도시한 순서도.
이하, 본 발명이 속하는 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 3은 본 발명의 일실시예에 따른 집적 회로(300)의 구성도이다.
도 3을 참조하면, 집적 회로(300)는, 제1 내지 제4차동 버퍼들(310~340), 연산 증폭기(350), 아날로그-디지털 변환기(ADC: Analog-Digital Converter)(360) 및 디지털-아날로그 변환기(DAC: Digital-Analog Converter)(370)를 포함할 수 있다.
제1차동 버퍼(310), 제2차동 버퍼(320) 및 연산 증폭기(350)는 제1기준 전압(VREF1)을 생성하기 위한 구성들일 수 있다. 아날로그-디지털 변환기(360)와 디지털-아날로그 변환기(370)는 제1기준 전압(VREF1)의 레벨을 디지털 코드(CODE<0:N>) 형태로 저장하고, 디지털 코드(CODE<0:N>)에 대응하는 레벨을 가지는 제2기준 전압(VREF2)을 생성하기 위한 구성들일 수 있다. 그리고 제3차동 버퍼(330)는 제2기준 전압(VREF2)을 이용해 데이터(DQ<0>)를 수신하는 구성이고 제4차동 버퍼(340)는 데이터 스트로브 신호들(DQS, DQSB)을 수신하는 구성일 수 있다.
제1차동 버퍼(310)는 정입력 단자(I1)에 정데이터 스트로브 신호(DQS)를 입력받고, 부입력 단자(IB1)에 부데이터 스트로브 신호(DQSB)를 입력받을 수 있다. 정데이터 스트로브 신호(DQS)와 부데이터 스트로브 신호(DQSB)는 서로 반전된 신호들일 수 있다. 정출력 단자(O1)와 부출력 단자(OB1)가 전기적으로 연결되지 않은 경우에 제1차동 버퍼(310)는 정데이터 스트로브 신호(DQS)와 부데이터 스트로브 신호(DQSB)의 전압 차이를 증폭해 정출력 단자(O1)와 부출력 단자(OB1)로 출력할 수 있다. 여기서는 정출력 단자(O1)와 부출력 단자(OB1)가 전기적으로 연결되어 있으므로, 정출력 단자(O1)와 부출력 단자(OB1)가 서로 분리되어 있을 경우에 정출력 단자(O1)가 가져야 할 전압 레벨과 부출력 단자(OB1)가 가져야 할 전압 레벨의 커몬 모드(common mode) 전압(VCM1)이 정출력 단자(O1)와 부출력 단자(OB1)로 출력될 수 있다. 제1차동 버퍼(310)는 2개의 저항들(311, 312)과 3개의 NMOS 트랜지스터들(313, 314, 315)을 포함할 수 있다. 제1활성화 신호(EN1)는 제1차동 버퍼(310)를 활성화/비활성화하기 위한 신호일 수 있다. 제1차동 버퍼(310)와 같은 버퍼를 커런트 모드 로직(CML: Current Mode Logic) 버퍼라고도 한다.
제2차동 버퍼(320)는 제1차동 버퍼(310)와 동일하게 구성되고, 정입력 단자(I2)에 제1기준 전압(VREF1)을 입력받고, 부입력 단자(I3)에 제1기준 전압(VREF1)을 입력받을 수 있다. 제2차동 버퍼(320)의 정출력 단자(O2)와 부출력 단자(OB2)는 전기적으로 연결될 수 있다. 제2차동 버퍼(320)는 제1활성화 신호(EN1)에 의해 활성화/비활성화될 수 있다.
연산 증폭기(330)는 제1차동 버퍼(310)의 정출력 단자(O1)와 부출력 단자(OB1)의 커몬 모드 전압(VCM1)을 부입력 단자(-)에 입력받고, 제2차동 버퍼(320)의 정출력 단자(O2)와 부출력 단자(OB2)의 커몬 모드 전압(VCM2)을 정입력 단자(+)에 입력받아, 제1기준 전압(VREF1)을 출력할 수 있다. 커몬 모드 전압(VCM1)이 커몬 모드 전압(VCM2)보다 높은 레벨인 경우에, 연산 증폭기(330)는 제1기준 전압(VREF1)의 레벨을 낮출 수 있다. 그리고 제1기준 전압(VREF1)의 레벨이 낮아지면 제2차동 버퍼(320)의 NMOS 트랜지스터들(323, 324)이 보다 약하게 턴온되고 결국 커몬 모드 전압(VCM2)이 높아질 수 있다. 커맨 모드 전압(VCM2)이 커몬 모드 전압(VCM1)보다 높은 레벨인 경우에, 연산 증폭기(330)는 제1기준 전압(VREF1)의 레벨을 높일 수 있다. 그리고 제1기준 전압(VREF1)의 레벨이 높아지면 제2차동 버퍼(320)의 NMOS 트랜지스터들(323, 324)이 보다 강하게 턴온되고 결국 커몬 모드 전압(VCM2)이 낮아질 수 있다. 이러한 동작을 통해 제1차동 버퍼(310)의 커몬 모드 전압(VCM1)과 제2차동 버퍼(320)의 커몬 모드 전압(VCM2)은 동일해지며, 결국 제1기준 전압(VREF1)의 레벨도 정데이터 스트로브 신호(DQS)와 부데이터 스트로브 신호(DQSB)의 커몬 모드 레벨, 즉 중간 레벨, 이 될 수 있다. 연산 증폭기(330)는 제1활성화 신호(EN1)에 의해 활성화/비활성화될 수 있다.
아날로그-디지털 변환기(360)는 제1기준 전압(VREF1)의 전압 레벨을 디지털 코드(CODE<0:N>)로 변환할 수 있다. 아날로그-디지털 변환기(360)는 제1활성화 신호(EN1)의 활성화시에 활성화되어 제1기준 전압(VREF1)의 전압 레벨을 디지털 코드(CODE<0:N>)로 변환하고, 제1활성화 신호(EN1)가 비활성화되면 디지털 코드(CODE<0:N>)의 값을 저장해 홀드(hold)할 수 있다. 아날로그-디지털 변환기(360)는 축차 근사형(SAR: Successive Approximation Register) 타입일 수도 있으며, 다른 타입일 수도 있다.
디지털-아날로그 변환기(370)는 디지털 코드(CODE<0:N>)를 다시 아날로그 값인 제2기준 전압(VREF2)으로 변환할 수 있다. 제1기준 전압(VREF1)을 디지털 변환한 값이 디지털 코드(CODE<0:N>)이고, 디지털 코드(CODE<0:N>)를 다시 아날로그 변환한 값이 제2기준 전압(VREF2)이므로 제2기준 전압(VREF2)은 제1기준 전압(VREF1)과 동일한 전압 레벨을 가질 수 있다. 아날로그-디지털 변환기(360)와 디지털-아날로그 변환기(370)는 제1기준 전압(VREF1)을 생성하기 위한 구성들(310~330)이 비활성화되더라도 이미 생성된 제1기준 전압(VREF1)의 전압 레벨을 디지털 코드(CODE<0:N>)의 형태로 계속 저장하고, 저장된 전압 레벨과 동일한 제2기준 전압(VREF2)을 생성하기 위해 사용될 수 있다. 디지털-아날로그 변환기(370)는 제2활성화 신호(EN2)에 의해 활성화/비활성화될 수 있다.
제3차동 버퍼(330)는 정출력 단자(O3)와 부출력 단자(OB3)가 분리되었다는 점을 제외하면 제1차동 버퍼(310)와 동일하게 구성되고, 정입력 단자(I3)에 데이터(DQ<0>)를 입력받고 부입력 단자(IB3)에 제2기준 전압(VREF2)을 입력받을 수 있다. 제3차동 버퍼(330)는 입력 신호인 데이터(DQ<0>)와 제2기준 전압(VREF2)의 전압 레벨을 비교하고 그 결과를 정출력 단자(O3)와 부출력 단자(OB3)로 출력할 수 있다. 제2기준 전압(VREF2)은 데이터 스트로브 신호들(DQS, DQSB)의 커몬 모드값을 가지며 이 값은 데이터(DQ<0>)의 하이 전압 값과 데이터(DQ<0>)의 로우 전압 값의 중간값과 동일하므로, 제3차동 버퍼(330)는 제2기준 전압(VREF2)을 이용해 데이터(DQ<0>)를 정확하게 수신할 수 있다. 제3차동 버퍼(330)는 제2활성화 신호(EN2)에 의해 활성화/비활성화될 수 있다. 도 3에는 제3차동 버퍼(330)를 하나만 도시했지만, 집적 회로(300)에는 제3차동 버퍼(330)와 같이 제2기준 전압(VREF2)을 이용해 데이터를 수신하는 차동 버퍼가 다수개 포함될 수 있다. 예를 들어, 집적 회로(300)가 메모리 장치인 경우에, 메모리 장치에는 데이터를 수신하기 위한 데이터 패드를 16개 포함하며, 데이터를 수신하기 위한 제3차동 버퍼들도 16개 포함할 수 있다.
제4차동 버퍼(340)는 제3차동 버퍼(330)와 동일하게 구성되고, 정입력 단자(I4)에 정데이터 스트로브 신호(DQS)를 입력 받고, 부입력 단자(IB4)에 부데이터 스트로브 신호(DQSB)를 입력 받을 수 있다. 제4차동 버퍼(340)는 정데이터 스트로브 신호(DQS)와 부데이터 스트로브 신호(DQSB)의 전압 레벨을 비교하고 그 결과를 정출력 단자(O4)와 부출력 단자(OB4)로 출력할 수 있다. 결국, 정출력 단자(O4)와 부출력 단자(OB4)로는 제4차동 버퍼(340)가 수신한 정데이터 스트로스 신호(DQS)와 부데이터 스트로브 신호(DQSB)가 출력될 수 있다. 제4차동 버퍼(340)에 의해 수신된 데이터 스트로브 신호들(DQS, DQSB)은 제3차동 버퍼(330)가 수신한 데이터(DQ<0>)를 스트로빙하기 위해 사용될 수 있다. 제4차동 버퍼(340)는 제2활성화 신호(EN2)에 의해 활성화/비활성화될 수 있다.
제1 내지 제4차동 버퍼들(310~340)에 포함된 소자들은 동일한 크기로 설계되는 것이 바람직하다. 예를 들어, 제1차동 버퍼(310)에 사용된 저항들(311, 312)은 제2 내지 제4차동 버퍼(320~240)에 사용된 저항들(321, 322, 331, 332, 341, 342)과 동일한 크기로 설계되고, 제1차동 버퍼(310)에 사용된 NMOS 트랜지스터(313)는 제2 내지 제4차동 버퍼(320~340)에 사용된 NMOS 트랜지스터들(323, 333, 343)과 동일한 크기로 설계되는 것이 바람직하다.
도 4는 도 3의 집적 회로(300)의 동작 순서를 도시한 순서도이다. 도 4와 도 3을 참조하여 집적 회로(300)의 동작에 대해 알아보기로 한다.
먼저, 제1활성화 신호(EN1)가 활성화되고 정데이터 스트로브 신호(DQS)와 부데이터 스트로브 신호(DQSB)가 토글(toggle)할 수 있다(410). 제1활성화 신호(EN1)는 제1기준 전압(VREF1)을 생성하기 위한 기준 전압 생성 구간 동안에 활성화되는 신호일 수 있다. 제1기준 전압(VREF1)은 집적 회로(300)가 데이터(DQ<0>)를 수신하기 이전에 생성되어야 하므로, 기준 전압 생성 구간은 집적 회로(300)의 초기화 구간 내에 포함될 수 있다. 제1기준 전압(VREF1)이 올바른 값으로 생성되기 위해서는 스트로브 신호들(DQS, DQSB)이 토글해야 하므로 기준 전압 생성 구간 동안에 스트로브 신호들(DQS, DQSB)은 토글할 수 있다. 제1활성화 신호(EN1)가 활성화되면 제1차동 버퍼(310), 제2차동 버퍼(320), 연산 증폭기(330) 및 아날로그-디지털 변환기(340)가 활성화될 수 있다.
제1차동 버퍼(310), 제2차동 버퍼(320) 및 연산 증폭기(330)의 동작에 의해 제1기준 전압(VREF1)은 최적의 값인 데이터 스트로브 신호들(DQS, DQSB)의 커먼 모드 전압 값을 가지게 되며, 아날로그-디지털 변환기(340)는 제1기준 전압(VREF1)의 전압 레벨을 디지털 코드(CODE<0:N>)로 변환할 수 있다(420).
이제 제1활성화 신호(EN1)가 비활성화되고 데이터 스트로브 신호들(DQS, DQSB)이 비활성화될 수 있다(430). 여기서 데이터 스트로브 신호들(DQS, DQSB)이 비활성화된다는 것은 데이터 스트로브 신호들(DQS, DQSB)이 토글하지 않는다는 것을 의미할 수 있다.
제1활성화 신호(EN1)의 비활성화에 응답해 제1차동 버퍼(310), 제2차동 버퍼(320), 연산 증폭기(330) 및 아날로그-디지털 변환기(360)가 비활성화될 수 있다(440). 제1활성화 신호(EN1)의 비활성화시에 아날로그-디지털 변환기(360)는 디지털 코드(CODE<0:N>)의 값을 홀드해 디지털 코드(CODE<0:N>)의 값이 계속 동일하게 유지되도록 할 수 있다.
데이터(DQ<0>)가 집적 회로(300)로 입력되기 이전에 제2활성화 신호(EN2)가 활성화될 수 있다(450). 제2활성화 신호(EN2)의 활성화에 응답해 제3차동 버퍼(330), 제4차동 버퍼(340) 및 디지털-아날로그 변환기(370)가 활성화될 수 있다. 디지털-아날로그 변환기(370)는 아날로그-디지털 변환기(360)에 의해 홀드되어 있는 디지털 코드(CODE<0:N>)를 아날로그-디지털 변환해 제2기준 전압(VREF2)을 생성할 수 있다.
이제 제2기준 전압(VREF2)을 이용해 제3차동 버퍼(330)가 데이터(DQ<0>)를 수신할 수 있다(460). 한편, 제4차동 버퍼(340)는 데이터 스트로브 신호들(DQS, DQSB)을 수신하고, 데이터 스트로브 신호들(DQS, DQSB)은 제3차동 버퍼(330)가 수신한 데이터(DQ<0>)를 스트로빙하기 위해 사용될 수 있다.
상기 실시예에서는 제1차동 버퍼(310)와 제4차동 버퍼(340)가 수신하는 신호가 데이터 스트로브 신호들(DQS, DQSB)인 것을 예시했는데, 토글하는 차동 신호들(differential signals)이라면 데이터 스트로브 신호들(DQS, DQSB)을 대신해 사용될 수 있다. 예를 들어, 클럭 신호들(CK, CKB)이 데이터 스트로브 신호들(DQS, DQSB)을 대신해 사용될 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
300: 집적 회로
310~340: 차동 버퍼들
350: 연산 증폭기
360: 아날로그-디지털 변환기
370: 디지털-아날로그 변환기

Claims (11)

  1. 정입력 단자에 정신호를 입력받고 부입력 단자에 상기 정신호와 반대 위상을 가지는 부신호를 입력받는 제1차동 버퍼;
    정입력 단자와 부입력 단자에 제1기준 전압을 입력받는 제2차동 버퍼; 및
    상기 제1차동 버퍼의 정출력 단자와 부출력 단자의 커먼모드 전압과 상기 제2차동 버퍼의 정출력 단자와 부출력 단자의 커먼모드 전압을 입력받아 상기 제1기준 전압을 출력하는 연산 증폭기
    를 포함하는 집적 회로.
  2. 제 1항에 있어서,
    상기 제1기준 전압을 아날로그-디지털 변환해 디지털 코드를 생성하는 아날로그-디지털 변환기; 및
    상기 디지털 코드를 디지털-아날로그 변환해 제2기준 전압을 생성하는 디지털-아날로그 변환기
    를 더 포함하는 집적 회로.
  3. 제 2항에 있어서,
    입력 신호와 상기 제2기준 전압을 비교해 상기 입력 신호를 수신하는 제3차동 버퍼
    를 더 포함하는 집적 회로.
  4. 제 3항에 있어서,
    정입력 단자에 상기 정신호를 입력받고 부입력 단자에 상기 부신호를 입력받는 제4차동 버퍼
    를 더 포함하는 집적 회로.
  5. 제 4항에 있어서,
    상기 정신호는 정데이터 스트로브 신호이고, 상기 부신호는 부데이터 스트로브 신호이고, 상기 입력 신호는 데이터인
    집적 회로.
  6. 제 2항에 있어서,
    상기 제1차동 버퍼, 상기 제2차동 버퍼 및 상기 연산 증폭기는 기준전압 생성 구간에서 활성화되고,
    상기 아날로그-디지털 변환기는 상기 기준전압 생성 구간의 종료시에 상기 디지털 코드의 값을 홀드하는
    집적 회로.
  7. 제 6항에 있어서,
    상기 기준전압 생성 구간에서 상기 정신호와 상기 부신호는 토글하는
    집적 회로.
  8. 제 6항에 있어서,
    상기 기준전압 생성 구간은 상기 집적 회로의 동작 초기 구간 내에 포함되는
    집적 회로.
  9. 제 4항에 있어서,
    상기 제1 내지 제4차동 버퍼들 각각은
    커런트 모드 로직(CML: Current Mode Logic) 버퍼를 포함하는
    집적 회로.
  10. 제 2항에 있어서,
    상기 아날로그-디지털 변환기는 축차 근사형(SAR: Successive Approximation Register) 타입인
    집적 회로.
  11. 제 6항에 있어서,
    상기 기준전압 생성 구간 이후에 상기 기준전압을 이용해 집적회로 외부로부터 입력되는 신호가 수신되는
    집적 회로.
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