KR20200008150A - Goa 회로 및 액정 디스플레이 장치 - Google Patents
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Abstract
본 발명에는 GOA 회로 및 액정 디스플레이 장치가 개시되며, 상기 GOA 회로는: 제어단은 제1 제어 신호를 수신하고, 제1 연결단은 스테이지 전송 신호를 수신하며, 제2 연결단은 제2 제어 신호를 출력하는 풀업 제어 회로; 제어단은 풀업 제어 회로의 제2 연결단에 연결되고, 제1 연결단은 클럭 신호를 수신하며, 제2 연결단은 구동 신호를 출력하는 제1 스위칭 트랜지스터를 포함하는 풀업 회로;를 포함하며, 제1 제어 신호가 제1 레벨일 경우, 풀업 제어 회로는 오프되고, 제2 제어 신호를 출력하여, 풀업 회로의 제1 스위칭 트랜지스터가 연결되도록 하며; 또한 클럭 신호의 하강 에지 다음으로, 제1 제어 신호가 제1 레벨에 위치하는 시간은 설정된 시간의 값보다 크다. 상술한 방식에 의해, 본 발명은 CK 신호 로우 레벨의 시간을 지연시키는 것을 통해, 게이트 신호가 완전히 저전위로 풀다운 되도록 할 수 있기 때문에, 게이트 하강 시간이 느림으로 인해 일어나는 충전 오류 등 문제를 효과적으로 방지한다.
Description
본 발명은 액정 디스플레이 기술 분야에 관한 것으로, 특히 GOA 회로 및 액정 디스플레이 장치에 관한 것이다.
GOA(Gate Driver On Array, 게이트 드라이버 온 어레이) 기술은 내로우 베젤 또는 베젤 리스 디스플레이 제품의 제조에 유리할 수 있으며, 또한, 외부 연결 집적 회로(IC)와의 본딩 공정을 줄일 수 있기 때문에, 생산 능력 향상 및 제품 원가 절감에 유리하여, 널리 적용 및 연구되고 있다.
IGZO(indium gallium zinc oxide, 인듐 갈륨 아연 산화물)는, 높은 천이율 및 양호한 디바이스 안정성을 가지기 때문에, GOA 회로의 제조 과정에서, GOA 회로의 복잡도를 줄일 수 있으므로, 널리 적용되고 있다. 구체적으로, 높은 천이율을 가지기 때문에, 이를 GOA 회로 중의 박막 트랜지스터의 제조에 사용할 경우, 박막 트랜지스터의 사이즈를 a-Si(아몰퍼스 실리콘)을 사용하여 제조한 박막 트랜지스터에 비해 줄일 수 있어, 내로우 베젤 디스플레이 장치의 제조에 유리하며, 동시에 양호한 디바이스 안정성을 가지기 때문에, 박막 트랜지스터의 성능 안정을 위한 전원 및 박막 트랜지스터의 개수를 줄일 수 있으며, 나아가 상대적으로 간단한 GOA 회로를 구성하고, 전력 소모를 줄일 수 있다.
그러나, 게이트 라인의 RC(저항-커패시터) 지연은 GOA 회로가 출력한 파형에 직접적인 영향을 주며, 높은 해상도의 디스플레이 장치는 더 선명한 화질을 제공하고, 대중들의 시각적 즐거움에 대한 요구를 더 만족시킬 수 있다. 그러나, 고해상도의 디스플레이 장치의 게이트 라인에서의 RC 지연이 길수록, GOA 파형은 더 크게 영향을 받게 된다.
본 발명이 주로 해결하고자 하는 기술적 문제는 CK(클럭) 신호 로우 레벨의 시간을 지연시키는 것을 통해, 게이트 신호가 완전히 저전위로 풀다운되도록 하여, Gate 하강 시간이 느림으로 인해 발생할 수 있는 충전 오류 등 문제를 효과적으로 피할 수 있는, GOA 회로 및 액정 디스플레이 장치를 제공하는 것이다.
상술한 기술적 문제를 해결하기 위해, 본 발명에서 채택하는 하나의 기술방안은: 캐스케이드된 복수 개의 시프트 레지스터 유닛을 포함하는, GOA 회로를 제공하는 것이며, 각각의 시프트 레지스터 유닛은: 제어단은 제1 제어 신호를 수신하고, 제1 연결단은 스테이지 전송 신호를 수신하며, 제2 연결단은 제2 제어 신호를 출력하는 풀업 제어 회로; 제어단은 풀업 제어 회로의 제2 연결단에 연결되고, 제1 연결단은 클럭 신호를 수신하며, 제2 연결단은 구동 신호를 출력하는 제1 스위칭 트랜지스터를 포함하는 풀업 회로; 풀업 제어 회로의 제2 연결단 및 제1 스위칭 트랜지스터의 제2 연결단 사이에 연결되는 부트스트랩 커패시터; 제어단은 풀업 제어 회로의 제2 연결단에 연결되고, 제1 연결단은 클럭 신호를 수신하며, 제2 연결단은 스테이지 전송 신호를 출력하는 제2 스위칭 트랜지스터를 포함하는 하향 전송 회로;를 포함하며, 여기서, 제1 제어 신호가 제1 레벨일 경우, 풀업 제어 회로는 오프되고, 제2 제어 신호를 출력하여, 풀업 회로의 제1 스위칭 트랜지스터가 연결되도록 하며; 클럭 신호의 하강 에지 다음으로, 제1 제어 신호가 사이클 내에서 제1 레벨에 머무르는 시간은 50% 보다 크다.
상술한 기술적 문제를 해결하기 위해, 본 발명에서 채택한 하나의 기술방안은: 캐스케이드된 복수 개의 시프트 레지스터 유닛을 포함하는, GOA 회로를 제공하는 것이며, 각각의 시프트 레지스터 유닛은: 제어단은 제1 제어 신호를 수신하고, 제1 연결단은 스테이지 전송 신호를 수신하며, 제2 연결단은 제2 제어 신호를 출력하는 풀업 제어 회로; 제어단은 풀업 제어 회로의 제2 연결단에 연결되고, 제1 연결단은 클럭 신호를 수신하며, 제2 연결단은 구동 신호를 출력하는 제1 스위칭 트랜지스터를 포함하는 풀업 회로; 풀업 제어 회로의 제2 연결단 및 제1 스위칭 트랜지스터의 제2 연결단 사이에 연결되는 부트스트랩 커패시터; 를 포함하며, 여기서, 제1 제어 신호가 제1 레벨일 경우, 풀업 제어 회로는 오프되고, 제2 제어 신호를 출력하여, 풀업 회로의 제1 스위칭 트랜지스터가 연결되도록 하며; 또한 클럭 신호의 하강 에지 다음으로, 제1 제어 신호가 제1 레벨에 머무르는 시간은 설정된 시간의 값보다 크다.
상술한 기술적 문제를 해결하기 위해, 본 발명에서 채택하는 또 다른 기술 방안은: 액정 디스플레이 장치를 제공하는 것이며, 상기 액정 디스플레이 장치는 디스플레이 패널 및 백라이트를 포함하며, 디스플레이 패널은 어레이 기판, 컬러 필름 기판 및 그 사이에 위치하는 액정층을 포함하며, 상기 어레이 기판 상에는 GOA 회로가 구비되고, 상기 GOA 회로는, 캐스케이드된 복수 개의 시프트 레지스터 유닛을 포함하며, 각각의 시프트 레지스터 유닛은: 제어단은 제1 제어 신호를 수신하고, 제1 연결단은 스테이지 전송 신호를 수신하며, 제2 연결단은 제2 제어 신호를 출력하는 풀업 제어 회로; 제어단은 풀업 제어 회로의 제2 연결단에 연결되고, 제1 연결단은 클럭 신호를 수신하며, 제2 연결단은 구동 신호를 출력하는 제1 스위칭 트랜지스터를 포함하는 풀업 회로; 풀업 제어 회로의 제2 연결단 및 제1 스위칭 트랜지스터의 제2 연결단 사이에 연결되는 부트스트랩 커패시터; 를 포함하며, 여기서, 제1 제어 신호가 제1 레벨일 경우, 풀업 제어 회로는 오프되고, 제2 제어 신호를 출력하여, 풀업 회로의 제1 스위칭 트랜지스터가 연결되도록 하며; 또한 클럭 신호의 하강 에지 다음으로, 제1 제어 신호가 제1 레벨에 위치하는 시간은 설정된 시간의 값보다 크다.
본 발명의 유익한 효과는 다음과 같다: 종래 기술의 상황과 달리, 본 발명의 GOA 회로는 캐스케이드된 시프트 레지스터 유닛을 포함하며, 상기 시프트 레지스터 유닛은: 제어단은 제1 제어 신호를 수신하고, 제1 연결단은 스테이지 전송 신호를 수신하며, 제2 연결단은 제2 제어 신호를 출력하는 풀업 제어 회로; 제어단은 풀업 제어 회로의 제2 연결단에 연결되고, 제1 연결단은 클럭 신호를 수신하며, 제2 연결단은 구동 신호를 출력하는 제1 스위칭 트랜지스터를 포함하는 풀업 회로; 풀업 제어 회로의 제2 연결단 및 제1 스위칭 트랜지스터의 제2 연결단 사이에 연결되는 부트스트랩 커패시터; 를 포함하며, 여기서, 제1 제어 신호가 제1 레벨일 경우, 풀업 제어 회로는 오프되고, 제2 제어 신호를 출력하여, 풀업 회로의 제1 스위칭 트랜지스터가 연결되도록 하며; 또한 클럭 신호의 하강 에지 다음으로, 제1 제어 신호가 제1 레벨에 머무르는 시간은 설정된 시간 값보다 크다. 상술한 방식을 통해, CK 신호 로우 레벨의 시간을 지연시키는 것을 통해, 게이트 신호가 완전히 저전위로 풀다운 되도록 할 수 있기 때문에, Gate 하강 시간이 느림으로 인해 일어나는 충전 오류 등 문제를 효과적으로 방지한다.
도 1은 본 발명에서 제공하는 GOA 회로의 일 실시예의 구조 개략도이다;
도 2는 본 발명에서 제공하는 GOA 회로의 일 실시예의 일 구체적인 회로 개략도이다;
도 3은 종래 기술에서의 CK 신호의 타이밍 개략도이다;
도 4는 본 발명에서 제공하는 GOA 회로의 일 실시예의 CK 신호의 타이밍 개략도이다;
도 5는 본 발명에서 제공하는 액정 디스플레이 장치의 일 실시예의 구조 개략도이다.
도 2는 본 발명에서 제공하는 GOA 회로의 일 실시예의 일 구체적인 회로 개략도이다;
도 3은 종래 기술에서의 CK 신호의 타이밍 개략도이다;
도 4는 본 발명에서 제공하는 GOA 회로의 일 실시예의 CK 신호의 타이밍 개략도이다;
도 5는 본 발명에서 제공하는 액정 디스플레이 장치의 일 실시예의 구조 개략도이다.
도 1을 참조하면, 도 1은 본 발명에서 제공하는 GOA 회로의 일 실시예의 구조 개략도이며, 상기 GOA 회로는 캐스케이드된 시프트 레지스터 유닛을 포함하고, 상기 시프트 레지스터 유닛은,
제어단은 제1 제어 신호(XCK)를 수신하고, 제1 연결단은 스테이지 전송 신호(ST(N-n))를 수신하며, 제2 연결단은 제2 제어 신호(Q(N))를 출력하는 풀업 제어 회로(11)를 포함한다.
여기서, 스테이지 전송 신호는 이전 n번째 스테이지 GOA 회로에서 출력하는 스캔 신호(스테이지 전송 신호)일 수 있으며, 아래에 일 구체적인 실시예를 제공할 것이며, 여기서 반복하여 서술하지 않는다.
풀업 회로(12)는 제어단이 풀업 제어 회로의 제2 연결단(즉 제2 제어 신호(Q(N))가 접속됨)에 연결되고, 제1 연결단이 클럭 신호(CK)를 수신하며, 제2 연결단이 구동 신호(G(N))를 출력하는 제1 스위칭 트랜지스터(T1)를 포함한다.
부트스트랩 커패시터(C)는 풀업 제어 회로의 제2 연결단(즉 T1의 제어단) 및 제1 스위칭 트랜지스터(T1)의 제2 연결단(즉 G(N)) 사이에 연결되다.
여기서, 부트스트랩 커패시터는, G(N)이 하이 레벨을 출력할 경우, 커패시터(C)의 부트스트랩 작용에 의해, Q(N)의 하이 레벨을 유지하는 역할을 한다.
이해 가능한 것은, 실제 응용에서의 GOA 회로는 풀다운 회로, 풀다운 유지 회로 등을 더 포함하는 것이며, 여기서는 회로를 구성하는 기타 회로의 구조를 한정하지 않는다.
이하 일 실시예의 형식으로 일 구체적인 실시 회로를 제공하며, 도 2에 도시된 바와 같다.
상기 GOA 회로는,
제어단은 풀업 제어 회로(11)의 제2 연결단(즉 Q(N))에 연결되고, 제1 연결단은 클럭 신호(CK)를 수신하며, 제2 연결단은 스테이지 전송 신호(ST(N))를 출력하는 제2 스위칭 트랜지스터(T2)를 포함하는 하향 전송 회로(13)를 더 포함한다. 여기서, 스테이지 전송 출력단(ST(N))은 스캔 출력단(G(N))과 유사하고, 스테이지 전송 출력단(ST(N))도 T2가 도통될 때 CK 신호를 출력하지만, 스테이지 전송 출력단(ST(N))에서 출력하는 신호는 다음 스테이지 또는 다음 n번째 스테이지 GOA 회로에 사용되는 풀업 제어 회로의 입력 신호이다.
풀업 제어 회로(11)는,
제3 스위칭 트랜지스터(T3);
제1 연결단이 제3 스위칭 트랜지스터(T3)의 제2 연결단에 연결되고, 제2 연결단이 제1 스위칭 트랜지스터(T1)의 제어단에 연결되는 제4 스위칭 트랜지스터(T4);
제어단이 제1 스위칭 트랜지스터(T1)의 제어단에 연결되고, 제1 연결단이 제4 스위칭 트랜지스터(T4)의 제1 연결단에 연결되며, 제2 연결단이 스캔 출력단(G(N))에 연결되고, 스캔 출력단이 제2 레벨을 출력할 경우, 제3 스위칭 트랜지스터(T3)의 제어단 레벨이 제3 스위칭 트랜지스터(T3)의 제1 연결단의 레벨보다 낮도록 제어하는데 사용되는 제5 스위칭 트랜지스터(T5); 를 포함한다.
여기서, 제3 스위칭 트랜지스터(T3)의 제1 연결단에는 이전 스테이지(또는 이전 n번째 스테이지) GOA 회로에서 출력하는 스테이지 전송 신호(ST(N-n))가 접속되며, 제3 스위칭 트랜지스터(T3) 및 제4 스위칭 트랜지스터(T4)의 제어단에는 제1 제어 신호(XCK)가 연결된다.
이해 가능한 것은, 상기 스테이지 GOA 회로의 스캔 준비 단계(즉 스캔 단계의 이전 단계)에서, XCK는 하이 레벨이고, 이전 스테이지 GOA 회로에서 출력하는 스테이지 전송 신호(ST(N-n))는 하이 레벨이며, CK는 로우 레벨이다.
구체적으로, XCK의 하이 레벨 작용 하에서, T3 및 T4는 도통되고, 하이 레벨인 ST(N-n)는 제2 제어신호인 Q(N)을 높인다. Q(N)이 하이 레벨인 작용 하에, T1은 도통되지만, 이때 CK는 로우 레벨이며, 따라서 G(N)은 로우 레벨을 출력한다.
스캔 단계에서, XCK는 로우 레벨이고, CK는 하이 레벨이다.
구체적으로, XCK 로우 레벨의 작용 하에, T3 및 T4는 차단되고, Q(N)은 계속하여 하이 레벨을 유지한다. Q(N)의 하이 레벨의 작용 하에, T1은 계속하여 도통되고, 이때 CK는 하이 레벨이며, 따라서 G(N)은 하이 레벨을 출력한다.
주의해야 할 것은, 이 단계에서, Q(N)이 하이 레벨인 작용 하에, T5는 도통되고, G(N)의 하이 레벨은 T4의 제1 연결단에 접속되며, T4의 제1 연결단의 레벨은 T4의 제어단보다 높도록 하여, T4가 이 단계에서 문턱 값 드리프트가 일어나 도통되는 것을 피할 수 있다.
또한, 상기 GOA 회로는 제1 풀다운 회로(14), 클램핑 회로(15) 및 제2 풀다운 회로(16)를 포함하며, 여기서, 제1 풀다운 회로(14)는,
제1 연결단이 스캔 출력단(G(N))에 연결되는 제6 스위칭 트랜지스터(T6);
제1 연결단이 스테이지 전송 출력단(ST(N))에 연결되는 제7 스위칭 트랜지스터(T7);
제1 연결단이 제4 스위칭 트랜지스터(T4)의 제2 출력단에 연결되는 제8 스위칭 트랜지스터(T8); 를 포함한다.
클램핑 회로(15)는 제6 스위칭 트랜지스터(T6), 제7 스위칭 트랜지스터(T7), 제8 스위칭 트랜지스터(T8)의 제어단 및 제2 연결단에 연결되며, 스캔 출력단(G(N))에서 제2 레벨을 출력할 경우, 제6 스위칭 트랜지스터(T6), 제7 스위칭 트랜지스터(T7), 제8 스위칭 트랜지스터(T8)의 제어단 레벨이 제6 스위칭 트랜지스터(T6), 제7 스위칭 트랜지스터(T7), 제8 스위칭 트랜지스터(T8)의 제2 연결단 레벨보다 낮도록 제어하고, 스캔 출력단(G(N))에서 제1 레벨을 출력할 경우, 제6 스위칭 트랜지스터(T6), 제7 스위칭 트랜지스터(T7), 제8 스위칭 트랜지스터(T8)의 제어단 레벨이 제6 스위칭 트랜지스터(T6), 제7 스위칭 트랜지스터(T7), 제8 스위칭 트랜지스터(T8)의 제2 연결단 레벨보다 높도록 제어하며, 제2 레벨은 제1 레벨보다 높다.
이해 가능한 것은, G(N)이 하이 레벨을 출력할 경우, T1 및 T5는 오픈되고, Q(N)은 하이 레벨이며; 이때, T6, T7, T8은 완전히 차단되도록 보증하여야 하며, T6, T7, T8의 도통된 문턱 값 드리프트를 피하기 위해, 클램핑 회로(15)는 T6, T7, T8의 제어단에 Vss2를 접속하고, T6, T7, T8의 제2 연결단에 Vss1을 접속하며, 여기서, Vss1＞Vss2이고, T6, T7, T8은 완전히 차단되도록 보증하여야 한다.
G(N)이 로우 레벨을 출력할 경우, T6, T7, T8은 도통되어야 하고, 로우 레벨(Vss1)을 통해 G(N)의 레벨을 풀다운하여야 하며, 따라서, 클램핑 회로(15)는 T6, T7, T8의 제어단에 일 하이 레벨을 접속하고, T6, T7, T8의 제2 연결단에는 Vss1을 접속하여, T6, T7, T8은 도통되도록 보증하여야 한다.
여기서, 제2 풀다운 회로(16)는,
제1 연결단이 스캔 출력단(G(N))에 연결되는 제9 스위칭 트랜지스터(T9);
제1 연결단이 스테이지 전송 출력단(ST(N))에 연결되는 제10 스위칭 트랜지스터(T10);
제1 연결단이 제4 스위칭 트랜지스터(T4)의 제2 연결단에 연결되는 제11 스위칭 트랜지스터(T11); 를 포함한다.
클램핑 회로(15)는 제9 스위칭 트랜지스터(T9), 제10 스위칭 트랜지스터(T10), 제11 스위칭 트랜지스터(T11)의 제어단 및 제2 연결단에 연결되며, 스캔 출력단(G(N))에서 제2 레벨을 출력할 경우, 제9 스위칭 트랜지스터(T9), 제10 스위칭 트랜지스터(T10), 제11 스위칭 트랜지스터(T11)의 제어단 레벨이 제9 스위칭 트랜지스터(T9), 제10 스위칭 트랜지스터(T10), 제11 스위칭 트랜지스터(T11)의 제2 연결단 레벨보다 낮도록 제어하고, 스캔 출력단에서 제1 레벨을 출력할 경우, 제9 스위칭 트랜지스터(T9), 제10 스위칭 트랜지스터(T10), 제11 스위칭 트랜지스터(T11)의 제어단 레벨이 제9 스위칭 트랜지스터(T9), 제10 스위칭 트랜지스터(T10), 제11 스위칭 트랜지스터(T11)의 제2 연결단 레벨보다 높도록 제어한다.
이해 가능한 것은, 본 실시 방식의 제2 풀다운 회로(16)는 상기 제1 풀다운 회로(14)의 실시 원리와 동일한 것이며, 여기서 반복하여 서술하지 않는다.
선택 가능하게, 본 실시 방식에서, 클램핑 회로(15)는 제1 풀다운 회로(14) 및 제2 풀다운 회로(16)의 교대 동작을 제어한다.
구체적으로, 클램핑 회로(15)는 제1 제어 회로, 제2 제어 회로, 제1 클램핑단, 제2 클램핑단을 포함한다.
제1 클램핑단에는 제3 레벨(Vss1)이 접속되고, 제6 스위칭 트랜지스터(T6), 제7 스위칭 트랜지스터(T7) 및 제8 스위칭 트랜지스터(T8)의 제2 연결단이 연결되며, 제2 클램핑단은 제4 레벨(Vss2)에 접속되고, 제3 레벨(Vss1)은 제4 레벨(Vss2)보다 높다.
제1 제어 회로는,
제어단 및 제1 연결단에는 제1 제어 신호(LC1)가 접속되는 제12 스위칭 트랜지스터(T12);
제어단이 제12 스위칭 트랜지스터(T12)의 제2 연결단에 연결되고, 제1 연결단에는 제1 제어 신호(LC1)가 접속되며, 제2 연결단이 제6 스위칭 트랜지스터(T6), 제7 스위칭 트랜지스터(T7), 제8 스위칭 트랜지스터(T8)의 제어단에 연결되는 제13 스위칭 트랜지스터(T13);
제어단이 제4 스위칭 트랜지스터(T4)의 제2 연결단에 연결되고, 제1 연결단이 제12 스위칭 트랜지스터(T12)의 제2 연결단에 연결되며, 제2 연결단이 제2 클램핑단에 연결되는 제14 스위칭 트랜지스터(T14);
제어단이 제4 스위칭 트랜지스터(T4)의 제2 연결단에 연결되고, 제1 연결단이 제13 스위칭 트랜지스터(13)의 제2 연결단에 연결되며, 제2 연결단이 제2 클램핑단에 연결되는 제15 스위칭 트랜지스터(T15); 를 포함한다.
여기서, 제6 스위칭 트랜지스터(T6), 제7 스위칭 트랜지스터(T7) 및 제8 스위칭 트랜지스터(T8)의 제어단 레벨은 P(N)으로 정의된다.
제2 제어 회로는,
제어단 및 제1 연결단에는 제2 제어 신호(LC2)가 접속되는 제16 스위칭 트랜지스터(T16);
제어단이 제16 스위칭 트랜지스터(T16)의 제2 연결단에 연결되고, 제1 연결단에는 제2 제어 신호(LC2)가 접속되며, 제2 연결단이 제9 스위칭 트랜지스터(T9), 제10 스위칭 트랜지스터(T10), 제11 스위칭 트랜지스터(T11)의 제어단에 연결되는 제17 스위칭 트랜지스터(T17);
제어단이 제4 스위칭 트랜지스터(T4)의 제2 연결단에 연결되고, 제1 연결단이 제16 스위칭 트랜지스터(T16)의 제2 연결단에 연결되며, 제2 연결단이 제2 클램핑단에 연결되는 제18 스위칭 트랜지스터(T18);
제어단이 제4 스위칭 트랜지스터(T4)의 제2 연결단에 연결되고, 제1 연결단이 제17 스위칭 트랜지스터(T17)의 제2 연결단에 연결되며, 제2 연결단이 제2 클램핑단에 연결되는 제19 스위칭 트랜지스터(T19)를 포함한다.
여기서, 제9 스위칭 트랜지스터(T9), 제10 스위칭 트랜지스터(T10), 제11 스위칭 트랜지스터(T11)의 제어단 레벨은 K(N)이다.
선택 가능하게, 풀업 회로(11)는 스캔 출력단(G(N))과 제1 스위칭 트랜지스터(T1)의 제어단 사이에 연결되는 커패시터(Cb)를 더 포함한다.
아래 상술한 바와 같이 제공된 일 구체적인 실시 회로 및 8개 그룹의 CK 신호에 근거하여 종래의 기술 및 본 실시예에 대해 비교 설명한다.
종래의 기술에서, 8개 그룹의 CK 신호의 타이밍도는 도 3에 도시된 바와 같으며, 여기서, CK1과 CK5는 상반되고, CK2와 CK6은 상반되며, CK3과 CK7은 상반되고, CK4와 CK8은 상반된다. 인접한 CK 사이의 오버랩(overlap)의 시간을 H라고 칭한다. ST(N-4)는 이전 4번째 스테이지 ST(N-4)에 연결되어 신호를 전송하고, 예를 들어, 현재 스테이지가 제10 스테이지 일 경우, T3의 제1 연결단에서 수신하는 신호는 제6 스테이지 시프트 레지스터 유닛에서 출력하는 스테이지 전송 신호(ST(6))이다.
선택 가능하게, 처음 4개의 스테이지(즉 제1 스테이지, 제2 스테이지, 제3 스테이지 및 제4 스테이지)의 T3의 제1 연결단은 STV에 연결된다. 본 실시예에서의 STV는 start pulse 트리거 신호이며, 프레임 당 1개의 펄스를 가지고, 펄스 폭은 8*H이며, STV와 CK1 사이의 오버랩 시간은 H이다.
여기서, 제1 스테이지를 예로 들면, 제1 스테이지의 제1 제어 신호(XCK)는 CK1이고, 클럭 신호(CK)는 CK5이며, 실제 응용에서, G1이 매우 좋은 하강 파형을 가지도록 하기 위해, 발명자는 Q1 노드의 파형을 철(凸)자형으로 설계하며, 목적은, Q1 전압이 우측 어깨 형상의 전압일 경우, G1의 CK5의 저전압을 입력할 수 있도록 제어하고, G1이 매우 빠르게 저전위로 풀다운되도록 하기 위한 것이다. 따라서 G1은 아주 좋은 하강 파형을 가진다. 그러나, 종래 기술에서, Q1 전압의 우측 어깨 형상의 폭은 매우 작고(0.8H), 시간이 비교적 짧으며, 게이트 라인의 RC 지연이 비교적 큰 고해상도의 디스플레이에 있어서, 이와 같이 짧은 시간으로는, G1의 전위를 매우 빠르게 풀다운 할 수 없기 때문에, 숄더 피크(shoulder peak)가 동반된다. 숄더 피크(shoulder peak)가 존재하면, 필연적으로 data(데이터 신호)의 충전 오류를 일으키게 되며, 디스플레이에 이상이 발생한다.
도 4를 참조하면, 본 실시예에서, 제1 제어 신호(XCK)가 제1 레벨일 경우, 풀업 회로의 제1 스위칭 트랜지스터(T1)를 연결하기 위해, 풀업 제어 회로는 오픈되고, 제2 제어 신호(Q(N))를 출력하며; 또한 클럭 신호(CK)의 하강 에지 이후에, 제1 제어 신호가 제1 레벨에 머무르는 시간은 설정된 시간 값보다 크다.
선택 가능하게, 제1 제어 신호가 주기의 50% 이상 동안 제1 레벨에 머무른다.
본 실시예에서, 제N 스테이지 시프트 레지스터 유닛의 제1 제어 신호는 CK(N)이고, 클럭 신호는 CK(N+4)이며, CK 신호의 사이클 당 시간 길이는 8H이고, CK(N+1)의 상승 에지는 CK(N)의 상승 에지보다 H만큼 지연되며, 여기서, N은 자연수이고, H는 단위 시간 길이이며; 여기서, 제1 스테이지 시프트 레지스터 유닛, 제2 스테이지 시프트 레지스터 유닛, 제3 스테이지 시프트 레지스터 유닛의 스테이지 전송 신호 입력단에 입력되는 스테이지 전송 신호는 STV 신호이고, CK(1)의 상승 에지는 STV 신호의 상승 에지보다 H만큼 지연되며, N이 3보다 클 경우, 제N 스테이지 시프트 레지스터 유닛의 스테이지 전송 신호 입력단에 입력된 스테이지 전송 신호는 N-3 스테이지 시프트 레지스터 유닛의 스테이지 전송 신호 출력단에서 출력된 ST(N-3) 신호이다.
구체적으로, 이어서 G(1)일 경우의 회로 동작 상태에 대해 설명한다.
해당 프레임에서, LC1은 고전위(H)이고, LC2는 저전위(L)라고 가정한다.
G(N)=G(1)일 경우, T3의 제1 연결단에는 STV가 연결되고, T1의 제1 연결단에는 CK4가 접속되며, T3, T4의 제어단에는 CK1이 접속된다.
STV가 고전위일 경우, CK1은 고전위이고, T3, T4는 오픈되며, STV 고전위는 Q(1)에 전송되고, Q 포인트는 고전위이다. 동시에, T1은 오픈되고, 이때, CK4는 저전위이며, 따라서 G(1)은 저전위이며; 동시에, P(1), K(1)은 저전위이고, T6, T7, T8, T9, T10, T11은 오프되고, Vss의 저전위는 G(1)의 전위에 영향을 주지 않는다.
이어서, CK1은 저전위이고, T3, T4는 오프되며, 이때, CK4는 고전위이고, G(1)은 고전위를 출력하며, Q(1)은 커패시터(C)의 결합효과의 영향을 받아, 더 높은 전위로 풀업되며; P(1), K(1)은 계속하여 저전위를 유지한다.
이어서, CK1, CK4는 모두 저전위이지만, Q(1)은 결합 효과의 영향을 받아, 전위가 어느 정도 강하되며, 그러나 여전히 고전위의 동작 상태를 유지한다. 따라서 CK4의 저전위는 G(1)에 전송되며, G(1)은 저전위로 풀다운된다.
상기 G(1)이 저전위 단계까지 풀다운되는 시간은 2.8H이며, 이와 같이 긴 시간은 G(1)을 저전위로 풀다운하기에 충분하여, Gate 하강 시간이 느린 문제점을 효과적으로 피할 수 있다.
이어서, CK1은 고전위이고, STV의 저전위는 Q(1)에 전달되며, Q(1)은 저전위로 풀다운되고; 동시에, K(1)은 저전위이고, P(1)은 고전위이며, T6, T7, T8은 오픈되고, Q(1), G(1)은 추가로 저전위로 풀다운된다.
상술한 방식을 통해, CK 신호 로우 레벨의 시간을 지연하는 것을 통해, 게이트 신호가 완전히 저전위로 풀다운되도록 할 수 있으며, Gate 하강 시간이 느림으로 인해 충전 오류 등 문제를 일으키는 것을 효과적으로 피할 수 있다.
이해 가능한 것은, 당업자는 상술한 스위칭 트랜지스터의 제1 연결단 및 제2 연결단은 스위칭 트랜지스터 리드의 순서를 의미하는 것이 아니라, 스위칭 트랜지스터 리드를 특정하여 칭하는 것이다. 상술한 각각의 실시 방식에서 언급한 스위칭 트랜지스터는 IGZO로 제조된 TFT(박막 트랜지스터)이며, 선택 가능하게, 상술한 실시방식에서 TFT는 N형이고, 제어단은 게이트이며, 제1 연결단은 소스이고, 제2 연결단은 드레인이며; 또는 제어단은 게이트이고, 제1 연결단은 드레인이며, 제2 연결단은 소스이다.
또한, 기타 실시 방식에서, P형 TFT를 채택하여 회로를 연결할 수도 있으며, 상술한 실시 방식에 기초하여 제어단의 레벨 또는 소스, 드레인의 순서에 대해 대응되는 조절만 하면 된다.
도 5를 참조하면, 도 5는 본 발명의 액정 디스플레이 장치의 일 실시 방식의 구조 개략도이며, 상기 액정 디스플레이 장치는 디스플레이 패널(51) 및 구동 회로(52)를 포함하며, 여기서, 구동 회로(52)는 디스플레이 패널(51)의 사이드에 장착되고, 상기 디스플레이 패널(51)의 구동에 사용된다.
구체적으로, 상기 구동 회로(52)는 상술한 각각의 실시 방식에서 설명된 GOA 회로이며, 동작 원리 및 회로 구조는 유사하며, 여기서 반복하여 설명하지 않는다.
상기 내용은 본 발명의 실시예일뿐, 본 발명의 특허 범위를 한정하는 것은 아니며, 본 발명의 명세서 및 도면의 내용에 근거한 동등한 구조 또는 동등한 과정의 모든 변경, 또는 직간접적으로 기타 관련된 기술 분야에 적용하는 것도, 모두 같은 이치에 의해 본 발명의 특허 보호 범위에 포함된다.
Claims (19)
- 캐스케이드된 복수 개의 시프트 레지스터 유닛을 포함하는, GOA 회로로서,
각각의 상기 시프트 레지스터 유닛은:
제어단은 제1 제어 신호를 수신하고, 제1 연결단은 스테이지 전송 신호를 수신하며, 제2 연결단은 제2 제어 신호를 출력하는 풀업 제어 회로;
제어단은 상기 풀업 제어 회로의 제2 연결단에 연결되고, 제1 연결단은 클럭 신호를 수신하며, 제2 연결단은 구동 신호를 출력하는 제1 스위칭 트랜지스터를 포함하는 풀업 회로;
상기 풀업 제어 회로의 제2 연결단 및 상기 제1 스위칭 트랜지스터의 제2 연결단 사이에 연결되는 부트스트랩 커패시터;
제어단은 상기 풀업 제어 회로의 제2 연결단에 연결되고, 제1 연결단은 클럭 신호를 수신하며, 제2 연결단은 스테이지 전송 신호를 출력하는 제2 스위칭 트랜지스터를 포함하는 하향 전송 회로;를 포함하며,
상기 제1 제어 신호가 제1 레벨일 경우, 상기 풀업 제어 회로는 오프되고, 상기 제2 제어 신호를 출력하여 상기 풀업 회로의 제1 스위칭 트랜지스터가 연결되도록 하며; 또한
상기 클럭 신호의 하강 에지 이후에, 상기 제1 제어 신호는 주기의 50% 이상 동안 상기 제1 레벨에 머무르는 GOA 회로. - 제1항에 있어서,
제N 스테이지 시프트 레지스터 유닛의 제1 제어 신호는 CK(N)이고, 클럭 신호는 CK(N+4)이며, CK 신호의 한 사이클의 시간 길이는 8H이고, CK(N+1)의 상승 에지는 CK(N)의 상승 에지보다 H만큼 지연되며, 여기서 N은 자연수이고, H는 단위 시간 길이이며;
제1 스테이지 시프트 레지스터 유닛, 제2 스테이지 시프트 레지스터 유닛, 제3 스테이지 시프트 레지스터 유닛의 스테이지 전송 신호 입력단에 입력되는 스테이지 전송 신호는 STV 신호이고, CK(1)의 상승 에지는 상기 STV 신호의 상승 에지보다 H만큼 지연되며, N이 3보다 클 경우, 제N 스테이지 시프트 레지스터 유닛의 스테이지 전송 신호 입력단에 입력된 스테이지 전송 신호는 N-3 스테이지 시프트 레지스터 유닛의 스테이지 전송 신호 출력단에서 출력된 ST(N-3) 신호인 GOA 회로. - 제1항에 있어서,
상기 풀업 제어 회로는:
제3 스위칭 트랜지스터;
제1 연결단은 상기 제3 스위칭 트랜지스터의 제2 연결단에 연결되고, 제2 연결단은 상기 제1 스위칭 트랜지스터의 제어단에 연결되는 제4 스위칭 트랜지스터;
제어단은 상기 제1 스위칭 트랜지스터의 제어단에 연결되고, 제1 연결단은 상기 제4 스위칭 트랜지스터의 제1 연결단에 연결되며, 제2 연결단은 상기 제1 스위칭 트랜지스터의 제2 연결단에 연결되고, 상기 제1 스위칭 트랜지스터의 제2 연결단이 하이 레벨을 출력할 경우, 상기 제3 스위칭 트랜지스터의 제어단 레벨이 상기 제3 스위칭 트랜지스터의 제1 연결단의 레벨보다 낮도록 제어하는데 사용되는 제5 스위칭 트랜지스터;를 포함하는 GOA 회로. - 제3항에 있어서,
제1 풀다운 회로 및 클램핑 회로;를 더 포함하며,
상기 제1 풀다운 회로는:
제1 연결단은 상기 제1 스위칭 트랜지스터의 제2 연결단에 연결되는 제6 스위칭 트랜지스터;
제1 연결단은 상기 제2 스위칭 트랜지스터의 제2 연결단에 연결되는 제7 스위칭 트랜지스터;
제1 연결단은 상기 제4 스위칭 트랜지스터의 제2 연결단에 연결되는 제8 스위칭 트랜지스터;를 포함하고,
상기 클램핑 회로는 상기 제6 스위칭 트랜지스터, 상기 제7 스위칭 트랜지스터, 상기 제8 스위칭 트랜지스터의 제어단 및 제2 연결단에 연결되며, 상기 제1 스위칭 트랜지스터의 제2 연결단에서 하이 레벨을 출력할 경우, 상기 제6 스위칭 트랜지스터, 상기 제7 스위칭 트랜지스터, 상기 제8 스위칭 트랜지스터의 제어단 레벨이 상기 제6 스위칭 트랜지스터, 상기 제7 스위칭 트랜지스터, 상기 제8 스위칭 트랜지스터의 제2 연결단 레벨보다 낮도록 제어하고, 상기 제1 스위칭 트랜지스터의 제2 연결단에서 로우 레벨을 출력할 경우, 상기 제6 스위칭 트랜지스터, 상기 제7 스위칭 트랜지스터, 상기 제8 스위칭 트랜지스터의 제어단 레벨이 상기 제6 스위칭 트랜지스터, 상기 제7 스위칭 트랜지스터, 상기 제8 스위칭 트랜지스터의 제2 연결단 레벨보다 높도록 제어하는 GOA 회로. - 제4항에 있어서,
제2 풀다운 회로를 더 포함하며,
상기 제2 풀다운 회로는:
제1 연결단은 상기 제1 스위칭 트랜지스터의 제2 연결단에 연결되는 제9 스위칭 트랜지스터;
제1 연결단은 상기 제2 스위칭 트랜지스터의 제2 연결단에 연결되는 제10 스위칭 트랜지스터;
제1 연결단은 상기 제4 스위칭 트랜지스터의 제2 연결단에 연결되는 제11 스위칭 트랜지스터;를 포함하고,
상기 클램핑 회로는 상기 제9 스위칭 트랜지스터, 상기 제10 스위칭 트랜지스터, 상기 제11 스위칭 트랜지스터의 제어단 및 제2 연결단에 연결되며, 상기 제1 스위칭 트랜지스터의 제2 연결단에서 하이 레벨을 출력할 경우, 상기 제9 스위칭 트랜지스터, 상기 제10 스위칭 트랜지스터, 상기 제11 스위칭 트랜지스터의 제어단 레벨이 상기 제9 스위칭 트랜지스터, 상기 제10 스위칭 트랜지스터, 상기 제11 스위칭 트랜지스터의 제2 연결단 레벨보다 낮도록 제어하고, 상기 제1 스위칭 트랜지스터의 제2 연결단에서 로우 레벨을 출력할 경우, 상기 제9 스위칭 트랜지스터, 상기 제10 스위칭 트랜지스터, 상기 제11 스위칭 트랜지스터의 제어단 레벨이 상기 제9 스위칭 트랜지스터, 상기 제10 스위칭 트랜지스터, 상기 제11 스위칭 트랜지스터의 제2 연결단 레벨보다 높도록 제어하며,
상기 클램핑 회로는 상기 제1 풀다운 회로 및 상기 제2 풀다운 회로의 교대 동작을 제어하는 GOA 회로. - 제4항에 있어서,
상기 클램핑 회로는 제1 제어 회로, 제1 클램핑단, 제2 클램핑단;을 포함하며,
상기 제1 클램핑단에는 제1 로우 레벨이 접속되고, 상기 제6 스위칭 트랜지스터, 제7 스위칭 트랜지스터, 제8 스위칭 트랜지스터의 제2 연결단이 연결되며, 제2 클램핑단에는 제2 로우 레벨이 접속되고, 상기 제1 로우 레벨은 상기 제2 로우 레벨보다 높으며;
상기 제1 제어 회로는:
제어단 및 제1 연결단에는 제3 제어 신호가 접속되는 제12 스위칭 트랜지스터;
제어단은 상기 제12 스위칭 트랜지스터의 제2 연결단에 연결되고, 제1 연결단에는 상기 제3 제어 신호가 접속되며, 제2 연결단은 상기 제6 스위칭 트랜지스터, 상기 제7 스위칭 트랜지스터, 상기 제8 스위칭 트랜지스터의 제어단에 연결되는 제13 스위칭 트랜지스터;
제어단은 상기 제4 스위칭 트랜지스터의 제2 연결단에 연결되고, 제1 연결단은 상기 제12 스위칭 트랜지스터의 제2 연결단에 연결되며, 제2 연결단은 상기 제2 클램핑단에 연결되는 제14 스위칭 트랜지스터;
제어단은 상기 제4 스위칭 트랜지스터의 제2 연결단에 연결되고, 제1 연결단은 상기 제13 스위칭 트랜지스터의 제2 연결단에 연결되며, 제2 연결단은 상기 제2 클램핑단에 연결되는 제15 스위칭 트랜지스터;를 포함하는 GOA 회로. - 제6항에 있어서,
상기 클램핑 회로는 제2 제어 회로;를 더 포함하며,
상기 제2 제어 회로는:
제어단 및 제1 연결단에는 제4 제어 신호가 접속되는 제16 스위칭 트랜지스터;
제어단은 상기 제16 스위칭 트랜지스터의 제2 연결단에 연결되고, 제1 연결단에는 상기 제4 제어 신호가 접속되며, 제2 연결단은 상기 제9 스위칭 트랜지스터, 상기 제10 스위칭 트랜지스터, 상기 제11 스위칭 트랜지스터의 제어단에 연결되는 제17 스위칭 트랜지스터;
제어단은 상기 제4 스위칭 트랜지스터의 제2 연결단에 연결되고, 제1 연결단은 상기 제16 스위칭 트랜지스터의 제2 연결단에 연결되며, 제2 연결단은 상기 제2 클램핑단에 연결되는 제18 스위칭 트랜지스터;
제어단은 상기 제4 스위칭 트랜지스터의 제2 연결단에 연결되고, 제1 연결단은 상기 제17 스위칭 트랜지스터의 제2 연결단에 연결되며, 제2 연결단은 상기 제2 클램핑단에 연결되는 제19 스위칭 트랜지스터;를 포함하는 GOA 회로. - 캐스케이드된 복수 개의 시프트 레지스터 유닛을 포함하는, GOA 회로로서,
각각의 상기 시프트 레지스터 유닛은:
제어단은 제1 제어 신호를 수신하고, 제1 연결단은 스테이지 전송 신호를 수신하며, 제2 연결단은 제2 제어 신호를 출력하는 풀업 제어 회로;
제어단은 상기 풀업 제어 회로의 제2 연결단에 연결되고, 제1 연결단은 클럭 신호를 수신하며, 제2 연결단은 구동 신호를 출력하는 제1 스위칭 트랜지스터를 포함하는 풀업 회로;
상기 풀업 제어 회로의 제2 연결단 및 상기 제1 스위칭 트랜지스터의 제2 연결단 사이에 연결되는 부트스트랩 커패시터;를 포함하며,
상기 제1 제어 신호가 제1 레벨일 경우, 상기 풀업 제어 회로는 오프되고, 상기 제2 제어 신호를 출력하여, 상기 풀업 회로의 제1 스위칭 트랜지스터가 연결되도록 하며; 또한
상기 클럭 신호의 하강 에지 이후에, 상기 제1 제어 신호가 제1 레벨에 머무르는 시간은 설정된 시간의 값보다 큰 GOA 회로. - 제8항에 있어서,
상기 제1 제어 신호가 상기 제1 레벨에 머무르는 시간은 주기의 50%의 이상인 GOA 회로. - 제8항에 있어서,
상기 시프트 레지스터 유닛은 하향 전송 회로를 더 포함하고,
상기 하향 전송 회로는 제어단은,
상기 풀업 제어 회로의 제2 연결단에 연결되고, 제1 연결단은 상기 클럭 신호를 수신하며, 제2 연결단은 스테이지 전송 신호를 출력하는 제2 스위칭 트랜지스터를 포함하는 GOA 회로. - 제10항에 있어서,
제N 스테이지 시프트 레지스터 유닛의 제1 제어 신호는 CK(N)이고, 클럭 신호는 CK(N+4)이며, CK 신호의 한 사이클의 시간 길이는 8H이고, CK(N+1)의 상승 에지는 CK(N)의 상승 에지보다 H만큼 지연되며, N은 자연수이고, H는 단위 시간 길이이며;
제1 스테이지 시프트 레지스터 유닛, 제2 스테이지 시프트 레지스터 유닛, 제3 스테이지 시프트 레지스터 유닛의 스테이지 전송 신호 입력단에 입력되는 스테이지 전송 신호는 STV 신호이고, CK(1)의 상승 에지는 상기 STV 신호의 상승 에지보다 H만큼 지연되며, N이 3보다 클 경우, 제N 스테이지 시프트 레지스터 유닛의 스테이지 전송 신호 입력단에 입력된 스테이지 전송 신호는 N-3 스테이지 시프트 레지스터 유닛의 스테이지 전송 신호 출력단에서 출력된 ST(N-3) 신호인 GOA 회로. - 제10항에 있어서,
상기 풀업 제어 회로는:
제3 스위칭 트랜지스터;
제1 연결단은 상기 제3 스위칭 트랜지스터의 제2 연결단에 연결되고, 제2 연결단은 상기 제1 스위칭 트랜지스터의 제어단에 연결되는 제4 스위칭 트랜지스터;
제어단은 상기 제1 스위칭 트랜지스터의 제어단에 연결되고, 제1 연결단은 상기 제4 스위칭 트랜지스터의 제1 연결단에 연결되며, 제2 연결단은 상기 제1 스위칭 트랜지스터의 제2 연결단에 연결되고, 상기 제1 스위칭 트랜지스터의 제2 연결단이 하이 레벨을 출력할 경우, 상기 제3 스위칭 트랜지스터의 제어단 레벨이 상기 제3 스위칭 트랜지스터의 제1 연결단의 레벨보다 낮도록 제어하는 제5 스위칭 트랜지스터;를 포함하는 GOA 회로. - 제12항에 있어서,
제1 풀다운 회로 및 클램핑 회로;를 더 포함하는 GOA 회로로서,
상기 제1 풀다운 회로는:
제1 연결단은 상기 제1 스위칭 트랜지스터의 제2 연결단에 연결되는 제6 스위칭 트랜지스터;
제1 연결단은 상기 제2 스위칭 트랜지스터의 제2 연결단에 연결되는 제7 스위칭 트랜지스터;
제1 연결단은 상기 제4 스위칭 트랜지스터의 제2 연결단에 연결되는 제8 스위칭 트랜지스터;를 포함하고,
상기 클램핑 회로는 상기 제6 스위칭 트랜지스터, 상기 제7 스위칭 트랜지스터, 상기 제8 스위칭 트랜지스터의 제어단 및 제2 연결단에 연결되며, 상기 제1 스위칭 트랜지스터의 제2 연결단에서 하이 레벨을 출력할 경우, 상기 제6 스위칭 트랜지스터, 상기 제7 스위칭 트랜지스터, 상기 제8 스위칭 트랜지스터의 제어단 레벨이 상기 제6 스위칭 트랜지스터, 상기 제7 스위칭 트랜지스터, 상기 제8 스위칭 트랜지스터의 제2 연결단 레벨보다 낮도록 제어하고, 상기 제1 스위칭 트랜지스터의 제2 연결단에서 로우 레벨을 출력할 경우, 상기 제6 스위칭 트랜지스터, 상기 제7 스위칭 트랜지스터, 상기 제8 스위칭 트랜지스터의 제어단 레벨이 상기 제6 스위칭 트랜지스터, 상기 제7 스위칭 트랜지스터, 상기 제8 스위칭 트랜지스터의 제2 연결단 레벨보다 높도록 제어하는 GOA 회로. - 제13항에 있어서,
제2 풀다운 회로를 더 포함하는 GOA 회로로서,
상기 제2 풀다운 회로는:
제1 연결단은 상기 제1 스위칭 트랜지스터의 제2 연결단에 연결되는 제9 스위칭 트랜지스터;
제1 연결단은 상기 제2 스위칭 트랜지스터의 제2 연결단에 연결되는 제10 스위칭 트랜지스터;
제1 연결단은 상기 제4 스위칭 트랜지스터의 제2 연결단에 연결되는 제11 스위칭 트랜지스터;를 포함하고,
상기 클램핑 회로는 상기 제9 스위칭 트랜지스터, 상기 제10 스위칭 트랜지스터, 상기 제11 스위칭 트랜지스터의 제어단 및 제2 연결단에 연결되며, 상기 제1 스위칭 트랜지스터의 제2 연결단에서 하이 레벨을 출력할 경우, 상기 제9 스위칭 트랜지스터, 상기 제10 스위칭 트랜지스터, 상기 제11 스위칭 트랜지스터의 제어단 레벨이 상기 제9 스위칭 트랜지스터, 상기 제10 스위칭 트랜지스터, 상기 제11 스위칭 트랜지스터의 제2 연결단 레벨보다 낮도록 제어하고, 상기 제1 스위칭 트랜지스터의 제2 연결단에서 로우 레벨을 출력할 경우, 상기 제9 스위칭 트랜지스터, 상기 제10 스위칭 트랜지스터, 상기 제11 스위칭 트랜지스터의 제어단 레벨이 상기 제9 스위칭 트랜지스터, 상기 제10 스위칭 트랜지스터, 상기 제11 스위칭 트랜지스터의 제2 연결단 레벨보다 높도록 제어하며,
상기 클램핑 회로는 상기 제1 풀다운 회로 및 상기 제2 풀다운 회로의 교대 동작을 제어하는 GOA 회로. - 제13항에 있어서,
상기 클램핑 회로는 제1 제어 회로, 제1 클램핑단, 제2 클램핑단;을 포함하며,
상기 제1 클램핑단에는 제1 로우 레벨이 접속되고, 상기 제6 스위칭 트랜지스터, 제7 스위칭 트랜지스터, 제8 스위칭 트랜지스터의 제2 연결단이 연결되며, 제2 클램핑단에는 제2 로우 레벨이 접속되고, 상기 제1 로우 레벨은 상기 제2 로우 레벨보다 높으며;
상기 제1 제어 회로는:
제어단 및 제1 연결단에는 제3 제어 신호가 접속되는 제12 스위칭 트랜지스터;
제어단은 상기 제12 스위칭 트랜지스터의 제2 연결단에 연결되고, 제1 연결단에는 상기 제3 제어 신호가 접속되며, 제2 연결단은 상기 제6 스위칭 트랜지스터, 상기 제7 스위칭 트랜지스터, 상기 제8 스위칭 트랜지스터의 제어단에 연결되는 제13 스위칭 트랜지스터;
제어단은 상기 제4 스위칭 트랜지스터의 제2 연결단에 연결되고, 제1 연결단은 상기 제12 스위칭 트랜지스터의 제2 연결단에 연결되며, 제2 연결단은 상기 제2 클램핑단에 연결되는 제14 스위칭 트랜지스터;
제어단은 상기 제4 스위칭 트랜지스터의 제2 연결단에 연결되고, 제1 연결단은 상기 제13 스위칭 트랜지스터의 제2 연결단에 연결되며, 제2 연결단은 상기 제2 클램핑단에 연결되는 제15 스위칭 트랜지스터;를 포함하는 GOA 회로. - 제15항에 있어서,
상기 클램핑 회로는 제2 제어 회로를 더 포함하며;
상기 제2 제어 회로는:
제어단 및 제1 연결단에는 제4 제어 신호가 접속되는 제16 스위칭 트랜지스터;
제어단은 상기 제16 스위칭 트랜지스터의 제2 연결단에 연결되고, 제1 연결단에는 상기 제4 제어 신호가 접속되며, 제2 연결단은 상기 제9 스위칭 트랜지스터, 상기 제10 스위칭 트랜지스터, 상기 제11 스위칭 트랜지스터의 제어단에 연결되는 제17 스위칭 트랜지스터;
제어단은 상기 제4 스위칭 트랜지스터의 제2 연결단에 연결되고, 제1 연결단은 상기 제16 스위칭 트랜지스터의 제2 연결단에 연결되며, 제2 연결단은 상기 제2 클램핑단에 연결되는 제18 스위칭 트랜지스터;
제어단은 상기 제4 스위칭 트랜지스터의 제2 연결단에 연결되고, 제1 연결단은 상기 제17 스위칭 트랜지스터의 제2 연결단에 연결되며, 제2 연결단은 상기 제2 클램핑단에 연결되는 제19 스위칭 트랜지스터;를 포함하는 GOA 회로. - GOA 회로를 포함하는 액정 디스플레이 장치로서,
GOA 회로는 캐스케이드된 복수 개의 시프트 레지스터 유닛을 포함하며, 각각의 시프트 레지스터 유닛은:
제어단은 제1 제어 신호를 수신하고, 제1 연결단은 스테이지 전송 신호를 수신하며, 제2 연결단은 제2 제어 신호를 출력하는 풀업 제어 회로;
제어단은 상기 풀업 제어 회로의 제2 연결단에 연결되고, 제1 연결단은 클럭 신호를 수신하며, 제2 연결단은 구동 신호를 출력하는 제1 스위칭 트랜지스터를 포함하는 풀업 회로;
상기 풀업 제어 회로의 제2 연결단 및 상기 제1 스위칭 트랜지스터의 제2 연결단 사이에 연결되는 부트스트랩 커패시터; 를 포함하며,
상기 제1 제어 신호가 제1 레벨일 경우, 상기 풀업 제어 회로는 오프되고, 상기 제2 제어 신호를 출력하여, 상기 풀업 회로의 제1 스위칭 트랜지스터가 연결되도록 하며; 또한
상기 클럭 신호의 하강 에지 이후에, 상기 제1 제어 신호가 제1 레벨에 머무르는 시간은 설정된 시간의 값보다 큰 액정 디스플레이 장치. - 제17항에 있어서,
상기 제1 제어 신호가 상기 제1 레벨에 머무르는 시간은 주기의 50%의 이상인 액정 디스플레이 장치. - 제17항에 있어서,
상기 시프트 레지스터 유닛은 하향 전송 회로를 더 포함하고, 상기 하향 전송 회로는 제어단은 상기 풀업 제어 회로의 제2 연결단에 연결되고, 제1 연결단은 상기 클럭 신호를 수신하며, 제2 연결단은 스테이지 전송 신호를 출력하는 제2 스위칭 트랜지스터를 포함하는 액정 디스플레이 장치.
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