KR20200004645A - 반도체 소자 및 제조 방법 - Google Patents

반도체 소자 및 제조 방법 Download PDF

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Abstract

제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제2 도전형 반도체층 및 활성층을 관통하는 제1 리세스 및 복수 개의 제2 리세스를 포함하는 반도체 구조물; 상기 반도체 구조물 하부에 배치되는 제1 절연층; 상기 복수 개의 제2 리세스 내에서 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극; 상기 반도체 구조물 외측에 배치되고, 상기 제2 전극과 전기적으로 연결되는 전극 패드; 상기 제2 전극과 상기 전극 패드를 전기적으로 연결하는 제1 도전층; 및 상기 제1 도전층과 상기 제2 리세스 사이에 배치되는 제1 절연층을 포함하고, 상기 제1 리세스는 상기 반도체 구조물의 가장자리에 인접하여 연장배치되고, 상기 제1 절연층은상기 제1 리세스에 대응하는 위치에 배치되는 제1-1 절연층, 및 상기 제1 리세스와 상기 제2 리세스 외부에 대응하는 위치에 배치되는 제1-2 절연층을 포함하고, 상기 제1 리세스의 중심부에서 상기 제1-1 절연층의 두께는, 상기 제1-2 절연층의 두께보다 크고, 상기 제1 리세스의 높이보다 작은 반도체 소자를 제공한다.

Description

반도체 소자 및 제조 방법{SMEICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
실시예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해, 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다
최근 자외선 발광소자에 대한 연구가 활발하나, 아직까지 자외선 발광소자는 수직형으로 구현하기 어려운 문제가 있으며, 보이드에 의해 박리가 발생하는 문제가 존재한다.
실시예는 반도체 소자를 제공한다.
또한, 신뢰성이 개선된 반도체 소자를 제공한다.
또한, 전류 분산 효과가 우수한 반도체 소자를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 반도체 소자는 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제2 도전형 반도체층 및 활성층을 관통하는 제1 리세스 및 복수 개의 제2 리세스를 포함하는 반도체 구조물; 상기 반도체 구조물 하부에 배치되는 제1 절연층; 상기 복수 개의 제2 리세스 내에서 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극; 상기 반도체 구조물 외측에 배치되고, 상기 제2 전극과 전기적으로 연결되는 전극 패드; 상기 제2 전극과 상기 전극 패드를 전기적으로 연결하는 제1 도전층; 및 상기 제1 도전층과 상기 제2 리세스 사이에 배치되는 제1 절연층을 포함하고, 상기 제1 리세스는 상기 반도체 구조물의 가장자리에 인접하여 연장배치되고, 상기 제1 절연층은 상기 제1 리세스에 대응하는 위치에 배치되는 제1-1 절연층 및 상기 제1 리세스와 상기 제2 리세스 외부에 대응하는 위치에 배치되는 제1-2 절연층;을 포함하고, 상기 제1 리세스의 중심부에서 상기 제1-1 절연층의 두께는, 상기 제1-2 절연층의 두께보다 크고, 상기 제1 리세스의 높이보다 작다.
상기 제1-1 절연층의 두께는 제1 리세스의 가장자리를 향할수록 작아질 수 있다.
상기 제1 리세스 내부에서, 상기 제1-1 절연층의 폭은 상기 하부를 향해 커질 수 있다.
상기 제2 리세스는 상기 제1 리세스보다 상기 반도체 구조물의 외측에 대하여 내측에 배치될 수 있다.
상기 제1 절연층은, 상기 제2 리세스에 대응하는 위치에 배치되는 제1-3 절연층을 더 포함하고, 상기 제2 리세스의 중심부에서 제1-3 절연층의 최대 두께는 상기 제1-2 절연층의 두께보다 크고, 상기 제2 리세스의 높이보다 작을 수 있다.
상기 제2 리세스 내에서, 제1-3 절연층의 두께는, 상기 제2 리세스 가장자리를 향해 작아질 수 있다.
상기 제2 도전층 하부에 배치되는 제2 절연층; 상기 제2 절연층 하부에 배치되는 제2 도전층; 상기 제2 도전층 하부에 배치되는 접합층; 및 상기 접합층 하부에 배치되는 기판을 더 포함하고, 상기 제2 절연층은 관통홀을 포함하고, 상기 관통홀은 상기 제1 전극과 수직 방향으로 중첩될 수 있다.
실시예에 따른 반도체 소자 제조 방법은 반도체 구조물을 성장시키는 단계; 상기 반도체 구조물 내에 제1 리세스 및 상기 제1 리세스 내측에 제2 리세스를 배치하는 단계; 상기 반도체 구조물 상에 제1 절연층을, 상기 제2 리세스 내에 제1 전극을 그리고 상기 반도체 구조물 상에 제2 전극을 각각 배치하는 단계; 상기 반도체 구조물 및 상기 제2 전극 상에 제1 도전층을 배치하는 단계; 상기 제1 절연층 및 상기 제2 도전층 상에 제2 절연층을 배치하는 단계; 및 상기 제2 절연층 상에 제2 도전층, 접합층, 기판 및 전극 패드를 배치하는 단계;를 포함하고, 상기 제1 절연층을 배치하는 단계는, 상기 제2 리세스에 대응하는 위치에, 상면에 홈을 포함하는 제2 절연층을 배치하는 단계; 상기 홈에 포토 레지스트를 배치하는 단계; 상기 홈의 적어도 일부가 제거되도록 상기 제2 절연층을 에칭하는 단계; 및 상기 포토 레지스트를 제거하는 단계를 포함한다.
상면에 홈을 포함하는 제2 절연층을 배치하는 단계에서,상기 제2 리세스의 중심부에서의 절연층의 두께와 상기 제2 리세스의 높이 비가 1:1.5 내지 1:3일 수 있다.
실시예에 따르면, 신뢰성이 개선된 반도체 소자를 제작할 수 있다.
또한, 전류 분산, 광출력 및 동작 전압 특성이 우수한 반도체 소자를 제작할 수 있다.
실시예에 따르면, 반도체 소자를 수직형 형태로 구현할 수 있으나, 이에 한정하지 않고 플립칩 형태로 구현할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 제1 실시예에 따른 반도체 소자의 개념도이고,
도 2는 도 1에서 A부분의 확대도이고,
도 3은 도 1에서 B부분의 확대도이고,
도 4는 제1 실시예에 따른 반도체 소자의 평면도이고,
도 5는 도 4에서 K 부분의 확대도이고,
도 6은 제2 실시예에 따른 반도체 소자의 개념도이고,
도 7은 제3 실시예에 따른 반도체 소자의 개념도이고,
도 8a는 제4 실시예에 따른 반도체 소자의 평면도이고,
도 8b는 도 8a에서 II'로 절단한 단면도이고,
도 9는 실시예에 따른 반도체 소자 패키지의 개념도이고,
도 10은 실시예에 따른 반도체 소자 패키지의 평면도이고,
도 11a 내지 도 11m은 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이고,
도 12a 내지 도 12m은 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 발명의 실시예에 따른 반도체 구조물은 자외선 파장대의 광을 출력할 수 있다. 예시적으로 반도체 구조물은 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수 도 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다. 파장범위는 반도체 구조물(120)의 Al의 조성비에 의해 결정될 수 있다. 또한, 반도체 구조물은 광의 세기가 서로 다른 다양한 파장의 광을 출력할 수 있고, 발광하는 광의 파장 중 다른 파장의 세기에 비해 상대적으로 가장 강한 세기를 갖는 광의 피크 파장이 근자외선, 원자외선, 또는 심자외선일 수 있다.
예시적으로, 근자외선 파장대의 광(UV-A)는 320nm 내지 420nm 범위의 파장을 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위의 파장을 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위의 파장을 가질 수 있다.
도 1은 제1 실시예에 따른 반도체 소자의 개념도이고, 도 2는 도 1에서 A부분의 확대도이고, 도 3은 도 1에서 B부분의 확대도이다.
도 1을 참조하면, 제1 실시예에 따른 반도체 소자는 제1 도전형 반도체층(124), 제2 도전형 반도체층(127), 활성층(126)을 포함하는 반도체 구조물(120)과, 반도체 구조물(120) 하부에 일부 배치되는 제1 절연층(131), 제1 도전형 반도체층(124)과 전기적으로 연결되는 제1 전극(142)과, 제2 도전형 반도체층(127)과 전기적으로 연결되는 제2 전극(146), 제2 전극(146)과 전기적으로 연결되고 제1 절연층(131) 하부에 배치되는 제1 도전층(150), 제1 도전층(150) 하부에 배치되는 제2 절연층(132), 제2 절연층(132) 하부에 배치되는 제2 도전층(160), 제2 도전층(160) 하부에 배치되는 접합층(160) 및 접합층(160) 하부에 배치되는 기판(170)을 포함할 수 있다.
먼저, 반도체 구조물(120)은 제1 도전형 반도체층(124), 활성층(126), 및 제2 도전형 반도체층(127)을 포함할 수 있다. 이 때, 제1 도전형 반도체층(124), 활성층(126), 및 제2 도전형 반도체층(127)은 제1 방향(X 방향)으로 배치될 수 있다. 이하에서는 각 층의 두께 방향인 제1 방향(X 방향)을 수평 방향으로 정의하고, 제1 방향(X 방향)과 수직한 제2 방향(Y 방향)을 수평방향으로 정의한다. 그리고 제3 방향(Z 방향)은 제1 방향(X 방향)과 제2 방향(Y 방향)에 모두 수직한 방향이다.
제1 도전형 반도체층(124)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(124)은 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(124)은 n형 반도체층일 수 있다.
활성층(126)은 제1 도전형 반도체층(124)과 제2 도전형 반도체층(127) 사이에 배치될 수 있다. 활성층(126)은 제1 도전형 반도체층(124)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(127)을 통해서 주입되는 정공(또는 전자)이 재결합되는 층일 수 있다. 활성층(126)은 전자와 정공이 재결합함에 따라, 전자가 낮은 에너지 준위로 천이하며, 활성층(126)이 포함하는 후술될 우물층의 밴드갭 에너지에 대응하는 파장을 가지는 빛을 생성할 수 있다. 상기 반도체 소자가 방출하는 광의 파장 중 상대적으로 가장 큰 세기를 갖는 광의 파장은 자외선일 수 있고, 상기 자외선은 상술한 근자외선, 원자외선, 심자외선일 수 있다.
활성층(126)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(126)의 구조는 이에 한정하지 않는다.
제2 도전형 반도체층(127)은 활성층(126) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(127)에 제2 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(127)은 Inx5Aly2Ga1-x5-y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(127)은 p형 반도체층일 수 있다.
추가적으로, 활성층(126)과 제2 도전형 반도체층(127) 사이에는 전자 차단층(미도시됨)이 배치될 수 있다. 전자 차단층(미도시됨)은 제1 도전형 반도체층(124)에서 활성층(126)으로 공급되는 전자가 활성층(126)에서 재결합하여 발광하지 않고, 제2 도전형 반도체층(127)으로 빠져나가는 흐름을 차단하여, 활성층(126) 내에서 전자와 정공이 재결합할 확률을 높일 수 있다. 전자 차단층(미도시됨)의 에너지 밴드갭은 활성층(126) 및/또는 제2 도전형 반도체층(127)의 에너지 밴드갭보다 클 수 있다.
전자 차단층(미도시됨)은 Inx1Aly1Ga1 -x1- y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, InGaN, InAlGaN 등에서 선택될 수 있으나 이에 한정하지 않는다. 전자 차단층(미도시됨)은 알루미늄 조성이 높은 제1층(미도시됨)과 알루미늄 조성이 낮은 제2층(미도시됨)이 교대로 배치될 수 있다.
그리고 제1 도전형 반도체층(124), 활성층(126), 및 제2 도전형 반도체층(127)은 모두 알루미늄을 포함할 수 있다. 따라서, 제1 도전형 반도체층(124), 활성층(126), 및 제2 도전형 반도체층(127)은 AlGaN일 수 있다. 그러나, 반드시 이에 한정하지 않는다.
또한, 제1 도전형 반도체층(124), 활성층(126), 및 제2 도전형 반도체층(127)은 모두 알루미늄을 포함하는 경우, 전자 차단층(미도시됨)은 알루미늄 조성이 50% 내지 90%일 수 있다. 전자 차단층(미도시됨)의 알루미늄 조성이 50% 미만일 경우 전자를 차단하기 위한 에너지 장벽의 높이가 부족할 수 있고 활성층(126)에서 방출하는 광을 전자 차단층(미도시됨)에서 흡수할 수 있고, 알루미늄 조성이 90%를 초과할 경우 반도체 소자의 전기적 특성이 악화될 수 있다.
그리고 반도체 구조물(120)은 제1 리세스(128)와 제2 리세스(129)를 포함할 수 있다. 이하에서는, 반도체 구조물(120)이 제1 리세스(128)와 제2 리세스(129)를 모두 포함하는 경우로 설명하나, 반도체 구조물(120)은 제1 리세스(128) 및 제2 리세스(129) 중 적어도 하나를 포함할 수 있다.
제1 리세스(128)는 제2 도전형 반도체층(127) 및 활성층(126)을 관통하고 제1 도전형 반도체층(124)의 일부 영역까지 관통하도록 배치될 수 있다. 이에 따라, 제1 리세스(128)에 의해, 제1 도전형 반도체층(124)은 일부 영역에서 노출될 수 있다.
그리고 제1 리세스(128)는 반도체 구조물(120)의 가장자리를 따라 연장되어 배치될 수 있다. 또한, 제1 리세스(128)는 연속적으로 또는 불연속적으로 배치될 수 있다. 예컨대, 제1 리세스(128)가 연속적으로 배치되는 경우, 평면(XY 평면) 상 제1 리세스(128)는 반도체 구조물(128)에서 폐루프 형태일 수 있다. 이하 폐루프 형태인 경우를 기준으로 설명한다.
이에 따라, 반도체 구조물(120)은 제1 리세스(128)에 의해 제1 영역(RA)과 제2 영역(RI)으로 구획될 수 있다. 여기서, 제1 영역(RA)는 반도체 구조물(120)에서 제1 리세스(128)의 내측에 위치하고, 제2 영역(RI)는 반도체 구조물(120)에서 제1 리세스(128)의 외측에 위치할 수 있다. (전술한 바와 같이, 제1 리세스(128)가 폐루프 형태인 경우를 기준으로 설명하였으나, 제1 리세스(128)가 불연속적으로 배치되는 경우에도 제1 영역 및 제2 영역에 대한 내용이 동일하게 적용될 수 있다. 다만, 이러한 경우 제1 영역과 제2 영역은 반도체 구조물(120)의 가장자리를 따라 제1 리세스(128)를 연장하여 연결한 가상선에 의해 구획된다).
이로써, 제1 영역(RA)의 활성층(126a)과 제2 영역(RI)의 활성층(126b)은 서로 이격 배치될 수 있다. 그리고 제1 영역(RA)은 내부의 활성층(126)이 제2 리세스(129)에 인접하게 배치되어, 전자와 정공의 결합이 일어나는 발광 영역일 수 있다. 이와 달리, 제2 영역(RI)는 내부의 활성층(126)이 제1 영역(RA)의 활성층(126a)과 이격되고, 제2 리세스(129)보다 반도체 구조물(120)의 가장자리에 인접하게 배치되므로, 전자, 정공 결합이 일어나지 않는 비 발광 영역일 수 있다.
이러한 구성에 의하여, 반도체 구조물(120)의 측면, 상면을 감싸는 패시베이션층(180)이 반도체 소자의 발광에 의한 발열, 외부의 고온, 고습, 반도체 구조물(120) 간의 열팽창 계수 차이 등에 의해 박리, 크랙 등이 발생하더라도, 외부에서 반도체 구조물(120)로 침투하는 수분이나 오염 물질 등이 발광 영역인 제1 영역(RA)의 활성층(126a)을 산화시키지 못하게 할 수 있다.
구체적으로, 본 명세서에서 설명하는 반도체 소자는 제1 리세스(128)가 제1 영역(RA)의 활성층(126a)과 제2 영역(RI)의 활성층(126b) 간의 직접적인 연결을 차단할 수 있다. 이로써, 반도체 구조물(120)의 측벽에 인접한 제2 영역(RI)의 활성층(126b)이 전술한 박리로 인해 외부에 노출되는 경우, 제2 영역(RI)의 활성층(126b)은 산화될 수 있다. 다만, 제1 리세스(128)에 의한 분리로 인해 제1 영역(RA)의 활성층(126a)과 제2 영역(RI)의 활성층(126b)은 서로 이격되어, 제2 영역(RI)의 활성층(126b)이 산화되더라도 제1 영역(RA)의 활성층(126a)은 상기 산화로부터 보호될 수 있다. 즉, 제1 리세스(128)는 외부의 습기로부터 발광 영역의 활성층(126b)의 산화를 보호할 수 있다.
특히, 반도체 소자가 자외선 광을 생성하는 경우에는 가시광을 생성하는 경우에 대비하여 활성층(126)의 에너지 밴드 갭 및 Al 농도가 증가하므로 산화에 더욱 취약할 수 있다. 이에 따라, 본 명세서에서 설명하는 반도체 소자는 자외선 광을 생성하는 경우에 신뢰성을 크게 개선할 수 있다.
또한, 반도체 구조물(120)이 자외선 광을 생성하는 경우에 높은 밴드갭 에너지를 가지므로, 반도체 구조물(120)은 전류 분산 특성이 저하되고 유효 발광 영역이 감소할 수 있다.
예를 들어, 반도체 구조물(120)이 GaN 기반의 화합물 반도체로 구성되는 경우에 자외선 광을 방출하기 위해서 반도체 구조물은 Al이 다량 포함된 AlxGa(1-x)N (0≤x≤1)으로 구성될 수 있다. 여기서, Al 함량을 의미하는 x 값이 커짐에 따라 반도체 구조물(120)의 저항도 커질 수 있으며, 반도체 구조물(120)의 전류 분산 및 전류 주입 특성이 저하될 수 있다.
이에 따라, 반도체 구조물(120)에서 전류 스프레딩은 제1 영역(RA) 내에서 이루어질 수 있다. 이로써, 본 명세서에서 설명하는 반도체 소자(10A)는 제1 리세스(128)를 가지더라도 광 출력을 유지할 수 있다. 뿐만 아니라, 전술한 바와 같이 제1 리세스(128)가 수분 등에 의해 산화가 이루어지는 영역을 제1 리세스(128)의 외측 영역(예컨대, 제1 영역(RA))으로 제한하여, 유효 발광 영역(예로, 제2 영역(RI))에 위치한 활성층(126a)을 산화로부터 보호하여 광 출력을 유지할 수도 있다.
또한, 제1 리세스(128)와 제2 리세스(129)는 중심을 가질 수 있다. 또한, 제1 리세스(128)와 제2 리세스(129)가 원형으로 이루어진 경우, 상기 원의 중심일 수 있다. 다만, 이러한 형상에 한정되는 것은 아니다. 또한, 제2 리세스(129)의 중심은 내부의 제1 전극(142)의 중심과 동일할 수 있다. 그리고 이러한 내용은 본 명세서의 실시예에 모두 적용된다.
또한, 그리고 반도체 구조물(120)의 상면 면적과 제1 리세스(128) 하면의 면적의 비는 1:0.01 내지 1:0.03일 수 있다.
반도체 구조물(120)의 상면 면적과 제1 리세스(128) 하면의 면적의 비가 1:0.01보다 작은 경우, 오염 물질로부터 활성층(126)의 산화를 방지하기 어려운 한계가 존재한다. 그리고 반도체 구조물(120)의 상면 면적과 제1 리세스(128) 하면의 면적의 비가 1:0.03보다 큰 경우, 광 효율이 저하되는 한계가 존재한다.
제2 리세스(129)는 제2 도전형 반도체층(127) 및 활성층(126)을 관통하고 제1 도전형 반도체층(124)의 일부 영역까지 관통하도록 배치될 수 있다. 이에 따라, 제2 리세스(129)에 의해, 제1 도전형 반도체층(124)은 일부 영역에서 노출될 수 있다. 또한, 제2 리세스(129)는 반도체 구조물(120)에서 제1 리세스(128)보다 내측에 배치될 수 있다. 예컨대, 제1 리세스(128)가 연속적으로 배치되는 경우 평면(XY 평면) 상 제2 리세스(129)는 제1 리세스(128)에 의해 둘러싸일 수 있다.
또한, 제2 리세스(129)는 제1 영역(RA)에 배치될 수 있으며, 다시 말해, 제2 리세스(129)는 수직 방향(X 방향)으로 제1 영역(RA)과 중첩될 수 있다.
제1 전극(142)은 제2 리세스(129) 내에 배치되어 제1 도전형 반도체층(124)과 전기적으로 연결될 수 있다.
그리고 제1 전극(142)은 비교적 원활한 전류 주입 특성을 확보하기 위해 활성층(126)의 저농도층상에 배치될 수 있다. 즉, 제2 리세스(129)는 제1 도전형 반도체층(124)의 저농도층의 영역까지 형성되는 것이 바람직하다. 제1 도전형 반도체층(124)의 고농도층은 Al의 농도가 높아 전류 확산 특성이 상대적으로 낮기 때문이다.
또한, 제1 전극(142)은 제1 리세스(128)의 내측에 배치되므로, 제1 영역(RA)과 수직 방향(X 방향)으로 중첩될 수 있다. 그리고 제1 전극(142)을 통해 전류가 주입되면, 반도체 구조물(120)은 광을 생성할 수 있다.
제2 전극(146)은 제2 도전형 반도체층(127)의 하부에 배치되고, 제2 도전형 반도체층(127)과 전기적으로 연결될 수 있다. 또한, 제2 전극(146)은 제1 리세스(128)의 내측에 배치되므로, 제1 영역(RA)과 수직 방향(X 방향)으로 중첩될 수 있다.
제1 전극(142)과 제2 전극(146)은 오믹 전극일 수 있다. 제1 전극(142)과 제2 전극(146)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로, 제1 전극(142)은 복수의 금속층(예: Cr/Al/Ni)을 갖고, 제2 전극은 ITO일 수 있다.
제1 절연층(131)은 반도체 구조물(120) 하부에 배치되어, 제1 전극(142)을 활성층(126) 및 제2 도전형 반도체층(127)로부터 절연시킬 수 있다. 또한, 제1 절연층(131)은 제2 전극(146) 및 제1 도전층(150)을 제2 도전층(165)과 전기적으로 절연시킬 수 있다.
그리고 제1 절연층(131)은 제1 전극(142) 및 제2 전극(146)이 배치되는 영역을 제외하고 반도체 구조물(120) 하부에 배치될 수 있다. 이로써, 상기 반도체 소자(10A)의 공정 중에 가장자리로부터 외부 습기 등이 반도체 구조물(120)에 침투하는 것을 방지할 수 있다.
또한, 제1 절연층(131)은 제1 리세스(128) 내에 배치되어, 제1 영역(RA)의 활성층(126a)과 제2 영역(RI)의 활성층(126b) 간에 절연을 유지할 수 있다.
제1 절연층(131)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다. 제1 절연층(131)은 단층 또는 다층으로 형성될 수 있다. 예시적으로 제1 절연층(131)은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector)일 수도 있다. 그러나, 반드시 이에 한정하지 않고 제1 절연층(131)은 다양한 반사 구조를 포함할 수 있다.
또한, 제1 절연층(131)이 반사기능을 수행하는 경우, 활성층(126)에서 측면을 향해 방출되는 광을 상향 반사시켜 광 추출 효율을 향상시킬 수 있다. 이 경우 제2 리세스(129)의 개수가 많아질수록 광 추출 효율은 더 효과적일 수 있다.
제1 도전층(150)은 제2 전극(146) 하부에 배치되고, 제2 전극(146)을 덮을 수 있다. 그리고 제1 도전층(150)은 반도체 소자(10A)의 외측으로 연장되어 제2 전극 패드(166)와, 제1 도전층(150), 및 제2 전극(146)은 하나의 전기적 채널을 형성할 수 있다.
또한, 제1 도전층(150)은 제1 절연층(131)과 접하도록 제1 절연층(131)의 하부에 배치될 수 있다. 그리고 제1 도전층(150)은 제1 절연층(131)과 접착력이 좋은 물질로 이루어지며, Cr, Ti, Ni, Au 등의 물질로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있으며, 단일층 혹은 복수의 층으로 이루어질 수 있다.
또한, 제1 도전층(150)은 제1 절연층(131)과 이하 설명하는 제2 절연층(132) 사이에 배치될 수 있다. 이에 따라, 제1 도전층(150)은 외부 습기 또는 오염 물질의 침투로부터 제1 절연층(131) 및 제2 절연층(132)에 의해 보호될 수 있다.
또한, 제1 도전층(150)은 반도체 소자(10A)의 가장자리에서 노출되지 않도록, 반도체 소자(10A)의 내부에 배치될 수 있다. 뿐만 아니라, 제1 도전층(150)은 제1 절연층(131)과 제2 전극(146) 사이에 일부 배치될 수 있다.
또한, 제1 도전층(150)은 제1 도전 영역(150-1), 제2 도전 영역(150-2)을 포함할 수 있다. 먼저, 제1 도전 영역(150-1)은 제1 리세스(128) 내측에 배치된 영역이고, 제2 도전 영역(150-2)은 제1 도전 영역(150-1)에서 전극 패드(166)를 향해 연장된 영역일 수 있다.
그리고 제1 도전층(150)은 대부분이 제1 리세스(128)에 의해 둘러싸도록 배치되나, 전극 패드(166)와 인접한 부분에서 반도체 구조물(120) 외부에 배치된 전극 패드(166)로 연장되도록 배치될 수 있다. 즉, 제1 도전 영역(150-1)은 제1 리세스(128)에 의해 둘러싸이고, 제2 도전 영역(150-2)은 제1 도전 영역(150-1)에서 반도체 구조물(120) 외부에 배치된 전극 패드(166)로 연장될 수 있다.
반사층(미도시됨)은 제1 도전층(150) 상에 배치될 수 있다. 그리고 반사층(미도시됨)은 제2 전극(146)과 제1 도전층(150) 사이에 배치될 수 있으며, 구체적으로 제2 전극(146) 하부에 배치될 수 있다.
또한, 반사층(미도시됨)은 제2 전극(146)과 제1 도전층(150) 사이를 전기적으로 연결할 수 있다. 이에, 반사층(미도시됨)이 존재하는 경우, 제2 전극 패드(166), 제1 도전층(150), 반사층(미도시됨), 및 제2 전극(146)은 하나의 전기적 채널을 형성할 수 있다.
또한, 반사층(미도시됨)은 반사도가 높은 재질로 이루어질 수 있으며, Ag, Rh 중 어느 하나를 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.
제2 절연층(132)은 제1 도전층(150), 제1 절연층(131), 반도체 구조물(120) 및 제1 전극(142) 하부에 배치될 수 있다.
또한, 제2 절연층(132)이는 제2-3 절연층(132c))은 관통홀(GH)을 포함하며, 관통홀(GH)을 통해 제2 도전층(165)이 제1 전극(142)과 전기적으로 연결될 수 있다. 이로써, 제2 절연층(132)은 제2 절연층(132)은 제2 전극(146) 및 제1 도전층(150)을 제2 도전층(165)로부터 절연시킬 수 있다.
또한, 제2 절연층(132)과 제1 절연층(131)은 서로 동일한 물질로 이루어질 수 있고, 서로 다른 물질로 이루어질 수 있다. 그리고 제1 절연층(131) 상에 별도의 제2 절연층(132)이 배치되므로 제1 절연층(131)에 형성된 결함이 제2 절연층(132)으로 전파되기 어려워, 제2 절연층(132)은 제1 절연층(131)과 제2 절연층(132) 사이의 계면이 결함의 전파를 차폐하는 역할을 수행할 수 있다.
또한, 제2 절연층(132)은 제1 리세스(128)에 대응하는 위치에 배치되는 제2-1 절연층(132a), 제2 리세스(129)에 대응하는 위치에 배치되는 제2-3 절연층(132c) 및 제2-1 절연층(132a)와 제2-3 절연층(132c) 이외의 제2-2 절연층(132b)를 포함할 수 있다. 즉, 제2-2 절연층(132b)은 제1 리세스(128)와 제2 리세스(129) 외부에 대응할 수 있다. 다시 말해, 제2-1 절연층(132a)은 제2 절연층(132)에서 제1 리세스(128)와 수직 방향(X 방향)으로 중첩되며, 제2-2 절연층(132b)은 제1 리세스(128) 및 제2 리세스(129)와 수직 방향(X 방향)으로 중첩되지 않으며, 제2-3 절연층(132c)은 제2 리세스(129)와 수직 방향(X 방향)으로 중첩된다.
그리고 제2-1 절연층(132a)은 제1 리세스(128)의 중심부를 기준으로 제1 리세스(128)의 가장자리로 갈수록 전체 폭이 커질 수 있다. 또한, 제2-3 절연층(132c)은 제2 리세스(129)의 중심부를 기준으로 제2 리세스(129)의 가장자리로 갈수록 전체 폭이 커질 수 있다. 뿐만 아니라, 제2-1 절연층(132a)와 제2-3 절연층(132c)은 두께가 각각 제1 리세스(128)와 제2 리세스(129)의 높이(h1)보다 작고, 제1-2 절연층(132c)의 두께보다 클 수 있다. 이러한 제2 절연층(132)은 이하 도 2 및 도 3에서 자세히 설명한다.
제2 도전층(165)은 제2 절연층(132) 및 제1 전극(142) 하부에 배치될 수 있다. 그리고 제2 도전층(165)은 제2-3 절연층(132c)의 관통홀(GH) 내에 배치되어 제1 전극(142)과 전기적으로 연결될 수 있다. 실시예에 따르면, 제2 절연층(132)은 제1 전극(142)과 제2 전극(146) 사이의 영역에서 제1 절연층(131) 하부에 배치되므로, 제2 절연층(132)에 결함이 발생한 경우에도 제1 절연층(131)이 외부의 습기 및/또는 기타 오염 물질의 침투를 방지할 수 있다.
그리고 제2 도전층(165)은 반사율이 우수한 물질로 이루어질 수 있다. 예시적으로 제2 도전층(165)은 Ti, Ni, 등의 금속을 포함할 수 있다.
접합층(160)은 반도체 구조물(120)의 하부에 배치될 수 있다. 다만, 제2 도전층(165)은 제2 리세스(129)가 없는 경우에 반도체 구조물(120) 하부에 존재하지 않을 수 있다. 그리고 반도체 소자(10A)의 구조에 따라 접합층(160)의 위치는 변경될 수 있다.
접합층(160)은 후술하는 기판(170)과 제2 도전층(165)을 서로 접합할 수 있다.
또한, 접합층(160)은 도전성 재료를 포함할 수 있다. 예시적으로 접합층(160)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
기판(170)은 도전성 물질로 이루어질 수 있다. 예시적으로 기판(170)은 금속 또는 반도체 물질을 포함할 수 있다. 기판(170)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 반도체 소자(10A) 동작시 발생하는 열을 신속이 외부로 방출할 수 있다. 또한 상기 기판(170)이 도전성 물질로 구성되는 경우, 상기 제1 전극(142)은 상기 기판(170)을 통해 외부에서 전류를 공급받을 수 있다.
기판(170)은 실리콘, 몰리브덴, 실리콘, 텅스텐, 구리 및 알루미늄으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
패시베이션층(180)은 반도체 구조물(120)의 상면과 측면에 배치될 수 있다. 패시베이션층(180)의 두께는 200㎚ 이상 내지 500㎚ 이하일 수 있다. 200㎚이상일 경우, 소자를 외부의 수분이나 이물질로부터 보호하여 소자의 전기적, 광학적 신뢰성을 개선할 수 있고, 500㎚ 이하일 경우 반도체 소자에 인가되는 스트레스를 줄일 수 있고, 반도체 소자의 광학적, 전기적 신뢰성이 저하되거나 반도체 소자의 공정 시간이 길어짐에 따라 반도체 소자의 단가가 높아지는 문제점을 개선할 수 있다.
반도체 구조물(120)의 상면에는 요철이 형성될 수 있다. 이러한 요철은 반도체 구조물(120)에서 출사되는 광의 추출 효율을 향상시킬 수 있다. 요철은 자외선 파장에 따라 평균 높이가 다를 수 있으며, UV-C의 경우 300㎚ 내지 800㎚ 정도의 높이를 갖고, 평균 500㎚ 내지 600㎚ 정도의 높이를 가질 때 광 추출 효율이 향상될 수 있다.
도 2를 참조하면, 제2-3 절연층(132c)은 하부로 갈수록 폭(Wa)이 커질 수 있다. 또한, 제2-3 절연층(132c)은 제1 절연층(131) 하부에서 제2 리세스(129)의 가장자리를 향해 두께(Ha)가 감소할 수 있다.
이에 따라, 제2-3 절연층(132c)의 최대 두께(Hk)는 제2-2 절연층(132b)의 최대 두께(Hl)보다 클 수 있다. 그리고 제2-3 절연층(132c)의 최대 두께(Hk)는 제2 리세스(129)의 높이(h1)보다 작을 수 있다. 이로써, 제2-3 절연층(132c)은 제2 리세스(129) 내에서 가장자리를 향해 두께가 증가하여 제2 리세스(129)의 단차에 따라 발생하는 높이차를 감소할 수 있다. 또한, 본 명세서에서 두께와 높이는 수직 방향(X 방향)으로의 길이를 의미하며, 폭은 수평 방향(Y 방향)으로의 길이를 의미한다.
이로써, 제2 리세스(129)의 높이(h1)는 제2-3 절연층(132c)의 하면(BS2)의 높이차(h2)보다 클 수 있다. 여기서, 제2-3 절연층(132c)의 하면(BS2)의 높이차는 제2-3 절연층(132c)에서 관통홀(GH)을 제외하고, 하면(BS2) 중 최상부 위치하는 면(BSA)과 최하부에 위치하는 면(BSB) 사이의 높이차를 의미한다. 구체적으로, 제2 리세스(129)의 높이(h1)와 제2-3 절연층(132c)의 하면(BS2)의 높이차(h2) 간의 높이 비는 1:0 내지 1:0.2일 수 있다. 상기 높이 비를 벗어나는 경우에 제2-3 절연층(132c)의 하부에 배치되는 층이 제2-3 절연층(132c)의 하면(BS2)을 따라 높이차를 가지게 되므로, 보이드가 용이하게 발생하는 문제가 존재한다. 그리고 반도체 소자의 신뢰성이 저하되는 문제가 존재한다.
이러한 구성에 의하여, 제2-3 절연층(132c)과 제2-3 절연층(132c) 하부의 제2 도전층(165) 간의 계면에서 높이차가 감소하므로 각 층이 평탄화되어, 제2-3 절연층(132c) 하부의 각 층의 계면에서 발생하는 보이드를 억제할 수 있다. 나아가, 보이드에 의해 상기 계면에서의 접합 및 열 내성 등이 향상되어 반도체 소자의 신뢰성이 향상될 수 있다.
이 때, 제2-3 절연층(132c)은 제2 리세스(129)의 중심에 배치되는 관통홀(GH)을 포함할 수 있다. 관통홀(GH)은 제2 리세스(129) 내에서 수직 방향(X 방향)으로 연장될 수 있다. 그리고 관통홀(GH)에 의해 제1 전극(142)의 상면이 노출되므로, 관통홀(GH) 내에 제2 도전층(165)가 배치됨으로써 제2 도전층(165)이 제1 전극(142)과 전기적으로 연결될 수 있다.
또한, 관통홀(GH)은 제1 전극(142)과 수직 방향(X 방향)으로 중첩되므로, 관통홀(GH) 내의 제2 도전층(165)의 길이를 최소화할 수 있다. 이에 따라, 제2 도전층(165)에 의한 저항을 최소화하여 반도체 소자의 광 출력이 향상될 수 있다.
제2 리세스(129)는 수직 방향(X 방향)으로 높이(h1)가 제1 리세스(128)의 수직 방향(X 방향)으로 높이(h1)와 동일할 수 있다. 본 명세서에서는 이를 기준으로 설명한다. 이에 따라, 제2 리세스(129)는 수평 방향(Y 방향)으로 제1 리세스(128)와 중첩될 수 있다. 그리고 제2 리세스(129)의 경사각도(θ1)는 제1 리세스(128)의 경사각도(θ2)와 동일할 수 있다. 여기서, 제2 리세스(129)의 경사각도(θ1)와 제1 리세스(128)의 경사각도(θ2)는 제1 절연층(131)이 수평면(XZ 평면)과 이루는 각도일 수 있다.
이러한 구성에 의하여, 제1 리세스(128)와 제2 리세스(129)는 동일한 공정 단계에서 동시에 이루어질 수 있다. 이에, 제1 실시예에 따른 반도체 소자(10A)는 간소화된 공정으로 구현될 수 있다. 다만, 이러한 공정에 한정되는 것은 아니다. 즉, 제1 리세스(128)의 최소 길이와 제2 리세스(129)의 최소 길이가 상이한 경우, 제1 리세스(128)와 제2 리세스(129)는 서로 다른 공정으로 이루어질 수 있다. 또한, 제2 리세스(129)의 경사각도(θ1)는 제1 리세스(128)의 경사각도(θ2)와 상이할 수도 있다.
그리고 제2 리세스(129)의 경사각도(θ1)는 70도 내지 90도일 수 있다. 이러한 면적 범위를 만족하는 경우 상면에 제1 전극(142)을 형성하는데 유리할 수 있고, 많은 개수의 제2 리세스(129)를 형성할 수 있다.
제2 리세스(129)의 경사각도(θ1)가 70도보다 작으면 제거되는 활성층(126)의 면적이 증가할 수 있지만, 상기 제1 전극(142)이 배치될 면적이 작아질 수 있다. 따라서 전류 주입 특성이 저하될 수 있고, 발광 효율이의 저하될 수 있다. 따라서, 상기 제2 리세스(129)의 경사각도(θ1)를 이용하여 제1 전극(142)과 제2 전극(146)의 면적 비를 조절할 수도 있다.
또한, 제1 리세스(128)의 경사각도(θ2)는 70도 내지 90도일 수 있다. 제1 리세스(128)의 경사각도(θ2)는 제1 절연층(131)이 평면(YZ 평면)과 이루는 각도일 수 있다. 제1 리세스(128)의 경사각도(θ2)가 해당 범위를 벗어나는 경우에는 측면을 향해 이동하는 광이 제1 절연층(131)에 의해 상측으로 반사하는 효율이 떨어질 수 있다.
또한, 제2 리세스(129)의 최대 폭(W1)은 38㎛ 이상 60㎛ 이하일 수 있다. 제2 리세스(129)의 폭(W1)이 38㎛이상일 때, 제2 리세스(129) 내부에 제1 전극(142)을 배치하는 데에 있어서, 상기 제1 전극(142)이 제1 도전형 반도체층(124)과 전기적으로 연결되기 위한 면적을 확보하기 위한 공정 마진을 확보할 수 있고, 60㎛이하일 때, 제1 전극(142)을 배치하기 위해 감소하는 활성층(126)의 볼륨을 방지할 수 있고, 따라서 발광 효율이 악화될 수 있다.
그리고 이러한 범위에서, 전류 분산에 유리하도록 다수의 제1 전극(142)이 배치될 수 있다. 제2 리세스(129)의 최대 폭(W1)은 제2 도전형 반도체층(127)의 하부에 배치되어 제2 리세스에서 가장 넓은 면적으로 정의할 수 있다. 또한, 제2 리세스(129)의 폭(W1)은 원형으로 구성되는 경우 직경일 수 있고, 타원 또는 다각형 구조로 구성되는 경우 최대 폭을 의미할 수 있다. .
그리고 제2 리세스(129)의 최소 폭(W2)은 제1 도전형 반도체층(124)과 접하는 제2 리세스(129)의 최소 폭일 수 있다.
또한, 제1 전극(142)의 폭(W3)은 24㎛ 이상 50㎛ 이하일 수 있다. 이러한 범위를 만족하는 경우 전류 분산에 유리할 수 있고, 많은 개수의 제1 전극(142)을 배치할 수 있다. 제1 전극(142)의 폭(W3)이 24㎛보다 이상일 때, 제1 도전형 반도체층(124)에 주입되는 전류를 충분하게 확보할 수 있고, 50㎛이하일 때 제1 도전형 반도체층(124)에 배치되는 복수 개의 제1 전극(142)의 수를 충분히 확보하므로 전류 분산 특성을 확보할 수 있다. 여기서, 제1 전극(142)의 폭(W3)은 제1 전극(142)이 원형으로 구성되는 경우 직경일 수 있고, 타원 또는 다각형 구조로 구성되는 경우 최대 폭을 의미할 수 있다. 그리고 폭은 앞서 설명한 바와 같이 수평 방향(Y 방향)으로 길이일 수 있다.
제2 전극(146)의 두께는 제1 절연층(131)의 두께보다 얇을 수 있다. 따라서, 제2 전극(146)을 감싸는 제1 도전층(150)과 제2 절연층(132)의 스텝 커버리지 특성을 확보할 수 있고, 반도체 소자(10A)의 신뢰성을 개선할 수 있다. 제2 전극(146)은 제1 절연층(131)과 1㎛ 내지 4㎛의 제1 이격 거리(D1)를 가질 수 있다. 1㎛ 이상의 이격 거리를 가질 경우, 제1 절연층(131) 사이에 제2 전극(146)을 배치하는 공정의 공정 마진을 확보할 수 있고, 따라서 반도체 소자(10A)의 전기적 특성, 광학적 특성 및 신뢰성이 개선될 수 있다. 이격 거리가 4㎛ 이하일 경우, 제2 전극(146)이 배치될 수 있는 전체 면적을 확보할 수 있고 반도체 소자(10A)의 동작 전압 특성을 개선할 수 있다.
또한, 제1 도전층(150)은 제1 이격 거리(D1) 내에서 제2 전극(146)의 측면과 상면 및 제1 절연층(131)의 측면과 상면에 접할 수 있다. 또한, 제1 이격 거리(D1) 내에서 제1 도전층(150)과 제2 도전성 반도체층(126)이 접촉하여 쇼트키 접합이 형성되는 영역이 존재할 수 있으며, 쇼트키 접합이 형성됨으로써 전류 분산이 용이해질 수 있다. 다만, 이러한 구성에 한정하지 않고, 제2 전극(146)과 제2 도전형 반도체층(127) 사이의 저항보다 제1 도전층(150)과 제2 도전형 반도체층(127) 사이의 저항이 더 큰 범위 내에서 제1 도전층(150)은 자유롭게 배치될 수 있다.
도 3을 참조하면, 제2-1 절연층(132a)은 제2 도전층(165)을 향해 폭(Wb)이 커질 수 있다. 또한, 제2-1 절연층(132a)은 제1 절연층(131) 하부에서 제1 리세스(128) 가장자리를 향해 두께(Hb)가 감소할 수 있다.
이에 따라, 제1 리세스(128)의 중심부(C1)에서 제2-1 절연층(132a)의 최대 두께(Hm)는 제2-2 절연층(132b)의 최대 두께(Hl)보다 클 수 있다. 그리고 제2-1 절연층(132a)의 최대 두께(Hk)는 제1 리세스(128)의 높이(h1)보다 작을 수 있다. 이로써, 제2-1 절연층(132a)은 제1 리세스(128)의 가장자리를 향해 높이가 증가하여 제1 리세스(128)의 단차에 따라 발생하는 높이차를 감소할 수 있다.
이로써, 제1 리세스(128)의 높이(h1, 도 2)는 제2-1 절연층(132a)의 하면(BS2)의 높이차(h3)보다 클 수 있다. 여기서, 제2-1 절연층(132a)의 하면(BS2)의 높이차(h3)는 하면(BS2) 중 최상부 위치하는 면(BSC)과 최하부에 위치하는 면(BSD) 사이의 높이차를 의미한다. 구체적으로, 제2 리세스(129)의 높이(h1)와 제2-1 절연층(132a)의 하면(BS2)의 높이차(h3) 간의 높이 비는 1:0 내지 1:0.2일 수 있다. 상기 높이 비를 벗어나는 경우에 제2-1 절연층(132a)의 하부에 배치되는 층이 제2-1 절연층(132a)의 하면(BS2)을 따라 높이차를 가지게 되므로, 보이드가 용이하게 발생하는 문제가 존재한다. 그리고 반도체 소자의 신뢰성이 저하되는 문제가 존재한다.
즉, 이러한 구성에 의하여 제2-1 절연층(132a)과 제2-1 절연층(132a) 하부의 제2 도전층(165) 간의 계면에서 높이차가 감소하여 각 층이 평탄화되어, 제2-1 절연층(132a) 하부의 각 층의 계면에서 발생하는 보이드를 억제할 수 있다. 특히, 기판(170)과 제2 도전층(165) 사이를 접합하는 과정에서 접합층(160) 내에 발생하는 보이드가 억제될 수 있다. 나아가, 보이드에 의해 상기 계면에서의 접합 및 열 내성 등이 향상되어 반도체 소자의 신뢰성이 향상될 수 있다.
제2-1 절연층(132a)이 제1 리세스(128) 내에서 하부로 갈수록 전체 폭이 증가하므로, 복수의 층으로 구성되면 각 층의 계면에서 결함이 발생하더라도 다른 층으로 결함이 전파되는 것을 용이하게 차단할 수 있다.또한, 제1 리세스(128)는 반도체 구조물(120)의 외측면과 이격 거리(W4)가 3㎛ 내지 5㎛일 수 있다. 다만, 이러한 거리는 반도체 소자나 반도체 구조물의 크기에 따라 변형될 수 있다. 또한, 제1 리세스(128)의 상면은 수평방향 최소 폭(W5)이 2㎛ 내지 8㎛일 수 있다.
또한, 제1 리세스(128) 내에서 수직 방향(X 방향)으로 제2-1 절연층(132a)의 하면(BS2)으로부터 제2-1 절연층(132a)의 상면까지의 최대 높이(h5)는 1.7㎛ 내지 2.1㎛일 수 있다.
또한, 제1 리세스(128) 내에서 수직 방향(X 방향)으로 하면(BS2)으로부터 제1 절연층(131)의 최대 높이(h6)는 2.4㎛ 내지 2.6㎛일 수 있다.
도 4는 제1 실시예에 따른 반도체 소자의 평면도이고, 도 5는 도 4에서 K 부분의 확대도이다.
도 4를 참조하면, GaN 기반의 반도체 구조물(120)이 자외선을 발광하는 경우 알루미늄을 포함할 수 있고, 반도체 구조물(120)의 알루미늄 조성이 높아지면 반도체 구조물(120) 내에서 전류 분산 특성이 저하될 수 있다. 또한, 활성층(126)이 Al을 포함하여 자외선을 발광하는 경우, 활성층(126)은 GaN 기반의 청색 발광 소자에 비하여 측면으로 방출하는 광량이 증가하게 된다(TM 모드). 이러한 TM모드는 자외선 광을 생성하는 자외선 반도체 소자에서 주로 발생할 수 있다.
자외선 반도체 소자는 청색 GaN 기반의 반도체 소자에 비해 전류 분산 특성이 떨어진다. 따라서, 자외선 반도체 소자는 청색 GaN 기반의 반도체 소자에 비해 상대적으로 많은 제1 전극(142) 및 제2 리세스(129)를 배치할 필요가 있다.
알루미늄의 조성이 높아지면 전류 분산 특성이 악화될 수 있다. 즉, 각각의 제1 전극(142)의 인근지점에만 전류가 분산되며, 거리가 먼 지점에서는 전류밀도가 급격히 낮아질 수 있다. 따라서, 유효 발광 영역(P2)이 좁아질 수 있다.
유효 발광 영역(P2)은 전류 밀도가 가장 높은 제1 전극(142)의 중심에서의 전류 밀도를 기준으로 전류 밀도가 40% 이하인 경계지점까지의 영역으로 정의할 수 있다. 예를 들어, 유효 발광 영역(P2)은 제2 리세스(129)의 중심으로부터 40㎛이내의 범위에서 주입 전류의 레벨, Al의 조성에 따라 조절될 수 있다.
저전류밀도영역(P3)은 전류밀도가 낮아서 방출되는 광량이 유효 발광 영역(P2)에 비해 적을 수 있다. 따라서, 전류밀도가 낮은 저전류밀도영역(P3)에 제1 전극(142) 및 제2 리세스(129)를 더 배치하거나 반사구조를 이용하여 광 출력을 향상시킬 수 있다.
일반적으로 청색광을 방출하는 GaN 기반의 반도체 소자의 경우 상대적으로 전류 분산 특성이 우수하므로 제2 리세스(129) 및 제1 전극(142)의 면적을 최소화하는 것이 바람직하다. 제2 리세스(129)와 제1 전극(142)의 면적이 커질수록 활성층(126)의 면적이 작아지기 때문이다. 그러나, 실시예의 경우 알루미늄의 조성이 높아서 전류 분산 특성이 상대적으로 떨어지므로, 활성층(126)의 면적을 희생하더라도 제1 전극(142)의 면적 및/또는 개수를 증가시켜 저전류밀도영역(P3)을 줄이거나, 또는 저전류밀도영역(P3)에 반사구조를 배치하는 것이 바람직할 수 있다.
또한, 제2 리세스(129)의 개수를 증가하는 경우에 제2 리세스(129)는 가로 세로 방향으로 일직선으로 배치하지 않고, 지그재그로 배치될 수 있다. 이 경우 저전류밀도영역(P3)의 면적을 좁힐 수 있기 때문에 대부분의 활성층(126)이 발광에 참여할 수 있다.
또한, 제1 영역(RA)는 유효 발광 영역(P2)과 중첩되어, 광 출력을 유지할 수 있다. 그리고 제2 영역(RI)은 반도체 구조물(120)의 외측면을 따라 연장 배치되어, 유효 발광 영역(P2)과 중첩되지 않을 수 있다.
도 5를 참조하면, 제1 리세스(128)의 최소 폭(W6)은 제2 리세스(129)의 최소 폭(W1)보다 작을 수 있다. 구체적으로, 제1 리세스(128)의 최소 폭(W6)은 제2 리세스(129)의 최소 폭(W1)과 폭의 비가 1:5 내지 1:19일 수 있다.
제1 리세스(128)의 최소 폭(W6)이 제2 리세스(129)의 최소 폭(W1)과 폭의 비가 1:5보다 작은 경우, 박리에 의한 산화가 용이해지는 한계가 존재한다. 그리고 제1 리세스(128)의 최소 폭(W6)이 제2 리세스(129)의 최소 폭(W1)과 폭의 비가 1:19보다 큰 경우, 전류 스프레딩을 위한 제2 리세스(129)의 개수가 감소하여 광출력이 저하되는 문제가 존재한다.
또한, 전술한 바와 같이, 제2 리세스(129)는 중심(C2)을 가질 수 있다. 그리고 제2 리세스(129)의 중심(C2)은 내부의 제1 전극(142)의 중심과 동일할 수 있으며, 제1 전극(142)의 중심에서 전류 밀도를 기준으로 전류 밀도가 40%이하인 경계 지점까지의 거리(L)는 인접한 제2 리세스(129)의 중심(C2) 간의 폭(W7)보다 클 수 있다. 구체적으로, 인접한 제2 리세스(129)의 중심(C2) 사이의 폭(W7)은 상기 경계 지점까지의 거리(L)의 2배 이상일 수 있다. 이러한 구성에 의하여, 전류 주입이 용이하게 이루어져 광 출력이 개선될 수 있다.
뿐만 아니라, 제1 리세스(128)에 가장 인접한 제2 리세스(129)와 제1 리세스(128) 간의 최소 폭(W8)은 상기 경계 지점까지의 거리(L)보다 클 수 있다. 이로써, 상기 제2 리세스(129)를 통해 주입된 전류가 제1 리세스(128)에 의해 스프레딩이 방해하지 않도록 위치하므로, 반도체 소자가 제1 리세스(128)를 가지더라도 광 출력이 감소되지 않을 수 있다.
도 6은 제2 실시예에 따른 반도체 소자의 개념도이다.
도 6을 참조하면, 제2 실시예에 따른 반도체 소자(10B)는 제1 도전형 반도체층(124), 제2 도전형 반도체층(127), 활성층(126)을 포함하는 반도체 구조물(120)과, 반도체 구조물(120) 하부에 일부 배치되는 제1 절연층(131), 제1 도전형 반도체층(124)과 전기적으로 연결되는 제1 전극(142)과, 제2 도전형 반도체층(127)과 전기적으로 연결되는 제2 전극(146), 제2 전극(146)과 전기적으로 연결되고 제1 절연층(131) 하부에 배치되는 제1 도전층(150), 제1 도전층(150) 하부에 배치되는 제2 절연층(132), 제2 절연층(132) 하부에 배치되는 제2 도전층(160), 제2 도전층(160) 하부에 배치되는 접합층(160) 및 접합층(160) 하부에 배치되는 기판(170)을 포함할 수 있다.
구체적으로, 제2 실시예에 따른 반도체 소자(10B)에서 제1 절연층(132)은 제1 리세스(128)에 대응하는 위치에 배치되는 제1-1 절연층(131a), 제2 리세스(129) 에 대응하는 위치에 배치되는 제1-3 절연층(131c) 및 제1-1 절연층(131a)와 제1-3 절연층(131c)이외의 제1-2 절연층(131b)를 포함할 수 있다. 즉, 제1-2 절연층(131b)은 제1 리세스(128)와 제2 리세스(129) 외부에 대응할 수 있다. 다시 말해, 제1-1 절연층(131a)은 제1 절연층(131)에서 제1 리세스(128)와 수직 방향(X 방향)으로 중첩되며, 제1-2 절연층(131b)은 제1 리세스(128) 및 제2 리세스(129)와 수직 방향(X 방향)으로 중첩되지 않으며, 제1-3 절연층(131c)은 제2 리세스(129)와 수직 방향(X 방향)으로 중첩된다.
먼저, 제1-3 절연층(131c)은 하부를 향해 전체 폭이 커질 수 있다. 즉, 제1-3 절연층(131c)은 제2 도전층(165)을 향해 폭(Wc)이 커질 수 있다. 또한, 제1-3 절연층(131c)은 반도체 구조물(120) 하부에서 제2 리세스(129)의 가장자리를 향해 두께(Hc)가 감소할 수 있다.
이에 따라, 제1-3 절연층(131c)의 최대 두께(Hn)는 제1-2 절연층(131b)의 최대 두께(Ho)보다 클 수 있다. 그리고 제1-3 절연층(131c)의 최대 두께(Hn)는 제2 리세스(129)의 높이(h1)보다 작을 수 있다. 이로써, 제1-3 절연층(131c)은 제2 리세스(129) 내에서 중심부(C2)을 향해 높이가 증가하므로 제2 리세스(129)의 단차에 따라 발생하는 높이차를 보상하여 제1-3 절연층(131c) 하부에 배치되는 각층의 계면의 높이차를 보상할 수 있다.
또한, 제2 리세스(129)의 높이(h1)는 제1-3 절연층(131c)의 하면(BS1)의 높이차(h7)보다 클 수 있다. 여기서, 제1-3 절연층(131c)의 하면(BS1)의 높이차(h7)는 제1-3 절연층(131c)에서 관통홀(GH)을 제외하고, 하면(BS1) 중 최상부 위치하는 면(BSE)과 최하부에 위치하는 면(BSF) 사이의 높이차를 의미한다. 구체적으로, 제2 리세스(129)의 높이(h1)와 제1-3 절연층(131c)의 하면(BS1)의 높이차(h7) 간의 높이 비는 1:0 내지 1:0.2일 수 있다. 상기 높이 비를 벗어나는 경우에 제1-3 절연층(131c)의 하부에 배치되는 층이 제1-3 절연층(131c)의 하면(BS1)을 따라 높이차를 가지게 되므로, 보이드가 용이하게 발생하는 문제가 존재한다. 그리고 반도체 소자의 신뢰성이 저하되는 문제가 존재한다.
이러한 구성에 의하여, 제1-3 절연층(131c)과 제1-3 절연층(131c) 하부의 제2 도전층(165) 간의 계면에서 높이차가 감소하므로 각 층이 평탄화되어, 제1-3 절연층(131c) 하부의 각 층의 계면에서 발생하는 보이드를 억제할 수 있다. 나아가, 보이드에 의해 상기 계면에서의 접합 및 열 내성 등이 향상되어 반도체 소자의 신뢰성이 향상될 수 있다.
이러한 구성에 의하여, 제1-3 절연층(131c) 하부에 배치되는 제1 도전층(150), 제2 절연층(132), 제2 도전층(165), 접합층(160) 및 기판(170)에서 각 구성요소의 계면이 평탄화되어, 제1 절연층(131) 하부의 각 층의 계면에서 발생하는 보이드를 억제할 수 있다. 특히, 보이드에 의해 접합층(160)에서의 접합 및 열 내성 등이 향상되어 반도체 소자의 신뢰성이 향상될 수 있다.
또한, 제2 리세스(129)의 중심에 배치되는 제2 절연층(132)의 관통홀(GH)은 제2 리세스(129) 내에서 수직 방향(X 방향)으로 연장될 수 있다. 이에 따라, 관통홀(GH)은 제1 전극(142)과 수직 방향(X 방향)으로 중첩되므로, 관통홀(GH) 내의 제2 도전층(165)의 길이를 최소화할 수 있다. 이에 따라, 제2 도전층(165)에 의한 저항을 최소화하여 반도체 소자의 광 출력이 향상될 수 있다.
제1-1 절연층(131a)은 제1 리세스(128) 내에서 하부로 갈수록 폭(Wd)이 커질 수 있다. 구체적으로, 제1-1 절연층(131a)은 제2 도전층(165)을 향해 폭(Wd)이 커질 수 있다. 또한, 제1-1 절연층(131a)은 반도체 구조물(120) 하부에서 제1 리세스(128)의 가장자리를 향해 두께(Hd)가 감소할 수 있다.
이에 따라, 제1 리세스(128)의 중심부(C1)에서 제1-1 절연층(131a)의 최대 두께(Hp)는 제1-2 절연층(131b)의 최대 두께(Ho)보다 클 수 있다. 그리고 제1-1 절연층(131a)의 최대 두께(Hp)는 제1 리세스(128)의 높이(h1)보다 작을 수 있다. 이로써, 제1-1 절연층(131a)은 제1 리세스(128)의 중심부(C1)에서 가장자리를 향해 높이가 증가하여 제1 리세스(128)의 단차에 따라 발생하는 높이차를 감소할 수 있다.
또한, 제2 리세스(129)의 높이(h1)는 제1-1 절연층(131a)의 하면(BS1)의 높이차(h4)보다 클 수 있다. 여기서, 제1-1 절연층(131a)의 하면(BS1)의 높이차(h3)는 하면(BS1) 중 최상부 위치하는 면(BSG)과 최하부에 위치하는 면(BSH) 사이의 높이차를 의미한다. 구체적으로, 제2 리세스(129)의 높이(h1)와 제1-1 절연층(131a)의 하면(BS1)의 높이차(h4) 간의 높이 비는 1:0 내지 1:0.2일 수 있다. 상기 높이 비를 벗어나는 경우에 제1-1 절연층(131a)의 하부에 배치되는 층이 제1-1 절연층(131a)의 하면(BS1)을 따라 높이차를 가지게 되므로, 보이드가 용이하게 발생하는 문제가 존재한다. 그리고 반도체 소자의 신뢰성이 저하되는 문제가 존재한다.
즉, 이러한 구성에 의하여 제1-1 절연층(131a)과 제1-1 절연층(131a) 하부의 제2 도전층(165) 간의 계면에서 높이차가 감소하여 계면이 평탄화되므로, 제1-1 절연층(131a) 하부의 각 층의 계면에서 발생하는 보이드를 억제할 수 있다. 특히, 기판(170)과 제2 도전층(165) 사이를 접합하는 과정에서 접합층(160) 내에 발생하는 보이드가 억제될 수 있다. 나아가, 보이드에 의해 상기 계면에서의 접합 및 열 내성 등이 향상되어 반도체 소자의 신뢰성이 향상될 수 있다.
뿐만 아니라, 제1 도전층(150)도 상면 또는 하면의 높이차가 감소하므로, 제1 리세스(128)의 형상을 따라 반도체 구조물(120)을 향해 연장되지 않을 수 있다. 이로써, 제1 도전층(150)은 제1 리세스(128)와 수평 방향(Y 방향)으로 중첩되지 않으므로, 제1 리세스(128)와 수직 방향(X 방향)으로 중첩되는 면적을 최소화할 수 있다. 즉, 제2 전극(146)과 전극 패드(166) 사이에서 제1 도전층(150)의 길이가 감소하고 전기적 저항이 감소하므로, 반도체 소자의 전기적 특성이 개선될 수 있다.
또한, 제1 절연층(131)이 제1 리세스(128) 내에서 하부로 갈수록 전체 폭이 커지므로, 복수의 층으로 구성되면 각 층의 계면에서 결함이 발생하더라도 다른 층으로 결함이 전파되는 것을 용이하게 차단할 수 있다.
그리고 제2 실시예에 따른 반도체 소자(10B)는 상술한 내용을 제외한 도 1 내지 도 3에서 설명한 제1 실시예에 따른 내용이 동일하게 적용될 수 있다.
도 7은 제3 실시예에 따른 반도체 소자의 개념도이다.
제3 실시예에 따른 반도체 소자(10C)는 제1 도전형 반도체층(124), 제2 도전형 반도체층(127), 활성층(126)을 포함하는 반도체 구조물(120)과, 반도체 구조물(120) 하부에 일부 배치되는 제1 절연층(131), 제1 도전형 반도체층(124)과 전기적으로 연결되는 제1 전극(142)과, 제2 도전형 반도체층(127)과 전기적으로 연결되는 제2 전극(146), 제2 전극(146)과 전기적으로 연결되고 제1 절연층(131) 하부에 배치되는 제1 도전층(150), 제1 도전층(150) 하부에 배치되는 제2 절연층(132), 제2 절연층(132) 하부에 배치되는 제2 도전층(160), 제2 도전층(160) 하부에 배치되는 접합층(160) 및 접합층(160) 하부에 배치되는 기판(170)을 포함할 수 있다.
구체적으로, 제3 실시예에 따른 반도체 소자(10C)에서 제1 절연층(132)은 제1 리세스(128)에 대응하는 위치에 배치되는 제1-1 절연층(131a), 제2 리세스(129) 에 대응하는 위치에 배치되는 제1-3 절연층(131c) 및 제1-1 절연층(131a)와 제1-3 절연층(131c)이외의 제1-2 절연층(131b)를 포함할 수 있다. 즉, 제1-2 절연층(131b)은 제1 리세스(128)와 제2 리세스(129) 외부에 대응할 수 있다. 다시 말해, 제1-1 절연층(131a)은 제1 절연층(131)에서 제1 리세스(128)와 수직 방향(X 방향)으로 중첩되며, 제1-2 절연층(131b)은 제1 리세스(128) 및 제2 리세스(129)와 수직 방향(X 방향)으로 중첩되지 않으며, 제1-3 절연층(131c)은 제2 리세스(129)와 수직 방향(X 방향)으로 중첩된다.
또한, 제2 절연층(132)은 제1 리세스(128)에 대응하는 위치에 배치되는 제2-1 절연층(132a), 제2 리세스(129)에 대응하는 위치에 배치되는 제2-3 절연층(132c) 및 제2-1 절연층(132a)와 제2-3 절연층(132c) 이외의 제2-2 절연층(132b)를 포함할 수 있다. 즉, 제2-2 절연층(132b)은 제1 리세스(128)와 제2 리세스(129) 외부에 대응할 수 있다. 다시 말해, 제2-1 절연층(132a)은 제2 절연층(132)에서 제1 리세스(128)와 수직 방향(X 방향)으로 중첩되며, 제2-2 절연층(132b)은 제1 리세스(128) 및 제2 리세스(129)와 수직 방향(X 방향)으로 중첩되지 않으며, 제2-3 절연층(132c)은 제2 리세스(129)와 수직 방향(X 방향)으로 중첩된다.
먼저, 제1-3 절연층(131c)은 제2 리세스(129) 내에서 제2 도전층(165)을 향해 폭(We)이 커질 수 있다. 또한, 제2 리세스(129) 내의 제1-3 절연층(131c)은 반도체 구조물(120) 하부에서 제2 리세스(129) 가장자리를 향해 두께(He)가 감소할 수 있다.
이에 따라, 제1-3 절연층(131c)의 최대 두께(Hq)는 제1-2 절연층(131b)의 최대 두께(Hr)보다 클 수 있다. 그리고 제1-3 절연층(131c)의 최대 두께(Hq)는 제2 리세스(129)의 높이(h1)보다 작을 수 있다. 이로써, 제1-3 절연층(131c)은 제2 리세스(129) 내에서 중심부(C2)을 향해 높이가 증가하므로 제2 리세스(129)의 단차에 따라 발생하는 높이차를 보상하여 제1-3 절연층(131c) 하부에 배치되는 각층의 계면의 높이차를 보상할 수 있다.
또한, 제2 리세스(129)의 높이(h1)는 제1-3 절연층(131c)의 하면(BS1)의 높이차(h9)보다 클 수 있다. 여기서, 제1-3 절연층(131c)의 하면(BS1)의 높이차(h9)는 제1-3 절연층(131c)에서 관통홀(GH)을 제외하고, 하면(BS1) 중 최상부 위치하는 면(BSI)과 최하부에 위치하는 면(BSJ) 사이의 높이차를 의미한다. 이로써, 제2 리세스(129)의 높이에 대응한 제1-3 절연층(131c)의 하면의 높이차가 형성되는 것을 방지할 수 있다. 그리고 보이드가 발생하는 것을 억제하여 반도체 소자의 신뢰성이 향상된다.
또한, 제1-3 절연층(131c)과 제1-3 절연층(131c) 하부의 제2 도전층(165) 간의 계면에서 높이차가 감소하므로 각 층이 평탄화되어, 제1-3 절연층(131c) 하부의 각 층의 계면에서 발생하는 보이드를 억제할 수 있다. 나아가, 보이드에 의해 상기 계면에서의 접합 및 열 내성 등이 향상되어 반도체 소자의 신뢰성이 향상될 수 있다.
또한, 제2-1 절연층(132a)은 하부로 갈수록 전체 폭(Wf)이 커질 수 있다. 구체적으로, 제2-1 절연층(132a)은 제2 도전층(165)을 향해 폭(Wf)이 커질 수 있다. 또한, 제2-1 절연층(132a)은 제1 절연층(131) 하부에서 제1 리세스(128) 가장자리를 향해 두께(Hf)가 감소할 수 있다.
이에 따라, 제1 리세스(128)의 중심부(C1)에서 제2-1 절연층(132a)의 최대 두께(Hs)는 제2-2 절연층(132b)의 최대 두께(Hr)보다 클 수 있다. 그리고 제2-1 절연층(132a)의 최대 두께(Hs)는 제1 리세스(128)의 높이(h1)보다 작을 수 있다. 이로써, 제2-1 절연층(132a)은 제1 리세스(128)의 가장자리를 향해 높이가 증가하여 제1 리세스(128)의 단차에 따라 발생하는 높이차를 감소할 수 있다.
이로써, 제1 리세스(128)의 높이(h1)는 제2-1 절연층(132a)의 하면(BS2)의 높이차(h8)보다 클 수 있다. 여기서, 제2-1 절연층(132a)의 하면(BS2)의 높이차(h8)는 하면(BS2) 중 최상부 위치하는 면(BSK)과 최하부에 위치하는 면(BSL) 사이의 높이차를 의미한다. 이러한 구성에 의하여, 제2 리세스(129)의 높이에 대응한 제2-1 절연층(132a)의 하면의 높이차가 형성되는 것을 방지할 수 있다. 그리고 보이드가 발생하는 것을 억제하여 반도체 소자의 신뢰성이 향상된다.
또한, 제2 리세스(129)의 중심에 배치되는 제2-3 절연층(132)의 관통홀(GH)은 제2 리세스(129) 내에서 수직 방향(X 방향)으로 연장될 수 있다. 이에 따라, 관통홀(GH)은 제1 전극(142)과 수직 방향(X 방향)으로 중첩되므로, 관통홀(GH) 내의 제2 도전층(165)의 길이를 최소화할 수 있다. 이에 따라, 제2 도전층(165)에 의한 저항을 최소화하여 반도체 소자의 광 출력이 향상될 수 있다.
또한, 제2-1 절연층(132a)이 제1 리세스(128) 내에서 하부로 갈수록 전체 폭이 커지므로, 복수의 층으로 구성되면 각 층의 계면에서 결함이 발생하더라도 다른 층으로 결함이 전파되는 것을 용이하게 차단할 수 있다.
그리고 제3 실시예에 따른 반도체 소자(10C)는 상술한 내용을 제외한 도 1 내지 도 3에서 설명한 제1 실시예에 따른 내용이 동일하게 적용될 수 있다.
뿐만 아니라, 본 명세서에서 반도체 소자는 제2-3 절연층(132c)이 제2 리세스(129) 내에서 하부로 갈수록 전체 폭이 커지고, 제1-1 절연층(131a)이 제1 리세스(128) 내에서 하부로 갈수록 전체 폭이 증가할 수 있다.
도 8a는 제4 실시예에 따른 반도체 소자의 평면도이고, 도 8b는 도 8a에서 II'로 절단한 단면도이다.
도 8a 및 도 8b를 참조하면, 제4 실시예에 따른 반도체 소자(10D)는 제1 도전형 반도체층(124), 제2 도전형 반도체층(127), 활성층(126)을 포함하는 반도체 구조물(120)과, 제1 도전형 반도체층(124)과 전기적으로 연결되는 제1 전극(142)과, 제2 도전형 반도체층(127)과 전기적으로 연결되는 제2 전극(146)을 포함할 수 있다.
전술한 바와 같이, 반도체 구조물(120)은 제1 도전형 반도체층(124), 활성층(126), 및 제2 도전형 반도체층(127)을 포함할 수 있고, 제2 도전형 반도체층(127) 및 활성층(126)을 관통하여 제1 도전형 반도체층(124)의 일부 영역을 노출하는 제1 리세스(128)를 포함할 수 있다. 그리고 제1 전극(142), 제2 전극(146) 및 제2 절연층(132)에 대한 내용도 동일하게 적용될 수 있다. 여기서, 제2 절연층(132)은 도 1에서 제2 절연층(132)을 의미한다.
또한, 상기 설명한 바와 같인 제1 리세스(128)는 반도체 구조물(120)의 외측면을 따라 배치되어, 반도체 구조물(120)을 제2 영역(RI)과 제1 영역(RA)으로 분리할 수 있다. 도 1에서 설명한 바와 마찬가지로, 제1 리세스(128)는 평면상으로 폐루프(closed-loop)를 이룰 수도 있다. 다만, 이에 한정되는 것은 아니다.
그리고 폐루프의 내측에는 제1 영역(RA)이 위치하고, 폐루프의 외측에는 제2 영역(RI)이 위치할 수 있다. 다만, 전술한 바와 같이 반도체 구조물(120)의 가장자리를 따라 제1 리세스(128)를 연장한 가상선에 의해 제2 영역(RI)과 제1 영역(RA)으로 구획될 수도 있으나, 이하 제1 리세스(128)가 폐루프를 이루는 것을 기준으로 설명한다. 또한, 제2 영역(RI)에 대한 내용도 도 1에서 설명한 내용이 동일하게 적용될 수 있다.
제2 절연층(132)이 박리되는 경우, 제2 영역(RI)의 활성층(126)이 반도체 구조물(120)에서 외측에 위치하므로 외부 습기, 오염 물질로부터 산화될 수 있다. 하지만, 제2 영역(RI)의 활성층(126)에서 발생한 산화가 제1 리세스(128)에 의해 제1 영역(RA)의 활성층(126)으로 퍼져나가는 것을 차단할 수 있다. 단, 제2 절연층(132)은
또한, 제2 절연층(132)은 제1 리세스(128) 내에서 제1 리세스(128)을 중심을 기준으로 제1 리세스(128)의 가장자리를 향해 높이가 증가할 수 있다. 이러한 구성에 의하여, 후술하는 제1,2 패드(192, 196)이 일부 배치되더라도 제1 리세스(128)에 의한 경사 또는 높이차가 발생하는 것을 방지하여 높이차에 의한 보이드로 박리 등이 발생하는 것을 용이하게 방지할 수 있다.
그리고 제1 패드(192)는 제1 전극(142) 상에 배치될 수 있다. 또한, 제2 패드(196)는 제2 전극(146) 상에 배치될 수 있다. 그리고 반도체 소자(10D)의 하면으로부터 제1 패드(192)의 상면과 제2 패드(196)의 상면이 동일한 위치에 배치되도록, 제1 패드(192)와 제2 패드(196)의 두께가 조절될 수 있다. 예컨대, 제1 전극(142)의 상면과 제2 전극(146)의 상면의 높이 차이를 최소화하여, 제1 전극(142)과 제2 전극(146)을 본딩하는 경우 보이드(void) 발생을 감소시킬 수 있다.
이와 같이또한, 플립칩 형태의 반도체 소자에서도 제1 리세스(128)를 통해 제2 영역(RI)의 활성층(126)이 외부 습기, 오염 물질로부터 산화되는 것을 용이하게 방지할 수 있다. 또한, 제1 리세스(128)만을 포함하는 수직형의 반도체 소자에도 동일하게 적용될 수 있다.
도 9는 실시예에 따른 반도체 소자 패키지의 개념도이고, 도 10은 실시예에 따른 반도체 소자 패키지의 평면도이다.
도 9를 참조하면, 반도체 소자 패키지는 홈(개구부, 3)이 형성된 몸체(2), 몸체(2)에 배치되는 반도체 소자(10), 및 몸체(2)에 배치되어 반도체 소자(10)와 전기적으로 연결되는 한 쌍의 리드 프레임(5a, 5b)을 포함할 수 있다. 반도체 소자(10)는 전술한 구성을 모두 포함할 수 있다. 여기서, 반도체 소자(10)는 상술한 실시예의 반도체 소자가 모두 적용될 수 있다.
몸체(2)는 자외선 광을 반사하는 재질 또는 코팅층을 포함할 수 있다. 몸체(2)는 복수의 층(2a, 2b, 2c, 2d, 2e)을 적층하여 형성할 수 있다. 복수의 층(2a, 2b, 2c, 2d, 2e)은 동일한 재질일 수도 있고 상이한 재질을 포함할 수도 있다. 예시적으로 복수의 층(2a, 2b, 2c, 2d, 2e)은 알루미늄 재질을 포함할 수 있다.
홈(3)은 반도체 소자에서 멀어질수록 넓어지게 형성되고, 경사면에는 단차(3a)가 형성될 수 있다.
투광층(4)은 홈(3)을 덮을 수 있다. 투광층(4)은 글라스 재질일 있으나, 반드시 이에 한정하지 않는다. 투광층(4)은 자외선 광을 유효하게 투과할 수 있는 재질이면 특별히 제한하지 않는다. 홈(3)의 내부는 빈 공간일 수 있다.
도 10을 참조하면, 반도체 소자(10)는 제1 리드프레임(5a)상에 배치되고, 제2 리드프레임(5b)과 와이어(20)에 의해 연결될 수 있다. 이때, 제2 리드프레임(5b)은 제1 리드프레임의 측면을 둘러싸도록 배치될 수 있다.
도 11a 내지 도 11m은 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이다.
제1 실시예에 따른 반도체 소자의 제조 방법은 반도체 구조물을 성장시키는 단계, 상기 반도체 구조물 내에 제1 리세스 및 상기 제1 리세스 내측에 제2 리세스를 배치하는 단계, 상기 반도체 구조물 상에 제1 절연층을, 상기 제2 리세스 내에 제1 전극을 그리고 상기 반도체 구조물 상에 제2 전극을 각각 배치하는 단계, 상기 반도체 구조물 및 상기 제2 전극 상에 제1 도전층을 배치하는 단계, 상기 제1 절연층 및 상기 제1 도전층 상에 제2 절연층을 배치하는 단계, 및 상기 제2 절연층 상에 제2 도전층, 접합층 및 기판을 배치하는 단계를 포함한다.
또한, 제2 절연층을 배치하는 단계는 상면에 홈을 포함하는 제2 절연층을 배치하는 단계, 상기 홈에 포토 레지스트를 배치하는 단계, 상기 홈이 제거되도록 상기 제2 절연층을 에칭하는 단계, 및 상기 포토 레지스트를 제거하는 단계를 포함할 수 있다.
각 단계에 대한 구체적인 설명은 이하 도 11a 내지 도 11m에서 자세히 설명한다.
먼저, 도 11a를 참조하면, 반도체 구조물(120)을 성장시킬 수 있다. 제1 임시 기판(T) 상에 반도체 구조물(120)을 성장시킬 수 있다 예컨대, 제1 임시 기판(T) 상에 제1 도전형 반도체층(124), 활성층(126), 제2 도전형 반도체층(127)을 성장시킬 수 있다.
제1 임시 기판(T)은 성장 기판일 수 있다. 예를 들어, 제1 임시 기판(T)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, 또는 Ge 중 적어도 하나로 형성될 수 있으며, 이러한 종류에 한정되지 않는다.
또한, 반도체 구조물(120)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
제1 도전형 반도체층(124), 활성층(126), 제2 도전형 반도체층(127)에 대한 설명은 상기 설명한 내용이 동일하게 적용될 수 있다.
도 11b를 참조하면, 반도체 구조물(120) 내에 제1 리세스(128)와 제2 리세스(129)를 배치할 수 있다. 제1 리세스(128)와 제2 리세스(129)는 전술한 바와 같이 다양한 에칭 방법에 의해 이루어질 수 있다.
구체적으로, 제1 리세스(128)는 반도체 구조물(120)의 가장자리를 따라 배치될 수 있다. 이에, 앞서 설명한 바와 같이 제1 리세스(128)에 의해 반도체 구조물(120)은 제1 영역과 제2 영역으로 분리될 수 있다.
그리고 제2 리세스(129)는 제1 리세스(128)와 마찬가지로 반도체 구조물(120)에서 제2 도전형 반도체층(127)과 활성층(126)을 관통하고, 제1 도전형 반도체층(124)의 일부 영역까지 관통하도록 배치된다.
또한, 제2 리세스(129)는 제1 리세스(128)와 에칭에 의해 동시에 형성될 수 있다. 이로써, 하나의 공정으로 제1 리세스(128)와 제2 리세스(129)를 모두 형성하여, 공정을 최소화할 수 있다. 또한, 앞서 설명한 바와 같이 제1 리세스(128)와 제2 리세스(129)는 경사각도가 동일하고, 수직방향으로 두께가 동일할 수 있다. 다만, 제1 리세스(128)와 제2 리세스(129)는 수평방향 폭이 서로 상이할 수 있다. 예컨대, 제1 리세스(128)의 최소 폭(W6)은 제2 리세스(129)의 최소 폭(W1)보다 작을 수 있다. 다만, 이러한 공정에 한정하는 것은 아니며, 제1 리세스(128)와 제2 리세스(129)는 서로 다른 에칭 공정으로 반도체 구조물(120)에 배치될 수 있다.
도 11c를 참조하면, 제1 절연층(131), 제1 전극(142) 및 제2 전극(146)을 배치할 수 있다. 먼저, 제1 절연층(131)을 배치하고, 제1 전극(142), 제2 전극(146)을 배치할 수 있다. 다만, 제1 절연층(131), 제1 전극(142) 및 제2 전극(146)의 제조 순서는 다양하게 적용될 수 있다.
실시예로, 제1 절연층(131)을 반도체 구조물(120)의 상면에 배치한 후, 제1 절연층(131)에서 제1 전극(142)과 제2 전극(146)이 배치되는 위치에서 제1 절연층(131)을 제거할 수 있다. 즉, 제1 전극(142)과 제2 전극(146)이 배치될 수 있도록 제1 절연층(131)의 일부가 노출될 수 있다.
예컨대, 제2 리세스(129) 내에 배치된 제1 절연층(131)은 일부 제거되어 제1 도전형 반도체층(124)이 노출될 수 있다. 또한, 제1 리세스(128) 내측에 배치되고 제2 도전형 반도체층(127)과 접하는 제1 절연층(131)은 일부 제거되어 제2 도전형 반도체층(127)이 노출될 수 있다. 그리고 제1 전극(142)과 제2 전극(146)은 각각 상술한 제1 도전형 반도체층(124)이 노출된 영역과 제2 도전형 반도체층(127)이 노출된 영역에 배치될 수 있다.
이에 따라, 제1 전극(142)은 제1 도전형 반도체층(124)의 상면 및 제2 리세스(129) 내에 배치되어 제1 도전형 반도체층(124)과 전기적으로 연결될 수 있다. 그리고 제2 전극(146)은 제2 도전형 반도체층(127)의 상면에 배치되어 제2 도전형 반도체층(127)과 전기적으로 연결될 수 있다.
도 11d를 참조하면, 제1 도전층(150)이 제1 절연층(131) 상부 및 제2 전극(146) 상에 배치될 수 있다. 이 때, 제1 도전층(150)은 제2 전극(146)을 둘러싸도록 배치될 수 있다. 이에 따라, 제1 도전층(150)은 제2 전극(146)과 접촉하여 제2 전극(146)과 전기적으로 연결될 수 있다.
또한, 제1 절연층(131)은 제1 도전층(150)과 제1 도전형 반도체층(124)을 전기적으로 절연할 수 있다.
제1 도전층(150)은 일부가 제1 리세스(128) 상에 배치될 수 있으며, 반도체 구조물(120)의 가장자리를 향해 연장될 수 있다. 다만, 전술한 바와 같이 제1 도전층(150)은 전극 패드를 향해 연장되며, 제1 리세스(128)와 수직 방향으로 중첩되지 않는 영역을 가질 수 있다.
또한, 제1 도전층(150)은 반도체 소자 외측면에 노출되지 않도록 에칭될 수 있다.
도 11e를 참조하면, 제2 절연층(132)이 반도체 구조물(120) 상에 배치될 수 있다. 또한, 제2 절연층(132)은 제1 도전층(150)을 감싸도록 배치될 수 있다. 이 경우, 제2 절연층(132)은 제1 리세스(128) 및 제2 리세스(129)의 형상을 따라 상면에 제1 리세스(128) 및 제2 리세스(129)를 향한 홈(G1, G2)을 가질 수 있다. 즉, 제2 절연층(132)의 상면은 제1 리세스(128) 및 제2 리세스(129) 상에서 하부를 향해 연장될 수 있다.
또한, 제2 절연층(132)은 제1 절연층(131), 제1 도전층(150) 및 제1 전극(142) 상에 배치되어 제1 절연층(131)과 제1 전극(142)을 감싸도록 배치될 수 있다. 이러한 구성에 의하여, 제1 절연층(131)에 크랙이 발생하더라도 제2 절연층(132)이 2차적으로 반도체 구조물(120)을 보호할 수 있다.
또한, 제2 절연층(132)의 높이(hj)는 제1 리세스(128) 및 제2 리세스(129) 중 높이(h1)와 높이 비가 1:1.5 내지 1:3일 수 있다. 상기 높이 비가 1:1.5보다 작은 경우에는 제2 절연층(132)의 상면이 평탄하지 않아 후술하는 접합층 간에 보이드가 발생하는 한계가 존재한다. 즉, 반도체 소자의 신뢰성이 저하될 수 있다. 또한, 상기 높이 비가 1:3보다 큰 경우에는 에칭 시 공정 비용, 시간이 증가하는 문제가 존재한다.
또한, 제2 절연층(132)은 제1 리세스(128) 및 제2 리세스(129)의 형상을 따라 상면에 홈을 포함할 수 있다.
도 11f를 참조하면, 제2 절연층(132)의 홈(G1, G2)에 포토 레지스트(PR)를 배치할 수 있다. 포토 레지스트(PR)는 제2 절연층(132)의 홈(G1, G2) 내부와 제2 절연층(132) 상부에 도포될 수 있다. 실시예로, 포토 레지스트(PR)는 제1 리세스(128) 상의 홈(G1)에 배치되는 제1 포토 레지스트(PR1)과 제2 리세스(129) 상의 홈(G2)에 배치되는 제2 포토 레지스트(PR2)를 포함할 수 있다. 제1 포토 레지스트(PR1)과 제2 포토 레지스트(PR2)는 제1 리세스(128) 및 제2 리세스(129) 내에 위치하여 소정의 패턴을 이룰 수 있다.
제1 포토 레지스트(PR1)는 제2 포토 레지스트(PR2)보다 직경과 높이가 작을 수 있다. 또한, 제1 포토 레지스트(PR1)는 제1 도전층(150)에 의해 제1 도전층(150)과 수직 방향으로 중첩되는 경우 중첩되지 않는 경우보다 직경 및 높이가 작을 수 있다.
도 11g를 참조하면, 포토 레지스트(PR)를 1차 에칭할 수 있다. 1차 에칭(etching) 시 포토 레지스트(PR)에 수행되므로 전면에서 동일한 에칭 속도가 적용될 수 있다(E1) 이 때, 에칭은 다양한 에칭 방법으로 이루어질 수 있으며, 예컨대 습식 또는 건식 에칭이 적용될 수 있다.
그리고 에칭에 의하여. 제1 포토 레지스트(PR1)과 제2 포토 레지스트(PR2)가 잔존하고, 제2 절연층(132)이 노출될 수 있다.
도 11h를 참조하면, 제2 절연층(132)의 홈(G1, G2)이 제거되도록 2차 에칭할 수 있다.
구체적으로, 제1 포토 레지스트(PR1)와 제2 포토 레지스트(PR2)에 대해서는 제1 에칭 속도로 에칭이 이루어질 수 있다(E2, E3)
다만, 제2 절연층(132)에 수행되는 에칭은 제2 에칭 속도로 에칭이 이루어질 수 있다(E4). 이 때, 제1 에칭 속도와 제2 에칭 속도는 서로 상이하며, 제1 에칭 속도가 제2 에칭 속도보다 클 수 있다. 다만, 이는 제1 포토 레지스트(PR1), 제2 포토 레지스트(PR2) 및 제2 절연층(132)의 재질에 따라 변경될 수 있다.
이러한 에칭에 의하여 제2 절연층(132)의 상면은 높이차가 감소할 수 있다. 다만, 제1 리세스(128)와 제2 리세스(129) 상부에서 제2 절연층(132)의 상면은 전술한 바와 같이 높이차가 존재할 수 있다. 다만, 상기 높이차는 제1 리세스(128) 및 제2 리세스(129)의 높이보다 작아, 제2 절연층(132)의 상면이 제1 리세스(128)와 제2 리세스(129) 상부에서 평탄화될 수 있다.
이에 따라, 제2 절연층(132) 상에 배치되는 구성요소와 계면에서 간극(보이드)이 발생하는 것을 방지할 수 있다. 또한, 보이드 발생이 억제되어 제2 절연층(132)과 상부의 구성요소 간의 접합 및 열 내성 등이 향상되어 반도체 소자의 신뢰성이 향상될 수 있다.
또한, 공정상 포토 레지스트가 잔존하는 경우 스트리퍼(stripper) 등으로 제거될 수 있으나, 이에 한정되는 것은 아니다. 그리고 스트리퍼는 화학적 안정성을 갖는 불소계 화합물을 포함할 수 있다. 다만, 이러한 물질에 한정되는 것은 아니다.
도 11i를 참조하면, 제2 절연층(132)은 제1 전극(142)의 상면 일부를 노출하도록 관통홀(GH)을 포함할 수 있다. 관통홀(GH)은 제1 전극(142) 상에 위치하며, 수직 방향으로 연장될 수 있다. 예컨대, 관통홀(GH)은 제1 전극(142)과 수직 방향으로 중첩되도록 배치될 수 있다.
도 11j를 참조하면, 제2 도전층(165)이 제2 절연층(132) 상에 배치될 수 있다. 제2 도전층(165)은 상기 제1 전극(142)의 노출된 상면에 배치될 수 있다. 이로써, 제2 도전층(165)은 제1 전극(142)과 전기적으로 연결될 수 있다. 그리고 제2 절연층(132)은 제2 전극(146)과 제2 도전층(165) 사이를 전기적으로 절연할 수 있다.
도 11k를 참조하면, 제2 도전층(165) 상에 접합층(160) 및 제2 기판(T')이 배치될 수 있다.
먼저, 접합층(160)은 도전성 재료를 포함할 수 있다. 예시적으로 접합층(160)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
그리고 제2 기판(T’)은 도 1에서 기판(170)과 동일한 기판일 수 있다. 이에, 도 1에서 설명한 바와 같이, 제2 기판(T’)은 도전성 물질로 이루어질 수 있다. 예시적으로 제2 기판(T’)은 금속 또는 반도체 물질을 포함할 수 있다. 제2 기판(T’)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 반도체 소자 동작시 발생하는 열을 신속이 외부로 방출할 수 있다. 또한 상기 제2 기판(T’)이 도전성 물질로 구성되는 경우, 상기 제1 전극(142)은 상기 제2 기판(T’)을 통해 외부에서 전류를 공급받을 수 있다.
제2 기판(T’)은 실리콘, 몰리브덴, 실리콘, 텅스텐, 구리 및 알루미늄으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
또한, 접합층(160)과 제2 기판(T')은 제2 절연층(132) 상에 배치되고, 제2 절연층(132)의 상면을 따라 평탄할 수 있다. 이로써, 계면 간의 보이드 발생이 억제되어 열에 의한 박리도 억제되므로, 반도체 소자의 각 구성요소 간의 접합력이 개선될 수 있다.
그리고 도 11l를 참조하면, 제1 임시 기판(T)을 반도체 구조물(120)로부터 분리할 수 있다. 예컨대, 제1 임시 기판(T)에 레이저를 조사하여 반도체 구조물(120)과 제1 임시 기판(T)을 분리할 수 있다. 다만, 이러한 방식에 한정되는 것은 아니다.
도 11m를 참조하면, 반도체 구조물(120)의 상면과 측면에는 패시베이션층(180)을 배치할 수 있다. 앞서 언급한 바와 같이, 패시베이션층(180)의 두께는 200nm 이상 내지 500nm 이하일 수 있다. 200nm이상일 경우, 소자를 외부의 수분이나 이물질로부터 보호하여 소자의 전기적, 광학적 신뢰성을 개선할 수 있고, 500nm 이하일 경우 반도체 소자에 인가되는 스트레스를 줄일 수 있고, 상기 반도체 소자의 광학적, 전기적 신뢰성이 저하되거나 반도체 소자의 공정 시간이 길어짐에 따라 반도체 소자의 단가가 높아지는 문제점을 개선할 수 있다. 다만, 이러한 구성에 한정되는 것은 아니다.
또한, 패시베이션층(180)을 배치하기 전에, 반도체 구조물(120)의 상면에는 요철을 형성할 수 있다. 이러한 요철은 반도체 구조물(120)에서 출사되는 광의 추출 효율을 향상시킬 수 있다. 요철은 반도체 구조물(120)에서 생성된 광의 파장에 따라 높이가 상이하게 조절될 수 있다. 또한, 패턴을 통해 전극 패드(166)를 형성할 수 있다.
다만, 도 11e 내지 도 11h를 통해 서술한 평탄화는 제2 절연층(132) 뿐만 아니라, 도 6, 도 7에서 설명한 바와 같이 제1 절연층(131)에도 동일하게 적용될 수 있다.
도 12a 내지 도 12m은 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이다.
제2 실시예에 따른 반도체 소자의 제조 방법은 반도체 구조물을 성장시키는 단계, 상기 반도체 구조물 내에 제1 리세스 및 상기 제1 리세스 내측에 제2 리세스를 배치하는 단계, 상기 반도체 구조물 상에 제1 절연층을 배치하는 단계; 상기 제2 리세스 내에 제1 전극을 그리고 상기 반도체 구조물 상에 제2 전극을 각각 배치하는 단계, 상기 반도체 구조물 및 상기 제2 전극 상에 제1 도전층을 배치하는 단계, 상기 제1 절연층 및 상기 제1 도전층 상에 제2 절연층을 배치하는 단계, 및 상기 제2 절연층 상에 제2 도전층, 접합층 및 기판을 배치하는 단계를 포함한다.
또한, 제1 절연층을 배치하는 단계는 상면에 홈을 포함하는 제1 절연층을 배치하는 단계, 상기 홈에 포토 레지스트를 배치하는 단계, 상기 홈이 제거되도록 상기 제1 절연층을 에칭하는 단계, 및 상기 포토 레지스트를 제거하는 단계를 포함할 수 있다.
각 단계에 대한 구체적인 설명은 이하 도 12a 내지 도 12m에서 자세히 설명한다.
도 12a를 참조하면, 반도체 구조물(120)을 성장시킬 수 있다. 제1 임시 기판(T) 상에 반도체 구조물(120)을 성장시킬 수 있다 예컨대, 제1 임시 기판(T) 상에 제1 도전형 반도체층(124), 활성층(126), 제2 도전형 반도체층(127)을 성장시킬 수 있다.
제1 임시 기판(T)은 성장 기판일 수 있다. 예를 들어, 제1 임시 기판(T)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, 또는 Ge 중 적어도 하나로 형성될 수 있으며, 이러한 종류에 한정되지 않는다.
또한, 반도체 구조물(120)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
제1 도전형 반도체층(124), 활성층(126), 제2 도전형 반도체층(127)에 대한 설명은 상기 설명한 내용이 동일하게 적용될 수 있다.
도 12b를 참조하면, 반도체 구조물(120) 내에 제1 리세스(128)와 제2 리세스(129)를 배치할 수 있다. 제1 리세스(128)와 제2 리세스(129)는 전술한 바와 같이 다양한 에칭 방법에 의해 이루어질 수 있다.
구체적으로, 제1 리세스(128)는 반도체 구조물(120)의 가장자리를 따라 배치될 수 있다. 이에, 앞서 설명한 바와 같이 제1 리세스(128)에 의해 반도체 구조물(120)은 제1 영역과 제2 영역으로 분리될 수 있다.
그리고 제2 리세스(129)는 제1 리세스(128)와 마찬가지로 반도체 구조물(120)에서 제2 도전형 반도체층(127)과 활성층(126)을 관통하고, 제1 도전형 반도체층(124)의 일부 영역까지 관통하도록 배치된다.
또한, 제2 리세스(129)는 제1 리세스(128)와 에칭에 의해 동시에 형성될 수 있다. 이로써, 하나의 공정으로 제1 리세스(128)와 제2 리세스(129)를 모두 형성하여, 공정을 최소화할 수 있다. 또한, 앞서 설명한 바와 같이 제1 리세스(128)와 제2 리세스(129)는 경사각도가 동일하고, 수직방향으로 두께가 동일할 수 있다. 다만, 제1 리세스(128)와 제2 리세스(129)는 수평방향 폭이 서로 상이할 수 있다. 예컨대, 제1 리세스(128)의 최소 폭(W6)은 제2 리세스(129)의 최소 폭(W1)보다 작을 수 있다. 다만, 이러한 공정에 한정하는 것은 아니며, 제1 리세스(128)와 제2 리세스(129)는 서로 다른 에칭 공정으로 반도체 구조물(120)에 배치될 수 있다.
도 12c를 참조하면, 제1 절연층(131)이 반도체 구조물(120) 상에 배치될 수 있다. 이 경우, 제1 절연층(131)은 제1 리세스(128) 및 제2 리세스(129)의 형상을 따라 상면에 제1 리세스(128) 및 제2 리세스(129)를 향한 홈(G1, G2)을 가질 수 있다. 즉, 제1 절연층(131)의 상면은 제1 리세스(128) 및 제2 리세스(129) 상에서 하부를 향해 연장될 수 있다.
또한, 제1 절연층(131)의 높이(hj)는 제1 리세스(128) 및 제2 리세스(129) 중 높이(h1)와 높이 비가 1:1.5 내지 1:3일 수 있다. 상기 높이 비가 1:1.5보다 작은 경우에는 제2 절연층(132)의 상면이 평탄하지 않아 후술하는 접합층 간에 보이드가 발생하는 한계가 존재한다. 즉, 반도체 소자의 신뢰성이 저하될 수 있다. 또한, 상기 높이 비가 1:3보다 큰 경우에는 에칭 시 공정 비용, 시간이 증가하는 문제가 존재한다.
도 12d를 참조하면, 제1 절연층(131)의 홈(G1, G2)에 포토 레지스트(PR)를 배치할 수 있다. 포토 레지스트(PR)는 제1 절연층(131)의 홈(G1, G2) 내부와 제1 절연층(131) 상부에 도포될 수 있다. 실시예로, 포토 레지스트(PR)는 제1 리세스(128) 상의 홈(G1)에 배치되는 제1 포토 레지스트(PR1)과 제2 리세스(129) 상의 홈(G2)에 배치되는 제2 포토 레지스트(PR2)를 포함할 수 있다. 제1 포토 레지스트(PR1)과 제2 포토 레지스트(PR2)는 제1 리세스(128) 및 제2 리세스(129) 내에 위치하여 소정의 패턴을 이룰 수 있다.
제1 포토 레지스트(PR1)는 제2 포토 레지스트(PR2)보다 직경과 높이가 작을 수 있다.
도 12e를 참조하면, 포토 레지스트(PR)를 1차 에칭할 수 있다. 1차 에칭(etching) 시 포토 레지스트(PR)에 수행되므로 전면에서 동일한 에칭 속도가 적용될 수 있다. 이 때, 에칭은 다양한 에칭 방법으로 이루어질 수 있으며, 예컨대 습식 또는 건식 에칭이 적용될 수 있다.
그리고 에칭에 의하여. 제1 포토 레지스트(PR1)과 제2 포토 레지스트(PR2)가 잔존하고, 제1 절연층(131)이 노출될 수 있다.
도 12f를 참조하면, 제1 절연층(131)의 홈(G1, G2)이 제거되도록 2차 에칭할 수 있다.
구체적으로, 제1 포토 레지스트(PR1)와 제2 포토 레지스트(PR2)에 대해서는 제1 에칭 속도로 에칭이 이루어질 수 있다(E2, E3). 다만, 제1 절연층(131)에 수행되는 에칭은 제2 에칭 속도로 에칭이 이루어질 수 있다(E4). 이 때, 제1 에칭 속도와 제2 에칭 속도는 서로 상이하며, 제1 에칭 속도가 제2 에칭 속도보다 클 수 있다. 다만, 이는 제1 포토 레지스트(PR1), 제2 포토 레지스트(PR2) 및 제2 절연층(132)의 재질에 따라 변경될 수 있다.
이러한 에칭에 의하여 제1 절연층(131)의 상면은 높이차가 감소할 수 있다. 다만, 제1 리세스(128)와 제2 리세스(129) 상부에서 제1 절연층(131)의 상면은 전술한 바와 같이 높이차가 존재할 수 있다. 다만, 상기 높이차는 제1 리세스(128) 및 제2 리세스(129)의 높이보다 작아, 제2 절연층(132)의 상면이 제1 리세스(128)와 제2 리세스(129) 상부에서 평탄화될 수 있다.
이에 따라, 제1 절연층(131) 상에 배치되는 구성요소와 계면에서 간극(보이드)이 발생하는 것을 방지할 수 있다. 또한, 보이드 발생이 억제되어 제1 절연층(131)과 상부의 구성요소 간의 접합 및 열 내성 등이 향상되어 반도체 소자의 신뢰성이 향상될 수 있다.
또한, 공정상 포토 레지스트가 잔존하는 경우 스트리퍼(stripper) 등으로 제거될 수 있으나, 이에 한정되는 것은 아니다. 그리고 스트리퍼는 화학적 안정성을 갖는 불소계 화합물을 포함할 수 있다. 다만, 이러한 물질에 한정되는 것은 아니다.
도 12g를 참조하면, 제2 리세스(129) 내측의 제1 절연층(131)을 에칭하여, 제1 도전형 반도체층(124)이 노출될 수 있다. 또한, 반도체 구조물(120) 상면 중 제1 리세스(128) 내측의 일부를 에칭하여, 제2 도전형 반도체층(127)을 일부 노출할 수 있다.
그리고, 노출된 제1 도전형 반도체층(124) 상에 제1 전극(142)을 배치할 수 있다. 또한, 노출된 제2 도전형 반도체층(127) 상에 제2 전극(146)을 배치할 수 있다. 다만, 이러한 순서에 한정되는 것은 아니며, 제1 절연층(131)을 배치하기 전에 제1 전극(142)과 제2 전극(146)을 먼저 배치할 수 있다.
도 12h를 참조하면, 제1 도전층(150)이 제1 절연층(131) 상부 및 제2 전극(146) 상에 배치될 수 있다. 이 때, 제1 도전층(150)은 제2 전극(146)을 둘러싸도록 배치될 수 있다. 이에 따라, 제1 도전층(150)은 제2 전극(146)과 접촉하여 제2 전극(146)과 전기적으로 연결될 수 있다.
또한, 제1 절연층(131)은 제1 도전층(150)과 제1 도전형 반도체층(124)을 전기적으로 절연할 수 있다.
제1 도전층(150)은 일부가 제1 리세스(128) 상에 배치될 수 있으며, 반도체 구조물(120)의 가장자리를 향해 연장될 수 있다. 다만, 전술한 바와 같이 제1 도전층(150)은 전극 패드를 향해 연장되며, 제1 리세스(128)와 수직 방향으로 중첩되지 않는 영역을 가질 수 있다.
또한, 제1 도전층(150)은 반도체 소자 외측면에 노출되지 않도록 에칭될 수 있다.
도 12i를 참조하면, 제2 절연층(132)이 반도체 구조물(120) 상에 배치될 수 있다. 또한, 제2 절연층(132)은 제1 도전층(150)을 감싸도록 배치될 수 있다. 즉, 제2 절연층(132)의 상면은 제1 리세스(128) 및 제2 리세스(129) 상에서 하부를 향해 연장될 수 있다.
또한, 제2 절연층(132)은 제1 절연층(131), 제1 도전층(150) 및 제1 전극(142) 상에 배치되어 제1 절연층(131)과 제1 전극(142)을 감싸도록 배치될 수 있다. 이러한 구성에 의하여, 제1 절연층(131)에 크랙이 발생하더라도 제2 절연층(132)이 2차적으로 반도체 구조물(120)을 보호할 수 있다.
그리고 제2 절연층(132)은 제1 전극(142)의 상면 일부를 노출하도록 관통홀(GH)을 포함할 수 있다. 관통홀(GH)은 제1 전극(142) 상에 위치하며, 수직 방향으로 연장될 수 있다. 예컨대, 관통홀(GH)은 제1 전극(142)과 수직 방향으로 중첩되도록 배치될 수 있다.
도 12j를 참조하면, 제2 도전층(165)이 제2 절연층(132) 상에 배치될 수 있다. 제2 도전층(165)은 상기 제1 전극(142)의 노출된 상면에 배치될 수 있다. 이로써, 제2 도전층(165)은 제1 전극(142)과 전기적으로 연결될 수 있다. 그리고 제2 절연층(132)은 제2 전극(146)과 제2 도전층(165) 사이를 전기적으로 절연할 수 있다.
도 12k를 참조하면, 제2 도전층(165) 상에 접합층(160) 및 제2 기판(T')이 배치될 수 있다.
먼저, 접합층(160)은 도전성 재료를 포함할 수 있다. 예시적으로 접합층(160)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
그리고 제2 기판(T’)은 도 1에서 기판(170)과 동일한 기판일 수 있다. 이에, 도 1에서 설명한 바와 같이, 제2 기판(T’)은 도전성 물질로 이루어질 수 있다. 예시적으로 제2 기판(T’)은 금속 또는 반도체 물질을 포함할 수 있다. 제2 기판(T’)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 반도체 소자 동작시 발생하는 열을 신속이 외부로 방출할 수 있다. 또한 상기 제2 기판(T’)이 도전성 물질로 구성되는 경우, 상기 제1 전극(142)은 상기 제2 기판(T’)을 통해 외부에서 전류를 공급받을 수 있다.
제2 기판(T’)은 실리콘, 몰리브덴, 실리콘, 텅스텐, 구리 및 알루미늄으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
또한, 접합층(160)과 제2 기판(T')은 제2 절연층(132) 상에 배치되고, 제2 절연층(132)의 상면을 따라 평탄할 수 있다. 이로써, 계면 간의 보이드 발생이 억제되어 열에 의한 박리도 억제되므로, 반도체 소자의 각 구성요소 간의 접합력이 개선될 수 있다.
그리고 도 12l를 참조하면, 제1 임시 기판(T)을 반도체 구조물(120)로부터 분리할 수 있다. 예컨대, 제1 임시 기판(T)에 레이저를 조사하여 반도체 구조물(120)과 제1 임시 기판(T)을 분리할 수 있다. 다만, 이러한 방식에 한정되는 것은 아니다.
도 12m를 참조하면, 반도체 구조물(120)의 상면과 측면에는 패시베이션층(180)을 배치할 수 있다. 앞서 언급한 바와 같이, 패시베이션층(180)의 두께는 200nm 이상 내지 500nm 이하일 수 있다. 200nm이상일 경우, 소자를 외부의 수분이나 이물질로부터 보호하여 소자의 전기적, 광학적 신뢰성을 개선할 수 있고, 500nm 이하일 경우 반도체 소자에 인가되는 스트레스를 줄일 수 있고, 상기 반도체 소자의 광학적, 전기적 신뢰성이 저하되거나 반도체 소자의 공정 시간이 길어짐에 따라 반도체 소자의 단가가 높아지는 문제점을 개선할 수 있다. 다만, 이러한 구성에 한정되는 것은 아니다.
또한, 패시베이션층(180)을 배치하기 전에, 반도체 구조물(120)의 상면에는 요철을 형성할 수 있다. 이러한 요철은 반도체 구조물(120)에서 출사되는 광의 추출 효율을 향상시킬 수 있다. 요철은 반도체 구조물(120)에서 생성된 광의 파장에 따라 높이가 상이하게 조절될 수 있다. 또한, 패턴을 통해 전극 패드(166)를 형성할 수 있다.살균 장치는 실시예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할 수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.
예시적으로 정수기는 순환하는 물을 살균하기 위해 실시예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.
경화 장치는 실시예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.
조명 장치는 기판과 실시예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.
반도체 소자는 표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.
반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드일 수도 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (9)

  1. 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제2 도전형 반도체층 및 활성층을 관통하는 제1 리세스 및 복수 개의 제2 리세스를 포함하는 반도체 구조물;
    상기 복수 개의 제2 리세스 내에서 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극;
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;
    상기 반도체 구조물 외측에 배치되고, 상기 제2 전극과 전기적으로 연결되는 전극 패드;
    상기 제2 전극과 상기 전극 패드를 전기적으로 연결하는 제1 도전층; 및
    상기 제1 도전층과 상기 제2 리세스 사이에 배치되는 제1 절연층을 포함하고,
    상기 제1 리세스는 상기 반도체 구조물의 가장자리에 인접하여 연장하며 배치되고,
    상기 제1 절연층은 상기 제1 리세스에 대응하는 위치에 배치되는 제1-1 절연층, 및
    상기 제1 리세스와 상기 제2 리세스 외부에 대응하는 위치에 배치되는 제1-2 절연층을 포함하고,
    상기 제1 리세스의 중심부에서 상기 제1-1 절연층의 두께는, 상기 제1-2 절연층의 두께보다 크고, 상기 제1 리세스의 높이보다 작은 반도체 소자.
  2. 제1항에 있어서,
    상기 제1-1 절연층의 두께는 제1 리세스의 가장자리를 향할수록 작아지는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 리세스 내부에서, 상기 제1-1 절연층의 폭은 하부를 향해 커지는 반도체 소자.
  4. 제1항에 있어서,
    상기 제2 리세스는 상기 제1 리세스보다 상기 반도체 구조물의 외측에 대하여 내측에 배치되는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 절연층은,
    상기 제2 리세스에 대응하는 위치에 배치되는 제1-3 절연층을 더 포함하고,
    상기 제2 리세스의 중심부에서 제1-3 절연층의 최대 두께는 상기 제1-2 절연층의 두께보다 크고, 상기 제2 리세스의 높이보다 작은 반도체 소자.
  6. 제4항에 있어서,
    상기 제2 리세스 내에서, 제1-3 절연층의 두께는, 상기 제2 리세스 가장자리를 향해 작아지는 반도체 소자.
  7. 제1항에 있어서,
    상기 제2 도전층 하부에 배치되는 제2 절연층;
    상기 제2 절연층 하부에 배치되는 제2 도전층;
    상기 제2 도전층 하부에 배치되는 접합층; 및
    상기 접합층 하부에 배치되는 기판을 더 포함하고,
    상기 제2 절연층은 관통홀을 포함하고,
    상기 관통홀은 상기 제1 전극과 수직 방향으로 중첩되는 반도체 소자.
  8. 반도체 구조물을 성장시키는 단계;
    상기 반도체 구조물 내에 제1 리세스 및 상기 제1 리세스 내측에 제2 리세스를 배치하는 단계;
    상기 반도체 구조물 상에 제1 절연층을, 상기 제2 리세스 내에 제1 전극을 그리고 상기 반도체 구조물 상에 제2 전극을 각각 배치하는 단계;
    상기 반도체 구조물 및 상기 제2 전극 상에 제1 도전층을 배치하는 단계;
    상기 제1 절연층 및 상기 제2 도전층 상에 제2 절연층을 배치하는 단계; 및
    상기 제2 절연층 상에 제2 도전층, 접합층, 기판 및 전극 패드를 배치하는 단계;를 포함하고,
    상기 제1 절연층을 배치하는 단계는,
    상기 제2 리세스에 대응하는 위치에, 상면에 홈을 포함하는 제2 절연층을 배치하는 단계;
    상기 홈에 포토 레지스트를 배치하는 단계;
    상기 홈의 적어도 일부가 제거되도록 상기 제2 절연층을 에칭하는 단계; 및
    상기 포토 레지스트를 제거하는 단계를 포함하는 반도체 소자 제조 방법.
  9. 제8항에 있어서,
    상면에 홈을 포함하는 제2 절연층을 배치하는 단계에서,
    상기 제2 리세스의 중심부에서의 절연층의 두께와 상기 제2 리세스의 높이 비가 1:1.5 내지 1:3인 반도체 소자 제조 방법.
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