KR20200002691A - 고 전자 이동도 트랜지스터 (hemt) 디바이스 및 그 형성 방법 - Google Patents

고 전자 이동도 트랜지스터 (hemt) 디바이스 및 그 형성 방법 Download PDF

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Abstract

고 전자 이동도 트랜지스터(high electron mobility transistor; HEMT) 디바이스 및 그 형성 방법이 제공된다. 방법은 기판 위에 제1 Ⅲ-Ⅴ족 화합물 층을 형성하는 단계를 포함한다. 제2 Ⅲ-Ⅴ족 화합물 층은 제1 Ⅲ-Ⅴ족 화합물 층 위에 형성된다. 제2 Ⅲ-Ⅴ족 화합물 층은 제1 Ⅲ-Ⅴ족 화합물 층보다 큰 밴드 갭을 갖는다. 제3 Ⅲ-Ⅴ족 화합물 층은 제2 Ⅲ-Ⅴ족 화합물 층 위에 형성된다. 제3 Ⅲ-Ⅴ족 화합물 층 및 제1 Ⅲ-Ⅴ족 화합물 층은 동일 Ⅲ-Ⅴ족 화합물을 포함한다. 패시베이션 층은 제3 Ⅲ-Ⅴ족 화합물 층의 최상면 및 측벽을 따라 형성된다. 제4 Ⅲ-Ⅴ족 화합물 층은 제2 Ⅲ-Ⅴ족 화합물 층 위에 형성된다. 제4 Ⅲ-Ⅴ족 화합물 층은 제1 Ⅲ-Ⅴ족 화합물 층보다 큰 밴드 갭을 갖는다.

Description

고 전자 이동도 트랜지스터 (HEMT) 디바이스 및 그 형성 방법{HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) DEVICE AND METHOD OF FORMING SAME}
[관련 출원에 대한 교차 참조]
본 출원은, 여기에 참조로 포함된 2018년 6월 29일에 출원된 미국 가출원 No. 62/691,937의 이익을 주장한다.
본 발명은, 고 전자 이동도 트랜지스터 (HEMT) 디바이스 및 그 형성 방법에 관한 것이다.
반도체 기술에서, 고 이동도 값으로 인해, Ⅲ족 V족 반도체 화합물은, 고전력 전계 효과 트랜지스터, 고주파 트랜지스터, 및 HEMT(High Electron Mobility Transistor) 등의 다수의 집적 회로 디바이스를 형성하는데 사용된다. HEMT는 2차원 전자 가스(2-Dimensional Electron Gas; 2DEG) 층 또는 2 차원 홀 가스(Two-Dimensional Hole Gas; 2DHG) 층을 상이한 밴드 갭을 갖는 2개의 물질 사이의 접합부(헤테로 접합이라고 함)에 통합하는 전계 효과 트랜지스터이다. 일반적으로 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 경우와 같이 도핑된 영역 대신에 2DEG 층이 채널로서 작용한다. MOSFET과 달리, HEMT는 높은 전자 이동도, 고주파수에서 신호를 전송하는 능력 등을 포함하는 다수의 매력적인 특성을 갖는다.
고 전자 이동도 트랜지스터(high electron mobility transistor; HEMT) 디바이스 및 그 형성 방법이 제공된다. 방법은 기판 위에 제1 Ⅲ-Ⅴ족 화합물 층을 형성하는 단계를 포함한다. 제2 Ⅲ-Ⅴ족 화합물 층은 제1 Ⅲ-Ⅴ족 화합물 층 위에 형성된다. 제2 Ⅲ-Ⅴ족 화합물 층은 제1 Ⅲ-Ⅴ족 화합물 층보다 큰 밴드 갭을 갖는다. 제3 Ⅲ-Ⅴ족 화합물 층은 제2 Ⅲ-Ⅴ족 화합물 층 위에 형성된다. 제3 Ⅲ-Ⅴ족 화합물 층 및 제1 Ⅲ-Ⅴ족 화합물 층은 동일 Ⅲ-Ⅴ족 화합물을 포함한다. 패시베이션 층은 제3 Ⅲ-Ⅴ족 화합물 층의 최상면 및 측벽을 따라 형성된다. 제4 Ⅲ-Ⅴ족 화합물 층은 제2 Ⅲ-Ⅴ족 화합물 층 위에 형성된다. 제4 Ⅲ-Ⅴ족 화합물 층은 제1 Ⅲ-Ⅴ족 화합물 층보다 큰 밴드 갭을 갖는다.
본 개시의 양태는 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 도 5, 도 6a, 도 6b, 및 도 7 내지 도 18은, 일부 실시형태들에 따른 HEMT 디바이스 형성의 다수의 중간 단계의 단면도를 도시한다.
도 19은 일부 실시형태들에 따른 HEMT 디바이스를 형성하는 방법을 예시하는 플로우 다이어그램이다.
이하의 설명은 본 개시의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시를 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
다양한 실시형태들은 고 전자 이동도 트랜지스터 (HEMT) 디바이스와 같은 반도체 디바이스 및 그 형성 방법에 관한 것이다. HEMT 디바이스는 높은 문턱 전압(Vth)을 갖는 HEMT 디바이스를 형성할 수 있게 하는, HEMT 디바이스의 채널 영역 위로 상부 고 분극 장벽 층의 일부분이 제거되는 상이한 분극을 갖는 다중 장벽 층 구조체를 포함한다. 다중 장벽 층 구조체는 HEMT 디바이스의 채널 층(예를 들어, 2차원 전자 가스[2DEG] 또는 2차원 홀 가스[2DHG] 등)에서 캐리어(예를 들어, 전자 또는 홀 등) 농도를 튜닝할 수 있게 하고, HEMT 디바이스의 온-저항(on-resistance; Ron)을 감소시킬 수 있게 한다. 상부 고 분극 장벽 층은 또한, 캐리어 트래핑(carrier trapping)을 감소시키고 낮은 동적 온 저항(low dynamical on-resistance; dRon)을 초래하는 높은 밴드 갭을 산출한다. 다중 장벽 층 구조체의 상부 고 분극 장벽 층은, 차례로 캐리어 트래핑을 감소시키고 낮은 dRon을 초래하는, 상부 고 분극 장벽 층과 하부 저 분극 장벽 층 사이의 계면의 거칠기를 감소시키는 저온 성장 프로세스를 사용하여, 다중 장벽 층 구조체의 하부 저 분극 장벽 층 위에 형성된다.
도 1 내지 도 18은, 일부 실시형태들에 따른 HEMT 디바이스(100) 형성의 다수의 중간 단계의 단면도를 도시한다. 도시된 실시형태에서, HEMT 디바이스(100)는, 소스/드레인 전극의 형성 후에, 게이트 전극이 형성되는 게이트-라스트 방법(gate-last approach)을 사용하여 형성된다. 대체 실시형태에서, HEMT 디바이스(100)는 또한, 소스/드레인 전극의 형성 전에, 게이트 전극이 형성되는 게이트-퍼스트 방법(gate-first approach)을 사용하여 형성될 수 있다.
도 1을 참조하면, 기판(101)의 부분의 단면도가 제공된다. 기판(101)은 비단일화 웨이퍼(un-singulated wafer)의 부분이 될 수 있다. 일부 실시형태에서, 기판(101)은 벌크 실리콘, 도핑된 또는 도핑되지 않은, 또는 실리콘-온-인슐레이터(SOI : silicon-on-insulator) 기판의 활성층(active layer)을 포함할 수 있다. 일반적으로 SOI 기판은 절연 층 상에 형성되는 실리콘 등의 반도체 물질의 층을 포함한다. 절연 층은 예컨대 BOX(buried oxide) 층 또는 실리콘 산화물 층이 될 수 있다. 절연 층은 실리콘 기판 또는 유리 기판 등의 기판 상에 제공된다. 대안으로서, 기판(101)은, 게르마늄 등의 다른 기본 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, and/or GaInAsP를 포함하는 합금 반도체; 또는 그것들의 조합을 포함할 수 있다. 멀티-레이어(multi-layer) 또는 구배(gradient) 기판 등의 다른 기판이 사용될 수도 있다.
일부 실시형태에서, 기판(101) 위에 버퍼 층(103)이 형성된다. 버퍼 층(103)은 후속하여 형성된 상부 층(overlying layer)을 위한 버퍼 및/또는 트랜지션 층으로 기능한다. 일부 실시형태에서, 버퍼 층(103)은 알루미늄 질화물(AlN) 등의 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 다른 실시형태에서, 버퍼 층(103)은 알루미늄 비화물(AlAs) 등의 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시형태에서, 버퍼 층(103)은 MOCVD(metal-organic chemical vapor deposition), MBE(molecular beam epitaxy), LPE(liquid phase epitaxy), VPE(vapor phase epitaxy), MOVPE(metal organic vapor phase epitaxy), SEG(selective epitaxial growth), 이들의 조합 등을 사용하여 에피택셜 성장될 수 있다. 버퍼 층(103)은 단일 층 또는 복수의 층을 포함할 수 있다. 일부 실시형태에서, 버퍼 층(103)은 약 100 nm 내지 약 2000 nm 범위의 두께를 갖는다.
도 2를 참조하면, 버퍼 층(201)은 버퍼 층(103) 위에 형성된다. 일부 실시형태에서, 버퍼 층(201)은 알루미늄 갈륨 질화물(AlGaN), 인듐 알루미늄 갈륨 질화물(InAlGaN) 등의 Ⅲ-Ⅴ족 화합물을 포함한다. 일부 실시형태에서, 버퍼 층(201)은 도 1을 참조하여 설명한 버퍼 층(103)과 유사한 방법을 사용하여 버퍼 층(103) 위에 에피택셜 성장될 수 있고, 설명을 반복하지 않는다. 일부 실시형태에서, 버퍼 층(201)은 약 100 nm 내지 약 5000 nm 범위의 두께를 갖는다. 버퍼 층(201)은, 버퍼 층(201)의 일부 또는 전체 두께에 걸쳐 층 내의 깊이에 따라 각각의 알루미늄 및/또는 갈륨 함량의 상대적인 양이 변경되는 것을 의미하는 단계적(graded) 버퍼 층일 수 있다. 상대적인 양은 기판(101)으로부터의 거리에 따라 격자 파라미터를 감소 시키도록 점진적으로 변경될 수 있다. 예를 들어, 도 2는 버퍼 층(201)의 3개의 서브 층(201A, 201B, 및 201C)을 개략적으로 도시하고, 서브 층(201A, 201B, 및 201C) 내의 알루미늄 및/또는 갈륨의 양은 서로 상이하다. 실시형태에서, 서브 층(201A)은 AlxGa1-xN을 포함하고, 서브 층(201B)은 AlyGa1-yN을 포함하고, 서브 층(201C)은 AlzGa1-zN을 포함하고, x는 y보다 크고, y는 z보다 크다.
도 3를 참조하면, 버퍼 층(201) 위에 Ⅲ-Ⅴ족 화합물 층(301)이 형성된다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(301)은 갈륨 질화물(GaN) 등을 포함한다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(301)은 도 1을 참조하여 설명한 버퍼 층(103)과 유사한 방법을 사용하여 버퍼 층(201) 위에 에피택셜 성장될 수 있고, 설명을 반복하지 않는다. Ⅲ-Ⅴ족 화합물 층(301)이 GaN을 포함하는 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(301)은 예를 들어 갈륨 함유 전구체 및 질소 함유 전구체가 사용되는 동안 MOVPE를 사용하여 에피택셜 성장될 수 있다. 갈륨 함유 전구체는 TMG(trimethylgallium), TEG(triethylgallium), 다른 적합한 갈륨 함유 화학 물질, 이들의 조합 등을 포함할 수 있다. 질소 함유 전구체는 암모니아(NH3), TBAm(tertiarybutylamine), 페닐 히드라진(phynyl hydrazine), 다른 적합한 질소 함유 화학 물질, 이들의 조합 등을 포함할 수 있다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(301)은 약 200 nm 내지 약 5000 nm 범위의 두께를 갖는다.
일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(301)은 적합한 도펀트를 사용하여 도핑될 수 있다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(301)은 GaN을 포함하고, Ⅲ-Ⅴ족 화합물 층(301)은 탄소(C) 도핑되거나 철(Fe) 도핑될 수 있다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(301)은, 에피택셜 성장되는 동안 인 시투 도핑될 수 있다. 이러한 실시형태에서, 에피택셜 성장 프로세스는 탄소 함유 전구체 또는 철 함유 전구체를 더 포함할 수 있다. 탄소 함유 전구체는, 메탄(CH4), 에틸렌(C2H4), 아세틸렌(C2H2), 프로판(C3H8), 이소 부탄(i-C4H10), 트리메틸아민[N(CH3)3], 사염화탄소(CCl4), 또는 이들의 조합을 포함할 수 있다. 철 함유 전구체는 Bis(시클로펜타디에닐) 철[(C5H5)2Fe], 펜타카르보닐 철[(CO)5Fe] 등을 포함할 수 있다. 다른 실시형태에서, Ⅲ-Ⅴ족 화합물 층(301)의 형성이 완료된 후에 Ⅲ-Ⅴ족 화합물 층(301)이 도핑될 수 있다. 이러한 실시형태에서, Ⅲ-Ⅴ족 화합물 층(301)은 주입 방법을 사용하여 도핑될 수 있다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(301)은 반절연층(semi-insulating layer)이다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(301)은 HEMT 디바이스(100)의 누설 및 브레이크다운 성능을 향상시킨다.
도 4를 참조하면, Ⅲ-Ⅴ족 화합물 층(301) 위에 Ⅲ-Ⅴ족 화합물 층(401)이 형성된다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(401)은 갈륨 질화물(GaN) 등의 Ⅲ-Ⅴ족 화합물을 포함한다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(401)은 도 3을 참조하여 설명한 Ⅲ-Ⅴ족 화합물 층(301)과 유사한 방법을 사용하여 에피택셜 성장될 수 있고, 설명을 반복하지 않는다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(401)은 약 300 nm 내지 약 3000 nm 범위의 두께를 갖는다. Ⅲ-Ⅴ족 화합물 층(401)은 도핑되지 않을 수 있다. 대안적으로, Ⅲ-Ⅴ족 화합물 층(401)은, Ⅲ-Ⅴ족 화합물 층(401)이 의도적으로 첨가된 n 타입 또는 p 타입이 되게 할 수 있는 도펀트 없이, Ⅲ-Ⅴ족 화합물 층(401)을 형성하기 위해 사용되는 전구체로 인해 n 타입(또는 p 타입) 도펀트가 약하게 도핑된 것과 같이 비의도적으로 도핑된다.
도 5를 참조하면, Ⅲ-Ⅴ족 화합물 층(401) 위에 Ⅲ-Ⅴ족 화합물 층(501)이 형성된다. Ⅲ-Ⅴ족 화합물 층(501)은 장벽 층 또는 분극 층으로 지칭될 수도 있다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(501)은, Ⅲ-Ⅴ족 화합물 층(401)의 밴드 갭보다 높은 밴드 갭을 갖는다. 이러한 실시형태에서, Ⅲ-Ⅴ족 화합물 층(501)은, Ⅲ-Ⅴ족 화합물 층(501)과 Ⅲ-Ⅴ족 화합물 층(401) 사이의 계면(503) 근방의 Ⅲ-Ⅴ족 화합물 층(401) 내에 양자 우물(quantum well)을 생성한다. 양자 우물은 캐리어를 트랩하고(trap), 계면(503) 근방의 Ⅲ-Ⅴ족 화합물 층(401) 내에 각각 2차원 전자 가스(2DEG) 또는 2차원 홀 가스(2DHG)로 알려진 채널 층(505)(도 5에서 점선으로 도시됨)를 형성한다. 후속 설명에서, 채널 층의 점선의 두께는 채널 층(505) 내의 캐리어 농도를 예시한다. Ⅲ-Ⅴ족 화합물 층(401)이 도핑되지 않거나 비의도적으로 도핑되고 캐리어(전자 또는 홀 등)가 충돌없이 또는 불순물(예를 들어 비의도적으로 도입된 도펀트)과의 충돌이 실질적으로 감소되기 때문에 채널 층(505)은 부분적으로 높은 전자 이동도를 갖는다.
일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(501)은 AlGaN 등을 포함한다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(501)의 알루미늄 함량은 갈륨 함량에 대해 변경되어 Ⅲ-Ⅴ족 화합물 층(501)의 분극 강도를 변경시킬 수 있다. 일부 실시형태에서, AlxGa1-xN으로 형성된 Ⅲ-Ⅴ족 화합물 층(501) 내의 알루미늄 함량(x)은 약 0.07 내지 약 0.6이 될 수 있다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(501)은, MOCVD, MBE, LPE, VPE, MOVPE, SEG, 또는 이들의 조합을 사용하여 Ⅲ-Ⅴ족 화합물 층(401) 위에 에피택셜 성장될 수 있다. Ⅲ-Ⅴ족 화합물 층(501)이 AlGaN을 포함하는 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(501)은 알루미늄 함유 전구체, 갈륨 함유 전구체, 및 질소 함유 전구체를 사용하여 MOVPE 프로세스에 의해 성장될 수 있다. 알루미늄 함유 전구체는 TMG(trimethylgallium), TEG(triethylgallium), 다른 적합한 알루미늄 함유 화학 물질, 이들의 조합 등을 포함할 수 있다. 갈륨 함유 전구체 및 질소 함유 전구체는 도 3 및 도 4를 각각 참조하여 위에서 설명한 Ⅲ-Ⅴ족 화합물 층(301 및 401)를 형성하기 위해 사용된 동일 후보 전구체로부터 선택될 수 있고, 이 설명을 반복하지 않는다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(501)은 약 10 nm 내지 약 30 nm 범위의 두께를 갖는다.
도 6a를 참조하면, Ⅲ-Ⅴ족 화합물 층(501) 위에 Ⅲ-Ⅴ족 화합물 층(601)이 형성된다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(601)은 GaN, p 도핑된 알루미늄 갈륨 질화물(p-AlGaN) 등을 포함할 수 있다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(601)은 각각 도 3 및 도 4를 참조하여 설명한 Ⅲ-Ⅴ족 화합물 층(301 및 401)과 유사한 방법을 사용하여 형성될 수 있고, 이 설명을 반복하지 않는다. Ⅲ-Ⅴ족 화합물 층(601)이 GaN을 포함하는 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(601)은 예를 들어 갈륨 함유 전구체 및 질소 함유 전구체가 사용되는 동안 MOVPE를 사용하여 에피택셜 성장될 수 있다. 갈륨 함유 전구체 및 질소 함유 전구체는 도 3 및 도 4를 각각 참조하여 위에서 설명한 Ⅲ-Ⅴ족 화합물 층(301 및 401)를 형성하기 위해 사용된 동일 후보 전구체로부터 선택될 수 있고, 이 설명을 반복하지 않는다.
일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(601)은 p 도핑된다. Ⅲ-Ⅴ족 화합물 층(601)이 GaN을 포함하는 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(601)은 마그네슘(Mg), 아연(Zn), 또는 이들의 조합을 사용하여 p 도핑될 수 있다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(601)은, 에피택셜 성장되는 동안 인 시투 도핑될 수 있다. 이러한 실시형태에서, MOVPE 프로세스는 마그네슘 함유 전구체, 아연 함유 전구체, 또는 이들의 조합을 더 포함할 수 있다. 마그네슘 함유 전구체는, Cp2Mg(bis-cyclopentadienyl magnesium), (MeCp)2Mg(bismethylcyclopentadienyl magnesium), ECp2Mg(bisethylcyclopentadienyl magnesium), 또는 이들의 조합을 포함할 수 있다. 아연 함유 전구체는 DEZn(diethylzinc) 등을 포함할 수 있다. 다른 실시형태에서, Ⅲ-Ⅴ족 화합물 층(601)의 형성이 완료된 후에 Ⅲ-Ⅴ족 화합물 층(601)이 도핑될 수 있다. 이러한 실시형태에서, Ⅲ-Ⅴ족 화합물 층(601)은 주입 방법을 사용하여 도핑될 수 있다. 일부 실시형태에서, 어닐링 프로세스는 도펀트를 활성화시키기 위해 수행될 수 있다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(601)은 약 10 nm 내지 약 500 nm 범위의 두께를 갖는다.
도 6b를 참조하면, Ⅲ-Ⅴ족 화합물 층(501) 위의 Ⅲ-Ⅴ족 화합물 층(601)의 일부를 제거하기 위해 Ⅲ-Ⅴ족 화합물 층(601)이 패터닝된다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(601)은 적합한 포토리소그래피 및 에칭 방법을 사용하여 패터닝될 수 있다. 일부 실시형태에서, 패터닝된 Ⅲ-Ⅴ족 화합물 층(601)은 약 1 μm 내지 약 20 μm 범위의 폭(W1)을 갖는다. 일부 실시형태에서, 패터닝된 Ⅲ-Ⅴ 화합물 층 (601)은 Ⅲ-Ⅴ 족 화합물 층(601) 바로 아래에 위치된 채널 층(505)의 채널 영역(603)[채널 층(505)의 채널 영역(603)에서 점선의 부재로 도시됨] 내의 캐리어를 고갈시킨다. 채널 영역(603)의 어느 한쪽 사이드 상의 채널 층(505)의 부분은 소스/드레인 영역(605)으로 지칭될 수도 있는 액세스 영역(605)을 형성할 수 있다. 이러한 실시형태에서, 채널 층(505)은 비균일한 캐리어 농도를 갖고, 캐리어는 채널 영역(603)에서보다 액세스 영역(605)에서 더 높은 농도를 갖는다. 이하 더 상세히 설명하는 바와 같이, 채널 층(505)의 채널 영역(603) 내의 캐리어 농도의 조정(tuning)을 가능하게 하는 패터닝된 Ⅲ-Ⅴ족 화합물 층(601) 위에 게이트 전극이 형성된다. 따라서, 패터닝된 Ⅲ-Ⅴ족 화합물 층(601)은 채널 층(505)의 채널 영역(6030 위에 형성된 게이트 구조체의 부분이 될 수 있다. 일부 실시형태에서, 채널 층(505)의 채널 영역(603) 내의 캐리어를 고갈시키는 Ⅲ-Ⅴ족 화합물 층(501) 위에 Ⅲ-Ⅴ족 화합물 층(601)을 형성함으로써, HEMT 디바이스(100)의 문턱 전압(Vth)이 증가될 수 있다.
도 7을 참조하면, Ⅲ-Ⅴ족 화합물 층(501 및 601) 위에 패시베이션 층(701)이 형성된다. 일부 실시형태에서, 패시베이션 층(701)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등을 포함할 수 있고, CVD(chemical vapor deposition), ALD(atomic layer deposition), 이들의 조합 등을 사용하여 형성될 수 있다. 일부 실시형태에서, 패시베이션 층(701)은 약 1 μm 내지 약 10 μm 범위의 두께를 가질 수 있다.
도 8을 참조하면, Ⅲ-Ⅴ족 화합물 층(601)에 의해 커버되지 않는 Ⅲ-Ⅴ족 화합물 층(501)의 부분을 노출시키기 위해 패시베이션 층(701)이 패터닝된다. 또한, 패시베이션 층(701)의 나머지 부분이 Ⅲ-Ⅴ족 화합물 층(601)의 상부 표면 및 측벽을 커버하도록, 패시베이션 층(701)이 패터닝된다. 일부 실시형태에서, 패시베이션 층(701)의 나머지 부분은 후속 프로세스 단계로부터 Ⅲ-Ⅴ족 화합물 층(601)을 보호한다. 일부 실시형태에서, 패시베이션 층(701)은 적합한 포토리소그래피 및 에칭 방법을 사용하여 패터닝된다.
도 9를 참조하면, Ⅲ-Ⅴ족 화합물 층(601)의 어느 한쪽 사이드 상의 Ⅲ-Ⅴ족 화합물 층(501)의 노출된 부분 위에 Ⅲ-Ⅴ족 화합물 층(901)이 형성된다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(901)은, Ⅲ-Ⅴ족 화합물 층(401)의 밴드 갭보다 높은 밴드 갭을 갖는다. Ⅲ-Ⅴ족 화합물 층(901)은 장벽 층 또는 분극 층으로 지칭될 수도 있다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(901)은 AlGaN 등을 포함할 수 있다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(901)의 알루미늄 함량은 갈륨 함량에 대해 변경되어 Ⅲ-Ⅴ족 화합물 층(901)의 분극 강도를 변경시킬 수 있다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(901)은, Ⅲ-Ⅴ족 화합물 층(501)보다 많은 알루미늄 함량을 가질 수 있다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(901)은, Ⅲ-Ⅴ족 화합물 층(501)보다 높은 분극 강도를 갖는다. 일부 실시형태에서, AlyGa1-yN으로 형성된 Ⅲ-Ⅴ족 화합물 층(901) 내의 알루미늄 함량(y)은 약 0.07 내지 약 0.6이 될 수 있다. 일부 실시형태에서, AlxGa1-xN으로 형성된 Ⅲ-Ⅴ족 화합물 층(501) 내의 알루미늄 함량(x)에 대한 AlyGa1-yN으로 형성된 Ⅲ-Ⅴ족 화합물 층(901) 내의 알루미늄 함량(y)의 비는 약 1.1 내지 약 2.5이다.
일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(501) 위에 Ⅲ-Ⅴ족 화합물 층(901)을 형성함으로써 채널 층(505) 내의 캐리어 농도가 더 변경된다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(901) 바로 아래의 채널 층(505)의 액세스 영역(605) 내의 캐리어 농도가 패시베이션 층(701) 바로 아래의 채널 층(505)의 액세스 영역(605) 내의 캐리어 농도보다 크도록, 채널 층(505) 내의 캐리어 농도가 변경된다. 채널 층(505)의 액세스 영역(605) 내의 캐리어 농도를 증가시킴으로써, HEMT 디바이스(100)의 dRon(on-resistance)이 낮아진다.
Ⅲ-Ⅴ족 화합물 층(501 및 901)은 Ⅲ-Ⅴ족 화합물 층(401) 위의 다중 장벽 층 구조체를 형성한다. 예시된 실시형태에서, 다중 장벽 층 구조체는 2개의 층(Ⅲ-Ⅴ족 화합물 층(501 및 901) 등)을 포함한다. 다른 실시형태에서, 다중 장벽 층 구조체는 HEMT 디바이스(100)의 디자인 사양에 따라 2개 이상의 층을 포함할 수 있다. 채널 층(505)의 채널 영역(603) 위에 Ⅲ-Ⅴ족 화합물 층(901)을 형성하지 않음으로써, 채널 영역(603) 내의 낮은 캐리어 농도가 달성되고, 이에 따라 높은 문턱 전압(Vth)이 얻어진다. 일부 실시형태에서, 문턱 전압(Vth)은 약 -6 V와 약 +6 V 사이이다.
도 9를 더 참조하면, Ⅲ-Ⅴ족 화합물 층(901)은, MOCVD, MBE, LPE, VPE, MOVPE, SEG, 이들의 조합 등을 사용하여 Ⅲ-Ⅴ족 화합물 층(501) 위에 에피택셜 성장된다. 일부 실시형태에서, 패시베이션 층(701) 위에 형성되는 Ⅲ-Ⅴ족 화합물 층(901)의 부분이 없도록, Ⅲ-Ⅴ족 화합물 층(501)의 노출 부분 위에 Ⅲ-Ⅴ족 화합물 층(901)이 에피택셜 성장된다. Ⅲ-Ⅴ족 화합물 층(901)이 AlGaN을 포함하는 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(901)은 알루미늄 함유 전구체, 갈륨 함유 전구체, 및 질소 함유 전구체를 사용하여 에피택셜 성장될 수 있다. 알루미늄 함유 전구체, 갈륨 함유 전구체, 및 질소 함유 전구체는 도 5를 참조하여 위에서 설명한 Ⅲ-Ⅴ족 화합물 층(501)을 형성하기 위해 사용된 동일 후보 전구체로부터 선택될 수 있고, 이 설명을 반복하지 않는다. 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(901)은 약 1 nm 내지 약 50 nm 범위의 두께를 갖는다.
Ⅲ-Ⅴ족 화합물 층(901)이 AlGaN을 포함하는 일부 실시형태에서, Ⅲ-Ⅴ족 화합물 층(901)을 형성하는 방법은, 프로세스 챔버 내에 형성된 패시베이션 층(701) 및 Ⅲ-Ⅴ족 화합물 층(501 및 601)을 기판(101)에 도입하는 단계, 및 알루미늄 함유 전구체, 갈륨 함유 전구체, 및 질소 함유 전구체를 프로세스 챔버로 도입하기 전에 목표 온도까지 프로세스 온도를 램핑 업(ramping up)하는 단계를 포함한다. 일부 실시형태에서, 프로세스 온도는 약 1분 내지 약 300분 사이의 제1 시간 간격동안 목표 온도까지 램핑 업된다. 일부 실시형태에서, 목표 온도는 약 700 ℃ 내지 약 1100 ℃ 사이이다. 목표 온도를 약 816 ℃보다 낮게 조정함으로써, Ⅲ-Ⅴ족 화합물 층(501)의 노출 부분의 분해(decomposition)이 감소되거나 회피될 수 있다. 또한, Ⅲ-Ⅴ 족 화합물 층(501)의 최상면의 RMS 거칠기(root-mean-square roughness)가 실질적으로 증가되지 않는다. 따라서, Ⅲ-Ⅴ 족 화합물 층(501) 위에 Ⅲ-Ⅴ 족 화합물 층(901)을 형성한 후에, Ⅲ-Ⅴ 족 화합물 층(901)과 Ⅲ-Ⅴ 족 화합물 층(501) 사이에 잘 정의된 평활 계면(well-defined smooth interface)이 형성된다. Ⅲ-Ⅴ 족 화합물 층(901)과 Ⅲ-Ⅴ 족 화합물 층(501) 사이에 잘 정의된 평활 계면을 형성함으로써, 계면에서 캐리어 트래핑이 회피되어서 HEMT 디바이스(100)의 낮은 동적 온 저항(dRon)이 얻어질 수 있다. 일부 실시형태에서, Ⅲ-Ⅴ 화합물 층(901 및 501) 사이의 계면의 RMS (root-mean-square) 거칠기는 약 0.05 nm 내지 약 10 nm이다.
일부 실시형태에서, 프로세스 온도가 목표 온도에 도달한 후에, 알루미늄 함유 전구체, 갈륨 함유 전구체, 및 질소 함유 전구체가 프로세스 챔버에 도입된다. 일부 실시형태에서, 알루미늄 함유 전구체의 유속(flow rate)은 약 10 sccm 내지 약 1000 sccm이다. 일부 실시형태에서, 갈륨 함유 전구체의 유속은 약 10 sccm 내지 약 1000 sccm이다. 일부 실시형태에서, 질소 함유 전구체의 유속은 약 100 sccm 내지 약 100000 sccm이다. 일부 실시형태에서, 알루미늄 함유 전구체, 갈륨 함유 전구체, 및 질소 함유 전구체는 약 1s 내지 약 387s의 성장 시간 동안 프로세스 챔버로 흐른다. 일부 실시형태에서, Ⅲ-Ⅴ 화합물 층(901)의 원하는 두께가 달성될 때까지 성장 시간이 조정된다.
도 10을 참조하면, Ⅲ-Ⅴ 화합물 층(901)의 형성이 완료된 후에, 패시베이션 층(701)이 제거된다. 일부 실시형태에서, 패시베이션 층(701)은 선택적 습식 에칭 프로세스, 선택적 건식 에칭 프로세스, 이들의 조합 등을 사용하여 제거된다. 패시베이션 층(701)을 제거한 후에, Ⅲ-Ⅴ 화합물 층(501)의 최상면의 부분이 Ⅲ-Ⅴ 화합물 층(601)과 Ⅲ-Ⅴ 화합물 층(901) 사이에서 노출된다.
도 11을 참조하면, Ⅲ-Ⅴ족 화합물 층(501, 601 및 901) 위에 패시베이션 층(1101)이 형성된다. 일부 실시형태에서, 패시베이션 층(1101)은 도 7을 참조하여 설명한 패시베이션 층(701)과 유사한 물질 및 방법을 사용하여 형성될 수 있고, 이 설명을 반복하지 않는다. 일부 실시형태에서, 패시베이션 층(1101)은 약 1 μm 내지 약 20 μm 범위의 두께를 갖는다.
도 12를 참조하면, 개구부(1201)를 형성하기 위해 패시베이션 층(1101) 및 Ⅲ-Ⅴ족 화합물 층(501 및 901)이 패터닝된다. 두께(T)를 갖는 Ⅲ-Ⅴ족 화합물 층(501)의 부분이 개구부(1201)의 바로 아래에 남도록, 패시베이션 층(1101) 및 Ⅲ-Ⅴ족 화합물 층(901)을 통해 Ⅲ-Ⅴ족 화합물 층(501)으로 개구부(1201)가 연장된다. 일부 실시형태에서, 두께(T)는 약 2 nm와 약 4 nm 사이이다. 일부 실시형태에서, 패시베이션 층(1101) 및 Ⅲ-Ⅴ족 화합물 층(501 및 901)은 적합한 포토리소그래피 및 에칭 프로세스를 사용하여 패터닝된다. 적합한 에칭 프로세스는 하나 이상의 습식 에칭 프로세스, 하나 이상의 건식 에칭 프로세스, 이들의 조합 등을 포함할 수 있다. 다른 실시형태에서, 개구부(1201)가 Ⅲ-Ⅴ족 화합물 층(901)의 최상면을 노출시키도록, 패터닝 프로세스는 패시베이션 층(1101)만 패터닝할 수 있다. 또 다른 실시형태에서, 개구부(1201)가 Ⅲ-Ⅴ족 화합물 층(401)의 최상면을 노출시키도록, 패터닝 프로세스는 패시베이션 층(1101) 및 Ⅲ-Ⅴ족 화합물 층(501 및 901)을 패터닝할 수 있다.
도 13을 참조하면, 개구부(1201)(도 12 참조) 내에 소스/드레인 전극(1301)이 형성된다. 일부 실시형태에서, 소스/드레인 전극(1301)은 리소그래피 및 에칭 프로세스가 후속되는 성막 프로세스에 의해 형성된다. 다른 실시형태에서, 패터닝된 희생 층을 제거하기 위해 패터닝된 희생 층 내의 개구부가 성막 프로세스 및 리프트 오프 프로세스(lift-off process)가 후속되는 개구부(1201)들 중 각각의 개구부와 정렬되도록, 패시베이션 층(1101) 위에 패터닝된 희생 층(예를 들어, 포토레지스트 층 등)을 형성함으로써 소스/드레인 전극(1301)이 형성된다.
일부 실시형태에서, 소스/드레인 전극(1301)은 하나 이상의 도전성 물질을 포함한다. 예를 들어, 소스/드레인 전극(1301)은 Ti, Co, Ni, W, Pt, Ta, Pd, Mo, TiN, AlCu 합금, 이들의 합금 등을 포함할 수 있다. 일부 실시형태에서, 각각의 소스/드레인 전극(1301)은 하부 Ti/TiN 층, 하부 Ti/TiN 층 위에 놓인 AlCu 층, 및 AlCu 층 위에 놓인 상부 Ti 층을 포함한다. 하나 이상의 도전성 물질의 형성 방법은 ALD, 물리적 기상 증착(PVD), 전기 화학 도금, 무전해 도금, 또는 이들의 조합 등을 포함한다. 일부 실시형태에서, 소스/드레인 전극(1301)과 Ⅲ-Ⅴ족 화합물 층(501 및 901) 사이의 계면에서 금속간 화합물(미도시)을 형성하기 위해 Ⅲ-Ⅴ족 화합물 층(501 및 901)과 반응하도록, 열적 어닐링 프로세스가 소스/드레인 전극(1301)에 적용된다. 금속간 화합물은 채널 층(505)의 액세스 영역(605)에 보다 효과적인 전기 접속을 제공할 수 있다.
도 14를 참조하면, 패시베이션 층(1101) 및 소스/드레인 전극(1301) 위에 패시베이션 층(1401)이 형성된다. 일부 실시형태에서, 패시베이션 층(1401)은 도 7을 참조하여 설명한 패시베이션 층(701)과 유사한 물질 및 방법을 사용하여 형성될 수 있고, 이 설명을 반복하지 않는다. 일부 실시형태에서, 패시베이션 층(1101 및 1401)은 동일 물질을 포함한다. 이러한 실시형태에서, 패시베이션 층(1101 및 1401) 사이의 계면은 검출되지 않을 수 있다. 다른 실시형태에서, 패시베이션 층(1101 및 1401)은 상이한 물질을 포함한다. 일부 실시형태에서, 패시베이션 층(1401)은 약 1 μm 내지 약 20 μm 범위의 두께를 갖는다.
도 15를 참조하면, 개구부(1501)를 형성하기 위해 패시베이션 층(1101 및 1401)이 패터닝된다. 개구부(1501)는 Ⅲ-Ⅴ족 화합물 층(601)의 최상면을 노출시킨다. 일부 실시형태에서, 패시베이션 층(1101 및 1401)은 적합한 포토리소그래피 및 에칭 프로세스를 사용하여 패터닝된다. 적합한 에칭 프로세스는 하나 이상의 습식 에칭 프로세스, 하나 이상의 건식 에칭 프로세스, 이들의 조합 등을 포함할 수 있다.
도 16을 참조하면, Ⅲ-Ⅴ족 화합물 층(601) 위의 개구부(1501)(도 15 참조) 내에 게이트 전극(1601)이 형성된다. 일부 실시형태에서, 게이트 전극(1601)은 리소그래피 및 에칭 프로세스가 후속되는 성막 프로세스에 의해 형성된다. 다른 실시형태에서, 패터닝된 희생 층을 제거하기 위해 패터닝된 희생 층 내의 개구부가 성막 프로세스 및 리프트 오프 프로세스(lift-off process)가 후속되는 개구부(1501)와 정렬되도록, 패시베이션 층(1401) 위에 패터닝된 희생 층(예를 들어, 포토레지스트 층 등)을 형성함으로써 게이트 전극(1601)이 형성된다.
일부 실시형태에서, 게이트 전극(1601)은 하나 이상의 도전성 물질을 포함한다. 일부 실시형태에서, 게이트 전극(1601)은, TaC, TaN, TiN, TaAlN, TaSiN, TaCN, 이들의 조합 등의 탄탈룸 또는 티타늄 함유 물질로 형성된다. 이 금속 함유 물질은 금속 탄화물, 금속 질화물, 또는 도전성 금속 산화물의 형태가 될 수 있다. 다른 실시형태들은, W, Ni, Au, Cu, Ta, Ti, Ag, Al, TiAl, Mn, WN, Ru, Zr, 이들의 조합 등의 다른 타입의 금속을 사용할 수 있다. 게이트 전극(1601)의 형성 방법은 ALD, PVD, MOCVD, 이들의 조합 등을 포함한다. 게이트 전극(1601)은 복합 게이트 구조체를 위한 2개 이상의 층을 더 포함할 수 있다. 도 16은 게이트 전극(1601)이 Ⅲ-Ⅴ족 화합물 층(601)의 최상면 바로 위에 형성되는 것으로 도시하고 있지만, 다수의 중간 층들(예를 들어, 게이트 유전체 계면 층, 워크/펑션 금속 등)이 게이트 전극(1601)과 Ⅲ-Ⅴ족 화합물 층(601) 사이에 형성될 수 있다.
도 17을 참조하면, 게이트 전극(1601) 및 패시베이션 층(1401) 위에 층간 유전체(ILD)(1701)가 형성된다. 일부 실시형태에서, ILD(1701)는, PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass), 이들의 조합 등의 유전체 물질로 형성되고, CVD(chemical vapor deposition) 및 PECVD(plasma-enhanced CVD) 스핀-온-글래스 프로세스, 이들의 조합 등의 임의의 적합한 방법에 의해 성막될 수 있다. 일부 실시형태에서, ILD(1701)의 최상면을 평탄화하기 위해 CMP(chemical mechanical polishing) 프로세스 등의 평탄화 프로세스가 수행될 수 있다.
일부 실시형태에서, 개구부(1703 및 1705)를 형성하기 위해 ILD(1701) 및 패시베이션 층(1401)이 패터닝된다. 일부 실시형태에서, ILD(1701) 및 패시베이션 층(1401)은 적합한 포토리소그래피 및 에칭 프로세스를 사용하여 패터닝된다. 적합한 에칭 프로세스는 하나 이상의 습식 에칭 프로세스, 하나 이상의 건식 에칭 프로세스, 이들의 조합 등을 포함할 수 있다. 개구부(1703 및 1705)는 모두 동일 프로세스에서 또는 개별 프로세스에서 동시에 형성될 수 있다. 개구부(1703)는, ILD(1701) 및 패시베이션 층(1401)을 통해 연장되고, 소스/드레인 전극(1301)의 최상면을 노출시킨다. 개구부(1705)는 ILD(1701)를 통해 연장되고 게이트 전극(1601)의 최상면을 노출시킨다.
도 18을 참조하면, 개구부(1703)(도 17 참조) 내에 콘택트 플러그(1801)가 형성되고, 개구부(1705)(도 17 참조) 내에 콘택트 플러그(1803)가 형성된다. 일부 실시형태에서, 확산 장벽 층, 접착 층, 등의 라이너(liner), 및 도전성 물질이 개구부(1703 및 1705) 내에 성막된다. 라이너는 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 이들의 조합 등을 포함할 수 있다. 이어서, 개구부(1703 및 1705)에 도전성 물질이 충전된다. 도전성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈, 이들의 조합 등이 될 수 있다. ILD(1701)의 상부 표면으로부터 초과 물질을 제거하기 위해 CMP 프로세스 등의 평탄화 프로세스가 수행될 수 있다. 라이너 및 도전성 물질의 나머지 부분은 콘택트 플러그(1801 및 1803)를 형성한다. 콘택트 플러그(1801)는 소스/드레인 전극(1301)에 물리적 및 전기적으로 커플링되고, 콘택트 플러그(1803)는 게이트 전극(1601)에 물리적 및 전기적으로 커플링된다. 콘택트 플러그(1801)가 콘택트 플러그(1803)와 동일한 단면으로 도 18에 도시되어 있지만,이 묘사는 단지 예시의 목적을 위한 것이며, 다른 실시형태에서는 콘택트 플러그(1801)가 콘택트 플러그(1803)와 상이한 단면으로 배치될 수 있다.
도 19는 일부 실시형태들에 따른 HEMT 디바이스를 형성하는 방법(1900)을 예시하는 플로우 다이어그램이다. 방법(1900)은 단계(1901)로 시작하고, 도 4를 참조하여 위에서 설명한 바와 같이, 기판(예를 들어, 도 4에 도시된 기판(101) 등) 위에 제1 Ⅲ-Ⅴ족 화합물 층(예를 들어, 도 4에 도시된 Ⅲ-Ⅴ족 화합물 층(401))이 형성된다. 단계(1903)에서, 도 5를 참조하여 위에서 설명한 바와 같이, 제1 Ⅲ-Ⅴ족 화합물 층 위에 제2 Ⅲ-Ⅴ족 화합물 층(예를 들어, 도 5에 도시된 Ⅲ-Ⅴ족 화합물 층(501))이 형성된다. 단계(1905)에서, 도 6a 및 도 6b를 참조하여 위에서 설명한 바와 같이, 제2 Ⅲ-Ⅴ족 화합물 층 위에 제3 Ⅲ-Ⅴ족 화합물 층(예를 들어, 도 6b에 도시된 Ⅲ-Ⅴ족 화합물 층(601))이 형성된다. 단계(1907)에서, 도 7 및 도 8을 참조하여 위에서 설명한 바와 같이, 제3 Ⅲ-Ⅴ족 화합물 층의 최상면 및 측벽 위에 패시베이션 층(예를 들어, 도 8에 도시된 패시베이션 층(701))이 형성된다. 단계(1909)에서, 도 9를 참조하여 위에서 설명한 바와 같이, 제2 Ⅲ-Ⅴ족 화합물 층 위에 제4 Ⅲ-Ⅴ족 화합물 층(예를 들어, 도 9에 도시된 Ⅲ-Ⅴ족 화합물 층(901))이 형성된다. 단계(1911)에서, 도 10을 참조하여 위에서 설명한 바와 같이, 패시베이션 층이 제거된다. 단계(1913)에서, 도 11 내지 도 13을 참조하여 위에서 설명한 바와 같이, 소스/드레인 전극(예를 들어, 도 13에 도시된 소스/드레인 전극(1301))이 형성된다. 단계(1915)에서, 도 14 내지 도 16을 참조하여 위에서 설명한 바와 같이, 게이트 전극(예를 들어, 도 16에 도시된 게이트 전극(1601))이 형성된다. 단계(1917)에서, 도 17 및 도 18을 참조하여 위에서 설명한 바와 같이, 콘택트 플러그(예를 들어, 도 18에 도시된 콘택트 플러그(1801 및 1803))이 형성된다.
실시형태에 따르면, 방법은 기판 위에 제1 Ⅲ-Ⅴ족 화합물 층을 형성하는 단계를 포함한다. 제2 Ⅲ-Ⅴ족 화합물 층은 제1 Ⅲ-Ⅴ족 화합물 층 위에 형성된다. 제2 Ⅲ-Ⅴ족 화합물 층은 제1 Ⅲ-Ⅴ족 화합물 층보다 큰 밴드 갭을 갖는다. 제3 Ⅲ-Ⅴ족 화합물 층은 제2 Ⅲ-Ⅴ족 화합물 층 위에 형성된다. 제3 Ⅲ-Ⅴ족 화합물 층 및 제1 Ⅲ-Ⅴ족 화합물 층은 동일 Ⅲ-Ⅴ족 화합물을 포함한다. 패시베이션 층은 제3 Ⅲ-Ⅴ족 화합물 층의 최상면 및 측벽을 따라 형성된다. 제4 Ⅲ-Ⅴ족 화합물 층은 제2 Ⅲ-Ⅴ족 화합물 층 위에 형성된다. 제4 Ⅲ-Ⅴ족 화합물 층은 제1 Ⅲ-Ⅴ족 화합물 층보다 큰 밴드 갭을 갖는다. 실시형태에서, 패시베이션 층을 형성하는 단계는, 제2 Ⅲ-Ⅴ족 화합물 층 및 제3 Ⅲ-Ⅴ족 화합물 층 위에 유전체 물질을 블랭킷 성막하는 단계, 및 제2 Ⅲ-Ⅴ족 화합물 층의 최상면을 노출시키기 위해 유전체 물질을 패터닝하는 단계를 포함한다. 유전체 물질의 나머지 부분은 패시베이션 층을 형성한다. 실시형태에서, 제3 Ⅲ-Ⅴ족 화합물 층은 p 도핑 층이다. 실시형태에서, 제4 Ⅲ-Ⅴ족 화합물 층을 형성하는 단계는, 프로세스 챔버에 기판을 도입하는 단계; 프로세스 온도를 목표 온도로 램핑 업하는 단계; 및 프로세스 온도를 목표 온도로 램핑 업한 후에, 프로세스 챔버에 전구체를 도입하는 단계를 포함한다. 실시형태에서, 목표 온도는 약 700 ℃ 내지 약 950 ℃ 사이이다. 실시형태에서, 제2 Ⅲ-Ⅴ족 화합물 층은 의도적으로 도핑되지 않는다. 실시형태에서, 제2 Ⅲ-Ⅴ족 화합물 층 위에 제4 Ⅲ-Ⅴ족 화합물 층을 형성하는 단계는, 제2 Ⅲ-Ⅴ족 화합물 층 위에 제4 Ⅲ-Ⅴ족 화합물 층을 선택적으로 에피택셜 성장시키는 단계를 포함한다.
다른 실시형태에 따르면, 방법은 기판 위에 GaN을 형성하는 단계를 포함한다. 제1 AlGaN 층은 GaN 층 위에 형성된다. p 도핑된 GaN 층은 제1 AlGaN 층 위에 형성된다. 유전체 물질은 p 도핑된 GaN 층 및 제1 AlGaN 층 위에 블랭킷 성막된다. 유전체 물질의 부분은 제1 AlGaN 층의 최상면 위로부터 제거된다. p 도핑된 GaN 층의 최상면 및 측벽을 따라 연장되는 유전체 물질의 나머지 부분은 패시베이션 층을 형성한다. 제2 AlGaN 층은 제1 AlGaN 층 위에 형성된다. 제2 AlGaN 층은 제1 AlGaN 층보다 많은 알루미늄 함량을 갖는다. 실시형태에서, 제2 AlGaN 층을 형성하는 단계는, 프로세스 챔버에 기판을 도입하는 단계; 프로세스 온도를 목표 온도로 램핑 업하는 단계; 및 프로세스 온도를 목표 온도로 램핑 업한 후에, 알루미늄 전구체, 갈륨 전구체, 및 질소 전구체를 프로세스 챔버에 도입하는 단계를 포함한다. 실시형태에서, 목표 온도는 약 700 ℃ 내지 약 950 ℃ 사이이다. 실시형태에서, p 도핑된 GaN 층은 인 시투 도핑된다. 실시형태에서, 제1 AlGaN 층은 AlxGa1-xN을 포함하고, 제2 AlGaN 층은 AlyGa1-yN을 포함하고, y/x의 비는 약 1.1 내지 약 2.5이다. 실시형태에서, GaN 층은 의도적으로 도핑되지 않는다. 실시형태에서, 방법은 제2 AlGaN 층을 형성한 후에 패시베이션 층을 제거하는 단계를 더 포함한다.
또 다른 실시형태에 따르면, 디바이스는, 기판, 기판 위의 GaN 층, GaN 층 위의 제1 AlGaN 층, 및 제1 AlGaN 층 위의 p 도핑된 GaN 층을 포함한다. p 도핑된 GaN 층의 폭은 제1 AlGaN 층의 폭보다 작다. 디바이스는, 제1 AlGaN 층 위의 제2 AlGaN 층을 더 포함한다. 제2 AlGaN 층은 제1 AlGaN 층보다 많은 알루미늄 함량을 갖는다. 실시형태에서, 제1 AlGaN 층은 AlxGa1-xN을 포함하고, 제2 AlGaN 층은 AlyGa1-yN을 포함하고, y/x의 비는 약 1.1 내지 약 2.5이다. 실시형태에서, GaN 층은 비도핑 층이다. 실시형태에서, 디바이스는, p 도핑된 GaN 층 및 제2 AlGaN 층 위의 패시베이션 층을 더 포함한다. 패시베이션 층은 p 도핑된 GaN 층의 측벽 및 제2 AlGaN 층의 측벽을 따라 연장된다. 실시형태에서, 디바이스는, 패시베이션 층을 통해 연장되고 p 도핑된 GaN 층의 최상면과 물리적으로 접촉하는 게이트 전극을 더 포함한다. 실시형태에서, 디바이스는, 기판과 GaN 층 사이에 단계적(graded) AlGaN 버퍼 층을 더 포함한다.
1) 본 개시의 실시형태에 따른 방법은, 기판 위에 제1 Ⅲ-Ⅴ족 화합물 층을 형성하는 단계; 상기 제1 Ⅲ-Ⅴ족 화합물 층 위에 제2 Ⅲ-Ⅴ족 화합물 층 - 상기 제2 Ⅲ-Ⅴ족 화합물 층은 상기 제1 Ⅲ-Ⅴ족 화합물 층보다 큰 밴드 갭을 가짐 - 을 형성하는 단계; 상기 제2 Ⅲ-Ⅴ족 화합물 층 위에 제3 Ⅲ-Ⅴ족 화합물 층 - 상기 제3 Ⅲ-Ⅴ족 화합물 층 및 상기 제1 Ⅲ-Ⅴ족 화합물 층은 동일한 Ⅲ-Ⅴ족 화합물을 포함함 - 을 형성하는 단계; 상기 제3 Ⅲ-Ⅴ족 화합물 층의 최상면 및 측벽을 다라 패시베이션 층을 형성하는 단계; 및 상기 제2 Ⅲ-Ⅴ족 화합물 층 위에 제4 Ⅲ-Ⅴ족 화합물 층 - 상기 제4 Ⅲ-Ⅴ족 화합물 층은 상기 제1 Ⅲ-Ⅴ족 화합물 층보다 큰 밴드 갭을 가짐 - 을 형성하는 단계를 포함한다.
2) 본 개시의 실시형태에 따른 방법에 있어서, 상기 패시베이션 층을 형성하는 단계는, 상기 제2 Ⅲ-Ⅴ족 화합물 층 및 상기 제3 Ⅲ-Ⅴ족 화합물 층 위에 유전체 물질을 블랭킷 성막하는(blanket depositing) 단계; 및 상기 제2 Ⅲ-Ⅴ족 화합물 층의 최상면을 노출시키기 위해 상기 유전체 물질 - 상기 유전체 물질의 나머지 부분은 상기 패시베이션 층을 형성함 - 을 패터닝하는 단계를 포함한다.
3) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제3 Ⅲ-Ⅴ족 화합물 층은 p 도핑된 층(p-doped layer)이다.
4) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제4 Ⅲ-Ⅴ족 화합물 층을 형성하는 단계는, 상기 기판을 프로세스 챔버에 도입하는 단계; 프로세스 온도를 목표 온도로 램핑 업(ramping up)하는 단계; 및 상기 프로세스 온도를 목표 온도로 램핑 업한 후에, 상기 프로세스 챔버에 전구체를 도입하는 단계를 포함한다.
5) 본 개시의 실시형태에 따른 방법에 있어서, 상기 목표 온도는 약 700 ℃ 내지 약 1100 ℃이다.
6) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제2 Ⅲ-Ⅴ족 화합물 층은 의도적으로 도핑되지 않는다.
7) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제2 Ⅲ-Ⅴ족 화합물 층 위에 제4 Ⅲ-Ⅴ족 화합물 층을 형성하는 단계는, 상기 제2 Ⅲ-Ⅴ족 화합물 층 위에 상기 제4 Ⅲ-Ⅴ족 화합물 층을 선택적으로 에피택셜 성장시키는 단계를 포함한다.
8) 본 개시의 다른 실시형태에 따른 방법은, 기판 위에 GaN 층을 형성하는 단계; 상기 GaN 층 위에 제1 AlGaN 층을 형성하는 단계; 상기 제1 AlGaN 층 위에 p 도핑된 GaN 층을 형성하는 단계; 상기 p 도핑된 GaN 층 및 상기 제1 AlGaN 층 위에 유전체 물질을 블랭킷 성막하는 단계; 상기 제1 AlGaN 층의 최상면 위로부터 상기 유전체 물질의 부분을 제거하는 단계 - 상기 p 도핑된 GaN 층의 최상면 및 측벽을 따라 연장되는 상기 유전체 물질의 나머지 부분은 패시베이션 층을 형성함 - ; 및 상기 제1 AlGaN 층 위에 제2 AlGaN 층 - 상기 제2 AlGaN 층은 상기 제1 AlGaN 층보다 많은 알루미늄 함량을 가짐 - 을 형성하는 단계를 포함한다.
9) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제2 AlGaN 층을 형성하는 단계는, 상기 기판을 프로세스 챔버에 도입하는 단계; 프로세스 온도를 목표 온도로 램핑 업하는 단계; 및 상기 프로세스 온도를 목표 온도로 랩핑 업한 후에, 알루미늄 전구체, 갈륨 전구체, 및 질소 전구체를 상기 프로세스 챔버에 도입하는 단계를 포함한다.
10) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 목표 온도는 약 816 ℃ 미만이다.
11) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 p 도핑된 GaN 층은 인 시투 도핑된다.
12) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제1 AlGaN 층은 AlxGa1-xN을 포함하고, 상기 제2 AlGaN 층은 AlyGa1-yN을 포함하고, y/x의 비는 약 1.1 내지 약 2.5이다.
13) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 GaN 층은 의도적으로 도핑되지 않는다.
14) 본 개시의 다른 실시형태에 따른 방법은, 상기 제2 AlGaN 층을 형성한 후에, 상기 패시베이션 층을 제거하는 단계를 더 포함한다.
15) 본 개시의 또 다른 실시형태에 따른 디바이스는, 기판; 상기 기판 위의 GaN 층; 상기 GaN 층 위의 제1 AlGaN 층; 상기 제1 AlGaN 층 위의 p 도핑된 GaN 층 - 상기 p 도핑된 GaN 층의 폭은 상기 제1 AlGaN 층의 폭보다 작음 - ; 및 상기 제1 AlGaN 층 위의 제2 AlGaN 층 - 상기 제2 AlGaN 층은 상기 제1 AlGaN 층보다 많은 알루미늄 함량을 가짐 - 을 포함한다.
16) 본 개시의 또 다른 실시형태에 따른 디바이스에 있어서, 상기 제1 AlGaN 층은 AlxGa1-xN을 포함하고, 상기 제2 AlGaN 층은 AlyGa1-yN을 포함하고, y/x의 비는 약 1.1 내지 약 2.5이다.
17) 본 개시의 또 다른 실시형태에 따른 디바이스에 있어서, 상기 GaN 층은 비도핑 층(un-doped layer)이다.
18) 본 개시의 또 다른 실시형태에 따른 디바이스에 있어서, 상기 p 도핑된 GaN 층 및 상기 제2 AlGaN 층 위에 패시베이션 층을 더 포함하고, 상기 패시베이션 층은 상기 p 도핑된 GaN 층의 측벽 및 상기 제2 AlGaN 층의 측벽을 따라 연장된다.
19) 본 개시의 또 다른 실시형태에 따른 디바이스는, 상기 패시베이션 층을 통해 연장되고 상기 p 도핑된 GaN 층의 최상면과 물리적으로 접촉하는 게이트 전극을 더 포함한다.
20) 본 개시의 또 다른 실시형태에 따른 디바이스는, 상기 기판과 상기 GaN 층 사이에 단계적(graded) AlGaN 버퍼 층을 더 포함한다.
상기 내용은 당업자가 본 개시의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과 본 개시의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 방법에 있어서,
    기판 위에 제1 Ⅲ-Ⅴ족 화합물 층을 형성하는 단계;
    상기 제1 Ⅲ-Ⅴ족 화합물 층 위에 제2 Ⅲ-Ⅴ족 화합물 층 - 상기 제2 Ⅲ-Ⅴ족 화합물 층은 상기 제1 Ⅲ-Ⅴ족 화합물 층보다 큰 밴드 갭을 가짐 - 을 형성하는 단계;
    상기 제2 Ⅲ-Ⅴ족 화합물 층 위에 제3 Ⅲ-Ⅴ족 화합물 층 - 상기 제3 Ⅲ-Ⅴ족 화합물 층 및 상기 제1 Ⅲ-Ⅴ족 화합물 층은 동일한 Ⅲ-Ⅴ족 화합물을 포함함 - 을 형성하는 단계;
    상기 제3 Ⅲ-Ⅴ족 화합물 층의 최상면 및 측벽을 다라 패시베이션 층을 형성하는 단계; 및
    상기 제2 Ⅲ-Ⅴ족 화합물 층 위에 제4 Ⅲ-Ⅴ족 화합물 층 - 상기 제4 Ⅲ-Ⅴ족 화합물 층은 상기 제1 Ⅲ-Ⅴ족 화합물 층보다 큰 밴드 갭을 가짐 - 을 형성하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 패시베이션 층을 형성하는 단계는,
    상기 제2 Ⅲ-Ⅴ족 화합물 층 및 상기 제3 Ⅲ-Ⅴ족 화합물 층 위에 유전체 물질을 블랭킷 성막하는(blanket depositing) 단계; 및
    상기 제2 Ⅲ-Ⅴ족 화합물 층의 최상면을 노출시키기 위해 상기 유전체 물질 - 상기 유전체 물질의 나머지 부분은 상기 패시베이션 층을 형성함 - 을 패터닝하는 단계
    를 포함하는 것인, 방법.
  3. 제1항에 있어서,
    상기 제3 Ⅲ-Ⅴ족 화합물 층은 p 도핑된 층(p-doped layer)인 것인, 방법.
  4. 제1항에 있어서,
    상기 제4 Ⅲ-Ⅴ족 화합물 층을 형성하는 단계는,
    상기 기판을 프로세스 챔버에 도입하는 단계;
    프로세스 온도를 목표 온도로 램핑 업(ramping up)하는 단계; 및
    상기 프로세스 온도를 목표 온도로 램핑 업한 후에, 상기 프로세스 챔버에 전구체를 도입하는 단계
    를 포함하는 것인, 방법.
  5. 제1항에 있어서,
    상기 제2 Ⅲ-Ⅴ족 화합물 층은 의도적으로 도핑되지 않는 것인, 방법.
  6. 제1항에 있어서,
    상기 제2 Ⅲ-Ⅴ족 화합물 층 위에 제4 Ⅲ-Ⅴ족 화합물 층을 형성하는 단계는, 상기 제2 Ⅲ-Ⅴ족 화합물 층 위에 상기 제4 Ⅲ-Ⅴ족 화합물 층을 선택적으로 에피택셜 성장시키는 단계를 포함하는 것인, 방법.
  7. 방법에 있어서,
    기판 위에 GaN 층을 형성하는 단계;
    상기 GaN 층 위에 제1 AlGaN 층을 형성하는 단계;
    상기 제1 AlGaN 층 위에 p 도핑된 GaN 층을 형성하는 단계;
    상기 p 도핑된 GaN 층 및 상기 제1 AlGaN 층 위에 유전체 물질을 블랭킷 성막하는 단계;
    상기 제1 AlGaN 층의 최상면 위로부터 상기 유전체 물질의 부분을 제거하는 단계 - 상기 p 도핑된 GaN 층의 최상면 및 측벽을 따라 연장되는 상기 유전체 물질의 나머지 부분은 패시베이션 층을 형성함 - ; 및
    상기 제1 AlGaN 층 위에 제2 AlGaN 층 - 상기 제2 AlGaN 층은 상기 제1 AlGaN 층보다 많은 알루미늄 함량을 가짐 - 을 형성하는 단계
    를 포함하는, 방법.
  8. 디바이스에 있어서,
    기판;
    상기 기판 위의 GaN 층;
    상기 GaN 층 위의 제1 AlGaN 층;
    상기 제1 AlGaN 층 위의 p 도핑된 GaN 층 - 상기 p 도핑된 GaN 층의 폭은 상기 제1 AlGaN 층의 폭보다 작음 - ; 및
    상기 제1 AlGaN 층 위의 제2 AlGaN 층 - 상기 제2 AlGaN 층은 상기 제1 AlGaN 층보다 많은 알루미늄 함량을 가짐 -
    을 포함하는, 디바이스.
  9. 제8항에 있어서,
    상기 GaN 층은 비도핑 층(un-doped layer)인 것인, 디바이스.
  10. 제8항에 있어서,
    상기 p 도핑된 GaN 층 및 상기 제2 AlGaN 층 위에 패시베이션 층을 더 포함하고, 상기 패시베이션 층은 상기 p 도핑된 GaN 층의 측벽 및 상기 제2 AlGaN 층의 측벽을 따라 연장되는 것인, 디바이스.
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