KR20200002571A - 균열에 내성이 있는 딥 트렌치 절연 구조물 - Google Patents

균열에 내성이 있는 딥 트렌치 절연 구조물 Download PDF

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KR20200002571A
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밍-치 우
춘-치에 팡
보-창 수
치엔 난 투
유-룽 예
쿤-유 린
쉬-쉬웅 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

방법은, 트렌치를 형성하도록 반도체 기판을 에칭하는 단계; 상기 트렌치 내로 유전체층을 충전하는 단계 - 트렌치 내에 그리고 유전체층의 대향 부분들 사이에 공동(void)이 형성됨 -; 공동을 노출시키도록 유전체층을 에칭하는 단계; 유전체층 상에 확산 배리어층을 형성하는 단계; 및 확산 배리어층 상에 고반사도 금속층을 형성하는 단계를 포함한다. 고반사도 금속층은 트렌치 내로 연장되는 부분을 가진다. 공동의 잔여 부분은 고반사도 금속층에 의해 둘러싸인다.

Description

균열에 내성이 있는 딥 트렌치 절연 구조물{DEEP TRENCH ISOLATION STRUCTURES RESISTANT TO CRACKING}
우선권 주장 및 교차 참조
본 출원은, 하기의 가출원된 미국 특허 출원인, 2018년 6월 29일에 출원되고 발명의 명칭이 “균열에 내성이 있는 딥 트렌치 절연 구조물(Deep Trench Isolation Structures Resistant to Cracking)”이며, 참조에 의해 여기에 통합되는 미국 특허 출원 제62/691,926호의 이득을 청구한다.
반도체 이미지 센서는 광을 감지하도록 동작된다. 통상적으로, 반도체 이미지 센서는, 디지털 스틸 카메라(Digital Still Camera; DSC), 휴대폰 카메라, 디지털 비디오(Digital Video; DV), 및 디지털 비디오 레코더(Digital Video Recorder; DVR) 응용과 같은 다양한 응용들에서 폭 넓게 사용되는, 상보 금속 산화막 반도체(Complementary Metal-Oxide-Semiconductor; CMOS) 이미지 센서(CMOS Image Sensor; CIS)와 전하 결합 소자(Charge-Coupled Device; CCD) 센서를 포함한다. 이들 반도체 이미지 센서들 - 각 이미지 센서 소자는 광다이오드 및 다른 소자를 포함함 - 은, 광을 흡수하고 감지된 광을 디지털 데이터 또는 전기 신호로 변환하도록 이미지 센서 소자들의 어레이를 활용한다.
전면 조명(Front Side Illumination; FSI) CMOS 이미지 센서와 후면 조명(Backside Illumination; BSI) 이미지 센서는 CMOS 이미지 센서들의 두 유형들이다. FSI CMOS 이미지 센서들은 그들 자신의 전면으로부터 투사되는 광을 검출하도록 동작가능한 반면에, BSI CMOS 이미지 센서들은 그들 자신의 후면으로부터 투사되는 광을 검출하도록 동작가능하다. 광이 FSI CMOS 이미지 센서 또는 BSI CMOS 이미지 센서 내로 투사될 때, 광전자가 생성되고 그런 다음, 이미지 센서의 픽셀 내의 감광 디바이스에 의해 감지된다. 광전자가 더 많이 생성될수록, 이미지 센서가 더 우수한 양자 효율(quantum efficiency; QE)을 가지며, 따라서, CMOS 이미지 센서의 이미지 품질을 향상시킨다.
하지만, CMOS 이미지 센서 기술이 급속히 개발되는 한편, 더 높은 양자 효율(QE)을 갖는 CMOS 이미지 센서가 요구된다.
본 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1 내지 12는 일부 실시예들에 따른 딥(deep) 트렌치 절연 영역의 형성시에 중간 스테이의 단면도를 예증한다.
도 13은 일부 실시예에 따른 픽셀 유닛의 개략도를 예증한다.
도 14는 일부 실시예들에 따른 딥 트렌치 절연 구조물의 평면도를 예증한다.
도 15는 일부 실시예들에 따른 전면 조명(Front-Side Illumination ; FSI) 이미지 센서 칩의 단면도를 예증한다.
도 16은 일부 실시예에 따라 파장의 함수로서 일부 금속의 반사도 값을 예증한다.
도 17은 일부 실시예에 따라 구리의 두께의 함수로서 구리의 흡수 지수와 반사 지수를 예증한다.
도 18은 일부 실시예들에 따라 딥 트렌치 절연 영역을 위한 공정 흐름을 예증한다.
하기의 개시 내용는 본 발명의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트 및 배열의 특정 예는 본 발명을 단순화하도록 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부의 형성은, 제1 및 제2 특징부들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 특징부가 제1 및 제2 특징부 사이에 형성될 수 있어서 제1 및 제2 특징부가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 발명 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에 배치된", "더 낮은", "위에 배치된", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
다양한 예시적인 실시예들에 따라, 반도체 기판 내의 딥 트렌치 절연(DTI) 구조물과 이를 형성하는 방법이 제공된다. D/TI 구조물을 형성하는 중간 스테이지가 일부 실시예에 따라 예증된다. 일부 실시예의 일부 변형이 논의된다. 다양한 도면 및 예증적 실시예 전반에 걸쳐, 유사한 참조 번호는 유사한 요소를 지정하는데 사용된다. 본 개시 내용의 일부 실시예에 따라, DTI 구조물은 그리드를 형성하고, 고반사도 금속성 물질과 이 고반사도 금속성 물질 내의 공동을 포함한다. 따라서, 고반사도 금속성 물질의 사용으로 인해, 이미지 센서의 양자 효율이 향상된다. 반면에, 형성되고 있는 공동과 함께, 열 사이클레서에서 생성되는 응력을 흡수하기 위해 버퍼가 제공되는데, 이 응력은 고반사도 금속성 물질과 반도체 기판간의 상당한 차이에 기인한다. 따라서, 균열 가능성이 감소된다. DTI 구조물은 후면 조명(Backside Illumination; BSI) 상보 금속 산화막 반도체(CMOS) 이미지 센서 또는 전면 조명(Front Side Illumination; FSI) CMOS 이미지 센서를 위해 사용될 수 있고, 딥 트렌치 절연 영역이 사용되는 다른 응용에서 사용될 수 있다.
도 1 내지 도 12는 본 개시 내용의 일부 실시예에 따른 DTI 구조물의 형성시에 중간 스테이지의 단면도를 예증한다. 도 1 내지 12에 도시된 단계들은 도 18에 도시된 공정 흐름(200)에서 또한 개략적으로 반영된다. DTI 영역은 본 개시 내용의 일부 실시예에 따라 이미지 센서 칩(예를 들면, FSI 이미지 센서 칩 또는 BSI 이미지 센서 칩) 내에서 사용될 수 있다.
도 1은, 그 내부에 복수의 이미지 센서 칩들(20)을 포함하는 웨이퍼(22)의 일부분일 수 있는, 이미지 센서 칩(20)의 초기 구조물의 형성을 예증한다. 각각의 공정은 도 18에 도시된 공정 흐름 내의 공정(202)으로서 예증된다. 이미지 센서 칩(20)은 반도체 기판(24)을 포함한다. 본 개시 내용의 일부 실시예에 따라. 반도체 기판(24)은 결정질 실리콘 기판이다. 본 개시 내용의 다른 실시예에 따라, 반도체 기판(24)은, 게르마늄과 같은 원소 반도체; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합을 포함한다. 다층 또는 경사(gradient) 기판과 같은 다른 기판이 또한 이용될 수 있다. 본 설명 전체에 걸쳐, 기판(24)의 주면(major surface)(24A)은 반도체 기판(24)의 전면이라고 지칭되고, 표면(24B)은 반도체 기판(24)의 후면이라고 지칭된다. 표면들(24A 및 24B)은 (100) 또는 (001) 표면 평면들 상에 있을 수 있다.
쉘로우 트렌치 절연(Shallow Trench Isolation; STI) 영역(32)이라고 대안적으로 지칭되는 절연 영역(32)은, 회로를 위한 활성 영역을 규정하기 위해 반도체 기판(24) 내로 연장하도록 형성된다. 본 개시 내용의 일부 실시예에 따라, 도 14의 평면도에 도시된 바와 같이, STI 영역(32)은 서로 교차하는 수평 스트립 부분과 수직 스트립 부분을 포함하는 그리드를 형성할 수 있다.
도 1을 다시 참조하면, 이미지 센서(26)는 전면(24A)으로부터 반도체 기판(24) 내로 연장되게 형성된다. 이미지 센서(26)의 형성은 주입을 포함할 수 있다. 이미지 센서(26)는 광 신호(광자)를 전기 신호로 변환하도록 구성된다. 이미지 센서(26)는 감광 금속-산화물-반도체(Metal-Oxide-Semiconductor; MOS) 트랜지스터, 감광 다이오드 등일 수 있다. 본 설명 전체에 걸쳐, 비록 이미지 센서들(26)이 다른 유형들의 이미지 센서들일 수 있지만, 이들은 광 다이오드(26)라고 대안적으로 지칭된다. 본 개시 내용의 일부 실시예에 따라, 광 다이오드(26)는 이미지 센서 어레이를 형성한다.
도 1은, STI 영역(32)에 의해 규정된 활성 영역 내에 적어도 일부분을 포함할 수 있는, 픽셀 유닛(30)을 또한 예증한다. 도 13은 픽셀 유닛(30)의 예시의 회로도를 예증한다. 본 개시 내용의 일부 실시예에 따라, 픽셀 유닛(30)은, 전기 접지(GND)에 결합된 양극과, 이송 게이트 트랜지스터(134)의 소스에 결합된 음극을 갖는, 광 다이오드(26)를 포함한다. 이송 게이트 트랜지스터(134)의 드레인은 리셋 트랜지스터(138)의 드레인과 소스 팔로어(source follower)(142)의 게이트에 결합될 수 있다. 리셋 트랜지스터(138)는 리셋 라인 RST에 결합된 게이트를 가진다. 리셋 트랜지스터(138)의 소스는 픽셀 전력 공급 전압(VDD)에 결합될 수 있다. 플로팅 확산 커패시터(140)는 이송 게이트 트랜지스터(134)의 소스/드레인과 소스 팔로어(142)의 게이트 사이에 결합될 수 있다. 리셋 트랜지스터(138)는 플로팅 확산 커패시터(140)에서의 전압을 VDD로 사전 설정하도록 사용된다. 소스 팔로어(142)의 드레인은 전력 공급 전압(VDD)에 결합된다. 소스 팔로어(142)의 소스는 행 선택기(144)에 결합된다. 소스 팔로어(142)는 픽셀 유닛(30)을 위해 고 임피던스 출력을 제공한다. 행 선택기(144)는 각각의 픽셀 유닛(30)의 선택 트랜지스터로서 기능하고, 행 선택기(144)의 게이트는 라인 SEL을 선택하도록 결합된다.
도 1을 다시 참조하면, 트랜지스터는 픽셀 유닛(30) 내의 디바이스들(예를 들면, 도 13의 134, 138, 142, 및 144)의 예시로서 예증된다. 예를 들면, 이송 게이트 트랜지스터(134)가 도 1에 예증된다. 본 개시 내용의 일부 실시예에 따라, 광 다이오드(26) 각각은, 게이트(28)와 게이트 유전체(31)를 포함하는, 이송 게이트 트랜지스터(134)의 제1 소스/드레인 영역에 전기적으로 결합된다. 게이트 유전체(31)는 기판(24)의 전면(24A)에 접촉한다. 이송 게이트 트랜지스터(134)의 제1 소스/드레인 영역은 대응하는 접속 광 다이오드(26)에 의해 공유될 수 있다. 플로팅 확산 커패시터(140)는 예를 들면, 플로팅 확산 커패시터(140)로서 작용하는 p-n 접합부를 형성하도록 기판(24) 내로의 주입을 통해 기판(24) 내에 형성된다. 플로팅 확산 커패시터(140)는 트랜지스터 게이트 트랜지스터(134)의 제2 소스/드레인 영역 내에 형성될 수 있고, 따라서 플로팅 확산 커패시터(140)의 커패시터 플레이트들 중 하나는 이송 게이트 트랜지스터(134)의 제2 소스/드레인 영역에 전기적으로 결합된다. 동일한 활성 영역 내의 광 다이오드(26)와 각각의 이송 게이트 트랜지스터(134)와 플로팅 확산 커패시터(140)는 도 1에 또한 표시된 바와 같이 픽셀 유닛(30)을 형성한다.
콘택 에칭 정지층(Contact Etch Stop Layer; CESL)(40)은 기판(24)과, 이송 게이트 트랜지스터(134)와 같은 트랜지스터 상에 형성된다. 층간 유전체(ILD)(42)가 CESL(40) 위에 형성된다. CESL(40)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소-질화물, 등 또는 이들 물질들의 다층으로 형성될 수 있다. CESL(40)은 예를 들면, 원자층 퇴적(Atomic Layer Deposition; ALD) 또는 화학적 기상 퇴적(Chemical Vapor Deposition; CVD)과 같은 컨포멀(conformal) 퇴적 방법을 사용해 형성될 수 있다. ILD(42)는 예를 들면, 유동성 화학 기상 퇴적(Flowable Chemical Vapor Deposition; FCVD), 스핀-온 코팅, CVD, 또는 또 다른 퇴적 방법을 사용해 형성된 유전체 물질을 포함할 수 있다. ILD(42)는 TEOS(Tetra Ethyl Ortho Silicate) 산화물, 플라즈마 강화 CVD(Plasma Enhanced CVD; PECVD) 산화물(예를 들면, SiO2), PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등과 같은 산화물일 수 있는, 산소 함유 유전체 물질로 또한 형성될 수 있다.
전면 상호접속 구조물(44)은 반도체 기판(24) 위에 형성된다. 전면 상호접속 구조물(44)은 이미지 센서 칩(20) 내의 디바이스들을 전기적으로 상호접속하도록 사용된다. 전면 상호접속 구조물(44)은 유전체층(46)과, 이 유전체층(46) 내의 금속 라인(48)과 비아(50)를 포함한다. 본 설명 전체에 걸쳐, 동일한 유전체층(46) 내의 금속 라인(48)은 금속층이라고 총괄하여 지칭된다. 전면 상호접속 구조물(44)은 복수의 금속층들을 포함할 수 있다. 본 개시의 일부 실시예에 따라, 유전체층(46)은 로우-k 유전체층을 포함한다. 로우-k 유전체층은 예를 들면, 약 3.0보다 낮은, 로우 k 값을 가진다. 하나 이상의 패시베이션층(52)은 유전체층(46) 위에 형성된다. 패시베이션층(52)은 약 3.8 이상의 k 값을 갖는 넌-로우 k(non-low-k) 유전체 물질로부터 형성될 수 있다. 본 개시 내용의 일부 실시예에 따라, 패시베이션층(52)은 실리콘 산화물층과, 이 실리콘 산화물층 상의 실리콘 질화물층을 포함한다.
도 2를 참조하면, 웨이퍼(22)는 아래로 향하게 뒤집어져 있다(flip upside down). 반도체 기판(24)을 박형화하기 위해 후면(24B)을 그라인딩 백(grind back)하도록(도 1) 후면 그라인딩이 수행된다. 산출되는 후면은 도 2에서 24B’로 지칭된다. 기판(24)의 두께는 약 10 ㎛보다 작게, 또는 예를 들면, 약 5 ㎛보다 작게 감소될 수 있다. 작은 두께를 가진 반도체 기판(24)을 사용해, 광은 후면(24B’)으로부터 반도체 기판(24) 내로 관통하여, 광 다이오드(26)에 도달할 수 있다.
본 개시 내용의 일부 실시예에 따라, 반도체 기판(4)의 후면(24B’) 상에 에칭 마스크(54)가 형성된다. 각각의 공정은 도 18에 도시된 공정 흐름 내의 공정(204)으로서 예증된다. 본 개시 내용의 일부 실시예에 따라, 에칭 마스크(54)는, 실리콘 질화물, 티타늄 질화물로 형성될 수 있는, 하드 마스크를 포함한다. 패드층(미도시됨)은 하드 마스크 아래에 또한 형성될 수 있다. 패드층은, 예를 들면, 열 산화 공정, 또는 화학적 기상 퇴적(Chemical Vapor Deposition; CVD)과 같은 퇴적 공정을 사용해 형성된 실리콘 산화물을 포함하는 박막일 수 있다. 패드층은 하드 마스크의 응력을 완충할 수 있다. 본 개시 내용의 일부 실시예에 따라, 하드 마스크(54)는 예를 들면, 저압 화학 기상 퇴적(Low-Pressure Chemical Vapor Deposition ; LPCVD)을 사용해 실리콘 질화물로 형성된다. 다른 실시예에 따라, 하드 마스크(54)는 실리콘의 열 질화, 플라즈마 강화 화학적 기상 퇴적(Plasma Enhanced Chemical Vapor Deposition; PECVD) 등을 사용해 형성된다. 포토 레지스트(미도시됨)는 하드 마스크(54) 상에 형성되고, 그런 다음, 패터닝될 수 있으며, 하드 마스크(54)는 에칭 마스크로서 포토 레지스트를 사용해 패터닝된다. 도 2에 도시된 구조물의 평면도에서, 패터닝된 에칭 마스크(54)는 어레이로서 배열된 복수의 이산적 블록들을 포함할 수 있고, 이산적 블록들 사이의 공간들은 그리드(grid)를 형성한다.
다음으로, 에칭 공정은 도 3에 도시된 구조물을 형성하도록 수행된다. 각각의 공정은 도 18에 도시된 공정 흐름 내의 공정(206)으로서 예증된다. 에칭 공정은, 에천트로서 KOH, TMAH(Tetra Methyl Ammonium Hydroxide) 등을 사용해 수행될 수 있는, 습식 에칭 공정을 포함할 수 있다. 상이한 표면 평면들 상의 반도체 기판(24)의 에칭 속도들이 서로 다르므로, 약 54.7도의 경사각 β를 갖는, 경사진 직선형 표면들(slant straight surfaces)(56A)이 예를 들면, (111) 표면 평면 상에 형성된다. 리세스(58)는 반도체 기판(24) 내로 연장하기 위해 형성된다.
반도체 기판(24)의 에칭이 진행하면, 직선형 표면(56A)이 리세스되고, 동일한 리세스(58)를 형하는 반대쪽 표면(56A)은 궁극적으로 서로 만나서 V형을 가진다. 본 개시 내용의 일부 실시예에 따라, 리세스(58)가 바로 아래의 에칭 마스크(54)로 연장되기 시작한 후에 에칭 마스크(54)가 제거되며, 반도체 기판(24)의 상단 부분이 피라미드를 형성할 때까지 리세스(58)를 더 아래로 연장시키기 위한 또 다른 습식 에칭에 의해 후속된다. 다른 실시예에 따라, 에칭 마스크(54)는 습식 에칭 동안에 소모되어, 단일 습식 에칭 공정이 도 3에 도시된 바와 같은 구조물을 초래할 수 있다. 본 개시 내용의 일부 실시예에 따라, 리세스(58)가 바로 아래의 에칭 마스크(54)로 연장되기 시작할 때, 에칭 마스크(54)가 제거되며, 에칭 마스크(54)가 제거된 후에 기판(24)의 에칭이 더 이상 수행되지 않는다.
에칭 후에, 피라미드들(56)이 형성되며, 피라미드들 각각은 4개의 측부들을 포함한다. 4 개의 측부들 각각은 삼각형 형상을 가진다. 다른 실시예에 따라, 피라미드 형상을 갖는 대신에, 상단에 작은 평면형 플랫폼을 포함하는 의사(pseudo) 피라미드가 형성되는데, 이 평면형 플랫폼은, 에칭 마스크(54) 바로 아래의 기판(24)의 부분이 완전히 에칭되지 않기 때문에 형성된다. 따라서, 산출되는 구조물은 사다리꼴 단면도 형상을 가질 것이다. 후속 논의에서, 피라미드가 예시로서 사용되고, 기판(24)의 상단 부분의 다른 형상이 고려된다. 위로부터 볼 때, 피라미드들(또는 의사(pseudo) 피라미드들)은 어레이를 형성할 수 있다.
다음으로, 에칭 공정은 트렌치(60)를 형성하도록 수행된다. 각각의 공정은 도 18에 도시된 공정 흐름 내의 공정(208)으로서 예증된다. 에칭은 이방성 에칭 공정을 통해 수행되어, 트렌치(60)의 측벽이 직선형이고 수직이며, 측벽은 기판(24)의 주면(24A)에 대해 수직이다. 트렌치(60)는 또한 약간 테이퍼될 수 있고, 따라서 트렌치(60)의 측벽들은 기판(24)의 주면(24A)에 대해 실질적으로 수직이다(그리고 약간 경사진다). 예를 들면, 각도 α는 약 88도보다 크고 90보다 작을 수 있다. 본 개시 내용의 일부 실시예에 따라, ICP(Inductively Coupled Plasma), TCO(Transformer Coupled Plasma), ECR(Electron Cyclotron Resonance), RIE(Reactive Ion Etch) 등을 포함하는 - 이것들에 제한되지는 않음 - 건식 에칭을 통해 에칭이 수행된다. 공정 가스는 예를 들면, 불소-함유 가스(예를 들면, SF6, CF4, CHF3, NF3), 염소 함유 가스(예를 들면, Cl2), Br2, HBr, BCl3, 및/또는 등을 포함한다. 웨이퍼(22)의 위로부터 볼 때, 트렌치(60)는 그리드를 형성한다. 더 나아가, 트렌치(60)는, 그리드를 또한 형성하는, STI 영역(32)과 중첩될 수 있다. 트렌치(60)는 예를 들면, 0.5 μm보다 작은, 작은 거리만큼 각각의 하부 STI 영역(32)으로부터 이격될 수 있다.
본 개시 내용의 일부 실시예들에 따라, 트렌치(60)의 깊이 D1은 약 1㎛와 약 10㎛ 사이의 범위 내에 있다. 트렌치(60)의 폭 W1은 약 0.1 μm와 약 0.3 μm 사이의 범위 내에 있을 수 있다. 트렌치(60)의 종횡비 D1/W1는 약 5보다 크거나, 약 10 이상, 예를 들면, 약 10과 20 사이일 수 있다. 본 개시 내용의 일부 실시예에 따라, 트렌치(60)의 하단 표면은 둥글게 되고, 단면도에서 U형 또는 V형을 가진다.
도 5는 유전체층(62)의 형성을 예증한다. 각각의 공정은 도 18에 도시된 공정 흐름 내의 공정(210)으로서 예증된다. 본 개시 내용의 일부 실시예에 따라. 유전체층(62)은 실리콘 산화물을 포함한다. 유전체층(62)의 형성은 컨포멀하지 않고 상향식이 아닌 퇴적 방법(non-conformal and none bottom-up deposition method)을 통해 달성될 수 있어서, 리세스(58)(도 4)가 완전히 충전된다. 공동(공기 간극)(64)은 트렌치(60) 내에 형성되고, 유전체층(62)에 의해 밀봉된다. 예를 들면, 유전체층(62)은 고밀도 플라즈마(High-Density Plasma; HDP) 화학적 기상 퇴적(CVD)을 사용해 형성될 수 있다. 일부 실시예에 따라, 공동(64)의 상단부들은 피라미드(56)의 상단부들보다 높을 수 있다. 트렌치(60) 내의 유전체층(62)의 측벽 부분의 두께 T1은 약 10 Å과 200 Å 사이의 범위 내에 있을 수 있고, 두께 T1은 트렌치(60)의 하단과 피라미드(56)의 상단 사이의 중간에서의 레벨에서 측정될 수 있다. 본 개시 내용의 일부 실시예에 따라, 화학 기계적 폴리싱(Chemical Mechanical Polish; CMP) 공정 또는 기계적 그라인딩 공정과 같은 평탄화 공정이 수행된다. 본 개시 내용의 대안적 실시예에 따라, 유전층(62)에 대해 어떠한 평탄화 공정도 수행되지 않는다.
도 6은 공동(64)을 노출시키도록 유전체층(62)의 개구를 예증한다. 각각의 공정은 도 18에 도시된 공정 흐름 내의 공정(212)으로서 예증된다. 본 개시 내용의 일부 실시예에 따라, 개구 공정은 건식 에칭 또는 습식 에칭 공정을 포함한다. 예를 들면, 건식 에칭이 사용되고, NF3와 NH3의 혼합 가스 또는 HF와 NH3의 혼합 가스가 사용될 수 있다. 습식 에칭이 사용될 때, HF 용액이 사용될 수 있다. 에칭은 임의의 하드 마스크 없이 수행될 수 있고, 유전체층(62)의 모든 상단 표면들이 에천트에 노출된다. 공동(64) 바로 위에 놓인 유전체층(62)의 부분이 피라미드(56) 바로 위의 부분보다 얇으므로, 비록 에칭이 에칭 마스크 없이 수행되지만, 공동(64)이 노출되는 한편, 유전체층(62)의 일부 다른 부분은 피라미드(56)를 덮도록 남아 있다. 본 개시 내용의 일부 실시예에 따라, 공동(64)은 상단에 곡선형 에지를 가지며, 점선(65)은 가능한 형상을 보이기 위해 그려진다. 따라서, 후속적으로 형성된 층들(66 ? 68)은 점선(65)의 프로파일을 따를 것이다. 본 개시 내용의 대안적 실시예에 따라, 패터닝된 포토 레지스트와 같은 에칭 마스크(미도시됨)가 사용되며, 패터닝된 에칭 마스크는 피라미드(56)와 중첩되는 일부 부분을 가지며, 공동(64)과 중첩되는 개구를 가진다. 유전체층(62)은 공동(64)을 개방하도록 에칭 마스크를 사용해 에칭된다.
도 7은 확산 배리어층(66)의 형성을 예증한다. 각각의 공정은 도 18에 도시된 공정 흐름 내의 공정(214)으로서 예증된다. 본 개시 내용의 일부 실시예에 따라, 확산 배리어층(66)은, 후속적으로 퇴적된 고반사도층(68)(도 9)이 기판(24) 내로 확산되는 것을 효과적으로 방지할 수 있는 물질로 형성된다. 더 나아가, 확산 배리어층(66)은 또한 하이-k 유전체층으로 형성될 수 있는데, 이는 하이-k 유전체 물질의 일부는 이롭게 광학 특성(예를 들면 양호한 반사 특성)을 가지기 때문이다. 양호한 광학 특성을 가진 넌하이-k(non-high-k) 물질이 또한 실시예에 의해 고려된다. 본 개시 내용의 일부 실시예에 따라, 확산 배리어층(66)은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5) 등 또는 이들 층들 중 하나보다 많은 층을 포함하는 합성층으로 형성된다. 확산 배리어층(66)의 형성은 원자층 퇴적(Atomic Layer Deposition; ALD), CVD 등과 같은 컨포멀 퇴적 방법을 사용해 달성될 수 있다. 확산 배리어층(66)의 두께는, 후속적으로 퇴적된 고반사도층(68)(도 9)의 확산이 기판(24) 내로 확산되는 것을 방지하기 위해 충분히 높지만, 고반사도층(68)과 공동(64)을 위해 충분한 공간을 남기도록 충분히 작다. 두께 T2가 더 작다면, 확산 배리어층(66)의 확산 방지 능력이 부적절하기 때문에, 예를 들면, 확산 배리어층(66)의 두께(T2)는 약 30 Å보다 더 크다. 반면에, 두께 T2는 트렌치(60)의 폭 W1의 약 10%보다 작을 수 있다. 그렇지 않으면, 잔여 공동(64)이 너무 작을 것이고 충분한 높이를 갖지 않을 것이다. 확산 배리어층(66)의 두께 T2는 약 30 Å 내지 약 100 Å의 범위 내에 있을 수 있다. 두께 T2는 트렌치(60)의 하단과 피라미드(56)의 상단 사이의 중간 레벨에서 또한 측정될 수 있다.
도 8은 고반사도층(68)의 형성을 예증한다. 각각의 공정은 도 18에 도시된 공정 흐름 내의 공정(216)으로서 예증된다. 본 개시내용의 일부 실시예에 따라, 형성 방법은 (예를 들면, PVD를 사용해) 시드층을 형성하는 것과 고반사도층(68)을 도금하는 것을 포함한다. 시드층은 구리로 형성될 수 있다. 고반사도층(68)의 물질은 예를 들면, 약 600 nm보다 큰 파장에서 약 90%보다 높은, 고반사도를 갖는 물질을 포함한다. 도 16은 파장의 함수로서 다수의 금속-함유 물질들(두께가 5 kÅ임)의 반사도 값들을 예증한다. 도 16에 도시된 바와 같이, 구리 및 알루미늄 구리(AlCu)는 고반사도 값들을 가지며, 고반사도층(68)을 형성하도록 사용될 수 있다. 비교로서, 텅스텐과 티타늄 질화물은 낮은 반사도 값을 가지며, 사용되지 않을 것이다. 또한, 도 17은 일부 실시예에 따라 구리의 두께의 함수로서 구리의 흡수 지수 k와 반사 지수 n을 예증한다. 도 17에 도시된 결과는 940 nm의 파장을 갖는 광을 사용해 획득되었다. 도 17은, 구리층의 두께가 약 15nm (150Å) 이상일 때, 흡수 지수 k가 높으며, 예를 들면 그 값은 약 5.0 이상이다. 구리의 두께가 약 150Å보다 클 때, 흡수 지수 k는 또한 안정적으로 높게 된다. 고 흡수 지수는 구리 내로 들어가는 광이 더 많이 흡수되고, 이웃 이미지 센서 셀들 내로 들어가도록 구리를 관통하지 않을 것이고, 이웃 이미지 센서 셀들에 악영향을 주지 않는다는 것을 의미한다. 도 17은, 구리층의 두께가 약 150Å 이상일 때, 반사 지수 n이 낮은 것을 또한 예증한다. 반사 지수 n은 구리의 두께가 약 150Å보다 크면 또한 안정적으로 낮게 된다. 낮은 반사 지수 n은, 구리의 표면에서 광 반사가 더 양호함을 의미한다. 또한, 구리의 두께가 약 300Å 이상으로 증가될 때, 구리의 흡수 지수 k와 반사 지수 n은 모든 파장들에 대해 만족스럽다.
도 17에 도시된 결과에 기초해서, 고반사도층(68)의 두께가 약 150Å보다 크고, 성능을 요구하는 디바이스에 대해 약 300Å보다 클 수 있다. 고반사도층(68)의 두께가 또한 충분히 작아서, 잔여 공동(64)이 충분히 크고, 공동(64)의 상단부들이 기판(24)의 상단부들과 적어도 수평이 되거나 더 높을 수 있어서, 응력을 흡수하기 위한 공동(64)의 능력이 손상되지 않는다. 본 개시 내용의 일부 실시예에 따라, 고반사도층(68)의 두께 T3(도 8)은 약 150Å과 약 500Å 사이의 범위 내에 있을 수 있고, 약 300Å 과 약 500Å 사이의 범위 내에 있을 수 있다. 두께 T3은 트렌치(60)의 하단과 피라미드(56)의 상단 사이의 중간 레벨에서 또한 측정될 수 있다. 또한, 고반사도층(68)의 모든 부분들은 약 150Å보다 크거나 약 300Å 보다 큰 두께를 가질 수 있다.
공동(64)이 완전히 충전되지 않게 하면서 고반사도층(68)을 형성하도록, 고반사도층의 오버행(overhang)을 증가시킬 수 있는 방법이 사용되며, 오버행 부분은 공동(64)의 일부 부분 바로 위에 있는 부분이다. 고반사도층(68)의 오버행은 서로를 향해 성장하고, 궁극적으로 그 내부의 공동(64)을 밀봉한다. 본 개시 내용의 일부 실시예에 따라, 고반사도층(68)이 도금되며, 도금은 두 개의 스테이지들을 포함한다. 제1 스테이지는 충분히 작은 제1 도금 전류를 사용해 수행되어, 고반사도층(68)의 각각의 도금된 제1 층이 실질적으로 컨포멀하다. 따라서, 도금된 제1 층은 양호한 커버리지를 갖는다. 고반사도층(68)의 제1 층의 두께가 약 150Å보다 클 때(예를 들면, 구리에 대해), 제2 스테이지가 수행되고, 제1 도금 전류보다 높은 제2 도금 전류는 퇴적 속도를 증가시키고 제1 층 상에 제2 층을 형성하도록 사용된다. 제2 스테이지 내의 퇴적 속도가 높아서, 금속층(68)의 상단 부분, 특히 트렌치(60)의 상단부의 외부와 그 주위의 부분이 트렌치(60) 내부의 부분보다 훨씬 더 빠르게 성장된다. 따라서, 공동(64)이 밀봉된다. 본 개시 내용의 일부 실시예에 따라, 제1 도금 스테이지의 제1 도금 전류가 약 0.5 암페어와 약 5 암페어 사이의 범위 내의 제1 전류를 가지고, 제2 도금 전류는 약 10 암페어와 약 40 암페어 사이의 범위 내의 제2 전류를 가진다. 도금 전류는 도금될 전체 면적(area)과 관련된다고 인식된다. 본 개시 내용의 일부 실시예에 따라, 제2 전류 대 제1 전류의 비 (그리고 대응 전류 밀도)는 1.0보다 크거나, 약 2.0보다 크며, 약 2와 약 80 사이의 범위 내에 있을 수 있다.
도 9를 참조하면, CMP 공정 또는 기계적 그라인딩과 같은 평탄화 공정은 층들(62, 66, 및 68)의 과잉 부분을 제거하도록 수행되어, 딥 트렌치 절연부(Deep Trench Isolation; DTI)(70)를 형성한다. 각각의 공정은 도 18에 도시된 공정 흐름 내의 공정(218)으로서 예증된다. DTI 영역(70) 내의 잔여 공동(64)은 예를 들면, 효과적으로 응력을 흡수하도록, 피라미드(56)의 상단부와 하단부 사이의 레벨에서, 피라미드(56)의 하단과 수평이 되거나 더 높은 상단부를 가진다. 공동(64)의 상단부는, 응력을 흡수하는 더 향상된 능력을 갖도록 피라미드의 상단부보다 또한 더 높을 수 있다. 더 나아가, DTI 영역(70)은 피라미드(56)의 상단부보다 높은 부분(70A)을 포함한다. 부분(70A)은 그 내부에 공동을 가지지 않는다. 부분(70A) 내의 금속층(68)의 부분은, 웨이퍼(22)의 상단으로부터 보았을 때 그리드를 또한 형성한다. 따라서, 금속층(68)의 이들 부분들은 금속 그리드로서 작용한다. 본 개시 내용의 일부 실시예에 따라, 부분(70A)의 높이 H2는 진입하는 광을 그리드들 사이에 효과적으로 가두도록 약 0.5 ㎛보다 크다.
도 10은 확산 배리어층(72)의 퇴적을 예증한다. 각각의 공정은 도 18에 도시된 공정 흐름 내의 공정(220)으로서 예증된다. 본 개시 내용의 일부 실시예에 따라. 확산 배리어층(72)은 실리콘 질화물 등을 포함한다. 확산 배리어층(72)은 DTI 영역(70) 내의 물질(예를 들면, 구리)이 위쪽으로 확산되는 것을 방지한다.
도 14는 DTI 영역(70)의 평면도를 예증한다. 본 개시의 일부 실시예에 따라, 복수의 DTI 영역들(70)은 동시에 형성되며, 각각은 도 10에 도시된 구조물을 갖는다. 복수의 DTI 영역들(70)은, X방향으로 연장되는 제1 복수의 스트립들(70)과 X방향에 수직인 Y방향으로 연장되는 제2 복수의 스트립들(70)을 포함하는, 도 14에 도시된 바와 같은 복수의 스트립들을 형성한다. 따라서, 제1 복수의 DTI 영역들(70)과 제2 복수의 DTI 영역들(70)은 그리드 패턴을 형성하며, 반도체 기판(24)의 복수의 부분들은 서로 분리되고 그리드에 의해 규정된다. DTI 영역(70)의 그리드는 STI 영역(32)으로 형성된 그리드와 중첩된다.
도 14에 또한 예증된 바와 같은 공동(64)은 X방향으로 연장되는 부분과 Y방향으로 연장되는 부분을 포함할 수 있다. X방향과 Y방향으로 연장되는 공동(64)의 부분은 또한, 위로부터 보았을 때 그리드 형상을 갖는, 통합된 공동을 형성하도록 상호접속된다.
후속 공정 단계에서, 도 11에 도시된 바와 같이, 컬러 필터(74)와 같은 추가적인 컴포넌트가 형성된다. 각각의 공정은 도 18에 도시된 공정 흐름 내의 공정(222)으로서 예증된다. 그런 다음, 도 12에 도시된 바와 같이 마이크로 렌즈(76)가 형성된다. 각각의 공정은 도 18에 도시된 공정 흐름 내의 공정(224)으로서 예증된다. 이미지 센서들(26) 각각은 컬러 필터들(74) 중 하나와 마이크로-렌즈들(76) 중 하나에 정렬된다. 따라서, 이미지 센서 칩(20)(및 대응 웨이퍼(22))가 형성된다.
도 12에 도시된 바와 같은 이미지 센서 칩(20)은 BSI 이미지 센서 칩이고, 진입 광(78)은 기판(24)의 후면으로부터 이미지 센서(26) 상으로 투사된다. 광(78)은 경사진 표면(56A)에 의해 산란될 수 있어서, 광은 기판(24) 내부에서 더 기울어진다. 기울어진 광은 (기판(24)을 관통하기보다는) 반사될 가능성이 더 높다. 또한, 고반사도 물질을 사용해 고반사도층(68)을 형성함으로써, 광은 DTI(70)에 의해 흡수되기보다는 반사될 가능성이 더 높다. 이들 요인들은 기판(24) 내의(그리고 이미지 센서(26) 내의) 광 이동 경로를 증가시키고, 광은 이미지 센서(26)에 의해 흡수될 더 많은 기회를 가진다. 따라서, 광 변환 효율(양자 효율)이 향상된다.
본 개시 내용의 일부 실시예에 따라 형성된 DTI 영역(70)은 전면 조명(FSI) 이미지 센서 칩에서와 같은 다른 구조물에서 또한 사용될 수 있다. 도 15는, DTI 영역(70)이 FSI 이미지 센서 칩(20’) 내에서 형성되는 실시예를 예증한다. 도 15를 참조하면, FSI 이미지 센서 칩(20’)은, 도 12에 도시된 것과 유사한 그리드를 형성하는, DTI 영역(70)을 포함한다. 픽셀 유닛(30)은 DTI 영역(70)에 의해 규정된 영역 내에 형성된 부분을 가진다. 본 개시 내용의 일부 실시예에 따라, (전기적) 절연 영역으로서 또한 작용할 수 있는 유전체층을 DTI 영역(70)이 포함하므로, STI 영역은 활성 영역을 규정하도록 더 이상 형성되지 않는다. 픽셀 유닛들(30) 각각은 광 다이오드(26), 이송 게이트 트랜지스터(134), 및 추가적인 컴포넌트(도 15에 도시되지 않으며, 도 13을 참조할 것)를 포함할 수 있다. DTI 영역(70)은 반도체 기판(24)의 주면(24A)(전면임)으로부터 반도체 기판(24)의 중간 레벨 내로 연장된다. 상호접속 구조물(44)은 픽셀 유닛(30)과 DTI 영역(70) 위에 형성될 수 있고, 복수의 유전체층들 내에 복수의 금속 라인들과 비아들을 포함한다. 컬러 필터(74)와 마이크로 렌즈(76)는 상호접속 구조물(44) 위에 형성되고 픽셀 유닛(30)에 정렬된다. FSI 이미지 센서 칩(20’)에서, 광(78)은 칩(20’)의 전면으로부터 광 다이오드(26)에 투사된다.
복수의 그룹의 샘플들이 결과들을 비교하도록 반도체 웨이퍼 상에서 제조된다. 제1 그룹의 샘플들은 DTI 영역으로서 공기 간극을 갖도록(충전되지 않음) 형성된다. 제2 그룹의 샘플들은 DTI 영역 내에 텅스텐을 갖도록 형성된다. 제3 그룹의 샘플들은, 구리사 사용되는 본 개시 내용의 일부 실시예에 따라 형성된다. 제1, 제2, 및 제3 그룹은 동일한 수의 픽셀들을 가진다. 형성 후에, 3개의 그룹들의 샘플들은, 결함 픽셀들의 수와 이미지 센서의 양자 효율을 결정하도록 측정된다. 제1, 제2, 및 제3 그룹의 샘플 픽셀들 내의 암전류(Dark Current; DC) 픽셀들의 수는 각각 17, 44, 및 18이다. 이것은, 본 개시 내용의 일부 실시예(제3 그룹)에 따라 DC 픽셀들의 수는, 제2 그룹의 수보다 훨씬 양호하고, 제1 그룹의 수와 실질적으로 동일함을 나타낸다. 제1, 제2, 및 제3 그룹의 샘플 픽셀들 내의 백색 픽셀(White Pixel; WP)들의 수는, 각각 522, 1145, 및 438인데, 이는, 본 개시 내용의 일부 실시예(제3 그룹)에 따라 형성된 DC 픽셀들의 수가 제1 및 제2 그룹들 둘 다의 것보다 훨씬 양호함을 나타낸다. 또한, 본 개시 내용의 일부 실시예(제3 그룹)에 따라 형성된 샘플의 양자 효율은 19%인데, 이는 제1 그룹의 샘플들의 양자 효율인 24%보다 약간 낮으며, 제2 그룹의 샘플들의 양자 효율인 5%보다 훨씬 더 높다. 따라서, 본 개시 내용의 일부 실시예에 따라 형성된 샘플은 최상의 전체 성능을 가진다.
본 개시 내용의 실시예는 일부 이로운 피처를 가진다. DTI 영역을 형성하도록 구리와 같은 고반사도 금속성 물질을 사용함으로써, 이미지 센서의 양자 효율이 향상된다. 하지만, 고반사도 금속성 물질은, 기판의 CTE(약 3 내지 5)보다 훨씬 큰, 약 16 내지 16.7의 열 팽장 계수(Coefficient of Thermal Expansion; CTE)를 가질 수 있다. CTE 내의 상당한 차이는 DTI 영역과 기판 사이에 균열이 형성되게 한다. 이 문제는 DTI 영역 내에 공동(공기 간극)을 형성함으로써 해결된다. 공동은 상승된 온도 하의 구리의 증가된 부피에 대한 완충으로서 작용하고, 열 사이클에 기인해 생성된 응력을 흡수한다. 따라서, 이미지 센서의 성능은 신뢰도를 희생시키지 않고 향상된다.
본 개시 내용의 일부 실시예에 따라, 방법은, 트렌치를 형성하도록 반도체 기판을 에칭하는 단계; 트렌치 내로 유전체층을 충전하는 단계 - 트렌치 내에 그리고 유전체층의 대향 부분들 사이에 공동(void)이 형성됨 -; 공동을 노출시키도록 유전체층을 에칭하는 단계; 유전체층 상에 확산 배리어층을 형성하는 단계; 및 확산 배리어층 상에 고반사도 금속층을 형성하는 단계를 포함하고, 고반사도 금속층은 트렌치 내로 연장되는 부분을 포함하고, 공동의 잔여 부분은 고반사도 금속층에 의해 둘러싸인다. 실시예에서, 고반사도 금속층을 형성하는 단계는, 트렌치 내로 연장되는 시드층을 형성하는 단계; 제1 구리-함유 금속층을 시드층 상에 약 150Å보다 큰 두께로 도금하는 단계 - 구리-함유 금속층은 제1 도금 전류를 사용해 도금됨 -; 및 제1 구리-함유 금속층 상에 제2 구리-함유 금속층을 퇴적하는 단계를 포함하고, 제2 구리-함유 금속층은 제1 도금 전류보다 큰 제2 도금 전류를 사용해 도금된다. 실시예에서, 확산 배리어층을 형성하는 단계는 컨포멀한 하이-k 유전체층을 퇴적하는 단계를 포함한다. 실시예에서, 이 방법은, 트렌치를 형성하도록 반도체 기판이 에칭되기 전에, 피라미드들의 어레이를 형성하도록 반도체 기판을 에칭하는 단계를 더 포함하고, 피라미드들은 반도체 기판의 부분들로부터 형성된다. 실시예에서, 이 방법은, DTI 영역을 형성하도록 고반사도 금속층, 확산 배리어층, 및 유전체층을 평탄화하는 단계를 더 포함하고, 고반사도 금속층이 평탄화된 후에, 공동이 고반사도 금속층 내에 밀봉된다. 실시예에서, DTI 영역은 그리드를 형성하고, 이 방법은, 픽셀 유닛들을 형성하는 단계 - 픽셀 유닛들 중 일부분이 그리드 내에 있음 -; 및 그리드와 중첩된 마이크로 렌즈 및 컬러 필터를 형성하는 단계를 더 포함한다. 실시예에서, 공동의 일부분은 반도체 기판을 지나 연장된다. 실시예에서, 확산 배리어층을 형성하는 단계는 하프늄 산화물 또는 알루미늄 산화물을 퇴적하는 단계를 포함한다.
본 개시 내용의 일부 실시예에 따라, 방법은, 반도체 기판의 제1 표면으로부터 반도체 기판 내로 연장되는 STI 영역을 형성하는 단계; STI 영역들 사이에 픽셀 유닛을 형성하는 단계; 반도체 기판의 제2 표면으로부터 STI 영역쪽으로 연장되는 DTI 영역을 형성하는 단계; 및 픽셀 유닛에 정렬된 마이크로 렌즈를 형성하는 단계를 포함하고, DTI 영역을 형성하는 단계는, 반도체 기판의 제2 표면으로부터 반도체 기판 내로 연장되는 트렌치를 형성하도록 반도체 기판을 에칭하는 단계; 트렌치 내로 연장되는 유전체층을 형성하는 단계; 트렌치 내로 연장되고 유전체층 위에 있는 고반사도 금속층을 충전하는 단계 - 고반사도 금속층은 그 내부의 공동을 둘러쌈 -; 및 DTI 영역을 형성하도록 고반사도 금속층과 상기 유전체층을 평탄화하는 단계를 포함한다. 실시예에서, DTI 영역은 반도체 기판의 제2 표면을 지나 연장되는 부분을 포함하고, DTI 영역의 부분은 반도체 기판과 마이크로 렌즈 사이에 위치된다. 실시예에서, 방법은, 트렌치를 형성하도록 반도체 기판을 에칭하기 전에, 피라미드를 형성하도록 제2 표면으로부터 반도체 기판을 에칭하는 단계를 더 포함한다. 실시예에서, 유전체층은 반도체 기판과 마이크로 렌즈 사이의 부분을 더 포함한다. 실시예에서, 방법은, 유전체층과 고반사도 금속층 사이에 제1 확산 배리어층을 형성하는 단계; 및 반도체 기판과 마이크로 렌즈 사이에 제2 확산 배리어층을 형성하는 단계를 더 포함한다. 실시예에서, 고반사도 금속층을 충전하는 단계는, 실질적으로 컨포멀한 층을 형성하도록 제1 도금 전류를 사용해 도금하는 단계; 및 공동을 밀봉하도록 제1 도금 전류보다 큰 제2 도금 전류를 사용해 도금하는 단계를 포함한다.
본 개시 내용의 일부 실시예에 따라, 구조물은, 반도체 기판의 상단 표면으로부터 반도체 기판 내로 연장되는 DTI 영역으로서, 상기 DTI 영역은, 반도체 기판 내로 연장되는 유전체층; 및 유전체층의 대향 부분들 사이에 있는 고반사도 금속층을 포함하고, 고반사도 금속층은 그 내부의 공동을 둘러싸는 것인, 상기 DTI 영역; DTI 영역과 반도체 기판 위에 있는 확산 배리어층; 반도체 기판 내의 부분을 갖는 픽셀 유닛; 픽셀 유닛과 중첩되는 컬러 필터; 및 컬러 필터와 중첩되는 마이크로 렌즈를 포함한다. 실시예에서, 구조물은, 반도체 기판의 하단 표면으로부터 반도체 기판 내로 연장되는 쉘로우 트렌치 절연(Shallow Trench Isolation; STI) 영역을 더 포함하고, DTI 영역은 STI 영역과 중첩된다. 실시예에서, 구조물은, 반도체 기판과 컬러 필터 사이에 확산 배리어층을 더 포함하고, 유전체층은 반도체 기판과 중첩되는 부분을 포함하고, 유전체층의 부분은 반도체 기판 및 확산 배리어층에 접촉하는 대향 표면들을 갖는다. 실시예에서, 구조물은, 유전체층과 고반사도 금속층 사이에 추가적인 확산 배리어층을 더 포함하고, 추가적인 확산 배리어층은 반도체 기판 내에 있다. 실시예에서, 고반사 금속층은 약 90%보다 높은 반사도를 갖는다. 실시예에서, DTI 영역 내의 고반사도 금속층의 모든 부분은 약 150Å보다 큰 두께를 갖는다.
전술된 설명은, 당업자가 본 발명 개시 내용의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 특징을 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 공정와 구조체를 설계하기 위한 기초로서 본 발명 개시 내용를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 그러한 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며, 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
트렌치를 형성하도록 반도체 기판을 에칭하는 단계;
상기 트렌치 내로 유전체층을 충전하는 단계 - 상기 트렌치 내에 그리고 상기 유전체층의 대향 부분들 사이에 공동(void)이 형성됨 -;
상기 공동을 노출시키도록 상기 유전체층을 에칭하는 단계;
상기 유전체층 상에 확산 배리어층을 형성하는 단계; 및
상기 확산 배리어층 상에 고반사도 금속층을 형성하는 단계
를 포함하고,
상기 고반사도 금속층은 상기 트렌치 내로 연장되는 부분을 포함하고, 상기 공동의 잔여 부분은 상기 고반사도 금속층에 의해 둘러싸이는 것인, 방법.
실시예 2. 실시예 1에 있어서,
상기 고반사도 금속층을 형성하는 단계는,
상기 트렌치 내로 연장되는 시드층을 형성하는 단계;
제1 구리-함유 금속층을 상기 시드층 상에 150Å보다 큰 두께로 도금하는 단계 - 상기 제1 구리-함유 금속층은 제1 도금 전류를 사용해 도금됨 -; 및
상기 제1 구리-함유 금속층 상에 제2 구리-함유 금속층을 퇴적하는 단계
를 포함하고,
상기 제2 구리-함유 금속층은 상기 제1 도금 전류보다 큰 제2 도금 전류를 사용해 도금되는 것인, 방법.
실시예 3. 실시예 1에 있어서,
상기 확산 배리어층을 형성하는 단계는 컨포멀(conformal)한 하이-k 유전체층을 퇴적하는 단계를 포함하는 것인, 방법.
실시예 4. 실시예 1에 있어서,
상기 트렌치를 형성하도록 상기 반도체 기판이 에칭되기 전에, 피라미드들의 어레이를 형성하도록 상기 반도체 기판을 에칭하는 단계를 더 포함하고, 상기 피라미드들은 상기 반도체 기판의 부분들로 형성되는 것인, 방법.
실시예 5. 실시예 1에 있어서,
딥 트렌치 절연(Deep Trench Isolation; DTI) 영역을 형성하도록, 상기 고반사도 금속층, 상기 확산 배리어층, 및 상기 유전체층을 평탄화하는 단계를 더 포함하고, 상기 고반사도 금속층이 평탄화된 후에, 상기 공동이 상기 고반사도 금속층 내에 밀봉되는 것인, 방법.
실시예 6. 실시예 5에 있어서,
상기 DTI 영역은 그리드(grid)를 형성하고, 상기 방법은,
픽셀 유닛들을 형성하는 단계 - 상기 픽셀 유닛들 중 일부분이 상기 그리드 내에 있음 -; 및
상기 그리드와 중첩되는 컬러 필터 및 마이크로 렌즈를 형성하는 단계
를 더 포함하는 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 공동의 일부분은 상기 반도체 기판을 지나 연장되는 것인, 방법.
실시예 8. 실시예 1에 있어서,
상기 확산 배리어층을 형성하는 단계는 하프늄 산화물 또는 알루미늄 산화물을 퇴적하는 단계를 포함하는 것인, 방법.
실시예 9. 방법에 있어서,
반도체 기판의 제1 표면으로부터 상기 반도체 기판 내로 연장되는 쉘로우 트렌치 절연(Shallow Trench Isolation; STI) 영역들을 형성하는 단계;
상기 STI 영역들 사이에 픽셀 유닛을 형성하는 단계;
상기 반도체 기판의 제2 표면으로부터 상기 STI 영역들쪽으로 연장되는 딥 트렌치 절연(Deep Trench Isolation; DTI) 영역들을 형성하는 단계; 및
상기 픽셀 유닛에 정렬된 마이크로 렌즈를 형성하는 단계
를 포함하고,
상기 DTI 영역들을 형성하는 단계는,
상기 반도체 기판의 상기 제2 표면으로부터 상기 반도체 기판 내로 연장되는 트렌치를 형성하도록 상기 반도체 기판을 에칭하는 단계;
상기 트렌치 내로 연장되는 유전체층을 형성하는 단계;
상기 트렌치 내로 연장되고 상기 유전체층 위에 있는 고반사도 금속층을 충전하는 단계 - 상기 고반사도 금속층은 그 내부의 공동을 둘러쌈 -; 및
상기 DTI 영역들을 형성하도록 상기 고반사도 금속층과 상기 유전체층을 평탄화하는 단계
를 포함하는 것인, 방법.
실시예 10. 실시예 9에 있어서,
상기 DTI 영역들은 상기 반도체 기판의 상기 제2 표면을 지나 연장되는 부분을 포함하고, 상기 DTI 영역의 상기 부분은 상기 반도체 기판과 상기 마이크로 렌즈 사이에 위치되는 것인, 방법.
실시예 11. 실시예 9에 있어서,
상기 트렌치를 형성하도록 상기 반도체 기판을 에칭하기 전에, 피라미드를 형성하도록 상기 제2 표면으로부터 상기 반도체 기판을 에칭하는 단계를 더 포함하는, 방법.
실시예 12. 실시예 9에 있어서,
상기 유전체층은 상기 반도체 기판과 상기 마이크로 렌즈 사이의 부분을 더 포함하는 것인, 방법.
실시예 13. 실시예 9에 있어서,
상기 유전체층과 상기 고반사도 금속층 사이에 제1 확산 배리어층을 형성하는 단계; 및
상기 반도체 기판과 상기 마이크로 렌즈 사이에 제2 확산 배리어층을 형성하는 단계
를 더 포함하는, 방법.
실시예 14. 실시예 9에 있어서,
상기 고반사도 금속층을 충전하는 단계는,
실질적으로 컨포멀한 층을 형성하도록 제1 도금 전류를 사용해 도금하는 단계; 및
상기 공동을 밀봉하도록 상기 제1 도금 전류보다 큰 제2 도금 전류를 사용해 도금하는 단계
를 포함하는 것인, 방법.
실시예 15. 구조물에 있어서,
반도체 기판의 상단 표면으로부터 상기 반도체 기판 내로 연장되는 딥 트렌치 절연(Deep Trench Isolation; DTI) 영역으로서, 상기 DTI 영역은,
상기 반도체 기판 내로 연장되는 유전체층; 및
상기 유전체층의 대향 부분들 사이에 있는 고반사도 금속층을 포함하고, 상기 고반사도 금속층은 그 내부의 공동을 둘러싸는 것인, 상기 DTI 영역;
상기 DTI 영역 및 상기 반도체 기판 위에 있는 확산 배리어층;
상기 반도체 기판 내의 부분을 갖는 픽셀 유닛;
상기 픽셀 유닛과 중첩되는 컬러 필터; 및
상기 컬러 필터와 중첩되는 마이크로 렌즈
를 포함하는, 구조물.
실시예 16. 실시예 15에 있어서,
상기 반도체 기판의 하단 표면으로부터 상기 반도체 기판 내로 연장되는 쉘로우 트렌치 절연(Shallow Trench Isolation; STI) 영역을 더 포함하고, 상기 DTI 영역은 상기 STI 영역과 중첩되는 것인, 구조물.
실시예 17. 실시예 15에 있어서,
상기 유전체층은 상기 반도체 기판과 중첩되는 부분을 포함하고, 상기 유전체층의 상기 부분은 상기 반도체 기판 및 상기 확산 배리어층에 접촉하는 대향 표면들을 갖는 것인, 구조믈.
실시예 18. 실시예 15에 있어서,
상기 유전체층과 상기 고반사도 금속층 사이에 추가적인 확산 배리어층을 더 포함하고, 상기 추가적인 확산 배리어층은 상기 반도체 기판 내에 있는 것인, 구조물.
실시예 19. 실시예 15에 있어서,
상기 고반사도 금속층은 약 90%보다 높은 반사도을 갖는 것인, 구조물.
실시예 20. 실시예 15에 있어서,
상기 DTI 영역 내의 상기 고반사도 금속층의 모든 부분은 약 150A보다 큰 두께를 갖는 것인, 구조물.

Claims (10)

  1. 방법에 있어서,
    트렌치를 형성하도록 반도체 기판을 에칭하는 단계;
    상기 트렌치 내로 유전체층을 충전하는 단계 - 상기 트렌치 내에 그리고 상기 유전체층의 대향 부분들 사이에 공동(void)이 형성됨 -;
    상기 공동을 노출시키도록 상기 유전체층을 에칭하는 단계;
    상기 유전체층 상에 확산 배리어층을 형성하는 단계; 및
    상기 확산 배리어층 상에 고반사도 금속층을 형성하는 단계
    를 포함하고,
    상기 고반사도 금속층은 상기 트렌치 내로 연장되는 부분을 포함하고, 상기 공동의 잔여 부분은 상기 고반사도 금속층에 의해 둘러싸이는 것인, 방법.
  2. 제1항에 있어서,
    상기 고반사도 금속층을 형성하는 단계는,
    상기 트렌치 내로 연장되는 시드층을 형성하는 단계;
    제1 구리-함유 금속층을 상기 시드층 상에 150Å보다 큰 두께로 도금하는 단계 - 상기 제1 구리-함유 금속층은 제1 도금 전류를 사용해 도금됨 -; 및
    상기 제1 구리-함유 금속층 상에 제2 구리-함유 금속층을 퇴적하는 단계
    를 포함하고,
    상기 제2 구리-함유 금속층은 상기 제1 도금 전류보다 큰 제2 도금 전류를 사용해 도금되는 것인, 방법.
  3. 제1항에 있어서,
    상기 확산 배리어층을 형성하는 단계는 컨포멀(conformal)한 하이-k 유전체층을 퇴적하는 단계를 포함하는 것인, 방법.
  4. 제1항에 있어서,
    상기 트렌치를 형성하도록 상기 반도체 기판이 에칭되기 전에, 피라미드들의 어레이를 형성하도록 상기 반도체 기판을 에칭하는 단계를 더 포함하고, 상기 피라미드들은 상기 반도체 기판의 부분들로 형성되는 것인, 방법.
  5. 제1항에 있어서,
    딥 트렌치 절연(Deep Trench Isolation; DTI) 영역을 형성하도록, 상기 고반사도 금속층, 상기 확산 배리어층, 및 상기 유전체층을 평탄화하는 단계를 더 포함하고, 상기 고반사도 금속층이 평탄화된 후에, 상기 공동이 상기 고반사도 금속층 내에 밀봉되는 것인, 방법.
  6. 제5항에 있어서,
    상기 DTI 영역은 그리드(grid)를 형성하고, 상기 방법은,
    픽셀 유닛들을 형성하는 단계 - 상기 픽셀 유닛들 중 일부분이 상기 그리드 내에 있음 -; 및
    상기 그리드와 중첩되는 컬러 필터 및 마이크로 렌즈를 형성하는 단계
    를 더 포함하는 것인, 방법.
  7. 제1항에 있어서,
    상기 공동의 일부분은 상기 반도체 기판을 지나 연장되는 것인, 방법.
  8. 방법에 있어서,
    반도체 기판의 제1 표면으로부터 상기 반도체 기판 내로 연장되는 쉘로우 트렌치 절연(Shallow Trench Isolation; STI) 영역들을 형성하는 단계;
    상기 STI 영역들 사이에 픽셀 유닛을 형성하는 단계;
    상기 반도체 기판의 제2 표면으로부터 상기 STI 영역들쪽으로 연장되는 딥 트렌치 절연(Deep Trench Isolation; DTI) 영역들을 형성하는 단계; 및
    상기 픽셀 유닛에 정렬된 마이크로 렌즈를 형성하는 단계
    를 포함하고,
    상기 DTI 영역들을 형성하는 단계는,
    상기 반도체 기판의 상기 제2 표면으로부터 상기 반도체 기판 내로 연장되는 트렌치를 형성하도록 상기 반도체 기판을 에칭하는 단계;
    상기 트렌치 내로 연장되는 유전체층을 형성하는 단계;
    상기 트렌치 내로 연장되고 상기 유전체층 위에 있는 고반사도 금속층을 충전하는 단계 - 상기 고반사도 금속층은 그 내부의 공동을 둘러쌈 -; 및
    상기 DTI 영역들을 형성하도록 상기 고반사도 금속층과 상기 유전체층을 평탄화하는 단계
    를 포함하는 것인, 방법.
  9. 제8항에 있어서,
    상기 DTI 영역들은 상기 반도체 기판의 상기 제2 표면을 지나 연장되는 부분을 포함하고, 상기 DTI 영역의 상기 부분은 상기 반도체 기판과 상기 마이크로 렌즈 사이에 위치되는 것인, 방법.
  10. 구조물에 있어서,
    반도체 기판의 상단 표면으로부터 상기 반도체 기판 내로 연장되는 딥 트렌치 절연(Deep Trench Isolation; DTI) 영역으로서, 상기 DTI 영역은,
    상기 반도체 기판 내로 연장되는 유전체층; 및
    상기 유전체층의 대향 부분들 사이에 있는 고반사도 금속층을 포함하고, 상기 고반사도 금속층은 그 내부의 공동을 둘러싸는 것인, 상기 DTI 영역;
    상기 DTI 영역 및 상기 반도체 기판 위에 있는 확산 배리어층;
    상기 반도체 기판 내의 부분을 갖는 픽셀 유닛;
    상기 픽셀 유닛과 중첩되는 컬러 필터; 및
    상기 컬러 필터와 중첩되는 마이크로 렌즈
    를 포함하는, 구조물.
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