KR20190139967A - 디바이스 제조 프로세스의 수율의 예측 방법 - Google Patents

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Abstract

프로세스의 대상이 되는 기판의 전기적 특성을 예측하기 위한 방법 및 연관된 컴퓨터 프로그램. 이러한 방법은, 이전에 처리된 기판으로부터의 측정된 전기적 특성을 포함하는 전기적 계측 데이터 및 상기 이전에 처리된 기판으로부터 측정된 프로세스 특성에 관련된 적어도 하나의 파라미터의 측정치를 포함하는 프로세스 데이터의 분석에 기반하여, 프로세스 특성에 대한 전기적 특성의 감도를 결정하는 단계, 상기 적어도 하나의 파라미터를 기술하고 상기 기판에 관련된 프로세스 계측 데이터를 획득하는 단계, 및 상기 감도 및 상기 프로세스 계측 데이터에 기반하여 상기 기판의 전기적 특성을 예측하는 단계를 포함한다.

Description

디바이스 제조 프로세스의 수율의 예측 방법
관련 출원에 대한 상호 참조
본원은 2017 년 5 월 5 일에 출원된 미국 출원 제 62/502,281 및 2018 년 3 월 20 일에 출원된 미국 출원에 대한 우선권을 주장하는데, 이들 양자 모두는 그 전체 내용이 원용되어 본원에 통합된다.
본 발명은 디바이스(예를 들어, 반도체) 제조 프로세스, 특히 이러한 프로세스의 대상이 되는 기판의 전기적 특성 및 수율을 예측하는 방법에 관한 것이다.
리소그래피 장치는 원하는 패턴을 기판에 적용하도록 구성된 기계이다. 리소그래피 장치는 예컨대 집적회로(IC)의 제조 시에 사용될 수 있다. 리소그래피 장치는 예를 들어 패터닝 디바이스(예를 들어 마스크)에서의 패턴("디자인 레이아웃" 또는 "디자인"이라고도 불림)을 기판(예를 들어, 웨이퍼) 위에 제공된 방사선-감응 재료(레지스트)의 층에 투영시킬 수 있다.
기판에 패턴을 투영하기 위하여, 리소그래피 장치는 전자기 방사선을 사용할 수 있다. 이러한 방사선의 파장이 기판 상에 형성될 수 있는 피쳐의 최소 크기를 결정한다. 현재 사용되는 통상적인 파장은 약 365 nm(i-라인), 약 248 nm, 약 193 nm 및 약 13.5 nm이다. 약 4 - 20 nm의 범위, 예를 들어 약 6.7 nm 또는 약 13.5 nm에 속하는 파장을 가지는 극자외(EUV) 방사선을 사용하는 리소그래피 장치는, 예를 들어 193 nm의 파장을 가지는 전자기 방사선을 사용하는 리소그래피 장치보다 더 작은 피쳐를 기판 위에 형성하기 위해 사용될 수 있다.
리소그래피 장치의 전통적인 분해능 한계보다 작은 치수의 피쳐를 처리하기 위하여 저-k1 리소그래피가 사용될 수 있다. 이러한 프로세스에서, 분해능 공식은 CD = k1×λ/NA로 표현될 수 있는데, λ는 채용된 방사선의 파장이고, NA는 리소그래피 장치 내의 투영 광학기의 개구수이며, CD는 "임계 치수"(일반적으로 인쇄된 최소 피쳐 크기이지만 이러한 경우에는 하프-피치임)이고, k1은 경험적 분해능 인자이다. 일반적으로, k1이 더 작을수록 특정한 전기적 기능성과 성능을 얻기 위해서 회로 디자이너에 의하여 계획된 형상과 치수를 닮은 패턴을 기판 상에 재생성하는 것은 더 어려워진다. 이러한 문제점을 해결하기 위하여, 복잡한 미세-튜닝 단계들이 리소그래피 투영 장치 및/또는 설계 레이아웃에 적용될 수 있다. 예를 들어, 이것은 NA의 최적화, 맞춤화된 조명 방식, 위상 시프트 패터닝 디바이스의 사용, 설계 레이아웃에서의 광학적 근접성 정정(optical proximity correction; OPC)의 설계 레이아웃의 다양한 최적화, 또는 일반적으로 "해상도 향상 기법(resolution enhancement techniques; RET)"이라고 규정되는 다른 방법을 포함하지만, 이들로 한정되는 것은 아니다. 또는, 리소그래피 장치의 안정성을 제어하기 위한 엄격 제어 루프가 낮은 k1에서 패턴의 재생성을 개선하기 위하여 사용될 수 있다.
이러한 엄격 제어 루프는 일반적으로, 인가된 패턴 또는 인가된 패턴을 나타내는 계측 타겟의 하나 이상의 특성을 측정하는 계측 툴을 사용하여 획득된 계측 데이터에 기반한다. 일반적으로, 계측 툴은 패턴 및/또는 타겟의 위치 및/또는 치수의 광학적 측정에 기반한다. 직관적으로, 이러한 광학적 측정은 디바이스의 제조 품질을 나타내는 것으로 여겨진다.
광학적 측정에 기반한 제어에 추가적으로 또는 대안적으로, e-빔 기반 측정이 수행될 수 있는데, 이들 중에서 e-빔 툴(HMI에 의해 제안되는 바와 같음)을 사용하는 소위 저전압 측정이 활용될 수 있다. 이러한 저전압 콘트라스트 측정은 기판에 도포된 층들 사이의 전기적 콘택의 품질을 나타낼 수 있다.
통상적으로, 모든 프로세스 단계가 완료된 후에 기판 상의 각각의 다이는 기능성 디바이스(예를 들어, IC)를 생산하기에 적합해야 한다. 이론적으로는 전기적 디바이스(예를 들어, 전기적 디바이스, 전자부품 등)가 추가적으로 패키징되기 전에, 각각의 다이는 전기적 검침과 같은 다양한 기법을 사용하여 전기적 테스팅을 거친다. 전기적 검침은 일반적으로 다이 전체의 여러 위치에서, 여러 전기적 속성(예를 들어 전압, 저항, 주파수, 등이며 각각의 파라미터는 특정 빈(bin) 코드라고 불림)을 측정하면서 수행된다. 빈 코드의 값은 전기적 디바이스의 품질의 양호한 표시자이다; 예를 들어 측정된 저항이 매우 높으면, 이것은 컴포넌트들 사이의 전기적 콘택이 아직 달성되지 않았고 따라서 전기적 디바이스가 기능을 수행할 가능성이 매우 낮다는 것을 나타낼 수 있다. 만일 복수 개의 기판의 전기적 속성의 테스팅 결과 많은 수의 비-기능성 전기적 디바이스가 나오면, 제조 프로세스가 낮은 수율을 가지고 있다는 것이 가정될 수 있다.
디바이스 생산의 최종 스테이지에서 테스팅을 하는 단점은, 모든 프로세스 단계를 수행한 후에만, 기능성 디바이스 대 비기능성 디바이스의 최소 소망된 비율을 전달하는 것과 관련된 해당 프로세스의 수율이 특정 기준들을 만족하는지 여부가 결정될 수 있다는 것이다.
더 나아가, 어떤 위치에서 전기적 프로브 테스트가 수행돼야 하는지를 결정하기가 어렵다; 프로브 테스팅이 많은 시간을 소모하기 때문에, 제대로 생산되지 않는 디바이스를 검출할 충분한 가능성은 유지하면서 측정의 양은 한정해야 할 부담이 있다.
더 나아가, 디바이스 제조 프로세스의 제어 동작은 통상적으로 계측 데이터에 기반한다. 이것이 기능성 디바이스의 수율을 최적화하기 위하여 프로세스를 구성하기 위한 정확한 전략인지를 불분명하다.
종래 기술의 이러한 단점 또는 추후의 단점들 중 하나 이상을 해결하는 것이 목적이다.
일 양태에서, 프로세스의 대상이 되는 기판의 전기적 특성을 예측하는 방법으로서, 이전에 처리된 기판으로부터의 측정된 전기적 특성을 포함하는 전기적 계측 데이터 및 상기 이전에 처리된 기판으로부터 측정된 프로세스 특성에 관련된 적어도 하나의 파라미터의 측정치를 포함하는 프로세스 데이터의 분석에 기반하여, 프로세스 특성에 대한 상기 전기적 특성의 감도를 결정하는 단계; 상기 적어도 하나의 파라미터를 기술하고 상기 기판에 관련된 프로세스 계측 데이터를 획득하는 단계; 및 상기 감도 및 상기 프로세스 계측 데이터에 기반하여 상기 기판의 전기적 특성을 예측하는 단계를 포함하는, 기판의 전기적 특성 예측 방법이 제공된다.
프로세스 특성을 전기적 특성에 관련시킴으로써, 프로세스의 대상이 되는 기판과 연관된 프로세스 특성의 지식이 해당 기판과 연관된 전기적 특성을 예측하기 위하여 사용될 수 있다. 프로세스 특성 데이터 기초(정렬, 레벨링 데이터, 초점 데이터 등)가 통상적으로 기판별 그리고 층별 프로세스 전체에 걸쳐서 이용가능하기 때문에, 전기적 특성의 기판별 및/또는 층별 예측이 이루어질 수 있다. 그러면, 최종 제품(예를 들어, IC)이 전기적 테스팅을 위해서 이용가능해지기 전에 역시 이용가능한 중요한 수율 관련 정보가 드러나게 된다.
실시예들은 개략적인 첨부 도면을 참조하여 오직 예시를 통하여 이제 설명될 것이다:
도 1은 리소그래피 장치의 개략적인 개요를 도시한다;
도 2는 리소그래피 셀의 개략적인 개요를 도시한다;
도 3은 디바이스 제조를 최적화하는 데에 중요한 세 가지 기술들 사이의 협력을 나타내는, 홀리스틱 리소그래피(holistic lithography)의 개략적인 표현을 도시한다;
도 4는 기판 전체의 다양한 빈 코드의 지문 및 기대된 수율 손실(빈 코드에 대한) 대 기판 반경 위치의 연관된 그래프를 도시한다;
도 5는 측정된 프로세스 특성과 전기적 프로브 데이터 사이의 관련성의 결정의 개략도이다;
도 6은 y-축 상의 수율 Y의 x 축 상의 프로세스 특성(예를 들어, 초점 파라미터)(MA)에 대한 그래프(실선)를 포함하는 예시적인 수율 모델이다;
도 7은 본 발명의 일 실시예에 따른 방법의 흐름도이다;
도 8은 본 발명의 일 실시예에 따른 방법의 흐름도이다; 그리고
도 9는 본 발명의 일 실시예에 따른 방법의 흐름도이다.
본 명세서에서, "방사선" 및 "빔"이라는 용어는 자외선 방사선(예를 들어 365, 248, 193, 157 또는 126 nm의 파장을 가지는 방사선) 및 EUV(예를 들어 약 5-100 nm 범위의 파장을 가지는 극자외 방사선)를 포함하는 모든 타입의 전자기 방사선을 망라하도록 사용된다.
"레티클", "마스크" 또는 "패터닝 디바이스"라는 용어는 본 명세서에서 채용될 때, 인입하는 방사선 빔에 기판의 타겟부 내에 생성될 패턴에 대응하여 패터닝된 단면을 부여하기 위하여 사용될 수 있는 일반적 패터닝 디바이스를 지칭하는 것으로 넓게 해석될 수 있다; "광 밸브(light valve)"라는 용어도 역시 이러한 문맥에서 사용될 수 있다. 전통적인 마스크(투과성 또는 반사성; 이진, 위상-천이, 하이브리드 등) 외에, 다른 이러한 패터닝 디바이스들의 예에는 다음이 포함된다:
- 프로그램가능한 미러 어레이. 이러한 미러 어레이에 대한 더 많은 정보는 미국 특허 번호 제 5,296,891 호 및 제 5,523,193 호에 주어지는데, 이들은 본 명세서에 원용에 의해 통합된다.
- 프로그램가능한 LCD 어레이. 이러한 구성의 예는 미국 특허 제 5,229,872 호에 제공되어 있으며, 이것은 원용에 의해 본 명세서에 원용된다.
도 1은 리소그래피 장치(LA)를 개략적으로 묘사한다. 리소그래피 장치(LA)는 방사선 빔(B)(예를 들어, UV 방사선 또는 DUV 방사선 또는 EUV 방사선)을 컨디셔닝하도록 구성되는 조명 시스템(조명기(IL)라고도 불림), 패터닝 디바이스(예를 들어, 마스크)(MA)를 지지하도록 구성되고 특정 파라미터에 따라서 패터닝 디바이스(MA)를 정확하게 위치설정하도록 구성되는 제 1 위치설정기(PM)에 연결되는 지지 구조(예를 들어, 마스크 테이블)(MT), 기판(예를 들어, 레지스트-코팅된 웨이퍼)(W)을 홀딩하도록 구성되고 특정 파라미터에 따라서 기판을 정확하게 위치설정하도록 구성되는 제 2 위치설정기(PW)에 연결되는 기판 테이블(예를 들어, 웨이퍼 테이블)(WT), 및 패터닝 디바이스(MA)에 의하여 방사선 빔(B)에 부여된 패턴을 기판(W)의 타겟부(C)(예를 들어, 하나 이상의 다이를 포함) 상에 투영하도록 구성되는 투영 시스템(예를 들어, 굴절성 투영 렌즈 시스템)(PS)을 포함한다.
동작 시에, 조명기(IL)는 방사선 빔을 빔 전달 시스템(BD)을 통해 방사선 소스(SO)로부터 수광한다. 조명 시스템(IL)은 방사선을 지향시키고, 성형(shaping)하며, 또는 제어하기 위한 다양한 유형의 광 컴포넌트, 예컨대 굴절형, 반사형, 자기적, 전자기, 정전기 또는 다른 유형의 광 컴포넌트, 또는 이들의 임의의 조합을 포함할 수도 있다. 조명기(IL)는 방사선 빔(B)이 패터닝 디바이스(MA)의 평면 상에 그 단면에서 원하는 공간 및 각도 세기 분포를 가지도록 조정하기 위하여 사용될 수도 있다.
본 명세서에서 사용되는 "투영 시스템(PS)"이라는 용어는, 이용되고 있는 노광 방사선(exposure radiation)에 대해 적합하거나 또는 침지액(immersion liquid)의 사용 또는 진공의 사용과 같은 다른 요인들에 대해 적합한, 굴절식, 반사식, 반사 굴절식(catadioptric), 애너모픽(anamorphic), 자기식, 전자기식, 및 정전식 광학 시스템, 또는 이들의 임의의 조합을 포함하는 다양한 타입의 투영 시스템도 포함하는 것으로 넓게 해석되어야 한다. 본 명세서에서 "투영 렌즈"라는 용어의 모든 사용은 더 일반적인 용어인 "투영 시스템(PS)"과 같은 의미인 것으로 간주될 수도 있다.
리소그래피 장치는, 투영 시스템과 기판 사이의 공간을 채우기 위해 기판의 적어도 일부분이 상대적으로 높은 굴절률을 가진 액체, 예컨대 물에 의해 커버될 수 있는 유형일 수 있으며 이것은 침지 리소그래피라고도 불린다. 침지 기법에 대한 더 많은 정보는 미국 특허 번호 6,952,253 및 PCT 특허 출원 공개 번호 제 WO 99-49504에 주어지며, 이들은 그 전체로서 원용에 의하여 본 명세서에 통합된다.
리소그래피 장치(LA)는, 예를 들어 2개 이상의 기판 테이블(WT) 및/ 2개 이상의 지지 구조체(MT)(미도시)를 갖는 유형의 것일 수 있다. 그러한 "다중 스테이지" 머신에서, 부가적인 테이블/구조체는 병렬적으로 사용될 수 있으며, 또한 하나 이상의 다른 테이블들이 패터닝 디바이스(MA)의 디자인 레이아웃을 기판(W) 상에 노광하기 위하여 사용되고 있는 동안 하나 이상의 테이블 상에 준비 단계들이 수행될 수 있다.
동작 시에, 방사선 빔(B)은 지지 구조체(예를 들어, 마스크 테이블(MT) 상에 홀딩되는 패터닝 디바이스(예를 들어, 마스크(MA) 상에 입사하고, 그리고 패터닝 디바이스에 의하여 패터닝된다. 패터닝 디바이스(MA)를 가로지르면, 방사선 빔(B)은 기판(W)의 타겟부(C) 상에 빔을 포커싱하는 투영 시스템(PS)을 통과한다. 제 2 위치설정기(PW) 및 위치 센서(IF)(예를 들어, 간섭측정 측정 디바이스, 선형 인코더, 2-D 인코더 또는 용량성 센서)의 도움을 받아, 예를 들어 방사선 빔(B)의 경로에 상이한 타겟부들(C)을 위치설정하기 위하여, 기판 테이블(WT)이 정확하게 이동될 수 있다. 이와 유사하게, 제 1 위치설정 디바이스(PM) 및 가능하게는 다른 위치 센서(도 1에는 명확하게 묘사되지 않음)가, 방사선 빔(B)의 경로에 대하여 패터닝 디바이스(MA)를 정확하게 위치설정하기 위하여 사용될 수 있다. 패터닝 장치(MA) 및 기판(W)은 패터닝 장치 정렬 마크(M1, M2) 및 기판 정렬 마크(P1, P2)를 이용하여 정렬될 수 있다. 비록 도시된 바와 같이 기판 정렬 마크들이 전용 타겟부를 점유하지만, 이들은 타겟부 사이의 공간(이들은 스크라이브 레인(scribe-lane) 정렬 마크로 알려짐)에 위치될 수도 있다.
도 2에 도시된 것처럼, 리소그래피 장치(LA)는 리소셀 또는 (리소)클러스터라고도 지칭되는 리소그래피 셀(LC)의 일부를 형성할 수 있고, 이는 또한 기판(W) 상에서 노광 전 그리고 노광 후 프로세스를 수행하기 위한 장치를 포함한다. 통상적으로, 이러한 장치는, 예를 들어 레지스트층 내의 솔벤트를 컨디셔닝하기 위해서 예를 들어 기판(W)의 온도를 컨디셔닝하기 위하여, 레지스트층을 증착하기 위한 하나 이상의 스핀 코터(spin coater; SC), 노광된 레지스트를 현상하기 위한 하나 이상의 현상기(DE), 하나 이상의 칠 플레이트(chill plate; CH), 및/또는 하나 이상의 베이크 플레이트(bake plate; BK)를 포함한다. 기판 핸들러 또는 로봇(RO)이 입력/출력 포트(I/O1, I/O2)로부터 기판(W)을 픽업하여, 이들을 상이한 공정 장치 간에 이동시키며, 기판(W)을 리소그래피 장치(LA)의 로딩 베이(loading bay; LB)에 전달한다. 통칭하여 트랙으로도 지칭되는, 리소셀 내의 디바이스는 통상적으로 감독 제어 시스템(supervisory control system; SCS)에 의해 제어될 수 있는 트랙 제어 유닛(TCU)의 제어 하에 있게 되며, 감독 제어 시스템은 또한 리소그래피 제어 유닛(LACU)을 통해 리소그래피 장치(LA)를 제어할 수 있다.
리소그래피 장치(LA)에 의해 노광되는 기판이 정확하고 일정하게 노광되도록 하기 위해서는, 기판을 검사하여 후속 층들 사이의 오버레이 에러, 라인 두께, 임계 치수(CD) 등과 같은, 패터닝된 구조체의 속성을 측정하는 것이 바람직할 수 있다. 이러한 목적을 위해, 검사 툴(미도시)이 리소셀(LC) 내에 포함될 수 있다. 오차가 검출되면, 특히 검사가 동일한 배치 또는 로트의 다른 기판(W)이 여전히 노광되거나 처리되어야 하기 전에 이루어진다면, 예를 들어 후속 기판의 노광에 또는 기판(W) 상에서 수행될 다른 처리 단계에 조절이 이루어질 수 있다.
계측 장치라고도 불릴 수 있는 검사 장치가, 기판(W)의 하나 이상의 속성, 및 구체적으로 상이한 기판(W)의 하나 이상의 속성이 또는 동일 기판(W)의 상이한 층과 연관된 하나 이상의 속성이 층에 따라 어떻게 변화하는지를 결정하기 위해 사용된다. 또는, 검사 장치는 기판(W) 상의 결점을 식별하도록 구성될 수 있고, 예를 들어 리소셀(LC)의 일부일 수 있으며, 또는 리소그래피 장치(LA)에 통합될 수 있고, 또는 심지어 독립형 디바이스일 수도 있다. 검사 장치는 잠상(노광 후의 레지스트 층 내의 이미지), 또는 반-잠상(노광후 베이크 단계(PEB) 후의 레지스트 층 내의 이미지), 또는 현상된 레지스트 이미지(레지스트의 노광되거나 비노광된 부분이 제고되었음), 또는 심지어 에칭된 이미지(에칭과 같은 패턴 전송 단계 이후)의 하나 이상의 속성을 측정할 수 있다.
통상적으로, 리소그래피 장치(LA) 내에서의 패터닝 프로세스는, 기판(W) 상의 구조체의 높은 치수결정 및 배치 정확도를 요구하는, 처리 중 가장 중요한 단계들 중 하나이다. 이러한 높은 정확도를 보장하기 위하여, 개략적으로 도 3에서 도시되는 것과 같은 소위 "홀리스틱" 제어 환경에서 세 가지 시스템이 통합될 수 있다. 이러한 시스템 중 하나는 계측 툴(MT)(제 2 시스템) 및 컴퓨터 시스템(CL)(제 3 시스템)에 (가상적으로) 연결되는 리소그래피 장치(LA)이다. 이러한 "홀리스틱" 환경의 중요한 점은, 전체 프로세스 윈도우를 개선하고 리소그래피 장치(LA)에 의해 수행되는 패터닝이 프로세스 윈도우 내에 유지되도록 보장하는 것을 돕기 위한 엄격 제어 루프를 제공하기 위하여, 이러한 세 개의 시스템들 사이의 협력을 최적화하는 것이다. 프로세스 윈도우는 특정한 제조 프로세스가 정의된 결과(예를 들어 기능성 반도체 디바이스)를 나타내는 프로세스 파라미터(예를 들어 선량, 초점, 오버레이 등)의 범위를 규정한다 - 통상적으로 리소그래피 프로세스 또는 패터닝 프로세스의 프로세스 파라미터는 그 안에서 변할 수 있다.
컴퓨터 시스템(CL)은, 예를 들어 사용할 분해능 향상 기법을 예측하기 위하여 패터닝될 디자인 레이아웃(또는 그 일부)을 사용하고, 어떤 패터닝 디바이스 레이아웃 및 리소그래피 장치 설정이 패터닝 프로세스의 최대 전체 프로세스 윈도우를 획득하는지를 결정하기 위하여(도 3에서 제 1 스케일(SC1)에서의 이중 흰색 화살표로 도시됨) 계산적 리소그래피 시뮬레이션 및 연산을 수행할 수 있다. 통상적으로, 분해능 향상 기법은 리소그래피 장치(LA)의 패터닝 가능성과 매칭되도록 구현된다. 또한, 컴퓨터 시스템(CL)은, 예를 들어, 최적에 미달하는 처리에 기인하여(도 3에서 제 2 스케일(SC2)에서 "0"을 가리키는 화살표로 표시됨) 결함이 존재할 수 있는지 여부를 예측하기 위해서, 프로세스 윈도우 내의 어디에서 리소그래피 장치(LA)가 현재 동작하고 있는지를 검출하기 위해 사용될 수 있다(예를 들어 계측 툴(MT)로부터의 입력을 사용함).
계측 툴(MT)은 정확한 시뮬레이션 및 예측을 가능하게 하는 입력을 컴퓨터 시스템(CL)에 제공할 수 있고, 예를 들어 리소그래피 장치(LA)의 교정 상태에 있을 수 있는 드리프트(도 3에서 제 3 스케일(SC3)에서 여러 화살표로 표시됨)를 식별하기 위한 피드백을 리소그래피 장치(LA)에 제공할 수 있다.
리소그래피 장치(LA)는 패턴을 기판 상에 정확하게 재생성하도록 구성된다. 적용된 피쳐의 위치 및 치수는 특정한 공차 내에 속할 필요가 있다. 위치 오차는 오버레이 오차(흔히 "오버레이"라고 불림) 때문에 생길 수 있다. 오버레이는 제 1 노광 중의 제 1 피쳐를 제 2 노광 중의 제 2 피쳐에 상대적으로 배치하는 데에 있는 오차이다. 리소그래피 장치는 패터닝 이전에 각각의 기판을 레퍼런스에 대해 정확하게 정렬함으로써 오버레이 오차를 최소화한다. 이것은 기판에 상의 정렬 마크의 위치를 정렬 센서를 사용하여 측정함으로써 이루어진다. 정렬 프로시저에 대한 더 많은 정보는 미국 특허 출원 공개 번호 제 US 2010-0214550 에서 발견될 수 있고 이것은 그 전체 내용이 원용되어 본원에 통합된다. 패턴 치수결정(예를 들어, CD) 오차는, 기판이 리소그래피 장치의 초점면에 대해서 정확하게 위치되지 않은 경우에도 생길 수 있다. 초점 위치 오차는 기판 표면의 비평면성(non-planarity)과 연관될 수 있다. 리소그래피 장치는 패터닝 이전에 레벨 센서를 사용하여 기판 표면 토포그래피를 측정함으로써, 이러한 초점 위치 오차를 최소화하는 것을 목표로 한다. 기판 높이 정정은, 기판 상으로의 패터닝 디바이스의 정확한 이미징(포커싱)을 보장하는 것을 돕기 위하여 후속 패터닝 도중에 적용된다. 레벨 센서 시스템에 대한 더 많은 정보는 미국 특허 출원 공개 번호 제 US 2007-0085991에서 발견될 수 있고, 이것은 그 전체 내용이 원용되어 본원에 통합된다.
리소그래피 장치(LA) 및 계측 장치(MT) 외에, 하나 이상의 다른 처리 장치도 디바이스 생산 중에 사용될 수 있다. 에칭 스테이션(미도시)은 레지스트 내로의 패턴의 노광 이후에 기판을 처리한다. 에칭 스테이션은 패턴을 레지스트로부터 레지스트 층 아래의 하나 이상의 층에 전사한다. 통상적으로, 에칭은 플라즈마 매질의 적용에 기반한다. 하나 이상의 로컬 에칭 특성은, 예를 들어 기판의 온도 제어를 사용하거나 플라즈마 매질을 전압 제어 링을 사용하여 지향시키면서 제어될 수 있다. 에칭 제어에 대한 다른 정보는 PCT 특허 출원 공개 번호 WO 2011-081645 A2 및 미국 특허 출원 공개 번호 US 2006-016561에서 발견될 수 있는데, 이들은 그 전체로서 본 명세서에 참조되어 원용된다.
디바이스를 제조할 때, 리소그래피 장치 또는 에칭 스테이션과 같은 하나 이상의 처리 장치를 사용하여 기판을 처리하기 위한 프로세스 상태가, 피쳐들의 속성이 특정한 제어 한계 내에 유지되도록 안정되게 유지되는 것이 바람직하다. 프로세스의 안정성은, 제품 피쳐라고도 불리는 IC와 같은 전기적 디바이스의 기능성 부분의 피쳐들에게 특히 중요하다. 안정한 처리를 보장하는 것을 돕기 위하여, 프로세스 제어 능력은 제 역할을 해야 한다. 프로세스 제어는 처리 데이터를 모니터링하는 것 및 프로세스 정정을 위한 수단을 구현하는 것, 예를 들어 처리 데이터의 하나 이상의 특성에 기반하여 처리 장치를 제어하는 것을 수반한다. 프로세스 제어는, 흔히 "진보된 프로세스 제어"(또한 APC라고도 불림)라고도 불리는, 계측 장치(MT)에 의한 주기적 측정에 기반을 둘 수 있다. APC에 대한 더 많은 정보는 미국 특허 출원 공개 번호 제 US 2012-008127에서 발견될 수 있고 이것은 그 전체 내용이 원용되어 본원에 통합된다. 통상적인 APC 구현은, 하나 이상의 처리 장치와 연관된 드리프트를 모니터링하고 정정하기 위하여, 기판 상의 계측 피쳐에 대한 주기적 측정을 수반한다. 계측 피쳐는 제품 피쳐의 프로세스 변동에 대한 응답을 반영한다. 프로세스 변동에 대한 계측 피쳐의 감도는 제품 피쳐에 대한 감도와 비교할 때 다를 수 있다. 그러한 경우에, 소위 "계측-디바이스" 오프셋(MTD라고도 불림)이 결정될 수 있다. 제품 피쳐의 거동을 모방하기 위하여, 계측 타겟은 세그멘트화된 피쳐, 지원 피쳐 또는 특정 기하학적 구조 및/또는 치수를 가지는 피쳐를 내포할 수 있다. 조심스럽게 설계된 계측 타겟은 프로세스 변동에 대해서 제품 피쳐와 유사한 방식으로 응답하여야 한다. 계측 타겟 디자인에 대한 더 많은 정보는 PCT 특허 출원 공개 번호 제 WO 2015-101458에서 발견될 수 있고, 이것은 그 전체 내용이 원용되어 본원에 통합된다.
계측 타겟이 존재하고 및/또는 측정되는 기판 및/또는 패터닝 디바이스에 걸친 위치들의 분포는 흔히 "샘플링 스킴"이라고 불린다. 통상적으로, 샘플링 스킴은 관련된 프로세스 파라미터(들)의 기대된 지문에 기반하여 선택된다; 프로세스 파라미터가 요동할 것으로 기대되는 기판 상의 구역은, 프로세스 파라미터가 상대적으로 안정할 것으로 기대되는 구역보다 통상적으로 더 조밀하게 샘플링된다. 그러나, 디바이스 제조 프로세스의 쓰루풋에 대한 계측 측정의 허용될 수 있는 영향에 기반하여, 수행될 수 있는 계측 측정의 횟수에는 실무상의 한계가 존재한다. 조심스럽게 선택된 샘플링 스킴은, 쓰루풋에 영향을 주지 않고(또는 적어도 너무 많이 영향을 주지 않고) 및/또는 계측 피쳐에게 패터닝 디바이스 또는 기판 상의 너무 넓은 구역을 할당하지 않고서, 디바이스 제조 프로세스를 정확하게 제어하기 위해서 중요하다. 계측 타겟을 최적으로 위치설정 및/또는 측정하는 것에 관련된 기술은 흔히 "스킴 최적화(scheme optimization)"라고 불린다. 스킴 최적화에 대한 다른 정보는 PCT 특허 출원 공개 번호 WO 2015-110191 A2 및 유럽 특허 출원 번호 EP16193903.8에서 발견될 수 있는데, 이들은 그 전체로서 본 명세서에 참조되어 원용된다.
지문이라는 용어는 측정된 신호의 주된(체계적인) 기여자("잠재적 인자") 및, 특히 기판 상의 또는 이전의 처리 단계에 대한 성능 영향에 연관된 기여자를 가리킬 수 있다. 이러한 지문이란 기판 (격자) 패턴(예를 들어 정렬, 레벨링, 오버레이, 초점, CD로부터), 필드 패턴(예를 들어, 필드내 정렬, 레벨링, 오버레이, 초점, CD), 기판 구역(zone) 패턴(예를 들어, 기판 측정의 최외곽 반경) 또는 심지어 기판 노광에 관련된 리소그래피 장치 측정에서의 패턴(예를 들어, 패터닝 디바이스 정렬 측정으로부터의 로트에 걸친 가열 서명(heating signature), 온도/압력/서보 프로파일 등)을 가리킬 수 있다. 지문은 지문 콜렉션 내에 포함될 수 있고, 그 안에 균질하게(homogenously) 또는 불균질하게(heterogeneously) 인코딩될 수 있다.
측정 데이터를 측정하는 것에 추가하여, 콘텍스트 데이터는 프로세스 제어를 위해서 사용될 수 있다. 콘텍스트 데이터는, 하나 이상의 선택된 처리 툴(처리 장치의 풀에 속하지 않는 것), 처리 장치의 하나 이상의 특정한 특성, 처리 장치의 하나 이상의 설정, 디바이스 패턴의 디자인, 및/또는 하나 이상의 처리 상태(예를 들어 기판 기하학적 구조)에 관련된 측정 데이터 중에서 선택된 하나에 관련된 데이터를 포함할 수 있다. 프로세스 제어 목적을 위해서 콘텍스트 데이터를 사용하는 예들은 PCT 특허 출원 공개 번호 제 WO 2017-140532 및 WO 2017-060080에서 발견될 수 있는데, 이들은 그 전부가 원용에 의해 본 명세서에 통합된다. 콘텍스트 데이터는 처리를 피드-포워드 방식으로 제어 또는 예측하기 위해서 사용될 수 있는데, 콘텍스트 데이터는 현재 제어되는 프로세스 단계 이전에 수행된 프로세스 단계에 관련된다. 흔히 콘텍스트 데이터는 제품 피쳐 속성에 통계적으로 상관된다. 그러면 최적 또는 개선된 제품 피쳐 속성을 획득하는 것을 고려하여 처리 장치를 콘텍스트에 의해서 제어하는 것이 가능해진다. 또한, 콘텍스트 데이터 및 계측 데이터는 결합되어, 예를 들어 성긴 계측 데이터를, 제어 및/또는 진단 목적을 위해서 더 유용한 더 상세한(조밀한) 데이터가 가용해지도록 하는 정도까지 풍부하게 만들 수 있다. 콘텍스트 데이터 및 계측 데이터를 결합하는 것에 대한 더 많은 정보는 PCT 특허 출원 공개 번호 제 WO 2017-144379에서 발견될 수 있는데, 이것은 그 전체 내용이 원용되어 본원에 통합된다.
언급된 바와 같이, 모니터링 프로세스는 프로세스에 관련된 데이터를 획득하는 것에 기반한다. 요구된 데이터 샘플링 레이트(로트별 또는 기판별) 및 샘플링 밀도는 패턴 재생성의 정확도의 요구된 레벨에 따라 달라진다. 저-k1 프로세스의 경우, 작은 기판-기판 프로세스 변동도 중요할 수 있다. 그러면, 콘텍스트 데이터 및/또는 계측 데이터는 기판별 프로세스 제어가 가능해지도록 충분해야 한다. 추가적으로, 프로세스 변동에 의하여 기판에 걸쳐서 특성의 변동이 생기면, 콘텍스트 및/또는 계측 데이터의 밀도는 기판에 걸쳐서 충분히 분산되어야 한다. 그러나, 계측(측정)을 위해 사용될 수 있는 시간은 프로세스의 요구되는 쓰루풋을 고려할 때 제한된다. 이러한 제한의 결과, 계측 툴은 선택된 기판 및/또는 기판 전체에서 선택된 위치에서만 측정할 수 있다. 어떤 기판이 측정될 필요가 있는지를 결정하는 전략은 유럽 특허 출원 번호 EP16195047.2 및 EP16195049.8에 더 설명되는데, 이들은 그 전체로서 원용에 의하여 본원에 통합된다.
실무상, 가끔은 프로세스 파라미터(어떤 기판 또는 여러 기판에 걸친)에 관련된 측정 값의 성긴 세트로부터 값들의 더 조밀한 맵을 유도하는 것이 필요하다. 통상적으로, 측정 값의 이러한 조밀한 맵은 성긴 측정 데이터와 공동으로 프로세스 파라미터의 기대된 지문과 연관된 모델로부터 유도될 수 있다. 측정 데이터를 모델링하는 것에 대한 더 많은 정보는 PCT 특허 출원 공개 번호 제 WO 2013-092106에서 발견될 수 있는데, 이것은 그 전체 내용이 원용되어 본원에 통합된다. 디바이스 제조 프로세스가 여러 처리 장치(예를 들어, 리소그래피 장치, 하나 이상의 에칭 스테이션 등)를 통상적으로 수반하기 때문에, 최적화 프로세스를 전체로서 최적화하는 것, 예를 들어 개별 처리 장치와 연관된 특정한 정정 능력을 고려하는 것이 유익할 수 있다. 그러면, 제 1 처리 장치의 제어가 제 2 처리 장치의 공지된 제어 속성에 기반(부분적으로)할 수 있다는 관점이 생긴다. 이러한 전략은 흔히 "상호-최적화"라고 지칭된다. 이러한 전략의 예에는 리소그래피 장치 및 패터닝 디바이스 및 리소그래피 장치 및 에칭 스테이션의 밀도 프로파일의 합동 최적화가 포함된다. 공동 최적화에 대한 더 많은 정보는 PCT 특허 출원 공개 번호 제 WO 2017-067748 및 WO 2017-144343에서 발견될 수 있는데, 이들은 그 전부가 원용에 의해 본 명세서에 통합된다.
일부 프로세스 제어 상황에서, 제어 목적은, 예를 들어 "스펙에 맞는 다이의 개수"일 수 있다. 이것은 처리된 기판의 배치별 최대 개수의 기능성 제품을 획득하는 것을 목적으로 하는 수율-구동 프로세스 제어 파라미터를 기술한다. 통상적으로, 제품은 기판 상의 다이와 연관되고, 따라서 수율 기초 프로세스 제어는 "스펙에 맞는 다이(die-in-spec)" 기준에 기반한다고 불린다. 이것은 기판 전체에 평균화된 최적화(예를 들어, 기판에 걸친 최선의 초점으로부터의 초점 차이의 최소제곱 최소화에 기반한 최소제곱 최적화)를 적용하는 것이 아니라, 사양 상 다이들의 개수를 최대화하는 것이다. 이와 같이, "스펙에 맞는 다이" 최적화는 프로세스 파라미터를 최적화할 때 제품(다이 레이아웃)의 종래의 지식을 사용할 수 있다. 최소제곱 최적화는 통상적으로, 다이 레이아웃을 고려하지 않고 각각의 위치를 동등하게 취급한다. 이와 같이, 최소제곱 최적화는 스펙을 벗어나지만 각각 다른 다이에 있는 "오직" 네 개의 위치를 가지는 정정을, 두 개의 다이에만 영향을 주는 일곱 개의 스펙을 벗어나는 위치를 가지는(예를 들어, 하나의 다이 내에 네 개의 결함과 다른 다이 내의 세 개의 결함) 정정보다 선호할 수 있다. 그러나, 단일 결함은 결함 있는 다이를 제공할 경향이 있을 것이므로, 무결함 다이(즉, 스펙에 맞는 다이)의 개수를 최대화하는 것이 단지 기판별 결함의 개수를 최소화하는 것보다 궁극적으로는 더 중요하다. 스펙에 맞는 다이 최적화는 다이 최적화별 최대 절대값(max abs)을 포함할 수 있다. 이러한 최대 절대값 최적화는 제어 타겟으로부터의 성능 파라미터의 최대 편차를 최소화할 수 있다. 그 대신에 최대 절대값에 대한 미분가능 근사화가 사용되어, 비용 함수를 더 쉽게 풀게 할 수도 있다. 효과적으로 수행하려면, 기판 맵과 같은 세부사항이 최적화에서 사용되어야 한다. 양호한 수율-기반 프로세스 제어를 얻기 위하여, 계측 측정에 대한 샘플링 스킴은 수율을 위하여 가장 중요한 것으로 기대되는 및/또는 수율이 영향을 받는지 여부를 결정하는 데에 통계적으로 가장 관련될 수 있는 위치에서 또는 그 근방에서 수행된 측정치들의 혜택을 볼 수 있다. 제품 피쳐의 속성을 측정하는 것에 추가하여, 최적의 수율을 위해서 최적화 프로세스를 최적화하는 것을 더욱 보조하기 위하여 결함의 발생이 측정될 수 있다(레퍼런스 결함 검사). 수율 기반 제어에 대한 더 많은 정보는 유럽 특허 출원 EP16195819.4에서 발견될 수 있는데, 이것은 그 전체 내용이 원용되어 본원에 통합된다.
미리 정의된 위치 및 기판에 계측 측정을 수행하는 것에 추가하여, 측정을 위해서 선택될 필요가 있는 위치 및 기판을 동적으로 할당하는 경향이 있다. 측정할 기판을 동적으로 선택하는 일 예는 유럽 특허 출원 번호 EP16195049.8에 기술되는데, 이것은 그 전체 내용이 원용되어 본원에 통합된다. 측정 위치의 동적 선택(예를 들어, 샘플링 스킴)에 대한 더 많은 정보는 PCT 특허 출원 공개 번호 제 WO 2017-140532에서 발견될 수 있는데, 이것은 그 전체 내용이 원용되어 본원에 통합된다.
상대적으로 새로운 기술 영역은 머신 러닝의 분야이다. 이러한 기술에 관련된 방법이 현재 획득된 데이터(측정 및 콘텍스트 데이터) 내에 있는 패턴의 인식에 기반하여 프로세스 파라미터의 예측을 개선하기 위하여 사용된다. 또한, 머신 러닝 기법은 프로세스 제어 목적을 위하여 가장 유용한 데이터를 선택하는 데에 있어서 사용자를 유도하기 위해서 유용할 수 있다.
전기적 측정 데이터는 통상적으로 기판의 처리 이후에 획득된다. 통상적으로, 전기적 측정 데이터를 얻기 위해서 전기적 계측을 수행할 때, 기판 상의 모든 다이는 이러한 처리 중에 형성된 회로들에 접촉(근접 접촉)을 이루는 하나 이상의 프로브를 사용하여 측정된다. 다양한 타입의 측정, 예를 들어 전압, 전류, 저항, 커패시턴스 및/또는 인덕턴스 측정이 수행될 수 있다. 이러한 측정은 상이한 상태(예를 들어, 주파수, 전압, 전류)에서 그리고 다이 전체의 여러 위치에서 수행될 수 있다. 어떤 상태에서 측정된 어떤 파라미터(전류, 전압, 저항, 커패시턴스, 인덕턴스 등)와 연관된 전기적 측정은 공통적으로 별개의 "빈 코드(bin code)"라고 불린다. 그러므로 다이에 걸친 통상적 전기적 측정은 복수 개의 그래프에 의해 표현될 수 있고, 각각의 그래프는 특정 빈 코드와 연관된 값들의 공간적 분포를 나타낸다. 이것이 도 4에 예시되는데, 이러한 도면은 세 개의 빈 코드(BC A, BC B 및 BC C)와 연관된 기판 전체의 지문, 및 수율 손실 YL에 매핑된 빈 코드 값의 대응하는 그래프를 기판 위치(반경) R의 함수로서 도시한다. 명세서 전체에서, "빈 코드" 및 "전기적 특성"은, 기판과 연관된 빈 코드의 값이 해당 기판의 전기적 특성의 값이라고 불리도록 동의어로 사용된다.
전기적 측정이 수행될 필요가 있는 측정 위치의 분포는 일정하지 않을 수 있지만, 기판 상의 다이의 상대 위치에 따라서도 달라질 수 있다. 기판의 에지에 있는 다이는 전기적 결함을 가질 가능성이 더 높을 수 있어서, 이러한 다이는 기판의 중앙에 근접한 다이보다 더 조밀하게 샘플링될 수 있다. 유사하게, 중요한 영역은, 연관된 것들과 같은, 예를 들어 기능성 로직 구조체 내에 존재할 수 있는 반면에, 중요성이 덜한 영역은, 예를 들어 다이의 주연부에 존재할 수 있다. 필요성이 적은 영역보다 다이의 중요한 영역에서는 더 조밀한 전기적 측정 샘플 스킴을 제공하는 것이 유리하다.
측정된 전기적 특성의 하나 이상의 속성(예를 들어, 최소 값, 최대 값, 분산 또는 임의의 다른 통계적 측정)은 다이 상의 어떤 제품 피쳐가 제대로 기능을 할지에 관련된 중요한 표시자이다. 그러므로 전기적 특성 및 프로세스의 수율 사이에는 강한 관련성이 존재한다. 그러므로, 수율 제어를 위해서는, 전기적 특성 측정이 중요하다. 그러나, 측정은 시간을 많이 소요하고 제조 프로세스의 끝 스테이지에서만 수행된다(예를 들어 비-기능성 제품 피쳐를 정정할 옵션은 거의 없다).
제조 프로세스에 더 양호한 수율 정정 능력을 제공하려면, 기판의 수율을 처리 중에 이미 이용가능한 데이터에 기반하여 예측하는 것이 제공한다. 기판의 처리 중에, 여러 층들이 증착되고 패터닝되며 에칭된다. 기판 상에 제공된 패턴(피쳐)은 기능성 디바이스를 생산하기 위해서 뚜렷한 속성을 가져야 한다. 예를 들어, 피쳐는 정확한 초점 위치에 이미징되고, 정확한 임계 치수(CD)를 가지며, 정확한 에지 배치를 가지고(예를 들어, 최소의 에지 배치 오차(EPE)를 가짐) 및 양호한 오버레이를 가져야 한다(예를 들어, 각각의 층이 하지층과 연관된 피쳐들에 대해서 정확하게 정렬되어야 함). 전술된 바와 같이, 리소그래피 장치(예를 들어, 정렬 시스템, 레벨링 시스템 등을 포함함) 및 계측 장치(예를 들어, 산란계 및/또는 e-빔 툴)는, 일부 경우에는 로트 내의 모든 기판에 대해서 이러한 파라미터를 측정하는 데에 중요한 역할을 담당한다. 특별한 경우는 소위 (저)전압 콘트라스트 e-빔 현미경이다. 이것은, 어떤 층의 그 하지층에 대한 전기적 콘택이 특정 요구 사항을 만족하는지 여부를 검증하기 위하여, 전기적 디바이스를 전자 빔에 노출시키는 계측 툴이다. 전압 콘트라스트 측정은 기판의 전기적 특성을 측정하는 방법을 포함한다.
계측 측정의 결과(계측 데이터)는 프로세스의 특정 특성을 나타낼 것이라는 것이 기대되고, 이것은 이제 프로브 테스팅 중에 측정될 전기적 특성에 밀접하게 관련될 것으로 기대된다. 도 5는 측정된 프로세스 특성과 전기적 프로브 데이터 사이의 관련성의 결정의 개략도이다. 이러한 도면은 프로세스 특성의 프로세스 지문(500)을 보여주는데, 프로세스 특성이 사양을 많이 벗어나는 음영 영역(505)을 보여준다. 특정한 예로서, 프로세스 특성은 초점일 수 있고, 지문은 레벨 센서 데이터(예를 들어, 리소그래피 장치로부터의)로부터 획득되는 기판과 연관된 초점 오차 지문일 수 있다. 이러한 예에서, 음영 영역은 큰 레벨링 오차와 연관된 구역을 나타낸다. 또한, 대응하는 전기적 프로브 데이터(510)도 도시된다. 여기에서 음영 원(515)은 사양을 벗어나는 프로브 측정치를 나타낸다. 이와 같이, 도 5는 프로세스 지문(500)이 통상적으로 전기적 프로브 데이터(510)와 상관된다는 것을 개략적으로 시연한다. 제안된 데이터 분석 단계(520)도 역시 도시된다. 데이터 분석 단계(520)는 프로세스 지문(500)을 전기적 프로브 데이터(510)에 매핑한다.
초점/레벨링 데이터는 프로세스 특성 데이터의 오직 하나의 예라는 것이 이해될 것이다. 프로세스 특성은 수율에 영향을 주는 임의의 측정가능 특성을 포함할 수 있다. 프로세스 특성은, 예를 들어 리소그래피 장치, 다른 계측 장치, 또는 다른 처리 장치를 사용하여 측정될 수 있다. 예를 들어, 산란계와 같은 계측 디바이스를 사용하여 오버레이 지문을 측정할 때, 큰 오버레이 오차를 가지는 기판 상의 위치가 벗어나는(사양을 벗어나는) 전기적 특성 측정치(예를 들어, 기판 상의 층의 최적이 아닌 전기적 콘택) 및 따라서 비-기능성 디바이스와 크게 상관될 것이라는 것이 기대된다. 이러한 특정 오버레이 지문을 초래하는 언더라잉 프로세스 특성은, 예를 들어 두 층들의 패터닝 사이에 수행되는 어닐링 단계일 수 있다. 기판을 변형하는 것(이를 통하여 오버레이 오차를 초래함)에 추가하여, 재료의 전기적 전도도는 어닐링 단계 중에 영향받을 수 있어서, 결과적으로 전기적 특성 측정치에 대한 기대된 영향에 추가적으로 기여한다.
프로세스 특성은 지문 분해 기법을 사용하여 추가적으로 결정될 수 있다. 오버레이 지문을 측정할 때, 지문을, 예를 들어 미리 규정된 형상으로 분해하는 것이 유익할 수 있다. 미리 규정된 형상은 지식 처리 단계 및/또는 처리 툴의 특정 특성에 대한 선험적 지식에 기반하여 선택될 수 있다. 지문을 분해하기 위한 공통 기법은 주성분 분석(PCA) 또는 고유치 분해 방법을 사용한다. 관심 파라미터(예를 들어 오버레이)의 직접적으로 측정된 지문을 활용하는 대신에, 지문의 별개의 컴포넌트가 고려된다. 이러한 콘텍스트에서의 PCA(및 독립적 성분 분석(ICA)) 방법은 PCT 특허 출원 공개 번호 제 WO 2015-049087에 기술되는데, 이것은 그 전체 내용이 원용되어 본원에 통합된다.
그러므로, 전기적 특성을 예측하기 위하여, 기판의 처리 중에 임의의 스테이지에서 얻어진 계측 데이터를 사용하는 것이 제안된다. 이를 달성하는 방법은, 하나 이상의 전기적 특성 각각의 하나 이상의 관련된 프로세스 특성에 대한 감도를 결정하는 것을 포함한다. 프로세스 특성은 오버레이, CD, 정렬 또는 초점과 같은 하나 이상의 파라미터의 특정 지문으로서 나타나는 특정 프로세스 단계 상태일 수 있다. 프로세스 특성의 특정한 예는 설정, 방사상으로 지향된 강한 오버레이 지문 및 평평한 정렬 지문과 같은, 오버레이 지문 및 정렬 지문의 특정한 지문으로서 나타나는 에칭 툴의 설정일 수 있다.
감도를 결정하는 것은, 계측 데이터 및 전기적 특성 측정 양자 모두가 이용가능한 이미 처리된 기판의 이력 데이터를 분석함으로써 수행될 수 있다. 간단한 구현형태는, 프로세스 특성의 지문(예를 들어, 이러한 경우에 피쳐의 에칭 후에 측정되는 상이한 층들 상의 피쳐들의 오버레이 지문)을 전기적 특성의 측정된 값의 연관된 지문에 관련시키는 것일 것이다. 그러면 프로세스 특성과 연관된 지문을 전기적 특성 지문(최종 제품에서 측정될 것임)에 매핑하는 함수가 정의된다. 이러한 매핑 함수는 기판 상의 모든 관련된 층들에 대해서 정의될 수 있다. 대안적으로 또는 추가적으로, 이용가능한 하나 이상의 프로세스 특성을 기판별, 층별, 다이별 또는 다이 내의 기능성 구역별 전기적 특성의 예측된 값에 매핑하는 모델이 학습될 수 있다. 이러한 모델은 파라메트릭 모델, 신경망 모델, 가우시안 모델, 딥 네트(deep net) 모델, 로지스틱(logistic) 모델 또는 데이터로 학습되기에 적합한 임의의 다른 모델일 수 있다. 일반적으로, (계측) 데이터 세트의 크기, 예측될 필요가 있는 빈 코드의 개수, 및/또는 디바이스의 복잡성(예를 들어, 층들의 개수, 다이 상의 임계 피쳐의 개수 등)에 적응되는 모델과 같이 탄력성이 있는 모델이 바람직할 수 있다.
하나 이상의 다양한 전기적 특성(예를 들어 빈 코드) 각각의 프로세스 특성에 대한 감도를 구축하기 위하여 계측 데이터를 사용하는 것에 추가하여, 디바이스의 디자인 지식을 이용하면 가끔 유익하다. 패터닝 디바이스 레이아웃 데이터에 기반하여, 전기적 특성이 어떨지가 예측될 수 있다. 특히, 하나 이상의 전기적 특성의 지식이 가장 정보성이 높을(예를 들어, 프로세스의 수율을 예측하기 위하여 가장 유용할) 임계 위치가 식별될 수 있다. 그러므로, 계측 샘플 위치 및 후속 프로세스 제어 동작을 선택하기 위하여 이러한 위치를 고려하는 것이 유익할 수 있다.
다양한 프로세스 특성에 대한 전기적 특성의 감도는 파레토 차트로 표현될 수 있는데, 이것은 어떤 전기적 특성에 대한 프로세스 특성의 상대적인 중요도를 표시한다. 파레토 차트는 사용자가, 어떤 전기적 특성(빈 코드)이 프로세스 전체의 수율을 위해 가장 관련성이 높은지에 대한 추가적 지식을 사용하여, 어떤 프로세스가 제어되어야 하는지(예를 들어, 수율을 개선하기 위하여)를 결정할 수 있게 한다.
프로세스 특성(계측 데이터에 의해 표현되는 것과 같음)에 대한 전기적 특성의 감도를 기술하는 모델 또는 함수가 결정되면, 처리 중에 기판과 연관된 전기적 특성의 추가적 기판에 대한 추정을 유도하는 것이 가능해진다. 새로운 계측 데이터를 이용할 수 있게 되면, 전기적 특성의 추정치가 정제될 수 있다. 일부 경우에, 저전압 콘트라스트 측정이 특정한 층에 수행될 수 있다. 그러한 경우, 예측된 전기적 특성을 하나 이상의 프로세스 특성에 기반하여 검증하기 위하여, 전압 콘트라스트 측정이 레퍼런스로서 사용될 수 있다. 예측된 전기적 특성이 전압 콘트라스트 측정과 일치하지 않으면, 하나 이상의 프로세스 특성에 대한 전기적 특성의 감도를 생성하는 모델 또는 함수는 적응될 필요가 있을 수 있다. 그러므로, 전기적 특성의 감도는 기판의 처리 중에 개선되어, 최종 제품(예를 들어, IC)이 그 전기적 사양에 따라 동작할지 여부의 점점 더 정확한 표시가 제공될 것이다. 또한, 하나 이상의 예측된 전기적 특성이 기판 상의 복수 개의 위치에서 이용가능하다. 기판의 처리 중 임의의 스테이지에서, 이러한 정보는 계측 측정의 샘플 스킴을 최적화하고 및/또는 어떤 위치에서 프로브 측정이 가장 정보성을 많이 가질 것인지를 표시하기 위하여 사용될 수 있다.
흔히, 처리 툴에는 프로세스 특성을 예측가능한 방식으로 제어하는 액츄에이터가 장착된다. 예를 들어, 리소그래피 장치는, 다이에 걸쳐서, 또는 다이 내의 어떤 영역(예를 들어 임계 회로와 연관된 영역)에 걸쳐서 CD 지문을 정확하게 제어할 수 있는 선량 조절기를 통상적으로 가진다. 통상적으로, 처리 툴 내의 거의 모든 액츄에이터는 하나 이상의 다양한 프로세스 특성 또는 타겟으로부터의 하나 이상의 관련된 파라미터(예를 들어, 초점, CD, 오버레이, 선량)의 편차를 개별적으로 최소화하기 위하여 사용된다. 프로세스 제어의 비용 함수는 타겟 프로세스 특성 및 측정된 프로세스 특성 사이의 차이의 제곱 평균 제곱근 오차의 함수를 포함할 수 있다. 그러나, 이러한 전략은 프로세스의 수율을 최적화하기 위해서는 최적이 아닐 수도 있다. 그러므로, 제조 프로세스에서 사용되는 툴을 제어하기 위하여, 하나 이상의 프로세스 특성에 대한 전기적 특성의 하나 이상의 유도된 감도를 사용하는 것이 제안된다.
일 실시예에서, 하나 이상의 프로세스 특성에 대한 전기적 특성의 감도에 기반한 수율 모델이 결정된다. 하나 이상의 관련된 프로세스 특성(들)에 대한 여러 전기적 특성(빈 코드)의 감도가 각각의 층에 대하여 결정될 수 있다. 이와 같이, 수율 모델은 결정된 감도들의 조합에 기반할 수 있는데, 결정된 감도 각각은 특정 빈 코드에 관련된다. 이러한 조합은 각각의 층에 대한 수율 모델을 결정하기 위하여 우선 층별로 결정되고, 다이 또는 기판의 층들에 대한 수율 모델을 결정하기 위해서 조합될 수 있다. 일 예에서, 수율 모델은, 기대된 수율 손실에 대한 각각의 전기적 특성의 상대적인 중요도를 역시 고려하면서 관심 프로세스 특성(들)에 대한 전기적 특성의 감도를 고려하여 구성될 수 있다. 예를 들어, 임계 피쳐(즉, 디바이스가 기능성을 가지기 위해서 좁은 범위 내의 특정 파라미터 내에서 형성되는, 즉 작은 프로세스 윈도우를 가지며 형성될 필요가 있는 피쳐) 상의 전압 측정과 연관된 전기적 특성(특정한 빈 코드)에는, 다이 상의 비-임계 구역 내의 피쳐에 대한 비-임계 측정과 연관된 전기적 특성(빈 코드) 보다 더 큰 가중치가 주어질 것이다. 그러므로, 수율 모델은 전기적 특성의 가중 함수일 수 있는데, 각각의 전기적 특성 역시 프로세스 특성의 함수이다. 프로세스 특성이 통상적으로 여러 층들에 적용될 수 있기 때문에, 수율 모델도 여러 층을 고려해야 한다. 이것은 흔히, 프로세스 특성에 수율 모델 내의 층의 중요도를 표시하는 특정 인자가 역시 가중된다는 것을 의미하는데, 그러면 가중된 프로세스 조합은 층들에 걸쳐서 합산된다. 수율 모델의 다른 구현형태도 착상가능하다. 예를 들어, 수율 함수는 어떤 전기적 특성(빈 코드) 값의 논리 함수일 수 있고, 이러한 경우 전기적 특성 값은 "거짓"(규정된 범위를 벗어남) 또는 "참"(규정된 범위에 속함) 값으로 전환된다. 등가적으로, 수율 함수는, 전기적 특성(예를 들어, 복수 개의 빈 코드)의 그룹의 값들이 수율에 기여하지 않는(non-yielding) 범위에 속하거나 벗어나는지를 검증한다는 점에서 이진 함수일 수 있다.
도 6은 수율 Y(y-축 상)의 프로세스 특성(x 축 상)(예를 들어, 초점 파라미터)(MA)에 대한 그래프(실선)를 포함하는 예시적인 수율 모델을 도시한다. 수율은 특정한 기능성 의존성(이러한 경우에는 특정한 층에 대한 의존성)에 따라 초점 파라미터(MA)에 의존한다는 것을 알 수 있다. 로지스틱 함수의 정밀한 경사는 실선에 의해 규정되고 알려져 있지 않으며 학습되어야 한다. 오차의 역전파(backpropagation)에 기반한 학습 알고리즘은 흔히, 로지스틱 또는 S형(sigmoid) 함수에 기반하는데, 이것은 이들이 더 복잡한 확률 모델의 경우 역전파될 수 있는 미분가능(differentiable) 오차 구배가 생기게 하기 때문이다. 여기에서는 로지스틱 모델만이 도시된다. 점선(계단 함수)은 MA 오차에 대한 수율을 의존성을 보여준다. 개략적으로, 계단 함수는 특정 임계 MA 오차가 넘으면, 다이는 절대로 생산되지 않는다는 것을 의미한다. 실무상, MA에 추가하여 인자들을 조합하면 수율 손실이 설명될 수 있어서, 수율과 MA 사이에 비확정정(확률적) 관련성이 기대된다.
개별 층에 대해서, 수율은 다음과 같이 결정될 수 있고:
Figure pct00001
층들의 가중된 조합을 포함할 수 있다(여기에서 w i 는 가중치임):
Figure pct00002
여기에서 아래첨자 i는 층을 나타내고 MAi는 층별 MA 오차를 기술한다. 최종 다이 수율은 모든 앞선 층들의 MA 오차의 조합에 따라 달라지고, 가중된 합 또는 곱일 수 있다.
일 실시예에서, 수율 모델은, 둘 이상의 레벨을 가지는 계층성에 따라 배치된 여러 수율 모델을 포함하며 계층적일 수 있다(예를 들어, 하나의 레벨은 로트별 수율 모델일 수 있고, 다른 레벨은 기판별 수율 모델일 수 있다). 이론상, 단일(비-계층적) 수율 모델은 전체 기판 구역을 고려한다. 그러나, 다이 레벨에서 또는 다이 내의 특정 구역(중요한 기능성 컴포넌트와 연관됨) 내의 기판 상의 특정 영역에 중점을 두면 유익할 수 있다. 예를 들어, 기판은 두 개 이상의 영역, 예를 들어, 에지 영역, 중심 영역 및 가능하게는 하나 이상의 개재 영역으로 분할될 수 있다. 이러한 실시예에서, 계층적 수율 모델은 다섯 개의 레벨(또는 그 서브세트)을 포함할 수 있는데, 레벨 1은 로트별 모델일 수 있고, 레벨 2는 기판별 모델일 수 있으며, 레벨 3은 기판 상의 특정 영역에 관련된 모델일 수 있고, 레벨 4는 기판 상의 특정 다이에 관련된 모델일 수 있으며, 레벨 5는 특정 전기적 기능성과 연관된 다이 내의 구역에 관련된 모델일 수 있다. 그러면 수율이, 로트별, 기판별, 기판 상의 영역별 또는 다이별로 예측될 수 있게 된다. 그러므로, 다이 내의 특정 기판, 영역, 다이 또는 기능성 구역이 수율 손실에 노출되는지 여부를 추적하는 것이 가능해진다.
통상적으로, 현재는, 프로세스의 수율은 디바이스를 탐침하고 전체 중 얼마나 많은 다이가 사양에 따른 전기적 특성을 가지는지를 결정함으로써, 프로세스의 끝에서만 결정될 수 있다. 그러나, 이용가능한 계측 데이터에 기반하여 전기적 특성을 예측하는(연속적으로) 방법을 활용함으로써, 프로세스의 수율을 임의의 스테이지에서 예측하는 것이 가능하다.
프로세스 자체는 예측된 수율에 기반하여 제어될 수 있다. 계측 데이터의 특정 지문(예를 들어 두 층들 사이의 평균 오버레이)을 최적화하는 대신에, 프로세스 장치 중 하나(예를 들어, 에칭 장치, 리소그래피 장치 등)에 대한, 프로세스의 수율을 개선 또는 최대화하는 정정이 결정될 수 있다. 제어 전략은 새로운 계측 데이터(저전압 콘트라스트 측정 데이터를 포함할 수 있음)가 이용가능해지기 때문에 그러한 경우에 기판의 처리 중에 진화할 수 있다; 수율 모델은 업데이트될 수 있고, 수율 모델 및 최근의 가용 계측 데이터를 사용함으로써 수정된 제어 전략의 결과가 추정될 수 있다. 이러한 방식으로, 프로세스 제어는 강화 학습 접근법을 채용하는데, 여기에서 제어 전략 수정이 평가되고, 프로세스 전체의 수율을 개선하는 것을 목적으로 하는 제어 전략의 새로운 업데이트를 유도하도록 피드포워드된다. 이러한 전략의 일 예는, 다수의 층을 도포하는 것을 수반하는 기판의 처리일 것인데, 각각의 층은 전기적 특성에 대한 특정한 관련성을 가지고, 각각의 층은 특정한 연관된 임계 프로세스 특성을 가지는 피쳐를 포함한다(예를 들어 제 1 층은 초점 특성에 민가만 고립된 피쳐를 포함하고, 제 2 층은 오버레이 특성에 민감한 조밀한 피쳐를 포함함). 제 1 층을 처리하는 동안, 기판에 대한 수율을 예측하기 위하여 레벨링 데이터가 사용되고, 수율을 최적화하기 위하여 적절한 초점 제어 전략이 활용된다(많은 수의 수율에 기여하는(yielding) 다이를 얻기 위해서, 특정 다이에 대한 수율을 잠재적으로 낮춤). 제 2 층을 도포하기 전에, 오버레이 데이터가 이용가능하게 되어 수율의 제 2 예측이 허용되게 한다. 제 2 층의 처리에 오버레이 정정을 적용하기 전에, 예를 들어 저전압 콘트라스트 측정을 사용하여 이전의 정정(제 1 층)의 효용을 검증하는 것을 조언할 만 할 수 있는데, 그 이유는 이것이 해당 층과 연관된 수율을 강력하게 나타내기 때문이다. 저전압 콘트라스트 측정 결과 제 1 정정이 최적이 아닌 결과를 나타냈다는 것이 드러나면, 수율 모델은 업데이트되고 제 2 층을 도포하는 중에 채용된 제어 전략이 제 1 정정(예를 들어 제 1 제어 전략)과 실제로 관측된 수율 개선 사이의 불일치를 보상하도록 적절하게 변경될 수 있다.
일 실시예에서, 수율 최대화 최적화(즉, 스펙에 맞는 다이 최적화)는 "불량 다이(dead die)" 데이터베이스를 사용함으로써 더욱 개선될 수 있다. 이러한 데이터베이스는 동적으로 유지될 수 있고, 다이가 불량(결함)으로 간주되는 적어도 하나의 결함을 가지는 것으로 추정되는 모든 실례를 기록한다. 그러면, 이러한 불량 다이는 임의의 최적화(가중)에서 더욱 희생될 수 있다. 이것은, 다이가 기능성을 가지기 위한 실제 한계의 프로세스 윈도우보다 아주 크거나 무한한 프로세스 윈도우를 불량 다이에 귀속시킴으로써 달성될 수 있다. 불량 다이 내에 더 많은 결함이 있을 가능성을 높임으로써, 다른 다이에 대한 최적화 또는 제어를 위한 더 많은 유연성이 제공될 수 있다. 그러므로, 그러한 동일한 층, 또는 연속적인 층에 대한 최적화에서 다른 다이에 결함이 있을 가능성이 낮아질 수 있어서, 스펙에 맞는 다이의 개수를 더욱 개선 또는 최대화한다.
추가적으로, 제어 전략은 복수 개의 제어 전략 및 최종 제품의 수율에 대한 그들의 효과의 시뮬레이션을 사용하여 선택될 수 있다. 예를 들어, 상이한 정렬 전략, 상이한 선량 설정, 하나 이상의 다양한 초점 제어 설정(하나 이상의 투영 시스템 특성을 제어하여 구현됨) 등을 선택하는 효과가 시뮬레이션될 수 있다. 프로세스 특성에 대한 효과는 이러한 모든 제어 전략 및 수율에 대한 그들의 영향(해당 수율 모델을 사용함)에 대해서 결정된다. 프로세스의 최적 수율을 나타내는 제어 전략이 선택되고 기판 상의 추가 층, 현재 층의 추가적 기판을 처리하기 위하여 사용될 수 있다.
전술된 바와 같은 프로세스 제어 전략은, 제조 프로세스 제어 전략이 점점 더 홀리스틱(holistic)해지고 있다는 것을 시연한다. 이러한 전략은 수율에 대해서 알게 되고, 어떤 툴이 어떤 프로세스 특성을 정정할 수 있는지를 알게 되며, 추가적으로 동적으로 적응되는 전략이 된다. 프로세스의 수율을 예측하기 위하여 이력 데이터가 사용되고, 상세한 프로세스 시뮬레이션이 수율을 최적화하기 위해서 필요한 프로세스 정정을 규정하기 위해 수행되고, 정보는 프로세스의 수율을 더욱 최적화하도록 장래의 프로세스 정정 단계에 피드포워드된다.
프로세스 제어는 통상적으로, 제조 프로세스에 참가하는 장치 중 하나 이상(예를 들어, 에칭 디바이스, 리소그래피 장치(스캐너) 등)과 연계된 컴퓨팅 디바이스인 제어기에 의해 조율된다. 또는, 제어기는 장치 또는 계측 툴 내에 탑재된 모듈이다.
도 7은 전술된 수율 추정 프로세스의 일 실시예를 예시하는 흐름도이다. 연결은 굵은 화살표로 표시되는 반면에, 얇은 화살표는 일 실시예에 따른 수율 모델의 머신 러닝 교정 단계를 나타낸다. 수율 모델은 기판, 다이 또는 피쳐 레벨 고장 레이트를 예측한다. 도시된 블록들은 물리적 디자인 데이터 및/또는 수치적 리소그래피 데이터(700), 리소그래피 장치(스캐너) 계측치(705), 다른 처리 장치(예를 들어, 팹(fab)) 계측치(710), 기판 콘텍스트 정보(715), 지문 라이브러리(720), 리소그래피 장치(스캐너) 콘트롤(725), 수율 모델(730)(감도 및 피쳐 추출 데이터 함수를 포함할 수 있음)(735), 전기적 프로브/수율 데이터(740), 근원(root cause) 추정 함수(745) 및 시각화 모델(750)이다.
디자인 데이터(예를 들어, 레티클로부터의) 및 전기적 측정 데이터에 기반하여, 수율 모델(730)과 연관된 대표적인 피쳐(통상적으로 수율을 위해 중요한 피쳐)를 결정하기 위하여 머신 러닝 접근법이 채택된다. 수율 모델(730)은 대표 피쳐에 대한 수율을 리소그래피 장치(스캐너) 계측 데이터(705), 팹 계측 데이터(710) 및/또는 콘텍스트 데이터(715)에 기반하여 예측하도록 구성될 수 있다. 더 많은 계측 데이터(705, 710, 715) 및 전기적 측정 데이터(740)를 수신하면, 수율 모델(730)은, 계측 및/또는 콘텍스트 데이터 입력에 기반하여 증가하는 정확도로 전기적 측정 및/또는 수율 데이터를 어떻게 예측하는지를 학습함으로써 개선된다. 충분한 학습 이후에, 수율 모델(730)은 계측치(705, 710) 및/또는 콘텍스트 데이터(715)에 기반하여 전기적 측정 및/또는 수율 데이터를 예측하기 위하여 사용될 수 있고, 리소그래피 장치(스캐너) 콘트롤(725) 및/또는 근원 진단 함수(745)로의 입력이 된다.
근원 진단 함수(745)는 콘텍스트 데이터(715) 및 리소그래피 장치(스캐너) 콘트롤(725)에 기반하여 근원 진단을 위해 제공될 수 있다. 근원 진단 함수(745)는 또한, 특정 리소그래피 장치(스캐너) 또는 팹 계측 발생과 연관된 기판에 관련되는 하나 이상의 기대된 지문(지문 라이브러리(720) 내에 포함됨)을 사용할 수 있다. 또한, 리소그래피 장치(스캐너) 콘트롤(725)은 콘텍스트 데이터(715)에 기반할 수 있다(예를 들어, 어떤 처리 태스크를 위해 사용되는 특정 처리 툴은 특정 제어 레시피를 결정하기 위하여 사용될 수 있음). 더욱이, 낮은 수율 발생의 결정된 근원은 머신 러닝 방법을 사용하여 지문 라이브러리(720) 내의 특정 지문에 링크될 수 있다. 수율 모델 및/또는 근원 결정의 결과는 시각화 모듈(750)에 의해서 시각화될 수 있다. 예를 들어 시각화 모듈(750)은 획득된 계측 데이터에 기반하고 수율 모델(730)을 활용하여, 기대된 결함의 기판 맵을 보여줄 수 있다.
앞선 설명에서, 처리 중에 수행된 계측, (예를 들어, 산란계 기반 계측) 및 전기적 특성의 측정 사이의 관련성은 수율을 모델링하고, 또한 이러한 수율 모델을 사용하는 예측에 기반하여 수율을 개선 또는 최대화하기 위해 사용된다. 처리 중에 수행된 계측과 전기적 특성 계측 사이의 결정된 관련성에 대한, 추가적이거나 대안적인 특정 응용예의 커플이 이제 설명될 것이다.
전술된 바와 같이, 계측 마크에 의해 측정되는 프로세스 특성(예를 들어, 오버레이)에 대한 최적의 값이 반드시 최적의 수율을 초래하는 것은 아니라는 것을 의미하는 계측-디바이스(MTD) 오프셋이 가끔 존재한다. 이러한 오프셋에 대한 프로세스 및 광학적인 이유들이 존재하고, 리소그래피 장치(스캐너) 필드 / 투영 시스템에 걸쳐 그리고 기판에 걸쳐 MTD 오프셋을 추정하는 것은 아주 느리고 쉽지 않은 작업이다. 이것은, 이러한 중요한 파라미터가 충분히 자주 업데이트되지 않거나 정확하게 추정되지 않는다는 것을 의미한다.
이러한 문제점을 해결하기 위하여, 프로세스 파라미터에 대한 수율의 높은 공간 분해능 분포 추정을 결정하도록, 조밀한 프로세스 특성 맵(예를 들어, 오버레이 맵)을 수율 데이터(예를 들어, 전기적 특성 데이터 또는 전술된 바와 같이 수율 모델을 사용하여 결정된 수율 데이터)와 상관시키는 것이 제안된다. 이러한 분포 추정은 이제 MTD 오프셋을 교정하기 위하여 사용될 수 있다. 오버레이에 대해서는, 비-MTD 오프셋은 "비-제로 오프셋", 예를 들어 오버레이 타겟을 사용하여 측정된 제로(예를 들어, 최적의) 오버레이와 최적의 수율을 제공하는 오버레이 값 사이의 오프셋이라고 불릴 수 있다. 비교하자면, 종래의 제어 기법은 오버레이를 최소화하도록(즉, 0으로 만들도록) 리소그래피 프로세스를 제어할 것이다. 다른 프로세스 파라미터(예를 들어, CD)는 어떠한 경우에도 비-제로 공칭 타겟을 가질 수 있고, 따라서 MTD 오프셋은 이러한 공칭 최적 타겟 값에 대한 오프셋일 것이다.
그 전체 내용이 원용되어 본원에 통합되는 PCT 출원 WO2017144379에 개시된 바와 같은 가상 및/또는 하이브리드 계측 방법이, 실제 오버레이 계측(예를 들어, 현상후 검사(after develop inspection; ADI) 계측)의 결과와 조합하여 기판내 및 필드간 오버레이의 모델을 사용하여, 기대된 오버레이 범위에 대한 적절하게 조밀한 오버레이 맵을 생성하기 위해서 수행될 수 있다. 또는, 가상 및/또는 하이브리드 계측의 이러한 방법은 "수치 계측(computation metrology)"이라고 불린다. 수율 데이터는, 정전기 방전 테스팅, 전술된 전기적 프로브 테스트, 스캔 고장 격리 테스트 등으로부터 얻어진 것과 같은 비트맵 데이터(예를 들어, 메모리 IC용 데이터)를 포함할 수 있다. 일 실시예에서, 오버레이 및 수율 데이터 도메인의 상관이 기판별로(예를 들어, 위치/영역별로) 수행되고, 그 분포가 특정 오버레이 버짓(budget)에 대한 수율을 최대화하는 최적의 오버레이 타겟 값을 결정하기 위하여 사용된다.
이와 같이, 이러한 실시예는 기판의 리소그래피 처리에 대한 제어 파라미터의 값을 결정하는 방법으로서, 기판에 걸친 제어 파라미터의 값을 획득하는 단계; 기판에 걸친 수율 파라미터의 값(예를 들어 전기적 특성 데이터 또는 추정된 수율 데이터)을 획득하는 단계; 제어 파라미터 값을 기대된 수율 파라미터 값에 관련시키는 모델을 획득하도록, 상기 수율 파라미터의 값을 상기 제어 파라미터의 값에 상관시키는 단계; 및 상기 모델 및 리소그래프 처리와 연관된 제어 파라미터의 기대된 범위에 기반하여, 상기 제어 파라미터를 결정하는 단계를 포함하는, 방법을 기술한다.
도 8은 오버레이 콘텍스트에서 사용되는 이러한 일 실시예를 기술하는 흐름도를 도시한다. 다이별로 모델링된 조밀한 오버레이 데이터(830)를 결정하기 위해서, ADI 오버레이 계측 데이터(810) 및 레벨링 데이터(820)(예를 들어, 레벨 센서로부터의 데이터)가 수치 계측 기법에서 사용된다. 이것은 비-제로 오프셋 모델 교정기(840) 내에서 수율 데이터(800)와 상관된다. 비-제로 오프셋 모델 교정기(840)의 출력(850)은 비-제로 오프셋 오버레이 값 및 연관된 오버레이 마진이다. 수율 데이터(800)가 수율 모델을 사용하여, 예를 들어 전술된 실시예의 방법을 사용하여 결정되면, 이러한 실시예는 수율 모델의 출력을 사용하는 프로세스 제어의 방법을 포함할 수 있다. 좀 더 구체적으로는, 이러한 방법은, 비-제로 오버레이 오프셋(또는 다른 프로세스 파라미터 오프셋)을 결정하고 따라서 수율을 증가시키기 위한 비-제로 오프셋을 구현할 프로세스 특성에 대한 적합한 정정을 결정하기 위하여, 수율 모델로부터의 추정된 수율을 사용할 수 있다.
본 명세서에서 설명되는 일반적 교시내용의 더 구체적인 구현형태는, 3D-NAND 제조 프로세스에서 메모리 채널 홀의 형성을 제어하는 것이다. 3D-NAND 제조 시에 메모리 홀을 규정하기 위하여, 다중층 스택의 상단부터 하단까지의 최고 종횡비 에칭이 사용된다. 채널 홀 형성의 문제점에는, 수율의 손실을 초래하는 불완전한 에칭 및 비틀림(twisting)이 포함된다. 이러한 문제점은 전압 콘트라스트 계측(기판의 전기적 특성의 측정)을 사용하여 효과적으로 검출될 수 있다. 현재는, 프로세스 제어, 좀 더 구체적으로는 에칭 제어의 많은 부분이 원래의 리소그래피 및 특히 하드마스크(hardmask) 프로파일의 형상에 관련된다. 오늘날 전압 콘트라스트 계측은 매우 정확하고 저비용인 기법이다; 그러나 이것은 에칭 후 그리고 콘택팅(contacting) 후에만 적용될 수 있다. 이것은 불완전한 메모리 홀 에칭에 기인하여 흠이 있는 다이가 나와도 재작업할 수 없으며, 따라서 손실된 다이가 된다는 것을 의미한다.
그러므로, 메모리 채널 홀을 규정하는 리소그래피 단계를 제어하기 위하여 전압 콘트라스트 계측(전기적 특성) 및 ADI/AEI 광계측(프로세스 특성 계측)사이의 상관을 결정하는 것이 제안된다.
이러한 방법은, 기판들의 세트에 대하여, 노광 후에, CD-ADI 측정(현상 후에 수행된, 즉, 레지스트 내에서 수행된 CD 측정), CD-AEI 측정(에칭 후에 수행된 CD 측정) 및 전압 콘트라스트 측정 모두를 수집하는 것을 포함할 수 있다. 전압 콘트라스트 계측이 적합하게 접촉되고 비접촉된 채널들에 대한 가장 정확한 정보를 제공할 수 있고, 따라서 수율을 가장 잘 나타낼 수 있다. CD-ADI 및 CD-AEI 계측은 제어 세트포인트로서 사용될 것이다.
특히, ADI 및 AEI 타원율, 및 AEI 및 ADI 계측 사이의 타원율 변화는 적합한 에칭을, 그리고 따라서 적합한 연결과 전압 콘트라스트 판독치를 나타낼 것으로 기대된다. 적합한 전압 콘트라스트 판독치를 얻기 위해서 요구되는 타원율을 결정한 후에, 채널의 규정과 접촉을 개선하는 것을 보장하도록 돕기 위하여, CD가 제어될 수 있다(예를 들어, 노광 프로세스의 더 높은 차수의 선량 제어에 의하여). 또한, 적절한 타원율을 획득하기 위해서 프로세스 윈도우를 최적화하기 위하여, 투영 시스템의 파면 수차의 제어가 사용될 수 있다. 타원율 제어는 식각기에 피드백을 제공함으로써 확장될 수 있다(예를 들어, 리소그래피 장치 / 식각기의 공동 최적화). 각각의 계측 기술에 대한 샘플링 계획은, ADI 또는 AEI 계측의 분해능이 특정 구역 내의 전압 콘트라스트 블랙 도트의 발생과 커플링되도록 하여야 한다.
도 9는 제안된 방법의 일 실시예를 기술하는 흐름도이다. 리소그래피 장치(스캐너)(900)는 기판을 노광하기 위하여 사용되고, CD가 레지스트에서 측정된다(CD-ADI)(910). 기판은 에칭 장치(920)로 에칭되고, CD가 다시 측정된다(CD-AEI)(930). 그러면, 전압 콘트라스트 계측(940)이 기판에 수행된다. 계측 단계(910, 930, 940)의 결과가, CD-ADI 계측(910) 및/또는 CD-AEI 계측(930)을 전압 콘트라스트 계측(940)과 상관시키는 수치 리소그래피 단계(950)를 수행하는 프로세서에 공급된다. 이러한 상관은 CD-ADI 계측(910)(예를 들어, 타원율 프로파일) 또는 CD-AEI 계측(930)(예를 들어, 타원율 프로파일)만을 전압 콘트라스트 계측(940)과 상관시킬 수도 있다. 특정한 실시예에서, 이러한 상관은, CD-ADI 계측(910) 및 CD-AEI 계측(930) 사이의 차이를 전압 콘트라스트 계측(940)과 상관시키는 것을 포함할 수 있다. 좀 더 구체적으로는, CD-ADI 계측(910) 및 CD-AEI 계측(930) 사이의 차이는 CD-ADI 계측(910) 및 CD-AEI 계측(930) 중에 측정된 채널 홀 내의 타원율에서의 변화의 척도를 포함할 수 있다. 단계 950은, 이미징되는(즉, 레지스트 내의) ADI 메모리 홀 형성에 있어서의 타원율을 제어하기 위하여, 리소그래피 장치(900)에 대한 정정 또는 조절을 결정할 수 있다. 대안적으로 또는 이것과 조합하여, 단계 950은 메모리 홀 형성을 위한 하드 마스크의 타원율을 제어하기 위하여 에칭 장치(920)에 대한 정정 또는 조절을 결정할 수 있다. 단계 950 이 리소그래피 장치(900) 및 식각기(920) 양자 모두를 제어하는 경우, 에칭된 메모리 홀 내의 타원율의 최소화를 위한 공동 최적화가 구현될 수 있다. 단계 950은, 이용가능한 제어 방법이 에칭 후에 허용가능한 홀 프로파일을 제공할 수 없으면, 리소그래피 또는 하드 마스크 에칭 후에 재작업 통지를 제공하는 것을 더 포함할 수 있다.
일 실시예에서, 제조 프로세스의 대상이 되는 기판의 전기적 특성을 예측하는 방법으로서, 처리된 기판들의 세트에 대한 파라미터의 지문 및 측정된 전기적 특성에 기반하여, 기판에 걸친 파라미터의 지문에 의해 표현되는 프로세스 특성에 대한 상기 전기적 특성의 감도를 결정하는 단계; 기판의 계측 데이터에 기반하여 파라미터의 실제 지문을 결정하는 단계; 및 감도 및 실제 지문에 기반하여 기판의 전기적 특성을 예측하는 단계를 포함하는 방법이 제공된다.
일 실시예에서, 전기적 특성 전기적 특성은, 상기 기판의 처리 중에 도포된 적어도 두 층들 사이의 저항, 인덕턴스 또는 커패시턴스와 연관된다. 일 실시예에서, 전기적 특성 상기 프로세스 특성에 대한 전기적 특성의 감도를 결정하는 단계는, 파라미터의 속성을 전기적 특성의 속성에 매핑하는 함수를 사용하는 것을 포함한다. 일 실시예에서, 파라미터의 속성은 기판에 걸친 파라미터의 지문이다. 일 실시예에서, 파라미터의 속성은 기판 상의 소정 위치에서의 파라미터의 값 및/또는 불확실성이다. 일 실시예에서, 전기적 특성의 속성은 미리 결정된 사양을 만족시키는 것을 표시한다. 일 실시예에서, 이러한 함수는 새로운 계측 데이터 및/또는 측정된 전기적 특성 데이터에 기반하여 제조 프로세스 중에 동적으로 업데이트된다. 일 실시예에서, 이러한 함수는 머신 러닝 애플리케이션으로서 구성된다. 일 실시예에서, 이러한 함수는 논리 모델이다. 일 실시예에서, 파라미터는: 기판의 면내 변형, 기판의 면외- 변형, 기판에 적용된 피쳐의 임계 치수, 기판에 적용된 피쳐의 수신된 선량, 피쳐들 사이의 위치 천이를 표시하는 오버레이 데이터, 및/또는 기판 상의 적어도 두 층들 사이의 전기적 전도도를 나타내는 저전압 콘트라스트 측정 중에서 선택된 하나 이상과 연관된다. 일 실시예에서, 프로세스 특성에 대한 전기적 특성의 감도를 결정하는 것은, 파라미터의 추가적 측정이 가장 많은 정보성을 가질 기판 상의 위치를 결정하는 것을 더 포함한다. 일 실시예에서, 상기 프로세스 특성에 대한 전기적 특성의 감도를 결정하는 단계는, 결정된 감도와 전압 콘트라스트 측정치의 비교에 기반한 상기 함수의 검증을 더 포함한다. 일 실시예에서, 계측 데이터에 기반하여 파라미터의 지문을 결정하는 단계는, 파라미터의 지문을 별개의 컴포넌트로 분해하는 것을 더 포함한다. 일 실시예에서, 이러한 분해는 PCA 방법에 기반한다. 일 실시예에서, 이러한 방법은, 결정된 전기적 특성에 기반하여 프로세스와 연관된 수율을 결정하는 것을 더 포함한다. 일 실시예에서, 수율은 전기적 특성들의 가중합이다. 일 실시예에서, 이러한 방법은, 수율의 기대된 변화에 기반하여, 상기 프로세스에 대한 정정을 결정하는 단계를 더 포함하고, 상기 수율의 변화는, 상기 프로세스 특성의 기대된 변화, 상기 프로세스 특성에 대한 전기적 특성의 감도, 및 상기 전기적 특성에 기반한 수율의 결정을 사용하여 결정된다. 일 실시예에서, 프로세스 특성은 상기 기판에 걸친 복수 개의 파라미터의 복수 개의 지문에 의해 표현되고, 상기 파라미터의 복수 개의 지문은 상기 계측 데이터에 기반하여 상기 기판에 대해 결정된다. 일 실시예에서, 프로세스 특성에 대한 전기적 특성의 감도를 결정하는 단계는, 복수 개의 파라미터의 복수 개의 지문을 전기적 특성에 매핑하는 함수를 사용하는 것을 포함한다. 일 실시예에서, 상기 복수 개의 파라미터는, 정렬 파라미터, 레벨링(leveling) 파라미터, 오버레이 파라미터, 현상후 임계 치수 파라미터, 및/또는 저전압 콘트라스트 측정치 중에서 선택된 하나 이상이다. 일 실시예에서, 상기 함수는, 상기 전기적 특성의 결정에 있어서 개별 파라미터의 개별 지문의 상대적인 중요도를 표시하는 파레토 차트(Pareto chart)이다.
본 발명의 다른 실시예들은 아래의 번호가 매겨진 실시예들의 목록에서 개시된다:
1. 프로세스의 대상이 되는 기판의 전기적 특성을 예측하는 방법으로서,
이전에 처리된 기판으로부터의 측정된 전기적 특성을 포함하는 전기적 계측 데이터 및 상기 이전에 처리된 기판으로부터 측정된 프로세스 특성에 관련된 적어도 하나의 파라미터의 측정치를 포함하는 프로세스 데이터의 분석에 기반하여, 프로세스 특성에 대한 상기 전기적 특성의 감도를 결정하는 단계;
상기 적어도 하나의 파라미터를 기술하고 상기 기판에 관련된 프로세스 계측 데이터를 획득하는 단계; 및
상기 감도 및 상기 프로세스 계측 데이터에 기반하여 상기 기판의 전기적 특성을 예측하는 단계를 포함하는, 기판의 전기적 특성 예측 방법.
2. 제 1 실시예에 있어서,
상기 전기적 특성은, 상기 기판의 처리 중에 도포된 적어도 두 층들 사이의 저항, 인덕턴스 또는 커패시턴스와 연관되는, 기판의 전기적 특성 예측 방법.
3. 제 1 실시예 또는 제 2 실시예에 있어서,
상기 프로세스 특성에 대한 전기적 특성의 감도를 결정하는 단계는,
상기 프로세스 계측 데이터의 속성을 상기 전기적 계측 데이터의 속성에 매핑하는 함수를 사용하는 것을 포함하는, 기판의 전기적 특성 예측 방법.
4. 제 3 실시예에 있어서,
상기 파라미터 계측 데이터의 속성은 기판 상의 소정 위치에서의 상기 파라미터의 값 및/또는 불확실성인, 기판의 전기적 특성 예측 방법.
5. 제 3 실시예에 있어서,
상기 프로세스 계측 데이터의 속성은 기판에 걸친 상기 파라미터의 지문이고,
상기 지문은 상기 기판 또는 상기 기판의 일부에 걸쳐 상기 파라미터에 대한 값을 기술하는, 기판의 전기적 특성 예측 방법.
6. 제 5 실시예에 있어서,
상기 프로세스 계측 데이터를 획득하는 단계는,
계측 데이터에 기반하여 상기 파라미터의 지문을 결정하는 것을 포함하는, 기판의 전기적 특성 예측 방법.
7. 제 6 실시예에 있어서,
상기 지문을 결정하는 단계는, 상기 파라미터의 지문을 별개의 컴포넌트로 분해하는 것을 더 포함하는, 기판의 전기적 특성 예측 방법.
8. 제 7 실시예에 있어서,
상기 분해하는 것은 PCA 방법에 기반하는, 기판의 전기적 특성 예측 방법.
9. 제 6 실시예 내지 제 8 실시예 중 어느 한 실시예에 있어서,
상기 파라미터는 복수 개의 파라미터를 포함하고,
상기 프로세스 특성은, 상기 복수 개의 파라미터를 상기 기판 또는 상기 기판의 일부에 걸쳐 기술하는 복수 개의 지문에 의해 표현되며,
상기 파라미터의 복수 개의 지문은, 상기 계측 데이터에 기반하여 상기 기판에 대해 결정되는, 기판의 전기적 특성 예측 방법.
10. 제 9 실시예에 있어서,
상기 프로세스 특성에 대한 전기적 특성의 감도를 결정하는 단계는, 복수 개의 파라미터의 복수 개의 지문을 전기적 특성에 매핑하는 함수를 사용하는 것을 포함하는, 기판의 전기적 특성 예측 방법.
11. 제 10 실시예에 있어서,
상기 복수 개의 파라미터는,
정렬 파라미터, 레벨링(leveling) 파라미터, 오버레이 파라미터, 현상후 임계 치수 파라미터, 및/또는 저전압 콘트라스트 측정치 중에서 선택된 하나 이상인, 기판의 전기적 특성 예측 방법.
12. 제 5 실시예 내지 제 11 실시예 중 어느 한 실시예에 있어서,
상기 함수는, 상기 전기적 특성의 결정에 있어서 개별 파라미터의 개별 지문의 상대적인 중요도를 표시하는 파레토 차트(Pareto chart)인, 기판의 전기적 특성 예측 방법.
13. 제 3 실시예 내지 제 12 실시예 중 어느 한 실시예에 있어서,
상기 전기적 계측 데이터의 속성은 미리 결정된 사양을 만족하는 것을 표시하는, 기판의 전기적 특성 예측 방법.
14. 제 3 실시예 내지 제 13 실시예 중 어느 한 실시예에 있어서,
상기 함수는, 새로운 프로세스 계측 데이터 및/또는 새로운 전기적 계측 데이터에 기반하여 프로세스 중에 동적으로 업데이트되는, 기판의 전기적 특성 예측 방법.
15. 제 14 실시예에 있어서,
상기 함수는 머신 러닝 애플리케이션으로서 구성되는, 기판의 전기적 특성 예측 방법.
16. 제 3 실시예 내지 제 13 실시예 중 어느 한 실시예에 있어서,
상기 함수는 논리 모델인, 기판의 전기적 특성 예측 방법
17. 제 3 실시예 내지 제 16 실시예 중 어느 한 실시예에 있어서,
상기 프로세스 특성에 대한 전기적 특성의 감도를 결정하는 단계는,
결정된 감도와 전압 콘트라스트 측정치의 비교에 기반한 상기 함수의 검증을 더 포함하는, 기판의 전기적 특성 예측 방법.
18. 제 1 실시예 내지 제 17 실시예 중 어느 한 실시예에 있어서,
상기 파라미터는: 기판의 면내 변형, 기판의 면외- 변형, 기판에 적용된 피쳐의 임계 치수, 기판에 적용된 피쳐의 수신된 선량, 피쳐들 사이의 위치 천이를 표시하는 오버레이 데이터, 및/또는 기판 상의 적어도 두 층들 사이의 전기적 전도도를 나타내는 저전압 콘트라스트 측정 중에서 선택된 하나 이상과 연관되는, 기판의 전기적 특성 예측 방법.
19. 제 1 실시예 내지 제 18 실시예 중 어느 한 실시예에 있어서,
상기 파라미터는 메모리 스택 내에서의 채널 홀의 형성에 있어서의 타원율(ellipticity)과 연관되는, 기판의 전기적 특성 예측 방법.
20. 제 19 실시예에 있어서,
상기 파라미터는, 에칭 단계의 수행 이전과 에칭 단계의 수행 이후 사이의, 채널 홀의 노광 후의 타원율에서의 변화인, 기판의 전기적 특성 예측 방법.
21. 제 1 실시예 내지 제 20 실시예 중 어느 한 실시예에 있어서,
상기 전기적 계측 데이터는 적어도 부분적으로, 전압 콘트라스트 계측을 사용하여 획득된 것인, 기판의 전기적 특성 예측 방법.
22. 제 1 실시예 내지 제 21 실시예 중 어느 한 실시예에 있어서,
상기 전기적 계측 데이터는 적어도 부분적으로, 전기적 프로브 측정을 사용하여 획득된 것인, 기판의 전기적 특성 예측 방법.
23. 제 1 실시예 내지 제 22 실시예 중 어느 한 실시예에 있어서,
계측 디바이스에 의해 측정되는 공칭 최적 파라미터 값과 수율을 개선 또는 최적화하는 실제 최적 파라미터 값 사이의 계측 오프셋을 결정하도록, 상기 기판의 예측된 전기적 특성은 추가적 프로세스 계측 데이터와 비교되는, 기판의 전기적 특성 예측 방법.
24. 제 23 실시예에 있어서,
상기 프로세스 계측 데이터는, 관심 범위에서의 상기 파라미터 값의 효과를 모델링하기 위하여, 수치 계측 기법을 사용하여 획득된 시뮬레이션된 데이터를 포함하는, 기판의 전기적 특성 예측 방법.
25. 제 1 실시예 내지 제 24 실시예 중 어느 한 실시예에 있어서,
상기 프로세스 특성에 대한 전기적 특성의 감도를 결정하는 단계는, 상기 파라미터의 추가적 측정이 가장 많은 정보성을 가질 기판 상의 위치를 결정하는 것을 더 포함하는, 기판의 전기적 특성 예측 방법.
26. 제 1 실시예 내지 제 25 실시예 중 어느 한 실시예에 있어서,
상기 방법은,
상기 프로세스와 연관된 수율을 상기 결정된 전기적 특성에 기반하여 결정하는 단계를 더 포함하는, 기판의 전기적 특성 예측 방법.
27. 제 26 실시예에 있어서,
상기 수율은 전기적 특성의 가중합인, 기판의 전기적 특성 예측 방법.
28. 제 26 실시예 또는 제 27 실시예에서,
상기 방법은,
상기 수율의 기대된 변화에 기반하여, 상기 프로세스에 대한 정정을 결정하는 단계를 더 포함하고,
상기 수율의 기대된 변화는, 상기 프로세스 특성의 기대된 변화, 상기 프로세스 특성에 대한 전기적 특성의 감도, 및 상기 전기적 특성에 기반한 수율의 결정을 사용하여 결정되는, 기판의 전기적 특성 예측 방법.
29. 제 28 실시예에 있어서,
상기 정정은 수율을 최대화하도록 결정되는, 기판의 전기적 특성 예측 방법.
30. 제 28 실시예 또는 제 29 실시예에 있어서,
상기 정정은 상기 프로세스의 노광 단계, 상기 프로세스의 에칭 단계를 최적화하거나, 상기 프로세스의 노광 단계와 상기 프로세스의 에칭 단계를 공동 최적화하는, 기판의 전기적 특성 예측 방법.
31. 제 26 실시예 내지 제 30 실시예 중 어느 한 실시예에 있어서,
계측 디바이스에 의해 측정되는 공칭 최적 파라미터 값과 수율을 개선 또는 최적화하는 실제 최적 파라미터 값 사이의 계측 오프셋을 결정하도록, 상기 수율은 추가적 프로세스 계측 데이터와 비교되는, 기판의 전기적 특성 예측 방법.
32. 제 31 실시예에 있어서,
상기 파라미터는 오버레이이고, 실제 최적 파라미터는 비-제로 값인, 기판의 전기적 특성 예측 방법.
33. 제 31 실시예 또는 제 32 실시예에 있어서,
상기 프로세스 계측 데이터는, 관심 범위에서의 상기 파라미터 값의 효과를 모델링하기 위하여, 수치 계측 기법을 사용하여 획득된 시뮬레이션된 데이터를 포함하는, 기판의 전기적 특성 예측 방법.
34. 기판의 리소그래피 처리를 수반하는 프로세스에 대한 제어 파라미터의 값을 결정하는 방법으로서,
기판에 걸친 제어 파라미터의 값을 획득하는 단계;
상기 기판에 걸친 수율 파라미터의 값을 획득하는 단계;
제어 파라미터 값을 기대된 수율 파라미터 값에 관련시키는 모델을 획득하도록, 상기 수율 파라미터의 값을 상기 제어 파라미터의 값에 상관시키는 단계; 및
상기 모델 및 상기 프로세스와 연관된 제어 파라미터의 기대된 범위에 기반하여, 상기 제어 파라미터를 결정하는 단계를 포함하는, 제어 파라미터 값 결정 방법.
35. 제 34 실시예에 있어서,
상기 제어 파라미터를 결정하는 단계는,
계측 디바이스에 의해 측정되는 공칭 최적 제어 파라미터 값과 수율을 개선 또는 최적화하는 실제 최적의 제어 파라미터 값 사이의 계측 오프셋을 결정하는 것을 포함하는, 제어 파라미터 값 결정 방법.
36. 제 34 실시예 또는 제 35 실시예에 있어서,
상기 방법은,
상기 제어 파라미터를 상기 최적 제어 파라미터 값을 향해 구동함으로써, 후속 기판에 대하여 상기 프로세스를 제어하는 단계를 더 포함하는, 제어 파라미터 값 결정 방법.
37. 제 35 실시예 또는 제 36 실시예에 있어서,
상기 제어 파라미터는 오버레이이고, 실제 최적 제어 파라미터 값은 비-제로 값인, 제어 파라미터 값 결정 방법.
38. 컴퓨터 프로그램으로서,
프로세서 시스템이 제 1 실시예 내지 제 37 실시예 중 어느 한 실시예의 방법을 수행하게 하는, 프로세서 시스템에 대한 명령을 포함하는, 컴퓨터 프로그램.
39. 프로세서 시스템 및 연관된 프로그램 저장소로서,
상기 프로그램 저장소는, 상기 프로세서 시스템이 제 1 실시예 내지 제 37 실시예 중 어느 한 실시예의 방법을 수행하게 하는, 상기 프로세스 시스템에 대한 명령을 포함하는, 프로세서 시스템 및 연관된 프로그램 저장소.
40. 제 39 실시예의 프로세서 시스템 및 연관된 프로그램 저장소를 포함하는, 리소그래피 장치 및/또는 계측 장치.
본 명세서에서 IC를 제조하는 분야에 리소그래피 장치를 이용하는 것에 대해 특히 언급될 수 있지만, 본원에서 기술된 리소그래피 장치는 다른 응용예를 가질 수 있음이 이해돼야 한다. 가능한 다른 적용예는 집적 광학 시스템, 자기 도메인 메모리(magnetic domain memory)용 가이드 및 검출 패턴(guidance and detection pattern), 평판 디스플레이, LCD(Liquid Crystal Display), 박막 자기 헤드 등의 제조를 포함한다.
비록 본 명세서에서 리소그래피 장치의 맥락에서 본 발명의 실시예가 특정하게 참조되었지만, 본 발명의 실시예는 다른 장치에서도 사용될 수 있다. 본 발명의 실시예는 패터닝 디바이스 검사 장치, 계측 장치, 또는 웨이퍼(또는 다른 기판) 또는 마스크(또는 다른 패터닝 디바이스)와 같은 대상물을 측정하거나 처리하는 임의의 장치의 일부가 될 수 있다. 이러한 장치는 일반적으로 리소그래피 툴이라고 지칭될 수 있다. 이러한 리소그래피 툴은 진공 조건 또는 주변(비-진공) 조건을 사용할 수 있다.
비록 특정한 참조가 위에서 광 리소그래피의 콘텍스트에서의 본 발명의 실시예의 사용에 대하여 이루어졌지만, 콘텍스트가 허용하는 경우 본 발명은 광학 리소그래피로 한정되지 않고, 다른 애플리케이션, 예를 들어 임프린트(imprint) 리소그래피에서 사용될 수도 있다는 것이 인정될 것이다.
"최적화함(optimizing)" 및 "최적화(optimization)" 라는 용어는 본 명세서에서 사용될 때, 리소그래피 또는 패터닝 처리의 결과 및/또는 프로세스가 더 바람직한 특성, 예컨대 기판 상의 설계 레이아웃의 투영의 더 높은 정확도, 더 큰 프로세스 윈도우 등과 같이 더 양호한 특성을 가지도록 리소그래피 장치, 패터닝 프로세스 등을 조절하는 것을 가리키거나 의미한다. 따라서, "최적화함(optimizing)" 및 "최적화(optimization)" 라는 용어는 본 명세서에서 사용될 때, 하나 이상의 변수에 대한 하나 이상의 값들의 초기 세트와 비교할 때, 적어도 하나의 관련된 메트릭에서, 개선, 예를 들어 국지적인 최적값을 제공하는, 그러한 하나 이상의 변수에 대한 하나 이상의 값들을 식별하는 프로세스를 가리키거나 의미한다. "최적" 및 다른 관련된 용어는 이에 상응하게 해석되어야 한다. 일 실시예에서, 최적화 단계는 하나 이상의 메트릭에서 추가적인 개선을 제공하도록 반복적으로 적용될 수 있다.
비록 본 발명의 특정한 실시예가 위에서 설명되었지만, 본 발명은 설명된 것과 다르게 실시될 수 있다는 것이 이해될 것이다. 예컨대, 본 발명의 실시예는 위에서 개시된 바와 같은 방법을 기술하는 기계 판독 가능한 명령어들의 하나 이상의 시퀀스들을 포함하는 컴퓨터 프로그램, 또는 이러한 컴퓨터 프로그램이 저장되는 데이터 저장 매체(예컨대, 반도체 메모리, 자기 디스크 또는 광디스크)의 형태를 취할 수 있다.
블록도에서, 예시된 컴포넌트들은 이산 기능성 블록으로서 도시되지만, 실시예들은 본 명세서에서 설명된 기능성이 도시된 바와 같이 조직된 시스템으로 한정되지 않는다. 컴포넌트들 각각에 의해 제공되는 기능성은 도면에 도시된 것과 달리 조직된 소프트웨어 또는 하드웨어 모듈에 의하여 제공될 수 있으며, 예를 들어 이러한 소프트웨어 또는 하드웨어는 상호혼합, 공동결합, 복제, 분리, 분산(예를 들어 데이터 센터 내에서 또는 지리적으로), 또는 다른 식으로 조직화될 수 있다. 본 명세서에서 설명된 기능성은 유형의(tangible) 비-일시적 머신 판독가능 매체에 저장된 코드를 실행하는 하나 이상의 컴퓨터의 하나 이상의 프로세서에 의해 제공될 수 있다. 일부 경우에, 제 3 자 콘텐츠 전달 네트워크가 네트워크들을 거쳐 전달되는 정보의 일부 또는 전부를 호스팅할 수 있는데, 이러한 경우에, 정보(예를 들어, 콘텐츠)가 공급되거나 다른 방식으로 제공된다고 언급되는 범위에서, 이러한 정보는 해당 정보를 콘텐츠 전달 네트워크로부터 취출하라는 명령을 전송함으로써 제공한다.
명백하게 달리 진술되지 않는 한, 본 명세서로부터 명백한 것처럼, 명세서 전체를 통해 "처리" "계산" "연산" "결정" 등과 같은 용어를 활용한 설명은 또는 특수 목적 컴퓨터 또는 유사한 특수 목적 전자적 처리/계산 디바이스와 같은 특정 장치의 동작 또는 프로세스를 가리키는 것이라는 것이 이해된다.
독자는 본 발명이 여러 개의 발명을 기술한다는 것을 이해해야 한다. 그들의 관련된 기술 요지가 출원 프로세스에서 경제성을 스스로 가질 수 있기 때문에, 그러한 발명들을 다수의 개별 특허 출원으로 분리하는 것보다, 출원인은 이러한 발명들을 단일 문서 내에 그룹화했다. 하지만 이러한 발명들의 별개의 장점 및 양태들은 합쳐져서는 안 된다. 일부 경우에, 실시예들은 본 명세서에 지적되지 않은 흠결들 모두를 해결하지만, 이러한 발명들이 독립적으로 유용하며, 일부 실시예는 이러한 문제점들의 부분 집합만을 해결하거나, 본 명세서를 검토한 당업자에게는 명백하게 이해될 언급되지 않은 다른 장점들을 제공한다는 것이 이해되어야 한다. 비용 제약 때문에, 본 명세서에 개시된 일부 발명은 현 상태로는 청구되지 않으며, 계속 출원과 같은 후속하는 출원에서 또는 현재의 청구항을 보정함으로써 청구될 수 있다. 이와 유사하게, 공간 제약 때문에, 본 명세서의 요약서 및 본 발명의 요약 섹션은 이러한 모든 발명 또는 이러한 발명의 모든 양태에 대한 광범위한 나열을 포함하고 있는 것으로 간주되어서는 안 된다.
상세한 설명 및 도면은 본 발명을 개시된 특정한 형태로 한정시키려는 의도가 전혀 없으며, 그 반대로 첨부된 청구범위에 규정되는 바와 같은 본 발명의 사상 및 범위에 속하는 모든 변형예, 균등물, 및 대체예들을 포함하는 것이 의도된다는 것이 이해되어야 한다.
본 발명의 다양한 양태의 변형 및 대안적 실시예는 본 명세서를 참조하면 당업자들에게 명백하게 이해될 것이다. 따라서, 이러한 상세한 설명 및 도면은 오직 예를 들기 위한 것이고 당업자들에게 본 발명을 실시하는 일반적인 방식을 알려주기 위한 것으로 해석되어야 한다. 본 명세서에서 도시되고 설명되는 본 발명의 형태들이 실시예들의 예로서 간주되어야 한다는 것이 이해되어야 한다. 본 발명의 상세한 설명의 장점을 가지면 당업자에게 명백해질 수 있는 것처럼, 요소 및 재료는 본 명세서에서 예시되고 설명되는 것들을 대체할 수 있고, 부분들과 프로세스들은 반전되거나 생략될 수 있으며, 특정 특징들은 독립적으로 활용될 수 있고, 실시예들 또는 실시예의 특징들은 결합될 수 있다. 후속하는 청구범위에서 기술되는 바와 같은 본 발명의 사상 및 범위에서 벗어나지 않으면서, 본 명세서에서 설명되는 요소는 변경될 수 있다. 본 명세서의 각주는 기관의 편의만을 위한 것이고 본 발명의 범위를 한정하는 것을 의미하지 않는다.
본 명세서 전체에서 사용될 때, "~ 수 있다(may)"는 단어는 강제적인 의미(즉, 해야함(must)을 의미)하는 것이 아니라 허용하는 의미(즉, 가능성이 있음을 의미)에서 사용된다. 단어 "포함", "포함하는", 및 "포함한다" 등은, 포함하지만 그것으로 제한되는 것은 아니라는 것을 의미한다. 본 명세서 전체에서 사용될 때, 단수 형태인 "한" "하나" 및 "그것"은 문맥이 그렇지 않다고 명백하게 표시하지 않으면 복수의 참조 부재를 포함한다. 따라서, 예를 들어 "하나의(an)" 요소 또는 "한(a)" 요소를 가리키는 것은, "하나 이상의"와 같이 하나 이상의 요소에 대해서 다른 용어 및 어구가 있지만, 두 개 이상의 요소의 조합을 포함한다. 용어 "또는"은, 그렇지 않다고 표시되지 않으면, 비-배타적이고, 즉, "및"과 "또는" 양자 모두를 망라한다. 조건 관계를 설명하는 용어, 예를 들어 "X에 응답하여 Y가", "X의 경우, Y가", "X면, Y가," "X일 경우, Y가" 등은, 선행사가 결과의 필요적인과 조건이거나, 선행사가 충분한인과 조건이거나, 또는 선행사가 원인이 되는(constributory)인과 조건인인과 관계들을 망라하는데, 예를 들어 "조건 Y가 달성되면 상태 X가 발생한다"는 "Y의 경우에만 X가 발생한다 " 및 Y 및 Z의 경우 "X가 발생한다"에 대한 통칭이다. 이러한 조건 관계는 선행사가 달성되는 것에 바로 후속하는 결과로 한정되지 않는데 이것은 일부 결과가 지연될 수 있기 때문이고, 조건부 진술에서, 선행사는 그 결과와 연결되는데, 예를 들어 선행사는 결과가 발생할 가능성과 관련된다. 복수 개의 속성 또는 기능이 복수 개의 대상물(예를 들어, 단계 A, B, C, 및 D를 수행하는 하나 이상의 프로세서)로 매핑된다는 진술은, 달리 표시되지 않는 한, 모든 이러한 속성 또는 기능이 이러한 모든 대상물로 매핑된다는 것 및 속성 또는 기능의 서브세트가 속성 또는 기능의 서브세트로 매핑된다는 것 양자 모두(예를 들어, 모든 프로세서가 각각 단계 A-D를 수행한다는 것, 및 프로세서 1 이 단계 A를 수행하고, 프로세서 2가 단계 B 및 단계 C의 일부를 수행하며, 및 프로세서 3 이 단계 C의 일부와 단계 D를 수행하는 경우 양자 모두)를 망라한다. 더 나아가, 달리 표시되지 않는 한, 하나의 값 또는 동작이 다른 조건 또는 값에 "기초한다"는 진술은, 조건 또는 값이 유일한 인자인 경우 및 조건 또는 값이 여러 인자들 중 하나의 인자인 경우 양자 모두를 망라한다. 달리 표시되지 않는 한, 일부 콜렉션 중 "각각의" 인스턴스가 일부 특성을 가진다는 진술은, 더 큰 콜렉션의 일부의 그렇지 않으면 동일하거나 유사한 원소들이 그러한 특성을 가지지 않는 경우를 배제하는 것으로 해석되어서는 안 되고, 즉 각각이란 반드시 각각 그리고 모두를 의미하는 것은 아니다.
특정 미국 특허, 미국 특허 출원, 또는 다른 문헌(예를 들어, 자료)이 원용되어 통합된다는 범위에 대해서, 이러한 미국 특허, 미국 특허 출원, 및 다른 문헌은 이러한 문헌과 본원에 언급된 진술 및 도면 사이에 상충이 존재하지 않는 범위에서 원용에 의해 본원에 통합된다. 이러한 상충이 있는 경우, 본 명세서에서 원용에 의해 통합되는 이러한 미국 특허, 미국 특허 출원, 및 다른 문헌 내의 임의의 이러한 상충되는 내용은 구체적으로 본 명세서에 원용에 의해 통합되지 않는다.
비록 본 발명의 특정한 실시예가 위에서 설명되었지만, 본 발명은 설명된 것과 다르게 실시될 수 있다는 것이 이해될 것이다. 위의 설명은 한정적인 것이 아니라 예시적인 의도로 제공된다. 따라서, 다음 진술되는 청구항의 범위로부터 벗어나지 않으면서, 설명된 바와 같은 본 발명에 변경이 이루어질 수 있다는 것이 당업자에게는 명백할 것이다.

Claims (15)

  1. 프로세스의 대상이 되는 기판의 전기적 특성을 예측하는 방법으로서,
    이전에 처리된 기판으로부터의 측정된 전기적 특성을 포함하는 전기적 계측 데이터 및 상기 이전에 처리된 기판으로부터 측정된 프로세스 특성에 관련된 적어도 하나의 파라미터의 측정치를 포함하는 프로세스 데이터의 분석에 기반하여, 프로세스 특성에 대한 상기 전기적 특성의 감도를 결정하는 단계;
    상기 적어도 하나의 파라미터를 기술하고 상기 기판에 관련된 프로세스 계측 데이터를 획득하는 단계; 및
    상기 감도 및 상기 프로세스 계측 데이터에 기반하여 상기 기판의 전기적 특성을 예측하는 단계를 포함하는, 기판의 전기적 특성 예측 방법.
  2. 제 1 항에 있어서,
    상기 전기적 특성은, 상기 기판의 처리 중에 도포된 적어도 두 층들 사이의 저항, 인덕턴스 또는 커패시턴스와 연관되는, 기판의 전기적 특성 예측 방법.
  3. 제 1 항에 있어서,
    상기 프로세스 특성에 대한 전기적 특성의 감도를 결정하는 단계는,
    상기 프로세스 계측 데이터의 속성을 상기 전기적 계측 데이터의 속성에 매핑하는 함수를 사용하는 것을 포함하는, 기판의 전기적 특성 예측 방법.
  4. 제 3 항에 있어서,
    상기 프로세스 계측 데이터의 속성은 기판에 걸친 상기 파라미터의 지문이고,
    상기 지문은 상기 기판 또는 상기 기판의 일부에 걸쳐 상기 파라미터에 대한 값을 기술하는, 기판의 전기적 특성 예측 방법.
  5. 제 4 항에 있어서,
    상기 프로세스 계측 데이터를 획득하는 단계는,
    계측 데이터에 기반하여 상기 파라미터의 지문을 결정하는 것을 포함하는, 기판의 전기적 특성 예측 방법.
  6. 제 5 항에 있어서,
    상기 파라미터는 복수 개의 파라미터를 포함하고,
    상기 프로세스 특성은, 상기 복수 개의 파라미터를 상기 기판 또는 상기 기판의 일부에 걸쳐 기술하는 복수 개의 지문에 의해 표현되며,
    상기 파라미터의 복수 개의 지문은, 상기 계측 데이터에 기반하여 상기 기판에 대해 결정되는, 기판의 전기적 특성 예측 방법.
  7. 제 6 항에 있어서,
    상기 복수 개의 파라미터는,
    정렬 파라미터, 레벨링(leveling) 파라미터, 오버레이 파라미터, 현상후 임계 치수 파라미터, 및/또는 저전압 콘트라스트 측정치 중에서 선택된 하나 이상인, 기판의 전기적 특성 예측 방법.
  8. 제 3 항에 있어서,
    상기 함수는, 상기 전기적 특성의 결정에 있어서 개별 파라미터의 개별 지문의 상대적인 중요도를 표시하는 파레토 차트(Pareto chart)인, 기판의 전기적 특성 예측 방법.
  9. 제 3 항에 있어서,
    상기 프로세스 특성에 대한 전기적 특성의 감도를 결정하는 단계는,
    결정된 감도와 전압 콘트라스트 측정치의 비교에 기반한 상기 함수의 검증을 더 포함하는, 기판의 전기적 특성 예측 방법.
  10. 제 1 항에 있어서,
    상기 파라미터는 메모리 스택 내에서의 채널 홀의 형성에 있어서의 타원율(ellipticity)과 연관되는, 기판의 전기적 특성 예측 방법.
  11. 제 1 항에 있어서,
    계측 디바이스에 의해 측정되는 공칭 최적 파라미터 값과 수율을 개선 또는 최적화하는 실제 최적 파라미터 값 사이의 계측 오프셋을 결정하도록, 상기 기판의 예측된 전기적 특성은 추가적 프로세스 계측 데이터와 비교되는, 기판의 전기적 특성 예측 방법.
  12. 제 1 항에 있어서,
    상기 방법은,
    결정된 전기적 특성에 기반하여 상기 프로세스와 연관된 수율을 결정하는 단계; 및
    수율의 기대된 변화에 기반하여, 상기 프로세스에 대한 정정을 결정하는 단계를 더 포함하고,
    상기 수율의 기대된 변화는, 상기 프로세스 특성의 기대된 변화, 상기 프로세스 특성에 대한 전기적 특성의 감도, 및 상기 전기적 특성에 기반한 수율의 결정을 사용하여 결정되는, 기판의 전기적 특성 예측 방법.
  13. 기판의 리소그래피 처리를 수반하는 프로세스에 대한 제어 파라미터의 값을 결정하는 방법으로서,
    기판에 걸친 제어 파라미터의 값을 획득하는 단계;
    상기 기판에 걸친 수율 파라미터의 값을 획득하는 단계;
    제어 파라미터 값을 기대된 수율 파라미터 값에 관련시키는 모델을 획득하도록, 상기 수율 파라미터의 값을 상기 제어 파라미터의 값에 상관시키는 단계; 및
    상기 모델 및 상기 프로세스와 연관된 제어 파라미터의 기대된 범위에 기반하여, 상기 제어 파라미터를 결정하는 단계를 포함하는, 제어 파라미터 값 결정 방법.
  14. 컴퓨터 프로그램으로서,
    프로세서 시스템이 제 1 항의 방법을 수행하게 하는, 프로세서 시스템에 대한 명령을 포함하는, 컴퓨터 프로그램.
  15. 프로세서 시스템 및 연관된 프로그램 저장소로서,
    상기 프로그램 저장소는, 상기 프로세서 시스템이 제 1 항의 방법을 수행하게 하는, 상기 프로세스 시스템에 대한 명령을 포함하는, 프로세서 시스템 및 연관된 프로그램 저장소.
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