KR20030028735A - 반도체 공정을 위한 자동화된 공정 모니터링 및 분석 시스템 - Google Patents

반도체 공정을 위한 자동화된 공정 모니터링 및 분석 시스템 Download PDF

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KR20030028735A
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밀러마이클엘.
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어드밴스드 마이크로 디바이시즈, 인코포레이티드
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Abstract

워크피스(100)를 공정하는 단계와, 공정의 특징 파라미터(110)를 측정하는 단계와, 그리고 트랜지스터 모델(120)에 대한 입력으로서 상기 측정된 특징 파라미터(110)를 이용하여, 상기 측정된 특징 파라미터(110)에 대응하는 출력 신호(125)를 생성하는 단계를 포함하는 제조 방법이 개시된다. 이 방법은 또한 상기 출력 신호(125)를 기초로 WET 결과값(145)을 예측하는 단계(130)와, 상기 예측된 WET 결과값(145)을 기초로 결함이 있는 공정을 검출하는 단계(150)와, 그리고 상기 결함이 있는 공정을 교정하는 단계(135, 155)를 포함한다.

Description

반도체 공정을 위한 자동화된 공정 모니터링 및 분석 시스템{AUTOMATED PROCESS MONITORING AND ANALYSIS SYSTEM FOR SEMICONDUCTOR PROCESSING}
반도체 산업에서는, 마이크로프로세서들, 메모리 디바이스들 등과 같은 집적 회로 디바이스들의 품질, 신뢰성 및 생산량을 증가시킬 것이 꾸준히 요구되고 있다. 이는 소비자들이 더 신뢰성있게 동작하는 더 높은 품질의 컴퓨터들 및 전자 장치들을 요구하기 때문이다. 이러한 요구는 예를 들어 트랜지스터들과 같은 반도체 디바이스들의 제조 뿐 아니라, 이러한 트랜지스터들을 통합하는 집적 회로 디바이스들의 제조를 계속적으로 개선시켜왔다. 또한, 전형적인 트랜지스터의 구성 요소들의 제조시 결함들을 감소시키게 되면, 트랜지스터당 비용 뿐 아니라 이러한 트랜지스터들을 통합하는 집적 회로 디바이스들의 비용을 감소시킨다.
최근 몇 년 동안, 반도체 공정 툴들의 기초가 되는 기술들에 대한 관심이 증가함으로써, 상당한 개선이 이루어졌다. 그러나, 본 분야에서 진보가 이루어졌음에도 불구하고, 현재 상업적으로 이용되고 있는 많은 공정 툴들은 문제를 가지고 있다. 특히, 이러한 툴들은 종종, 사용자에게 익숙한 포맷으로 이력(historical) 파라미터 데이터를 제공하는 능력 뿐 아니라, 이벤트 로깅, 현재 공정 파라미터들 및 전체 런의 공정 파라미터들의 실시간 그래픽 디스플레이, 및 원격, 즉 로컬 사이트 및 전 세계적인 모니터링과 같은 진보된 공정 데이터 모니터링 성능이 부족하다. 이러한 문제들은 생산량의 정확도, 안정성 및 반복 능력, 공정 온도, 기계적인 툴 파라미터들 등과 같은 임계 공정 파라미터들이 최악으로 제어되게 한다. 이러한 변화성은 런 내의 불균형, 런들 간의 불균형, 및 제품 품질 및 성능의 치우침을 야기시킬 수 있는 툴들 간의 불균형으로서 자명해진다. 한편, 이러한 툴들에 대한 이상적인 모니터링 및 진단 시스템은 이러한 변화성을 모니터링하는 수단 뿐 아니라, 임계 파라미터들의 제어를 최적화하는 수단을 제공한다.
모니터하고 제어하는 데에 이용될 수 있는 파라미터들로는 임계 치수들(CDs), 트랜지스터들(및 다른 반도체 디바이스들)에 대한 도핑 레벨들, 및 포토리소그래피에서의 오버레이 에러들이 있다. CDs는 특정한 공정 디바이스들이 제조될 수 있는 가장 작은 특징부의 크기이다. 예를 들어, 금속 산화막 반도체 전계 효과 트랜지스터들(MOSFETs 또는 MOS 트랜지스터들)에 대한 다결정(폴리실리콘 또는 폴리) 게이트 라인들의 최소 폭들(w)은 이러한 트랜지스터들을 갖는 반도체 디바이스에 대한 하나의 CD에 대응한다. 유사하게, 접합 깊이(dj)(도핑된 기판의 표면 아래의 깊이로서, 도핑된 기판 내에 형성된 고농도로 도핑된 소스/드레인 영역의 하부까지의 깊이)가 MOS 트랜지스터와 같은 반도체 디바이스에 대한 다른 CD가 될 수 있다. 도핑 레벨들은 반도체 디바이스들 내로 주입되는 이온 주입량에 의존하며, 이러한 주입량은 전형적으로 keV 단위의 이온 주입 에너지로 제곱 센티미터당 이온들의 수로 주어진다.
그러나, 전형적인 통계적인 공정 제어(SPC) 기술들은 종종, 디바이스 성능 및 수율을 최적화하기 위하여 반도체 및 마이크로 전자 디바이스의 제조시 CDs 및 도핑 레벨들을 정확하게 제어하는 데에 부적절하다. 전형적으로, SPC 기술들은 CDs, 도핑 레벨들, 및/또는 포토리소그래피에서의 오버레이 에러들에 대하여 목표값 및 이 목표값의 범위를 정한다. 그런 다음, SPC 기술들은 웨이퍼 전기 테스트(WET) 측정 특성들에 의해 평가되는 반도체 디바이스 성능을 최적화하기 위하여, 예를 들어 반도체 디바이스의 수율 및 생산량을 최적화하기 위하여 각 목표값들을 자동으로 조정 및 변경시키지 않으면서, 목표값으로부터의 편차를 최소화하고자 한다. 또한, 목표값들에 대한 비변경적인 공정 범위를 무턱대고 최소화하는 것은 공정 수율 및 생산량을 증가시키지 못한다.
전형적인 제어 기술들은 목적을 벗어난 공정을 줄이고, 종류 수율(sort yields)을 개선시키는 데에 있어서 종종 비효율적이다. 예를 들어, 웨이퍼들이 공정된 후 긴 시간이 될 때 까지, 종종 몇주 후까지, 공정되고 있는 웨이퍼들 상에서 WET 측정이 수행되지 않는다. 하나 또는 그 이상의 공정 단계들에 의해, WET 측정이 받아들일 수 없음을 나타내어 버려지게 되는 결과적인 웨이퍼들이 제조될 때, 이러한 오공정은 꽤 오랫 동안, 종종 몇주 동안 검출되지 않고 교정되지 않으며, 이에 의해 많은 웨이퍼들이 버려지게 되고 재료가 낭비되며 전체 생산량이 감소된다. 유사하게, 웨이퍼 공정 동안의 공정 및/또는 툴 문제들은 전형적으로 충분히신속하게 분석되지 않으며, 최종 웨이퍼 수율이 다이(die) 기초로 평가되지 않는다. 또한, 한편으로는 공정 및/또는 툴 트레이스 데이터 간의 상관 관계를 형성하는 데이터 세트들, 및 다른 한편으로는 WET 측정들과 같은 테스팅 데이터는 전형적으로 공정 엔지니어들에 의해 수동으로 얻어진 다음 합쳐지는데, 이는 매우 시간 소모적인 절차이다.
본 발명은 상기 설명된 하나 또는 그 이상의 문제들을 해결하거나, 또는 적어도 그 영향을 줄이는 것이다.
본 발명은 일반적으로 반도체 제조 기술에 관한 것으로서, 특히 반도체 제조 공정 모니터링 및 분석 방법에 관한 것이다.
도 1 내지 14는 본 발명에 따른 제조 방법의 예시적인 다양한 실시예들을 개략적으로 도시한 도면들로서,
도 1-2 및 5-9는 본 발명에 따른 제조 방법의 다양한 실시예들의 흐름도를 개략적으로 도시한다.
도 3-4는 워크피스 상에 형성된 특징부들의 임계 치수(CD) 측정들 및 본 발명에 따른 제조 방법의 다양한 실시예들에서 테스트되는 대표적인 MOS 트랜지스터를 개략적으로 도시한다.
도 10은 본 발명에 따라 실생되는 반도체 디바이스를 제조하는 방법을 개략적으로 도시한다.
도 11은 본 발명에 따라 MOSFET 공정 툴을 이용하여, 그리고 다수의 제어 입력 신호들을 이용하여 공정되고 있는 워크피스들을 개략적으로 도시한다.
도 12-13은 도 11에서의 공정 및 툴의 한 특정 실시예를 개략적으로 도시한다.
도 14는 도 13-13의 공정 및 툴에 의해 실행될 수 있는 도 10의 방법의 한 특정 실시예를 개략적으로 도시한다.
본 발명은 다양한 변경들 및 대안적인 형태들을 가질 수 있음에도 불구하고, 본원 및 도면들에서는 특정 실시예들을 예시적으로 설명한다. 그러나, 이러한 특정 실시예들은 본 발명을 개시된 특정한 형태들로 한정하지 않으며, 본 발명은 첨부된 청구항들에 의해 규정되는 본 발명의 정신 및 범위 내에 있는 모든 변경들, 등가물들, 및 대안들을 포함한다는 것을 알 수 있을 것이다.
본 발명의 일 양상에서는, 워크피스를 공정하는 단계와; 공정의 특징 파라미터를 측정하는 단계와; 그리고 트랜지스터 모델에 대한 입력으로서 상기 측정된 특징 파라미터를 이용하여, 상기 측정된 특징 파라미터에 대응하는 출력 신호를 생성하는 단계를 포함하는 제조 방법이 제공된다. 이 방법은 또한 상기 출력 신호를 기초로 WET 결과값을 예측하는 단계와, 상기 예측된 WET 결과값을 기초로 결함이 있는 공정을 검출하는 단계와, 그리고 상기 결함이 있는 공정을 교정하는 단계를 포함한다.
본 발명의 다른 양상에서는, 컴퓨터에 의해 실행될 때, 워크피스를 공정하는 단계와; 공정 특징 파라미터를 측정하는 단계와; 그리고 트랜지스터 모델에 대한 입력으로서 상기 측정된 특징 파라미터를 이용하여, 상기 측정된 특징 파라미터에 대응하는 출력 신호를 생성하는 단계를 포함하는 방법을 수행하는, 명령들로 엔코드되는 컴퓨터 판독가능한 프로그램 저장 장치가 제공된다. 이 방법은 또한 상기출력 신호를 기초로 WET 결과값을 예측하는 단계와, 상기 예측된 WET 결과값을 기초로 결함이 있는 공정을 검출하는 단계와, 그리고 상기 결함이 있는 공정을 교정하는 단계를 포함한다.
본 발명의 또 다른 양상에서는, 워크피스를 공정하는 단계와; 공정 특징 파라미터를 측정하는 단계와; 그리고 트랜지스터 모델에 대한 입력으로서 상기 측정된 특징 파라미터를 이용하여, 상기 측정된 특징 파라미터에 대응하는 출력 신호를 생성하는 단계를 포함하는 제조 방법을 수행하도록 프로그램되는 컴퓨터가 제공된다. 이 방법은 또한 상기 출력 신호를 기초로 WET 결과값을 예측하는 단계와, 상기 예측된 WET 결과값을 기초로 결함이 있는 공정을 검출하는 단계와, 그리고 상기 결함이 있는 공정을 교정하는 단계를 포함한다.
본 발명은 첨부 도면들을 참조하여 설명되는 하기의 상세한 설명으로부터 좀 더 명확해질 것이다. 도면 부호들에서 가장 왼쪽의 숫자(들)는 도면의 번호를 나타낸다.
이하, 본 발명의 예시적인 실시예들을 설명한다. 명확성을 위하여, 실제 실행의 모든 특징들을 다 설명하지는 않는다. 물론, 어떠한 실제 실시예의 전개에 있어서, 실행마다 변하게 되는 시스템 관련 및 사업에 관련된 제약들과의 호환성과 같은 개발자의 특정한 목표들을 달성하기 위해서는 많은 실행 지정 결정들이 이루어져야 한다는 것을 알 수 있을 것이다. 또한, 이러한 전개 노력은 복잡하고 시간소모적이지만, 그럼에도 불구하고 본원의 개시의 이익을 갖는 당업자에게 있어서는 일상적인 일이라는 것을 알 수 있을 것이다.
도 1 내지 14는 본 발명에 따른 제조 방법의 예시적인 실시예들을 도시한다. 도 1에 도시된 바와 같이, 하나 또는 그 이상의 공정층들을 갖는 반도체 기판 또는 웨이퍼와 같은 워크피스(100), 및/또는 그 위에 배열된, 예를 들어 MOS 트랜지스터와 같은 반도체 디바이스들은 공정 단계j(105)로 이송된다. 여기서, j는 j=1부터 j=N까지의 어떠한 값을 가질 수 있다. 완성된 워크피스(100)를 형성하기 위하여 이용되는 마스킹, 물질의 식각, 증착 등과 같은 공정 단계들의 총수(N)의 범위는 N=1부터 어떠한 유한값까지이다.
도 2에 도시된 바와 같이, 워크피스(100)는 공정 단계j(105)로부터 측정 단계j(110)로 이송된다. 측정 단계j(110)에서, 워크피스(100)는 (공정 단계j(105)와 같은, 여기서 j는 j=1부터 j=N까지의 어떠한 값을 가질 수 있다) 이전의 어떠한 공정 단계들에서 수행되는 공정의 하나 또는 그 이상의 특징 파라미터를 측정하는 도량형(metrology) 또는 측정 툴(미도시)에 의해 측정된다. 측정 단계j(110)에서의 측정은 이 측정 단계j(110)에서 측정된 하나 또는 그 이상의 특징 파라미터들을 나타내는 스캔 데이터(115)를 생성한다. 도 2에서, 워크피스(100) 상에서 수행될 다른 공정이 있다면(j<N이면), 워크피스(100)는 다른 공정을 위하여 측정 단계j(110)로부터 공정 단계(j+1)(140)로 이송된 다음, 공정 단계(j+1)(140)로부터 이송된다.
다양한 예시적인 실시예들에서, 워크피스(100) 상에서 수행할 어떠한 공정도 없으면(j<N), 측정 단계j(110)는 워크피스(100) 상에 형성된 구조의 임계 치수(CD)의 측정을 포함한다. 도 3은 워크피스(100) 상에 형성된 게이트 구조(300)의 임계 치수(CD)의 측정을 개략적으로 도시한다. 도 3에 도시된 바와 같이, (도 4에 도시된 MOS 트랜지스터(400)에 대한) 게이트 구조(300)를 위한 게이트 절연층(315)은 반도체 기판(예를 들어, 실리콘 웨이퍼)과 같은 구조층(305) 상에 형성될 수 있다. 게이트 절연층(315)은, 예를 들어 화학 기상 증착(CVD), 저압 CVD (LPCVD), 플라즈마-엔헨스드 CVD (PECVD), (노 내에서의 기판 산화와 같은) 열 성장 등과 같은 공지된 많은 기술들에 의해 형성될 수 있으며, 예를 들어 약 20-200Å의 두께를 갖는다. 게이트 절연층(315)은, 예를 들어 산화물(예를 들어 Ge 산화물), 나이트라이드(예를 들어, GaAs 나이트라이드), 옥시나이트라이드(예를 들어, GaP 옥시나이트라이드), 실리콘 이산화물(SiO2), 질소-함유 산화물(예를 들어, 질소-함유 SiO2), 질소-도핑된 산화물(예를 들어, N2-임플란트된 SiO2), 실리콘 나이트라이드(Si3N4), 실리콘 옥시나이트라이드(SixOyNz) 등과 같은 많은 절연 물질들로부터 형성될 수 있다. 예시적인 일 실시예에서, 게이트 절연층(315)은 더 높은 생산량을 위하여 LPCVD에 의해 형성되며 약 50Å의 두께를 갖는 실리콘 이산화물(SiO2)로 이루어진다.
도 3에 도시된 바와 같이, (도 4에 도시된 MOS 트랜지스터(400)에 대한) 게이트 구조(300)를 위한 다결정 실리콘 또는 폴리 게이트 전도성층(310)이 게이트 절연층(315) 상에 형성된다. 폴리 게이트 전도성층(310)은, 예를 들어, CVD, LPCVD, PECVD, 스퍼터링, 물리 기상 증착(PVD) 등과 같이 이러한 층들을 형성하는다수의 공지된 기술들에 의해 형성될 수 있으며, 약 500-5000Å의 두께를 갖는다. 예시적인 일 실시예에서, 폴리 게이트 전도성층(310)은 더 높은 생산량을 위하여 LPCVD 공정에 의해 형성되며 약 2000Å의 두께를 갖는다.
도 3에 도시된 바와 같이, 측정 단계j(110)는 게이트 구조(300)의 폭(W)의 임계 치수(CD) 측정을 포함한다. 게이트 구조(300)의 폭(W)은 도 4에 도시된 MOS 트랜지스터(400)의 채널 길이(L)와 관련된다. 대안적으로, 도 4에 도시된 바와 같이, 측정 단계j(110)는 MOS 트랜지스터(400)의 폴리 게이트 전도성층(310)의 두께(tp)의 임계 치수(CD) 측정을 포함한다. 다른 많은 대안적인 실시예들에서, 측정 단계j(110)는, 예를 들어 스페이서(425)의 두께(ws), (TiSi2(435)와 같은) 실리사이드의 두께(ts), 및/또는 게이트 절연층(315)의 두께(tox)의 측정과 같은 다른 측정들을 포함한다. 측정 단계j(110)에서 측정된 파라미터 및/또는 파라미터들은 공정 단계j(105)에서 워크피스(100) 상에서 수행된 공정의 특징이 될 수 있다.
도 4에 도시된 바와 같이, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET 또는 MOS 트랜지스터)(400)가 도핑된 실리콘과 같은 실리콘 기판(305) 상에 형성된다. MOS 트랜지스터(400)는 반도체 기판(305) 상에 형성된 게이트 절연층(315) 상에 형성된 도핑된 폴리 게이트(310)를 갖는다. 도핑된 폴리 게이트(310) 및 게이트 절연층(315)은 절연 스페이서들(425)에 의해 MOS 트랜지스터(40)의 N+-도핑된(P+-도핑된) 소스/드레인 영역들(420)로부터 분리된다. 절연 스페이서들(425)은N--도핑된(P--도핑된) 소스/드레인 연장(SDE) 영역들(430) 상에 형성될 수 있다.
N--도핑된(P--도핑된) 소스/드레인 연장부(SDE) 영역들(430)은 전형적으로 MOS 트랜지스터(400)의 N+-도핑된(P+-도핑된) 소스/드레인 영역들(420) 가까이에 존재하는 최대 채널 전기장의 크기를 줄이고, 관련된 핫 캐리어 이펙트를 줄이기 위하여 제공된다. MOS 트랜지스터(400)의 N+-도핑된(P+-도핑된) 소스/드레인 영역들(420)의 더 높은 (또는 더 비중이 큰) 도핑에 대하여, N--도핑된(P--도핑된) 소스/드레인 연장(SDE) 영역들(430)의 더 낮거나 (또는 더 비중이 낮은) 도핑은 MOS 트랜지스터(400)의 N+-도핑된(P+-도핑된) 소스/드레인 영역들(420) 가까이에 존재하는 최대 채널 전기장의 크기는 감소시키지만, N--도핑된(P--도핑된) 소스/드레인 연장(SDE) 영역들(430)의 소스 드레인간 저항을 증가시킨다.
티타늄(Ti) 금속층(미도시)이 MOS 트랜지스터(400) 상에 블랭킷 증착된 다음, 약 15-60초 동안 약 450-800℃의 온도에서 초기 금속 열 어닐(RTA)된다. N+-도핑된(P+-도핑된) 소스/드레인 영역들(420) 및 도핑된 폴리 게이트(310)와 같은 액티브 영역들(445)의 표면들(440)에서, 노출된 Si은 가열시 Ti 금속과 반응하여 티타늄 실리사이드(TiSi2)를 형성한다. Ti 금속은 가열시 절연 스페이서들(425)과 반응하지 않는 것으로 여겨진다. Ti 금속의 습식의 화학적인 스트립은 Ti 금속층(435)의 과도하고 반응하지 않은 부분들(미도시)을 제거하여, 액티브 영역들(445)의 표면들(440) 및 그 아래에만 자기 정렬된 실리사이드된 (살리사이드된) TiSi2층(435)을 남긴다. 살리사이드된 TiSi2층(435)은 이후 약 10-60초 동안 약 800-1100℃의 온도에서 최종 급속 열 어닐(RTA)된다.
도 4에 도시된 바와 같이, MOS 트랜지스터(400)는 몇 개의 공정 파라미터들로 설명될 수 있다. 예를 들어, 도핑된 폴리 게이트(310)는 채널 길이(L)를 결정하는 폭(W)을 갖는다. 채널 길이(L)는 NMOS(PMOS) 트랜지스터(400)를 위한 게이트 절연층(315) 아래에 형성된 두 개의 야금술적인 N--P(P--N) 접합들 간의 거리로서, 상기 두 개의 야금술적인 N--P(P--N) 접합들은 N--도핑된(P--도핑된) 소스/드레인 연장(SDE) 영역들(430)과 반도체 기판(305) 간에 있다. 또한, N+-도핑된(P+-도핑된) 소스/드레인 영역들(420) 아래의 (접합 깊이(dj)를 갖는) 다른 접합이 N+-도핑된(P+-도핑된) 소스/드레인 영역들(420)과 반도체 기판(305) 사이에 형성될 수 있다. 반도체 기판(305)은, 전형적으로 N형(P형) 반도체 기판(305)에 대한 제곱 센티미터당 이온들의 수로 주어지는 도너(액셉터) 불순물들의 농도를 나타내는 도핑 레벨 ND(NA)을 갖는다. 또한, N+-도핑된(P+-도핑된) 소스/드레인 영역들(420) 및 N--도핑된(P--도핑된) 소스/드레인 연장(SDE) 영역들(430)은 각각 도핑 레벨들 ND+및 ND-(NA+및 NA-)을 갖는다. 각 도핑 레벨들은 N+-도핑된(P+-도핑된) 소스/드레인 영역들(420) 및 N--도핑된(P--도핑된) 소스/드레인 연장(SDE) 영역들(430) 내에 임플란트되는 이온 주입량에 의존하는 바, 이러한 이온 주입량은 전형적으로 keV 단위의 이온 임플란트 에너지에서 제곱 센티미터당 이온들의 수로서 주어진다. 또한, 게이트 절연층(315)은 두께(tox)를 갖는다.
도 5에 도시된 바와 같이, 스캔 데이터(115)가 측정 단계j(110)로부터 특징 파라미터 모델링 단계(120)로 이송된다. 특징 파라미터 모델링 단계(120)에서는, 측정 단계j(110)에서 측정된 하나 또는 그 이상의 특징 파라미터들이 특징 파라미터 모델에 입력된다. 특징 파라미터 모델은 측정 단계j(110)에서 측정된 하나 또는 그 이상의 특징 파라미터들을, 완성된 워크피스(100)를 규정하는 하나 또는 그 이상의 파라미터들에 상에 맵핑시킨다. 예를 들어, 특징 파라미터 모델은 트랜지스터 모델이 될 수 있다. 특징 파라미터 모델링 단계(120)에서 특징 파라미터 모델에 스캔 데이터(115)를 전달하게 되면, 출력 신호(125)를 발생시킨다.
도 6에 도시된 바와 같이, 출력 신호(125)는 특징 파라미터 모델링 단계(120)로부터 적어도 하나의 WET 결과값(145)을 발생시키는 WET 결과값 예측 단계(130)로 전달된다. WET 결과값 예측 단계(130)에서, 특징 파라미터 모델은, 워크피스(100) 상에 형성된 반도체 디바이스 및/또는 디바이스들 및/또는 공정층들이 이후에 수행되는, 종종 몇주 후에 수행되는 최종 WET 단계들에서 WET 측정되는 경우 야기되는 하나 또는 그 이상의 WET 결과값(들)(145)을 예측하는 데에 이용된다. WET는 예를 들어 워크피스(100) 상에 형성된 MOS 트랜지스터들의 전류 및/또는 전압 응답들, 및/또는 워크피스(100) 상에 형성된 MOS 트랜지스터들의 소자들의 캐패시턴스 및/또는 저항들을 측정할 수 있다.
예를 들어, 코발트 실리사이드(CoSi2) 폴리실리콘 서펜타인(serpentine) 구조의 WET 측정은, WET 측정이 실제로 수행되기 전에, 적절한 공정 단계들로부터의 입력들을 갖는 특징 파라미터 모델에 의해 예측될 수 있다. 적절한 공정 단계들로부터의 입력들은 한정하는 것은 아니지만, 코발트 실리사이드(CoSi2) 폴리실리콘 서펜타인 구조의 폴리실리콘의 폭 및 두께, 이 위에 증착되는 코발트(Co)의 두께의 임계 치수(CD) 측정들과, 그리고 입력 파워, 측정된 온도 및 가스 흐름등과 같이 코발트 실리사이드(CoSi2)를 형성하는 데에 이용되는 급속 열 어닐링 공정에 관련된 파라미터들을 포함한다. 다른 예는 트랜지스터 구조의 WET 측정이 될 수 있다. 이러한 경우, WET 측정은 (도 4에 도시된 MOS 트랜지스터(400)와 같은) 테스트 트랜지스터를 통한 구동 전류의 측정이 될 수 있다. 이러한 구동 전류 측정은, WET 측정이 실제로 수행되기 전에, 적절한 공정 단계들 동안 모아진 데이터로부터의 입력들을 이용하여 특징 파라미터 모델에 의해 예측될 수 있다. 이러한 경우, 적절한 공정 단계들로부터의 입력들은 한정하는 것은 아니지만, 예를 들어 임플란트량 및 에너지, 폴리 게이트 전도성층(310)의 두께(tp), 스페이서(425)의 폭(ws), (TiSi2와같은) 실리사이드(435)의 두께(ts), 및/또는 게이트 절연층(310)의 두께(tox)의 임계 치수(CD) 측정을 포함한다. 게이트 구조(300)의 폭(W)은 도 4에 도시된 MOS 트랜지스터(400)의 채널 길이(L)와 관련된다.
많은 예시적인 실시예들에서, 인라인 공정 도량형을 이용하여 얻어진 특징 파라미터들()(α=1 내지 α=m)은 맵핑에 의해, 완성된 워크피스(100) 내에서 예측된 WET 결과값들()(β=1 내지 β=n)에 맵핑될 수 있다. 특징 파라미터들()(α=1 내지 α=m)은 각각 s개의 구성요소들을 갖는 m개의 벡터들로서, 또는 s×m 매트릭스 Ys×m으로서 표현될 수 있는 바, 상기 Ys×m의 m개의 칼럼들은 m개의 벡터들()(α=1 내지 α=m)이며,이다. 유사하게, 예측된 WET 결과값들()(β=1 내지 β=n)은 각각 t개의 구성요소들을 갖는 n개의 벡터들로서, 또는 t×n 매트릭스 Tt×n으로서 표현될 수 있는 바, 상기 Tt×n의 n개의 칼럼들은 n개의 벡터들()(β=1 내지 β=n)이며,이다. 많은 예시적인 실시예들에서,은 s×m 매트릭스 Ys×m의 왼쪽에 t×s 매트릭스 Lt×s를 곱하고 오른쪽에 m×n 매트릭스 Rm×n를 곱함으로써 다음과 같이 표현된다.
많은 예시적인 실시예들에서, 완성된 워크피스(100)에서, 인라인 공정 도량형을 이용하여 얻어진 특징 파라미터들()(α=1 내지 α=m)의 예측된 WET 결과값들()(β=1 내지 β=n)에 대한 맵핑은 부분 최소 제곱(Partial Least Squares, PLS) 기술을 이용하여 결정될 수 있다. 이러한 부분 최소 제곱(PLS) 기술은 완성된 워크피스(100) 내에서, 인라인 공정 도량형을 이용하여 얻어진 특징 파라미터들()(α=1 내지 α=m), 및 예측된 WET 결과값들()(β=1 내지 β=n)을 각각 "스코어(score)들" 및 "로딩(loading)들"의 세트로 분석한다. 스코어들은 샘플들 간의 관계(예를 들어, 한 샘플로부터 다른 샘플로의 값들의 이동(drift))를 나타낸다. 로딩들은 변수들 간의 관계(예를 들어, 한 WET 파라미터와 다른 WET 파라미터의 관계)를 나타낸다. 부분 최소 제곱(PLS) 기술에 있어서, 특징 파라미터들()(α=1 내지 α=m)에 대한 로딩들(Uk)과 예측된 WET 결과값들()(β=1 내지 β=n)에 대한 로딩들(Pk)의 관계는 다음과 같이 선형이다: Uk=T-1Pk. 특징 파라미터들()(α=1 내지 α=m)에 대한 로딩들(Uk)과 예측된 WET 결과값들()(β=1 내지 β=n)의 이력적인 측정들을 이용하여, 스코어들, 로딩들 및 맵핑 T-1의 최상의 세트가 결정될 수 있다.
완성된 워크피스(100)에서, 인라인 공정 도량형을 이용하여 얻어진 특징 파라미터들()(α=1 내지 α=m)의 예측된 WET 결과값들()(β=1 내지 β=n)에 대한 맵핑은 완성된 워크피스(100)를 웨이퍼 스크랩(scrap)으로 할당되게 할 수 있는 잘못된 공정을 검출 및/또는 교정하기 위하여 온라인으로 이용될 수 있으며,이로써 낭비되는 물질을 감소시키고 교정된 완성된 워크피스(100)의 생산량을 증가시킨다. 예를 들어, 많은 다양한 실시예들에서, 맵핑은로 반전되어, 측정 단계j(110)에서 측정된 하나 또는 그 이상의 특징 파라미터값들()(α=1 내지 α=m)이 지정된 값들의 범위 내에 있어야할 필요가 있는 (공정 단계j(105)와 같은, 여기서 j는 j=1부터 j=N까지의 어떠한 값이 될 수 있다) 이전의 어떠한 공정 단계들에서 수행된 공정에 있어서의 하나 또는 그 이상의 변경들을 규정할 수 있다.
WET 결과값 예측 단계(140)에서 (출력 신호(125)를 기초로 한) WET 결과값(들)(145)의 예측은 엔지니어로 하여금 (공정 단계j(105)와 같은, 여기서 j는 j=1부터 j=N까지의 어떠한 값을 가질 수 있다) 이전의 어떠한 공정 단계들에서 수행된 공정을 변경하도록 하는 데에 이용된다. 엔지니어는 또한, 예를 들어 특징 파라미터 모델링 단계(120)에서 모델링되는 특징 파라미터의 타입을 변경할 수 있는데, 이는 발생되는 출력 신호(125)에 영향을 미친다.
도 7에 도시된 바와 같이, 공정 단계j(105)에서 수행되는 공정을 자동으로 조정하기 위하여, WET 결과값 예측 단계(140)로부터 공정 단계j(105)로 피드백 제어 신호(135)가 전송된다. 대안적인 많은 예시적인 실시예들(미도시)에서, 이전의어떠한 공정 단계들에서 수행된 공정을 자동으로 조정하기 위하여, 피드백 제어 신호(135)가 WET 결과값 예측 단계(140)로부터 (공정 단계j(105)와 유사한, 여기서 j는 j=1부터 j=N까지의 어떠한 값을 갖는다) 이전의 어떠한 공정 단계들로 전송된다.
도 8에 도시된 바와 같이, 피드백 제어 신호(135)에 부가하여, 및/또는 대신에, WET 결과값(들)(145)이 WET 결과값 예측 단계(130)로부터 공정 변경 및 제어 단계(150)로 전송될 수 있다. 공정 변경 및 제어 단계(150)에서, WET 결과값(들)(145)은 하이 레벨 관리 제어 루프에서 이용되고/이용되거나, (공정 단계j(105)와 같은, 여기서 j는 j=1부터 j=N까지의 어떠한 값을 가질 수 있다) 이전의 어떠한 공정 단계들에서 수행된 결함이 있는 공정을 검출하는 데에 이용될 수 있다. 이후, 도 11에 도시된 바와 같이, 공정 단계j(105)에서 수행된 공정을 조정 및/또는 교정하기 위하여, 피드백 제어 신호(155)가 공정 변경 및 제어 단계(150)로부터 공정 단계j(105)로 전송된다. 대안적인 많은 예시적인 실시예들(미도시)에서, 이전의 어떠한 공정 단계들에서 수행된 공정을 조정 및/또는 교정하기 위하여, 피드백 제어 신호(155)가 공정 변경 및 제어 단계(150)로부터 (공정 단계j(105)와 유사한, 여기서 j는 j=1부터 j=N까지의 값을 갖는다) 이전의 어떠한 공정 단계들로 전송된다.
최후 WET 측정 단계에서 수행되는 워크피스(100) 상에 형성된 반도체 디바이스 및/또는 디바이스들 및/또는 공정층들의 WET 측정들은, 예를 들어 워크피스(100) 상에 형성된 MOS 트랜지스터들(400)의 전류 및/또는 전압 응답들,및/또는 워크피스(100) 상에 형성된 MOS 트랜지스터들(400)의 소자들의 캐패시턴스들 및/또는 저항들을 측정할 수 있다. 한정하는 것은 아니지만, WET 트랜지스터 측정(들)의 예들로는 임계 전압(들) 및/또는 소스/드레인 구동 전류(들)의 측정(들)이 있다. WET에서의 저항 측정(들)은 진성 물질의 시트 저항의 결정 및/또는 서펜타인 테스트 구조를 통한 측정(들) 및/또는 접촉 구조들 상에서의 직렬 저항 측정들을 포함할 수 있다. WET에서의 캐패시턴스 측정(들)은 게이트 절연층의 캐패시턴의 측정들을 포함할 수 있다.
예를 들어, 워크피스(100) 상에 형성된 MOS 트랜지스터들(400)의 WET는 다른 값들의 드레인 전압(VD), 게이트 전압(VG) 및/또는 기판 전압(또는 바이어스)(VBS)에서 드레인 소스 전류(ID)를 측정할 수 있다. 일정한 게이트 전압(VG)에서 드레인 전압(VD)의 변화에 의한 드레인-소스 전류(ID)의 변화를 측정함으로써, 채널 컨덕턴스(gD)가로부터 결정될 수 있다. 여기서 Z는 (도 4에서 MOS 트랜지스터(400)의 평면에 수직인 방향에서의) 채널 폭이고,은에 의한 전자들의 드리프트 속도()에 관련된, 여기서 E=VD/L로서 드레인/소스 전체에 걸친 전기장이다) 전자들의 이동도이며,는 단위 면적당 캐패시턴스이고(=이고, 여기서는 게이트 절연층(315)에 대한 유전 상수이다), 그리고는 MOS 트랜지스터(400)의 임계 전압이다. 유사하게, 일정한드레인 전압(VD)에서 게이트 전압(VG)의 변화에 의한 드레인-소스 전류(ID)의 변화를 측정함으로써, 트랜스컨덕턴스(gm)가로부터 결정될 수 있다. 여기에서는, 드레인 전압(VD) 대 드레인-소스 전류(ID)의 선형 영역이 이용되는 바, VD≪(VG-VT)에 대하여이며 상기 임계 전압()은에 의해 주어진다. 여기서,는 도핑된 폴리 게이트(310) 내에서의 페르미 레벨()과 P-타입 반도체 기판(305)에서의 진성 (플랫 밴드) 페르미 레벨() 간의 전위차이고,는 P-타입 기판(305)에 대한 유전 상수이며,는 전자(=1.60218×10-19쿨롱)에 대한 전기적인 전하의 절대값이고, 그리고 도핑 레벨(NA)은 P-타입 반도체 기판(305)에 대한 엑셉터 불순물들의 농도를 나타낸다.
상기 주어진 바와 같이 일반적으로 벡터 x(여기서에 대하여 β=n=1)에 의해 표현되는 WET 측정치들은 일반적으로 함수 T(x)로 표현되는 MOS 트랜지스터 모델 내에 입력되는 바, 상기 MOS 트랜지스터 모델은 WET 측정치들(x)을 일반적으로 벡터 y(여기서 상기에 대하여 α=m=1))로 표현되는 파라미터들의 세트로 맵핑시킨다. 상기 파라미터들의 세트는 적어도 하나의 공정 단계j(105)에서 수행되는 공정의 특징이며, 이에 따라 T(x)=y가 된다. 상기 j는 j=1부터 j=N까지의 어떠한 값을 가질 수 있다. 트랜지스터 모델은 일반적으로 T-1(y)=x로 표현되는 바와 같이 반전되어, 특징 공정 파라미터들(y)을 WET 측정치들(x)에 맵핑시킨다.
예를 들어, MOS 트랜지스터 모델 함수 T(x)의 한 예시적인 실시예는 긴 채널 작동이 관찰될 수 있는 (도핑된 폴리 게이트(310) 폭(w)에 관련된) 최소 채널 길이(Lmin)를 제공한다. 본 예시적인 실시예에서, MOS 트랜지스터 모델 함수 T(x)는 ㎛ 단위로 측정되는 단순한 실험 관계:에 의해 최소 채널 길이(Lmin)를 제공하는 바, 여기서 접합 깊이(dj)는 ㎛ 단위로 측정되고, 게이트 절연층(315)의 두께(tox)는 Å 단위의 수적인 값이며(이에 따라 치수들이 산정된다), 그리고 (WS+WD)는 각각 ㎛ 단위로 측정되는 소스 및 드레인 공핍 깊이들의 합이다. 일 차원의 가파른 접합 공식화에 있어서, 소스 공핍 깊이(WS)는에 의해 주어지고, 드레인 공핍 깊이(WD)는에 의해 주어지며, 여기서 Vbi는 접합의 빌트인 전압이다.
MOS 트랜지스터 모델 함수 T(x)의 다른 예시적인 실시예는 더 복잡한 실험 관계:에 의해 최소 채널 길이(Lmin)를 제공하는 바, 여기서 i=1,2,3,4에 대한 함수(fi) 및 상수들 A, B, C, D는 최소 채널 길이(Lmin)에 대한 이 방정식을 디바이스 시뮬레이션에 적용시킴으로써 결정될 수 있다. 예를 들어, f1(δVT/δVD)=(δVT/δVD)-0.37, f2(tox)=tox, f3(WS+WD)=WS+WD, f4(dj)=dj, A=2.2㎛-2, B=0.012㎛, C=0.15㎛ 및 D=2.9㎛가 가장 적합한 것으로 여겨진다. 본 예시적인 실시예들에서, 반전된 MOS 트랜지스터 모델 함수 T-1(y)는, 예를 들어 더 복잡한 실험적인 관계:에 의해, 드레인 전압(VD)에 의한 임계 전압(VT)의 변화량(δVT/δVD)을 제공한다. 예를 들어, f1(δVT/δVD)=(δVT/δVD)-0.37인 경우, f1 -1(y)=(y)-1/(0.37)이다.
많은 예시적인 실시예들에서는, 부분 최소 제곱(PLS) 모델링은 완성된 워크피스(100) 내에서, 인라인 공정 도량형을 이용하여 얻어진 특징 파라미터들()(α=1 내지 α=m)을 예측된 WET 결과값들()(β=1 내지 β=n)에 대하여 맵핑 T-1()=()시키는 데에 이용될 수 있다. 많은 예시적인 실시예들에서는, 주요 구성요소들 분석(Principal Components Analysis, PLS) 모델링이 완성된 워크피스(100) 내에서, 인라인 공정 도량형을 이용하여 얻어진 특징 파라미터들()(α=1 내지 α=m)을 예측된 WET 결과값들()(β=1 내지 β=n)에 대하여 맵핑 T-1()=()시키는 데에 이용될 수 있다.
많은 예시적인 실시예들에서, 엔지니어에게는, 사용자에게 익숙한 포맷으로 역사적인 파라미터 데이터를 제공하는 능력 뿐 아니라, 이벤트 로깅, 현재 공정 파라미터들 및 전체 런의 공정 파라미터들의 실시간 그래픽 디스플레이, 및 원격, 즉 로컬 사이트 및 전 세계적인 모니터링과 같은 진보된 공정 데이터 모니터링 성능들이 제공될 수 있다. 이러한 성능들은, 생산량의 정확도, 안정성 및 반복 능력, 공정 온도, 기계적인 툴 파라미터들 등과 같은 임계 공정 파라미터들이 좀 더 최적으로 제어될 수 있게 한다. 이렇게 임계 공정 파라미터들을 더 최적으로 제어하게 되면 변화성을 감소시킨다. 이러한 변화성의 감소는 런 내에서의 불균형, 런들 간의 불균형, 및 툴들 간의 불균형을 더 적게 함으로써 자명해진다. 이렇게 불균형들의 감소는 제품 품질 및 성능에 있어서의 편차들이 더 작아짐을 의미한다. 본 발명에 따른 제조 방법의 이러한 예시적인 실시예들에서는, 이러한 변화성을 모니터하고 임계 파라미터들의 제어를 최적화하는 모니터링 및 진단 시스템이 제공된다.
도 10은 본 발명에 따라 실행되는 방법(1000)의 한 특정 실시예를 도시한다. 도 11은 상기 방법(1000)이 실행될 수 있는 한 특정 장치(1100)를 도시한다. 명확성을 위하여, 그리고 본 발명을 더 잘 이해할 수 있도록, 상기 방법(1000)은 상기 장치(1100)의 환경에서 설명된다. 그러나, 본 발명은 이에 한정되지 않으며, 많은 변형들을 갖는 바, 이는 하기에서 좀 더 설명된다.
도 10 및 11을 함께 참조하면, 워크피스들 또는 웨이퍼들(1105)의 배치 또는 랏이 MOSFET 공정 툴(1110)을 통하여 공정된다. MOSFET 공정 툴(1110)은, 이온 주입기, 공정층 증착 및/또는 식각 툴, 포토리소그래피 툴 등과 같이 필요한 제어 성능들을 갖는 종래에 공지된 어떠한 MOSFET 공정 툴이 될 수 있다. 이러한 목적을 위하여, MOSFET 공정 툴(1110)은 MOSFET 공정 툴 제어기(1115)를 포함한다. MOSFET 공정 툴 제어기(1115)의 특징 및 기능은 실행마다 지정된다.
이를 테면, MOSFET 공정 툴 제어기(1115)는 MOSFET 공정 레시피 제어 입력 파라미터들과 같은 입력 파라미터들을 제어한다. 도 4에 도시된 바와 같이, MOS 트랜지스터(400)는 몇 개의 공정 파라미터들에 의해 지정될 수 있다. 예를 들어, 도핑된 폴리 게이트(310)는 채널 길이(L)를 결정할 수 있는 폭(w)을 가질 수 있다. 채널 길이(L)는 NMOS(PMOS) 트랜지스터(400)를 위한 게이트 절연층(315) 아래에 형성된 두 개의 야금술적인 N--P(P--N) 접합들 간의 거리로서, 상기 두 개의 야금술적인 N--P(P--N) 접합들은 N--도핑된(P--도핑된) 소스/드레인 연장(SDE) 영역들(430)과 반도체 기판(305) 간에 있다. 예를 들어, 도핑된 폴리 게이트(315)는 두께(tp)를 갖고, 스페이서(425)는 폭(ws)을 가지며, (코발트 실리사이드 CoSi2또는 티타늄 실리사이드 TiSi2와 같은) 실리사이드(435)는 두께(ts)를 갖고, 게이트 절연층(310)은 두께(tox)를 갖는다. 또한, N+도핑된(P+도핑된) 소스/드레인 영역들(420) 아래에 (접합 깊이(dj)를 갖는) 다른 접합이 N+도핑된(P+도핑된) 소스/드레인 영역들(420)과 반도체 기판(305) 사이에 형성될 수 있다. 반도체 기판(305)은, 전형적으로 N-타입 (P-타입) 반도체 기판(305)에 대하여 제곱 센티미터당 이온들의 수로서 주어지는도너(엑셉터) 불순물들의 농도를 나타내는 도핑 레벨(ND)(NA)을 가질 수 있다. 또한, N+도핑된(P+도핑된) 소스/드레인 영역들(420) 및 N--도핑된 (P--도핑된) 소스/드레인 연장(SDE) 영역들(430)은 각각 개별적인 도핑 레벨들 ND+및 ND-(NA+및 NA-)를 가질 수 있다. 각 도핑 레벨들은 N+도핑된(P+도핑된) 소스/드레인 영역들(420) 및 N--도핑된 (P--도핑된) 소스/드레인 연장(SDE) 영역들(830) 내로 주입되는 이온들의 주입량에 의존하는 바, 상기 주입량은 전형적으로 keV로 주어지는 이온 주입 에너지에서의 제곱 센티미터당 이온들의 수로서 주어진다. 도 11에서는 네 개의 워크피스들(1105)에 대하여 도시하였지만, 워크피스들 또는 웨이퍼들의 랏, 즉 "웨이퍼 랏"은 1부터 어떠한 유한수까지의 어떠한 실행가능한 수가 될 수 있다.
상기 방법(1000)은 박스(1020)로 설명되는 바와 같이, MOSFET 공정 툴(1110) 내에서 워크피스(1105) 상에서 수행된 MOSFET 공정의 특징 파라미터를 측정하는 것으로부터 시작된다. 특징 파라미터들의 특징, 확인 및 측정은 대개 실시할 때 마다 지정되며, 심지어는 툴 마다 지정된다. 감지 성능이 좋아질수록, 확인되고 측정되는 특징 파라미터들의 범위 및 이것이 수행되는 방법의 범위가 더 넓어진다. 역으로, 감지 성능이 나빠지면 이러한 범위를 제한할 수 있다. 예를 들어, 게이트 폴리 식각 MOSFET 공정 툴은 도량형 툴(미도시)을 이용하여 워크피스(1105)의 게이트 임계 치수, 및/또는 랏 내의 워크피스들(1105)의 게이트 임계 치수들의 평균을 읽는다. 워크피스(1105)의 게이트 임계 치수, 및/또는 랏 내의 워크피스들(1105)의 게이트 임계 치수들의 평균은, MOSFET 공정 툴(1110) 내에서 워크피스 상에서 수행되는 MOSFET 공정의 특징 파라미터의 예이다.
도 11을 참조하면, 본 특정 실시예에서, MOSFET 공정의 특징 파라미터들은 툴 센서들(미도시)에 의해 측정 및/또는 모니터된다. 이러한 툴 센서들의 출력들은 라인(1120)을 통하여 컴퓨터 시스템(1130)으로 전송된다. 컴퓨터 시스템(1130)은 센서 출력들을 분석하여 특징 파라미터들을 확인한다.
도 10를 다시 참조하면, 일단 특징 파라미터가 확인되고 측정되면, 방법(1000)은 박스(1030)로 설명한 바와 같이 WET 예측 모델을 이용하여, 측정되고 확인된 특징 파라미터를 모델링한다. 본 특정 실시예에서, 도 11의 컴퓨터 시스템(1130)은 특징 파라미터를 모델링하도록 프로그램된다. 이러한 모델링이 이루어지는 방법은 실시마다 지정된다.
도 11의 실시예에서, 데이터베이스(1135)는 어떤 특징 파라미터가 측정되는 지에 따라, 잠재적으로 적용될 다수의 WET 예측 모델들을 저장한다. 따라서, 본 특정 실시예는 측정될 것 같은 특징 파라미터들에 대한 어떠한 이전(priori) 지식을 필요로 한다. 그런 다음, 컴퓨터 시스템(1130)은 측정된 특징 파라미터들에 적용하기 위하여, 데이터베이스(1135)로부터 잠재적인 모델들 중에서 적절한 WET 예측 모델을 선택한다. 데이터베이스(1135)가 적절한 WET 예측 모델을 포함하고 있지 않다면, 특징 파라미터는 무시되거나, 또는 컴퓨터 시스템(1130)은 그렇게 프로그램되는 경우 어떤 것을 개발하고자 할 것이다. 데이터베이스(1135)는 컴퓨터 시스템(1130)의 광 디스크(1140), 플로피 디스크(1145), 또는 하드 디스크 드라이브(미도시)와 같은 어떠한 종류의 컴퓨터 판독가능한 프로그램 저장 매체 상에 저장될 수 있다. 데이터베이스(1135)는 또한 컴퓨터 시스템(1130)과 인터페이스되는 개별적인 컴퓨터 시스템(미도시) 상에 저장될 수 있다.
대안적인 실시예들에서, 측정된 특징 파라미터의 모델링은 다르게 실행될 수 있다. 이를 테면, 컴퓨터 시스템(1130)은 실시간 실행으로 진행중인 WET 예측 모델을 개발하기 위하여 센서 출력들 및 제어기 입력들을 분석하는 어떠한 형태의 인공 지능을 이용하여 프로그램될 수 있다. 이러한 시도는 도 11에 도시된 실시예에 대한 유용한 부가물이 될 수 있으며, 그리고 상기 설명한 바와 같이, 데이터베이스(1135)가 어떠한 적절한 WET 예측 모델도 갖지 않는 특징 파라미터들이 측정되고 확인된다.
이후, 도 10의 방법(1000)은 박스(1040)로 설명한 바와 같이, MOSFET 공정 제어 입력 파라미터들을 변경하기 위하여 WET 예측 모델을 적용한다. 실행에 따라, WET 예측 모델을 적용하게 되면 MOSFET 공정 입력 파라미터에 대한 새로운 값 또는 존재하는 MOSFET 공정 입력 파라미터에 대한 교정을 발생시킬 수 있다. 새로운 MOSFET 공정 입력은 WET 예측 모델에 의해 발생된 값으로부터 공식화되어, 라인(1120)을 통해 MOSFET 공정 툴 제어기(1115)로 전송된다. 이렇게 되면, MOSFET 공정 툴 제어기(1115)는 새로운 MOSFET 공정 제어 입력들에 따라 이후의 MOSFET 공정 동작들을 제어한다.
어떠한 대안적인 실시예들은 특징 파라미터들의 모델링을 개선하기 위하여 피드백 형태를 이용한다. 이러한 피드백의 실행은, 툴의 감지 성능들 및 경제성을포함하는 몇 개의 다른 사실들에 의존한다. 이를 수행하는 한 기술은 적어도 하나의 모델 실시 효과를 모니터하고, 이러한 모니터된 효과(들)를 기초로 모델을 갱신하는 것이다. 이러한 갱신 또한 모델에 의존한다. 이를 테면, 선형 모델은 비선형 모델과 다른 갱신을 요구할 수 있으며, 다른 모든 요인들은 동일하다.
상기 설명으로부터 명백해지는 바와 같이, 본 발명의 일부 특징들은 소프트웨어로 실행된다. 이를 테면, 도시된 실시예에서, 도 10의 박스들(1020 내지 1040)로 설명된 동작들은 전체적으로 또는 부분적으로 소프트웨어로 실행된다. 따라서, 본 발명의 일부 특징들은 컴퓨터 판독가능한 프로그램 저장 매체 상에 엔코드되는 명령들로서 실시된다. 프로그램 저장 매체는 특정한 실행에 적절한 어떠한 타입이라도 될 수 있다. 그러나, 프로그램 저장 매체는 전형적으로 플로피 디스크(1145) 또는 컴퓨터(1130)의 하드 디스크(미도시)와 같이 자기적이거나, 또는 광 디스크(1140)와 같이 광학적이다. 이러한 명령들이 컴퓨터에 의해 실행될 때, 이들은 개시된 기능들을 수행한다. 컴퓨터는 컴퓨터(1130)와 같은 데스크탑 컴퓨터가 될 수 있다. 그러나, 컴퓨터는 대안적으로 MOSFET 공정 툴(1110) 내에 포함되는 프로세서가 될 수 있다. 컴퓨터는 또한, 다른 많은 실시예들에서는 랩탑, 워크스테이션, 또는 메인 프레임이 될 수 있다. 본 발명의 범위는 본 발명의 실시예들이 실시되는 프로그램 저장 매체 또는 컴퓨터의 타입 또는 특성에 한정되지 않는다.
따라서, 상세한 설명의 일부분은 알고리즘들, 함수들, 기술들 및/또는 공정들의 측면에서 제시되거나, 제시될 수도 있다. 이러한 용어들은 당업자들이 그들의 작업 내용을 다른 당업자들에게 가장 효과적으로 전달할 수 있게 한다. 이러한 용어들이 본원에서 이용되는 바, 이들은 일반적으로 바람직한 결과를 이끄는 스스로 일관적인 단계들의 시퀀스로서 간주된다. 이러한 단계들은 물리적인 물리량 조정을 요구한다. 대개, 반드시 필요한 것은 아니지만, 이러한 물리량은 저장되고, 전송되고, 결합되고, 비교되고, 그렇지 않으면 조정될 수 있는 전자기 신호들의 형태를 갖는다.
원론적으로 공통 이용을 위하여, 이러한 신호들을 비트들, 값들, 요소들, 기호들, 문자들, 항들, 숫자들 등으로 한번에 나타내는 것이 편리하다. 이러한 그리고 유사한 모든 항들에는 적절한 물리량들이 결합되며, 이들은 단지 이러한 물리량들 및 동작들에 적용되는 편리한 라벨들일 뿐이다. 특정하게 달리 지정되지 않는 다면, 또는 본 설명으로부터 명백해지는 바와 같이, 본원에서 이용되는 "공정", "컴퓨팅(computing)", "계산", "결정", "디스플레잉" 등은 컴퓨터 시스템 또는 유사한 전자 및/또는 기계적인 컴퓨팅 장치의 동작(들) 및 공정들을 나타낸다. 이러한 시스템 또는 장치는 컴퓨터 시스템의 레지스터들 및/또는 메모리들 내에 물리적인 (전자기적인) 양들로서 표현되는 데이터를 조정하고 이들을, 컴퓨터 시스템의 메모리들 및/또는 레지스터들 및/또는 이러한 다른 정보 저장, 전송 및/또는 디스플레이 장치들 내에 물리적인 양들로서 유사하게 표현되는 다른 데이터로 변환된다.
예시적인 장치의 구성
도 11의 장치(1200)의 예시적인 실시예(1200)가 도 12 및 13에 도시된다. 장치(1200)는 진보된 공정 제어("APC") 시스템의 일부를 포함한다. 도 12 및 13은 각각 장치(1200)의 개념화된 구조적이고 기능적인 블록도이다. 한 세트의 공정 단계들은 MOSFET 공정 툴(1210) 상에서 다수의 웨이퍼들(1205)에 대하여 수행된다. 장치(1200)는 APC 시스템의 일부분이기 때문에, 웨이퍼들(1205)은 런 투 런 기초로 처리된다. 따라서, 런 레벨의 측정들 및 평균들을 기초로, 공정 조정이 이루어지며 한 런이 지속되는 동안에는 일정하게 유지된다. "런"은 다수의 웨이퍼들, 또는 다수의 웨이퍼들의 배치, 또는 심지어는 개별적인 웨이퍼가 될 수 있다.
본 특정 실시예에서, 웨이퍼들(1205)은 MOSFET 공정 툴(1210)에 의해 처리되며, 공정의 다양한 동작들은 공정 툴(1210)과 워크스테이션(1230) 간의 라인(1220)을 통하여 다수의 MOSFET 공정 제어 입력 신호들에 의해 제어된다. 본 실시예에 대한 예시적인 MOSFET 공정 제어 입력들은 물 흐름 냉각 신호, 헬륨 흐름 냉각 신호, 아르곤 스퍼터링 신호, 정전 척 클램핑 전압 신호 등을 포함할 수 있다.
상기 설명한 바와 같이, 그리고 도 4에 도시된 바와 같이, MOS 트랜지스터(400)는 몇 개의 공정 파라미터들에 의해 지정될 수 있다. 예를 들어, 도핑된 폴리 게이트(310)는 채널 길이(L)를 결정하는 폭(w)을 가질 수 있다. 채널 길이(L)는 N-MOS(P-MOS) 트랜지스터(400)에 대하여 게이트 절연층(315)의 아래에 형성된 두 개의 금속 N--P(P--N) 접합들 간의 거리로서, 상기 두 개의 금속 N--P(P--N) 접합들은 N--도핑된 (P--도핑된) 소스/드레인 연장(SDE) 영역들(430)과 반도체 기판(305) 사이에 있다. 도핑된 폴리 게이트(310)는 두께(tp)를 갖고, 스페이서(425)는 폭(ws)을 가지며, (코발트 실리사이드(CoSi2) 또는 티타늄 실리사이드(TiSi2)와 같은) 실리사이드(435)는 두께(ts)를 갖고, 게이트 절연층(315)은 두께(tox)를 갖는다. 또한, N+도핑된(P+도핑된) 소스/드레인 영역들(420) 아래에 (접합 깊이(dj)를 갖는) 다른 접합이 N+도핑된(P+도핑된) 소스/드레인 영역들(420)과 반도체 기판(305) 사이에 형성될 수 있다. 반도체 기판(305)은, 전형적으로 N-타입 (P-타입) 반도체 기판(305)에 대하여 제곱 센티미터당 이온들의 수로서 주어지는 도너(엑셉터) 불순물들의 농도를 나타내는 도핑 레벨(ND)(NA)을 가질 수 있다. 또한, N+도핑된(P+도핑된) 소스/드레인 영역들(420) 및 N--도핑된 (P--도핑된) 소스/드레인 연장(SDE) 영역들(430)은 각각 개별적인 도핑 레벨들 ND+및 ND-(NA+및 NA-)를 가질 수 있다. 각 도핑 레벨들은 N+도핑된(P+도핑된) 소스/드레인 영역들(420) 및 N--도핑된 (P--도핑된) 소스/드레인 연장(SDE) 영역들(430)로 주입되는 이온들의 주입량에 의존하는 바, 상기 주입량은 전형적으로 keV로 주어지는 이온 주입 에너지에서의 제곱 센티미터당 이온들의 수로서 주어진다.
MOSFET 공정 툴(1210)에서 공정 단계가 끝나면, 처리되고 있는 반도체 웨이퍼들(1205)은 검사대(1217)에서 검사된다. MOSFET 공정 제어 입력들은 일반적으로 반도체 웨이퍼(1205)의 특징 파라미터들에 영향을 주며, 이에 따라 MOSFET 공정 툴(1210)에 의해 웨이퍼들(1205) 상에 식각/증착되는 유전체 필름의 변화성 및 특징들에 영향을 준다. 다수의 웨이퍼들(1205)의 런 이후 검사에 의해 에러들이 결정되면, 라인(1220) 상의 MOSFET 제어 입력들은 다수의 웨이퍼들(1205) 이후의 런에 대하여 변경된다. 라인(1220)을 통한 제어 신호들의 변경은 MOSFET 공정 툴(1210) 내에서의 다음 공정 단계를 개선하도록 설계된다. 이러한 변경은 도 10에서 설명된 방법(1000)의 한 특정 실시예에 따라 수행되며, 이에 대해서는 하기에서 상세히 설명된다. 일단 MOSFET 공정 툴(1210)에 대한 적절한 MOSFET 공정 제어 입력 신호들이 갱신되면, 새로운 설정을 갖는 MOSFET 공정 제어 입력 신호들이 반도체 디바이스들의 이후의 런에 이용된다.
이제, 도 12 및 13을 참조하면, MOSFET 공정 툴(1210)은 공정 모듈들의 네트워크를 포함하는 제조 프레임워크와 통신한다. 이러한 한 모듈은 컴퓨터(1240) 상에 있는 진보된 공정 제어(APC) 시스템 관리자(1340)이다. 이러한 공정 모듈들의 네트워크는 APC 시스템을 구성한다. MOSFET 공정 툴(1210)은 일반적으로 장비 인터페이스(1310) 및 센서 인터페이스(1315)를 포함한다. 머신 인터페이스(1330)는 워크스테이션(1230) 상에 있다. 이 머신 인터페이스(1330)는 APC 프레임워크, 예를 들어 APC 시스템 관리자(1340)와 장비 인터페이스(1310) 간의 갭을 이어준다. 따라서, 머신 인터페이스(1330)는 MOSFET 공정 툴(1210)과 APC 프레임워크를 인터페이스하며, 머신 셋업, 작동, 모니터링, 및 데이터 수집을 지원한다. 센서 인터페이스(1315)는 LabView와 같은 외부 센서들 또는 다른 센서 버스 기반 데이터 데이터 획득 소프트웨어와 통신하기 위한 적절한 인터페이스 환경을 제공한다. 머신 인터페이스(1330) 및 센서 인터페이스(1315)는 이용될 데이터를 수집하기 위하여, (통신 표준과 같은) 기능 세트들을 이용한다. 장비 인터페이스(1310) 및 센서 인터페이스(1315)는 라인(1220)을 통하여 워크스테이션(1230) 상에 있는 머신 인터페이스(1330)와 통신한다.
좀 더 구체적으로, 머신 인터페이스(1330)는 장비 인터페이스(1310)로부터 커맨드들, 상태 이벤트들, 및 수집 데이터를 받고, 필요할 때 이들을 다른 APC 구성요소들 및 이벤트 채널들로 전송한다. 이어서, APC 구성요소들로부터의 응답들이 머신 인터페이스(1330)에 의해 수신된 다음, 장비 인터페이스(1310)로 재전송된다. 머신 인터페이스(1330)는 또한 필요한 경우 메세지들 및 데이터를 재포맷시키고 재구성한다. 머신 인터페이스(1330)는 APC 시스템 관리자(1340) 내에서의 시작/정지 절차들을 지원한다. 이는 또한, 장비 인터페이스(1310)에 의해 수집된 데이터를 버퍼링하고, 적절한 데이터 수집 신호들을 방출하는 APC 데이터 수집기의 기능을 한다.
도시된 특정 실시예에서, APC 시스템은 공정 전체의 소프트웨어 시스템이지만, 본 발명의 실행에 반드시 필요한 것은 아니다. 본 발명에 의해 제시되는 제어 방법들은 실질적으로 공장에 있는 어떠한 반도체 MOSFET 공정 툴에도 적용될 수 있다. 실제로, 본 발명은 동일한 공장 또는 동일한 제조 공정에 있어서 다수의 MOSFET 공정 툴들에 대하여 동시에 이용될 수 있다. APC 프레임워크는 공정 성능의 원격 접속 및 모니터링을 가능하게 한다. 또한, APC 프레임워크를 이용함으로써, 로컬 드라이브들 상에서의 데이터 저장보다 데이터 저장이 더 편리해지고, 더 유연해지며, 비용이 절감될 수 있게 된다. 그러나, 어떠한 대안적인 실시예들에서, 본발명은 로컬 드라이브들에 대하여 이용될 수 있다.
도시된 실시예는 본 발명을 다수의 소프트웨어 구성 요소들을 이용하는 APC 프레임워크에 대해 전개한다. APC 프레임워크 내의 구성요소들에 부가하여, 제어 시스템 내에 포함되는 각 반도체 MOSFET 공정 툴들에 대하여 컴퓨터 스크립트가 쓰여진다. 반도체 제조시 반도체 시스템 내에서 반도체 MOSFET 공정 툴이 동작을 시작하면, 이 반도체 MOSFET 공정 툴은 일반적으로 MOSFET 공정 툴 제어기에 의해 요구되는 동작을 시작하기 위한 스크립트를 요구한다. 제어 방법들은 일반적으로 이러한 스크립트들을 이용하여 규정되고 수행된다. 이러한 스크립트들의 개발은 제어 시스템 개발의 상당한 부분을 포함할 수 있다.
본 특정 실시예에서는, MOSFET 공정 동작을 제어하는 데에 필요한 일들을 수행하는 몇 개의 개별적인 소프트웨어 스크립트들이 있다. 검사대(1217) 및 MOSFET 공정 툴 제어기(1215)를 포함하는 MOSFET 공정 툴(1210)에 대해서는 한 개의 스크립트가 있다. 또한, 검사대(1217)로부터 실제 데이터 포착을 처리하는 스크립트와, 다른 어떠한 스크립트들에 의해 참조될 수 있는 공통 절차들을 포함하는 다른 스크립트가 있다. 또한, APC 시스템 관리자(1340)에 대한 스크립트가 있다. 그러나, 스크립트들의 정확한 수는 실행마다 지정되며, 대안적인 실시예들은 다른 수의 스크립트들을 이용할 수 있다.
예시적인 장치의 동작
도 14는 도 10의 방법(1000)의 한 특정 실시예(1400)를 도시한다. 이 방법(1400)은 도 12 및 13에 도시된 장치(1200)에 의해 실행될 수 있지만, 본 발명은 이에 한정되지 않는다. 이 방법(1400)은 도 14에 설명된 기능들을 수행할 수 있는 어떠한 장치로도 실행될 수 있다. 또한, 도 10의 방법(1000)은 도 14의 방법(1400)에 대안적인 실시예들에서 실행될 수 있다.
이제, 도 12 내지 14를 참조하면, 방법(1400)은 박스(1410)로 설명되는 바와 같이, MOSFET 공정 툴(1210)과 같은 MOSFET 공정 툴을 통하여 다수의 웨이퍼들(1250)을 처리하는 것으로부터 시작된다. 본 특정 실시예에서, MOSFET 공정 툴(1210)은 머신 인터페이스(1330) 및 장비 인터페이스(1310)를 통하여 APC 시스템 관리자(1340)에 의해 공정이 수행되도록 초기화된다. 본 특정 실시예에서, MOSFET 공정 툴(1210)이 동작하기 전에, APC 시스템 관리자 스크립트는 MOSFET 공정 툴(1210)을 초기화할 필요가 있다. 이 단계에서, 스크립트는 MOSFET 공정 툴(1210)의 확인 번호 및 웨이퍼들(1205)의 랏 번호를 기록한다. 이후, 확인 번호는 데이터 저장부(1260) 내에 랏 번호에 대하여 저장된다. APCData 콜, Setup 및 StartMachine 콜들과 같은 나머지 스크립트는 블랭크 또는 더미 데이터로 공식화됨으로써, 머신이 디폴트 설정들을 이용할 수 있게 한다.
이러한 초기화의 일부로서, MOSFET 공정에 대한 초기 설정 포인트들이 라인(1220)을 통하여 MOSFET 공정 툴 제어기(1215)에 제공된다. 이러한 초기 세트 포인트들은 당업계에 공지된 어떠한 적절한 방법으로도 결정되고 실행될 수 있다. 예시된 본 특정 실시예에서, MOSFET 공정 제어는 제어 스레드(control threads)들에 의해 실시된다. 각 제어 스레드는 개별적인 제어기와 같은 역할을 하며, 다양한 공정 조건들에 의해 차별화된다. MOSFET 공정 제어에 있어서, 제어 스레드들은 서로 다른 조건들을 결합시킴으로써 분리된다. 이러한 조건들은, 예를 들어 반도체 MOSFET 공정 툴(1210)의 현재 처리중인 웨이퍼 랏, 반도체 제품, 반도체 제조 동작, 및 이전에 반도체 웨이퍼 랏을 처리했던 하나 또는 그 이상의 반도체 공정 툴들(미도시)을 포함할 수 있다.
제어 스레드들은 서로 다른 공정 조건들이 MOSFET 공정 에러에 다른 영향을 미치기 때문에 분리된다. 각 제어 조건들을 그 자체의 대응하는 제어 스레드로 분리시킴으로써, MOSFET 공정 에러가 제어 스레드 내의 이후의 반도체 웨이퍼 랏이 처리되는 조건들의 조건들의 좀 더 정확한 묘사가 될 수 있다. 에러 측정이 더 적절하기 때문에, 에러를 기초로 한 MOSFET 공정 제어 입력 신호들에 대한 변경이 좀 더 적절해질 것이다.
MOSFET 공정 제어 개요에 대한 제어 스레드는 현재 MOSFET 공정 툴, 현재 동작, 현재 랏에 대한 제품 코드, 및 이전 공정 단계에서의 확인 수에 의존한다. 첫 번째 세 개의 파라미터들은 일반적으로 MOSFET 공정 툴(1210)로부터의 스크립트로 전달되는 환경 정보(context information) 내에서 발견된다. 네 번째 파라미터는 일반적으로 랏이 이전에 처리될 때 저장된다. 일단 네 개의 모든 파라미터들이 규정되면, 이들은 결합되어 제어 스레드 네임을 형성한다. MOS02_OPER01_PROD01_MOS01은 제어 스레드 네임의 예이다. 제어 스레드 네임은 또한 데이터 저장부(1260) 내에 웨이퍼 랏 번호에 대응하여 저장된다.
랏에 제어 스레드 네임이 결합되면, 그 제어 스레드에 대한 초기 설정들이 일반적으로 데이터 저장부(1260)로부터 검색된다. 정보 호출이 이루어질 때에는,적어도 두 개의 가능성이 있다. 한 가능성은 현재 제어 스레드 네임 하에 저장된 어떠한 설정도 없는 것이다. 이는 제어 스레드가 새로운 것일 때, 또는 정보가 분실되거나 삭제되는 경우 일어날 수 있다. 이러한 경우들에 있어서, 스크립트는 그에 관련된 어떠한 에러도 없다는 가정 하에서 제어 스레드를 초기화시키며, MOSFET 제어 입력 설정들로서 MOSFET 공정 에러들의 목표 값들을 이용한다. 제어기들은 초기 설정들로서 디폴트 머신 설정들을 이용하는 것이 바람직하다. 어떠한 설정들을 취함으로써, MOSFET 공정 에러들이 제어 설정들에 다시 관련되어 피드백 제어가 용이해진다.
다른 가능성은 초기 설정들이 제어 스레드 네임 하에 저장되는 것이다. 이러한 경우, 하나 또는 그 이상의 웨이퍼 랏들은 동일한 제어 스레드 네임 하에서 현재 웨이퍼 랏으로서 처리되며, 또한 검사대(1217)를 이용하여 MOSFET 공정 에러에 대하여 측정된다. 이러한 정보가 존재할 때, MOSFET 공정 제어 입력 신호 설정들은 데이터 저장부(1260)로부터 검색된다. 이후, 이러한 설정들은 MOSFET 공정 툴(1210)로 다운로드된다.
웨이퍼들(1205)은 MOSFET 공정 툴(1210)을 통하여 공정이 이루어진다. 도시된 바람직한 실시예에서, 이는 필요한 제어 성능을 갖기만 한다면, 이온 주입, 공정층 증착 및/또는 식각, 포토리소그래피 공정 등과 같이 종래에 공지된 어떠한 MOSFET 공정을 포함할 수 있다. 웨이퍼들(1205)은 MOSFET 공정 툴(1210) 상에서 MOSFET 공정이 이루어진 후, 검사대(1217)에서 검사된다. 검사대(1217)는 웨이퍼들(1205)이 공정이 이루어진 후, 이 웨이퍼들(1205)을 다수의 에러들에 대하여 검사한다. 검사대(1217)의 명령들에 의해 발생된 데이터는 센서 인터페이스(1315) 및 라인(1220)을 통하여 머신 인터페이스(1330)로 전달된다. 검사대 스크립트는 데이터 수집을 위한 다수의 APC 커맨드들로 시작된다. 이후, 검사대 스크립트는 그 자신을 적소에 록(lock)시킨 다음, 데이터 유효 스크립트를 작동시킨다. 이 스크립트는 검사대(1217)에서 APC 프레임워크로의 데이터의 실제 전송을 용이하게 한다. 일단 전송이 완료되면, 스크립트는 퇴거되며 검사대 스크립트의 록을 해제한다. 이렇게 되면, 검사대(1217)와의 상호 작용이 일반적으로 완료된다.
본원의 개시의 이익을 갖는 당업자들에게 자명한 바와 같이, 검사대(1217)에 의해 발생된 데이터는 이용을 위해 선처리되어야 한다. KLA 검사대들과 같은 검사대들은 제어 에러를 측정하기 위한 제어 알고리즘들을 제공한다. 본 특정 실시예에서, 각 에러 측정은 직접적인 방식으로 라인(1220) 상의 MOSFET 공정 제어 입력 신호들중 하나에 대응한다. 에러가 MOSFET 공정 제어 입력 신호를 교정하는 데에 이용되기 전에, 일반적으로 특정량의 선처리가 완료된다.
예를 들어, 선처리는 특이점 제거(outlier rejection)를 포함한다. 이러한 특이점 제거는 이력적인 공정 성능에 비추어 수신 데이터가 적당하다는 것을 보장하는 개략적인 에러 체크이다. 이러한 절차는 각 MOSFET 공정 에러를 이에 대응하는 소정의 한계 파라미터와 비교하는 단계를 포함한다. 일 실시예에서, 소정의 한계들중 하나가 초과된다고 할지라도, 일반적으로 전체 반도체 웨이퍼 랏으로부터의 에러 데이터가 폐기된다.
특이점 제거의 한계를 결정하기 위하여, 수천 개의 실제 반도체 제조구성("fab") 데이터 포인트들이 수집된다. 이후, 이러한 데이터의 수집에 있어서 각 에러 파라미터에 대한 표준 편차가 계산된다. 일 실시예에서는, 특이점 제거에 있어서, 일반적으로 아홉 번의 표준 편차(양 및 음)가 소정의 한계로서 선택된다. 이는 주로, 정상적인 공정 동작 조건들을 상당히 벗어난 포인트들 만이 폐기된다는 것을 보장하기 위하여 수행되는 것이다.
선처리는 또한 데이터를 평활시키는데, 이는 또한 필터링으로도 불려진다. 이러한 필터링은 중요한데, 그 이유는 에러 측정들이 특정량의 무작위 데이터를 가짐으로써, 에러의 값이 상당히 벗어나기 때문이다. 검사대 데이터를 필터링하게 되면, MOSFET 공정 제어 입력 신호 설정들에 있어서의 에러가 더 정확하게 평가될 수 있게 한다. 일 실시예에서, MOSFET 공정 제어 개요는, 이러한 환경에서 다른 필터링 절차들이 이용될 수 있음에도 불구하고, 지수-웨이티드 이동 평균("EWMA") 필터로서 알려진 필터링 절차를 이용한다.
EWMA 필터의 일 실시예는 수학식 (1)로 표현된다:
AVGN= W * MC+ (1-W) * AVGP(1)
여기서, AVGN= 새로운 EWMA 평균이며,
W= 새로운 평균(AVGN)에 대한 웨이트이며,
MC= 현재의 측정치이며; 그리고
AVGP= 이전의 EWMA 평균이다.
웨이트는 필터링의 양을 제어하는 데에 이용될 수 있는 조정가능한 파라미터이며, 일반적으로 0과 1 사이이다. 웨이트는 현재 데이터 포인트의 정확성에 대한 확신을 나타낸다. 측정이 정확한 것으로 고려되면, 웨이트는 1에 가까워져야 한다. 상당량의 공정 불안정이 있는 경우에는, 0에 더 가까운 수가 적절할 것이다.
일 실시예에서는, EWMA 필터링 공정을 이용하기 위한 적어도 두 개의 기술들이 있다. 제 1 기술은 상기 설명한 바와 같이 이전의 평균, 웨이트, 및 현재 측정을 이용한다. 이러한 제 1 실시의 이용의 장점들로는 이용의 용이 및 최소한의 데이터 저장이 있다. 이러한 제 1 실시의 이용의 단점들중 하나는 이 방법이 일반적으로 많은 공정 정보를 보유하지 않는 다는 점이다. 또한, 이러한 방법으로 계산된 이전의 평균은 이전의 모든 데이터 포인트를 구성하는데, 이는 바람직하지 않다. 두 번째 기술은 단지 일부 데이터 만을 보유하며, 매 시간마다 미가공 데이터로부터 평균을 계산한다.
반도체 제조에 있어서의 제조 환경은 어떠한 유일한 도전들을 제시한다. 반도체 웨이퍼 랏들이 MOSFET 공정 툴을 통하여 처리되는 순서는 이들이 검사대 상에서 판독되는 순서에 대응하지 않는다. 이는 데이터 포인트들이 순서를 벗어나 EWMA 평균에 부가되게 한다. 반도체 웨이퍼 랏들은 에러 측정을 검증하기 위하여 한번 이상 분석된다. 어떠한 데이터도 보유되지 않기 때문에, 양쪽을 판독(both readings)함으로써 EWMA 평균이 이루어지는데, 이는 바람직하지 않는 특징이다. 또한, 일부 제어 스레드들은 낮은 볼륨(volume)을 갖는데, 이는 이전의 평균을 구식이 되게 함으로써, MOSFET 공정 제어 입력 신호 설정들에 있어서의 에러를 정확히나타낼 수 없게 된다.
본 특정 실시예에서, MOSFET 공정 툴 제어기(1215)는 EWMA 필터링된 에러를 계산하기 위하여 제한된 데이터 저장을 이용한다. 즉, 제 1 기술을 이용한다. 랏 번호, 랏이 처리되었던 시간, 및 다수의 에러 추정치를 포함하는 웨이퍼 랏 데이터는 제어 스레드 네임하에서 데이터 저장부(1260) 내에 저장된다. 새로운 데이터 세트가 수집되면, 데이터 저장부(1260)로부터 데이터 스택이 검색되어 분석된다. 처리되고 있는 현재 랏의 랏 번호가 스택 내의 것과 비교된다. 랏 번호가 현재 거기에 있는 어떠한 데이터와 매치된다면, 에러 측정이 대체된다. 그렇지 않으면, 랏들이 처리되었던 시간 주기들에 따라, 데이터 포인트가 연대적인 순서로 현재의 스택에 부가된다. 일 실시예에서는, 128 시간이 경과된 스택 내의 어떠한 데이터 포인트가 제거된다. 일단 상기 설명된 단계들이 완료되면, 새로운 필터 평균이 계산된 다음 데이터 저장부(1260)에 저장된다.
따라서, 데이터는 수집되고 선처리된 다음, 처리되어 MOSFET 공정 제어 입력 신호 설정들에서의 현재의 에러들의 추정치를 발생시킨다. 먼저, 데이터는 상기 설명한 바와 같이 특이점 제거의 표준을 수행하는 컴파일된 Matlab플러그인으로 전달된다. 플러그인 인터페이스로의 입력들은 다수의 에러 측정들 및 한계값들을 포함하는 어레이이다. 플러그인 인터페이스로의 리턴은 단일 토글 변수(single toggle variable)이다. 넌제로 리턴은 폐기 표준이 부족하다는 것을 나타내는데, 그렇지 않으면 변수가 제로 디폴트 값으로 리턴되고 스크립트는 공정을 계속한다.
특이점 제거가 완료된 후, 데이터는 EWMA 필터링 절차로 넘어간다. 랏에 관련된 제어 스레드 네임에 대한 제어기 데이터가 검색되며, 랏 데이터의 스택에 대한 모든 적절한 동작이 수행된다. 이는 리던던트 데이터의 대체 또는 오래된 데이터의 제거를 포함한다. 일단 데이터 스택이 적절하게 준비되면, 이는 에러값들에 대응하는 시간 배열된 어레이들을 따라 올라가면서 분석된다. 이러한 어레이들은 그의 실행에 필요한 파라미터의 어레이와 함께 EWMA 플러그인 내로 공급된다. 일 실시예에서, 플러그인으로부터의 리턴은 여섯 개의 필터링된 에러값들로 구성된다.
도 14를 다시 참조하면, 박스(1420)로 설명되는 바와 같이, 데이터 선처리는 WET 모델을 이용하여, 최종 WET 측정 단계에서 측정될 WET 측정값들을 예측하는 것을 포함한다. 공지된, 잠재적인 특징 파라미터들은 특징적인 데이터 패턴들에 의해 확인되거나, 또는 MOSFET 공정 제어에 대한 공지된 변경들의 결과로서 확인될 수 있다. 예를 들어, 게이트 임계 치수에 있어서의 변경들이 예측된 최종 WET 측정들에 어떻게 영향을 주는 지를 확인 및 모델링하는 것은 이후의 범주에 포함된다.
제어 공정에 있어서의 다음 단계는 MOSFET 공정 툴(1210)의 MOSFET 공정 툴 제어기(1215)에 대한 새로운 설정들을 계산하는 것이다. 현재의 웨이퍼 랏에 대응하는 제어 스레드에 대한 이전의 설정들은 데이터 저장부(1260)로부터 검색된다. 이 데이터는 현재 MOSFET 공정 에러들의 세트와 함께 쌍을 이룬다. 새로운 설정들은 컴파일된 Matlab플러그인을 불러냄으로써 계산된다. 이러한 적용은 다수의 입력들을 통합하고, 개별적인 실행 구성요소 내에서 계산들을 수행하며, 그리고 다수의 출력들을 메인 스크립트로 리턴시킨다. 일반적으로, Matlab플러그인의 입력들은 MOSFET 공정 제어 입력 신호 설정들, 검사대 에러들, 제어 알고리즘에 필요한 파라미터들의 어레이, 및 현재 이용되지 않는 플러그 에러이다. Matlab플러그인의 출력들은 상기 설명된 제어기 알고리즘에 따라 플러그인에서 계산된 새로운 제어기 설정들이다.
일반적으로 제어 동작의 실제 형태 및 범위를 결정하는 MOSFET 공정 엔지니어 또는 제어 엔지니어가 파라미터들을 설정할 수 있다. 이들은 임계값들, 최대 단계 규모들, 제어기 중량들, 및 목표값들을 포함한다. 일단 새로운 파라미터 설정들이 계산되면, 스크립트는 데이터 저장부(1260) 내에 상기 계산된 설정들을 저장하며, 이에 따라 MOSFET 공정 툴(1210)이 처리될 다음 웨이퍼에 대하여 이들을 검색할 수 있게 된다. 본 발명에 의해 제시되는 원리들은 다른 타입의 제조 프레임워크들 내에서 실시될 수 있다.
다시 도 14를 참조하면, 박스(1430)로 나타낸 바와 같이, 새로운 설정들의 계산은 워크피스(1205) WET 값들을 MOSFET 공정 레시피 파라미터들의 함수로서 모델링하는 것을 포함한다. 이러한 모델링은 Matlab플러그인에 의해 수행될 수 있다. 본 특정 실시예에서는, 단지 공지된 잠재적인 특징 파라미터들 만이 모델링되며, 모델들은 머신 인터페이스(1330)에 의해 액세스되는 데이터베이스(1235) 내에 저장된다. 데이터베이스(1235)는 도시된 바와 같이 워크스테이션(1230) 상에 있거나, 또는 APC 프레임워크의 어떠한 다른 부분 내에 있을 수 있다. 이를 테면, 대안적인 실시예들에서, 모델들은 APC 시스템 관리자(1340)에 의해 관리되는 데이터 저장부(1260) 내에 저장될 수 있다. 일반적으로, 모델은 수학적인 모델, 즉 MOSFET 공정 레시피 제어(들)에 있어서의 변화(들)이 증착 균일도, 웨이퍼 필름 전체에 걸친 필름 두께 변화, 필름의 굴절율 등과 같은 유전체 필름 특성들 및 MOSFET 공정 성능에 어떻게 영향을 주는 지를 설명하는 방정식이다. 상기 제시된 많은 예시적인 실시예들에서, 트랜지스터 모델들, 및/또는 공정 단계 서브 모델(들)은 이러한 모델들의 예이다.
이용되는 특정한 모델은, 특정한 MOSFET 공정 툴(1210) 및 모델화되는 특정한 특징 파라미터에 따라 실시될 때 마다 지정된다. 모델 내에서의 관계가 선형인지 아니면 비선형인지는 관련된 특정 파라미터들에 의존한다.
이후, 새로운 설정들이 MOSFET 공정 툴 제어기(1215)로 전송되어 적용된다. 따라서, 다시 도 14를 참조하면, 박스(1440)로 설명한 바와 같이, 일단 워크피스(1205) WET 값들이 모델화되면, 이 모델은 적어도 하나의 MOSFET 공정 레시피 제어 입력 파라미터를 변경하도록 적용된다. 본 특정 실시예에서, 머신 인터페이스(1330)는 데이터베이스(1235)로부터 모델을 검색하고, 각 값(들)을 플러그인하며, 그리고 MOSFET 공정 레시피 제어 입력 파라미터(들) 내에서의 필요한 변경(들)을 결정한다. 이후, 이러한 변경은 머신 인터페이스(1330)에 의해 라인(1220)을 통하여 장비 인터페이스(1310)로 전달된다. 이렇게 되면, 장비 인터페이스(1310)는 상기 변경을 실시한다.
본 실시예는 또한 모델들의 갱신을 제공한다. 이는 도 14의 박스(1450 내지 1460)로 설명되는 바와 같이, MOSFET 공정 레시피 제어 입력 파라미터들의 변경의적어도 하나의 효과를 모니터링하고(박스 1450), 모니터링된 효과(들)을 기초로 적용된 모델을 갱신하는 것(박스 1460)을 포함한다. 이를 테면, MOSFET 공정 툴(1210) 동작의 다양한 양상은 MOSFET 공정 툴(1210)이 노화됨에 따라 변하게 된다. 특징 파라미터(예를 들어, 워크피스(1205)의 게이트 임계 치수) 측정의 결과로서 실시되는 MOSFET 공정 레시피 변경(들)의 효과를 모니터링함으로써, 필요한 값이 갱신되어 성능이 우수해진다.
상기 설명한 바와 같이, 본 특정 실시예는 APC 시스템을 실시한다. 따라서, 변경들은 "랏들" 사이에서 실시된다. 박스들(1420 내지 1460)에서 설명된 동작들은 도 14의 박스(1470)로 설명한 바와 같이, 현재의 랏이 처리된 후, 그리고 두 번째 랏이 처리되기 전에 실시된다. 그러나, 본 발명은 이에 한정되지 않는다. 또한, 상기 설명한 바와 같이, 한 랏은 천개부터 수천개까지의 (또는 실질적으로는 어떠한 한정된 수의) 어떠한 실행가능한 수의 웨이퍼들로 구성된다. "랏"을 구성하는 것은 실시마다 지정되며, 이에 따라 갱신이 이루어지는 제조 공정의 시점은 실시마다 달라진다.
본 발명에 따른 제조 방법의 상기 개시된 어떠한 실시예는 목표 이외의 공정을 감소시키고 종류 수율을 개선시킬 수 있다. 또한, 본 발명에 따른 제조 방법의 상기 개시된 어떠한 실시예는 증가된 디바이스 정확성 및 정밀도, 증가된 효율 및 증가된 디바이스 수율을 갖는 반도체 디바이스 제조를 가능하게 하여, 능률적이고 단순화된 공정 흐름을 가능하게 함으로써, 제조 공정의 복잡성을 감소시키고 비용을 줄이며 생산량을 증가시킨다.
개시된 특정 실시예들은 단지 예시적인 것으로서, 본 발명은 본원의 이득을 갖는 당업자들에게 명백한, 다르지만 동등한 방법들로 변형 및 실행될 수 있다. 또한, 본 발명은 본원에 개시된 구조 또는 설계의 세부사항들에 한정되지 않으며, 하기의 청구범위들에 의해서만 한정된다. 따라서, 상기 설명된 특정 실시예들은 변형될 수 있으며, 이러한 모든 변형들은 본 발명의 범위 및 정신 내에 있는 것으로 간주된다. 따라서, 본 발명은 청구범위들에 의해 규정된다.

Claims (10)

  1. 워크피스(100)를 공정하는 단계와;
    상기 공정의 특징 파라미터(110)를 측정하는 단계와;
    트랜지스터 모델(120)에 대한 입력으로서 상기 측정된 특징 파라미터(110)를 이용하여, 상기 측정된 특징 파라미터(110)에 대응하는 출력 신호(125)를 생성하는 단계와;
    상기 출력 신호(125)를 기초로 WET 결과값(145)을 예측하는 단계(130)와;
    상기 예측된 WET 결과값(145)을 기초로 결함이 있는 공정을 검출하는 단계(150)와; 그리고
    상기 결함이 있는 공정을 교정하는 단계(135, 155)를 포함하는 것을 특징으로 하는 제조 방법.
  2. 제 1 항에 있어서, 상기 트랜지스터 모델(120)에 대한 입력으로서 상기 측정된 특징 파라미터(110)를 이용하여, 상기 측정된 특징 파라미터(110)에 대응하는 출력 신호(125)를 생성하는 단계는 부분 최소 제곱 트랜지스터 모델(120)에 대한 입력으로서 상기 측정된 특징 파라미터를 이용하는 단계를 포함하고;
    상기 부분 최소 제곱 트랜지스터 모델(120)에 대한 입력으로서 상기 측정된 특징 파라미터를 이용하는 단계는 WET 측정 출력값들의 세트에 인라인 공정 도량형 입력값들의 세트를 맵핑시키기 위하여 상기 부분 최소 제곱 트랜지스터 모델(120)을 이용하는 단계를 포함하며; 그리고
    상기 WET 측정 출력값들의 세트에 인라인 공정 도량형 입력값들의 세트를 맵핑시키기 위하여 상기 부분 최소 제곱 트랜지스터 모델(120)을 이용하는 단계는, 적어도 상기 WET 측정 출력값들의 서브세트에 상당한 영향을 미치는 적어도 인라인 공정 도량형 입력값들의 서브세트를 규정하기 위하여 부분 최소 제곱 트랜지스터 모델(120)을 이용하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 상기 결함이 있는 공정을 교정하는 단계(135, 155)는 이후의 WET 결과값들(145)이 지정된 값들의 범위 내에 있게 하는 데에 필요한 공정 변경을 규정하기 위하여 상기 트랜지스터 모델(120)을 반전시키는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제 2 항에 있어서, 상기 결함이 있는 공정을 교정하는 단계(135, 155)는 이후의 WET 결과값들(145)이 지정된 값들의 범위 내에 있게 하는 데에 필요한 공정 변경을 규정하기 위하여 상기 트랜지스터 모델(120)을 반전시키는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 3 항에 있어서, 상기 공정 변경을 규정하기 위하여 트랜지스터 모델(120)을 반전시키는 단계는 이후의 WET 결과값들(145)이 지정된 값들의 범위 내에 있게 하는 데에 필요한, 상기 공정에 의해 형성된 특징부의 임계 치수 변경을 규정하는단계를 포함하며;
    상기 공정에 의해 형성된 특징부의 임계 치수 변경을 규정하는 단계는 MOS 트랜지스터의 폴리 게이트 라인의 폭, 스페이서의 폭, 게이트 절연층의 두께 및 실리사이드층의 두께 중에서 적어도 하나의 임계 치수 변경을 규정하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제 3 항에 있어서, 상기 공정 변경을 규정하기 위하여 트랜지스터 모델(120)을 반전시키는 단계는 이후의 예측된 WET 결과값들(145)이 지정된 값들의 범위 내에 있게 하는 데에 필요한, 상기 공정에 의해 형성된 특징부의 도핑 레벨의 변경을 규정하는 단계를 포함하고;
    상기 공정에 의해 형성된 특징부의 도핑 레벨의 변경을 규정하는 단계는 상기 MOS 트랜지스터의 소스/드레인 영역의 도핑 레벨의 변경하는 단계와 상기 MOS 트랜지스터의 소스/드레인 연장(SDE) 영역의 도핑 레벨의 변경을 규정하는 단계중 적어도 하나를 포함하는 것을 특징으로 하는 방법.
  7. 제 4 항에 있어서, 상기 공정 변경을 규정하기 위하여 트랜지스터 모델(120)을 반전시키는 단계는 이후의 WET 결과값들(145)이 지정된 값들의 범위 내에 있게 하는 데에 필요한, 상기 공정에 의해 형성된 특징부의 임계 치수 변경을 규정하는 단계를 포함하며;
    상기 공정에 의해 형성된 특징부의 임계 치수 변경을 규정하는 단계는 MOS트랜지스터의 폴리 게이트 라인의 폭, 스페이서의 폭, 게이트 절연층의 두께 및 실리사이드층의 두께 중에서 적어도 하나의 임계 치수 변경을 규정하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제 4 항에 있어서, 상기 공정 변경을 규정하기 위하여 트랜지스터 모델(120)을 반전시키는 단계는 이후의 예측된 WET 결과값들(145)이 지정된 값들의 범위 내에 있게 하는 데에 필요한, 상기 공정에 의해 형성된 특징부의 도핑 레벨의 변경을 규정하는 단계를 포함하고;
    상기 공정에 의해 형성된 특징부의 도핑 레벨의 변경을 규정하는 단계는 상기 MOS 트랜지스터의 소스/드레인 영역의 도핑 레벨의 변경하는 단계와 상기 MOS 트랜지스터의 소스/드레인 연장(SDE) 영역의 도핑 레벨의 변경을 규정하는 단계중 적어도 하나를 포함하는 것을 특징으로 하는 방법.
  9. 컴퓨터에 의해 실행될 때 워크피스(100) 제조 방법을 수행하는, 명령들로 엔코드되는 컴퓨터 판독가능한 프로그램 저장 장치로서, 상기 방법은:
    워크피스(100)를 공정하는 단계와;
    상기 워크피스(100) 상에서 수행된 공정의 특징 파라미터(110)를 측정하는 단계와;
    트랜지스터 모델(120)에 대한 입력으로서 상기 측정된 특징 파라미터(110)를 이용하여, 상기 측정된 특징 파라미터(110)에 대응하는 출력 신호(125)를 생성하는단계와;
    상기 출력 신호(125)를 기초로 WET 결과값(145)을 예측하는 단계(130)와;
    상기 예측된 WET 결과값(145)을 기초로 결함이 있는 공정을 검출하는 단계(150)와; 그리고
    상기 결함이 있는 공정을 교정하는 단계(135, 155)를 포함하며;
    상기 트랜지스터 모델(120)에 대한 입력으로서 상기 측정된 특징 파라미터(110)를 이용하여, 상기 측정된 특징 파라미터(110)에 대응하는 출력 신호(125)를 생성하는 단계는 부분 최소 제곱 트랜지스터 모델(120)에 대한 입력으로서 상기 측정된 특징 파라미터를 이용하는 단계를 포함하고; 상기 부분 최소 제곱 트랜지스터 모델(120)에 대한 입력으로서 상기 측정된 특징 파라미터를 이용하는 단계는 WET 측정 출력값들의 세트에 인라인 공정 도량형 입력값들의 세트를 맵핑시키기 위하여 상기 부분 최소 제곱 트랜지스터 모델(120)을 이용하는 단계를 포함하며; 그리고 상기 WET 측정 출력값들의 세트에 인라인 공정 도량형 입력값들의 세트를 맵핑시키기 위하여 상기 부분 최소 제곱 트랜지스터 모델(120)을 이용하는 단계는, 적어도 상기 WET 측정 출력값들의 서브세트에 상당한 영향을 미치는 적어도 인라인 공정 도량형 입력값들의 서브세트를 규정하기 위하여 부분 최소 제곱 트랜지스터 모델(120)을 이용하는 단계를 포함하며; 그리고
    상기 결함이 있는 공정을 교정하는 단계(135, 155)는 이후의 WET 결과값들(145)이 지정된 값들의 범위 내에 있게 하는 데에 필요한 공정 변경을 규정하기 위하여 상기 트랜지스터 모델(120)을 반전시키는 단계를 포함하는 것을 특징으로 하는 컴퓨터 판독가능한 프로그램 저장 장치.
  10. 워크피스(100)를 공정하는 단계와;
    상기 워크피스(100) 상에서 수행된 공정의 특징 파라미터(110)를 측정하는 단계와;
    트랜지스터 모델(120)에 대한 입력으로서 상기 측정된 특징 파라미터(110)를 이용하여, 상기 측정된 특징 파라미터(110)에 대응하는 출력 신호(125)를 생성하는 단계와;
    상기 출력 신호(125)를 기초로 WET 결과값(145)을 예측하는 단계(130)와;
    상기 예측된 WET 결과값(145)을 기초로 결함이 있는 공정을 검출하는 단계(150)와; 그리고
    상기 결함이 있는 공정을 교정하는 단계(135, 155)를 포함하며;
    상기 트랜지스터 모델(120)에 대한 입력으로서 상기 측정된 특징 파라미터(110)를 이용하여, 상기 측정된 특징 파라미터(110)에 대응하는 출력 신호(125)를 생성하는 단계는 부분 최소 제곱 트랜지스터 모델(120)에 대한 입력으로서 상기 측정된 특징 파라미터를 이용하는 단계를 포함하고; 상기 부분 최소 제곱 트랜지스터 모델(120)에 대한 입력으로서 상기 측정된 특징 파라미터를 이용하는 단계는 WET 측정 출력값들의 세트에 인라인 공정 도량형 입력값들의 세트를 맵핑시키기 위하여 상기 부분 최소 제곱 트랜지스터 모델(120)을 이용하는 단계를 포함하며; 그리고 상기 WET 측정 출력값들의 세트에 인라인 공정 도량형 입력값들의세트를 맵핑시키기 위하여 상기 부분 최소 제곱 트랜지스터 모델(120)을 이용하는 단계는, 적어도 상기 WET 측정 출력값들의 서브세트에 상당한 영향을 미치는 적어도 인라인 공정 도량형 입력값들의 서브세트를 규정하기 위하여 부분 최소 제곱 트랜지스터 모델(120)을 이용하는 단계를 포함하며; 그리고
    상기 결함이 있는 공정을 교정하는 단계(135, 155)는 이후의 WET 결과값들(145)이 지정된 값들의 범위 내에 있게 하는 데에 필요한 공정 변경을 규정하기 위하여 상기 트랜지스터 모델(120)을 반전시키는 단계를 포함하는 제조 방법을 수행하도록 프로그램된 것을 특징으로 하는 컴퓨터.
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