KR102649158B1 - 반도체 제조 공정의 수율을 예측하는 방법 - Google Patents

반도체 제조 공정의 수율을 예측하는 방법 Download PDF

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Abstract

기판 상에 반도체 디바이스들을 제조하는 공정과 관련된 수율을 예측하는 방법이 설명되며, 상기 방법은: 모델링된 파라미터들을 수율 파라미터로 바꾸는 트레이닝된 제 1 모델을 얻는 단계 -상기 모델링된 파라미터들은: a) 공정에 의해 제조되는 디바이스 요소의 기하학적 특성, 치수 또는 위치 중 1 이상과 연계된 기하학적 파라미터들, 및 b) 트레이닝된 자유 파라미터들을 포함함- ; 공정을 특성화하는 공정 파라미터들을 포함하는 공정 파라미터 데이터를 얻는 단계; 공정 파라미터 데이터를 상기 기하학적 파라미터들의 값들로 변환하는 단계; 및 트레이닝된 제 1 모델 및 기하학적 파라미터들의 값들을 사용하여 수율 파라미터를 예측하는 단계를 포함한다.

Description

반도체 제조 공정의 수율을 예측하는 방법
본 출원은 2018년 12월 3일에 출원된 US 출원 62/774,488의 우선권을 주장하며, 이는 본 명세서에서 그 전문이 인용참조된다.
본 발명은 반도체 제조 공정들에 관한 것으로, 특히 공정을 거친 기판들의 전기적 특성들 및 수율을 예측하는 방법들에 관한 것이다.
리소그래피 장치는 기판 상에 원하는 패턴을 적용시키도록 구성되는 기계이다. 리소그래피 장치는, 예를 들어 집적 회로(IC)의 제조 시에 사용될 수 있다. 리소그래피 장치는, 예를 들어 기판(예를 들어, 웨이퍼) 상에 제공된 방사선-감응재(레지스트) 층 상으로 패터닝 디바이스(예를 들어, 마스크)의 패턴(흔히 "디자인 레이아웃" 또는 "디자인"이라고도 함)을 투영할 수 있다.
기판 상에 패턴을 투영하기 위해 리소그래피 장치는 전자기 방사선을 사용할 수 있다. 이 방사선의 파장은 기판 상에 형성될 수 있는 피처(feature)들의 최소 크기를 결정한다. 현재 사용되는 전형적인 파장들은 365 nm(i-line), 248 nm, 193 nm 및 13.5 nm이다. 4 내지 20 nm 범위, 예를 들어 6.7 nm 또는 13.5 nm의 파장을 갖는 극자외(EUV) 방사선을 사용하는 리소그래피 장치가 사용되어, 예를 들어 193 nm의 파장을 갖는 방사선을 사용하는 리소그래피 장치보다 기판 상에 더 작은 피처들을 형성할 수 있다.
저(low)-k1 리소그래피가 리소그래피 장치의 전형적인 분해능 한계보다 작은 치수들을 갖는 피처들을 처리하는 데 사용될 수 있다. 이러한 공정에서, 분해능 공식은 CD = k1×λ/NA로서 표현될 수 있으며, 이때 λ는 채택되는 방사선의 파장이고, NA는 리소그래피 장치 내의 투영 광학기의 개구수(numerical aperture)이며, CD는 "임계 치수"[일반적으로, 프린트되는 최소 피처 크기, 이 경우에는 반-피치(half-pitch)]이고, k1은 경험적인 분해능 인자이다. 일반적으로, k1이 작을수록, 특정한 전기적 기능 및 성능을 달성하기 위하여 회로 설계자에 의해 계획된 형상 및 치수들과 비슷한 패턴을 기판 상에 재현하기가 더 어려워진다. 이 어려움을 극복하기 위해, 정교한 미세조정 단계들이 리소그래피 투영 장치 및/또는 디자인 레이아웃에 적용될 수 있다. 이들은, 예를 들어 NA의 최적화, 맞춤 조명 방식(customized illumination scheme), 위상 시프팅 패터닝 디바이스들의 사용, 디자인 레이아웃에서의 광 근접 보정(optical proximity correction: OPC, 때로는 "광학 및 공정 보정"이라고도 칭함)과 같은 디자인 레이아웃의 다양한 최적화, 또는 일반적으로 "분해능 향상 기술들"(resolution enhancement techniques: RET)로 정의되는 다른 방법들을 포함하며, 이에 제한되지는 않는다. 대안적으로, 리소그래피 장치의 안정성을 제어하는 엄격한 제어 루프가 저 k1에서 패턴의 재현을 개선하는 데 사용될 수 있다.
이 엄격한 제어 루프들은 일반적으로 적용된 패턴을 나타내는 적용된 패턴 또는 메트롤로지 타겟들의 특성들을 측정하는 메트롤로지 툴을 사용하여 얻어지는 메트롤로지 데이터에 기초한다. 일반적으로, 메트롤로지 툴은 패턴 및/또는 타겟들의 위치 및/또는 치수들의 광학 측정에 기초한다. 본질적으로, 이 광학 측정들이 집적 회로들의 제조 공정의 품질을 대표한다고 가정된다.
광학 측정들에 기반한 제어에 추가하여, e-빔 기반 측정들도 수행될 수 있다; 그 중에서, (HMI에 의해 제공되는) e-빔 툴를 사용한 소위 저전압 측정이 활용될 수 있다. 이러한 저전압 대비 측정은 기판에 적용된 층들 사이의 전기적 접촉 품질을 나타낸다.
통상적으로, 모든 공정 단계들이 완료된 후, 기판의 각 다이는 기능적 반도체 디바이스(IC)를 산출하는 데 적절하여야 한다. 원칙적으로, IC의 추가 패키징이 수행되기 전에 각각의 다이는 다양한 기술들, 그 중에서도 전기적 프로빙(electrical probing)을 사용하여 전기적 테스트를 거친다. 전기적 프로빙은 일반적으로 다이에 걸쳐 다수 위치들에서 수행되어, 다수 전기적 속성들[예를 들어, 전압, 저항, 주파수, 특정 빈 코드(bin code)라고 하는 각각의 파라미터]을 측정한다. 빈 코드들의 값들은 IC 품질의 좋은 지표이다; 예를 들어, 측정된 저항이 매우 높은 경우, 이는 구성요소들 간의 전기적 접촉이 달성되지 않고, 이에 따라 IC가 기능할 가능성이 매우 낮음을 나타낼 수 있다. 기판들의 전기적 속성들의 테스트가 많은 수의 비-기능 IC들을 전하는 경우, 제조 공정이 낮은 수율을 갖는다고 가정될 수 있다.
IC 생산의 최종 스테이지에서의 테스트의 단점은, 모든 공정 단계들의 실행 후에만 기능 IC 대 비-기능 IC의 원하는 최소 비를 제공하는 것과 관련된 공정의 수율이 소정 기준을 충족하는지 여부가 결정될 수 있다는 것이다.
발명자들의 목적은 현 기술 수준의 언급된 단점들에 대처하는 것이다.
본 발명의 제 1 실시형태에서, 기판 상에 반도체 디바이스들을 제조하는 공정과 관련된 수율을 예측하는 방법이 제공되며, 상기 방법은: 모델링된 파라미터들을 수율 파라미터로 바꾸는 트레이닝(train)된 제 1 모델을 얻는 단계 -상기 모델링된 파라미터들은: a) 공정에 의해 제조되는 디바이스 요소의 기하학적 특성, 치수 또는 위치 중 1 이상과 연계된 기하학적 파라미터들, 및 b) 트레이닝된 자유 파라미터(free parameter)들을 포함함- ; 공정을 특성화하는 공정 파라미터들을 포함하는 공정 파라미터 데이터를 얻는 단계; 공정 파라미터 데이터를 기하학적 파라미터들의 값들로 변환하는 단계; 및 트레이닝된 제 1 모델 및 기하학적 파라미터들의 값들을 사용하여 수율 파라미터를 예측하는 단계를 포함한다.
본 발명의 제 2 실시형태에서, 공정 파라미터 데이터에 기초하여 수율 파라미터를 예측하기 위한 제 1 모델을 구성하는 방법이 제공되며, 이는: 제조 공정에 의해 제조되는 디바이스의 복수의 디바이스 요소들에 대한 수율 확률 모델을 결정하는 단계 -각각의 수율 확률 모델은 1 이상의 모델링된 파라미터를 그 대응하는 디바이스 요소에 대한 수율 확률로 바꾸는 기하학적 공식을 포함하고, 상기 모델링된 파라미터들은 기하학적 파라미터들 및 트레이닝된 자유 파라미터들을 포함함- ; 및 디바이스 요소들 각각에 대한 수율 확률 모델들의 조합으로서 상기 제 1 모델을 구성하는 단계를 포함한다.
이제 첨부된 개략적인 도면들을 참조하여, 단지 예시의 방식으로만 본 발명의 실시예들을 설명할 것이다:
도 1은 리소그래피 장치의 개략적인 개요도;
도 2는 리소그래피 셀의 개략적인 개요도;
도 3은 반도체 제조를 최적화하기 위한 3 가지 핵심 기술들 간의 상호작동을 나타내는 전체론적(holistic) 리소그래피의 개략적인 표현을 도시하는 도면;
도 4는 측정된 공정 특성과 전기적 프로브 데이터 사이의 관계의 결정을 개략적으로 나타내는 도면;
도 5는 본 발명의 제 1 실시예에 따른 방법의 흐름도; 및
도 6은 (a) 모든 후속 층들을 제 1 층 A에 정렬하는 오버레이 트리 방법론(overlay tree methodology), 및 (b) 층 A보다는 층 B에 층 C를 정렬하는 대안적인 오버레이 트리를 나타내는 도면이다.
본 명세서에서, "방사선" 및 "빔"이라는 용어는 (예를 들어, 365, 248, 193, 157 또는 126 nm의 파장을 갖는) 자외 방사선 및 EUV(예를 들어, 약 5 내지 100 nm 범위 내의 파장을 갖는 극자외 방사선)를 포함하는 모든 형태의 전자기 방사선을 포괄하는 데 사용된다.
본 명세서에서 채택된 "레티클", "마스크" 또는 "패터닝 디바이스"라는 용어는 기판의 타겟부에 생성될 패턴에 대응하여 입사하는 방사선 빔에 패터닝된 단면을 부여하는 데 사용될 수 있는 일반적인 패터닝 디바이스를 언급하는 것으로 폭넓게 해석될 수 있다; 또한, "광 밸브(light valve)"라는 용어가 이러한 맥락에서 사용될 수도 있다. 전형적인 마스크[투과형 또는 반사형; 바이너리(binary), 위상-시프팅, 하이브리드(hybrid) 등] 이외에, 여타의 이러한 패터닝 디바이스의 예시들로 다음을 포함한다:
- 프로그램가능한 거울 어레이. 이러한 거울 어레이들에 대한 더 많은 정보는, 본 명세서에서 인용참조되는 미국 특허 제 5,296,891호 및 제 5,523,193호에서 주어진다.
- 프로그램가능한 LCD 어레이. 이러한 구성의 일 예시는, 본 명세서에서 인용참조되는 미국 특허 제 5,229,872호에서 주어진다.
도 1은 리소그래피 장치(LA)를 개략적으로 도시한다. 리소그래피 장치(LA)는 방사선 빔(B)(예를 들어, UV 방사선, DUV 방사선 또는 EUV 방사선)을 컨디셔닝(condition)하도록 구성되는 조명 시스템(일루미네이터라고도 함)(IL); 패터닝 디바이스(예를 들어, 마스크)(MA)를 지지하도록 구성되고, 소정 파라미터들에 따라 패터닝 디바이스(MA)를 정확히 위치시키도록 구성된 제 1 위치설정기(PM)에 연결되는 지지 구조체(예를 들어, 마스크 테이블)(MT); 기판(예를 들어, 레지스트-코팅된 웨이퍼)(W)을 유지하도록 구성되고, 소정 파라미터들에 따라 기판을 정확히 위치시키도록 구성된 제 2 위치설정기(PW)에 연결되는 기판 테이블(예를 들어, 웨이퍼 테이블)(WT); 및 기판(W)의 (예를 들어, 1 이상의 다이를 포함하는) 타겟부(C) 상으로 패터닝 디바이스(MA)에 의해 방사선 빔(B)에 부여된 패턴을 투영하도록 구성되는 투영 시스템(예를 들어, 굴절 투영 렌즈 시스템)(PS)을 포함한다.
작동 시, 일루미네이터(IL)는 예를 들어 빔 전달 시스템(BD)을 통해 방사선 소스(SO)로부터 방사선 빔을 수용한다. 조명 시스템(IL)은 방사선을 지향, 성형, 또는 제어하기 위하여, 굴절, 반사, 자기, 전자기, 정전기 또는 다른 타입의 광학 구성요소들, 또는 여하한의 그 조합과 같은 다양한 타입들의 광학 구성요소들을 포함할 수 있다. 일루미네이터(IL)는 패터닝 디바이스(MA)의 평면에서 방사선 빔의 단면에 원하는 공간 및 각도 세기 분포를 갖기 위해, 방사선 빔(B)을 컨디셔닝하는 데 사용될 수 있다.
본 명세서에서 사용되는 "투영 시스템"(PS)이라는 용어는, 사용되는 노광 방사선에 대하여, 또는 침지 액체의 사용 또는 진공의 사용과 같은 다른 인자들에 대하여 적절하다면, 굴절, 반사, 카타디옵트릭(catadioptric), 아나모픽(anamorphic), 자기, 전자기 및 정전기 광학 시스템, 또는 여하한의 그 조합을 포함하는 다양한 타입의 투영 시스템을 내포하는 것으로서 폭넓게 해석되어야 한다. 본 명세서의 "투영 렌즈"라는 용어의 어떠한 사용도 "투영 시스템"(PS)이라는 좀 더 일반적인 용어와 동의어로 간주될 수 있다.
리소그래피 장치는 투영 시스템과 기판 사이의 공간을 채우기 위해서, 기판의 적어도 일부분이 비교적 높은 굴절률을 갖는 액체, 예컨대 물로 덮일 수 있는 형태로 구성될 수 있다 - 이는 침지 리소그래피라고도 한다. 침지 기술에 대한 더 많은 정보는 미국 특허 제 6,952,253호 및 PCT 공개공보 WO99-49504호에서 주어지며, 이들은 본 명세서에서 인용참조된다.
또한, 리소그래피 장치(LA)는 2 개(듀얼 스테이지) 이상의 기판 테이블(WT) 및, 예를 들어 2 이상의 지지 구조체(MT)(도시되지 않음)를 갖는 형태로 구성될 수 있다. 이러한 "다수 스테이지" 기계에서는 추가 테이블/구조체가 병행하여 사용될 수 있으며, 또는 1 이상의 테이블이 기판(W) 상에 패터닝 디바이스(MA)의 디자인 레이아웃을 노광하는 데 사용되고 있는 동안 1 이상의 다른 테이블에서는 준비작업 단계가 수행될 수 있다.
작동 시, 방사선 빔(B)은 지지 구조체(예를 들어, 마스크 테이블)(MT) 상에 유지되어 있는 패터닝 디바이스(예를 들어, 마스크)(MA) 상에 입사되며, 패터닝 디바이스(MA)에 의해 패터닝된다. 마스크(MA)를 가로질렀으면, 방사선 빔(B)은 투영 시스템(PS)을 통과하며, 이는 기판(W)의 타겟부(C) 상에 상기 빔을 포커스한다. 제 2 위치설정기(PW) 및 위치 센서(IF)(예를 들어, 간섭계 디바이스, 리니어 인코더, 2-D 인코더 또는 용량성 센서)의 도움으로, 기판 테이블(WT)은 예를 들어 방사선 빔(B)의 경로 내에 상이한 타겟부(C)들을 위치시키도록 정확하게 이동될 수 있다. 이와 유사하게, 제 1 위치설정기(PM) 및 가능하게는 (도 1에 명확히 도시되지 않은) 또 다른 위치 센서는 방사선 빔(B)의 경로에 대해 마스크(MA)를 정확히 위치시키는 데 사용될 수 있다. 마스크(MA) 및 기판(W)은 마스크 정렬 마크들(M1, M2) 및 기판 정렬 마크들(P1, P2)을 이용하여 정렬될 수 있다. 비록, 예시된 기판 정렬 마크들은 지정된(dedicated) 타겟부들을 차지하고 있지만, 그들은 타겟부들 사이의 공간들 내에 위치될 수도 있다[이들은 스크라이브-레인 정렬 마크(scribe-lane alignment mark)들로 알려져 있음].
도 2에 나타낸 바와 같이, 리소그래피 장치(LA)는 때때로 리소셀(lithocell) 또는 (리소)클러스터라고도 칭하는 리소그래피 셀(LC)의 일부분을 형성할 수 있으며, 이는 흔히 기판(W) 상에 노광-전(pre-exposure) 및 노광-후(post-exposure) 공정들을 수행하는 장치를 포함한다. 통상적으로, 이들은 레지스트 층들을 증착시키는 스핀 코터(spin coater: SC), 노광된 레지스트를 현상하는 디벨로퍼(developer: DE), 칠 플레이트(chill plate: CH) 및, 예를 들어 기판(W)의 온도를 컨디셔닝하는, 예를 들어 레지스트 층들에서 용매를 컨디셔닝하는 베이크 플레이트(bake plate: BK)를 포함한다. 기판 핸들러 또는 로봇(RO)이 입력/출력 포트들(I/O1, I/O2)로부터 기판(W)들을 집어올리고, 이들을 상이한 공정 장치 사이에서 이동시키며, 리소그래피 장치(LA)의 로딩 베이(loading bay: LB)로 기판(W)들을 전달한다. 흔히 집합적으로 트랙이라고도 하는 리소셀 내의 디바이스들은 통상적으로, 예를 들어 리소그래피 제어 유닛(LACU)을 통해 리소그래피 장치(LA)를 제어할 수도 있는 감독 제어 시스템(supervisory control system: SCS)에 의해 자체 제어될 수 있는 트랙 제어 유닛(TCU)의 제어를 받는다.
리소그래피 장치(LA)에 의해 노광되는 기판(W)들이 올바르고 일관성있게(consistently) 노광되기 위해서는, 후속한 층들 간의 오버레이 오차, 라인 두께, 임계 치수(CD) 등과 같은 패터닝된 구조체들의 속성들을 측정하도록 기판들을 검사하는 것이 바람직하다. 이를 위해, 리소셀(LC)에 검사 툴들(도시되지 않음)이 포함될 수 있다. 오차가 검출되는 경우, 특히 검사가 동일한 뱃치(batch) 또는 로트(lot)의 다른 기판(W)들이 여전히 노광 또는 처리되어야 하기 전에 행해진다면, 예를 들어 후속한 기판들의 노광에 대해 또는 기판(W)들에서 수행되어야 하는 다른 처리 단계들에 대해 조정이 수행될 수 있다.
메트롤로지 장치라고도 칭해질 수 있는 검사 장치가 기판(W)의 속성들을 결정하는 데 사용되며, 특히 상이한 기판(W)들의 속성들이 어떻게 변하는지 또는 동일한 기판(W)의 상이한 층들과 연계된 속성들이 층마다 어떻게 변하는지를 결정하는 데 사용된다. 검사 장치는 대안적으로 기판(W) 상의 결함들을 식별하도록 구성될 수 있으며, 예를 들어 리소셀(LC)의 일부일 수 있거나, 리소그래피 장치(LA)에 통합될 수 있거나, 또는 심지어 독립형 디바이스(stand-alone device)일 수 있다. 검사 장치는 잠상(latent image)(노광 후 레지스트 층 내의 이미지), 또는 반(semi)-잠상[노광-후 베이크 단계(PEB) 후 레지스트 내의 이미지], 또는 현상된 레지스트 이미지(이때, 레지스트의 노광된 부분 또는 노광되지 않은 부분은 제거되었음), 또는 심지어 (에칭과 같은 패턴 전사 단계 후) 에칭된 이미지에 대한 속성들을 측정할 수 있다.
전형적으로, 리소그래피 장치(LA)에서의 패터닝 공정은 기판(W) 상의 구조체들의 높은 치수 및 배치 정확성을 필요로 하는 처리에서 가장 중요한 단계들 중 하나이다. 이 높은 정확성을 보장하기 위해, 3 개의 시스템들이 도 3에 개략적으로 도시된 바와 같이 소위 "전체론적" 제어 환경에서 조합될 수 있다. 이 시스템들 중 하나는 메트롤로지 툴(MT)(제 2 시스템) 및 컴퓨터 시스템(CL)(제 3 시스템)에 (가상으로) 연결되는 리소그래피 장치(LA)이다. 이러한 "전체론적" 환경의 핵심은 이 3 개의 시스템들 간의 상호작동을 최적화하여 전체 공정 윈도우를 향상시키고 리소그래피 장치(LA)에 의해 수행된 패터닝이 공정 윈도우 내에 유지될 것을 보장하도록 엄격한 제어 루프를 제공하는 것이다. 공정 윈도우는 특정 제조 공정이 정의된 결과(예를 들어, 기능적 반도체 디바이스)를 산출하는 공정 파라미터들(예를 들어, 도즈, 포커스, 오버레이)의 범위를 정의한다 - 전형적으로, 이 안에서 리소그래피 공정 또는 패터닝 공정의 공정 파라미터들이 변동하게 된다.
컴퓨터 시스템(CL)은 패터닝될 디자인 레이아웃(의 일부)을 사용하여, 어느 분해능 향상 기술이 사용될지를 예측하고, 전산(computational) 리소그래피 시뮬레이션들 및 계산들을 수행하여 어느 마스크 레이아웃 및 리소그래피 장치 설정들이 패터닝 공정의 가장 큰 전체 공정 윈도우를 달성하는지를 결정할 수 있다[도 3에서 제 1 스케일(SC1)의 흰색 양방향 화살표로 도시됨]. 전형적으로, 분해능 향상 기술들은 리소그래피 장치(LA)의 패터닝 가능성들과 매칭하도록 배치된다. 또한, 컴퓨터 시스템(CL)은 공정 윈도우 내에서 [예를 들어, 메트롤로지 툴(MT)로부터의 입력을 사용하여] 리소그래피 장치(LA)가 현재 작동하고 있는 곳을 검출하여, 예를 들어 차선의 처리로 인해 결함들이 존재할 수 있는지를 예측하는 데 사용될 수 있다[도 3에서 제 2 스케일(SC2)의 "0"을 가리키는 화살표로 도시됨].
메트롤로지 툴(MT)은 정확한 시뮬레이션 및 예측을 가능하게 하기 위해 컴퓨터 시스템(CL)에 입력을 제공할 수 있고, 예를 들어 리소그래피 장치(LA)의 캘리브레이션 상태에서 가능한 드리프트를 식별하기 위해 리소그래피 장치(LA)에 피드백을 제공할 수 있다[도 3에서 제 3 스케일(SC3)의 다수 화살표들로 도시됨].
리소그래피 장치(LA)는 기판 상에 패턴을 정확하게 재현하도록 구성된다. 적용된 피처들의 위치들 및 치수들은 소정 공차들 내에 있어야 한다. 오버레이 오차(흔히 "오버레이"라고 함)로 인해 위치 오차들이 발생할 수 있다. 오버레이는 제 2 노광 동안의 제 2 피처에 대한 제 1 노광 동안의 제 1 피처의 배치 오차이다. 리소그래피 장치는 패터닝에 앞서 각각의 웨이퍼를 기준에 정확하게 정렬함으로써 오버레이 오차들을 최소화한다. 이는 정렬 센서를 사용하여 기판 상의 정렬 마크들의 위치들을 측정함으로써 행해진다. 정렬 절차에 대한 더 많은 정보는 미국 특허 출원 공개공보 US20100214550호에서 찾아볼 수 있으며, 이는 본 명세서에서 인용참조된다. 패턴 치수(예를 들어, CD) 오차들은, 예를 들어 기판이 리소그래피 장치의 초점면에 대해 올바르게 위치되지 않은 경우에 발생할 수 있다. 이 초점 위치 오차들은 기판 표면의 비평탄(un-flatness)과 연계될 수 있다. 리소그래피 장치는 레벨 센서를 사용하여 패터닝에 앞서 기판 표면 토포그래피를 측정함으로써 이 초점 위치 오차들을 최소화한다. 기판 높이 보정들이 후속 패터닝 동안에 적용되어 기판 상으로의 패터닝 디바이스의 올바른 이미징(포커스)을 보장한다. 레벨 센서 시스템에 대한 더 많은 정보는 미국 특허 출원 공개공보 US20070085991호에서 찾아볼 수 있으며, 이는 본 명세서에서 인용참조된다.
리소그래피 장치(LA) 및 메트롤로지 장치(MT) 외에, 다른 처리 장치도 IC 생산 동안 사용될 수 있다. 에칭 스테이션(도시되지 않음)이 레지스트로의 패턴의 노광 후 기판들을 처리한다. 에칭 스테이션은 레지스트로부터 레지스트 층 아래의 1 이상의 층으로 패턴을 전사한다. 전형적으로, 에칭은 플라즈마 매질의 적용을 기반으로 한다. 예를 들어, 전압 제어 링(voltage controlled ring)을 사용하여 플라즈마 매질을 지향하거나, 기판의 온도 제어를 사용하여 국부적인 에칭 특성들이 제어될 수 있다. 에칭 제어에 대한 더 많은 정보는 국제 특허 출원 공개공보 WO2011081645호 및 미국 특허 출원 공개공보 US20060016561호에서 찾아볼 수 있으며, 이는 본 명세서에서 인용참조된다.
IC의 제조 동안, 리소그래피 장치 또는 에칭 스테이션과 같은 처리 장치를 사용하여 기판들을 처리하기 위한 공정 조건들이 안정적으로 유지되어, 피처들의 속성들이 소정 제어 한계들 내에서 유지되도록 하는 것이 매우 중요하다. 공정의 안정성은 IC의 기능적 부분들의 피처들, 즉 제품 피처들에 특히 중요하다. 안정적인 처리를 보장하기 위해, 공정 제어 기능들이 가동 중이어야 한다. 공정 제어는 처리 데이터의 모니터링 및 공정 보정을 위한 수단의 구현을 수반하며, 예를 들어 처리 데이터의 특성들에 기초하여 처리 장치를 제어한다. 공정 제어는 흔히 "고급 공정 제어"(APC라고도 함)라 하는 메트롤로지 장치(MT)에 의한 주기적 측정에 기초할 수 있다. APC에 대한 더 많은 정보는 미국 특허 출원 공개공보 US20120008127호에서 찾아볼 수 있으며, 이는 본 명세서에서 인용참조된다. 전형적인 APC 구현은 1 이상의 처리 장치와 연계된 드리프트들을 모니터링하고 보정하기 위해 기판들 상의 메트롤로지 피처들에 대한 주기적인 측정들을 수반한다. 메트롤로지 피처들은 제품 피처들의 공정 변동들에 대한 응답을 반영한다. 공정 변동들에 대한 메트롤로지 피처들의 민감도는 제품 피처들의 민감도와 비교하여 상이할 수 있다. 그 경우, 소위 "디바이스에 대한 메트롤로지(Metrology To Device)" 오프셋(MTD라고도 함)이 결정될 수 있다. 제품 피처들의 거동을 모방하기 위해, 메트롤로지 타겟들은 세분화된 피처(segmented feature)들, 어시스트 피처(assist feature)들 또는 특정 지오메트리 및/또는 치수를 갖는 피처들을 통합할 수 있다. 신중하게 디자인된 메트롤로지 타겟이 제품 피처들과 유사한 방식으로 공정 변동들에 응답하여야 한다. 메트롤로지 타겟 디자인에 대한 더 많은 정보는 국제 특허 출원 공개공보 WO2015101458호에서 찾아볼 수 있으며, 이는 본 명세서에서 인용참조된다.
메트롤로지 타겟들이 존재 및/또는 측정되는 기판 및/또는 패터닝 디바이스에 걸친 위치들의 분포는 흔히 "샘플링 방식"이라고 한다. 전형적으로, 샘플링 방식은 관련 공정 파라미터(들)의 예상 핑거프린트(expected fingerprint)에 기초하여 선택된다; 공정 파라미터들이 변동될 것으로 예상되는 기판 상의 영역들이 통상적으로 공정 파라미터가 상대적으로 안정될 것으로 예상되는 영역들보다 더 조밀하게 샘플링된다. 하지만, 리소그래피 공정의 스루풋에 대한 메트롤로지 측정들의 허용가능한 영향에 기초하여 수행될 수 있는 메트롤로지 측정들의 수에 대한 실질적인 제한이 존재한다. 스루풋에 영향을 주지 않고(또는 적어도 너무 많은 영향을 주지 않고), 및/또는 메트롤로지 피처들에 레티클 또는 기판의 너무 큰 영역을 할당하지 않고 리소그래피 공정을 정확하게 제어하기 위해 신중하게 선택된 샘플링 방식이 중요하다. 메트롤로지 타겟들의 최적 위치설정 및/또는 측정과 관련된 기술은 흔히 "방식 최적화(scheme optimization)"라고 한다. 방식 최적화에 대한 더 많은 정보는 국제 특허 출원 공개공보 WO2015110191호 및 유럽 특허 출원, 출원 번호 EP16193903.8에서 찾아볼 수 있으며, 이들은 본 명세서에서 인용참조된다.
핑거프린트라는 용어는 측정된 신호의 주(시스템적) 기여자["잠재적 인자(latent factor)"], 및 특히 웨이퍼에 대한 성능 영향 또는 이전 처리 단계들에 연결된 기여자를 지칭할 수 있다. 이러한 핑거프린트는 (예를 들어, 정렬, 레벨링, 오버레이, 포커스, CD로부터의) 기판(그리드) 패턴들, (예를 들어, 필드내 정렬, 레벨링, 오버레이, 포커스, CD로부터의) 필드 패턴들, 기판 구역 패턴들(예를 들어, 웨이퍼의 최외측 반경 측정들) 또는 심지어 웨이퍼 노광에 관련된 스캐너 측정들에서의 패턴들(예를 들어, 레티클 정렬 측정들, 온도/압력/서보 프로파일들 등으로부터의 로트에 걸친 가열 시그니처)을 지칭할 수 있다. 핑거프린트들은 핑거프린트 컬렉션 내에 포함될 수 있으며, 그 안에서 균질하게 또는 비균질하게 인코딩될 수 있다.
메트롤로지 측정 데이터에 추가하여, 상황 데이터(context data)가 공정 제어에 사용될 수 있다. 상황 데이터는: [처리 장치의 풀(pool) 중에서] 선택된 처리 툴들, 처리 장치의 특정 특성들, 처리 장치의 설정들, 회로 패턴의 디자인 및 처리 조건들에 관련된 측정 데이터(예를 들어, 웨이퍼 지오메트리) 중 1 이상과 관련된 데이터를 포함할 수 있다. 공정 제어를 목적으로 상황 데이터를 사용하는 예시들은 유럽 특허 출원, 출원 번호 EP16156361.4 및 국제 특허 출원, 출원 번호 PCT/EP2016/072363에서 찾아볼 수 있으며, 이들은 본 명세서에서 인용참조된다. 상황 데이터는 피드-포워드 방식으로 처리를 제어하거나 예측하는 데 사용될 수 있으며, 이때 상황 데이터는 현재 제어되는 공정 단계 이전에 수행된 공정 단계들과 관련된다. 흔히 상황 데이터는 제품 피처 속성들과 통계적으로 상관된다. 이는 최적의 제품 피처 속성들을 달성하는 관점에서 처리 장치의 상황 기반 제어를 가능하게 한다. 또한, 상황 데이터 및 메트롤로지 데이터가 조합되어, 예를 들어 더 상세한(고밀도) 데이터가 이용가능하게 되는 정도로 저밀도 메트롤로지 데이터를 강화(enrich)할 수 있으며, 이는 제어 및/또는 진단 목적에 더 유용하다. 상황 데이터 및 메트롤로지 데이터의 조합에 대한 더 많은 정보는 미국 특허 가출원 번호 62/382,764에서 찾아볼 수 있으며, 이는 본 명세서에서 인용참조된다.
언급된 바와 같이, 공정 모니터링은 공정과 관련된 데이터의 획득에 기초한다. (로트 당 또는 기판 당) 필요한 데이터 샘플링 속도 및 샘플링 밀도는 패턴 재현의 필요한 정확성 레벨에 의존한다. 저-k1 리소그래피 공정들에 대해서는, 작은 기판-대-기판 공정 변동들도 중요할 수 있다. 상황 데이터 및/또는 메트롤로지 데이터는 기판별로 공정 제어를 가능하게 하는 데 충분하여야 한다. 추가적으로, 공정 변동이 기판에 걸친 특성의 변동들을 야기하는 경우, 상황 및/또는 메트롤로지 데이터의 밀도는 기판에 걸쳐 충분히 분포되어야 한다. 하지만, 메트롤로지(측정들)에 이용가능한 시간은 필요한 공정 스루풋을 고려하여 제한된다. 이 제한의 결과로서, 메트롤로지 툴은 선택된 기판들 및/또는 기판에 걸친 선택된 위치들에서만 측정할 수 있다. 어느 기판들이 측정되어야 하는지를 결정하기 위한 전략들은 유럽 특허 출원들 EP16195047.2 및 EP16195049.8에서 더 설명되며, 이들은 본 명세서에서 인용참조된다.
실제로, 흔히 (기판 또는 복수의 기판들에 걸친) 공정 파라미터와 관련된 측정 값들의 희소한 세트로부터 값들의 더 조밀한 맵을 도출할 필요가 있다. 전형적으로, 이러한 측정 값들의 조밀한 맵은 공정 파라미터의 예상 핑거프린트와 연계된 모델과 함께 저밀도 측정 데이터로부터 도출될 수 있다. 측정 데이터의 모델링에 대한 더 많은 정보는 국제 특허 출원 공개공보 WO2013092106호에서 찾아볼 수 있으며, 이는 본 명세서에서 인용참조된다. 반도체 제조 공정이 다수 처리 장치(리소그래피 장치, 에칭 스테이션들 등)를 수반함에 따라, 전체적으로 공정을 최적화하는 것이 유리할 수 있다; 예를 들어, 개별적인 처리 장치와 연계된 특정 보정 기능들을 고려한다. 이는 제 1 처리 장치의 제어가 (부분적으로) 제 2 처리 장치의 알려진 제어 속성들에 기초할 수 있다는 관점으로 이어진다. 이 전략은 일반적으로 동시-최적화(co-optimization)라고 한다. 이러한 전략의 예시들은 리소그래피 장치 및 패터닝 디바이스의 밀도 프로파일의 공동 최적화, 및 리소그래피 장치 및 에칭 스테이션의 공동 최적화를 포함한다. 동시-최적화에 대한 더 많은 정보는 국제 특허 출원, 출원 번호 PCT/EP2016/072852 및 미국 특허 가출원 번호 62/298,882에서 찾아볼 수 있으며, 이들은 본 명세서에서 인용참조된다.
일부 공정 제어 상황들에서, 제어 목적은 예를 들어 "사양 내 다이들의 수"일 수 있다. 이는 처리된 기판들의 뱃치 당 기능 제품들의 최대 수를 얻는 것을 목표로 하는 수율 기반 공정 제어 파라미터를 설명한다. 전형적으로, 제품은 기판 상의 다이와 연계되며, 이러한 것으로서 수율 기반 공정 제어가 "사양-내-다이들(dies-in-spec)" 기준에 기초하는 것으로 언급된다. 이는 기판에 걸쳐 평균 최적화(예를 들어, 기판에 걸친 최상의 포커스로부터의 포커스 차이의 최소 제곱 최소화에 기초한 최소 제곱 최적화)를 적용하기보다는, 사양 내의 다이들의 수를 최대화하는 것을 목표로 한다. 이러한 것으로서, "사양-내-다이들" 최적화는 공정 파라미터를 최적화할 때 제품(다이 레이아웃)의 사전 지식을 이용할 수 있다. 최소 제곱 최적화는 전형적으로 다이 레이아웃을 고려하지 않고 각각의 위치를 동일하게 처리한다. 이러한 것으로서, 최소 제곱 최적화는 사양을 벗어난 7 개의 위치들을 갖지만 2 개의 다이(예를 들어, 하나의 다이에 4 개의 결함들이 있고, 다른 다이에 3 개의 결함이 있음)에만 영향을 미치는 보정보다, "오직" 사양을 벗어난 4 개의 위치들만을 갖지만 각각 상이한 다이에 있는 보정을 선호할 수 있다. 하지만, 단일 결함이 다이 결함을 만드는 경향이 있을 것이므로, 결함없는 다이들(즉, 사양-내-다이들)의 수를 최대화하는 것이 단순히 기판 당 결함들의 수를 최소화하는 것보다 궁극적으로 더 중요하다. 사양-내-다이 최적화는 다이 당 최대 절대(max abs) 최적화를 포함할 수 있다. 이러한 max abs 최적화는 제어 타겟으로부터의 성능 파라미터의 최대 편차를 최소화할 수 있다. max abs 함수에 대한 미분가능한 근사가 대신 사용되어, 비용 함수가 더 쉽게 해결되도록 할 수 있다. 이것이 효과적이기 위해, 웨이퍼 맵과 같은 세부사항이 최적화에 사용되어야 한다. 우수한 수율-기반 공정 제어를 얻기 위해, 메트롤로지 측정들을 위한 샘플링 방식은 수율에 가장 중요할 것으로 예상되는 위치들, 또는 그 근처에서 수행되는 측정들로부터 이익을 얻을 수 있으며, 및/또는 수율이 영향을 받는지 여부를 결정하는 데 통계적으로 가장 관련이 있을 수 있다. 제품 피처들의 속성들을 측정하는 것에 추가하여, 결함들의 발생이 측정되어 최적의 수율을 위한 공정 최적화를 더 도울 수 있다[대비 결함(reference defect) 검사]. 수율 기반 제어에 대한 더 많은 정보는 PCT 특허 출원 WO2018077651에서 찾아볼 수 있으며, 이는 본 명세서에서 인용참조된다.
미리 정의된 위치들 및 기판들에 대한 메트롤로지 측정들을 수행하는 것에 추가하여, 측정을 위해 선택되어야 하는 위치들 및 기판들을 동적으로 할당하는 경향이 있다. 측정들을 위한 기판들을 동적으로 선택하는 일 예시는 PCT 특허 출원 WO2018072962에서 설명되며, 이는 본 명세서에서 인용참조된다. 측정 위치들의 동적 선택(예를 들어, 샘플링 방식들)에 대한 더 많은 정보는 PCT 특허 출원 WO2017140532에서 찾아볼 수 있으며, 이는 본 명세서에서 인용참조된다.
상대적으로 새로운 기술 영역은 기계 학습의 분야이다. 이 기술과 관련된 방법들은 현재 획득된 데이터(측정들 및 상황 데이터) 내에 존재하는 패턴들의 인식에 기초한 공정 파라미터들의 예측을 개선하는 데 사용된다. 추가적으로, 기계 학습 기술들은 사용자가 공정 제어 목적에 가장 유용한 데이터를 선택하도록 안내하는 데 유용할 수 있다.
전기적 측정 데이터가 통상적으로 기판들의 처리 후에 얻어진다. 전형적으로, 전기적 측정 데이터를 얻기 위해 전기적 메트롤로지를 수행하는 경우, 기판들 상의 모든 다이들이 처리 동안 형성되는 회로에 (근접) 접촉하는 프로브들을 사용하여 측정된다. 다양한 타입들의 측정이 수행될 수 있다; 예를 들어, 전압, 전류, 저항, 커패시턴스 및 인덕턴스 측정들. 이 측정들은 상이한 조건들(예를 들어, 주파수, 전압, 전류) 하에, 및 다이에 걸친 복수의 위치들에서 수행될 수 있다. 전기적 측정은 특정 구조체/피처 또는 디바이스가 (예를 들어, 사양 내에서) 기능적인지의 평가를 포함할 수 있다. 대안적으로 또는 추가적으로, 전기적 측정은 "빈 코드들"에 따라 분류될 수 있다. 소정 조건에서의 소정 측정 파라미터(전류, 전압, 저항, 커패시턴스, 인덕턴스)와 연계된 전기적 측정이 일반적으로 별도의 "빈 코드"라고 칭해진다. 따라서, 다이에 걸친 전형적인 전기적 측정이 복수의 그래프들에 의해 표현될 수 있으며, 각각의 그래프는 특정 빈 코드와 연계된 값들의 공간적 분포를 나타낸다. 본문 전체에서, "빈 코드" 및 "전기적 특성"은 기판과 연계된 빈 코드의 값이 기판의 전기적 특성의 값으로 지칭되도록 동의어로 사용된다. 또한, 전기적 측정 데이터는 비트 비대칭 데이터(bit asymmetry data) 또는 여하한의 다른 수율 파라미터를 포함할 수 있다.
전기적 측정들이 수행되어야 하는 측정 위치들의 분포는 일정하지 않을 수 있으며, 기판 상의 다이의 상대 위치에 의존할 수 있다. 기판의 에지에서의 다이들이 전기적 결함들을 가질 가능성이 더 높을 수 있으며, 이에 따라 이 다이들이 기판의 중심에 더 가까운 다이들보다 더 조밀하게 샘플링될 수 있다. 유사하게, 기능적 논리 구조체들과 연계된 것들과 같이 임계 구역들이 다이 내에 존재할 수 있는 한편, 덜 임계적인 구역들이 예를 들어 다이의 주변에 존재할 수 있다. 덜 까다로운 구역들보다 다이들의 임계 구역들에서 더 조밀한 전기적 측정 샘플 방식들을 제공하는 것이 유리하다.
측정된 전기적 특성들의 속성들(최소값, 최대값, 분산 또는 여하한의 다른 통계적 측정)은 다이 상의 소정 회로가 기능적일 확률과 관련된 중요한 지표들이다. 따라서, 전기적 특성과 공정의 수율 사이에 강한 관계가 존재한다. 따라서, 수율 제어를 위해, 전기적 특성 측정들이 필수적이다. 하지만, 이들은 시간 소모적이며, (예를 들어, 비-기능 회로들을 보정하는 옵션들이 사실상 없는 경우에) 반도체 제조 공정의 최종 스테이지에서만 수행된다.
반도체 제조 공정에 더 나은 수율 보정 기능을 제공하기 위해, 처리 동안에 이미 이용가능한 데이터에 기초하여 기판의 수율을 예측하는 것이 제안된다. 기판의 처리 동안, 다수 층들이 증착, 패터닝 및 에칭된다. 기판에 제공된 패턴들(피처들)은 기능적 디바이스를 산출하기 위해 잘-정의된 속성들을 갖는 것이 중요하다. 예를 들어, 피처들이 올바른 포커스 위치에서 이미징되어야 하며, 올바른 임계 치수(CD), 올바른 에지 배치[즉, 최소 에지 배치 오차(EPE)], 및 우수한 오버레이(즉, 각각의 층이 아래놓인 층들과 연계된 피처들에 정확하게 정렬됨)를 가져야 한다. 앞서 언급된 바와 같이, 리소그래피 장치(예를 들어, 정렬 시스템, 레벨링 시스템) 및 메트롤로지 장치(예를 들어, 스케터로미터 또는 e-빔 툴)는 일부 경우에는 로트 내의 모든 기판들에 대해 이 파라미터들을 측정하는 데 중요한 역할을 한다.
메트롤로지 측정들의 결과들(메트롤로지 데이터)은 공정의 소정 특성을 대표할 것으로 예상되며, 이는 차례로 프로브 테스트 동안에 측정될 전기적 특성들과 밀접하게 관련되는 것으로 예상된다. 도 4는 측정된 공정 특성과 전기적 프로브 데이터 사이의 관계의 결정을 개략적으로 나타낸다. 도면은 공정 특성의 공정 핑거프린트(400)를 나타내며, 이는 공정 특성이 사양을 상당히 벗어난 음영 구역들(405)을 나타낸다. 특정예로서, 공정 특성은 포커스일 수 있고, 핑거프린트는 (예를 들어, 리소그래피 장치/스캐너로부터의) 레벨 센서 데이터로부터 얻어진 기판과 연계된 포커스 오차 핑거프린트일 수 있다. 이러한 일 예시에서, 음영 구역들은 큰 레벨링 오차와 연계된 영역들을 나타낸다. 또한, 대응하는 전기적 프로브 데이터(410)가 도시되어 있다. 여기서, 음영 원들(415)은 사양을 벗어난 프로브 측정들을 나타낸다. 이러한 것으로서, 도 4는 공정 핑거프린트(400)가 전형적으로 전기적 프로브 데이터(410)와 상관된다는 것을 개략적으로 입증한다. 또한, 제안된 데이터 분석 단계(420)가 도시되어 있다. 데이터 분석 단계(420)는 공정 핑거프린트(400)를 전기적 프로브 데이터(410)에 매핑(map)한다.
포커스/레벨링 데이터는 공정 특성 데이터의 일 예시일 뿐임을 이해할 것이다. 공정 특성은 수율에 영향을 미치는 여하한의 측정가능한 특성을 포함할 수 있다. 공정 특성은, 예를 들어 리소그래피 장치, 또 다른 메트롤로지 장치, 또는 또 다른 처리 장치를 사용하여 측정될 수 있다. 예를 들어, 스케터로미터와 같은 메트롤로지 디바이스를 사용하여 오버레이 핑거프린트를 측정하는 경우, 큰 오버레이 오차들을 갖는 기판 상의 위치들은 (예를 들어, 기판 상의 층들의 차선의 전기적 접촉으로 인한) 벗어난(사양을 벗어난) 전기적 특성 측정들 및 이에 따른 비-기능적 디바이스들과 강하게 상관될 것으로 예상된다. 이 특정 오버레이 핑거프린트를 야기하는 기본 공정 특성은, 예를 들어 두 층들의 패터닝 사이에서 수행되는 어닐링 단계일 수 있다. 기판 변형(이로 인해 오버레이 오차를 야기함) 외에도, 어닐링 단계 동안에 재료의 전기적 컨덕턴스가 영향을 받아, 전기적 특성 측정들에 대한 예상 영향에 추가적인 기여를 유도할 수 있다.
공정 특성은 핑거프린트 분해 기술들을 사용하여 더 결정될 수 있다. 오버레이 핑거프린트를 측정하는 경우, 예를 들어 미리 정의된 형상들로 핑거프린트를 분해하는 것이 유리할 수 있다. 미리 정의된 형상들은 처리 단계들 및/또는 처리 툴들의 소정 특성들의 선험적 지식에 기초하여 선택될 수 있다. 핑거프린트들을 분해하는 일반적인 기술은 PCA(Principal Component Analysis) 또는 고유값 분해 방법을 사용한다. 관심 파라미터(예를 들어, 오버레이)의 직접 측정된 핑거프린트를 이용하는 대신에, 핑거프린트의 개별 구성요소들이 고려된다. 이러한 맥락 내에서 PCA[및 ICA(Independent Component Analysis)] 방법은 WO2015049087에서 설명되며, 이는 본 명세서에서 인용참조된다.
그러므로, 공정 파라미터 오차를 최소화하기보다는, 수율 최대화에 기초하는 공정 제어를 위해 기판의 처리 동안 여하한의 스테이지에서 얻어지는 메트롤로지 데이터를 사용하는 것이 제안된다. 공정 파라미터 오차 최소화에 기초한 제어는 비용이 발생한다; 이는 공정 파라미터들에 대해 0으로부터의 극심한 편차들에 무거운 가중치들을 부과하여, 그 큰 오차들을 최소화하는 데 초점을 맞춘다. 동시에, 많은 다이들이 작지만 0이 아닌 공정 파라미터 오차를 갖는 경우, 이는 잠재적으로 하나의 다이에 대해 더 큰 오차를 대가로 이 작은 오차들 전부를 개선하도록 작용하여(이들 중 어느 것도 실제로 수율에 영향을 미치지 않음), 진정한 이익 없이 그 다이의 손실을 유도할 것이다. 궁극적으로, 수율이 무엇보다도 최적화되어야 하는 중요한 메트릭이다.
지금까지는, 신뢰할 수 있는 예측 수율 모델이 이용가능하지 않았다. 전자 설계 자동화(EDA)에서, 전기적 속성들의 모델들이 존재하지만, 이들은 일반적으로 이상화되어 실제 공정 조건들을 적절히 반영하지 않는다. 목표는 메트롤로지 및 제어 동작들을 제어에 사용될 수 있는 예측된 수율로 바꿀 수 있는 수율 예측 모델을 개발하는 것이다. 공정 제어에서 사용하기 위한 수율 예측에 충분히 능숙한 모델을 개발하기 위해, 디바이스 전기적 속성들의 모델링, 공정 변동들 및 공정 제어 동작들, 제조 공장(fab)으로부터의 빅 데이터 및 기계 학습을 조합하는 것이 제안된다.
이제, 최적의 수율을 달성하고 시스템적 수율 손실을 최소화하기 위해 수율 결정 디자인 및 메트롤로지 입력을 사용하여 공정 제조 제어(예를 들어, 리소그래피 장치/스캐너, 에처, 메트롤로지 디바이스(들) 및/또는 IC 제조 공정에서 사용되는 여하한의 다른 제조 장치)를 구동하는 수율 예측 시스템이 설명될 것이다.
수율 예측 시스템은 다음을 포함하는 입력 또는 트레이닝 데이터(training data)를 사용하여 개발될 수 있다:
· 디자인 정보; 예를 들어, 스루-스택 디자인 정보. 이는 레티클 디자인 정보 및/또는 사용되는 모델들(예를 들어, 리소그래피 및/또는 공정 모델들)을 포함할 수 있다;
· 메트롤로지 제어 트리들, 예를 들어 오버레이 제어 트리들 및 정렬 트리들;
· 스케터로메트리 데이터, e-빔 또는 SEM 데이터와 같은 인라인 메트롤로지 데이터;
· 다이 레벨 프로브, 비트-비대칭과 같은 최종 전기적 측정(e-테스트) 데이터.
출력은 인라인 메트롤로지 데이터 및 리소그래피(또는 다른 제조 장치) 제어 동작들을 사용하여 e-테스트 결과들을 예측할 수 있는 캘리브레이션된 수율 예측 시스템을 포함할 수 있다. 또한, 출력은 제어 루프에서 적용된 보정들의 타당성(validity)을 검증하기 위한 메트롤로지(예를 들어, 오버레이, CD, EPE, 포커스 등)에 대한 예상 공정 윈도우를 포함할 수 있다.
도 5는 앞선 내용에 따른 제 1 모델 또는 세미-화이트박스 모델(semi-whitebox model)을 개발하는 방법을 설명하는 흐름도이다. 모델이 기하학적 정보만을 기반으로 하는 디바이스 물리학 레벨을 포함함에 따라, 이 모델이 세미-화이트박스 모델로서 설명된다. 빠진 물리학은 기하학적 모델의 1 이상의 자유 파라미터를 트레이닝함으로써 설명된다.
단계 500에서, 각각의 레티클 층에 대해, 임계 또는 약한 패턴들이 식별된다. 이는 시뮬레이션, 예를 들어 LMC(Lithography Manufacturability Check)와 같은 풀칩 시뮬레이션을 수행하여, 도즈, 포커스, 오버레이 등과 같은 1 이상의 공정 파라미터에 대한 공정 변동들에 특히 민감한(예를 들어, 이 공정 파라미터들 중 1 이상에 대해 상대적으로 작은/좁은 공정 윈도우를 갖는) "핫스폿(hot spot)들"을 식별함으로써 달성될 수 있다. LMC는 알려진 풀-칩 검증 방법이다. 이는 필드에 걸쳐 (기판 상의) CD를 예측하기 위해 모델들의 세트[예를 들어, 광 근접 보정(OPC)에서 사용되는 모델들]를 적용한다. 그 주요 목적은 포토마스크 주문이 마스크 샵으로 보내지기 전에 필드에서 임계 패턴들을 강조하는 것이다. 또한, 이는 공정 조건 변동에 민감한 디자인 구역들을 끌어낼 수 있게 한다. LMC는 기본적으로 디자인 타겟에 대한 시뮬레이션된 풀-칩 레지스트 윤곽의 비교를 포함한다. 통상적으로 하나의 특정 광학 조건(스캐너)에 대한 하나의 특정 공정에 대해 OPC 모델(이에 따른 LMC 모델)이 구성된다는 것을 유의한다.
단계 510에서, 단계 500에서 임계 패턴 또는 핫스폿인 것으로 식별된 각각의 패턴에 대해, 측정된 공정 파라미터들(예를 들어, 포커스/도즈/오버레이)을 모델링된 파라미터들로 바꾸는 초기 모델 또는 기하학적 모델이 구축된다. 모델링된 파라미터들은 수율과 직접 관련되는 파라미터들, 예를 들어 CD, 프로파일, 및 오버레이와 같은 층간 관계들과 같은 기하학적 특성들 및 치수들을 포함할 수 있으며, 1 이상의 자유 파라미터를 더 포함할 수 있다. 자유 파라미터들은 측정된 공정/성능 파라미터들을 기하학적 특성들 및 치수들과 같은 수율 관련 파라미터들에 관련시키는 파라미터들을 포함할 수 있다. 예를 들어, 포커스가 자유 파라미터들로서 1 이상의 계수를 갖는 이차 모델을 통해 CD로 바뀔 수 있다.
단계 520에서, 단계 500에서 식별된 각각의 패턴에 대해 디바이스-레벨 수율 확률 모델이 구축된다. 이러한 수율 확률 모델은 이전 단계에서 결정된 모델링된 파라미터들[예를 들어, 기하학적 치수들: CD, (관심 피처의 측벽 각도와 같은) 프로파일, 2 이상의 층들 사이의 오버레이와 같은 층간 관계들]을 수율 파라미터(예를 들어, 수율 확률)로 바꾸는 기하학적 공식을 사용하여 구축될 수 있다. 수율 확률 모델은 조정가능한 자유 파라미터들을 갖는 전기적 수율 확률들, 예를 들어 전기적 "개방(open)" 및 "단락(short)" 확률들로 지오메트리 정보를 바꾸는 간단한 연결성 모델을 포함할 수 있다. 이러한 모델은 "개방" 및/또는 "단락"을 포함하는 특정 패턴 또는 영역의 확률을 결정할 수 있다. 특정예로서, 금속 및 비아 오버랩 영역이 연계된(예를 들어, 가우스) 확률 함수와 "개방"된 것으로서 모델에 의해 바뀔 수 있다. 이 단계에서, 자유 파라미터(들)는 (예를 들어, 가우스) 확률 함수/그 각각의 평균 및/또는 표준 편차를 포함할 수 있다. 이러한 확률 함수들은 일단 캘리브레이션되면 제품 공정 윈도우를 계산하는 데 사용될 수 있다; 예를 들어, 합성 데이터를 결정하고 공정의 시뮬레이션된 제어에 이 합성 데이터를 사용하여 캘리브레이션의 타당성을 확인함으로써 이루어진다.
단계 530에서, 단계 520에서 결정된 개별적인 디바이스 수율 확률에 기초하여 다이 수율 예측 모델(즉, 세미-화이트박스 모델)이 구축된다. 간단한 모델은, 예를 들어 (예를 들어, 임계 또는 모델링된) 디바이스 패턴들의 x %가 산출될 경우에만 다이가 산출될 것으로 결정하는 것을 포함할 수 있으며, 여기서 x는 조정가능한 파라미터이다.
단계 540에서, 세미-화이트박스 모델은 트레이닝 데이터(입력 데이터)에 기초하여 자유 파라미터들의 트레이닝에 의해 트레이닝되어, 모델이 다른 입력 데이터(예를 들어, 디자인 정보, 오버레이 제어 트리들/정렬 트리들 및 인라인 메트롤로지 데이터)에 기초하여 최종 전기적 측정(e-테스트) 데이터를 예측할 수 있도록 한다.
단계 550에서, 트레이닝된 세미-화이트박스 모델은 인라인 메트롤로지(예를 들어, 오버레이 및 포커스/도즈 측정들) 및/또는 전산 메트롤로지로부터의 공정 파라미터 값들에 기초하여 수율을 예측하는 데 사용된다. 먼저, 이 공정 파라미터 값들이 (예를 들어, 단계 510에서 개발된 기하학적 모델들을 사용하거나, 다른 방식으로) 기하학적 파라미터들로 바뀐다. 이제 트레이닝된 대응하는 자유 파라미터들을 갖는 세미-화이트박스 모델은 도출된 기하학적 파라미터들에 기초하여 수율(및/또는 다른 전기적 특성들)을 예측할 것이다. 일 실시예에서, 이 단계는 제어 모델 또는 쉐도우 모드 제어 시뮬레이션 모델을 사용하여 상이한 제어 동작들의 효과를 통합하는 것을 포함한다. 쉐도우 모드 제어 시뮬레이션 모델은 상이한 제어 동작들이 적용/변동될 때 공정 파라미터들(예를 들어, 도즈/포커스/오버레이 등) 중 1 이상을 예측하고, 세미-화이트박스 모델은 쉐도우 모드 제어 시뮬레이션 모델의 출력에 기초하여 상기 제어 동작들에 대해 (예를 들어, 도출된 기하학적 파라미터들을 통해) 수율을 예측한다.
세미-화이트박스 모델은 개방/단락 결정을 넘어서 다른 전기적 특성들 또는 전기적 측정 파라미터들, 예를 들어 커패시턴스, 저항 및 컨덕턴스와 같은 전기적 및 타이밍 속성들을 포함하도록 향상될 수 있다(예를 들어, 빈 코드에 따라 분류함).
일 실시예에서, 단계 560에서, 제 1 모델(세미-화이트박스 모델)은 제 2 모델(예를 들어, 블랙박스 모델)에 제약을 부과하기 위해 합성 데이터를 생성하는 데 사용될 수 있다. 블랙박스 모델은 뉴럴 네트워크[예를 들어, 컨볼루션 뉴럴 네트워크(CNN)] 또는 유사한 것을 포함할 수 있다. 단순히 입력 데이터로부터 직접 블랙박스 또는 CNN 모델을 트레이닝하기보다는 중간의 세미-화이트박스 모델을 트레이닝하는 몇 가지 이유가 존재한다. 첫째로, CNN 모델은 물리학을 포함하지 않고, 결과적으로 그 거동을 제약하기 위해 엄청난 양의 데이터를 필요로 한다. 일반적으로, 이용가능한 메트롤로지 데이터는 이를 달성하기에 충분하지 않다. 제안된 세미-화이트박스 모델은 물리학을 포함하고, 이에 따라 많은 양의 (예를 들어, 합성) 데이터를 생성하여 물리 제한 영역 내에서 블랙박스 모델의 파라미터 공간을 제한할 수 있다. 둘째로, 특히 샘플링의 측면에서 소정 메트롤로지 제한들이 존재한다. 소정 위치들에서 소정 구조체들을 측정하는 것은 흔히 가능하지 않다. 세미-화이트박스 모델을 이용함으로써, 이러한 빠진 메트롤로지를 제공하는 것이 가능하다. 블랙박스 모델을 트레이닝하는 경우, 세미-화이트박스 모델에 의해 생성되는 트레이닝 데이터보다 실제 메트롤로지 데이터에 더 큰 가중치가 부여될 수 있다. 세미-화이트박스 모델은 트레이닝 프로세스가 설명하여야 하는, 및 실제 측정 데이터에 적용가능하지 않은 정확성 제한들을 가질 것을 이해하여야 한다. 당업자에게 명백한 바와 같이, 이를 수행하기 위해 기계 학습 분야에서 다수의 잘 확립된 기술들이 존재한다.
제안된 제 1 모델 및/또는 제 2 모델은 디자인 당 다이-레벨 수율의 인라인 예측들을 수행하는 데 사용될 수 있다. 이 예측들은 차례로 더 나은 수율을 달성하기 위해 리소그래피 또는 공정 제어를 구동하는 데 사용될 수 있다.
입력 데이터는 정렬 트리들 및/또는 오버레이 트리들과 같은 메트롤로지 제어 트리들을 포함할 수 있다고 언급되었다. 정렬 트리는, 새로운 층에 대해, 새로운 층에 적용되는 패턴을 위치시키기 위해 어느 앞선 층의 정렬 마크들이 사용되어야 하는지를 결정하는 리소그래피 공정 제어 레시피의 일부이다. 흔히 잠재적으로 적절한 정렬 마크들이 하나보다 많은 층에서 발견될 수 있다. 기판 상의 정렬 마크들의 선택이 존재하고, 정렬 센서의 설정들의 선택이 존재하는 경우, 이 선택들은 통상적으로 정렬 레시피에서 정의된다. 그러므로, 정렬 레시피는 정렬 마크들의 위치들이 어떻게 측정되어야 하는지 및 어느 마크들이 측정되어야 하는지를 정의한다. 모든 층들에 대한 정렬 레시피들의 세트가 정렬 트리를 형성한다.
주어진 층에 패턴을 적용하기에 앞서 정렬의 측정을 정의하는 정렬 트리가 존재하는 것과 동일한 방식으로, 그 층이 패터닝된 후 공정의 성능을 측정할 때 수행되어야 하는 오버레이의 측정을 정의하는 오버레이 트리가 존재한다. 오버레이 트리들을 사용하면, 정렬 트리들과 대조적으로, 층 선택도 매우 중요하다는 것을 이해하여야 한다. 정렬 타겟은 층들 사이에서 재사용될 수 있지만, 오버레이 타겟은 그럴 수 없다. 일 예시에서, 적어도 실험 기판에 대해, 이 타겟들 각각이 다양한 타입들로 제공되며, 이들 중 하나는 한 세트의 환경들에서 최적일 수 있고, 다른 하나는 다른 환경에서 최적일 수 있다. 그러므로, 두 층들 사이의 오버레이를 측정하기 위해 2 개의 오버레이 타겟들의 선택이 존재할 수 있다. 이 타겟들은 상이한 타입들로 만들어질 수 있으며, 실험들은 어느 것이 실제 공정에서 더 나은 측정을 제공하는지를 결정하도록 수행될 수 있다.
오버레이 및 정렬 트리들은 현대의 로직 및 메모리 IC 디바이스들에서 사용되는 다수 패터닝 및 복잡한 다층 디바이스들로 인해 잠재적으로 매우 복잡하다. 이러한 복잡성으로, 특히 사중 패터닝 시대에 많은 추가적인 마스크들이 제공된다. 자기-정렬되는 이중 패터닝과 같은 기술들에서, 구성되는 구조체들은 디바이스를 형성하는 더 많은 구조체들을 구축하는 데 자체 사용되어, 오버레이 문제를 더 복잡하게 한다. 이는 간섭 층들 및 흡수 층들과 같은 문제들에 추가되어, 광학 오버레이 메트롤로지를 복잡하게 한다. 그러므로, 이전에 사용된 것보다 훨씬 더 복잡한 공정들을 위한 최적화된 정렬 및 오버레이 트리들을 고안하는 데 점점 긴 시간이 걸린다.
오버레이 제어는 수율의 중요한 동인이다. 정렬 및 오버레이 트리를 개발하고 최적화하는 것은 긴 시간이 걸릴 수 있고, 최적의 오버레이 제어를 생성하지 않을 수 있다. 더 빠르고 정확한 오버레이 제어가 IC 공정 개발에서 강력히 요구된다. 하지만, 여하한의 주어진 층 쌍에서의 가장 정확한 오버레이 제어를 위해 제어하는 것이 반드시 실제 디바이스의 존재 시 수율 잠재력을 최대화하는 오버레이 및/또는 정렬 트리를 유도하는 것은 아니며, 이는 메트롤로지의 정확성, 메트롤로지의 정밀도, 및 디바이스의 전기적 요건들 사이의 절충을 필요로 한다. 이는 디바이스의 전기적 민감도가 다수 층들 간의 상호작용들을 수반할 수 있고, 이에 의해 추가 절충을 강요함에 따라 더 복잡해진다. 이러한 절충은 그 복잡성으로 인해, 및 문제 해결을 위한 전문 지식이 일반적으로 한 사람에 의해 보유되는 것이 아니라 통상적으로 매우 상이한 기술들을 갖는 팀을 필요로 하기 때문에 달성하기가 어렵다. 본 명세서에서는, 통계, 기계 학습, 및 쉐도우 모드 시뮬레이션을 사용하여 이 공정을 자동화하는 방법이 설명된다.
정렬 트리 및/또는 오버레이 트리를 개발하고 최적화하는 것은 긴 시간이 걸릴 수 있고, 최적의 오버레이 제어를 생성하지 않을 수 있다. 현재의 방법론은 흔히 디바이스의 전기적 속성들에 기초하여 중요한 층들을 선택한 후, 이러한 모든 층들에 적격인 마크를 구성할 수 있는지 체크하는 것을 수반한다. 오버레이 제한들로 인해 이러한 타겟이 이용가능하지 않은 경우, 오버레이 타겟들을 다른 층들에 정렬하는 것 또는 다른 접근법들과 같은 대안적인 전략들이 시도된다.
도 6a는 층 B 및 층 C가 각각 층 A에 정렬되는 현재 오버레이 정렬 트리 정의 전략의 일 예시를 나타낸다. 제안된 방법론에서, 상이한 오버레이 및/또는 정렬 전략들에 대한 수율 민감도가 시뮬레이션되고, 대안적인 오버레이 및/또는 정렬 트리들에 기초하여 수율이 예측될 수 있다. 도 6b에 예시된 특정예로서, 층 B는 시뮬레이션된 가상 오버레이 및/또는 정렬 층을 포함할 수 있다. 층 C 및 층 B에 대한 오버레이(OVCB)는 층 C 및 층 A에 대한 오버레이(OVCA)와 층 B 및 층 A에 대한 오버레이(OVBA) 간의 차이와 같다; 즉:
OVCB = OVCA - OVBA
기계 학습 모델을 통한 수율 분석에 기초하여, 이러한 오버레이 정렬 트리가 현재 오버레이 정렬 트리에 비해 수율을 개선할 수 있는지 여부가 결정될 수 있다; 즉, 특정예에서 층 C가 수율을 개선하기 위해 층 A 대신에 층 B에 정렬되어야 하는지 여부가 평가될 수 있다.
이러한 것으로서, 도 5에 의해 설명된 방법은 또한 메트롤로지 제어 트리들(정렬 트리들 및/또는 오버레이 트리들)을 고려하여; 예를 들어, 입력 메트롤로지 제어 트리들에 기초하여 수율을 예측하도록 세미-화이트박스 모델을 트레이닝할 수 있다. 또한, 이는 모델이 메트롤로지 제어 트리들을 최적화할 수 있게 한다. 이러한 실시예에서, 공정 파라미터 데이터에 대한 메트롤로지 제어 트리들의 변동 효과를 설명하는 시뮬레이션 및/또는 측정된 공정 파라미터 데이터(제어 트리 데이터)가 얻어진다. 그 후, 이 제어 트리 데이터는 세미-화이트박스 모델을 트레이닝하기 위한 트레이닝 데이터의 일부로서 사용되어, 수율에 대한 메트롤로지 제어 트리의 효과를 평가할 수 있다. 대안예로서, 블랙박스 모델이 메트롤로지 제어 트리들을 고려하여 수율을 예측하도록 직접 트레이닝될 수 있다.
추가 실시예는, 메트롤로지 제어 트리가 그 측정 검출가능성 및 수율의 측면에서 실행가능한지 여부가 결정될 수 있는 대응하는 신호 검출가능성 스코어와 함께, 출력이 각각의 메트롤로지 제어 트리에 대한 수율 예측을 유도하도록 하는 수율 예측에 대한 신호 검출가능성의 시뮬레이션을 포함할 수 있다. 이러한 시뮬레이션은 수율 확률 및/또는 다른 전기적 파라미터들을 추론하기 위해 세미-화이트박스 모델 및/또는 블랙박스 모델을 사용하는 것과 병행하여 수행될 수 있다. 대안적으로, 신호 검출가능성 시뮬레이션은 실제 세미-화이트박스 모델 및/또는 블랙박스 모델에 통합될 수 있다. 예를 들어, 화이트-박스 또는 블랙-박스 모델링 동안에 고려되는 정확성/정밀도의 측면에서의 오버레이/정렬의 신뢰성에 대한 입력으로서(복잡한 경우), 또는 비-실행가능한 것으로서(단순한 경우) 소정 트리들을 표시하는 것이 사용될 수 있다. 더 특정한 예시로서, 오버레이가 높은 잡음을 갖는 경우, 이는 최종 수율이 예측될 때 고려되어야 한다. 이는 불량한 타겟들/층들을 배제하고, 최종 수율 예측의 정확성을 향상시키기 위해 사용될 수 있다.
또한, 별도의 실시예에서, 지정된 기계 학습 수율 모델에 기초하여 가상 오버레이 및/또는 정렬 트리들을 생성하는 것이 가능하다. 이 가상 오버레이 및/또는 정렬 트리들은 특정 공정에 대한 최적의 오버레이 및/또는 정렬 레시피를 결정하는 데 직접 사용될 수 있고, 이는 선택적으로 타겟 검출가능성도 고려한다. 일 실시예에서, 다양한 가상 오버레이 및/또는 정렬 트리들은 그 후 시뮬레이션된 데이터 또는 시뮬레이션 및 측정된 데이터의 조합(예를 들어, 쉐도우 모드에서)에 기초하여, 오버레이 데이터(또는 다른 성능 데이터)를 생성하는 데 사용될 수 있다. 그 후, 수율은 도 5의 세미-화이트박스 모델 또는 블랙박스 모델을 사용하여 추론될 수 있다; 최적의 수율을 갖도록 시뮬레이션된 모델이 최적의 오버레이 및/또는 정렬 트리로서 선택될 수 있다.
그러므로, 기계 학습 수율 확률 함수에 기초하여 최적의 가상 메트롤로지 제어 트리를 생성하는 것이 제안된다. 이러한 방법은 공정 윈도우를 매핑하는 학습된 수율 함수를 사용하여 수율을 최적화할 수 있다. 이러한 실시예에서, 공정 윈도우 및 수율 함수는 프록시에 의해 가정되거나 측정되기보다는 학습된다. 상이한 가상 제어 트리들이 상이한 수율 함수들 및 상이한 최종 디바이스 수율들을 유도한다. 수율 최적화는 모든 층들에 대해 수행되어, 예를 들어 수율 함수가 앞선 층에서 손실된 다이들이 산출될 가능성을 갖지 않음을 유의하도록 하며, 이에 따라 나중 단계들에서 다른 층들에서 이 다이들을 희생시켜 여전히 산출될 수 있는 다른 다이들을 구할 의향이 있을 것이다. 마찬가지로, 산출 가능성이 낮거나 중간 정도인 다이들은 그 요건들이 이전 레벨의 성능, 및 평균 성능이 미리 알려진 경우에는 잠재적으로 차후 레벨의 성능과 균형을 이루게 될 것이다. 이러한 방식으로, 실제 수율 데이터와 간접적으로 결정된 오버레이 및 쉐도우 모드를 사용하여, 앞서 설명된 바와 같은 사실 후에 메트롤로지 제어 트리를 최적화하는 것이 가능하다.
수율 확률 함수는 본질적으로 공정 윈도우 파라미터들의 함수로서 전산적으로 결정된 수율이다; 예를 들어, 1 이상의 파라미터에 대해 공정 윈도우 내 위치의 함수로서 수율을 설명한다. 수율 확률 함수는 파라메트릭(parametric) 또는 비-파라메트릭일 수 있다. 공정 윈도우 파라미터는 여하한의 주어진 길이 스케일의 공정 파라미터(들)로 제한되지 않고, 오히려 여하한 수의 특징들을 포함하도록 확장될 수 있다. 아이디어는 설명된 바와 같이 수율 확률 함수로부터 계산되거나 측정되는 수율을 최적화할 수 있는 대안적인 오버레이 및 정렬 트리들을 결정하는 것이다.
추가적으로, 메트롤로지 제어 트리 최적화에서 신호 검출가능성을 시뮬레이션하는 것이 가능하므로, 제안된 트리가 보장된 정렬 및 오버레이 타겟 검출로 개선된 수율을 유도할 것이다. 이러한 방식으로, 쉐도우 모드 및 실제 수율 데이터와 간접 오버레이를 사용하여, 앞서 설명된 바와 같은 사실 후에 제품에 대한 오버레이 및/또는 정렬 트리를 최적화하는 것이 가능할 뿐만 아니라, 오버레이 및/또는 정렬 트리 및 제안된 디바이스 관점에서의 검출가능성을 시뮬레이션하여, 프린트되기 전에 디바이스에 대한 초기 최적화된 오버레이 및/또는 정렬 트리를 허용하거나, 디바이스가 디자인된 후 상이한 오버레이/정렬 트리를 최적화하는 것도 가능하다.
본 명세서에서 설명된 방법들은 공정 제어 전략에서 사용될 수 있다. 이러한 공정 제어는 통상적으로 반도체 제조 공정 내에서 관여하는 장치(에칭 디바이스, 스캐너 등) 중 1 이상과 관련하여 컴퓨팅 디바이스인 제어기에 의해 조정된다. 대안적으로, 제어기는 장치 또는 메트롤로지 툴들 중 하나에 내장된 모듈이다. 공정 제어는 수율 예측에 기초하여 제조 공정 및/또는 여하한의 제조 장치의 제어의 여하한의 측면을 변동시키고, 및/또는 보정들을 결정하며, 및/또는 (예를 들어, 메트롤로지 데이터와 조합하여) 설명된 모델들 중 어느 하나를 사용하여 (선택적으로 신호 검출가능성과 같은 다른 인자들을 고려하면서) 수율을 최적화하는 여하한의 제어 전략을 결정할 수 있다.
본 발명의 추가 실시예들이 아래의 번호가 매겨진 항목들의 목록에서 개시된다:
1. 제조 공정과 관련된 수율 파라미터를 예측하는 방법으로서,
모델링된 파라미터들을 상기 수율 파라미터로 바꾸는 트레이닝된 제 1 모델을 얻는 단계 -상기 모델링된 파라미터들은 기하학적 파라미터들 및 트레이닝된 자유 파라미터들을 포함함- ;
상기 공정의 1 이상의 공정 파라미터와 관련된 공정 파라미터 데이터를 얻는 단계; 및
공정 파라미터 데이터 및 트레이닝된 제 1 모델에 기초하여 수율 파라미터를 예측하는 단계를 포함하는 방법.
2. 1 항에 있어서, 수율 파라미터는 제조 공정에 의해 제조되는 디바이스 또는 그 요소가 기능적일 확률의 측정을 설명하는 방법.
3. 1 항 또는 2 항에 있어서, 수율 파라미터는 제조 공정에 의해 제조되는 디바이스 또는 그 요소의 저항, 인덕턴스 또는 커패시턴스와 연계된 전기적 특성을 설명하는 방법.
4. 1 항 내지 3 항 중 어느 하나에 있어서, 수율 파라미터를 예측하기에 앞서 1 이상의 기하학적 모델을 사용하여 상기 공정 파라미터 데이터를 상기 기하학적 파라미터들로 변환하는 단계를 포함하는 방법.
5. 1 항 내지 4 항 중 어느 하나에 있어서, 공정 파라미터 데이터는 인라인 메트롤로지를 사용하여 측정가능한 1 이상의 공정 파라미터와 관련되는 방법.
6. 1 항 내지 5 항 중 어느 하나에 있어서, 상기 1 이상의 공정 파라미터는 오버레이, 정렬, 레벨링, 포커스 또는 도즈 중 1 이상을 포함하는 방법.
7. 1 항 내지 6 항 중 어느 하나에 있어서, 공정 파라미터 데이터는 메트롤로지 제어 트리의 변동과 관련되어, 상기 수율 파라미터가 메트롤로지 제어 트리에 의존하도록 하는 방법.
8. 7 항에 있어서, 메트롤로지 제어 트리는 오버레이 트리 및/또는 정렬 트리를 포함할 수 있는 방법.
9. 7 항에 있어서, 상기 수율 파라미터에 대응하는 신호 검출가능성의 측정을 결정하기 위해, 메트롤로지 제어 트리에 의해 설명되는 메트롤로지 동작에 관련되는 신호 검출가능성 시뮬레이션을 수행하는 단계를 포함하는 방법.
10. 1 항 내지 9 항 중 어느 하나에 있어서, 상기 트레이닝된 제 1 모델은 상대적으로 공정에 민감한 것으로 식별되는 제조 공정에 의해 제조되는 디바이스의 1 이상의 디바이스 요소에 관련되는 방법.
11. 1 항 내지 10 항 중 어느 하나에 있어서, 상기 트레이닝된 제 1 모델을 얻기 위해 트레이닝되기에 앞서 제 1 모델을 구성하는 초기 단계를 포함하고, 상기 초기 단계는:
제조 공정에 의해 제조되는 디바이스의 1 이상의 디바이스 요소들 각각에 대해 수율 확률 모델을 결정하는 단계를 포함하고, 각각의 수율 확률 모델은 상기 모델링된 파라미터들을 그 대응하는 디바이스 요소에 대한 수율 확률로 바꾸는 기하학적 공식을 포함하는 방법.
12. 11 항에 있어서, 상기 1 이상의 디바이스 요소들은 상대적으로 공정에 민감한 것으로 식별된 것들을 포함하는 방법.
13. 12 항에 있어서, 상대적으로 공정에 민감한 디바이스 요소들을 결정하는 단계를 포함하는 방법.
14. 11 항 내지 13 항 중 어느 하나에 있어서, 각각의 수율 확률 모델은 확률 함수의 통계적 파라미터들에 관련된 자유 파라미터들을 포함하는 방법.
15. 14 항에 있어서, 상기 확률 함수의 통계적 파라미터들은 확률 함수의 평균 및/또는 표준 편차와 관련되는 방법.
16. 11 항 내지 15 항 중 어느 하나에 있어서, 1 이상의 수율 확률 모델을 결정하기에 앞서 공정 파라미터들을 상기 모델링된 파라미터들로 바꾸는 1 이상의 기하학적 모델을 구성하는 단계를 포함하는 방법.
17. 11 항 내지 16 항 중 어느 하나에 있어서, 1 이상의 디바이스 요소들 각각에 대한 수율 확률 모델들에 기초하여 상기 제 1 모델을 구성하는 단계를 포함하는 방법.
18. 17 항에 있어서, 상기 제 1 모델은 디바이스에 대한 수율 확률을 설명하는 상기 수율 확률 모델들의 조합을 포함하는 방법.
19. 18 항에 있어서, 상기 수율 확률 모델들의 조합은 수율 확률이 산출되는 것으로 결정되는 수율 확률 모델들의 비율에 기초하여 수율 파라미터를 결정하는 것을 포함하는 방법.
20. 19 항에 있어서, 상기 비율은 조정가능한 파라미터인 방법.
21. 11 항 내지 20 항 중 어느 하나에 있어서, 전기적 측정 데이터 및 측정 및/또는 시뮬레이션된 공정 파라미터 데이터 중 1 이상, 메트롤로지 제어 트리들, 및 디자인 정보를 포함하는 제 1 트레이닝 데이터를 사용하여 제 1 모델을 트레이닝하는 추가 단계를 포함하는 방법.
22. 21 항에 있어서, 상기 메트롤로지 제어 트리들은 적어도 오버레이 또는 정렬 공정 각각에서 측정되는 타겟들을 설명하는 오버레이 트리들 및/또는 정렬 트리들을 포함하고, 상기 방법은 공정 파라미터 데이터에 대한 메트롤로지 제어 트리들의 변동 효과를 설명하는 시뮬레이션 및/또는 측정된 제어 트리 데이터를 얻는 단계를 포함하며, 상기 제 1 트레이닝 데이터는 상기 수율 파라미터에 대한 메트롤로지 제어 트리의 효과를 평가하기 위해 제 1 모델을 트레이닝하기 위한 상기 제어 트리 데이터를 포함하는 방법.
23. 1 항 내지 22 항 중 어느 하나에 있어서, 트레이닝된 제 1 모델과 조합하여 제어 모델을 사용하는 단계를 포함하고, 상기 제어 모델은 상기 공정 파라미터들 중 1 이상에 대한 1 이상의 제어 동작의 변동 효과를 예측하며, 제어 모델의 출력은 수율 파라미터를 예측하기 위한 상기 트레이닝된 제 1 모델로의 입력인 방법.
24. 1 항 내지 23 항 중 어느 하나에 있어서, 생산 기판에 대한 수율 파라미터를 예측하기 위해 트레이닝된 제 1 모델을 사용하는 단계를 포함하는 방법.
25. 1 항 내지 23 항 중 어느 하나에 있어서, 제 2 모델을 트레이닝하기 위한 제 2 트레이닝 데이터를 생성하기 위해 제 1 모델을 사용하는 단계를 포함하고, 상기 제 2 트레이닝 데이터는 다양한 공정 파라미터 데이터에 기초한 예측된 수율 파라미터들을 포함하는 방법.
26. 25 항에 있어서, 상기 제 2 모델은 뉴럴 네트워크와 같은 블랙박스 모델을 포함하는 방법.
27. 25 항 또는 26 항에 있어서, 생산 기판에 대한 수율 파라미터를 예측하기 위해 제 2 모델을 사용하는 단계를 포함하는 방법.
28. 1 항 내지 27 항 중 어느 하나에 있어서, 예측된 수율 파라미터에 기초하여 상기 제조 공정의 제어를 위한 제어 동작을 수행하는 단계를 포함하는 방법.
29. 1 항 내지 28 항 중 어느 하나에 있어서, 상기 모델링된 파라미터들은 기하학적 파라미터들 및 트레이닝된 자유 파라미터들만을 포함하는 방법.
30. 공정 파라미터 데이터에 기초하여 수율 파라미터를 예측하기 위한 제 1 모델을 구성하는 방법으로서,
제조 공정에 의해 제조되는 디바이스의 복수의 디바이스 요소들에 대한 수율 확률 모델을 결정하는 단계 -각각의 수율 확률 모델은 1 이상의 모델링된 파라미터를 그 대응하는 디바이스 요소에 대한 수율 확률로 바꾸는 기하학적 공식을 포함하고, 상기 모델링된 파라미터들은 기하학적 파라미터들 및 트레이닝된 자유 파라미터들을 포함함- ; 및
디바이스 요소들 각각에 대한 수율 확률 모델들의 조합으로서 상기 제 1 모델을 구성하는 단계를 포함하는 방법.
31. 30 항에 있어서, 상기 모델링된 파라미터들은 기하학적 파라미터들 및 트레이닝된 자유 파라미터들만을 포함하는 방법.
32. 31 항에 있어서, 상기 1 이상의 디바이스 요소들은 상대적으로 공정에 민감한 것으로 식별된 디바이스 요소들을 포함하는 방법.
33. 32 항에 있어서, 상대적으로 공정에 민감한 디바이스 요소들을 결정하는 단계를 포함하는 방법.
34. 31 항 내지 33 항 중 어느 하나에 있어서, 각각의 수율 확률 모델은 확률 함수의 통계적 파라미터들에 관련된 자유 파라미터들을 포함하는 방법.
35. 34 항에 있어서, 상기 확률 함수의 통계적 파라미터들은 확률 함수의 평균 및/또는 표준 편차와 관련되는 방법.
36. 31 항 내지 35 항 중 어느 하나에 있어서, 1 이상의 수율 확률 모델을 결정하기에 앞서 공정 파라미터들을 상기 모델링된 파라미터들로 바꾸는 1 이상의 기하학적 모델을 구성하는 단계를 포함하는 방법.
37. 30 항 내지 36 항 중 어느 하나에 있어서, 상기 수율 확률 모델들의 조합은 수율 확률이 산출되는 것으로 결정되는 수율 확률 모델들의 비율에 기초하여 수율 파라미터를 결정하는 것을 포함하는 방법.
38. 37 항에 있어서, 상기 비율은 조정가능한 파라미터인 방법.
39. 30 항 내지 38 항 중 어느 하나에 있어서, 전기적 측정 데이터 및 측정 및/또는 시뮬레이션된 공정 파라미터 데이터 중 1 이상, 메트롤로지 제어 트리들, 및 디자인 정보를 포함하는 제 1 트레이닝 데이터를 사용하여 제 1 모델을 트레이닝하는 추가 단계를 포함하는 방법.
40. 39 항에 있어서, 상기 메트롤로지 제어 트리들은 적어도 오버레이 또는 정렬 공정 각각에서 측정되는 타겟들을 설명하는 오버레이 트리들 및/또는 정렬 트리들을 포함하고, 상기 방법은 공정 파라미터 데이터에 대한 메트롤로지 제어 트리들의 변동 효과를 설명하는 시뮬레이션 및/또는 측정된 제어 트리 데이터를 얻는 단계를 포함하며, 상기 제 1 트레이닝 데이터는 상기 수율 파라미터에 대한 메트롤로지 제어 트리의 효과를 평가하기 위해 제 1 모델을 트레이닝하기 위한 상기 제어 트리 데이터를 포함하는 방법.
41. 적절한 장치에서 실행될 때, 1 항 내지 40 항 중 어느 하나의 방법을 수행하도록 작동가능한 프로그램 명령어들을 포함하는 컴퓨터 프로그램.
42. 41 항의 컴퓨터 프로그램을 포함하는 비-일시적 컴퓨터 프로그램 캐리어.
43. 41 항의 컴퓨터 프로그램 및 프로세서를 포함하는 처리 시스템.
44. 메트롤로지 시스템으로서,
기판을 위한 기판 홀더;
방사선으로 기판 상의 구조체를 조명하는 조명 소스;
구조체로부터 산란된 조명을 감지하는 센서; 및
43 항의 처리 시스템을 포함하고, 처리 시스템은:
감지된 산란된 조명으로부터 1 이상의 공정 파라미터에 대한 1 이상의 값을 도출하고; 및
도출된 1 이상의 공정 파라미터에 대한 1 이상의 값에 기초하여 수율 파라미터를 예측하도록 작동가능한 메트롤로지 시스템.
45. 44 항의 메트롤로지 시스템 및 1 이상의 통합된 제조 장치를 포함하는 리소그래피 셀로서,
예측된 수율 파라미터에 기초하여 제조 공정을 위한 제어 동작을 결정하고 적용하도록 작동가능한 리소그래피 셀.
46. 45 항에 있어서, 제어 동작은 예측된 수율을 최적화하도록 작동가능한 리소그래피 셀.
47. 기판 상에 반도체 디바이스들을 제조하는 공정과 관련된 수율을 예측하는 방법으로서,
모델링된 파라미터들을 수율 파라미터로 바꾸는 트레이닝된 제 1 모델을 얻는 단계 -상기 모델링된 파라미터들은: a) 공정에 의해 제조되는 디바이스 요소의 기하학적 특성, 치수 또는 위치 중 1 이상과 연계된 기하학적 파라미터들, 및 b) 트레이닝된 자유 파라미터들을 포함함- ;
공정을 특성화하는 공정 파라미터들을 포함하는 공정 파라미터 데이터를 얻는 단계;
공정 파라미터 데이터를 기하학적 파라미터들의 값들로 변환하는 단계; 및
트레이닝된 제 1 모델 및 기하학적 파라미터들의 값들을 사용하여 수율 파라미터를 예측하는 단계를 포함하는 방법.
48. 47 항에 있어서, 수율 파라미터는 공정에 의해 제조되는 디바이스 또는 그 요소가 기능할 확률의 측정인 방법.
49. 47 항 또는 48 항에 있어서, 기하학적 파라미터들은: 임계 치수(CD), 오버레이, 측벽 각도 또는 디바이스 요소의 기하학적 프로파일과 연계된 여하한의 다른 파라미터 중 1 이상을 포함하는 방법.
50. 47 항 내지 49 항 중 어느 하나에 있어서, 공정 파라미터들은 오버레이, 정렬, 레벨링, 포커스 또는 도즈 중 1 이상과 관련되는 방법.
51. 47 항 내지 50 항 중 어느 하나에 있어서, 공정 파라미터 데이터는 정렬 및/또는 오버레이 트리의 변동과 관련되어, 상기 수율 파라미터가 오버레이 트리 및/또는 정렬 트리에 의존하도록 하는 방법.
52. 47 항 내지 51 항 중 어느 하나에 있어서, 상기 트레이닝된 제 1 모델은 공정 변동들에 민감한 것으로 식별되는 공정에 의해 제조되는 디바이스의 1 이상의 디바이스 요소에 관련되는 방법.
53. 47 항 내지 52 항 중 어느 하나에 있어서, 상기 트레이닝된 제 1 모델을 얻기 위해 트레이닝되기에 앞서 제 1 모델을 구성하는 초기 단계를 더 포함하고, 상기 초기 단계는:
공정에 의해 제조되는 디바이스의 1 이상의 디바이스 요소에 대해 수율 확률 모델을 결정하는 단계를 포함하고, 각각의 수율 확률 모델은 상기 모델링된 파라미터들을 그 대응하는 디바이스 요소에 대한 수율 확률로 바꾸는 기하학적 공식을 포함하는 방법.
54. 53 항에 있어서, 각각의 수율 확률 모델은 확률 함수의 통계적 파라미터들에 관련된 자유 파라미터들을 포함하는 방법.
55. 47 항 내지 54 항 중 어느 하나에 있어서, 제 2 모델을 트레이닝하기 위한 제 2 트레이닝 데이터를 생성하기 위해 제 1 모델을 사용하는 단계를 더 포함하고, 상기 제 2 트레이닝 데이터는 앞선 공정 파라미터 데이터에 기초한 예측된 수율 파라미터들을 포함하는 방법.
56. 55 항에 있어서, 상기 제 2 모델은 뉴럴 네트워크를 포함하는 방법.
57. 47 항 또는 56 항에 있어서, 예측된 수율 파라미터에 기초하여 상기 공정의 제어를 위한 제어 동작을 수행하는 단계를 더 포함하는 방법.
58. 공정 파라미터 데이터에 기초하여 수율 파라미터를 예측하기 위한 제 1 모델을 구성하는 방법으로서,
제조 공정에 의해 제조되는 디바이스의 복수의 디바이스 요소들에 대한 수율 확률 모델을 결정하는 단계 -각각의 수율 확률 모델은 1 이상의 모델링된 파라미터를 그 대응하는 디바이스 요소에 대한 수율 확률로 바꾸는 기하학적 공식을 포함하고, 상기 모델링된 파라미터들은 기하학적 파라미터들 및 트레이닝된 자유 파라미터들을 포함함- ; 및
디바이스 요소들 각각에 대한 수율 확률 모델들의 조합으로서 상기 제 1 모델을 구성하는 단계를 포함하는 방법.
59. 58 항에 있어서, 각각의 수율 확률 모델은 확률 함수의 통계적 파라미터들과 관련된 자유 파라미터들을 포함하는 방법.
60. 적절한 장치에서 실행될 때, 47 항 내지 59 항 중 어느 하나의 방법을 수행하도록 작동가능한 프로그램 명령어들을 포함하는 컴퓨터 프로그램.
61. 60 항의 컴퓨터 프로그램을 포함하는 비-일시적 컴퓨터 프로그램 캐리어.
본 명세서에서는, IC 제조에 있어서 리소그래피 장치의 특정 사용예에 대하여 언급되지만, 본 명세서에 서술된 리소그래피 장치는 다른 적용예들을 가질 수도 있음을 이해하여야 한다. 가능한 다른 적용예들은 집적 광학 시스템, 자기 도메인 메모리용 안내 및 검출 패턴, 평판 디스플레이(flat-panel display), 액정 디스플레이(LCD), 박막 자기 헤드 등의 제조를 포함한다.
본 명세서에서는, 리소그래피 장치와 관련하여 본 발명의 특정 실시예들에 대하여 언급되지만, 본 발명의 실시예들은 다른 장치에서 사용될 수 있다. 본 발명의 실시예들은 마스크 검사 장치, 메트롤로지 장치, 또는 웨이퍼(또는 다른 기판) 또는 마스크(또는 다른 패터닝 디바이스)와 같은 대상물을 측정 또는 처리하는 여하한의 장치의 일부를 형성할 수 있다. 이 장치는 일반적으로 리소그래피 툴로 지칭될 수 있다. 이러한 리소그래피 툴은 진공 조건들 또는 주변(비-진공) 조건들을 사용할 수 있다.
이상, 광학 리소그래피와 관련하여 본 발명의 실시예들의 특정 사용예를 언급하였지만, 본 발명은 본 명세서가 허용한다면 광학 리소그래피로 제한되지 않고 다른 적용예들, 예를 들어 임프린트 리소그래피에 사용될 수 있다는 것을 이해할 것이다.
이상, 본 발명의 특정 실시예들이 설명되었지만, 본 발명은 설명된 것과 다르게 실시될 수 있음을 이해할 것이다. 상기 서술내용은 예시를 위한 것이지, 제한하려는 것이 아니다. 따라서, 당업자라면 아래에 설명되는 청구항들의 범위를 벗어나지 않고 서술된 본 발명에 대한 변형예가 행해질 수도 있음을 이해할 것이다.

Claims (15)

  1. 기판 상에 반도체 디바이스들을 제조하는 공정과 관련된 수율을 예측하는 방법으로서,
    모델링된 파라미터들을 수율 파라미터로 바꾸는 트레이닝(train)된 제 1 모델을 얻는 단계 -상기 모델링된 파라미터들은: a) 상기 공정에 의해 제조되는 디바이스 요소의 기하학적 특성, 치수 또는 위치 중 1 이상과 연계된 기하학적 파라미터들, 및 b) 트레이닝된 자유 파라미터(free parameter)들을 포함함- ;
    공정 파라미터 데이터를 얻는 단계 -상기 공정 파라미터 데이터는 상기 공정을 특성화하는 공정 파라미터들을 포함함- ;
    상기 공정 파라미터 데이터를 상기 기하학적 파라미터들의 값들로 변환하는 단계; 및
    상기 트레이닝된 제 1 모델 및 상기 기하학적 파라미터들의 값들을 사용하여 상기 수율 파라미터를 예측하는 단계
    를 포함하고,
    상기 트레이닝된 제 1 모델을 얻기 위해 트레이닝되기에 앞서 상기 제 1 모델을 구성하는 초기 단계를 더 포함하고, 상기 초기 단계는:
    상기 공정에 의해 제조되는 디바이스의 1 이상의 디바이스 요소에 대해 수율 확률 모델을 결정하는 단계를 포함하고, 각각의 수율 확률 모델은 상기 모델링된 파라미터들을 그 대응하는 디바이스 요소에 대한 수율 확률로 바꾸는 방법.
  2. 제 1 항에 있어서,
    상기 수율 파라미터는 상기 공정에 의해 제조되는 디바이스 또는 그 요소가 기능할 확률의 측정인 방법.
  3. 제 1 항에 있어서,
    상기 기하학적 파라미터들은: 임계 치수(CD), 오버레이, 측벽 각도 또는 상기 디바이스 요소의 기하학적 프로파일과 연계된 여하한의 다른 파라미터 중 1 이상을 포함하는 방법.
  4. 제 1 항에 있어서,
    상기 공정 파라미터들은 오버레이, 정렬, 레벨링, 포커스 또는 도즈 중 1 이상과 관련되는 방법.
  5. 제 1 항에 있어서,
    상기 공정 파라미터 데이터는 정렬 또는 오버레이 트리의 변동과 관련되어, 상기 수율 파라미터가 상기 오버레이 트리 또는 정렬 트리에 의존하도록 하는 방법.
  6. 제 1 항에 있어서,
    상기 트레이닝된 제 1 모델은 공정 변동들에 민감한 것으로 식별되는 상기 공정에 의해 제조되는 디바이스의 1 이상의 디바이스 요소와 관련되는 방법.
  7. 제 1 항에 있어서,
    각각의 수율 확률 모델은 상기 모델링된 파라미터들을 그 대응하는 디바이스 요소에 대한 수율 확률로 바꾸는 기하학적 공식을 포함하는 방법.
  8. 제 7 항에 있어서,
    각각의 수율 확률 모델은 확률 함수의 통계적 파라미터들과 관련된 자유 파라미터들을 포함하는 방법.
  9. 제 1 항에 있어서,
    제 2 모델을 트레이닝하기 위한 제 2 트레이닝 데이터를 생성하기 위해 상기 제 1 모델을 사용하는 단계를 더 포함하고, 상기 제 2 트레이닝 데이터는 이전 공정 파라미터 데이터에 기초한 예측된 수율 파라미터들을 포함하는 방법.
  10. 제 9 항에 있어서,
    상기 제 2 모델은 뉴럴 네트워크를 포함하는 방법.
  11. 제 1 항에 있어서,
    예측된 수율 파라미터에 기초하여 상기 공정의 제어를 위한 제어 동작을 수행하는 단계를 더 포함하는 방법.
  12. 공정 파라미터 데이터에 기초하여 수율 파라미터를 예측하기 위한 제 1 모델을 구성하는 방법으로서,
    제조 공정에 의해 제조되는 디바이스의 복수의 디바이스 요소들에 대한 수율 확률 모델을 결정하는 단계 -각각의 수율 확률 모델은 1 이상의 모델링된 파라미터를 그 대응하는 디바이스 요소에 대한 수율 확률로 바꾸는 기하학적 공식을 포함하고, 상기 모델링된 파라미터들은 기하학적 파라미터들 및 트레이닝된 자유 파라미터(free parameter)들을 포함함- ; 및
    상기 디바이스 요소들 각각에 대한 수율 확률 모델들의 조합으로서 상기 제 1 모델을 구성하는 단계
    를 포함하는 방법.
  13. 제 12 항에 있어서,
    각각의 수율 확률 모델은 확률 함수의 통계적 파라미터들과 관련된 자유 파라미터들을 포함하는 방법.
  14. 적절한 장치에서 실행될 때, 제 1 항의 방법을 수행하도록 작동가능한 프로그램 명령어들을 포함하는 비-일시적 컴퓨터 프로그램 기록매체에 저장된 컴퓨터 프로그램.
  15. 제 14 항의 컴퓨터 프로그램이 저장된 비-일시적 컴퓨터 프로그램 기록매체(non-transient computer program readable medium).
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