KR20190131579A - 전해 구리박 및 그 제조 방법, 동장 적층판, 프린트 배선판 및 그 제조 방법, 그리고 전자 기기 및 그 제조 방법 - Google Patents

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KR20190131579A
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겐지 이누카이
유이치 이와사키
요스케 고바야시
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Abstract

표면 처리층을 광택면측에 갖는 전해 구리박이다. 이 전해 구리박에 있어서, 표면 처리층의 표면의 2승 평균 평방근 높이 Sq가 0.550㎛ 이하이고, 표면 처리층의 표면에서의 원자 농도를 오제 전자 분광 분석법에 의해 측정하여, Si, S, Cl, C, N, O, Cr, Co, Ni, Cu 및 Zn의 원자 농도의 합계를 100at％로 한 경우에, Zn의 원자 농도가 3.0at％ 이상이다. 혹은, 표면 처리층의 표면의 면 거칠기 Sa가 0.470㎛ 이하이고, 표면 처리층의 표면에서의 원자 농도를 오제 전자 분광 분석법에 의해 측정하여, Si, S, Cl, C, N, O, Cr, Co, Ni, Cu 및 Zn의 원자 농도의 합계를 100at％로 한 경우에, Zn의 원자 농도가 3.0at％ 이상이다.

Description

전해 구리박 및 그 제조 방법, 동장 적층판, 프린트 배선판 및 그 제조 방법, 그리고 전자 기기 및 그 제조 방법
본 개시는, 전해 구리박 및 그 제조 방법, 동장 적층판, 프린트 배선판 및 그 제조 방법, 그리고 전자 기기 및 그 제조 방법에 관한 것이다.
프린트 배선판은, 구리박에 절연 기판(예를 들어, 수지 기판)을 접착시켜 동장 적층판으로 한 후, 에칭에 의해 구리박에 도체 패턴을 형성한다는 공정을 거쳐서 일반적으로 제조된다.
근년, 전자 기기의 소형화 및 고성능화의 요구의 증대에 수반하여, 탑재 부품의 고밀도 실장화나 신호의 고주파화 등이 진전되어 있고, 프린트 배선판에 대해서도 도체 패턴의 미세화(파인 피치화)나 고주파 대응 등이 요구되고 있다.
그래서, 전해 구리박을 사용하여 도체 패턴의 미세화를 실현하기 위해, 특허문헌 1에는 광택제로서 작용하는 황 함유 화합물 등의 첨가제를 전해액에 첨가하여 석출면측의 표면이 평활한 전해 구리박을 제작한 후, 전해 구리박에 회로를 형성하는 것이 제안되어 있다.
일본 특허 공개 제2004-162172호 공보
그러나, 특허문헌 1의 방법은, 전해액에 포함되는 첨가제의 영향으로, 전해 구리박의 제조 시에 상온에서의 재결정 및 그것에 수반하는 수축에 의해 구리박에 주름이 발생하기 쉽다. 그리고, 이와 같은 주름이 발생한 경우, 그 후의 전해 구리박을 절연 기판(수지 기판)과 접착시킬 때에도 주름이 발생해 버린다. 이와 같이 전해 구리박에 주름이 발생해 버리면, 전해 구리박에 회로를 형성할 때에 파인 피치화가 곤란해지기 때문에, 회로 형성성이 충분하다고는 할 수 없다.
한편, 전해 구리박의 표면이 평활한 경우, 절연 기판(수지 기판)과 접착시킬 때 충분한 접착성이 얻어지지 않는다는 문제가 있다. 특히, 프린트 배선판은 고온에 노출되는 경우도 많기 때문에, 전해 구리박에는 고온 조건 하에서의 절연 기판(수지 기판)에 대한 접착성의 저하가 적은 것(즉, 내열성이 우수한 것)이 요구되고 있다.
전해 구리박과 절연 기판(수지 기판)의 접착성을 향상시키는 방법으로서는, 전해 구리박의 표면에 조화 처리 등을 행하는 것이 알려져 있지만, 조화 처리는 파인 피치화(즉, 회로 형성성)에 영향을 미치는 경우가 있다.
그 때문에, 종래의 기술에서는, 내열성의 향상과 회로 형성성의 향상의 양립을 도모하는 것이 어렵다는 문제가 있었다.
본 발명의 몇 가지의 실시 형태는, 상기와 같은 문제를 해결하기 위해 이루어진 것이고, 회로 형성성 및 내열성(특히, 절연 기판과 접착시킨 때에 접착성의 저하를 억제하는 효과)이 우수한 전해 구리박 및 그 제조 방법을 제공하는 것을 과제로 한다.
또한, 본 발명의 몇 가지의 실시 형태는, 회로 형성성 및 내열성(특히, 절연 기판과 접착시킨 때에 접착성의 저하를 억제하는 효과)이 우수한 전해 구리박을 사용한 동장 적층판, 프린트 배선판 및 그 제조 방법, 그리고 전자 기기 및 그 제조 방법을 제공하는 것을 과제로 한다.
본 발명자들은, 상기한 문제를 해결하기 위해 예의 연구한 결과, 표면 처리층을 광택면측에 갖는 전해 구리박에 있어서, 표면 처리층의 표면의 면 거칠기 Sa 및/또는 2승 평균 평방근 높이 Sq가 회로 형성성에 관계됨과 함께, 표면 처리층의 표면에서의 Zn의 원자 농도가 내열성에 관계되는 것에 착안하여, 표면 처리층의 표면의 면 거칠기 Sa 및/또는 2승 평균 평방근 높이 Sq, 그리고 표면 처리층의 표면에서의 Zn의 원자 농도를 특정한 범위로 제어함으로써, 내열성의 향상과 회로 형성성의 향상의 양립을 도모할 수 있는 것을 알아내고, 본 발명의 몇 가지의 실시 형태를 완성하는 데 이르렀다.
즉, 본 발명의 실시 형태에 관한 전해 구리박은, 표면 처리층을 광택면측에 갖고,
상기 표면 처리층의 표면의 2승 평균 평방근 높이 Sq가 0.550㎛ 이하이고, 상기 표면 처리층의 표면에서의 원자 농도를 오제 전자 분광 분석법에 의해 측정하여, Si, S, Cl, C, N, O, Cr, Co, Ni, Cu 및 Zn의 원자 농도의 합계를 100at％로 한 경우에, Zn의 원자 농도가 3.0at％ 이상이다.
또한, 본 발명의 다른 실시 형태에 관한 전해 구리박은, 표면 처리층을 광택면측에 갖고,
상기 표면 처리층의 표면의 면 거칠기 Sa가 0.470㎛ 이하이고, 상기 표면 처리층의 표면에서의 원자 농도를 오제 전자 분광 분석법에 의해 측정하여, Si, S, Cl, C, N, O, Cr, Co, Ni, Cu 및 Zn의 원자 농도의 합계를 100at％로 한 경우에, Zn의 원자 농도가 3.0at％ 이상이다.
또한, 본 발명의 실시 형태에 관한 전해 구리박의 제조 방법은, 전해 드럼을 사용하여 전해 구리박을 제작한 후, 상기 전해 구리박의 광택면에 표면 처리를 행하여 표면 처리층을 형성하고,
상기 전해 드럼의 표면의 면 거칠기 Sa가 0.270㎛ 이하이고, 상기 표면 처리층의 표면에서의 원자 농도를 오제 전자 분광 분석법에 의해 측정하여, Si, S, Cl, C, N, O, Cr, Co, Ni, Cu 및 Zn의 원자 농도의 합계를 100at％로 한 경우에, Zn의 원자 농도가 3.0at％ 이상이다.
또한, 본 발명의 다른 실시 형태에 관한 전해 구리박의 제조 방법은, 전해 드럼을 사용하여 전해 구리박을 제작한 후, 상기 전해 구리박의 광택면에 표면 처리를 행하여 표면 처리층을 형성하고,
상기 전해 드럼의 표면의 2승 평균 평방근 높이 Sq가 0.315㎛ 이하이고, 상기 표면 처리층의 표면에서의 원자 농도를 오제 전자 분광 분석법에 의해 측정하여, Si, S, Cl, C, N, O, Cr, Co, Ni, Cu 및 Zn의 원자 농도의 합계를 100at％로 한 경우에, Zn의 원자 농도가 3.0at％ 이상이다.
또한, 본 발명의 실시 형태에 관한 동장 적층판은, 상기 전해 구리박을 갖는다.
또한, 본 발명의 실시 형태에 관한 프린트 배선판은, 상기 전해 구리박을 갖는다.
또한, 본 발명의 실시 형태에 관한 프린트 배선판의 제조 방법은, 상기 전해 구리박을 사용한다.
또한, 본 발명의 다른 실시 형태에 관한 프린트 배선판의 제조 방법은, 상기 전해 구리박과 절연 기판을 적층하여 동장 적층판을 제작한 후, 세미 애디티브법, 서브트랙티브법, 파트리 애디티브법 또는 모디파이드 세미 애디티브법의 어느 방법에 의해 회로를 형성하는 공정을 포함한다.
또한, 본 발명의 실시 형태에 관한 전자 기기는, 상기 프린트 배선판을 갖는다.
또한, 본 발명의 실시 형태에 관한 전자 기기의 제조 방법은, 프린트 배선판을 사용한다.
본 발명의 몇 가지의 실시 형태에 따르면, 회로 형성성 및 내열성이 우수한 전해 구리박 및 그 제조 방법을 제공할 수 있다.
또한, 본 발명의 몇 가지의 실시 형태에 따르면, 회로 형성성 및 내열성이 우수한 전해 구리박을 사용한 동장 적층판, 프린트 배선판 및 그 제조 방법, 그리고 전자 기기 및 그 제조 방법을 제공할 수 있다.
도 1의 (a)는 표면 처리층을 형성하기 전의 실시예 2의 전해 구리박의 광택면의 SEM상이고, (b)는 표면 처리층을 형성하기 전의 실시예 10의 전해 구리박의 광택면의 SEM상이다.
본 발명의 실시 형태에 관한 전해 구리박은, 표면 처리층을 광택면측에 갖고, 표면 처리층의 표면의 2승 평균 평방근 높이 Sq가 0.550㎛ 이하 및/또는 표면 처리층의 표면의 면 거칠기 Sa가 0.470㎛ 이하이고, 표면 처리층의 표면에서의 원자 농도를 오제 전자 분광 분석법에 의해 측정하여, Si, S, Cl, C, N, O, Cr, Co, Ni, Cu 및 Zn의 원자 농도의 합계를 100at％로 한 경우에, Zn의 원자 농도가 3.0at％ 이상이다.
여기서, 본 명세서에 있어서 「전해 구리박의 광택면」이란, 전해 구리박이 제작될 때의 드럼측의 표면(샤이니면: S면)을 의미하고, 또한, 「전해 구리박의 석출면」이란, 전해 구리박이 제작될 때의 드럼과는 반대측의 표면(매트면: M면)을 의미한다.
이하, 본 발명의 실시 형태에 관한 전해 구리박의 바람직한 형태에 대하여 설명한다.
<조화 처리층 이외의 표면 처리층을 광택면측에 갖는 전해 구리박>
본 발명의 실시 형태에 관한 전해 구리박은, 일 측면에 있어서, 조화 처리층 이외의 표면 처리층을 광택면측에 갖고 있고, 표면 처리층의 표면의 면 거칠기 Sa가 0.270㎛ 이하 및/또는 표면 처리층의 표면의 2승 평균 평방근 높이 Sq가 0.315㎛ 이하이고, 표면 처리층의 표면에서의 Zn의 원자 농도가 3.0at％ 이상이다.
상기와 같은 구성을 갖는 전해 구리박에서는, 표면 처리층의 표면의 면 거칠기 Sa를 0.270㎛ 이하 및/또는 표면 처리층의 표면의 2승 평균 평방근 높이 Sq를 0.315㎛ 이하로 함으로써, 전해 구리박을 사용하여 형성되는 회로의 피치에 대하여, L/S(라인/스페이스)＝22㎛ 이하/22㎛ 이하, 바람직하게는 20㎛ 이하/20㎛ 이하의 파인 피치화가 가능해진다.
전해 구리박의 표면 처리층의 표면의 면 거칠기 Sa는, 파인 피치화의 효과를 높이는 관점에서, 바람직하게는 0.230㎛ 이하, 보다 바람직하게는 0.180㎛ 이하, 더욱 바람직하게는 0.150㎛ 이하, 가장 바람직하게는 0.133㎛ 이하이다. 또한, 전해 구리박의 표면 처리층의 표면의 면 거칠기 Sa의 하한은 특별히 한정되지 않지만, 일반적으로 0.001㎛ 이상, 바람직하게는 0.010㎛ 이상, 보다 바람직하게는 0.050㎛ 이상, 더욱 바람직하게는 0.100㎛ 이상이다.
또한, 전해 구리박의 표면 처리층의 표면의 2승 평균 평방근 높이 Sq는, 파인 피치화의 효과를 높이는 관점에서, 바람직하게는 0.200㎛ 이하, 보다 바람직하게는 0.180㎛ 이하이다. 또한, 전해 구리박의 표면 처리층의 표면의 2승 평균 평방근 높이 Sq의 하한은 특별히 한정되지 않지만, 일반적으로 0.001㎛ 이상, 바람직하게는 0.010㎛ 이상, 보다 바람직하게는 0.050㎛ 이상, 더욱 바람직하게는 0.100㎛ 이상이다.
상기와 같이 전해 구리박의 표면 처리층의 표면의 면 거칠기 Sa가 0.270㎛ 이하 및/또는 표면 처리층의 표면의 2승 평균 평방근 높이 Sq를 0.315㎛ 이하로 제어한 경우, 회로 형성성은 향상되는 한편, 전해 구리박의 표면 처리층의 표면의 요철이 저감되기 때문에, 당해 요철의 앵커 효과에 의한 전해 구리박과 절연 기판(수지 기판) 사이의 접착성이 저하될 우려가 있다. 특히, 고온 조건 하에 있어서의 전해 구리박과 절연 기판(수지 기판) 사이의 접착성의 저하가 염려된다. 그 때문에, 하기와 같이, 표면 처리층의 표면에서의 Zn의 원자 농도를 3.0at％ 이상으로 함으로써, 내열성을 향상시키는 것이 중요하다.
표면 처리층의 표면에서의 Zn의 원자 농도는, 3.0at％ 이상으로 제어함으로써, 내열성을 향상시킬 수 있다.
여기서, 본 명세서에 있어서, 표면 처리층의 표면에서의 Zn의 원자 농도는, 오제 전자 분광 분석법(AES)에 의해 측정된다. 오제 전자 분광 분석법(AES)은, 깊이 방향 조성 분석(뎁스 프로파일)을 행하는 것이고, 표면 처리층의 표면에 존재하는 원소의 비율을 측정할 수 있다. 또한, 표면 처리층의 표면이란, 특별히 한정되지 않지만, 표면 처리층의 표면(최외층의 표면)으로부터, 바람직하게는 50㎚, 보다 바람직하게는 10㎚ 이하, 더욱 바람직하게는 5㎚ 이하의 깊이를 의미한다.
또한, Zn의 원자 농도는, Si, S, Cl, C, N, O, Cr, Co, Ni, Cu 및 Zn의 원자 농도의 합계를 100at％로 한 경우의 상대적인 원자 농도이다.
Zn의 원자 농도는 상기한 효과를 높이는 관점에서, 바람직하게는 4.5at％ 이상, 보다 바람직하게는 6.5at％ 이상이다. 또한, Zn의 원자 농도의 상한은, 특별히 한정되지 않지만, 일반적으로 20at％ 이하, 바람직하게는 15at％ 이하, 보다 바람직하게는 12at％ 이하, 더욱 바람직하게는 10at％ 이하이다.
또한, 표면 처리층의 표면 부근에 존재하는 Zn 이외의 원소는, 특별히 한정되지 않지만, Si, S, Cl, C, N, O, Cr, Co, Ni 및 Cu로 이루어지는 군에서 선택되는 적어도 1종을 포함해도 된다.
<조화 처리층을 적어도 포함하는 표면 처리층을 광택면측에 갖는 전해 구리박>
본 발명의 실시 형태에 관한 전해 구리박은, 다른 일 측면에 있어서, 조화 처리층을 적어도 포함하는 표면 처리층을 광택면측에 갖고 있고, 표면 처리층의 표면의 면 거칠기 Sa가 0.470㎛ 이하 및/또는 표면 처리층의 표면의 2승 평균 평방근 높이 Sq가 0.550㎛ 이하이고, 표면 처리층의 표면에서의 Zn의 원자 농도가 3.0at％ 이상이다.
일반적으로, 조화 처리층을 광택면측에 갖는 전해 구리박에서는, 파인 피치화가 저하되는 경우가 있지만, 상기와 같은 구성을 갖는 전해 구리박에서는, 표면 처리층의 표면의 면 거칠기 Sa를 0.470㎛ 이하 및/또는 표면 처리층의 표면의 2승 평균 평방근 높이 Sq를 0.550㎛ 이하로 함으로써, 전해 구리박을 사용하여 형성되는 회로의 피치에 대하여, L/S(라인/스페이스)＝22㎛ 이하/22㎛ 이하, 바람직하게는 20㎛ 이하/20㎛ 이하의 파인 피치화가 가능해진다.
전해 구리박의 표면 처리층의 표면의 면 거칠기 Sa는, 파인 피치화의 효과를 높이는 관점에서, 바람직하게는 0.385㎛ 이하, 보다 바람직하게는 0.380㎛ 이하, 보다 바람직하게는 0.355㎛ 이하, 더욱 바람직하게는 0.340㎛ 이하, 더욱 바람직하게는 0.300㎛ 이하, 보다 더욱 바람직하게는 0.295㎛ 이하, 보다 더욱 바람직하게는 0.230㎛ 이하, 가장 바람직하게는 0.200㎛ 이하이다. 또한, 전해 구리박의 표면 처리층의 표면의 면 거칠기 Sa의 하한은 특별히 한정되지 않지만, 일반적으로 0.001㎛ 이상, 바람직하게는 0.010㎛ 이상, 보다 바람직하게는 0.050㎛ 이상, 더욱 바람직하게는 0.100㎛ 이상이다.
또한, 전해 구리박의 표면 처리층의 표면의 2승 평균 평방근 높이 Sq는, 파인 피치화의 효과를 높이는 관점에서, 바람직하게는 0.490㎛ 이하, 보다 바람직하게는 0.450㎛ 이하, 보다 바람직하게는 0.435㎛ 이하, 더욱 바람직하게는 0.400㎛ 이하, 더욱 바람직하게는 0.395㎛ 이하, 보다 더욱 바람직하게는 0.330㎛ 이하, 가장 바람직하게는 0.290㎛ 이하이다. 또한, 전해 구리박의 표면 처리층의 표면의 2승 평균 평방근 높이 Sq의 하한은 특별히 한정되지 않지만, 일반적으로 0.001㎛ 이상, 바람직하게는 0.010㎛ 이상, 보다 바람직하게는 0.050㎛ 이상, 더욱 바람직하게는 0.100㎛ 이상이다.
상기와 같은 표면 처리층의 표면의 면 거칠기 Sa 및/또는 2승 평균 평방근 높이 Sq를 갖는 본 발명의 실시 형태에 관한 전해 구리박은, 광택면측에 표면 처리층을 마련하기 전의 광택면의 면 거칠기 Sa 및/또는 2승 평균 평방근 높이 Sq를 제어함으로써 얻을 수 있다.
즉, 본 발명의 실시 형태에 관한 전해 구리박을 얻기 위해서는, 광택면측에 표면 처리층을 마련하기 전의 광택면의 면 거칠기 Sa를, 바람직하게는 0.270㎛ 이하, 보다 바람직하게는 0.230㎛ 이하, 보다 바람직하게는 0.180㎛ 이하, 더욱 바람직하게는 0.150㎛ 이하, 더욱 바람직하게는 0.133㎛ 이하, 보다 더욱 바람직하게는 0.130㎛ 이하, 가장 바람직하게는 0.120㎛ 이하로 제어하면 된다. 또한, 광택면측에 표면 처리층을 마련하기 전의 광택면의 면 거칠기 Sa의 하한은 특별히 한정되지 않지만, 일반적으로 0.001㎛ 이상, 바람직하게는 0.010㎛ 이상, 보다 바람직하게는 0.050㎛ 이상, 더욱 바람직하게는 0.100㎛ 이상이다.
광택면측에 표면 처리층을 마련하기 전의 광택면의 면 거칠기 Sa를 상기한 범위로 제어함으로써, 표면 처리층을 마련한 후의 표면 처리층의 표면의 면 거칠기 Sa 및/또는 2승 평균 평방근 높이 Sq를 상기한 범위로 제어할 수 있기 때문에, 전해 구리박을 사용하여 형성되는 회로의 피치에 대하여, L/S(라인/스페이스)＝22㎛ 이하/22㎛ 이하, 보다 바람직하게는 20㎛ 이하/20㎛ 이하의 파인 피치화가 가능해진다.
또한, 본 발명의 실시 형태에 관한 전해 구리박을 얻기 위해서는, 광택면측에 표면 처리층을 마련하기 전의 광택면의 2승 평균 평방근 높이 Sq를, 바람직하게는 0.315㎛ 이하, 보다 바람직하게는 0.292㎛ 이하, 보다 바람직하게는 0.230㎛ 이하, 더욱 바람직하게는 0.200㎛ 이하, 더욱 바람직하게는 0.180㎛ 이하, 보다 더욱 바람직하게는 0.120㎛ 이하, 가장 바람직하게는 0.115㎛ 이하로 제어하면 된다. 또한, 광택면측에 표면 처리층을 마련하기 전의 광택면의 2승 평균 평방근 높이 Sq의 하한은 특별히 한정되지 않지만, 일반적으로 0.001㎛ 이상, 바람직하게는 0.010㎛ 이상, 보다 바람직하게는 0.050㎛ 이상, 더욱 바람직하게는 0.100㎛ 이상이다.
광택면측에 표면 처리층을 마련하기 전의 광택면의 2승 평균 평방근 높이 Sq를 상기한 범위로 제어함으로써, 표면 처리층을 마련한 후의 표면 처리층의 표면의 면 거칠기 Sa 및/또는 2승 평균 평방근 높이 Sq를 상기한 범위로 제어할 수 있기 때문에, 전해 구리박을 사용하여 형성되는 회로의 피치에 대하여, L/S(라인/스페이스)＝22㎛ 이하/22㎛ 이하, 보다 바람직하게는 20㎛ 이하/20㎛ 이하의 파인 피치화가 가능해진다.
또한, 표면 처리층의 표면에서의 Zn의 원자 농도가 3.0at％ 이상인 본 발명의 실시 형태에 관한 전해 구리박은, 표면 처리층을 형성할 때의 조건(예를 들어, 내열층, 방청층, 크로메이트 처리층 등을 형성할 때의 처리액(도금액) 중의 Zn 농도, 전류 밀도, 처리 온도, 처리 시간 등)을 제어함으로써 얻을 수 있다. 이때의 조건은, 형성하는 표면 처리층의 종류에 따라 적절히 설정하면 되고 특별히 한정되지 않는다. 또한, 도금액 중의 Zn 농도를 높게 함으로써, 표면 처리층의 표면에서의 Zn의 원자 농도를 증가시킬 수 있다.
본 발명의 실시 형태에 관한 전해 구리박은, 표면 처리 후의 전해 구리박(생박)의 상온 항장력이 30㎏/㎟ 이상인 것이 바람직하다. 여기서, 본 명세서에 있어서 「상온 항장력」이란, 실온에서의 항장력이고, IPC-TM-650에 준하여 측정되는 것을 의미한다. 상온 항장력이 30㎏/㎟ 이상이면, 핸들링 시에 주름이 발생하기 어렵다는 효과가 있다. 이 효과를 안정적으로 얻는 관점에서, 상온 항장력은 35㎏/㎟ 이상인 것이 보다 바람직하다.
본 발명의 실시 형태에 관한 전해 구리박은, 표면 처리 후의 전해 구리박(생박)의 상온 연신율이 3％ 이상인 것이 바람직하다. 여기서, 본 명세서에 있어서 「상온 연신율」이란, 실온에서의 연신율이고, IPC-TM-650에 준하여 측정되는 것을 의미한다. 상온 연신율이 3％ 이상이면, 파단되기 어렵다는 효과가 있다. 이 효과를 안정적으로 얻는 관점에서, 상온 연신율은 4％ 이상인 것이 보다 바람직하다.
본 발명의 실시 형태에 관한 전해 구리박은, 표면 처리 후의 전해 구리박(생박)의 고온 항장력이 10㎏/㎟ 이상인 것이 바람직하다. 본 명세서에 있어서 「고온 항장력」이란, 180℃에서의 항장력이고, IPC-TM-650에 준하여 측정되는 것을 의미한다. 고온 항장력이 10㎏/㎟ 이상이면, 수지와의 부착 시의 주름이 발생하기 어렵다는 효과가 있다. 이 효과를 안정적으로 얻는 관점에서, 고온 항장력은 15㎏/㎟ 이상인 것이 보다 바람직하다.
본 발명의 실시 형태에 관한 전해 구리박은, 표면 처리 후의 전해 구리박(생박)의 고온 연신율이 2％ 이상인 것이 바람직하다. 본 명세서에 있어서 「고온 연신율」이란, 180℃에서의 연신율이고, IPC-TM-650에 준하여 측정되는 것을 의미한다. 고온 연신율이 2％ 이상이면, 회로의 크랙 발생 방지에 효과가 있다. 이 효과를 안정적으로 얻는 관점에서, 고온 연신율은 3％ 이상인 것이 바람직하고, 6％ 이상인 것이 보다 바람직하고, 15％ 이상인 것이 더욱 바람직하다.
본 발명의 실시 형태에 관한 전해 구리박은, 내열 박리 강도가 0.90㎏/㎝ 이상인 것이 바람직하다. 여기서, 본 명세서에 있어서 「내열 박리 강도」란, 본 발명의 실시 형태에 관한 전해 구리박과 절연 기판(수지 기판)을 20kgf/㎠의 가압력으로 180℃에서 2시간 가열 압착하여 얻어진 적층체에 대하여, 적층체의 전해 구리박을 에칭에 의해 회로 폭 10㎜의 회로를 형성한 후, 대기 분위기 하에서, 190℃에서 1시간 가열하고, 이어서 270℃로 가열한 땜납 도금조에 20초간 띄운 후의, 회로와 절연 기판 사이의 박리 강도를 의미한다. 박리 강도는, JIS C6471:1995에 준거하여 행해지는 90도 박리 강도이고, 90도의 각도로 50㎜/분의 속도로 절연 기판(수지 기판)과 회로를 뗀 때의 강도를 측정함으로써 구해진다. 박리 강도의 측정은 2회 행하여, 그 평균값으로 한다.
본 발명의 실시 형태에 관한 전해 구리박에 사용되는 표면 처리 전의 전해 구리박(생박)으로서는, 상기한 특징을 갖고 있으면 특별히 한정되지 않는다. 여기서, 본 명세서에 있어서 「전해 구리박(생박)」이란, 전기 도금의 원리를 이용하여, 전해 드럼을 사용하여 제작되는 구리박 및 구리 합금박을 의미한다. 구리박 및 구리 합금박의 소재인 구리 및 구리 합금의 예로서는, 순구리; Sn 함유 구리;Ag 함유 구리; Ti, W, Mo, Cr, Zr, Mg, Ni, Sn, Ag, Co, Fe, As, P 등을 첨가한 구리 합금 등을 들 수 있다. 구리 합금박(생박)은, 전해 구리박을 제조할 때에 사용하는 전해액 중에 합금 원소(예를 들어, Ti, W, Mo, Cr, Zr, Mg, Ni, Sn, Ag, Co, Fe, As 및 P으로 이루어지는 군에서 선택되는 1종 이상의 원소)를 첨가함으로써 제조할 수 있다.
전해 구리박(생박)의 두께는 특별히 한정되지 않지만, 전형적으로는 0.5㎛ 내지 3000㎛이고, 바람직하게는 1.0㎛ 내지 1000㎛, 보다 바람직하게는 1.0㎛ 내지 300㎛, 보다 바람직하게는 1.0㎛ 내지 100㎛, 더욱 바람직하게는 3.0㎛ 내지 75㎛, 더욱 바람직하게는 4㎛ 내지 40㎛, 보다 더욱 바람직하게는 5㎛ 내지 37㎛, 보다 더욱 바람직하게는 6㎛ 내지 28㎛, 보다 더욱 바람직하게는 7㎛ 내지 25㎛, 가장 바람직하게는 8㎛ 내지 19㎛이다.
<전해 구리박(생박)의 제조 방법>
전해 구리박(생박)은 황산구리 도금욕으로부터 티타늄 또는 스테인리스제의 드럼 위에 구리를 전해 석출하여 제조된다. 전해 조건의 예를 이하에 나타낸다.
(전해 조건)
전해액 조성: 50 내지 150g/L의 Cu, 60 내지 150g/L의 H2SO4
전류 밀도: 30 내지 120A/d㎡
전해액 온도: 50 내지 60℃
첨가물: 20 내지 80ppm의 염소 이온, 0.01 내지 10.0ppm의 아교
또한, 본 명세서에 기재된 전해, 에칭, 표면 처리 또는 도금 등에 사용되는 처리액(에칭액, 전해액 등)의 잔부는 특별히 명기하지 않는 한 물이다.
사용되는 전해 드럼은, 형성되는 전해 구리박(생박)의 광택면의 면 거칠기 Sa 및/또는 2승 평균 평방근 높이 Sq를 소정의 범위로 제어하기 위해, 드럼 표면의 면 거칠기 Sa를 0.270㎛ 이하 및/또는 2승 평균 평방근 높이 Sq를 0.315㎛ 이하로 한다. 드럼 표면의 면 거칠기 Sa는, 바람직하게는 0.150㎛ 이하이고, 드럼 표면의 2승 평균 평방근 높이 Sq는, 바람직하게는 0.200㎛ 이하이다.
소정의 면 거칠기 Sa 및/또는 2승 평균 평방근 높이 Sq를 표면에 갖는 전해 드럼은, 다음과 같이 하여 제조할 수 있다. 먼저, 티타늄 또는 스테인리스제의 드럼 표면을, 번수가 300(P300) 내지 500(P500)번인 연마 벨트에 의해 연마한다. 이때, 연마 벨트를, 드럼의 폭 방향에 있어서 소정 폭만 감고, 소정의 속도로 연마 벨트를 드럼의 폭 방향으로 이동시키면서 드럼을 회전시킴으로써 연마한다. 연마 시의 드럼 표면의 회전 속도는 130m/분 내지 190m/분으로 한다. 또한, 연마 시간은, 연마 벨트의 1회의 패스로 드럼 표면의(폭 방향의 위치) 1점을 통과하는 시간과 패스 횟수의 곱으로 한다. 또한, 전술한 1회의 패스로 드럼 표면의 1점을 통과하는 시간은, 연마 벨트의 폭을, 연마 벨트의 드럼의 폭 방향의 이동 속도로 나눈 값으로 했다. 또한, 연마 벨트의 1회의 패스란, 드럼의 주위 방향 표면을, 드럼의 축(폭) 방향(전해 구리박의 폭 방향)의 한쪽 단부로부터 다른 한쪽 단부까지 1회 연마 벨트로 연마하는 것을 의미한다. 즉, 연마 시간은 이하의 식으로 표시된다.
연마 시간(분)＝1패스당의 연마 벨트의 폭(㎝/회)/연마 벨트의 이동 속도(㎝/분)×패스 횟수(회)
종래의 전해 구리박(생박)의 제조에 있어서는, 연마 시간은 1.6분 내지 3분으로 하고 있었지만, 본 발명의 실시 형태에서는 3.5분 내지 10분, 또한 본 발명의 실시 형태에 있어서 연마 시에 드럼 표면을 물로 적시는 경우는 6분 내지 10분으로 한다. 상기 연마 시간의 산출예로서, 예를 들어 10㎝의 폭의 연마 벨트에서 이동 속도를 20㎝/분으로 한 때, 드럼 표면의 1점의 1패스의 연마 시간은 0.5분으로 된다. 이것에 토탈의 패스 횟수를 곱함으로써 산출할 수 있다(예를 들어, 0.5분×10패스＝5분). 연마 벨트의 번수를 크게 하는 것, 및/또는, 드럼 표면의 회전 속도를 높게 하는 것, 및/또는, 연마 시간을 길게 하는 것, 및/또는, 연마 시에 드럼 표면을 물로 적시는 것에 의해 드럼 표면의 면 거칠기 Sa 및 드럼 표면의 2승 평균 평방근 높이 Sq를 작게 할 수 있다. 반대로, 연마 벨트의 번수를 작게 하는 것, 및/또는, 드럼 표면의 회전 속도를 낮게 하는 것, 및/또는, 연마 시간을 짧게 하는 것, 및/또는, 연마 시에 드럼 표면을 건조시키는 것에 의해 드럼 표면의 면 거칠기 Sa 및 드럼 표면의 2승 평균 평방근 높이 Sq를 크게 할 수 있다. 또한, 연마 시간을 길게 함으로써, 면 거칠기 Sa를 작게 함과 함께, Sa가 작아지는 정도보다도 큰 정도로 2승 평균 평방근 높이 Sq를 작게 할 수 있다. 반대로, 연마 시간을 짧게 함으로써, 면 거칠기 Sa를 크게 함과 함께, 면 거칠기 Sa가 커지는 정도보다도 큰 정도로 2승 평균 평방근 높이 Sq를 크게 할 수 있다. 또한, 전술한 연마 벨트의 번수는, 연마 벨트에 사용되어 있는 연마재의 입도를 의미한다. 그리고, 당해 연마재의 입도는 FEPA(Federation of European Producers of Abrasives)-standard 43-1:2006, 43-2:2006에 준거하고 있다.
또한, 연마 시에 드럼 표면을 물로 적시는 것에 의해, 2승 평균 평방근 높이 Sq를 작게 함과 함께, 2승 평균 평방근 높이 Sq가 작아지는 정도보다도 큰 정도로 면 거칠기 Sa를 작게 할 수 있다. 반대로, 연마 시에 드럼 표면을 건조시킴으로써, 2승 평균 평방근 높이 Sq를 크게 함과 함께, 2승 평균 평방근 높이 Sq가 커지는 정도보다도 큰 정도로 면 거칠기 Sa를 크게 할 수 있다.
상기와 같이 하여 제작된 소정의 면 거칠기 Sa 및/또는 2승 평균 평방근 높이 Sq를 표면에 갖는 전해 드럼을 사용함으로써, 소정의 광택면의 면 거칠기 Sa 및/또는 2승 평균 평방근 높이 Sq를 갖는 전해 구리박(생박)을 제조할 수 있다.
또한, 전해 드럼의 표면의 면 거칠기 Sa 및 2승 평균 평방근 높이 Sq는, 이하와 같이 하여 측정할 수 있다.
· 수지 필름(폴리염화비닐)을 용제(아세톤)에 침지하여 팽윤시킨다.
· 팽윤시킨 수지 필름을 전해 드럼의 표면에 접촉시켜, 수지 필름으로부터 아세톤을 휘발시킨 후에 수지 필름을 박리하고, 전해 드럼 표면의 레플리카를 채취한다.
· 레플리카를 레이저 현미경으로 측정하여, 면 거칠기 Sa 및 2승 평균 평방근 높이 Sq의 값을 측정한다.
그리고, 얻어진 레플리카의 면 거칠기 Sa 및 2승 평균 평방근 높이 Sq의 값을 전해 드럼 표면의 면 거칠기 Sa 및 2승 평균 평방근 높이 Sq라고 한다.
<표면 처리>
표면 처리로서는, 특별히 한정되지 않지만, 조화 처리, 내열 처리, 방청 처리, 크로메이트 처리, 실란 커플링 처리 등을 들 수 있다. 본 명세서에서는, 조화 처리에 의해 형성되는 층을 「조화 처리층」, 내열 처리에 의해 형성되는 층을 「내열층」, 방청 처리에 의해 형성되는 층을 「방청층」, 크로메이트 처리에 의해 형성되는 층을 「크로메이트 처리층」, 실란 커플링 처리에 의해 형성되는 층을 「실란 커플링 처리층」이라고 한다.
본 발명의 실시 형태에 관한 전해 구리박은, 내열층, 방청층, 크로메이트 처리층 및 실란 커플링 처리층으로 이루어지는 군에서 선택된 1종 이상의 층을 표면 처리층에 포함하는 것이 바람직하다.
조화 처리는, 절연 기판(수지 기판)과의 접착성을 향상시키기 위해 행해진다. 조화 처리로서는, 특별히 한정되지 않고, 조화 입자를 전해 구리박의 표면에 전착시킴으로써 행할 수 있다. 예를 들어, 구리 또는 구리 합금의 조화 입자를 전해 구리박의 표면에 전착시키면 된다. 조화 입자는 미세한 것일 수도 있고, 또한 그 형상은, 침상, 봉상 또는 입자상의 어느 것이어도 된다. 조화 처리층은, 구리, 니켈, 인, 텅스텐, 비소, 몰리브덴, 크롬, 철, 바나듐, 코발트 및 아연으로 이루어지는 군에서 선택된 어느 단체 또는 어느 1종 이상을 포함하는 합금으로 이루어지는 층 등이어도 된다. 또한, 구리 또는 구리 합금의 조화 입자를 전착시킨 후, 니켈, 코발트, 구리, 아연의 단체 또는 합금 등으로 2차 입자나 3차 입자를 다시 전착시키는 조화 처리를 행할 수도 있다.
표면 처리로서 조화 처리를 행하는 경우, 조화 처리층의 표면에 내열층 또는 방청층이 형성되고, 다시 그 표면에 크로메이트 처리층 또는 실란 커플링 처리층이 형성된다.
표면 처리로서 조화 처리를 행하지 않는 경우, 전해 구리박의 표면에 내열층 또는 방청층이 형성되고, 다시 그 표면에 크로메이트 처리층 또는 실란 커플링 처리층이 형성된다.
또한, 상술한 내열층, 방청층, 크로메이트 처리층 및 실란 커플링 처리층은 모두 단층이어도 되지만, 복수의 층으로 형성되어 있어도 된다(예를 들어, 2층 이상, 3층 이상 등).
조화 처리층은, 황산 알킬에스테르염, 텅스텐 이온, 비소 이온으로부터 선택한 물질의 적어도 1종류 이상을 포함하는 황산·황산구리로 이루어지는 전해욕을 사용하여 형성할 수 있다. 조화 처리층은 분말 낙하 방지 및 박리 강도 향상을 위해 황산·황산구리로 이루어지는 전해욕으로 씌워 도금을 행하는 것이 바람직하다.
조화 처리의 구체적인 조건은 다음과 같다.
(도금액 조성 1)
CuSO4·5H2O: 39.3 내지 120g/L
H2SO4: 10 내지 150g/L
Na2WO4·2H2O: 0 내지 90㎎/L
W: 0 내지 50㎎/L
도데실 황산나트륨: 0 내지 50㎎
As: 0 내지 2000㎎/L
(전기 도금 조건 1)
온도: 30 내지 70℃
(전류 조건 1)
전류 밀도: 25 내지 110A/d㎡
조화 쿨롱양: 50 내지 500As/d㎡
도금 시간: 0.5 내지 20초
(도금액 조성 2)
CuSO4·5H2O: 78 내지 314g/L
H2SO4: 50 내지 200g/L
(전기 도금 조건 2)
온도: 30 내지 70℃
(전류 조건 2)
전류 밀도: 5 내지 50A/d㎡
조화 쿨롱양: 50 내지 300As/d㎡
도금 시간: 1 내지 60초
조화 처리층으로서 구리-코발트-니켈 합금 도금층을 형성하는 경우, 전해 도금에 의해, 함유량이 15㎎/d㎡ 내지 40㎎/d㎡인 구리, 함유량이 100㎍/d㎡ 내지 3000㎍/d㎡인 코발트, 및 함유량이 100㎍/d㎡ 내지 1500㎍/d㎡인 니켈의 3원계 합금층인 것이 바람직하다. Co 함유량이 100㎍/d㎡ 미만이면, 내열성 및 에칭성이 저하되는 경우가 있다. 한편, Co 함유량이 3000㎍/d㎡를 초과하면, 자성의 영향을 고려해야만 하는 경우에는 바람직하지 않고, 에칭 얼룩이 발생함과 함께, 내산성 및 내약품성이 저하되는 경우가 있다. 또한, Ni 함유량이 100㎍/d㎡ 미만이면, 내열성이 저하되는 경우가 있다. 한편, Ni 함유량이 1500㎍/d㎡를 초과하면, 에칭 잔류가 많아지는 경우가 있다. 바람직한 Co 함유량은 1000㎍/d㎡ 내지 2500㎍/d㎡이고, 바람직한 Ni 함유량은 500㎍/d㎡ 내지 1200㎍/d㎡이다.
여기서, 본 명세서에 있어서 「에칭 얼룩」이란, 염화구리로 에칭한 경우에 Co가 용해되지 않고 남아 버리는 것을 의미한다. 또한, 「에칭 잔류」란, 염화암모늄으로 알칼리 에칭한 경우에 Ni가 용해되지 않고 남아 버리는 것을 의미한다.
이와 같은 3원계 구리-코발트-니켈 합금 도금을 형성하기 위한 도금욕 및 도금 조건의 일례는 다음과 같다:
도금욕 조성: 10 내지 20g/L의 Cu, 1 내지 10g/L의 Co, 1 내지 10g/L의 Ni
pH: 1 내지 4
온도: 30 내지 50℃
전류 밀도: 20 내지 30A/d㎡
도금 시간: 1 내지 5초
이와 같은 3원계 구리-코발트-니켈 합금 도금을 형성하기 위한 도금욕 및 도금 조건의 다른 예는 다음과 같다:
도금욕 조성: 10 내지 20g/L의 Cu, 1 내지 10g/L의 Co, 1 내지 10g/L의 Ni
pH: 1 내지 4
온도: 30 내지 50℃
전류 밀도: 30 내지 45A/d㎡
도금 시간: 0.1 내지 2.0초
또한, 상술한 조화 처리층을 형성하는 조화 처리에 있어서, 도금 시간을 짧게 함으로써, 표면 처리층의 표면의 면 거칠기 Sa 및/또는 2승 평균 평방근 높이 Sq를 작게 할 수 있다. 한편, 상술한 조화 처리층을 형성하는 표면 처리에 있어서, 도금 시간을 길게 함으로써, 표면 처리층의 표면의 면 거칠기 Sa 및/또는 2승 평균 평방근 높이 Sq를 크게 할 수 있다.
또한, 상술한 조화 처리층을 형성하는 조화 처리에 있어서, 전류 밀도를 높게 또한 도금 시간을 매우 짧게 함으로써, 표면 처리층의 표면의 면 거칠기 Sa 및/또는 2승 평균 평방근 높이 Sq를 보다 작게 할 수 있다. 한편, 상술한 조화 처리층을 형성하는 처리에 있어서, 전류 밀도를 높게 또한 도금 시간을 길게 함으로써, 표면 처리층의 표면의 면 거칠기 Sa 및/또는 2승 평균 평방근 높이 Sq를 보다 크게 할 수 있다.
본 발명의 실시 형태에 관한 전해 구리박은, 석출면측에 표면 처리층을 갖고 있어도 된다. 석출면측에 형성되는 표면 처리층으로서는, 특별히 한정되지 않지만, 조화 처리층, 내열층, 방청층, 크로메이트 처리층 및 실란 커플링 처리층으로 이루어지는 군에서 선택된 1종 이상의 층인 것이 바람직하다. 일반적으로는, 조화 처리층의 표면에, 내열층 또는 방청층이 형성되고, 그 위에 크로메이트 처리층 또는 실란 커플링 처리층이 형성된다.
본 발명의 실시 형태에 관한 전해 구리박은, 광택면측 및 석출면측의 한쪽 또는 양쪽에 수지층을 갖고 있어도 된다. 이 수지층은, 표면 처리층 위에 일반적으로 형성된다. 수지층으로서는, 특별히 한정되지 않지만, 절연 수지층인 것이 바람직하다.
내열층 및/또는 방청층으로서는, 특별히 한정되지 않고, 공지의 것을 사용할 수 있다. 내열층 및/또는 방청층은, 예를 들어 니켈, 아연, 주석, 코발트, 몰리브덴, 구리, 텅스텐, 인, 비소, 크롬, 바나듐, 티타늄, 알루미늄, 금, 은, 백금족 원소, 철 및 탄탈륨으로 이루어지는 군에서 선택되는 1종 이상의 원소를 포함하는 층일 수 있고, 니켈, 아연, 주석, 코발트, 몰리브덴, 구리, 텅스텐, 인, 비소, 크롬, 바나듐, 티타늄, 알루미늄, 금, 은, 백금족 원소, 철 및 탄탈륨으로 이루어지는 군에서 선택되는 1종 이상의 원소로 이루어지는 금속층 또는 합금층이어도 된다. 또한, 내열층 및/또는 방청층은, 니켈, 아연, 주석, 코발트, 몰리브덴, 구리, 텅스텐, 인, 비소, 크롬, 바나듐, 티타늄, 알루미늄, 금, 은, 백금족 원소, 철 및 탄탈륨으로 이루어지는 군에서 선택되는 1종 이상의 원소를 포함하는 산화물, 질화물 또는 규화물을 포함해도 된다. 또한, 내열층 및/또는 방청층은, 구리-아연 합금층, 아연-니켈 합금층, 니켈-코발트 합금층, 구리-니켈 합금층, 크롬-아연 합금층이어도 된다. 또한, 내열층 및/또는 방청층은, 니켈-아연 합금을 포함하는 층이어도 된다. 또한, 내열층 및/또는 방청층은, 니켈-아연 합금층이어도 된다. 니켈-아연 합금층의 경우, 불가피 불순물을 제외하고, 니켈을 50질량％ 내지 99질량％, 아연을 50질량％ 내지 1질량％ 함유하고 있는 것이 바람직하다. 니켈-아연 합금층의 아연 및 니켈의 합계 함유량은, 바람직하게는 5㎎/㎡ 내지 1000㎎/㎡, 보다 바람직하게는 10㎎/㎡ 내지 500㎎/㎡, 더욱 바람직하게는 20㎎/㎡ 내지 100㎎/㎡이다. 또한, 니켈-아연 합금을 포함하는 층 또는 니켈-아연 합금층의 니켈 함유량과 아연 함유량의 비(＝니켈 함유량/아연 함유량)는 1.5 내지 10인 것이 바람직하다. 또한, 니켈-아연 합금을 포함하는 층 또는 니켈-아연 합금층의 니켈 함유는 0.5㎎/㎡ 내지 500㎎/㎡인 것이 바람직하고, 1㎎/㎡ 내지 50㎎/㎡인 것이 보다 바람직하다.
예를 들어, 내열층 및/또는 방청층은 함유량이 1㎎/㎡ 내지 100㎎/㎡, 바람직하게는 5㎎/㎡ 내지 50㎎/㎡인 니켈 또는 니켈 합금층과, 함유량이 1㎎/㎡ 내지 80㎎/㎡, 바람직하게는 5㎎/㎡ 내지 40㎎/㎡인 주석층을 순차 적층한 것이어도 된다. 니켈 합금층은 니켈-몰리브덴, 니켈-아연, 니켈-몰리브덴-코발트의 어느 일종으로 구성되어도 된다. 또한, 내열층 및/또는 방청층은, 니켈 또는 니켈 합금과 주석의 합계 함유량이 2㎎/㎡ 내지 150㎎/㎡인 것이 바람직하고, 10㎎/㎡ 내지 70㎎/㎡인 것이 보다 바람직하다. 또한, 내열층 및/또는 방청층은, [니켈 또는 니켈 합금 중의 니켈 함유량]/[주석 함유량]＝0.25 내지 10인 것이 바람직하고, 0.33 내지 3인 것이 보다 바람직하다.
크로메이트 처리층은 무수 크롬산, 크롬산, 이크롬산, 크롬산염 또는 이크롬산염을 포함하는 액으로 처리된 층이다. 크로메이트 처리층은 코발트, 철, 니켈, 몰리브덴, 아연, 탄탈륨, 구리, 알루미늄, 인, 텅스텐, 주석, 비소, 티타늄 등의 원소(금속, 합금, 산화물, 질화물, 황화물 등 어떤 형태여도 됨)를 포함하고 있어도 된다. 크로메이트 처리층의 구체예로서는, 무수 크롬산 또는 이크롬산칼륨 수용액으로 처리한 크로메이트 처리층이나, 무수 크롬산 또는 이크롬산 칼륨 및 아연을 포함하는 처리액으로 처리한 크로메이트 처리층 등을 들 수 있다.
실란 커플링 처리에 사용되는 실란 커플링제로서는, 특별히 한정되지 않고 공지의 것을 사용할 수 있다. 실란 커플링제의 예로서는, 아미노계 실란 커플링제, 에폭시계 실란 커플링제, 메타크릴옥시계 실란 커플링제, 머캅토계 실란 커플링제 등을 들 수 있다. 구체적으로는, 실란 커플링제로서, 비닐트리메톡시실란, 비닐페닐트리메톡시실란, γ-메타크릴옥시프로필트리메톡시실란, γ-글리시독시프로필트리메톡시실란, 4-글리시딜부틸트리메톡시실란, γ-아미노프로필트리에톡시실란, N-β(아미노에틸)γ-아미노프로필트리메톡시실란, N-3-(4-(3-아미노프로폭시)프톡시)프로필-3-아미노프로필트리메톡시실란, 이미다졸실란, 트리아진실란, γ-머캅토프로필트리메톡시실란 등을 사용할 수 있다. 또한, 실란 커플링제는, 단독 또는 2종 이상 혼합하여 사용할 수 있다. 또한, 상기한 각종 실란 커플링제 중에서도, 아미노계 실란 커플링제 또는 에폭시계 실란 커플링제를 사용하는 것이 바람직하다.
아미노계 실란 커플링제의 구체예로서는, N-(2-아미노에틸)-3-아미노프로필트리메톡시실란, 3-(N-스티릴메틸-2-아미노에틸아미노)프로필트리메톡시실란, 3-아미노프로필트리에톡시실란, 비스(2-히드록시에틸)-3-아미노프로필트리에톡시실란, 아미노프로필트리메톡시실란, N-메틸아미노프로필트리메톡시실란, N-페닐아미노프로필트리메톡시실란, N-(3-아크릴옥시-2-히드록시프로필)-3-아미노프로필트리에톡시실란, 4-아미노부틸트리에톡시실란, (아미노에틸아미노메틸)페네틸트리메톡시실란, N-(2-아미노에틸-3-아미노프로필)트리메톡시실란, N-(2-아미노에틸-3-아미노프로필)트리스(2-에틸헥속시)실란, 6-(아미노헥실아미노프로필)트리메톡시실란, 아미노페닐트리메톡시실란, 3-(1-아미노프로폭시)-3,3-디메틸-1-프로페닐트리메톡시실란, 3-아미노프로필트리스(메톡시에톡시에톡시)실란, 3-아미노프로필트리에톡시실란, 3-아미노프로필트리메톡시실란, ω-아미노운데실트리메톡시실란, 3-(2-N-벤질아미노에틸아미노프로필)트리메톡시실란, 비스(2-히드록시에틸)-3-아미노프로필트리에톡시실란, (N,N-디에틸-3-아미노프로필)트리메톡시실란, (N,N-디메틸-3-아미노프로필)트리메톡시실란, N-메틸아미노프로필트리메톡시실란, N-페닐아미노프로필트리메톡시실란, 3-(N-스티릴메틸-2-아미노에틸아미노)프로필트리메톡시실란, γ-아미노프로필트리에톡시실란, N-β(아미노에틸)γ-아미노프로필트리메톡시실란, N-3-(4-(3-아미노프로폭시)프톡시)프로필-3-아미노프로필트리메톡시실란 등을 들 수 있다.
실란 커플링 처리층은, 규소 원자 환산으로, 바람직하게는 0.05㎎/㎡ 내지 200㎎/㎡, 보다 바람직하게는 0.15㎎/㎡ 내지 20㎎/㎡, 더욱 바람직하게는 0.3㎎/㎡ 내지 2.0㎎/㎡의 범위에서 마련되어 있는 것이 적절하다. 이 범위인 경우, 절연 기판(수지 기판)과 전해 구리박의 밀착성을 더 향상시킬 수 있다.
수지층은, 접착제의 층이어도 되고, 접착용의 반경화 상태(B 스테이지 상태)의 절연 수지층이어도 된다. 반경화 상태(B 스테이지 상태)란, 그 표면에 손가락으로 접촉해도 점착감은 없고, 해당 절연 수지층을 중첩하여 보관할 수 있고, 또한 가열 처리를 받으면 경화 반응이 일어나는 상태를 포함한다.
또한, 수지층은, 열경화성 수지 또는 열가소성 수지를 포함하는 층이어도 된다. 열경화성 수지 및 열가소성 수지의 종류는 특별히 한정되지 않지만, 예를 들어 에폭시 수지, 폴리이미드 수지, 다관능성 시안산에스테르 화합물, 말레이미드 화합물, 폴리비닐아세탈 수지, 우레탄 수지 등을 들 수 있다. 이것들은 단독 또는 2종 이상을 혼합하여 사용할 수 있다.
수지층은, 공지의 수지, 수지 경화제, 화합물, 경화 촉진제, 유전체(무기 화합물 및/또는 유기 화합물을 포함하는 유전체, 금속 산화물을 포함하는 유전체 등 어떤 유전체를 사용해도 됨), 반응 촉매, 가교제, 폴리머, 프리프레그, 골격재 등을 포함하는 조성물로 형성되어도 된다. 또한, 수지층은, 예를 들어 국제 공개 제2008/004399호, 국제 공개 제2008/053878호, 국제 공개 제2009/084533호, 일본 특허 공개 평11-5828호 공보, 일본 특허 공개 평11-140281호 공보, 일본 특허 제3184485호 공보, 국제 공개 제97/02728호, 일본 특허 제3676375호 공보, 일본 특허 공개 제2000-43188호 공보, 일본 특허 제3612594호 공보, 일본 특허 공개 제2002-179772호 공보, 일본 특허 공개 제2002-359444호 공보, 일본 특허 공개 제2003-304068호 공보, 일본 특허 제3992225호 공보, 일본 특허 공개 제2003-249739호 공보, 일본 특허 제4136509호 공보, 일본 특허 공개 제2004-82687호 공보, 일본 특허 제4025177호 공보, 일본 특허 공개 제2004-349654호 공보, 일본 특허 제4286060호 공보, 일본 특허 공개 제2005-262506호 공보, 일본 특허 제4570070호 공보, 일본 특허 공개 제2005-53218호 공보, 일본 특허 제3949676호 공보, 일본 특허 제4178415호 공보, 국제 공개 제2004/005588호, 일본 특허 공개 제2006-257153호 공보, 일본 특허 공개 제2007-326923호 공보, 일본 특허 공개 제2008-111169호 공보, 일본 특허 제5024930호 공보, 국제 공개 제2006/028207호, 일본 특허 제4828427호 공보, 일본 특허 공개 제2009-67029호 공보, 국제 공개 제2006/134868호, 일본 특허 제5046927호 공보, 일본 특허 공개 제2009-173017호 공보, 국제 공개 제2007/105635호, 일본 특허 제5180815호 공보, 국제 공개 제2008/114858호, 국제 공개 제2009/008471호, 일본 특허 공개 제2011-14727호 공보, 국제 공개 제2009/001850호, 국제 공개 제2009/145179호, 국제 공개 제2011/068157호, 일본 특허 공개 제2013-19056호 공보에 기재되어 있는 물질(수지, 수지 경화제, 화합물, 경화 촉진제, 유전체, 반응 촉매, 가교제, 폴리머, 프리프레그, 골격재 등) 및/또는 수지층의 형성 방법, 형성 장치를 사용하여 형성해도 된다.
예를 들어, 수지를 메틸에틸케톤(MEK), 톨루엔 등의 용제에 용해하여 수지액으로 하고, 이것을 전해 구리박 또는 표면 처리층 위에 롤 코터법 등의 공지의 방법에 의해 도포하고, 이어서 필요에 따라 가열 건조하여 용제를 제거함으로써 B 스테이지 상태로 한다. 건조에는, 예를 들어 열풍 건조로를 사용하면 되고, 건조 온도는 100℃ 내지 250℃, 바람직하게는 130℃ 내지 200℃이면 된다.
수지층을 갖는 전해 구리박은, 그 수지층을 절연 기판(수지 기판)에 중첩한 후, 전체를 열 압착하여 수지층을 열경화시킨 후, 소정의 배선 패턴을 형성한다는 양태로 사용된다.
상기한 수지층을 갖는 전해 구리박을 사용하면, 다층 프린트 배선 기판의 제조 시에 있어서의 프리프레그재의 사용 매수를 줄일 수 있다. 또한, 수지층의 두께를 층간 절연을 확보할 수 있는 두께로 하거나, 프리프레그재를 전혀 사용하고 있지 않아도 동장 적층판을 제조할 수 있거나 한다. 또한, 기재의 표면에 절연 수지를 언더코트하여 표면의 평활성을 더욱 개선할 수도 있다.
또한, 프리프레그재를 사용하지 않는 경우에는, 프리프레그재의 재료 비용이 절약되고, 또한 적층 공정도 간략하게 되므로 경제적으로 유리해지고, 또한 프리프레그재의 두께분만큼 제조되는 다층 프린트 배선 기판의 두께는 얇아져, 1층의 두께가 100㎛ 이하인 극박의 다층 프린트 배선 기판을 제조할 수 있다는 이점이 있다.
수지층의 두께는 특별히 한정되지 않지만, 0.1㎛ 내지 80㎛인 것이 바람직하다. 수지층의 두께가 0.1㎛보다 얇아지면, 접착력이 저하되고, 프리프레그재를 개재시키지 않고 수지층을 갖는 캐리어를 갖는 구리박을, 내층재를 구비한 기재에 적층한 때에, 내층재의 회로와의 사이의 층간 절연을 확보하는 것이 곤란해지는 경우가 있다. 한편, 수지층의 두께를 80㎛보다 두껍게 하면, 1회의 도포 공정에서 목적 두께의 수지층을 형성하는 것이 곤란해져, 여분의 재료비와 공정수가 들기 때문에 경제적으로 불리해진다. 또한, 형성된 수지층은 그 가요성이 떨어지므로, 핸들링 시에 크랙 등이 발생하기 쉬워지고, 또한 내층재와의 열 압착 시에 과잉의 수지 흐름이 일어나 원활한 적층이 곤란해지는 경우가 있다.
또한, 수지층을 갖는 전해 구리박의 또 하나의 제품 형태로서는, 광택면 또는 표면 처리층 위에 반경화 상태의 수지층을 형성한 형태로 판매하는 것도 가능하다.
또한, 프린트 배선판에 전자 부품류를 탑재함으로써, 프린트 회로판이 완성된다. 본 명세서에 있어서 「프린트 배선판」에는 전자 부품류가 탑재된 프린트 배선판, 프린트 회로판, 프린트 기판, 플렉시블 프린트 배선판 및 리지드 프린트 배선판이 포함된다.
또한, 프린트 배선판을 사용하여 전자 기기를 제작해도 되고, 전자 부품류가 탑재된 프린트 회로판을 사용하여 전자 기기를 제작해도 되고, 전자 부품류가 탑재된 프린트 기판을 사용하여 전자 기기를 제작해도 된다. 이하에, 본 발명의 실시 형태에 관한 전해 구리박을 사용한 프린트 배선판의 제조 공정의 예를 몇가지 나타낸다.
본 발명의 실시 형태에 관한 프린트 배선판의 제조 방법은, 본 발명의 실시 형태에 관한 전해 구리박과 절연 기판을 적층하여 동장 적층판을 형성한 후, 세미 애디티브법, 모디파이드 세미 애디티브법, 파트리 애디티브법 또는 서브트랙티브법의 어느 방법에 의해 회로를 형성하는 공정을 포함한다. 여기서, 절연 기판은, 내층 회로 포함의 것으로 하는 것도 가능하다.
본 명세서에 있어서 「세미 애디티브법」이란, 절연 기판 또는 구리박 시드층 위에 얇은 무전해 도금을 행하여, 패턴을 형성 후, 전기 도금 및 에칭을 사용하여 도체 패턴을 형성하는 방법을 의미한다.
따라서, 세미 애디티브법을 사용한 본 발명의 실시 형태에 관한 프린트 배선판의 제조 방법은, 일 측면에 있어서,
본 발명의 실시 형태에 관한 전해 구리박과 절연 기판(수지 기판)을 적층하는 공정과,
전해 구리박을 산 등의 부식 용액을 사용한 에칭이나 플라스마 등의 방법에 의해 모두 제거하는 공정과,
전해 구리박을 에칭에 의해 제거함으로써 노출된 수지에 스루홀 및/또는 블라인드 비아를 마련하는 공정과,
스루홀 및/또는 블라인드 비아를 포함하는 영역에 대하여 디스미어 처리를 행하는 공정과,
수지, 그리고 스루홀 및/또는 블라인드 비아를 포함하는 영역에 대하여 무전해 도금층을 마련하는 공정과,
무전해 도금층 위에 도금 레지스트를 마련하는 공정과,
도금 레지스트에 대하여 노광한 후, 회로가 형성되는 영역의 도금 레지스트를 제거하는 공정과,
도금 레지스트가 제거된, 회로가 형성되는 영역에, 전해 도금층을 마련하는 공정과,
도금 레지스트를 제거하는 공정과,
회로가 형성되는 영역 이외의 영역에 있는 무전해 도금층을 플래시 에칭 등에 의해 제거하는 공정을
포함한다.
세미 애디티브법을 사용한 본 발명의 실시 형태에 관한 프린트 배선판의 제조 방법은, 다른 일 측면에 있어서,
본 발명의 실시 형태에 관한 전해 구리박과 절연 기판을 적층하는 공정과,
전해 구리박 및 절연 기판(수지 기판)에 스루홀 및/또는 블라인드 비아를 마련하는 공정과,
스루홀 및/또는 블라인드 비아를 포함하는 영역에 대하여 디스미어 처리를 행하는 공정과,
전해 구리박을 산 등의 부식 용액을 사용한 에칭이나 플라스마 등의 방법에 의해 모두 제거하는 공정과,
전해 구리박을 에칭 등에 의해 제거함으로써 노출된 수지, 그리고 스루홀 및/또는 블라인드 비아를 포함하는 영역에 대하여 무전해 도금층을 마련하는 공정과,
무전해 도금층 위에 도금 레지스트를 마련하는 공정과,
도금 레지스트에 대하여 노광한 후, 회로가 형성되는 영역의 도금 레지스트를 제거하는 공정과,
도금 레지스트가 제거된, 회로가 형성되는 영역에, 전해 도금층을 마련하는 공정과,
도금 레지스트를 제거하는 공정과,
회로가 형성되는 영역 이외의 영역에 있는 무전해 도금층을 플래시 에칭 등에 의해 제거하는 공정을
포함한다.
세미 애디티브법을 사용한 본 발명의 실시 형태에 관한 프린트 배선판의 제조 방법은, 다른 일 측면에 있어서,
본 발명의 실시 형태에 관한 전해 구리박과 절연 기판을 적층하는 공정과,
전해 구리박 및 절연 기판(수지 기판)에 스루홀 및/또는 블라인드 비아를 마련하는 공정과,
전해 구리박을 산 등의 부식 용액을 사용한 에칭이나 플라스마 등의 방법에 의해 모두 제거하는 공정과,
스루홀 및/또는 블라인드 비아를 포함하는 영역에 대하여 디스미어 처리를 행하는 공정과,
전해 구리박을 에칭 등에 의해 제거함으로써 노출된 수지, 그리고 스루홀 및/또는 블라인드 비아를 포함하는 영역에 대하여 무전해 도금층을 마련하는 공정과,
무전해 도금층 위에 도금 레지스트를 마련하는 공정과,
도금 레지스트에 대하여 노광한 후, 회로가 형성되는 영역의 도금 레지스트를 제거하는 공정과,
도금 레지스트가 제거된, 회로가 형성되는 영역에, 전해 도금층을 마련하는 공정과,
도금 레지스트를 제거하는 공정과,
회로가 형성되는 영역 이외의 영역에 있는 무전해 도금층을 플래시 에칭 등에 의해 제거하는 공정을
포함한다.
세미 애디티브법을 사용한 본 발명의 실시 형태에 관한 프린트 배선판의 제조 방법은, 다른 일 측면에 있어서,
본 발명의 실시 형태에 관한 전해 구리박과 절연 기판을 적층하는 공정과,
전해 구리박을 산 등의 부식 용액을 사용한 에칭이나 플라스마 등의 방법에 의해 모두 제거하는 공정과,
전해 구리박을 에칭에 의해 제거함으로써 노출된 수지의 표면에 대하여 무전해 도금층을 마련하는 공정과,
무전해 도금층 위에 도금 레지스트를 마련하는 공정과,
도금 레지스트에 대하여 노광한 후, 회로가 형성되는 영역의 도금 레지스트를 제거하는 공정과,
도금 레지스트가 제거된, 회로가 형성되는 영역에, 전해 도금층을 마련하는 공정과,
도금 레지스트를 제거하는 공정과,
회로가 형성되는 영역 이외의 영역에 있는 무전해 도금층 및 전해 구리박을 플래시 에칭 등에 의해 제거하는 공정을
포함한다.
본 명세서에 있어서 「모디파이드 세미 애디티브법」이란, 절연 기판 위에 전해 구리박을 적층하고, 도금 레지스트에 의해 비회로 형성부를 보호하고, 전해 도금에 의해 회로 형성부의 구리 농밀화를 행한 후, 레지스트를 제거하고, 회로 형성부 이외의 전해 구리박을 (플래시) 에칭으로 제거함으로써, 절연 기판 위에 회로를 형성하는 방법을 의미한다.
따라서, 모디파이드 세미 애디티브법을 사용한 본 발명의 실시 형태에 관한 프린트 배선판의 제조 방법은, 일 측면에 있어서,
본 발명의 실시 형태에 관한 전해 구리박과 절연 기판을 적층하는 공정과,
전해 구리박 및 절연 기판에 스루홀 및/또는 블라인드 비아를 마련하는 공정과,
스루홀 및/또는 블라인드 비아를 포함하는 영역에 대하여 디스미어 처리를 행하는 공정과,
스루홀 및/또는 블라인드 비아를 포함하는 영역에 대하여 무전해 도금층을 마련하는 공정과,
전해 구리박에 도금 레지스트를 마련하는 공정과,
도금 레지스트를 마련한 후에, 전해 도금에 의해 회로를 형성하는 공정과,
도금 레지스트를 제거하는 공정과,
도금 레지스트를 제거함으로써 노출된 전해 구리박을 플래시 에칭에 의해 제거하는 공정을
포함한다.
모디파이드 세미 애디티브법을 사용한 본 발명의 실시 형태에 관한 프린트 배선판의 제조 방법은, 다른 일 측면에 있어서,
본 발명의 실시 형태에 관한 전해 구리박과 절연 기판을 적층하는 공정과,
전해 구리박 위에 도금 레지스트를 마련하는 공정과,
도금 레지스트에 대하여 노광한 후, 회로가 형성되는 영역의 도금 레지스트를 제거하는 공정과,
도금 레지스트가 제거된, 회로가 형성되는 영역에, 전해 도금층을 마련하는 공정과,
도금 레지스트를 제거하는 공정과,
회로가 형성되는 영역 이외의 영역에 있는 무전해 도금층 및 전해 구리박을 플래시 에칭 등에 의해 제거하는 공정을
포함한다.
본 명세서에 있어서 「파트리 애디티브법」이란, 도체층을 마련하여 이루어지는 기판, 필요에 따라 스루홀이나 바이아홀용의 구멍을 뚫어 이루어지는 기판 위에 촉매핵을 부여하고, 에칭하여 도체 회로를 형성하고, 필요에 따라 솔더 레지스트 또는 도금 레지스트를 마련한 후에, 도체 회로 위나, 스루홀, 바이아홀 등에 무전해 도금 처리에 의해 농밀화를 행함으로써, 프린트 배선판을 제조하는 방법을 의미한다.
따라서, 파트리 애디티브법을 사용한 본 발명의 실시 형태에 관한 프린트 배선판의 제조 방법은, 일 측면에 있어서,
본 발명의 실시 형태에 관한 전해 구리박과 절연 기판을 적층하는 공정과,
전해 구리박 및 절연 기판에 스루홀 및/또는 블라인드 비아를 마련하는 공정과,
스루홀 및/또는 블라인드 비아를 포함하는 영역에 대하여 디스미어 처리를 행하는 공정과,
스루홀 및/또는 블라인드 비아를 포함하는 영역에 대하여 촉매핵을 부여하는 공정과,
전해 구리박에 에칭 레지스트를 마련하는 공정과,
에칭 레지스트에 대하여 노광하여, 회로 패턴을 형성하는 공정과,
전해 구리박 및 상기 촉매핵을 산 등의 부식 용액을 사용한 에칭이나 플라스마 등의 방법에 의해 제거하여 회로를 형성하는 공정과,
에칭 레지스트를 제거하는 공정과,
전해 구리박 및 촉매핵을 산 등의 부식 용액을 사용한 에칭이나 플라스마 등의 방법에 의해 제거하여 노출된 상기 절연 기판 표면에, 솔더 레지스트 또는 도금 레지스트를 마련하는 공정과,
솔더 레지스트 또는 도금 레지스트가 마련되어 있지 않은 영역에 무전해 도금층을 마련하는 공정을
포함한다.
본 명세서에 있어서 「서브트랙티브법」이란, 동장 적층판 위의 구리박의 불필요 부분을, 에칭 등에 의해 선택적으로 제거하여 도체 패턴을 형성하는 방법을 의미한다.
따라서, 서브트랙티브법을 사용한 본 발명의 실시 형태에 관한 프린트 배선판의 제조 방법은, 일 측면에 있어서,
본 발명의 실시 형태에 관한 전해 구리박과 절연 기판을 적층하는 공정과,
전해 구리박 및 절연 기판에 스루홀 및/또는 블라인드 비아를 마련하는 공정과,
스루홀 및/또는 블라인드 비아를 포함하는 영역에 대하여 디스미어 처리를 행하는 공정과,
스루홀 및/또는 블라인드 비아를 포함하는 영역에 대하여 무전해 도금층을 마련하는 공정과,
무전해 도금층의 표면에 전해 도금층을 마련하는 공정과,
전해 도금층 및/또는 전해 구리박의 표면에 에칭 레지스트를 마련하는 공정과,
에칭 레지스트에 대하여 노광하여, 회로 패턴을 형성하는 공정과,
전해 구리박, 무전해 도금층 및 상기 전해 도금층을 산 등의 부식 용액을 사용한 에칭이나 플라스마 등의 방법에 의해 제거하여 회로를 형성하는 공정과,
에칭 레지스트를 제거하는 공정을
포함한다.
서브트랙티브법을 사용한 본 발명의 실시 형태에 관한 프린트 배선판의 제조 방법은, 다른 일 측면에 있어서,
본 발명의 실시 형태에 관한 전해 구리박과 절연 기판을 적층하는 공정과,
전해 구리박 및 절연 기판에 스루홀 및/또는 블라인드 비아를 마련하는 공정과,
스루홀 및/또는 블라인드 비아를 포함하는 영역에 대하여 디스미어 처리를 행하는 공정과,
스루홀 및/또는 블라인드 비아를 포함하는 영역에 대하여 무전해 도금층을 마련하는 공정과,
무전해 도금층의 표면에 마스크를 형성하는 공정과,
마스크가 형성되어 있지 않은 무전해 도금층의 표면에 전해 도금층을 마련하는 공정과,
전해 도금층 및/또는 전해 구리박의 표면에 에칭 레지스트를 마련하는 공정과,
에칭 레지스트에 대하여 노광하여, 회로 패턴을 형성하는 공정과,
전해 구리박 및 무전해 도금층을 산 등의 부식 용액을 사용한 에칭이나 플라스마 등의 방법에 의해 제거하여 회로를 형성하는 공정과,
에칭 레지스트를 제거하는 공정을
포함한다.
또한, 스루홀 및/또는 블라인드 비아를 마련하는 공정, 및 그 후의 디스미어 공정은 행하지 않아도 된다.
실시예
이하, 실시예 및 비교예에 의해 본 발명의 실시 형태를 상세하게 설명하지만, 이것들에 의해 본 발명이 한정되는 것은 아니다.
1. 전해 구리박의 제작
(실시예 1 내지 33, 비교예 1)
티타늄제의 회전 드럼(전해 드럼)을 준비했다. 이어서, 전해 드럼의 표면을 표 1에 기재된 조건에서 연마하여, 소정의 면 거칠기 Sa 및 2승 평균 평방근 높이 Sq를 갖는 전해 드럼으로 했다. 구체적으로는, 표 1에 기재된 번수의 연마 벨트에 의해 전해 드럼의 표면을 연마했다. 이때, 연마 벨트를, 드럼의 폭 방향에 있어서 소정 폭만 감고, 연마 벨트를 드럼의 폭 방향으로 이동시키면서 드럼을 회전시킴으로써 연마했다. 연마 시의 드럼 표면의 회전 속도를 표 1에 나타낸다. 또한, 연마 시간은, 연마 벨트의 폭과 연마 벨트의 이동 속도로부터 1회의 패스로 드럼 표면의 1점을 통과하는 시간과 패스 횟수의 곱으로 했다. 여기서, 연마 벨트의 1회의 패스란, 회전 드럼의 주위 방향의 표면을, 축방향(전해 구리박의 폭 방향)의 한쪽 단부로부터 다른 한쪽 단부까지 1회 연마 벨트로 연마하는 것을 의미한다. 즉, 연마 시간은 이하의 식으로 표시된다.
연마 시간(분)＝1패스당의 연마 벨트의 폭(㎝/회)/연마 벨트의 이동 속도(㎝/분)×패스 횟수(회)
Figure pct00001
이어서, 전해조 중에, 상기한 전해 드럼과, 전해 드럼의 주위에 소정의 극간 거리를 두고 전극을 배치했다. 이어서, 전해조에 있어서 하기 조건에서 전해를 행하여, 전해 드럼을 회전시키면서 전해 드럼의 표면에 구리를 두께가 18㎛로 될 때까지 석출시켰다.
<전해 조건>
전해액 조성: 100g/L의 Cu, 100g/L의 H2SO4
전류 밀도: 90A/d㎡
전해액 온도: 60℃
첨가물: 60질량ppm의 염소 이온, 아교(실시예 1, 2, 5, 6, 10 내지 12, 15, 16, 19, 20 및 24 내지 26, 그리고 비교예 1에 있어서는 0.02ppm으로 하고, 실시예 3, 4, 7 내지 9, 13, 14, 17, 18, 21 내지 23, 27 내지 33에 있어서는 아교 농도를4.5ppm으로 했다.)
이어서, 회전하고 있는 전해 드럼의 표면에 석출된 구리를 벗겨내고, 연속적으로 두께 18㎛의 전해 구리박을 제조했다.
(실시예 1)
상기와 같이 하여 제작한 전해 구리박(생박)의 전해 드럼측의 표면(광택면)에 대하여, 하기의 (1) 내지 (4)의 순으로 표면 처리를 행하였다.
(1) 조화 처리
하기의 조성을 갖는 도금액 1(pH1 이하)을 사용하여, 하기의 도금 조건 1에서 조화 입자를 전해 구리박(생박)의 광택면에 전착시킨 후, 하기의 도금액 2(pH0.3 이하)를 사용하여, 하기의 도금 조건 2에서 조화 입자를 다시 전착시킴으로써, 조화 처리층(Cu-As-W)을 형성했다.
<도금액 1 조성>
CuSO4·5H2O: 120g/L
H2SO4: 120g/L
Na2WO4·2H2O: 20㎎/L
도데실황산나트륨: 30㎎
As: 1㎎/L
<도금 조건 1>
온도: 40℃
전류 밀도: 70A/d㎡
도금 시간: 2초
<도금액 2 조성>
CuSO4·5H2O: 240g/L
H2SO4: 120g/L
<도금 조건 2>
온도: 55℃
전류 밀도: 20A/d㎡
도금 시간: 7초
(2) 내열 처리(배리어 처리)
하기의 조성을 갖는 도금액(pH2)을 사용하여, 하기의 도금 조건에서 니켈아연 합금 도금을 행함으로써, 내열층(Ni-Zn)을 형성했다.
<도금액 조성>
Ni: 13g/L
Zn: 12g/L
<도금 조건>
온도: 40℃
전류 밀도: 0.2A/d㎡
도금 시간: 2.89초
(3) 크로메이트 처리
하기의 조성을 갖는 도금액(pH4.8)을 사용하여, 하기의 도금 조건에서 아연 크로메이트 처리를 행함으로써, 아연 크로메이트 처리층을 형성했다.
<도금액 조성>
CrO3: 2.5g/L
Zn: 2.0g/L
Na2SO4: 10g/L
<도금 조건>
온도: 54℃
전류 밀도: 1.0A/d㎡
(4) 실란 커플링 처리
테트라에톡시실란 함유량이 0.4vol％, pH가 7.5인 실란 커플링 처리액을 분무함으로써 실란 커플링 처리층 A를 형성했다.
(실시예 2)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, (2) 내열 처리에 있어서의 도금 시간을 2.96초로 변경한 것 이외는 실시예 1과 마찬가지로 하여 표면 처리를 행하였다.
(실시예 3)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, (2) 내열 처리에 있어서의 도금 시간을 2.75초로 변경한 것 이외는 실시예 1과 마찬가지로 하여 표면 처리를 행하였다.
(실시예 4)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, (2) 내열 처리에 있어서의 도금 시간을 2.82초로 변경한 것 이외는 실시예 1과 마찬가지로 하여 표면 처리를 행하였다.
(실시예 5)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, 하기의 (1) 내지 (5)의 순으로 표면 처리를 행하였다.
(1) 조화 처리
하기의 조성을 갖는 도금액(pH1 내지 4)을 사용하여, 하기의 도금 조건에서 조화 입자를 전해 구리박(생박)의 광택면에 전착시킴으로써, 조화 처리층(Cu-Co-Ni(1))을 형성했다.
<도금액 조성>
Cu: 16g/L
Co: 10g/L
Ni: 10g/L
<도금 조건>
온도: 30℃
전류 밀도: 30A/d㎡
도금 시간: 2초
(2) 내열 처리
하기의 조성을 갖는 도금액(pH1.0 내지 3.5)을 사용하여, 하기의 도금 조건에서 Co-Ni 합금 도금을 행함으로써, 내열층(Co-Ni)을 형성했다.
<도금액 조성>
Co: 10g/L
Ni: 20g/L
<도금 조건>
온도: 35℃
전류 밀도 10A/d㎡
도금 시간: 1초
(3) 방청 처리
하기의 조성을 갖는 도금액(pH3 내지 4)을 사용하여, 하기의 도금 조건에서 Zn-Ni 합금 도금을 행함으로써, 방청층(Zn-Ni)을 형성했다.
<도금액 조성>
Ni: 15g/L
Zn: 50g/L
<도금 조건>
온도: 50℃
전류 밀도: 0.3A/d㎡
도금 시간: 2.43초
(4) 크로메이트 처리
실시예 1과 동일한 조건에서 아연 크로메이트 처리층을 형성했다.
(5) 실란 커플링 처리
N-(2-아미노에틸)-3-아미노프로필트리메톡시실란 함유량이 0.4vol％, pH가 7.5인 실란 커플링 처리액을 분무함으로써 실란 커플링 처리층 B를 형성했다.
(실시예 6)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, (3) 방청 처리에 있어서의 도금 시간을 2.61초로 변경한 것 이외는 실시예 5와 마찬가지로 하여 표면 처리를 행하였다.
(실시예 7)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, (3) 방청 처리에 있어서의 도금 시간을 2.32초로 변경한 것 이외는 실시예 5와 마찬가지로 하여 표면 처리를 행하였다.
(실시예 8)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, 실시예 5와 동일한 표면 처리를 행하였다.
(실시예 9)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, 하기의 (1) 내지 (3)의 순으로 표면 처리를 행하였다.
(1) 내열 처리(배리어 처리)
도금 시간을 2.82초로 바꾼 것 이외는 실시예 1과 동일한 조건에서 니켈아연 합금 도금을 행함으로써, 내열층(Ni-Zn)을 형성했다.
(2) 크로메이트 처리
실시예 1과 동일한 조건에서 아연 크로메이트 처리층을 형성했다.
(3) 실란 커플링 처리
실시예 1과 동일한 조건에서 실란 커플링 처리층 A를 형성했다.
(실시예 10)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, 실시예 2와 동일한 표면 처리를 행하였다.
(실시예 11)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, 하기의 (1) 내지 (5)의 순으로 표면 처리를 행하였다.
(1) 조화 처리
하기의 조성을 갖는 도금액(pH1 내지 4)을 사용하여, 하기의 도금 조건에서 조화 입자를 전해 구리박(생박)의 광택면에 전착시킴으로써, 조화 처리층(Cu-Co-Ni(2))을 형성했다.
<도금액 조성>
Cu: 10 내지 20g/L
Co: 1 내지 10g/L
Ni: 1 내지 10g/L
<도금 조건>
온도: 30 내지 50℃
전류 밀도: 35 내지 45A/d㎡
도금 시간: 0.1 내지 1.5초
(2) 내열 처리
실시예 5와 동일한 조건에서 내열층(Co-Ni)을 형성했다.
(3) 방청 처리
실시예 5와 동일한 조건에서 방청층(Zn-Ni)을 형성했다.
(4) 크로메이트 처리
실시예 1과 동일한 조건에서 아연 크로메이트 처리층을 형성했다.
(5) 실란 커플링 처리
실시예 5와 동일한 조건에서 실란 커플링 처리층 B를 형성했다.
(실시예 12)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, (3) 방청 처리에 있어서의 도금 시간을 2.55초로 변경한 것 이외는 실시예 11과 마찬가지로 하여 표면 처리를 행하였다.
(실시예 13)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, 실시예 11과 동일한 표면 처리를 행하였다.
(실시예 14)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, 하기의 (1) 내지 (5)의 순으로 표면 처리를 행하였다.
(1) 조화 처리
실시예 5와 동일한 조건에서 조화 처리층(Cu-Co-Ni(1))을 형성했다.
(2) 내열 처리
실시예 5와 동일한 조건에서 내열층(Co-Ni)을 형성했다.
(3) 방청 처리
도금 시간을 2.49초로 한 것 이외는 실시예 5와 동일한 조건에서 방청층(Zn-Ni)을 형성했다.
(4) 크로메이트 처리
실시예 1과 동일한 조건에서 아연 크로메이트 처리층을 형성했다.
(5) 실란 커플링 처리
실시예 5와 동일한 조건에서 실란 커플링 처리층 B를 형성했다.
(실시예 15)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, (2) 내열 처리에 있어서의 도금 시간을 3.79초로 변경한 것 이외는 실시예 1과 마찬가지로 하여 표면 처리를 행하였다.
(실시예 16)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, (2) 내열 처리에 있어서의 도금 시간을 4.89초로 변경한 것 이외는 실시예 15와 마찬가지로 하여 표면 처리를 행하였다.
(실시예 17)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, (2) 내열 처리에 있어서의 도금 시간을 6.40초로 변경한 것 이외는 실시예 15와 마찬가지로 하여 표면 처리를 행하였다.
(실시예 18)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, (2) 내열 처리에 있어서의 도금 시간을 6.88초로 변경한 것 이외는 실시예 15와 마찬가지로 하여 표면 처리를 행하였다.
(실시예 19)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, (3) 방청 처리에 있어서의 도금 시간을 6.66초로 변경한 것 이외는 실시예 5와 마찬가지로 하여 표면 처리를 행하였다.
(실시예 20)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, (3) 방청 처리에 있어서의 도금 시간을 6.95초로 변경한 것 이외는 실시예 19와 마찬가지로 하여 표면 처리를 행하였다.
(실시예 21)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, (3) 방청 처리에 있어서의 도금 시간을 8.17초로 변경한 것 이외는 실시예 19와 마찬가지로 하여 표면 처리를 행하였다.
(실시예 22)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, (3) 방청 처리에 있어서의 도금 시간을 9.27초로 변경한 것 이외는 실시예 19와 마찬가지로 하여 표면 처리를 행하였다.
(실시예 23)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, (1) 내열 처리에 있어서의 도금 시간을 11.70초로 바꾼 것 이외는 실시예 9와 마찬가지로 하여 표면 처리를 행하였다.
(실시예 24)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, (2) 내열 처리에 있어서의 도금 시간을 15.15초로 바꾼 것 이외는 실시예 1과 마찬가지로 하여 표면 처리를 행하였다.
(실시예 25)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, (3) 방청 처리에 있어서의 도금 시간을 15.64초로 바꾼 것 이외는 실시예 11과 마찬가지로 하여 표면 처리를 행하였다.
(실시예 26)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, (3) 방청 처리에 있어서의 도금 시간을 16.16초로 바꾼 것 이외는 실시예 11과 마찬가지로 하여 표면 처리를 행하였다.
(실시예 27)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, (3) 방청 처리에 있어서의 도금 시간을 4.63초로 바꾼 것 이외는 실시예 11과 마찬가지로 하여 표면 처리를 행하였다.
(실시예 28)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, (3) 방청 처리에 있어서의 도금 시간을 18.53초로 변경한 것 이외는 실시예 5와 마찬가지로 하여 표면 처리를 행하였다.
(실시예 29)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, 하기의 (1) 내지 (5)의 순으로 표면 처리를 행하였다.
(1) 조화 처리
하기의 조성을 갖는 도금액(pH1 내지 4)을 사용하여, 하기의 도금 조건에서 조화 입자를 전해 구리박(생박)의 광택면에 전착시킴으로써, 조화 처리층(Cu-Co-Ni-Mo)을 형성했다.
<도금액 조성>
Cu: 10 내지 20g/L
Co: 1 내지 10g/L
Ni: 1 내지 10g/L
Mo: 1 내지 5g/L
<도금 조건>
온도: 30 내지 50℃
전류 밀도: 20 내지 30A/d㎡
도금 시간: 1 내지 5초
(2) 내열 처리
실시예 5와 동일한 조건에서 내열층(Co-Ni)을 형성했다.
(3) 방청 처리
실시예 5와 동일한 조건에서 방청층(Zn-Ni)을 형성했다.
(4) 크로메이트 처리
실시예 1과 동일한 조건에서 아연 크로메이트 처리층을 형성했다.
(5) 실란 커플링 처리
실시예 5와 동일한 조건에서 실란 커플링 처리층 B를 형성했다.
(실시예 30)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, 하기의 (1) 내지 (4)의 순으로 표면 처리를 행하였다.
(1) 조화 처리
실시예 1과 동일한 조건에서 조화 처리층(Cu-As-W)을 형성했다.
(2) 내열 처리
하기의 조성을 갖는 도금액(pH2)을 사용하여, 하기의 도금 조건에서 코발트 아연 합금 도금을 행함으로써, 내열층(Co-Zn)을 형성했다.
<도금액 조성>
Co: 13g/L
Zn: 12g/L
<도금 조건>
온도: 40℃
전류 밀도: 0.2A/d㎡
도금 시간: 5.16초
(3) 크로메이트 처리
하기의 조성을 갖는 도금액(pH4.8)을 사용하여, 하기의 도금 조건에서 크로메이트 처리를 행함으로써, 크로메이트 처리층을 형성했다.
<도금액 조성>
CrO3: 2.5g/L
Na2SO4: 10g/L
<도금 조건>
온도: 54℃
전류 밀도: 1.0A/d㎡
(4) 실란 커플링 처리
실시예 1과 동일한 조건에서 실란 커플링 처리층 A를 형성했다.
(실시예 31)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, (2) 내열 처리에 있어서의 도금 시간을 8.33초로 변경한 것 이외는 실시예 30과 마찬가지로 하여 표면 처리를 행하였다.
(실시예 32)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, 하기의 (1) 내지 (3)의 순으로 표면 처리를 행하였다.
(1) 조화 처리
하기의 조성을 갖는 도금액(pH1 내지 4)을 사용하여, 하기의 도금 조건에서 조화 입자를 전해 구리박(생박)의 광택면에 전착시킴으로써, 조화 처리층(Cu-Co-Ni-Zn)을 형성했다.
<도금액 조성>
Cu: 10 내지 20g/L
Co: 1 내지 10g/L
Ni: 1 내지 10g/L
Zn: 2 내지 12g/L
<도금 조건>
온도: 30 내지 50℃
전류 밀도: 30 내지 45A/d㎡
조화 쿨롱양: 0.3 내지 67.5As/d㎡
도금 시간: 0.1 내지 1.5초
(2) 크로메이트 처리
실시예 1과 동일한 조건에서 아연 크로메이트 처리층을 형성했다.
(3) 실란 커플링 처리
실시예 5와 동일한 조건에서 실란 커플링 처리층 B를 형성했다.
(실시예 33)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, (2) 내열 처리에 있어서의 조건을 하기와 같이 변경한 것 이외는 실시예 1과 마찬가지로 하여 표면 처리를 행하였다.
(2) 내열 처리
하기의 조성을 갖는 도금액(pH10 내지 13)을 사용하여, 하기의 도금 조건에서 Cu-Zn 합금 도금을 행함으로써, 내열층(Cu-Zn)을 형성했다.
<도금액 조성>
NaOH: 80 내지 140g/L
NaCN: 100 내지 150g/L
CuCN: 20 내지 30g/L
Zn(CN)2: 15 내지 20g/L
As2O3: 0.01 내지 1g/L
<도금 조건>
온도: 40 내지 90℃
전류 밀도: 5A/d㎡
도금 시간: 14.06초
(비교예 1)
상기와 같이 하여 제작한 전해 구리박(생박)의 광택면에 대하여, (2) 내열 처리에 있어서의 도금 시간을 0.015초로 변경한 것 이외는 실시예 1과 마찬가지로 하여 표면 처리를 행하였다.
2. 전해 구리박의 평가
<광택면 및 표면 처리층의 표면의 면 거칠기 Sa 및 2승 평균 평방근 높이 Sq>
표면 처리 전후의 전해 구리박의 광택면에 대하여, ISO-25178-2:2012에 준거하여, 올림푸스사제 레이저 현미경 OLS4100(LEXT OLS 4100)을 사용하여 면 거칠기 Sa 및 2승 평균 평방근 높이 Sq를 측정했다. 이때, 레이저 현미경에 있어서, 대물 렌즈 50배를 사용하여 200㎛×1000㎛ 면적(구체적으로는 200000㎛2)의 측정을 3개소 행하여, 면 거칠기 Sa 및 2승 평균 평방근 높이 Sq를 산출했다. 3개소에서 얻어진 면 거칠기 Sa 및 2승 평균 평방근 높이 Sq의 산술 평균값을 각각 면 거칠기 Sa 및 2승 평균 평방근 높이 Sq의 값으로 했다. 또한, 레이저 현미경 측정에 있어서, 측정 결과의 측정면이 평면이 아닌 경우(곡면으로 된 경우)는, 평면 보정을 행한 후에, 면 거칠기 Sa 및 2승 평균 평방근 높이 Sq를 산출했다. 또한, 레이저 현미경에 의한 면 거칠기 Sa의 측정 시의 환경 온도는 23 내지 25℃로 했다.
<표면 처리층의 표면에서의 Zn의 원자 농도>
표면 처리 전후의 전해 구리박의 광택면에 대하여, 니혼덴시 가부시키가이샤제의 오제 전자 분광 분석 장치(형식: JAMP-9500F)를 사용하여, Si, S, Cl, C, N, O, Cr, Co, Ni, Cu 및 Zn의 원자 농도를 측정하고, 그것들 원소의 합계를 100at％로 한 경우의 Zn의 원자 농도를 구했다. 측정 개소는 3개소에서 행하여, 그 결과의 산술 평균값을 Zn의 원자 농도로 했다.
<상태 박리 강도, 내열 박리 강도>
표면 처리 후의 전해 구리박과 유리 에폭시 기판(FR-4)을 20kgf/㎠의 가압력으로 180℃에서 2시간 가열 압착하여 적층체를 얻은 후, 적층체의 전해 구리박을 에칭에 의해 회로 폭 10㎜인 회로를 형성했다. 그 후, JIS C6471:1995에 준거하여, 90도의 각도로 50㎜/분의 속도로 유리 에폭시 기판과 회로를 뗀 때의 강도(필 강도)를 측정함으로써 상태 박리 강도를 구했다. 상태 박리 강도의 측정 및 후술하는 내열 박리 강도의 측정은 2회 행하고, 그 평균값을 각각 상태 박리 강도의 값 및 내열 박리 강도의 값으로 했다.
내열 박리 강도는, 회로를 형성한 적층체를, 대기 분위기 하에서, 190℃에서 1시간 가열하고, 이어서 270℃로 가열한 땜납 도금조에 20초간 띄운 후, 박리 강도의 측정을 행함으로써 구했다.
또한, 열에 의한 박리 강도의 열화율을 하기의 식에 기초하여 평가했다.
열에 의한 박리 강도의 열화율＝(상태 박리 강도－내열 박리 강도)/상태 박리 강도×100
<상온 항장력, 고온 항장력>
표면 처리 후의 전해 구리박에 대하여, 상온 항장력 및 고온 항장력을 IPC-TM-650에 준하여 측정했다.
<상온 연신율, 고온 연신율>
표면 처리 후의 전해 구리박에 대하여, 상온 연신율 및 고온 연신율을 IPC-TM-650에 준하여 측정했다. 또한, 상술한 바와 같이, 「고온 항장력」이란 180℃에서의 항장력을 의미한다. 또한, 「고온 연신율」이란 180℃에서의 연신율을 의미한다.
<회로 형성성>
표면 처리 후의 전해 구리박을, 각각 광택면측으로부터 열 압착에 의해 비스말레이미드트리아진 수지 프리프레그에 접합했다. 그 후, 프리프레그에 접합한 전해 구리박을, 프리프레그와 접합한 측과는 반대측으로부터 두께가 9㎛로 될 때까지 에칭했다. 그리고, 에칭을 한 후의 전해 구리박의 표면에 에칭 레지스트를 마련하여, 노광 및 현상을 행하여 레지스트 패턴을 형성했다. 그 후에, 염화제이철로 에칭을 행하여, L/S＝25㎛/25㎛, L/S＝22㎛/22㎛, L/S＝20㎛/20㎛, 및 L/S＝15㎛/15㎛이고 길이 1㎜인 배선을 각각 20개 형성했다. 계속해서, 회로 상면으로부터 본 회로 하단 폭의 최댓값과 최솟값의 차(㎛)를 측정하여, 5개소를 측정한 평균값을 결과로 했다. 최댓값과 최솟값의 차가 2㎛ 이하이면, 양호한 회로 직선성을 갖는다고 판단하여 ◎로 했다. 또한, 최댓값과 최솟값의 차가 2㎛ 초과이고 또한 4㎛ 이하인 때를 ○로 했다. 또한, 최댓값과 최솟값의 차가 4㎛ 초과인 때를 ×로 했다.
시험 조건 및 시험 결과를 표 2 내지 표 5에 나타낸다. 또한, 도 1의 (a)는 표면 처리층을 형성하기 전의 실시예 2의 전해 구리박의 광택면의 SEM상이다. 도 1의 (b)는 표면 처리층을 형성하기 전의 실시예 10의 전해 구리박의 광택면의 SEM상이다.
Figure pct00002
Figure pct00003
Figure pct00004
Figure pct00005
<평가 결과>
표면 처리층의 표면의 2승 평균 평방근 높이 Sq가 0.550㎛ 이하 및/또는 표면 처리층의 표면의 면 거칠기 Sa가 0.470㎛ 이하이고, 표면 처리층의 표면에서의 원자 농도를 오제 전자 분광 분석법에 의해 측정하여, Si, S, Cl, C, N, O, Cr, Co, Ni, Cu 및 Zn의 원자 농도의 합계를 100at％로 한 경우에, Zn의 원자 농도가 3.0at％ 이상인 실시예 1 내지 33의 전해 구리박은, 회로 형성성 및 내열성이 양호했다. 특히, 조화 처리층 이외의 표면 처리층을 광택면측에 갖는 실시예 9 및 23의 전해 구리박은, 표면 처리층의 표면의 면 거칠기 Sa가 0.270㎛ 이하 및 표면 처리층의 표면의 2승 평균 평방근 높이 Sq가 0.315㎛ 이하이고, Zn의 원자 농도가 3.0at％ 이상이었다.
또한, 조화 처리층을 적어도 포함하는 표면 처리층을 광택면측에 갖는 기타의 실시예의 전해 구리박은, 표면 처리층의 표면의 면 거칠기 Sa가 0.470㎛ 이하 또는 2승 평균 평방근 높이 Sq가 0.550㎛ 이하이고, Zn의 원자 농도가 3.0at％ 이상이었다.
이에 비해, 표면 처리층의 표면의 2승 평균 평방근 높이 Sq 및 면 거칠기 Sa가 상기한 범위를 초과하고, 표면 처리층의 표면에서의 원자 농도를 오제 전자 분광 분석법에 의해 측정하여, Si, S, Cl, C, N, O, Cr, Co, Ni, Cu 및 Zn의 원자 농도의 합계를 100at％로 한 경우에, Zn의 원자 농도가 3.0at％ 미만인 비교예 1의 전해 구리박은, 회로 형성성 및 내열성이 충분하지 않았다.
이상의 결과로부터 알 수 있는 바와 같이, 본 발명의 실시 형태에 따르면, 회로 형성성 및 내열성이 우수한 전해 구리박 및 그 제조 방법을 제공할 수 있다. 또한, 본 발명의 실시 형태에 따르면, 회로 형성성 및 내열성이 우수한 전해 구리박을 사용한 동장 적층판, 프린트 배선판 및 그 제조 방법, 그리고 전자 기기 및 그 제조 방법을 제공할 수 있다.

Claims (37)

  1. 표면 처리층을 광택면측에 갖는 전해 구리박이며,
    상기 표면 처리층의 표면의 2승 평균 평방근 높이 Sq가 0.550㎛ 이하이고, 상기 표면 처리층의 표면에서의 원자 농도를 오제 전자 분광 분석법에 의해 측정하여, Si, S, Cl, C, N, O, Cr, Co, Ni, Cu 및 Zn의 원자 농도의 합계를 100at％로 한 경우에, Zn의 원자 농도가 3.0at％ 이상인, 전해 구리박.
  2. 제1항에 있어서, 상기 표면 처리층의 표면의 면 거칠기 Sa가 0.380㎛ 이하인, 전해 구리박.
  3. 제1항 또는 제2항에 있어서, 상기 표면 처리층의 표면의 면 거칠기 Sa가 0.355㎛ 이하인, 전해 구리박.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 표면 처리층의 표면의 면 거칠기 Sa가 0.300㎛ 이하인, 전해 구리박.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 표면 처리층의 표면의 면 거칠기 Sa가 0.200㎛ 이하인, 전해 구리박.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 표면 처리층의 표면의 2승 평균 평방근 높이 Sq가 0.490㎛ 이하인, 전해 구리박.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 표면 처리층의 표면의 2승 평균 평방근 높이 Sq가 0.450㎛ 이하인, 전해 구리박.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 표면 처리층의 표면의 2승 평균 평방근 높이 Sq가 0.400㎛ 이하인, 전해 구리박.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 표면 처리층의 표면의 2승 평균 평방근 높이 Sq가 0.330㎛ 이하인, 전해 구리박.
  10. 표면 처리층을 광택면측에 갖는 전해 구리박이며,
    상기 표면 처리층의 표면의 면 거칠기 Sa가 0.470㎛ 이하이고, 상기 표면 처리층의 표면에서의 원자 농도를 오제 전자 분광 분석법에 의해 측정하여, Si, S, Cl, C, N, O, Cr, Co, Ni, Cu 및 Zn의 원자 농도의 합계를 100at％로 한 경우에, Zn의 원자 농도가 3.0at％ 이상인, 전해 구리박.
  11. 제10항에 있어서, 상기 표면 처리층의 표면의 2승 평균 평방근 높이 Sq가 0.550㎛ 이하인, 전해 구리박.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 광택면측에 상기 표면 처리층을 마련하기 전의 상기 광택면의 면 거칠기 Sa가 0.270㎛ 이하인, 전해 구리박.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 광택면측에 상기 표면 처리층을 마련하기 전의 상기 광택면의 면 거칠기 Sa가 0.130㎛ 이하인, 전해 구리박.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 광택면측에 상기 표면 처리층을 마련하기 전의 상기 광택면의 2승 평균 평방근 높이 Sq가 0.315㎛ 이하인, 전해 구리박.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서, 상기 광택면측에 상기 표면 처리층을 마련하기 전의 상기 광택면의 2승 평균 평방근 높이 Sq가 0.120㎛ 이하인, 전해 구리박.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서, 상온 항장력이 30㎏/㎟ 이상인, 전해 구리박.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서, 상온 연신율이 3％ 이상인, 전해 구리박.
  18. 제1항 내지 제17항 중 어느 한 항에 있어서, 고온 항장력이 10㎏/㎟ 이상인, 전해 구리박.
  19. 제1항 내지 제18항 중 어느 한 항에 있어서, 고온 연신율이 2％ 이상인, 전해 구리박.
  20. 제1항 내지 제19항 중 어느 한 항에 있어서, 내열 박리 강도가 0.90㎏/㎝ 이상인, 전해 구리박.
  21. 제1항 내지 제20항 중 어느 한 항에 있어서, 상기 광택면측의 상기 표면 처리층이, 내열층, 방청층, 크로메이트 처리층 및 실란 커플링 처리층으로 이루어지는 군에서 선택된 1종 이상의 층을 포함하는, 전해 구리박.
  22. 제1항 내지 제21항 중 어느 한 항에 있어서, 석출면측에 표면 처리층을 더 갖는, 전해 구리박.
  23. 제22항에 있어서, 상기 석출면측의 상기 표면 처리층이, 조화 처리층, 내열층, 방청층, 크로메이트 처리층 및 실란 커플링 처리층으로 이루어지는 군에서 선택된 1종 이상의 층을 포함하는, 전해 구리박.
  24. 제1항 내지 제23항 중 어느 한 항에 있어서, 상기 표면 처리층이, 구리, 니켈, 인, 텅스텐, 비소, 몰리브덴, 크롬, 철, 바나듐, 코발트 및 아연으로 이루어지는 군에서 선택된 어느 단체 또는 어느 1종 이상을 포함하는 합금으로 이루어지는 층인, 전해 구리박.
  25. 제1항 내지 제24항 중 어느 한 항에 있어서, 상기 광택면측 및 상기 석출면측의 한쪽 또는 양쪽에 수지층을 갖는, 전해 구리박.
  26. 제25항에 있어서, 상기 수지층이, 상기 표면 처리층 위에 마련되어 있는, 전해 구리박.
  27. 전해 드럼을 사용하여 전해 구리박을 제작한 후, 상기 전해 구리박의 광택면에 표면 처리를 행하여 표면 처리층을 형성하는 전해 구리박의 제조 방법이며,
    상기 전해 드럼의 표면의 면 거칠기 Sa가 0.270㎛ 이하이고, 상기 표면 처리층의 표면에서의 원자 농도를 오제 전자 분광 분석법에 의해 측정하여, Si, S, Cl, C, N, O, Cr, Co, Ni, Cu 및 Zn의 원자 농도의 합계를 100at％로 한 경우에, Zn의 원자 농도가 3.0at％ 이상인, 전해 구리박의 제조 방법.
  28. 전해 드럼을 사용하여 전해 구리박을 제작한 후, 상기 전해 구리박의 광택면에 표면 처리를 행하여 표면 처리층을 형성하는 전해 구리박의 제조 방법이며,
    상기 전해 드럼의 표면의 2승 평균 평방근 높이 Sq가 0.315㎛ 이하이고, 상기 표면 처리층의 표면에서의 원자 농도를 오제 전자 분광 분석법에 의해 측정하여, Si, S, Cl, C, N, O, Cr, Co, Ni, Cu 및 Zn의 원자 농도의 합계를 100at％로 한 경우에, Zn의 원자 농도가 3.0at％ 이상인, 전해 구리박의 제조 방법.
  29. 제27항에 있어서, 상기 전해 드럼의 2승 평균 평방근 높이 Sq가 0.315㎛ 이하인, 전해 구리박의 제조 방법.
  30. 제27항 내지 제29항 중 어느 한 항에 있어서, 상기 전해 드럼의 상기 표면의 면 거칠기 Sa가 0.150㎛ 이하인, 전해 구리박의 제조 방법.
  31. 제27항 내지 제30항 중 어느 한 항에 있어서, 상기 전해 드럼의 표면의 2승 평균 평방근 높이 Sq가 0.200㎛ 이하인, 전해 구리박의 제조 방법.
  32. 제1항 내지 제26항 중 어느 한 항에 기재된 전해 구리박을 갖는, 동장 적층판.
  33. 제1항 내지 제26항 중 어느 한 항에 기재된 전해 구리박을 갖는, 프린트 배선판.
  34. 제1항 내지 제26항 중 어느 한 항에 기재된 전해 구리박을 사용하는, 프린트 배선판의 제조 방법.
  35. 제1항 내지 제26항 중 어느 한 항에 기재된 전해 구리박과 절연 기판을 적층하여 동장 적층판을 제작한 후, 세미 애디티브법, 서브트랙티브법, 파트리 애디티브법 또는 모디파이드 세미 애디티브법의 어느 방법에 의해 회로를 형성하는 공정을 포함하는, 프린트 배선판의 제조 방법.
  36. 제33항에 기재된 프린트 배선판을 갖는, 전자 기기.
  37. 제33항에 기재된 프린트 배선판을 사용하는, 전자 기기의 제조 방법.
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