KR20190120226A - 자기 메모리 및 자기 메모리의 기록 방법 - Google Patents

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Abstract

반전 에러의 발생을 억제하고, 안정된 기록을 행하는 것이 가능한 자기 메모리를 제공한다. 전류에 의해 스핀 편극 전자가 생기는 스핀 궤도층과, 기록하는 정보에 따라 자화 방향이 변화하는 자성층 및 절연층을 포함하는 적층 구조를 갖고, 상기 스핀 궤도층 상에 마련된 자기 메모리 소자와, 상기 절연층을 통하여 상기 자성층에 전압을 인가하는 전압 인가층을 구비하고, 상기 전압 인가층은, 상기 스핀 궤도층에 상기 전류가 흐름과 동시에, 상기 자성층에 대하여 전압을 인가함으로써, 당해 자성층의 자기 이방성 혹은 자기 제동 상수를 변화시키는, 자기 메모리를 제공한다.

Description

자기 메모리 및 자기 메모리의 기록 방법
본 개시는, 자기 메모리 및 자기 메모리의 기록 방법에 관한 것이다.
대용량 서버에서 모바일 단말기에 이르기까지, 각종 정보 기기의 비약적인 발전에 수반하여, 이것을 구성하는 메모리나 로직 등의 소자에 있어서도 고집적화, 고속화, 저소비 전력화 등, 한층 더 고성능화가 추구되고 있다. 특히 불휘발성 반도체 메모리의 진보는 현저하며, 예를 들어 대용량 파일 메모리로서의 플래시 메모리는, 하드 디스크 드라이브를 구축할 기세로 보급이 진행되고 있다. 한편, 코드 스토리지 용도 나아가 워킹 메모리에 대한 적용을 목표로 하여, 현재 일반적으로 사용되고 있는 NOR 플래시 메모리, DRAM(Dynamic Random Access Memory) 등을 치환하기 위해 FeRAM(Ferroelectric random access Memory), MRAM(Magnetic Random Access Memory), PCRAM(Phase-Change Random Access Memory) 등의 다양한 타입의 반도체 메모리의 개발이 진행되고 있다. 또한, 이들 중 일부는 이미 실용화되어 있다.
상술한 것 중 하나인 MRAM은, MRAM이 갖는 자기 메모리 소자의 자성체의 자화 상태를 변화시킴으로써, 전기 저항이 변화하는 것을 이용하여, 정보의 기록을 행한다. 이러한 MRAM은, 고속 동작이 가능하면서, 거의 무한(1015회 이상)의 재기입이 가능하고, 나아가 신뢰성도 높다는 점에서, 이미 산업 오토메이션이나 항공기 등의 분야에서 사용되고 있다. 또한, MRAM은, 그 고속 동작과 높은 신뢰성으로부터, 금후 코드 스토리지나 워킹 메모리에 대한 전개가 기대되고 있다.
상술한 바와 같은 MRAM 중, 스핀 토크 자화 반전을 이용하여 자성체의 자화를 반전시키는 MRAM에 대해서는, 고속 동작 등의 상술한 이점을 가지면서, 저소비 전력화, 대용량화가 가능하다는 점에서, 한층 더 큰 기대가 모아지고 있다. 또한, 이러한 스핀 토크 자화 반전을 이용한 MRAM은, STT-MRAM(Spin Transfer Torque-Magnetic Random Access Memory)(스핀 주입형 MRAM)이라고 불리고 있다.
또한, MRAM에 있어서 대용량화를 더 진행시키기 위해서는, 자화를 반전시키는 반전 전류를 더 저하시킬 것이 요구된다. 그 방법의 하나로서는, 비자성 금속에 전류를 흘렸을 때 유기되는 스핀 분극에 의해 생기는 스핀 궤도 토크(Spin Orbit Torque)를 이용하여 정보를 기록하는 SOT-MRAM(Spin Orbit Torque-Magnetic random access Memory)이 검토되고 있다.
SOT-MRAM이 갖는 자기 메모리 소자의 기본 구성은, 자화 방향이 변화하여 정보의 기록을 행하는 자성층과, 스핀 궤도 토크를 자성층에 부여하는 스핀 궤도층과, 자성층에 기록된 정보를 판독하는 기구를 갖는다. 예를 들어, 하기 특허문헌 1 및 비특허문헌 1에는, 스핀 궤도 토크를 사용하여, 자화 방향을 반전시키는 SOT-MRAM이 개시되어 있다.
일본 특허 공개 제2014-45196호 공보
Applied Physics Letters 104, 042406(2014) Nature Materials 3172(2012)
그런데, SOT-MRAM이 갖는 자기 메모리 소자의 자성층에 대해서는, 면 내 자화막 및 수직 자화막의 어느 쪽에 의해서도 형성할 수 있지만, SOT-MRAM의 대용량화를 위해서는, 수직 자화막을 사용하는 것이 바람직하다. 자성층으로서 수직 자화막을 사용한 경우에는, 스핀 궤도층에 전류를 흘리고 있는 동안, 당해 자성층에는, 자화 방향을 회전시키는 힘이 계속해서 작용한다. 따라서, 자성층의 자화 방향을 원하는 방향으로 안정적으로 반전시키기 위해서는, 스핀 궤도층에 흘리는 펄스 전류의 전류값과 시간폭(펄스폭)을 엄밀하게 제어할 것이 요구된다.
그러나, 복수의 자기 메모리 소자를 집적한 자기 메모리에 있어서는, 각 자기 메모리 소자의 특성은 변동되며, 자성층의 자화 방향을 원하는 방향으로 안정적으로 반전시키기 위한 전류값 및 펄스폭의 최적값은, 자기 메모리 소자별로 상이하다. 또한, 자기 메모리가 사용되는 환경의 온도 등에 따라, 상기 최적값이 변화하기 때문에, 스핀 궤도층에 흘리는 전류의 전류값과 펄스폭을 적합하게 제어하기는 어렵다. 따라서, 자기 메모리 소자의 자성층이 원하는 바와 같이 반전하지 않거나, 혹은 의도하지 않게 반전되어 버리는 것 같은, 반전 에러의 발생을 억제하기가 어렵다.
그래서, 본 개시에서는, 반전 에러의 발생을 억제하고, 안정된 기록을 행하는 것이 가능한 자기 메모리 및 자기 메모리의 기록 방법을 제안한다.
본 개시에 따르면, 전류에 의해 스핀 편극 전자가 생기는 스핀 궤도층과, 기록하는 정보에 따라 자화 방향이 변화하는 자성층 및 절연층을 포함하는 적층 구조를 갖고, 상기 스핀 궤도층 상에 마련된 자기 메모리 소자와, 상기 절연층을 통하여 상기 자성층에 전압을 인가하는 전압 인가층을 구비하고, 상기 전압 인가층은, 상기 스핀 궤도층에 상기 전류가 흐름과 동시에, 상기 자성층에 대하여 전압을 인가함으로써, 당해 자성층의 자기 이방성 혹은 자기 제동 상수를 변화시키는, 자기 메모리가 제공된다.
본 개시에 따르면, 기록하는 정보에 따라 자화 방향이 변화하는 자성층 및 절연층을 포함하는 적층 구조를 각각 갖고, 매트릭스형으로 배치된 복수의 자기 메모리 소자와, 제1 방향을 따라 배열되는 상기 복수의 자기 메모리 소자를 포함하는 자기 메모리 소자열의 각각에 대응하도록 마련되고, 전류에 의해 스핀 편극 전자가 생기는 복수의 스핀 궤도층과, 상기 제1 방향과 직교하는 제2 방향을 따라 배열되는 상기 복수의 자기 메모리 소자를 포함하는 자기 메모리 소자행의 각각에 대응하도록 마련되고, 상기 각 자기 메모리 소자행에 포함되는 상기 복수의 자기 메모리 소자의 상기 자성층의 각각에 상기 절연층을 통하여 전압을 인가하는 복수의 전압 인가층을 구비하고, 상기 전압 인가층은, 상기 스핀 궤도층에 상기 전류가 흐름과 동시에, 대응하는 상기 자기 메모리 소자의 상기 자성층에 대하여 전압을 인가함으로써, 당해 자성층의 자기 이방성 혹은 자기 제동 상수를 변화시키는, 자기 메모리가 제공된다.
본 개시에 따르면, 자기 메모리의 기록 방법이며, 상기 자기 메모리는, 전류에 의해 스핀 편극 전자가 생기는 스핀 궤도층과, 기록하는 정보에 따라 자화 방향이 변화하는 자성층 및 절연층을 포함하는 적층 구조를 갖고, 상기 스핀 궤도층 상에 마련된 자기 메모리 소자와, 상기 절연층을 통하여 상기 자성층에 전압을 인가하는 전압 인가층을 갖고, 상기 전압 인가층에 의해, 상기 자성층의 자기 이방성을 저하시키거나, 혹은 자기 제동 상수를 저하시키도록 제1 전압을 상기 자성층에 인가하고, 동시에, 상기 스핀 궤도층에 전류를 흘리는 것을 포함하는, 자기 메모리의 기록 방법이 제공된다.
본 개시에 따르면, 자기 메모리의 기록 방법이며, 상기 자기 메모리는, 전류에 의해 스핀 편극 전자가 생기는 스핀 궤도층과, 기록하는 정보에 따라 자화 방향이 변화하는 자성층 및 절연층을 포함하는 적층 구조를 갖고, 상기 스핀 궤도층 상에 마련된 자기 메모리 소자와, 상기 절연층을 통하여 상기 자성층에 전압을 인가하는 전압 인가층을 갖고, 상기 스핀 궤도층에 전류를 흘리고, 상기 전류에 뒤이어, 혹은 상기 전류가 줄은 후에, 상기 전압 인가층에 의해, 상기 자성층의 자기 이방성을 향상시키거나, 혹은 자기 제동 상수를 향상시키도록 제3 전압을 상기 자성층에 인가하는 것을 포함하는, 자기 메모리의 기록 방법이 제공된다.
본 개시에 따르면, 자기 메모리의 기록 방법이며, 상기 자기 메모리는, 기록하는 정보에 따라 자화 방향이 변화하는 자성층 및 절연층을 포함하는 적층 구조를 각각 갖고, 매트릭스형으로 배치된 복수의 자기 메모리 소자와, 제1 방향을 따라 배열되는 상기 복수의 자기 메모리 소자를 포함하는 자기 메모리 소자열의 각각에 대응하도록 마련되고, 전류에 의해 스핀 편극 전자가 생기는 복수의 스핀 궤도층과, 상기 제1 방향과 직교하는 제2 방향을 따라 배열되는 상기 복수의 자기 메모리 소자를 포함하는 자기 메모리 소자행의 각각에 대응하도록 마련되고, 상기 각 자기 메모리 소자행에 포함되는 상기 복수의 자기 메모리 소자의 상기 자성층의 각각에 상기 절연층을 통하여 전압을 인가하는 복수의 전압 인가층을 갖고, 상기 전압 인가층에 의해 상기 자성층에 인가하는 전압을 제어함으로써, 정보를 기록하는 상기 자기 메모리 소자를 선택하는 것을 포함하는, 자기 메모리의 기록 방법이 제공된다.
이상 설명한 바와 같이 본 개시에 따르면, 반전 에러의 발생을 억제하고, 안정된 기록을 행하는 것이 가능하다.
또한, 상기 효과는 반드시 한정적인 것은 아니며, 상기 효과와 함께, 또는 상기 효과 대신에, 본 명세서에 나타난 어느 효과, 또는 본 명세서로부터 파악될 수 있는 다른 효과가 발휘되어도 된다.
도 1은, SOT-MRAM의 구조 및 동작을 설명하기 위한 설명도이다.
도 2는, 스핀 궤도층에 펄스 전류를 부여한 후의 자성층(100)의 자화 방향의 시간 변화의 일례를 도시한다.
도 3은, 자성층의 수직 자기 이방성(Hk) 및 자기 제동 상수(α)의 전압에 의한 변화의 일례를 도시한다.
도 4는, 본 개시의 일 실시 형태에 관한 자기 메모리(1)의 구조를 모식적으로 도시한 사시도이다.
도 5는, 본 개시의 일 실시 형태에 관한 자기 메모리 소자(10)의 구조를 모식적으로 도시한 단면도이다.
도 6은, 도 4에 도시하는 자기 메모리(1)의 기록 방법을 설명하기 위한 설명도이다.
도 7은, 도 4에 도시하는 자기 메모리(1)의 기록 방법의 변형예를 설명하기 위한 설명도이다.
도 8은, 본 개시의 일 실시 형태에 관한 자기 메모리 소자(10)를 갖는 자기 메모리(1)의 구조를 모식적으로 도시한 사시도(첫째)이다.
도 9는, 도 8에 도시하는 자기 메모리(1)의 기록 방법을 설명하기 위한 설명도이다.
도 10은, 본 개시의 일 실시 형태에 관한 자기 메모리 소자(10)를 갖는 자기 메모리(1)의 구조를 모식적으로 도시한 사시도(둘째)이다.
도 11은, 도 10에 도시하는 자기 메모리(1)의 기록 방법을 설명하기 위한 설명도이다.
도 12a는, 본 개시의 일 실시 형태에 관한 자기 메모리(1)의 제조 방법에 있어서의 각 공정을 설명하는 평면도(첫째)이다.
도 12b는, 도 12a의 B-B'를 따라 절단한 경우의 단면도이다.
도 13a는, 본 개시의 일 실시 형태에 관한 자기 메모리(1)의 제조 방법에 있어서의 각 공정을 설명하는 평면도(둘째)이다.
도 13b는, 도 13a의 B-B'를 따라 절단한 경우의 단면도이다.
도 14a는, 본 개시의 일 실시 형태에 관한 자기 메모리(1)의 제조 방법에 있어서의 각 공정을 설명하는 평면도(셋째)이다.
도 14b는, 도 14a의 B-B'를 따라 절단한 경우의 단면도이다.
도 15a는, 본 개시의 일 실시 형태에 관한 자기 메모리(1)의 제조 방법에 있어서의 각 공정을 설명하는 평면도(넷째)이다.
도 15b는, 도 15a의 B-B'를 따라 절단한 경우의 단면도이다.
도 16a는, 본 개시의 일 실시 형태에 관한 자기 메모리(1)의 제조 방법에 있어서의 각 공정을 설명하는 평면도(다섯째)이다.
도 16b는, 도 16a의 B-B'를 따라 절단한 경우의 단면도이다.
도 17a는, 본 개시의 일 실시 형태에 관한 자기 메모리(1)의 제조 방법에 있어서의 각 공정을 설명하는 평면도(여섯째)이다.
도 17b는, 도 17a의 B-B'를 따라 절단한 경우의 단면도이다.
도 18a는, 본 개시의 일 실시 형태에 관한 자기 메모리(1)의 제조 방법에 있어서의 각 공정을 설명하는 평면도(일곱째)이다.
도 18b는, 도 18a의 B-B'를 따라 절단한 경우의 단면도이다.
도 18c는, 도 18a의 C-C'를 따라 절단한 경우의 단면도이다.
도 19는, 실시예 1에 관한 자기 메모리(1)에 있어서의, 스핀 궤도층(20)에 흘리는 펄스 전류를 20μA로 한 경우의, 펄스폭에 대한 반전 에러의 비율(P)을 나타내는 그래프이다.
도 20은, 실시예 1에 관한 자기 메모리(1)에 있어서의, 인가 전압에 대한 수직 자기 이방성(Hk) 및 자기 제동 상수(α)의 변화를 나타내는 그래프이다.
도 21a는, 실시예 1에 관한 자기 메모리(1)에 있어서의, 인가 전압을 -1V로 하고, 스핀 궤도층(20)에 흘리는 펄스 전류를 20μA로 한 경우의, 펄스폭에 대한 반전 에러의 비율(P)을 나타내는 그래프이다.
도 21b는, 실시예 1에 관한 자기 메모리에 있어서의, 인가 전압을 +1V로 하고, 스핀 궤도층(20)에 흘리는 펄스 전류를 20μA로 한 경우의, 펄스폭에 대한 반전 에러의 비율(P)을 나타내는 그래프이다.
도 22는, 실시예 1에 관한 자기 메모리에 있어서의, 스핀 궤도층(20)에 20μA의 펄스 전류를 흘린 후에, +1V의 인가 전압을 인가한 경우의, 펄스폭에 대한 반전 에러의 비율(P)을 나타내는 그래프이다.
도 23은, 실시예 1에 관한 자기 메모리에 있어서의, 스핀 궤도층(20)에 20μA의 펄스 전류를 흘림과 동시에 -1V의 인가 전압을 인가하고, 상기 펄스 전류를 흘린 후에 +1V의 인가 전압을 인가한 경우의, 펄스폭에 대한 반전 에러의 비율(P)을 나타내는 그래프이다.
도 24는, 실시예 2에 관한 자기 메모리에 있어서의, 펄스 전류값(Iso)에 대한 반전 에러의 비율(P)을 나타내는 그래프이다.
이하에 첨부 도면을 참조하면서, 본 개시의 적합한 실시 형태에 대하여 상세하게 설명한다. 또한, 본 명세서 및 도면에 있어서, 실질적으로 동일한 기능 구성을 갖는 구성 요소에 대해서는, 동일한 번호를 부여함으로써 중복 설명을 생략한다.
또한, 본 명세서 및 도면에 있어서, 실질적으로 동일 또는 유사한 기능 구성을 갖는 복수의 구성 요소를, 동일한 부호 뒤에 상이한 숫자를 붙여 구별하는 경우가 있다. 단, 실질적으로 동일 또는 유사한 기능 구성을 갖는 복수의 구성 요소의 각각을 특별히 구별할 필요가 없는 경우, 동일 부호만을 붙인다. 또한, 상이한 실시 형태의 유사한 구성 요소에 대해서는, 동일한 부호 뒤에 상이한 알파벳을 붙여 구별하는 경우가 있다. 단, 유사한 구성 요소의 각각을 특별히 구별할 필요가 없는 경우, 동일 부호만을 붙인다.
그리고, 이하의 설명에서 참조되는 도면은, 본 개시의 일 실시 형태의 설명과 그 이해를 촉진시키기 위한 도면이며, 이해하기 쉽게 하기 위해, 도면 중에 나타나는 형상이나 치수, 비 등은 실제와 상이한 경우가 있다. 또한, 도면 중에 나타나는 자기 메모리 등은, 이하의 설명과 공지의 기술을 참작하여 적절하게 설계 변경할 수 있다. 또한, 이하의 설명에 있어서는, 자기 메모리 소자 등의 적층 구조의 상하 방향은, 자기 메모리 소자가 마련된 기판 상의 면을 위로 한 경우의 상대 방향에 대응하고, 실제의 중력 가속도에 따른 상하 방향과는 상이한 경우가 있다.
또한, 이하의 설명에 있어서는, 자화 방향(자기 모멘트)이나 자기 이방성에 대하여 설명할 때, 편의적으로 「수직 방향」(막면에 대하여 수직인 방향) 및 「면 내 방향」(막면에 대하여 평행인 방향) 등의 용어를 사용한다. 단, 이들 용어는, 반드시 자화의 엄밀한 방향을 의미하는 것은 아니다. 예를 들어, 「자화 방향이 수직 방향이다」나 「수직 자기 이방성을 갖는다」 등의 문언은, 면 내 방향의 자화에 비하여 수직 방향의 자화가 우위의 상태임을 의미하고 있다. 마찬가지로, 예를 들어 「자화 방향이 면 내 방향이다」나 「면 내 자기 이방성을 갖는다」 등의 문언은, 수직 방향의 자화에 비하여 면 내 방향의 자화가 우위의 상태임을 의미하고 있다.
또한, 설명은 이하의 순서로 행하기로 한다.
1. SOT-MRAM의 개략
1.1. SOT-MRAM의 개략
1.2. SOT-MRAM의 구조
1.3. SOT-MRAM의 동작
2. 본 개시의 기술 배경
2.1. 본 개시의 기술 배경
2.2. 전압에 따라 자성층(100)의 자기 이방성, 자기 제동 상수가 변화하는 현상에 대하여
3. 본 개시의 일 실시 형태에 대하여
3.1. 자기 메모리(1)의 기본 구조
3.2. 자기 메모리(1)의 기록 방법
3.3. 복수의 자기 메모리 소자(10)를 갖는 자기 메모리(1)의 기록 방법
3.4. 자기 메모리(1)의 제조 방법
4. 실시예
5. 마무리
6. 보충
<<1. SOT-MRAM의 개략>>
<1.1. SOT-MRAM의 개략>
STT-MRAM은, 고속 동작 등의 이점을 가지면서, 저소비 전력화, 대용량화가 가능하다는 점에서, 한층 더 큰 기대가 모아지고 있다. 예를 들어, 이러한 STT-MRAM에 있어서, 스핀 토크 자화 반전을 생기게 하기 위해 필요한 전류의 절댓값은, 50nm 정도의 스케일의 자기 메모리 소자에서 100μA 이하로 된다. 그러나, MRAM에 있어서 대용량화를 더 진행시키기 위해서는, 반전 전류를 더 저하시킬 것이 요구된다. 그래서, 그 방법의 하나로서, SOT-MRAM이 검토되고 있다.
SOT-MRAM이 갖는 자기 메모리 소자의 기본 구성은, 앞서 설명한 바와 같이, 스핀 궤도 토크를 자성층에 부여하는 스핀 궤도층과, 스핀 궤도층으로부터 부여된 스핀 궤도 토크에 의해 자화 방향이 변화하여 정보의 기록을 행하는 자성층과, 자성층에 기록된 정보를 판독하는 기구를 갖는다. 상세하게는, 정보의 기록은, 스핀 궤도층에 전류를 흘림으로써 유기된 스핀 편극 전자가, 자화 방향이 고정되어 있지 않은 자성층에 주입됨으로써(이것을 스핀 주입 토크라고도 칭함), 자성층의 자기 모멘트에 스핀 토크를 부여하고, 자성층의 자화 방향을 반전시킴으로써 행해진다. 따라서, 스핀 궤도층에 소정의 역치 이상의 전류를 흘림으로써, 상기 자성층의 자화 방향을 반전시킬 수 있다. 또한, 자기 메모리 소자의 1/0의 기록은, 전류의 극성을 바꿈으로써 행할 수 있다.
우선은, SOT-MRAM의 구조와, SOT-MRAM의 동작의 상세에 대하여, 도 1을 참조하여 설명한다. 도 1은, SOT-MRAM의 구조 및 동작을 설명하기 위한 설명도이며, 상세하게는, 도 1의 좌측은, SOT-MRAM의 하나의 자기 메모리 소자의 기본적 구조를 도시하고, 도 1의 우측은, 전자 스핀의 상태나 스핀 토크의 작용법을 도시하고 있다. 또한, 도 1의 우측에 나타나는 파선의 원기둥은 자기 메모리 소자(10)의 자성층(100)을 도시하고 있다.
<1.2. SOT-MRAM의 구조>
우선, 도 1을 참조하여, SOT-MRAM의 구조에 대하여 설명한다. 도 1의 좌측에 도시하는 바와 같이, SOT-MRAM은, 일방향으로 연신된 스핀 궤도층(20)과, 스핀 궤도층(20) 상에 마련된 자기 메모리 소자(10)를 갖는다. 또한, 자기 메모리 소자(10)에는, 스핀 궤도층(20)과 접하는 면과 대향하는 면에 전극(50)이 접속되어 있다.
일방향으로 연신하여 마련된 스핀 궤도층(20)은, 얇은 금속 재료에 의해 형성된다. 스핀 궤도층(20)은, 스핀 궤도층(20)을 통과하는 전자를 스핀 분극시킴으로써, 스핀 편극 전자를 생성한다. 스핀 궤도층(20)은, 생성된 스핀 편극 전자를 자기 메모리 소자(10)의 후술하는 자성층(100)에 주입함으로써, 자성층(100)의 자기 모멘트에 스핀 토크를 부여하고, 자성층(100)의 자화 방향을 반전시킬 수 있다.
자기 메모리 소자(10)는, 도 1에 도시하는 바와 같이, 절연층(102)을 2개의 자성층(100, 104) 사이에 협지한 구조를 가지며, 스핀 궤도층(20) 상에 마련된다. 구체적으로는, 자기 메모리 소자(10)는, 스핀 궤도층(20)에 접하는 측에서부터, 자화 방향이 변화하여 정보를 기록하는 기록층으로서의 자성층(100)과, 절연층(102)과, 자화 방향이 고정된 참조층으로서의 자성층(104)이 순차적으로 적층되어 이루어지는 적층 구조를 갖는다. 또한, 참조층으로서의 자성층(104)은, 기록층으로서의 자성층(100)으로부터 정보를 판독하는 기구의 일부로서 기능한다.
즉, 자기 메모리 소자(10)는, 소위 터널 접합 소자여도 된다. 상세하게는, 자기 메모리 소자(10)는, 자성층(100, 104)의 사이에 전압이 인가된 경우, 터널 자기 저항 효과에 의해 절연층(102)에 터널 전류를 흘릴 수 있다. 이때, 자성층(100) 및 자성층(104)의 각각의 자화 방향이 평행인지, 또는 반평행인지에 따라 절연층(102)의 전기 저항이 변화한다. 또한, 스핀 궤도층(20)과 접하는 자성층(100)의 자화 방향은, 스핀 궤도층(20)으로부터 주입되는 스핀 편극 전자에 의해 제어 가능하기 때문에, 자기 메모리 소자(10)는, 자성층(100)의 자화 방향 및 자성층(104)의 상대적인 각도에 의해, 정보를 기록할 수 있다.
전극(50)은, 자기 메모리 소자(10)와 전기적으로 접속하여 마련되며, 자기 메모리 소자(10)로부터 정보를 판독할 때, 자기 메모리 소자(10)에 전류를 흘린다.
즉, SOT-MRAM의 자기 메모리 소자(10)에 있어서는, 자성층(100)이 정보를 기록하기 위해 기능하는 영역이며, 절연층(102) 및 자성층(104)이 자성층(100)에 기록된 정보를 판독하기 위한 기구로서 기능하는 영역이라고 할 수 있다.
<1.3. SOT-MRAM의 동작>
계속해서, 상술한 SOT-MRAM에의 정보의 기록 동작, 및 정보의 판독 동작에 대하여 설명한다.
(기록 동작)
도 1의 좌측에 도시하는 바와 같이, SOT-MRAM의 자기 메모리 소자(10)에 정보를 기록하는 경우, 스핀 궤도층(20)이 연신되는 방향을 나타내는 화살표(900)를 따라 스핀 궤도층(20)에 전류가 흐른다. 또한, 당해 전류의 방향은 일방향이어도 되고, 역방향이어도 된다.
스핀 궤도층(20)을 통과한 전자는, 도 1의 우측에 도시하는 바와 같이, 스핀 궤도층(20)의 상하에서 상이한 스핀 방향으로 분극된다. 그리고, 스핀 궤도층(20) 상에서 분극된 스핀 편극 전자(800)가 자기 메모리 소자(10)의 자성층(100)에 주입된다. 따라서, 자성층(100)에서는, 주입된 스핀 편극 전자(800)에 의해, 자성층(100)의 자기 모멘트(자화 방향)(600)가 스핀 토크(700)를 받게 된다. 그 때문에, 스핀 편극 전자(800)로부터 받는 스핀 토크(700)가 역치를 초과하는 경우, 자성층(100)의 자기 모멘트(600)는, 세차 운동을 개시하고, 반전된다. 이와 같이, SOT-MRAM에서는, 스핀 궤도층(20)과, 자기 메모리 소자(10)의 자성층(100)의 스핀 궤도 상호 작용에 의해, 자성층(100)의 자화 방향을 반전시키고, 당해 자성층(100)에 정보를 기록할 수 있다.
(판독 동작)
또한, 도 1의 좌측에 도시하는 바와 같이, SOT-MRAM의 자기 메모리 소자(10)로부터 정보를 판독하는 경우에는, 자기 메모리 소자(10)의 적층 방향을 따라 전류가 흐른다. 구체적으로는, 화살표(902)로 나타내는 방향으로 전극(50)으로부터 자기 메모리 소자(10)를 통과하여 스핀 궤도층(20)으로 전류가 흐른다. 또한, 당해 전류의 방향은 일방향이어도 되고, 역방향이어도 된다.
자기 메모리 소자(10)에서는, 절연층(102)을 협지하는 자성층(100, 104)의 자화 방향이 평행인지, 반평행인지에 기초하여, 터널 자기 저항 효과에 의해 절연층(102)의 전기 저항이 변화한다. 따라서, SOT-MRAM에서는, 자기 메모리 소자(10)의 전기 저항을 측정함으로써, 자성층(100)의 자화 방향을 검출할 수 있다. 따라서, SOT-MRAM에서는, 자기 메모리 소자(10)의 전기 저항을 검출함으로써, 자성층(100)의 자화 방향을 검출하고, 그 결과에 기초하여, 자성층(100)으로부터 정보를 판독할 수 있다.
또한, 자성층(100)으로서 수직 자화막을 사용한 경우에는, 도 1의 우측에 도시하는 바와 같이, 자성층(100)의 자화 방향과 상기 스핀 편극 전자(800)의 스핀의 방향이 직교하고 있다는 점에서, 스핀 토크(700)가 낭비없이 자성층(100)의 자기 모멘트에 부여된다. 따라서, SOT-MRAM에 있어서는, 예를 들어 1nsec 이하로 반전 속도가 빠르고, 반전 전류가 적다고 하는 특징을 갖는다. 또한, 상술한 설명으로부터 알 수 있는 바와 같이, SOT-MRAM에 있어서는, 정보의 기록 시와 판독 시의 전류의 경로가 서로 다르다.
<<2. 본 개시의 기술 배경>>
<2.1. 본 개시의 기술 배경>
그런데, 앞서 설명한 바와 같이, SOT-MRAM이 갖는 자기 메모리 소자(10)의 자성층(100)에 대해서는, 면 내 자화막 및 수직 자화막의 어느 쪽에 의해서도 형성할 수 있다. 그러나, 보다 기록 밀도를 높이기 위해서는, 자기 메모리 소자(10)의 형상을 기판의 상방으로부터 본 경우에는 원형으로 보이는 형상으로 하고, 또한 이러한 형상의 자기 메모리 소자(10)에 있어서 강한 이방성이 얻어지는 수직 자화막을 자성층(100)으로서 사용하는 것이 바람직하다.
그러나, 자성층(100)으로서 수직 자화막을 사용한 경우에는, 스핀 궤도층(20)에 전류를 흘리고 있는 동안에는, 자성층(100)의 자화 방향을 회전시키는 힘이 자성층(100)에 계속해서 작용한다. 따라서, 자성층(100)의 자화 방향을 원하는 방향으로 안정적으로 반전시키기 위해서는, 스핀 궤도층(20)에 흘리는 전류의 전류값과 전류를 흘리는 시간폭(펄스폭)을 엄밀하게 제어할 것이 요구된다.
나아가, 복수의 자기 메모리 소자(10)를 집적한 자기 메모리에 있어서는, 제조 변동에 기인하여, 각 자기 메모리 소자(10)의 특성이 변동된다. 따라서, 각 자기 메모리 소자(10)가 갖는 자성층(100)의 자화 방향을 원하는 방향으로 안정적으로 반전시키기 위한 전류의 전류값 및 펄스폭의 최적값은, 자기 메모리 소자(10)별로 상이하게 된다. 이러한 점에서, 하나의 자기 메모리에 포함되는 복수의 자기 메모리 소자(10)의 자성층(100)의 자화 방향을 균일하게 반전시키기가 어렵고, 그 결과, 자기 메모리의 대용량화에는 한계가 있었다. 또한, 자기 메모리가 사용되는 환경의 온도 등에 따라, 상기 최적값이 변화한다는 점에서, 자기 메모리를 실제로 사용할 때, 상술한 전류값 및 펄스폭을 적합하게 제어하기는 어렵다. 따라서, 자기 메모리 소자(10)의 자성층(100)이 원하는 대로 반전되지 않거나, 혹은 의도하지 않게 반전되어 버리는, 반전 에러의 발생을 억제하기가 어렵다.
나아가, 자기 메모리 소자(10)에 최적의 전류값 및 펄스폭으로 전류를 부여할 수 있고, 자성층(100)의 자화 방향을 반전할 수 있는 경우라도, 자성층(100)의 자화 방향은 곧바로는 안정되지 않는다. 그리고, 열 요동 등에 의해, 자성층(100)의 반전 방향이 되돌아가는, 반전 에러가 발생하는 경우도 있다.
또한, 도 2를 참조하여, 자성층(100)의 자화 방향의 반전에 대하여 설명한다. 도 2는, 스핀 궤도층에 펄스 전류를 부여한 후의 자성층(100)의 자화 방향의 시간 변화의 일례를 도시한다. 상세하게는, 도 2는, 스핀 궤도층(20) 상에 자성층(100)을 적층한 시료에 있어서의, 자성층(100)의 자화 방향의 면 내 X축 방향에 있어서의 자화 좌표(mx)와 수직 Z축 방향에 있어서의 자화 좌표(mz)의 시간 변화를 나타내고, 하방에, 스핀 궤도층(20)에 부여되는 전류 펄스의 인가 패턴을 나타내고 있다.
도 2에 도시하는 바와 같이, 펄스 전류가 부여된 스핀 궤도층(20)으로부터 부여된 스핀 토크에 의해 자성층(100)의 자화 방향은 매우 짧은 시간(1나노초 이하) 동안 자화 반전된다(도 2 중의 mz). 그러나, 자성층(100)의 자화 방향은, 자화 반전 후, 반전의 반동에 의해 잠시동안(수 나노초 내지 수십 나노초) 세차 운동을 계속하고 있다(도 2 중의 mx). 또한, 세차 운동 중에는, 안정 상태보다 에너지가 높기 때문에, 자성층(100)의 자화 방향은, 열 요동 등의 영향으로 반전 상태로부터 반전 전의 상태로 복귀될 가능성이 있다.
그래서, 상술한 바와 같은 자화 방향의 복귀를 피하고, 자성층(100)의 자화 방향을 안정적으로 반전시키기 위해, 외부 자장이나 스핀 트랜스퍼 토크를 함께 사용하는 것이 고려된다. 그러나, 이들 방법에 따르면, 자기 메모리의 소비 전력의 증가를 초래하고, 나아가 자기 메모리 소자(10)의 보자력 특성의 열화를 초래하는 경우도 있다.
본 발명자들은, 이러한 상황을 근거로 하여, 반전 에러의 발생을 억제하고, 안정된 자화 반전을 실현할 수 있는 SOT-MRAM에 대하여 예의 검토를 거듭하였다. 당해 검토를 행하는 중에, 본 발명자들은, 이하에 설명하는 전압에 따라 자성층(100)의 자기 이방성, 자기 제동 상수가 변화하는 현상에 착안하여, 본 개시의 일 실시 형태를 창작하기에 이르렀다. 이하에, 본 발명자들이 착안한 현상에 대하여 설명한다.
<2.2. 전압에 따라 자성층(100)의 자기 이방성, 자기 제동 상수가 변화하는 현상에 대하여>
그런데, 강자성체에 절연체를 통하여 전압을 인가하면, 인가하는 전압에 따라, 강자성체의 자기 이방성이 변화한다는 것이 알려져 있다(비특허문헌 2 참조).
또한, 본 발명자들이 검토를 진행시킨바, 상술한 바와 같이 강자성체에 전압을 인가함으로써, 자기 이방성이 변화하는 것에 추가하여, 강자성체의 자기 제동 상수가 변화하는 것을 알 수 있었다. 그래서, 본 발명자들은, 스핀 토크에 의한 자화 방향의 반전에 관한 자기 이방성 및 자기 제동 상수를 전압 인가에 의해 변화시킴으로써, 안정적인 자화 반전을 얻을 수 있는 것이 아닐까라고 생각하였다. 또한, 여기서 자기 제동 상수란, 자화 운동의 마찰을 나타내는 댐핑 상수 등을 말하며, 자기 제동 상수가 작을수록, 자화 방향의 반전이 용이함을 나타낸다.
그래서, 본 발명자들은, 자기 메모리 소자에 있어서의 전압 인가에 의한 수직 자기 이방성(Hk) 및 자기 제동 상수(α)의 변화를 검토하였다. 여기서, 시료로 되는 자기 메모리 소자는, Ta를 포함하는 하지막 상에, 막 두께 1.2nm의 CoFeB막(자성층(100)에 대응함), 막 두께 2nm의 MgO막, 막 두께 3nm의 CoFe막, 막 두께 0.8nm의 Ru막, 막 두께 3nm의 CoFe막, 및 Ru를 포함하는 보호막이 순차적으로 적층된 적층 구조를 갖는다. 또한, CoFeB막은 MgO와의 계면 이방성에 의해 수직 자화막으로 되고, CoFe막은 면 내 자화막이다. 또한, CoFeB막의 수직 자기 이방성(Hk) 및 자기 제동 상수(α)는 강자성 공명 신호로부터 구하였다. 도 3에, CoFeB막(자성층(100))의 수직 자기 이방성(Hk) 및 자기 제동 상수(α)의 전압 인가에 의한 변화의 일례를 도시한다. 도 3에 있어서는, 횡축이 인가되는 전압 Va를 나타내고, 좌측의 종축이 수직 자기 이방성(Hk)을 나타내고, 우측의 종축이 자기 제동 상수(α)를 나타내고 있다. 또한, 인가되는 전압에 대해서는, 상기 자기 메모리 셀 위에 마련된 전극의 전압이 아래에 마련된 전극의 전압보다 높은 경우가 정방향으로 되도록 나타내고 있다.
도 3에 도시되어 있는 바와 같이, 자기 메모리 소자의 CoFeB막(자성층(100))의 수직 자기 이방성(Hk) 및 자기 제동 상수(α)는, 인가하는 전압에 따라 변화하는 것을 알 수 있었다. 상세하게는, 전압을 정방향으로 인가한 경우에는, 수직 자기 이방성(Hk) 및 자기 제어 상수(α)는 저하하였다. 또한, 전압을 부방향으로 인가한 경우에는, 수직 자기 이방성(Hk) 및 자기 제어 상수(α)는 상승하였다.
따라서, 이러한 검토 결과로부터, 본 발명자들은, 전압을 정방향으로 인가함으로써, 수직 자기 이방성 및 자기 제어 상수가 저하한다는 점에서, 자화 방향의 반전을 용이하게 행할 수 있다고 생각하였다. 또한, 본 발명자들은, 반대로 전압을 부방향으로 인가함으로써, 수직 자기 이방성 및 자기 제어 상수가 상승한다는 점에서, 자화 방향의 요동(세차 운동)을 작게 하여, 열 요동 등의 영향으로 반전 상태로부터 반전 전의 상태로 복귀될 가능성을 낮게 억제할 수 있다고 생각하였다.
그래서, 본 발명자들은, 이러한 전압 인가에 의한 자기 이방성 및 자기 제동 상수의 제어를 이용함으로써, 반전 에러의 발생을 억제하고, 안정된 자화 반전을 실현할 수 있는 본 개시의 일 실시 형태를 창작하기에 이르렀다. 이하에, 이러한 본 개시의 일 실시 형태에 대하여 상세하게 설명한다.
<<3. 본 개시의 일 실시 형태에 대하여>>
<3.1. 자기 메모리(1)의 기본 구조>
우선, 도 4 및 도 5를 참조하여, 본 실시 형태에 관한 자기 메모리(1)의 기본 구조에 대하여 설명한다. 도 4는, 본 실시 형태에 관한 자기 메모리(1)의 구조를 모식적으로 도시한 사시도이고, 도 5는, 본 실시 형태에 관한 자기 메모리 소자(10)의 구조를 모식적으로 도시한 단면도이다.
도 4에 도시하는 바와 같이, 본 실시 형태에 관한 자기 메모리(1)의 기본 구조는, 스핀 궤도층(20)과, 스핀 궤도층(20) 상에 마련된 자기 메모리 소자(10)와, 자기 메모리 소자(10) 상에 마련된 전극층(전압 인가층)(40)을 갖는다. 또한, 도 5에 도시하는 바와 같이, 자기 메모리 소자(10)는, 스핀 궤도층(20) 상에 마련된 자성층(100)과, 자성층(100) 상에 마련된 절연층(102)을 갖는다. 또한, 자기 메모리 소자(10)의 정보의 판독 기구의 일부로서, 전극층(40)의 아래에는 자성층(다른 자성층)(104)이 마련되어 있다.
스핀 궤도층(20)은, 앞서 설명한 바와 같이, 스핀 궤도층(20)을 통과하는 전자를 스핀 분극시킴으로써, 스핀 편극 전자를 생성하고, 생성된 스핀 편극 전자를 자성층(100)에 주입한다.
스핀 궤도층(20)은, 통과하는 전자가 스핀 분극을 발생시킬 정도로 충분히 얇은 도전 재료에 의해 형성된다. 따라서, 스핀 궤도층(20)은, 스핀 분극 효율이 높은 도전 재료로 형성되는 것이 바람직하며, 예를 들어 Al, Ti, V, Cr, Mn, Cu, Zn, Ag, Hf, Ta, W, Re, Pt, Au, Hg, Pb, Si, Ga, GaMn 및 GaAs로 이루어지는 군으로부터 선택된 적어도 1종 이상의 도전 재료로 형성되는 것이 바람직하다. 또한, 스핀 궤도층(20)에는, 추가로 Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Cd, In, Sb, Te, Hf, Ta, W, Re, Os, Ir, Pt, Ag, Au, Hg, Tl, Pb, Bi, Po, At, V, Cr, Mn, Fe, Co, Ni, P, S, Zn, Ga, Ge, As, Se, I, Lu, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm 및 Yb로 이루어지는 군으로부터 선택된 적어도 1종 이상의 원소가 첨가되어도 된다. 또한, 스핀 궤도층(20)의 하방에 하지층(도시 생략)을 마련하여, 스핀 궤도층(20)의 배향을 제어해도 된다.
자성층(100)은, 강자성체 재료로 형성되며, 스핀 궤도층(20) 상에 마련된다. 당해 자성층(100)의 자화 방향은, 고정되어 있지 않고, 기록하는 정보에 따라 변화한다. 상세하게는, 자성층(100)은, 그 자화 방향이 후술하는 자성층(104)의 자화 방향과 평행 또는 반평행 중 어느 것이 되도록 반전 가능하게 마련된다. 또한, 자성층(100)과 스핀 궤도층(20)의 사이에는, 금속층(도시 생략)이나 얇은 절연층(도시 생략)이 마련되어도 된다.
자성층(100)은, 예를 들어 Co, Fe, B, Al, Si, Mn, Ga, Ge, Ni, Cr 및 V로 이루어지는 군으로부터 선택된 복수의 원소를 조합한 조성의 강자성체 재료로 형성되는 것이 바람직하다. 또한, 자성층(100)은, 단층으로 구성되어도 되고, 절연층과 자성층의 적층체로서 구성되어도 된다.
절연층(102)은, 절연체 재료로 형성되며, 자성층(100) 상에 마련된다. 또한, 절연층(102)은, 자성층(100)과, 후술하는 자성층(104)의 사이에 협지됨으로써, 자기 메모리 소자(10)는, 터널 자기 저항 효과를 발휘하는 터널 접합 소자로서 기능할 수 있다.
절연층(102)은, 예를 들어 MgO, Al2O3, SiO2, SrTiO2, AlLaO3 등의 각종 절연체에 의해 형성할 수 있다. 또한, 절연층(102)을 MgO로 형성한 경우, 터널 접합 소자로서의 자기 메모리 소자(10)의 자기 저항 변화율(즉, MR비)을 보다 높일 수 있기 때문에, MgO로 형성하는 것이 바람직하다.
자성층(104)은, 강자성체 재료로 형성되며, 절연층(102) 상에 마련된다. 자성층(104)의 자화 방향은, 자성층(100)의 자화 방향에 대한 기준으로서, 소정 방향으로 고정된다. 자성층(104)은, 자기 메모리 소자(10)에 기록되는 정보의 기준이 되므로, 자화 방향이 변화하기 어려운 강자성체 재료로 형성되는 것이 바람직하다. 예를 들어, 자성층(104)은, 보자력 또는 자기 댐핑 상수가 큰 강자성 재료로 형성되어도 된다. 또한, 자성층(104)은, 두꺼운 막 두께로 형성됨으로써, 자화 방향을 변화시키기 어렵게 해도 된다.
예를 들어, 자성층(104)은, Co, Fe, B, Al, Si, Mn, Ga, Ge, Ni, Cr 및 V로 이루어지는 군으로부터 선택된 복수의 원소를 조합한 조성의 강자성체 재료로 형성되는 것이 바람직하다. 또한, 자성층(104)은, 단층으로 구성되어도 되고, 절연층과 자성층의 적층체로서 구성되어도 된다.
전극층(40)은, 자성층(100)에 절연층(102)을 통하여 전압을 인가하는 전극이며, 절연층(102)의 상방, 즉 자성층(104) 상에 마련된다. 또한, 전극층(40)은, 비자성 금속 재료 또는 자성 금속 재료로 형성된다. 또한, 전극층(40)을 자성 금속으로 형성함으로써, 상술한 자성층(104)의 형성을 생략할 수도 있다. 이와 같이 함으로써, 전극층(40)과 자성층(100)의 사이에 강자성 터널 접합을 형성할 수 있다는 점에서, 자기 메모리 소자(10)를, 터널 자기 저항 효과를 발휘하는 터널 접합 소자로서 기능시킬 수 있다. 따라서, 전극층(40)을 사용함으로써, 자성층(100)에 전압을 인가할 뿐만 아니라, 자기 메모리 소자(10)로부터 정보를 판독할 수도 있다.
또한, 자성층(100)의 수직 자기 이방성 및 자기 제동 상수의 전압에 의한 변화율의 크기는, 그 극성도 포함하여, 자기 메모리 소자(10)의 구성에 따라 변화하기 때문에, 변화율이 커지도록, 자기 메모리 소자(10)의 각 층의 재료, 막 두께를 선택하는 것이 바람직하다. 또한, 마찬가지로, 변화율이 커지도록, 자기 메모리 소자(10)의 크기, 형상 등을 선택하는 것이 바람직하다. 또한, 전압에 의한 자성층(100)의 수직 자기 이방성의 변화율의 크기는, 자성층(100)과 절연층(102)의 계면 상태에 따라서도 변화한다는 점에서, 변화율이 커지도록, 자성층(100) 및 절연층(102)의 재료, 가공 등을 선택하는 것이 바람직하다. 마찬가지로, 변화율이 커지도록, 자성층(100)의 아래에 마련되는 하지막을 선택하는 것이 바람직하다.
또한, 자기 메모리(1)에 있어서는, 상술한 도 4의 기본 구조를 복수 가져도 된다. 이 경우, 하나의 스핀 궤도층(20) 상에, 스핀 궤도층(20)이 연신되는 방향(제1 방향)을 따라, 복수의 자기 메모리 소자(10)가 마련된다. 또한, 각 자기 메모리 소자(10) 상에는, 각 자기 메모리 소자(10)의 자성층(100)의 전압을 인가하기 위해, 각각에 대응하는 전극층(40)이 마련되어 있다. 예를 들어, 복수의 전극층(40)은, 스핀 궤도층(20)이 연신되는 방향과 직교하는 방향(제2 방향)을 따라 연신되어 있다(도 8 참조).
또한, 자기 메모리(1)는 이하와 같은 구조를 갖고 있어도 된다. 예를 들어, 자기 메모리(1)는, 기판 상에 매트릭스형으로 배치된 복수의 자기 메모리 소자(10)를 갖는다. 또한, 당해 자기 메모리(1)에 있어서는, 복수의 스핀 궤도층(20)은, 제1 방향을 따라 배열되는 복수의 자기 메모리 소자(10)를 포함하는 자기 메모리 소자열의 각각에 공통되는 스핀 궤도층으로서, 제1 방향을 따라 연신되도록 마련된다. 또한, 복수의 전극층(40)은, 제2 방향을 따라 배열되는 복수의 자기 메모리 소자(10)를 포함하는 자기 메모리 소자행의 각각에 공통되는 금속층으로서, 제2 방향을 따라 연신되도록 마련된다(도 10 참조).
이와 같이, 하나의 스핀 궤도층(20) 상에, 복수의 자기 메모리 소자(10)를 마련함으로써, 고밀도의 자기 메모리 소자(10)가 마련된 자기 메모리(1)를 실현할 수 있다.
또한, 본 실시 형태에 있어서는, 자기 메모리(1)는, 도 8 및 도 10에 도시되는 구조에 한정되는 것은 아니며, 본 실시 형태에 관한 자기 메모리(1)는, 보다 많은 자기 메모리 소자(10)를 가져도 된다.
<3.2. 자기 메모리(1)의 기록 방법>
이어서, 도 4에 도시되는 본 실시 형태에 관한 자기 메모리(1)에 있어서의 기록 방법에 대하여, 도 6을 참조하여, 설명한다. 도 6은, 도 4에 도시하는 자기 메모리(1)의 기록 방법을 설명하기 위한 설명도이다. 상세하게는, 도 6의 하측에는, 자기 메모리 소자(10)의 스핀 궤도층(20)에 부여되는 펄스 전류 및 전극층(40)에 부여되는 펄스 전압의 인가 패턴이 도시되어 있다. 또한, 도 6의 상측에는, 이러한 인가 패턴을 갖는 전류 및 전압이 인가된 경우의, 자기 메모리 소자(10)의 자성층(100)의 면 내 X축 방향에 있어서의 자화 좌표(mx)와 수직 방향(Z축 방향)에 있어서의 자화 좌표(mz)의 시간 변화가 도시되어 있다.
본 실시 형태에 있어서는, 기록 시에는, 도 6의 하측에 도시되어 있는 바와 같이, 전극층(40)을 사용하여, 자성층(100)의 자기 이방성 및 자기 제동 상수를 저하시키도록, 전극층(40)측이 자기 메모리 소자(10)의 하측의 전극보다 높아지는 정방향의 전압(제1 전압)을 자성층(100)에 인가한다. 또한, 이하의 설명에 있어서는, 자성층(100)의 자기 이방성 및 자기 제동 상수를 저하시키는 전압의 방향을, 반전 촉진 방향이라고 칭한다. 또한, 동시에, 스핀 궤도층(20)에는, 펄스형의 펄스 전류를 흘린다. 또한, 전극층(40)을 사용하여, 상기 펄스 전류에 뒤이어, 혹은 상기 펄스 전류가 줄은 후에, 자성층(100)의 자기 이방성 및 자기 제동 상수를 상승시키도록, 전극층(40)측이 자기 메모리 소자(10)의 하측의 전극보다 낮아지는 부방향의 전압(제2 전압)을 자성층(100)에 인가한다. 또한, 이하의 설명에 있어서는, 자성층(100)의 자기 이방성 및 자기 제동 상수를 상승시키는 전압의 방향을, 반전 억제 방향이라고 칭한다.
도 6의 상측에 도시하는 바와 같이, 전극층(40)에 의해 반전 촉진 방향의 전압을 자성층(100)에 인가함으로써, 도 2의 경우에 비하여, 자성층(100)의 자화 방향이 빠르게 반전되어 있음을 알 수 있다(도 6 중의 mz). 또한, 도 6의 상측에 도시하는 바와 같이, 자화 방향이 반전된 후에, 전극층(40)에 의해 반전 억제 방향의 전압을 자성층(100)에 인가함으로써, 자화 반전 후의 세차 운동이 빠르게 수렴되어 있음을 알 수 있다(도 6 중의 mx). 따라서, 본 실시 형태에 따르면, 빠르게 자화 방향을 반전시킬 수 있고, 나아가 자화 방향의 요동(세차 운동)을 작게 하여, 열 요동 등의 영향으로 반전 상태로부터 반전 전의 상태로 복귀될 가능성을 낮게 억제할 수 있다. 그 결과, 본 실시 형태에 따르면, 반전 에러의 발생을 억제하고, 자기 메모리 소자(10)의 자성층(100)의 자화 방향을 안정적으로 반전시킬 수 있다.
또한, 도 6에 도시하는 예는, 본 실시 형태에 관한 기록 방법의 일례이며, 본 실시 형태는 다른 변형예를 포함할 수 있다. 이하에, 본 실시 형태에 관한 기록 방법의 변형예 1 내지 3에 대하여, 도 7을 참조하여 설명한다. 도 7은, 본 개시의 일 실시 형태에 관한 자기 메모리(1)의 기록 방법의 변형예를 설명하기 위한 설명도이다.
(변형예 1)
변형예 1은, 도 7의 좌측에 도시하는 바와 같이, 기록 시에는, 스핀 궤도층(20)에 펄스 전류를 흘린다. 또한, 전극층(40)을 사용하여, 상기 펄스 전류에 뒤이어, 혹은 상기 펄스 전류가 줄은 후에, 반전 억제 방향의 전압을 자성층(100)에 인가한다. 이와 같이, 전극층(40)에 의해 반전 억제 방향의 전압(제3 전압)을 자성층(100)에 인가함으로써, 자화 반전 후의 세차 운동을 빠르게 수렴시킬 수 있다.
(변형예 2)
변형예 2는, 도 7의 중앙에 도시하는 바와 같이, 기록 시에는, 스핀 궤도층(20)에 펄스 전류를 인가함과 동시에, 전극층(40)을 사용하여, 반전 촉진 방향의 전압을 자성층(100)에 인가한다. 이와 같이, 전극층(40)에 의해 반전 촉진 방향의 전압을 자성층(100)에 인가함으로써, 자성층(100)의 자화 방향을 빠르게 반전시킬 수 있다.
(변형예 3)
변형예 3은, 도 7의 우측에 도시하는 바와 같이, 기록 시에는, 스핀 궤도층(20)에 펄스 전류를 인가함과 동시에, 전극층(40)을 사용하여 반전 촉진 방향의 전압을 자성층(100)에 인가한다. 이어서, 스핀 궤도층(20)에, 상기 펄스 전류와는 반대 극성을 갖는 부방향의 펄스 전류를 흘림과 동시에, 전극층(40)을 사용하여 반전 억제 방향의 전압을 자성층(100)에 인가한다. 이와 같이, 스핀 궤도층(20)에 펄스 전류를 인가함과 동시에, 전극층(40)에 의해 자성층(100)에 전압을 인가함으로써도, 자화 반전 후의 세차 운동을 빠르게 수렴시킬 수 있다.
또한, 인가되는 전류 및 전압의 극성은, 자기 메모리 소자(10)의 구조, 재료 등에 따라, 반대로 할 수 있다. 또한, 인가되는 전류 및 전압의 펄스 형상은, 방형파여도 되고, 사다리꼴이어도 되며, 어느 정도의 오버슈트를 갖고 있어도 된다.
<3.3. 복수의 자기 메모리 소자(10)를 갖는 자기 메모리(1)의 기록 방법>
이제까지 설명한 기록 방법은, 하나의 자기 메모리 소자(10)를 갖는 자기 메모리(1)에 있어서의 기록 방법이었다. 그러나, 본 실시 형태에 관한 자기 메모리(1)는, 복수의 자기 메모리 소자(10)를 가져도 된다. 이러한 자기 메모리(1)에 대해서도, 각 자기 메모리 소자(10)에 인가하는 전압을 제어함으로써, 원하는 자기 메모리 소자(10)에 대하여 선택적으로 정보를 기록할 수 있다. 그래서, 이러한 자기 메모리(1)의 기록 방법에 대하여, 이하에 설명한다.
(기록 방법 1)
복수의 자기 메모리 소자(10)를 갖는 자기 메모리(1)의 기록 방법을, 도 8 및 도 9를 참조하여 설명한다. 도 8은, 본 실시 형태에 관한 자기 메모리 소자(10)를 갖는 자기 메모리(1)의 구조를 모식적으로 도시한 사시도이고, 도 9는, 도 8에 도시하는 자기 메모리(1)의 기록 방법을 설명하기 위한 설명도이다. 상세하게는, 도 9의 상측에는, 기록이 행해지는 자기 메모리 소자(10)가 도시되어 있고, 중단에는, 스핀 궤도층(20)의 펄스 전류의 인가 패턴이 도시되고, 하단에는, 복수의 전극층(40a, 40b, 40c)(도 8 참조)에 인가되는 전압 Va, Vb, Vc의 인가 패턴이 도시되어 있다.
우선, 도 8에 도시되어 있는 바와 같이, 하나의 스핀 궤도층(20) 상에, 스핀 궤도층(20)이 연신되는 방향을 따라, 3개의 자기 메모리 소자(10a, 10b, 10c)가 마련되어 있다. 또한, 각 자기 메모리 소자(10a, 10b, 10c) 상에는, 각각 전극층(40a, 40b, 40c)이 마련되어 있다.
도 8에 도시된 자기 메모리(1)에 있어서, 자기 메모리 소자(10a)에만 기록을 행하는 경우에는, 도 9의 좌측에 도시하는 바와 같이, 스핀 궤도층(20)에 펄스 전류를 인가함과 동시에, 자기 메모리 소자(10a)에 대응하는 전극층(40a)에 의해, 반전 촉진 방향의 전압(제4 전압)을 자기 메모리 소자(10a)의 자성층(100)에 인가한다. 또한, 상기 펄스 전류에 뒤이어, 혹은 상기 펄스 전류가 줄은 후에, 전극층(40a)에 의해, 반전 억제 방향의 전압을 자기 메모리 소자(10a)의 자성층(100)에 인가한다. 이와 같이 함으로써, 자기 메모리 소자(10a)의 자성층(100)의 자화 방향을 빠르게 반전시킬 수 있고, 나아가 자화 방향의 세차 운동을 작게 하여, 열 요동 등의 영향으로 반전 상태로부터 반전 전의 상태로 복귀될 가능성을 낮게 억제할 수 있다. 그 결과, 자기 메모리 소자(10a)의 자성층(100)의 자화 방향을 안정적으로 반전시킬 수 있다.
또한, 기록을 행하지 않는 자기 메모리 소자(10b, 10c)에 대해서는, 전극층(40a)에 전압이 인가되고 있는 동안, 대응하는 전극층(40b, 40c)을 사용하여, 반전 억제 방향의 전압(제5 전압)을 자기 메모리 소자(10b, 10c)의 자성층(100)에 인가한다. 이와 같이 함으로써, 자기 메모리 소자(10b, 10c)의 강자성층(100)에 스핀 토크가 부여되어도, 반전 억제 방향의 전압에 의해 자성층(100)의 자화 방향이 반전되기 어려워진다는 점에서, 의도하지 않게, 자기 메모리 소자(10b, 10c)에 정보가 기록되는 것을 방지할 수 있다. 즉, 본 실시 형태에 따르면, 선택적으로 원하는 자기 메모리 소자(10a)에만 정보를 기록할 수 있다.
또한, 도 8 중의 자기 메모리 소자(10b)에만, 자기 메모리 소자(10c)에만, 자기 메모리 소자(10a, 10b)에만, 및 자기 메모리 소자(10a 내지 10c)에 기록을 행하는 경우에는, 도 9에 도시하는 바와 같이, 상술한 바와 마찬가지로 대응하는 전극층(40a 내지 40c)을 사용하여, 반전 촉진 방향의 전압 또는 반전 억제 방향의 전압을 각 자기 메모리 소자(10a 내지 10c)의 자성층(100)에 인가하면 된다. 또한, 본 실시 형태에 있어서의 전압의 인가 패턴은, 도 9에 도시되는 예에 한정되는 것은 아니며, 다른 예여도 된다.
(기록 방법 2)
앞서 설명한 자기 메모리(1)는, 하나의 스핀 궤도층(20)을 갖는 것이었지만, 본 실시 형태에 관한 자기 메모리(1)는, 복수의 스핀 궤도층(20)을 가져도 된다. 이러한 자기 메모리(1)에 대해서도, 자기 메모리 소자(10)에 인가하는 전압을 제어함으로써, 원하는 자기 메모리 소자(10)에 대하여 선택적으로 정보를 기록할 수 있다. 그래서, 이러한 자기 메모리(1)의 기록 방법에 대하여, 도 10 및 도 11을 참조하여 설명한다. 도 10은, 본 실시 형태에 관한 자기 메모리 소자(10)를 갖는 자기 메모리(1)의 구조를 모식적으로 도시한 사시도이고, 도 11은, 도 10에 도시하는 자기 메모리(1)의 기록 방법을 설명하기 위한 설명도이다. 상세하게는, 도 11의 상측에는, 기록이 행해지는 자기 메모리 소자(10)가 도시되어 있고, 중단에는, 스핀 궤도층(20a, 20b, 20c)의 펄스 전류 ia, ib, ic의 인가 패턴이 도시되고, 하단에는, 복수의 전극층(40a, 40b, 40c)(도 10 참조)에 인가되는 전압 Va, Vb, Vc의 인가 패턴이 도시되어 있다.
우선, 도 10에 도시되어 있는 바와 같이, 자기 메모리(1)는, 기판 상에 매트릭스형으로 마련된 9개의 자기 메모리 소자(10a 내지 10i)를 갖는다. 또한, 자기 메모리(1)는, 복수의 자기 메모리 소자(10a 내지 10c)를 포함하는 자기 메모리 소자열에 공통되는 스핀 궤도층(20a)과, 복수의 자기 메모리 소자(10d 내지 10f)를 포함하는 자기 메모리 소자열에 공통되는 스핀 궤도층(20b)과, 복수의 자기 메모리 소자(10g 내지 10i)를 포함하는 자기 메모리 소자열에 공통되는 스핀 궤도층(20c)을 갖는다. 또한, 자기 메모리(1)는, 복수의 자기 메모리 소자(10a, 10d, 10g)를 포함하는 자기 메모리 소자행에 공통되는 전극층(40a)과, 복수의 자기 메모리 소자(10b, 10e, 10h)를 포함하는 자기 메모리 소자행에 공통되는 전극층(40b)과, 복수의 자기 메모리 소자(10c, 10f, 10i)를 포함하는 자기 메모리 소자행에 공통되는 전극층(40c)을 갖는다.
도 10에 도시된 자기 메모리(1)에 있어서, 자기 메모리 소자(10e)에만 기록을 행하는 경우에는, 자기 메모리 소자(10e)에 대응하는 스핀 궤도층(20b)에 펄스 전류를 인가하고, 동시에, 자기 메모리 소자(10e)에 대응하는 전극층(40b)을 사용하여, 반전 촉진 방향의 전압을 자기 메모리 소자(10e)의 자성층(100)에 인가한다. 또한, 상기 펄스 전류에 뒤이어, 혹은 상기 펄스 전류가 줄은 후에, 전극층(40b)을 사용하여, 반전 억제 방향의 전압을 자기 메모리 소자(10e)의 자성층(100)에 인가한다. 이와 같이 함으로써, 자기 메모리 소자(10e)의 강자성층(100)의 자화 방향을 빠르게 반전시킬 수 있고, 나아가 자화 방향의 세차 운동을 작게 하여, 열 요동 등의 영향으로 반전 상태로부터 반전 전의 상태로 복귀될 가능성을 낮게 억제할 수 있다. 그 결과, 자기 메모리 소자(10e)의 자성층(100)의 자화 방향을 안정적으로 반전시킬 수 있다.
또한, 기록을 행하지 않는 다른 자기 메모리 소자(10a 내지 10d, 10f 내지 10i)에 대해서는, 스핀 궤도층(20b) 및 전극층(40a)에 전류 및 전압이 인가되고 있는 동안, 스핀 궤도층(20a, 20c)에는 펄스 전류를 인가하지 않고, 나아가 전극층(40a, 40c)을 사용하여, 반전 억제 방향의 전압을 자기 메모리 소자(10d, 10g)의 자성층(100)에 인가한다. 이와 같이 함으로써, 전류가 인가되지 않는 스핀 궤도층(20a, 20b) 상의 자기 메모리 소자(10a 내지 10c, 10g 내지 10i)의 자성층(100)에는 스핀 토크가 부여되는 일이 없기 때문에, 이들 자성층(100)의 자화 방향은 반전되지 않는다. 또한, 스핀 궤도층(20b)에 의해 스핀 토크가 부여되는 자기 메모리 소자(10d, 10g)의 자성층(100)에 대해서는, 반전 억제 방향의 전압이 인가되기 때문에, 그 자화 방향도 반전되지 않는다. 즉, 본 실시 형태에 따르면, 선택적으로 원하는 자기 메모리 소자(10e)에만 정보를 기록할 수 있다.
또한, 도 10의 자기 메모리 소자(10g, 10h)에만 기록을 행하는 경우에는, 도 11의 우측에 도시하는 바와 같이, 스핀 궤도층(20c), 전극층(40a 내지 40c)에 전류 및 전압을 인가하면 된다.
즉, 본 실시 형태에 따르면, 대응하는 스핀 궤도층(20)에 펄스 전류를 인가하고, 동시에, 대응하는 전극층(40)에 의해 반전 촉진 방향의 전압을 인가함으로써, 원하는 자기 메모리 소자(10)에 기록을 행할 수 있다. 또한, 기록하지 않는 자기 메모리 소자(10)에 대해서는, 대응하는 전극층(40)에 의해 반전 억제 방향의 전압을 인가함으로써, 잘못해서 정보가 기록되는 것을 방지할 수 있다.
또한, 도 10의 자기 메모리(1)로부터 정보를 판독할 때에는, 자기 메모리(1) 내의 판독하고 싶은 자기 메모리 소자(10)에 대응하는 스핀 궤도층(20) 상의 모든 자기 메모리 소자(10)의 자성층(100)의 자화 방향을 반전시키는 동작을 행하고, 반전 전후에, 각 자기 메모리 소자(10)의 저항 변화를 검출하면 된다. 이 경우, 한번 더 반전 동작을 행함으로써, 각 자기 메모리 소자(10)를 원래의 기록 상태(원래의 자화 방향)로 되돌릴 수 있다.
<3.4. 자기 메모리(1)의 제조 방법>
이어서, 본 개시의 실시 형태에 관한 자기 메모리(1)의 제조 방법에 대하여, 도 12a 내지 도 18c를 참조하여 설명한다. 상세하게는, 도 12a 내지 도 18a는, 본 개시의 일 실시 형태에 관한 자기 메모리(1)의 제조 방법에 있어서의 각 공정을 설명하는 평면도이고, 도 12b 내지 도 18b는, 대응하는 평면도에 있어서의 B-B' 단면의 단면도이다. 또한, 도 18c는, 도 18a의 평면도에 있어서의 C-C' 단면의 단면도이다.
도 12a 및 도 12b에 도시하는 바와 같이, 전극(도시 생략)이나 선택 트랜지스터(도시 생략) 등이 형성된 기판(200) 상에, 도전 재료를 포함하는 스핀 궤도층(300)을 형성한다. 상세하게는, 예를 들어 스핀 궤도층(300)으로서, 막 두께 5nm의 W막을 형성한다.
이어서, 도 13a 및 도 13b에 도시하는 바와 같이, 상술한 기판(200) 상에, 자성층(400), 절연층(402) 및 자성층(404)을 적층한다. 상세하게는, 예를 들어 자성층(400)으로서, 막 두께 1.2nm의 FeCoB막, 막 두께 0.2nm의 Ta막, 막 두께 0.8nm의 FeCoB막, 막 두께 0.5nm의 MgO막을 포함하는 적층막을 형성한다. 또한, 막 두께 0.5nm의 MgO막은, 자성층(400)에 수직 자화를 부여하기 위한 막이다. 또한, 절연층(402)으로서, 예를 들어 막 두께 2nm의 MgO막을 형성한다. 또한, 자성층(404)으로서, 예를 들어 막 두께 2nm의 Ta막, 막 두께 5nm의 Ru막, 막 두께 2nm의 CoPt막, 막 두께 0.8nm의 Ru막, 막 두께 0.2nm의 W막, 막 두께 1nm의 FeCoB막을 포함하는 적층막을 형성한다.
그리고, 도 14a 및 도 14b에 도시하는 바와 같이, 레지스트 패턴(도시 생략)을 마스크로서 사용하여, 스트라이프형으로 되도록, 자성층(404), 절연층(402), 자성층(400) 및 스핀 궤도층(300)을 RIE(Reactive Ion Etching) 등을 사용하여 에칭 가공한다.
또한, 도 15a 및 도 15b에 도시하는 바와 같이, 각 스트라이프형의 적층 구조의 사이에 절연막(202)을 매립한다. 이때, 도 15b에 도시하는 바와 같이, 상기 적층 구조를 덮도록 절연막(202)이 형성된다.
이어서, 도 16a 및 도 16b에 도시하는 바와 같이, 추가로 자성층(404)의 상면이 드러날 때까지, CMP(Chemical-Mechanical Polishing)에 의해 평탄화를 행한다.
그리고, 도 17a 및 도 17b에 도시하는 바와 같이, 자성층(404) 및 절연막(202)을 덮도록 전극층(500)을 형성한다.
또한, 도 18a 내지 도 18c에 도시하는 바와 같이, 스핀 궤도층(300)이 연신되는 방향과 직교하는 방향을 따라 연신되는 스트라이프형으로 되도록, 레지스트 패턴(도시 생략)을 마스크로서 사용하여, 전극층(500)을 RIE 등에 의해 에칭한다. 이때, 스핀 궤도층(300)까지 에칭한다. 그 후, 배선 등을 형성함으로써, 본 실시 형태에 관한 자기 메모리(1)를 형성할 수 있다.
또한, 본 실시 형태에 관한 자기 메모리(1)는, 일반적인 반도체 장치의 제조에 사용되는 장치 및 조건을 사용함으로써 제조하는 것이 가능하다. 예를 들어, 본 실시 형태에 관한 자기 메모리(1)는, 스퍼터링법, CVD(Chemical Vapor Deposion)법, 포토리소그래피법, 에칭법 및 CMP법 등을 적절하게 사용함으로써 제조하는 것이 가능하다.
<<4. 실시예>>
이상, 본 개시의 일 실시 형태의 상세에 대하여 설명하였다. 이어서, 구체적인 실시예를 나타내면서, 본 개시의 일 실시 형태의 예에 대하여 보다 구체적으로 설명한다. 또한, 이하에 나타내는 실시예는, 본 개시의 일 실시 형태의 어디까지나 일례이며, 본 개시의 일 실시 형태가 하기의 예에 한정되는 것은 아니다.
(실시예 1)
우선, 실시예 1에 관한 자기 메모리에 대하여 설명한다. 실시예 1에 관한 자기 메모리는, 스핀 궤도층(20)으로서 막 두께 5nm의 W막과, 자성층(100)으로서 막 두께 1.5nm의 FeCoB막과, 절연층(102)으로서 막 두께 2nm의 MgO막과, 자성층(104) 및 전극층(40)으로서 막 두께 1nm의 FeCoB막과 막 두께 5nm의 TbFeCo막을 포함하는 적층막을 갖는다. 또한, 당해 자기 메모리는, 당해 적층막 상에, 보호막으로서 막 두께 5nm의 W막을 갖는다. 또한, 당해 자기 메모리가 갖는 자기 메모리 소자의 크기는, 한 변이 1㎛인 정사각형으로 하였다. 그리고, 당해 자기 메모리(1)에 있어서는, SiO2를 포함하는 절연막을 자기 메모리 소자의 사이에 매립하고, 자기 메모리 소자 상에 배선 등을 형성하였다. 또한, 상기 적층막은, 자성층(100)과의 사이에서 강자성 터널 접합을 형성한다는 점에서, 자기 메모리 소자(10)의 저항값으로부터 자기 메모리 소자(10)에 기록된 정보를 판독할 수 있다. 상세하게는, 실시예 1에 관한 자기 메모리의 자기 메모리 소자의 저항은, 저저항 상태에서 60kΩ이고, 고저항 상태에서 1.1MΩ이다.
도 19에, 상술한 실시예 1에 관한 자기 메모리에 있어서의, 스핀 궤도층(20)에 흘리는 펄스 전류를 20μA로 한 경우의, 펄스폭에 대한 반전 에러의 비율(P)을 도시한다. 또한, 도 19에 도시하는 그래프는, 자기 메모리의 전극층(40)에 의해 자성층(100)에 전압은 인가되어 있지 않은 상태에서의 결과이다. 상세하게는, 도 19의 횡축이 펄스폭(PW)을 나타내고, 종축이 반전 에러의 비율(P)을 나타낸다. 또한, 이하의 설명에 있어서는, 자기 메모리 소자를 고저항 상태로부터 저저항 상태로 변화시킨 경우에 반전 에러의 비율을 PHL이라고 하고, 저저항 상태로부터 고저항 상태로 변화시킨 경우의 반전 에러의 비율을 PLH라고 한다. 또한, 반전 에러의 비율이 1인 경우에는, 자기 메모리 소자가 전혀 반전되지 않았음을 나타내고, 반전 에러의 비율이 0인 경우에는, 자기 메모리 소자가 의도한 바와 같이 반전되었음을 나타낸다.
도 19에 도시되어 있는 바와 같이, 펄스폭(PW)을 변화시킴으로써, 반전 에러의 비율이 변화하는 것이 확인되었지만, 자기 메모리 소자를 고저항 상태로부터 저저항 상태로 변화시킨 경우라도, 자기 메모리 소자를 저저항 상태로부터 고저항 상태로 변화시킨 경우라도, 반전 에러의 비율을 0으로 할 수는 없었다. 즉, 펄스폭(PW)을 제어하기만 해서는, 반전 에러를 없애는 것은 어렵다는 것을 알 수 있었다.
이어서, 실시예 1에 관한 자기 메모리에 있어서의, 전압 인가의 효과를 확인하였다. 전압 인가의 효과는, 실시예 1에 관한 자기 메모리의 각 자기 메모리 소자에 전극층(40)을 사용하여 전압을 인가하고, 강자성 공명을 사용하여 자기 메모리 소자의 자성층(100)의 자기 이방성(Hk)과 자기 제동 상수(α)의 전압에 대한 변화를 측정함으로써 평가하였다. 이 결과를 도 20에 도시한다. 또한, 도 20에 있어서는, 횡축이 인가되는 전압(Va)을 나타내고, 좌측의 종축이 수직 자기 이방성(Hk)을 나타내고, 우측의 종축이 자기 제동 상수(α)를 나타내고 있다. 또한, 인가되는 전압에 대해서는, 상기 자기 메모리 셀 상에 마련된 전극의 전압이 아래에 마련된 전극의 전압보다 높은 경우가 정방향으로 되도록 나타내고 있다.
도 20으로부터 알 수 있는 바와 같이, 수직 자기 이방성(Hk) 및 자기 제동 상수(α)는, 인가하는 전압에 따라 변화하고 있음을 알 수 있었다. 상세하게는, 전압을 정방향으로 인가한 경우에는, 수직 자기 이방성(Hk) 및 자기 제어 상수(α)는 저하되었다(반전 촉진 방향). 또한, 전압을 부방향으로 인가한 경우에는, 수직 자기 이방성(Hk) 및 자기 제어 상수(α)는 상승하였다(반전 억제 방향).
이어서, 전압 인가에 의한 반전 특성의 변화에 대하여 검토를 행하였다. 도 21a 및 도 21b에는, 실시예 1에 관한 자기 메모리(1)에 있어서의, 인가 전압을 -1V 또는 +1V로 하고, 스핀 궤도층(20)에 흘리는 펄스 전류를 20μA로 한 경우의, 펄스폭에 대한 반전 에러의 비율(P)을 나타낸다. 상세하게는, 도 21a는, 인가 전압을 -1V로 한 경우(반전 억제 방향)이고, 도 21b는 인가 전압을 +1V로 한 경우(반전 촉진 방향)의 결과이다.
도 21a에 도시하는 바와 같이, 인가 전압이 -1V인 상태에서는, 자기 메모리 소자에 있어서 반전이 전혀 일어나지 않았다. 한편, 도 21b에 도시하는 바와 같이, 인가 전압 +1V에서는, 반전이 생기고, 반전 에러의 비율(P)는, 0.5 근방에서 변동되었다. 이것은, 인가 전압을 정방향으로 인가함으로써, 자기 메모리 소자의 자성층(100)의 자화 방향이 반전되기 쉬워졌기 때문이라고 생각된다.
이어서, 상술한 실시예 1에 관한 자기 메모리에 있어서, 전극층(40)에 전압을 인가하지 않는 상태에서 스핀 궤도층(20)에 펄스 전류를 흘리고, 당해 펄스 전류가 줄은 후에 전극층(40)에 +1V의 전압을 인가한 경우의, 반전 에러의 비율(P)을 검토하였다. 이때, 펄스 전류는 20μA이며, 펄스폭을 변화시켰다. 이때 얻어진 결과를 도 22에 도시한다.
도 22에 도시되는 바와 같이, 펄스폭(PW)이 0.4ns 내지 0.5ns의 범위에서 반전 에러의 비율(P)이 0, 즉 반전 에러가 없어졌다. 따라서, 전극층(40)을 사용하여 전압을 인가함에 따른 효과가 확인되었다.
이어서, 상술한 실시예 1에 관한 자기 메모리에 있어서, 전극층(40)에 -1V의 전압을 인가한 상태에서 스핀 궤도층(20)에 펄스 전류를 흘리고, 당해 펄스 전류가 줄은 후에 전극층(40)에 +1V의 전압을 인가한 경우의, 반전 에러의 비율(P)을 검토하였다. 또한, 이때, 펄스 전류는 20μA이며, 펄스폭을 변화시켰다. 이때 얻어진 결과를 도 23에 도시한다.
도 23에 도시되는 바와 같이, 펄스 전류와 동시에, 또한 펄스 전류가 줄은 후에, 극성이 상이한 전압을 전극층(40)에 의해 인가함으로써, 도 22에 비하여, 넓은 펄스폭 범위에서 반전 에러의 비율(P)이 0, 즉 반전 에러가 없어짐을 알 수 있었다. 따라서, 전극층(40)의 전압을 제어함으로써, 반전 에러를 저감시키는 효과가 확인된다.
(실시예 2)
이어서, 공통의 스핀 궤도층(20)에 2개의 자기 메모리 소자를 마련한 경우의 실시예 2를 검토하였다. 실시예 2에서는, 상술한 실시예 1과 마찬가지의 자기 메모리 소자를 마련하고, 인접하는 자기 메모리의 간격을 2㎛로 하였다.
그리고, 공통되는 스핀 궤도층(20)에, 펄스폭 0.5nsec를 갖는 펄스 전류(Iso)를, 전류값을 변화시켜 인가하였다. 또한, 한쪽의 자기 메모리 소자(소자 1)의 전극층(40)에 -1V의 전압을 인가하고, 다른 한쪽의 자기 메모리 소자(소자 2)의 전극층(40)에는, 펄스 전류의 인가 시에는 +1V의 전압을 인가하고, 당해 펄스 전류가 줄은 후에는 -1V의 전압을 인가하였다. 이와 같이 하여 얻어진 결과를 도 24에 도시한다. 또한, 도 24에 있어서는, 횡축이 펄스 전류(Iso)를 나타내고, 종축이 반전 에러의 비율(P)을 나타낸다.
도 24에 도시되는 바와 같이, 소자 1에서는 반전되지 않고, 소자 2에서는 반전 에러를 발생시키지 않고 반전되는 범위(선택 동작 범위)가 존재함을 알 수 있었다. 따라서, 본 실시 형태에 따르면, 공통의 스핀 궤도층(20) 상에 마련된 복수의 자기 메모리 소자라도, 원하는 자기 메모리 소자를 안정적으로, 또한 선택적으로 반전시킬 수 있음을 확인할 수 있었다.
<<5. 마무리>>
본 개시의 실시 형태에 따르면, 반전 에러를 억제하고, 안정된 기록을 행하는 것이 가능한 자기 메모리를 제공할 수 있다.
또한, 본 실시 형태에 관한 자기 메모리(1)는, 연산 장치 등을 이루는 반도체 회로와 함께 동일한 반도체 칩에 탑재되어 반도체 장치(System-on-a-Chip: SoC)를 이루어도 된다. 또한, 본 실시 형태에 관한 자기 메모리(1)는, 기억 장치가 탑재될 수 있는 각종 전기 기기에 실장되어도 된다. 예를 들어, 자기 메모리(1)는, 각종 모바일 기기(스마트폰, 태블릿 PC(Personal Computer) 등), 노트북 PC, 웨어러블 디바이스, 게임 기기, 음악 기기, 비디오 기기, 또는 디지털 카메라 등의, 각종 전자 기기에, 일시 기억을 위한 메모리로서, 혹은 스토리지로서 탑재되어도 된다.
<<6. 보충>>
이상, 첨부 도면을 참조하면서 본 개시의 적합한 실시 형태에 대하여 상세하게 설명하였지만, 본 개시의 기술적 범위는 이러한 예에 한정되지 않는다. 본 개시의 기술 분야에 있어서의 통상의 지식을 가진 자라면, 특허청구범위에 기재된 기술적 사상의 범주 내에 있어서, 각종 변경예 또는 수정예에 상도할 수 있는 것은 명확하며, 이들에 대해서도, 당연히 본 개시의 기술적 범위에 속하는 것이라고 이해된다.
또한, 본 명세서에 기재된 효과는, 어디까지나 설명적 또는 예시적인 것이며 한정적이지 않다. 즉, 본 개시에 관한 기술은, 상기 효과와 함께, 또는 상기 효과 대신에, 본 명세서의 기재로부터 당업자에게는 명확한 다른 효과를 발휘할 수 있다.
또한, 이하와 같은 구성도 본 개시의 기술적 범위에 속한다.
(1) 전류에 의해 스핀 편극 전자가 생기는 스핀 궤도층과,
기록하는 정보에 따라 자화 방향이 변화하는 자성층 및 절연층을 포함하는 적층 구조를 갖고, 상기 스핀 궤도층 상에 마련된 자기 메모리 소자와,
상기 절연층을 통하여 상기 자성층에 전압을 인가하는 전압 인가층
을 구비하고,
상기 전압 인가층은, 상기 스핀 궤도층에 상기 전류가 흐름과 동시에, 상기 자성층에 대하여 전압을 인가함으로써, 당해 자성층의 자기 이방성 혹은 자기 제동 상수를 변화시키는,
자기 메모리.
(2) 상기 전압 인가층은, 상기 자성층과는 상이한 다른 자성층을 더 포함하는, 상기 (1)에 기재된 자기 메모리.
(3) 상기 스핀 궤도층은, 제1 방향을 따라 연신되도록 마련되고,
상기 스핀 궤도층 상에, 상기 제1 방향을 따라 복수의 상기 자기 메모리 소자가 마련되고,
상기 복수의 자기 메모리 소자의 상기 자성층의 각각에 전압을 인가하는, 복수의 상기 전압 인가층이 마련되는,
상기 (1) 또는 (2)에 기재된 자기 메모리.
(4) 기록하는 정보에 따라 자화 방향이 변화하는 자성층 및 절연층을 포함하는 적층 구조를 각각 갖고, 매트릭스형으로 배치된 복수의 자기 메모리 소자와,
제1 방향을 따라 배열되는 상기 복수의 자기 메모리 소자를 포함하는 자기 메모리 소자열의 각각에 대응하도록 마련되고, 전류에 의해 스핀 편극 전자가 생기는 복수의 스핀 궤도층과,
상기 제1 방향과 직교하는 제2 방향을 따라 배열되는 상기 복수의 자기 메모리 소자를 포함하는 자기 메모리 소자행의 각각에 대응하도록 마련되고, 상기 각 자기 메모리 소자행에 포함되는 상기 복수의 자기 메모리 소자의 상기 자성층의 각각에 상기 절연층을 통하여 전압을 인가하는 복수의 전압 인가층
을 구비하고,
상기 전압 인가층은, 상기 스핀 궤도층에 상기 전류가 흐름과 동시에, 대응하는 상기 자기 메모리 소자의 상기 자성층에 대하여 전압을 인가함으로써, 당해 자성층의 자기 이방성 혹은 자기 제동 상수를 변화시키는,
자기 메모리.
(5) 자기 메모리의 기록 방법이며,
상기 자기 메모리는,
전류에 의해 스핀 편극 전자가 생기는 스핀 궤도층과,
기록하는 정보에 따라 자화 방향이 변화하는 자성층 및 절연층을 포함하는 적층 구조를 갖고, 상기 스핀 궤도층 상에 마련된 자기 메모리 소자와,
상기 절연층을 통하여 상기 자성층에 전압을 인가하는 전압 인가층
을 갖고,
상기 전압 인가층에 의해, 상기 자성층의 자기 이방성을 저하시키거나, 혹은 자기 제동 상수를 저하시키도록 제1 전압을 상기 자성층에 인가하고, 동시에, 상기 스핀 궤도층에 전류를 흘리는
것을 포함하는,
자기 메모리의 기록 방법.
(6) 상기 전류에 뒤이어, 혹은 상기 전류가 줄은 후에, 상기 전압 인가층에 의해, 상기 제1 전압의 극성과 반대 극성을 갖는 제2 전압을 상기 자성층에 인가하는
것을 더 포함하는, 상기 (5)에 기재된 자기 메모리의 기록 방법.
(7) 자기 메모리의 기록 방법이며,
상기 자기 메모리는,
전류에 의해 스핀 편극 전자가 생기는 스핀 궤도층과,
기록하는 정보에 따라 자화 방향이 변화하는 자성층 및 절연층을 포함하는 적층 구조를 갖고, 상기 스핀 궤도층 상에 마련된 자기 메모리 소자와,
상기 절연층을 통하여 상기 자성층에 전압을 인가하는 전압 인가층
을 갖고,
상기 스핀 궤도층에 전류를 흘리고,
상기 전류에 뒤이어, 혹은 상기 전류가 줄은 후에, 상기 전압 인가층에 의해, 상기 자성층의 자기 이방성을 향상시키거나, 혹은 자기 제동 상수를 향상시키도록 제3 전압을 상기 자성층에 인가하는
것을 포함하는,
자기 메모리의 기록 방법.
(8) 자기 메모리의 기록 방법이며,
상기 자기 메모리는,
기록하는 정보에 따라 자화 방향이 변화하는 자성층 및 절연층을 포함하는 적층 구조를 각각 갖고, 매트릭스형으로 배치된 복수의 자기 메모리 소자와,
제1 방향을 따라 배열되는 상기 복수의 자기 메모리 소자를 포함하는 자기 메모리 소자열의 각각에 대응하도록 마련되고, 전류에 의해 스핀 편극 전자가 생기는 복수의 스핀 궤도층과,
상기 제1 방향과 직교하는 제2 방향을 따라 배열되는 상기 복수의 자기 메모리 소자를 포함하는 자기 메모리 소자행의 각각에 대응하도록 마련되고, 상기 각 자기 메모리 소자행에 포함되는 상기 복수의 자기 메모리 소자의 상기 자성층의 각각에 상기 절연층을 통하여 전압을 인가하는 복수의 전압 인가층
을 갖고,
상기 전압 인가층에 의해 상기 자성층에 인가하는 전압을 제어함으로써, 정보를 기록하는 상기 자기 메모리 소자를 선택하는 것을 포함하는,
자기 메모리의 기록 방법.
(9) 상기 정보를 기록하는 자기 메모리 소자의 선택은,
상기 정보를 기록하는 자기 메모리 소자에 대응하는 상기 전압 인가층에 의해, 상기 자성층의 자기 이방성을 저하시키거나, 혹은 자기 제동 상수를 저하시키도록 제4 전압을 인가하고, 동시에, 상기 정보를 기록하는 자기 메모리 소자에 대응하는 상기 스핀 궤도층에 전류를 흘림으로써 행해지는,
상기 (8)에 기재된 자기 메모리의 기록 방법.
(10) 상기 정보를 기록하는 자기 메모리 소자의 선택 시에, 상기 정보를 기록하는 자기 메모리 소자 이외의 상기 자기 메모리 소자에 대응하는 상기 전압 인가층에 의해, 상기 제4 전압의 극성과 반대 극성을 갖는 제5 전압을 상기 자성층에 인가하는
것을 더 포함하는, 상기 (9)에 기재된 자기 메모리의 기록 방법.
1: 자기 메모리
10: 자기 메모리 소자
20, 300: 스핀 궤도층
40: 전극층
50: 전극
100, 104, 400, 404: 자성층
102, 402: 절연층
200: 기판
202: 절연막
500: 전극층
600: 자화 모멘트
700: 스핀 토크
800: 스핀 편극 전자
900, 902: 화살표

Claims (10)

  1. 전류에 의해 스핀 편극 전자가 생기는 스핀 궤도층과,
    기록하는 정보에 따라 자화 방향이 변화하는 자성층 및 절연층을 포함하는 적층 구조를 갖고, 상기 스핀 궤도층 상에 마련된 자기 메모리 소자와,
    상기 절연층을 통하여 상기 자성층에 전압을 인가하는 전압 인가층
    을 구비하고,
    상기 전압 인가층은, 상기 스핀 궤도층에 상기 전류가 흐름과 동시에, 상기 자성층에 대하여 전압을 인가함으로써, 당해 자성층의 자기 이방성 혹은 자기 제동 상수를 변화시키는,
    자기 메모리.
  2. 제1항에 있어서,
    상기 전압 인가층은, 상기 자성층과는 상이한 다른 자성층을 더 포함하는, 자기 메모리.
  3. 제1항에 있어서,
    상기 스핀 궤도층은, 제1 방향을 따라 연신되도록 마련되고,
    상기 스핀 궤도층 상에, 상기 제1 방향을 따라 복수의 상기 자기 메모리 소자가 마련되고,
    상기 복수의 자기 메모리 소자의 상기 자성층의 각각에 전압을 인가하는, 복수의 상기 전압 인가층이 마련되는,
    자기 메모리.
  4. 기록하는 정보에 따라 자화 방향이 변화하는 자성층 및 절연층을 포함하는 적층 구조를 각각 갖고, 매트릭스형으로 배치된 복수의 자기 메모리 소자와,
    제1 방향을 따라 배열되는 상기 복수의 자기 메모리 소자를 포함하는 자기 메모리 소자열의 각각에 대응하도록 마련되고, 전류에 의해 스핀 편극 전자가 생기는 복수의 스핀 궤도층과,
    상기 제1 방향과 직교하는 제2 방향을 따라 배열되는 상기 복수의 자기 메모리 소자를 포함하는 자기 메모리 소자행의 각각에 대응하도록 마련되고, 상기 각 자기 메모리 소자행에 포함되는 상기 복수의 자기 메모리 소자의 상기 자성층의 각각에 상기 절연층을 통하여 전압을 인가하는 복수의 전압 인가층
    을 구비하고,
    상기 전압 인가층은, 상기 스핀 궤도층에 상기 전류가 흐름과 동시에, 대응하는 상기 자기 메모리 소자의 상기 자성층에 대하여 전압을 인가함으로써, 당해 자성층의 자기 이방성 혹은 자기 제동 상수를 변화시키는,
    자기 메모리.
  5. 자기 메모리의 기록 방법이며,
    상기 자기 메모리는,
    전류에 의해 스핀 편극 전자가 생기는 스핀 궤도층과,
    기록하는 정보에 따라 자화 방향이 변화하는 자성층 및 절연층을 포함하는 적층 구조를 갖고, 상기 스핀 궤도층 상에 마련된 자기 메모리 소자와,
    상기 절연층을 통하여 상기 자성층에 전압을 인가하는 전압 인가층
    을 갖고,
    상기 전압 인가층에 의해, 상기 자성층의 자기 이방성을 저하시키거나, 혹은 자기 제동 상수를 저하시키도록 제1 전압을 상기 자성층에 인가하고, 동시에, 상기 스핀 궤도층에 전류를 흘리는
    것을 포함하는,
    자기 메모리의 기록 방법.
  6. 제5항에 있어서,
    상기 전류에 뒤이어, 혹은 상기 전류가 줄은 후에, 상기 전압 인가층에 의해, 상기 제1 전압의 극성과 반대 극성을 갖는 제2 전압을 상기 자성층에 인가하는
    것을 더 포함하는, 자기 메모리의 기록 방법.
  7. 자기 메모리의 기록 방법이며,
    상기 자기 메모리는,
    전류에 의해 스핀 편극 전자가 생기는 스핀 궤도층과,
    기록하는 정보에 따라 자화 방향이 변화하는 자성층 및 절연층을 포함하는 적층 구조를 갖고, 상기 스핀 궤도층 상에 마련된 자기 메모리 소자와,
    상기 절연층을 통하여 상기 자성층에 전압을 인가하는 전압 인가층
    을 갖고,
    상기 스핀 궤도층에 전류를 흘리고,
    상기 전류에 뒤이어, 혹은 상기 전류가 줄은 후에, 상기 전압 인가층에 의해, 상기 자성층의 자기 이방성을 향상시키거나, 혹은 자기 제동 상수를 향상시키도록 제3 전압을 상기 자성층에 인가하는
    것을 포함하는,
    자기 메모리의 기록 방법.
  8. 자기 메모리의 기록 방법이며,
    상기 자기 메모리는,
    기록하는 정보에 따라 자화 방향이 변화하는 자성층 및 절연층을 포함하는 적층 구조를 각각 갖고, 매트릭스형으로 배치된 복수의 자기 메모리 소자와,
    제1 방향을 따라 배열되는 상기 복수의 자기 메모리 소자를 포함하는 자기 메모리 소자열의 각각에 대응하도록 마련되고, 전류에 의해 스핀 편극 전자가 생기는 복수의 스핀 궤도층과,
    상기 제1 방향과 직교하는 제2 방향을 따라 배열되는 상기 복수의 자기 메모리 소자를 포함하는 자기 메모리 소자행의 각각에 대응하도록 마련되고, 상기 각 자기 메모리 소자행에 포함되는 상기 복수의 자기 메모리 소자의 상기 자성층의 각각에 상기 절연층을 통하여 전압을 인가하는 복수의 전압 인가층
    을 갖고,
    상기 전압 인가층에 의해 상기 자성층에 인가하는 전압을 제어함으로써, 정보를 기록하는 상기 자기 메모리 소자를 선택하는 것을 포함하는,
    자기 메모리의 기록 방법.
  9. 제8항에 있어서,
    상기 정보를 기록하는 자기 메모리 소자의 선택은,
    상기 정보를 기록하는 자기 메모리 소자에 대응하는 상기 전압 인가층에 의해, 상기 자성층의 자기 이방성을 저하시키거나, 혹은 자기 제동 상수를 저하시키도록 제4 전압을 인가하고, 동시에, 상기 정보를 기록하는 자기 메모리 소자에 대응하는 상기 스핀 궤도층에 전류를 흘림으로써 행해지는,
    자기 메모리의 기록 방법.
  10. 제9항에 있어서,
    상기 정보를 기록하는 자기 메모리 소자의 선택 시에, 상기 정보를 기록하는 자기 메모리 소자 이외의 상기 자기 메모리 소자에 대응하는 상기 전압 인가층에 의해, 상기 제4 전압의 극성과 반대 극성을 갖는 제5 전압을 상기 자성층에 인가하는
    것을 더 포함하는, 자기 메모리의 기록 방법.
KR1020197025219A 2017-03-09 2018-01-22 자기 메모리 및 자기 메모리의 기록 방법 KR102517214B1 (ko)

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