KR20190116450A - 전자식 회로 차단기 - Google Patents

전자식 회로 차단기 Download PDF

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KR20190116450A
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미쓰비시덴키 가부시키가이샤
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Abstract

전로(1)를 개폐하는 개폐 접점(2)과, 전로(1)의 전류를 검출하는 전류 검출 장치(3)와, 전류 검출 장치(3)의 출력 신호가 입력되고, 순시 트립 신호를 출력하는 제1 마이크로컴퓨터(10)와, 제1 마이크로컴퓨터(10)로부터 전로(1)를 흐르는 전류 정보를 취득하여 시한 트립 신호를 출력하는 제2 마이크로컴퓨터(20)와, 순시 트립 신호 및 시한 트립 신호에 기초하여 개폐 접점(2)을 개방하는 트립 장치(8)를 가지고, 제1 마이크로컴퓨터(10)는 자신이 재기동된 것을 제1 포트 출력(106a)에 의해 제2 마이크로컴퓨터(20)에 통지하고, 제2 마이크로컴퓨터(20)는 자신이 재기동된 것을 패럴렐 통신(206b)에 의해 제1 마이크로컴퓨터(10)에 통지하는 것을 특징으로 한다.

Description

전자식 회로 차단기
본 발명은 전로(電路)의 과전류를 검출하는 전자식 회로 차단기에 관한 것으로, 특히 복수의 마이크로컴퓨터에 의해 구성된 소결합(疎結合) 멀티프로세서 시스템을 구비한 전자식 회로 차단기에 관한 것이다.
종래의 전자식 회로 차단기는, 순시 트립 특성과 시한 트립 특성으로 대별되는 과전류 트립 특성을 구비하고 있다(예를 들면, 특허문헌 1, 도 1 참조).
또한, 부하측 전로에 접속된 부하 기기의 접속 상황 및 부하 기기의 사용 상황에 따라서, 전자식 회로 차단기의 설치 후에 과전류 트립 특성을 설정하기 위한 설정부를 구비하고 있다(예를 들면, 특허문헌 2, 도 1 참조).
한편, 종래의 소결합 멀티프로세서 시스템은, 복수의 마이크로컴퓨터로 구성되어 있고, 이들 마이크로컴퓨터는, 통신에 의해 상호 접속되어 있다. 그리고, 각 마이크로컴퓨터는 개개의 시스템의 이상 검출 수단으로서, 워치도그(watchdog) 타이머를 각각 구비하고 있다.
이 때문에, 어느 하나의 마이크로컴퓨터가, 하드웨어 또는 소프트웨어의 장해 등에 의해서 고장났을 경우, 문제가 발생한 마이크로컴퓨터만이 개별의 워치도그 타이머에 의해서 리셋되어, 다른 정상인 마이크로컴퓨터와의 통신 동기를 취할 수 없게 된다. 통신 동기를 취할 수 없게 되면 통신 타임아웃에 의해, 통신 동기가 복귀되기까지 시간이 걸리기 때문에, 이상시에는 모든 마이크로컴퓨터를 함께 리셋하는 방법이 알려져 있다(예를 들면, 특허문헌 3 참조).
일본 특개평 8-331748호 공보 일본 특개 2001-128354호 공보 일본 특개 2003-44323호 공보
상술한 종래의 전자식 회로 차단기에 있어서의 과전류 트립 특성에 관한 처리는, 고속의 처리가 요구되는 순시 트립 특성의 처리(예를 들면, 1m초 주기)와, 비교적 저속의 처리가 허용되는 시한 트립 특성의 처리(예를 들면, 12.5m초 주기)와, 외부로부터 설정된 과전류 트립 특성 데이터를 기억하기 위한 설정 처리(예를 들면, 100m초 주기)로 분류된다. 이 때문에, 전자식 회로 차단기에 종래의 소결합 멀티프로세서 시스템을 적용하는 경우, 순시 트립 특성의 처리를 행하는 고속 처리와, 시한 트립 특성의 처리를 행하는 저속 처리를 다른 마이크로컴퓨터로 구성하는 것이 바람직하다. 그 경우, 양방의 마이크로컴퓨터에서 필요로 되는 과전류 트립 특성 등의 설정 데이터에 대해서는, 마이크로컴퓨터 간의 저속의 통신(예를 들면, 100m초 주기)에 의해서 공유하게 된다.
그렇지만, 소결합 멀티프로세서 시스템을 적용한 전자식 회로 차단기에 있어서, 어느 마이크로컴퓨터에 이상이 발생하면, 모든 마이크로컴퓨터를 리셋하게 되어, 어느 하나의 마이크로컴퓨터의 리셋만이 필요한 경우에도, 다른 정상인 마이크로컴퓨터도 리셋되어 버려, 설정 데이터나 시한 트립 특성을 처리하기 위한 축적 데이터를 소실해 버려 전자식 회로 차단기로서의 신뢰성이 저하된다고 하는 문제점이 있었다.
본 발명은 상술한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 마이크로컴퓨터에 이상이 발생했을 경우에 이상이 있는 마이크로컴퓨터만을 리셋해도 단시간에 통신 동기가 복귀되어, 전자식 회로 차단기로서의 신뢰성의 향상을 도모하는 것이다.
본 발명에 따른 전자식 회로 차단기는, 전로를 개폐하는 개폐 접점과, 전로의 전류를 검출하는 전류 검출 장치와, 전류 검출 장치의 출력 신호가 입력되고, 순시 트립 신호를 출력하는 제1 마이크로컴퓨터와, 제1 마이크로컴퓨터로부터 전로를 흐르는 전류 정보를 취득하고 시한 트립 신호를 출력하는 제2 마이크로컴퓨터와, 순시 트립 신호 및 시한 트립 신호에 기초하여 개폐 접점을 개방하는 트립 장치를 가지고, 제1 마이크로컴퓨터는 자신이 재기동된 것을 포트 출력 또는 패럴렐 통신에 의해 상기 제2 마이크로컴퓨터에 통지하고, 제2 마이크로컴퓨터는 자신이 재기동된 것을 패럴렐 통신 또는 포트 출력에 의해 제1 마이크로컴퓨터에 통지하는 것을 특징으로 한다.
본 발명에 의하면, 이상이 발생한 마이크로컴퓨터만을 리셋해도, 단시간에 통신 동기가 복귀되므로, 정상인 마이크로컴퓨터를 리셋할 필요가 없어, 전자식 회로 차단기에 있어서의 신뢰성의 향상을 도모할 수 있다.
도 1은 본 발명의 실시 형태 1에 있어서의 전자식 회로 차단기를 나타내는 블록도이다.
도 2은 도 1에 나타내는 전자식 회로 차단기에 있어서의 마이크로컴퓨터의 기능을 나타내는 기능 블록도이다.
도 3은 도 2에 나타내는 제1 마이크로컴퓨터의 메인 처리를 나타내는 플로차트이다.
도 4는 도 2에 나타내는 제2 마이크로컴퓨터의 메인 처리를 나타내는 플로차트이다.
도 5는 본 발명의 실시 형태 2에 있어서의 전자식 회로 차단기의 마이크로컴퓨터의 기능을 나타내는 기능 블록도이다.
도 6은 도 5에 나타내는 제1 마이크로컴퓨터의 메인 처리를 나타내는 플로차트이다.
도 7은 도 5에 나타내는 제2 마이크로컴퓨터의 메인 처리를 나타내는 플로차트이다.
도 8은 본 발명의 실시 형태 3에 있어서의 전자식 회로 차단기를 나타내는 회로도이다.
도 9는 본 발명의 실시 형태 4에 있어서의 전자식 회로 차단기를 나타내는 회로도이다.
도 10은 본 발명의 실시 형태 5에 있어서의 전자식 회로 차단기를 나타내는 회로도이다.
도 11은 본 발명의 실시 형태 6에 있어서의 전자식 회로 차단기를 나타내는 회로도이다.
실시 형태 1.
도 1은 본 발명의 실시 형태 1에 있어서의 전자식 회로 차단기의 블록도, 도 2는 도 1에 나타내는 제1, 제2 마이크로컴퓨터의 기능을 나타내는 기능 블록도, 도 3은 도 2에 나타내는 제1 마이크로컴퓨터의 메인 처리를 나타내는 플로차트, 도 4는 도 2에 나타내는 제2 마이크로컴퓨터의 메인 처리를 나타내는 플로차트이다.
도 1에 나타내는 바와 같이, 본 실시 형태에 있어서의 전자식 회로 차단기(300)는, 교류 전로(1)를 개폐하는 개폐 접점(2)과, 교류 전로(1)에 마련되어, 교류 전로(1)에 흐르는 부하 전류에 비례한 전류 신호를 출력하는 전류 검출 장치(3)와, 이 전류 검출 장치(3)의 전류 신호를 아날로그 전압 신호로 변환하는 전류 검출 회로(4)와, 과전류 트립 특성의 데이터를 설정하는 설정부(5)와, 전류 검출 회로(4)의 아날로그 전압 신호에 기초하여 고속의 처리가 요구되는 순시 트립 특성의 처리(예를 들면, 1m초 주기)를 행하는 제1 마이크로컴퓨터(10)(이하, 제1 마이컴(10)이라 함)과, 이 제1 마이컴(10)으로부터 통신에 의해 교류 전로(1)에 흐르는 부하 전류의 신호를 취득하고 비교적 저속의 시한 트립 특성의 처리(예를 들면, 12.5m초 주기), 및 설정부(5)로 설정된 순시 및 시한 트립 특성의 데이터를 기억하기 위한 설정 처리(예를 들면, 100m초 주기)를 행하는 제2 마이크로컴퓨터(20)(이하, 제2 마이컴(20)이라 함)와, 제1 마이컴(10) 및 제2 마이컴(20)으로부터의 각 트립 신호에 의해 트립 장치(8)를 구동시켜 개폐 접점(2)을 개방하는 트립 회로(6)와, 제1 마이컴(10) 및 제2 마이컴(20)에 대해 리셋 신호를 출력하는 리셋 회로(7)로 구성되어 있다.
제1 마이컴(10)은 마이크로컴퓨터를 구성하는 CPU(101), ROM(102), RAM(103), 및 워치도그 타이머(104)와, 전류 검출 회로(4)의 아날로그 전압 신호를 디지털 신호로 변환하는 A/D 변환 회로(105)와, 제2 마이컴(20)에 기동 신호를 출력하는 제1 포트 출력(106a)과, 제2 마이컴(20)으로부터 설정 데이터를 수신하기 위한 패럴렐 통신(106b)과, 제2 마이컴(20)과 주기적으로 통신하기 위한 시리얼 통신(106c)과, 트립 회로(6)를 구동하는 제2 포트 출력(107)으로 구성되어 있다.
제2 마이컴(20)도 마찬가지로 마이크로컴퓨터를 구성하는 CPU(201), ROM(202), RAM(203), 및 워치도그 타이머(204)와, 설정부(5)로부터 설정 데이터를 읽어들이는 설정 입력부(205)와, 제1 마이컴(10)으로부터의 기동 신호를 입력하는 포트 입력(206a)과, 제1 마이컴(10)의 패럴렐 통신(106b)에 설정 데이터를 송신하기 위한 패럴렐 통신(206b)과, 제1 마이컴(10)과 주기적으로 통신하기 위한 시리얼 통신(206c)과, 트립 회로(6)를 구동하는 제1 포트 출력(207)으로 구성되어 있다.
다음으로, 제1 마이컴(10) 및 제2 마이컴(20)에 있어서의 소프트웨어의 동작에 대해 설명한다.
도 2에 나타내는 바와 같이, 제1 마이컴(10)의 CPU(101)에 의한 소프트웨어 처리는, A/D 변환 회로(105)로부터의 디지털 신호에 기초하여 전로의 각 상에 흐르는 부하 전류값을 연산하는 계측 연산 처리(108a)와, 제2 마이컴(20)과의 통신이나 워치도그 타이머(104)의 리셋을 행하는 메인 처리(108b)와, 통신에 의해 제2 마이컴(20)으로부터 취득한 순시 트립 특성의 데이터 및 계측 연산 처리(108a)로 연산한 부하 전류값에 기초하여 트립 회로(6)에 순시 트립 신호를 출력하는 순시 트립 처리(108c)로 구성되어 있다.
제2 마이컴(20)의 CPU(201)에 의한 소프트웨어 처리는, 제1 마이컴(10)과의 통신이나 워치도그 타이머(204)의 리셋을 행하는 메인 처리(208a)와, 설정부(5)에 의해 설정된 과전류 트립 특성의 데이터를 기억하기 위한 설정 처리(208b)와, 제1 마이컴(10)으로부터 취득한 부하 전류값과, 설정부(5)로부터 취득한 시한 트립 특성의 데이터에 기초하는 연산에 의해, 트립 회로(6)에 시한 트립 신호를 출력하는 시한 트립 처리(208c)로 구성되어 있다.
제1 마이컴(10)과 제2 마이컴(20) 간의 통신은, 다음의 3개의 특징적인 구성을 구비하고 있다.
(1) 제1 마이컴(10)이 리셋되었을 경우에, 기동 신호를 제1 마이컴(10)으로부터 제2 마이컴(20)에 통지하는 제1 포트 출력(106a) 및 포트 입력(206a).
(2) 제2 마이컴(20)이 리셋되었을 경우, 혹은, 제2 마이컴(20)이 제1 마이컴(10)으로부터 기동 신호를 수신했을 경우에, 순시 트립 특성의 데이터를 제2 마이컴(20)으로부터 제1 마이컴(10)에 통지하는 패럴렐 통신.
(3) 순시 트립 특성의 데이터 및 부하 전류값을 주기적으로 제1 마이컴(10)과 제2 마이컴(20) 사이에서 통신하는 시리얼 통신.
또한, 상기 (2)에 패럴렐 통신을 이용하는 이유는, 회로 차단기의 순시 트립 동작에는 전원 투입으로부터 트립까지 수십 m초와 같은 매우 짧은 시간에서의 동작이 요구되기 때문에, 만일 마이크로컴퓨터가 리셋되었을 경우, 1m초 이내와 같은 단시간에 시스템을 복구하지 않으면 안 된다. 그 때문에, 패럴렐 통신을 이용함으로써, 고속으로 제2 마이컴(20)으로부터 제1 마이컴(10)에 순시 트립 특성의 데이터를 통지하기 위함이다.
또한, 상기 (3)에 시리얼 통신을 이용하는 이유는, 주기 통신의 통신 간격은 수십 m초에서 수백 m초로 늦어도 상관없기 때문에, 저속의 시리얼 통신으로 충분하기 때문이다.
다음으로, 본 실시 형태에 의한 전자식 회로 차단기(300)를 실현하기 위한 제1 마이컴(10)의 메인 처리(108b) 및 제2 마이컴(20)의 메인 처리(208a)에 대해서, 플로차트에 기초하여 설명한다.
먼저, 제1 마이컴(10)의 메인 처리(108b)에 대해 설명한다.
도 3에 나타내는 바와 같이, 제1 마이컴(10)이 기동하면, 스텝 S101로 진행하여, 입출력 포트의 설정 등의 초기 처리를 행한다. 다음으로 스텝 S102로 진행하여, 제1 포트 출력(106a)으로부터, 제2 마이컴(20)의 포트 입력(206a)에 대해, 기동 신호의 출력을 행한다. 다음으로 스텝 S103으로 진행하여, 패럴렐 통신에 의해 제2 마이컴(20)으로부터 순시 트립 특성의 데이터를 수신했는지 체크한다. 그 후, 스텝 S104로 진행하여, 스텝 S103에서 순시 트립 특성의 데이터를 수신했을 경우에는, 스텝 S105로 진행하고, 스텝 S103에서 순시 트립 특성의 데이터를 수신하지 않았을 경우에는, 스텝 S106으로 진행한다.
스텝 S105에서는, 제2 마이컴(20)이 재기동된 것을 의미하기 때문에, 제2 마이컴(20)으로부터 수신한 순시 트립 특성의 데이터를 순시 트립 처리(108c)에 설정하고, 추가로, 시리얼 통신의 초기화를 행한 후, 스텝 S106으로 진행한다. 스텝 S106에서는, 시리얼 통신에 의한 주기(예를 들면, 12.5m초 주기)인지 여부의 판정을 행한다. 시리얼 통신의 주기인 경우에는, S107로 진행하고, 시리얼 통신의 주기가 아닌 경우에는, S103으로 돌아가서, 스텝 S103 이후의 처리를 반복한다.
스텝 S107에서는, 시리얼 통신에 의한 주기 통신의 기동을 행하여, 주기적으로 순시 트립 특성의 데이터 및 부하 전류값을 제1 마이컴(10)과 제2 마이컴(20) 사이에서 통신하고, 스텝 S108로 진행한다. 스텝 S108에서는, 제1 마이컴(10)에 내장된 워치도그 타이머(104)에 대해 러닝 펄스 RPS의 출력을 행하고, 워치도그 타이머(104)를 리셋한 후, 스텝 S103으로 돌아가서, 스텝 S103 이후의 처리를 반복한다.
다음으로, 제2 마이컴(20)의 메인 처리(208a)에 대해 설명한다.
도 4에 나타내는 바와 같이, 제2 마이컴(20)은, 기동하면, 스텝 S201로 진행하여, 입출력 포트의 설정 등의 초기 처리를 행한다. 다음으로 스텝 S202로 진행하여, 패럴렐 통신에 의해 제1 마이컴(10)에 대해 순시 트립 특성의 데이터를 송신한 후, 스텝 S203으로 진행한다. 스텝 S203에서는, 시리얼 통신의 초기화를 행하고, 스텝 S204로 진행한다. 스텝 S204에서는, 포트 입력(206a)을 체크하여, 제1 마이컴(10)으로부터 기동 신호의 판독 처리를 행한다. 그 후, 스텝 S205로 진행하고, 스텝 S204에서 기동 신호를 수신하고 있었을 경우에는, 제1 마이컴(10)이 재기동된 것을 의미하기 때문에, 스텝 S202로 돌아가서, 제1 마이컴(10)에 대해 순시 트립 특성의 데이터를 패럴렐 통신으로 송신한 후, 이후의 처리를 반복한다. 스텝 S204에서 기동 신호를 수신하고 있지 않았을 경우에는, 스텝 S206으로 진행한다.
스텝 S206에서는, 시리얼 통신의 주기(예를 들면, 12.5m초 주기)인지 여부의 판정을 행한다. 시리얼 통신의 주기인 경우에는, S207로 진행하고, 시리얼 통신의 주기가 아닌 경우에는, S204로 돌아가서, 스텝 S204 이후의 처리를 반복한다. 스텝 S207에서는, 시리얼 통신에 의한 주기 통신의 기동을 행하고, 주기적으로 순시 트립 특성의 데이터 및 부하 전류값을 제1 마이컴(10)과 제2 마이컴(20)의 사이에서 통신시키고, 스텝 S208로 진행한다. 스텝 S208에서는, 제2 마이컴(20)에 내장된 워치도그 타이머(204)에 대해 러닝 펄스 RPS의 출력을 행하여, 워치도그 타이머(204)를 리셋한 후, 스텝 S204로 돌아가서, 스텝 S204 이후의 처리를 반복한다.
다음으로, 제1 마이컴(10)이 리셋되었을 경우의 동작에 대해 설명한다.
제1 마이컴(10)이 리셋되면 도 3에 나타내는 스텝 S102에서, 기동 신호 출력을 제2 마이컴(20)에 대해서 행한다. 제2 마이컴(20)에서는, 통상, 도 4에 나타내는 스텝 S204부터 스텝 S206을 고속으로 반복 처리하고 있으므로, 제1 마이컴(10)으로부터의 기동 신호는, 스텝 S204에서 곧바로 검출되고, 제2 마이컴(20)의 처리는 스텝 S205로부터 스텝 S202로 이동한다. 스텝 S202에서는, 순시 트립 특성의 데이터가 패럴렐 통신에 의해 제1 마이컴(10)에 송신된다.
한편, 제1 마이컴(10)에서는, 스텝 S102에서, 기동 신호 출력을 행한 후, 스텝 S103부터 스텝 S106을 고속으로 반복 처리하고 있으므로, 스텝 S103에 있어서, 곧바로 제2 마이컴(20)으로부터의 순시 트립 특성의 데이터는 취득된다. 순시 트립 특성의 데이터를 취득하면, 제1 마이컴(10)의 처리는 스텝 S104로부터 스텝 S105로 이동하여, 순시 트립 특성의 데이터의 설정과 시리얼 통신의 초기화가 행해져, 순시 트립 처리가 재개되는 것과 함께, 제2 마이컴(20)에 대해 시리얼 통신에 의한 부하 전류값의 송신이 재개되어, 시한 트립 처리가 계속된다.
다음으로, 제2 마이컴(20)이 리셋되었을 경우의 동작에 대해 설명한다.
제2 마이컴(20)이 리셋되면 도 4에 나타내는 스텝 S202에서, 순시 트립 특성의 데이터 통지가, 패럴렐 통신에 의해 제1 마이컴(10)에 대해서 행해진다. 제1 마이컴(10)에서는, 통상, 도 3에 나타내는 스텝 S103부터 스텝 S106을 고속으로 반복 처리하고 있으므로, 제2 마이컴(20)으로부터의 순시 트립 특성의 데이터 통지는, 스텝 S103에서 곧바로 검출되고, 제1 마이컴(10)의 처리는 스텝 S104로부터 스텝 S105로 이동한다. 스텝 S105에서는, 순시 트립 특성의 데이터의 설정과 시리얼 통신의 초기화가 행해져, 제2 마이컴(20)에 대해 시리얼 통신에 의한 부하 전류값의 송신이 재개되므로, 제2 마이컴(20)은 단시간에 시한 트립 처리(208c)를 재개할 수 있다.
이상 설명한 바와 같이, 제1 마이컴(10)이 리셋되었을 경우에는, 포트 출력인 기동 신호가, 제1 마이컴(10)으로부터 제2 마이컴(20)에 출력되어, 제1 마이컴(10)이 재기동된 것이 제2 마이컴(20)에 통지되므로, 기동 신호의 통지를 받은 제2 마이컴(20)은, 신속하게 제1 마이컴(10)에 순시 트립 특성의 데이터를 패럴렐 통신에 의해 송신할 수 있어, 제1 마이컴(10)의 순시 트립 처리를 단시간에 복구할 수 있다.
또한, 제2 마이컴(20)이 리셋되었을 경우에는, 순시 트립 특성의 데이터가 패럴렐 통신으로 제2 마이컴(20)으로부터 제1 마이컴(10)에 출력되어, 제2 마이컴(20)이 재기동된 것이 제1 마이컴(10)에 통지되므로, 순시 트립 특성의 데이터를 수신한 제1 마이컴(10)은, 시리얼 통신의 초기화를 행하여, 제2 마이컴(20)에 대해 시리얼 통신에 의한 부하 전류값의 송신을 재개할 수 있어, 제2 마이컴(20)은 단시간에 시한 트립 처리(208c)를 재개할 수 있다.
본 실시 형태에 의하면, 제1 마이컴(10)은 자신이 재기동된 것을 제2 포트 출력(107)에 의해 제2 마이컴(20)에 통지하고, 제2 마이컴(20)은 자신이 재기동된 것을 패럴렐 통신(206b)에 의해 제1 마이컴(10)에 통지하기 때문에, 이상이 발생한 마이크로컴퓨터만을 리셋해도, 단시간에 통신 동기가 복귀되어, 정상인 마이크로컴퓨터를 리셋할 필요가 없기 때문에, 전자식 회로 차단기(300)에 있어서의 신뢰성의 향상을 도모할 수 있다.
또한, 제1 마이컴(10)은 제2 포트 출력(107)으로, 제2 마이컴(20)은 패럴렐 통신(206b)으로, 자신이 재기동된 것을 통지하므로, 상호의 통신 동기를 회복하기 위해, 외부에 특수한 하드웨어 회로 등이 불필요하고, 소프트웨어만으로 실현할 수 있으므로, 전자식 회로 차단기(300)의 저비용을 도모할 수 있다.
또한, 제2 마이컴(20)이 재기동되었을 경우에는, 패럴렐 통신(206b)에 의해 통지를 순시 트립 특성의 데이터의 송신과 동시에 행하기 때문에, 시리얼 통신을 매우 짧은 시간에 복구시켜, 제2 마이컴(20)의 시한 트립 처리(208c)를 단시간에 재개할 수 있어, 전자식 회로 차단기(300)의 신뢰성을 향상시킬 수 있다.
또한, 제1 마이컴(10)이 리셋되었을 경우에는, 정상인 상태로 복귀된 것을 기동 신호로서 포트 출력에 의해 제2 마이컴(20)에 통지하고, 신속하게 제2 마이컴(20)으로부터 특성 데이터를 패럴렐 통신으로 수신하므로, 제1 마이컴(10)이 순시 트립의 특성 데이터를 상실하고 있는 시간이 단축되어, 안전성을 향상시킬 수 있다.
또한, 마찬가지로 시리얼 통신도 단시간에 복구되므로, 제2 마이컴(20)은 시한 트립 처리를 단시간에 재개할 수 있어, 신뢰성을 향상시킬 수 있다.
실시 형태 2.
실시 형태 1에서는, 설정부(5)가 시한 트립 처리를 행하는 제2 마이컴(20)에 접속된 경우를 나타냈지만, 본 실시 형태에서는, 설정부(5)가 순시 트립 처리를 행하는 제1 마이컴(10)에 접속된 경우에 대해 설명한다.
도 5는 본 발명의 실시 형태 2에 있어서의 전자식 회로 차단기를 구성하는 마이크로컴퓨터의 기능을 나타내는 기능 블록도, 도 6은 도 5에 나타내는 제1 마이컴(10)의 메인 처리를 나타내는 플로차트, 도 7은 도 5에 나타내는 제2 마이컴(20)의 메인 처리를 나타내는 플로차트이다.
본 실시 형태에 있어서의 전자식 회로 차단기(301)에서는, 설정부(5)가 제1 마이컴(10)에 접속되어 있다. 또한, 제1 마이컴(10)에는, 제1 포트 출력(106a) 대신에, 제2 마이컴(20)으로부터의 기동 신호를 입력하는 포트 입력(106d)이 마련되어 있고, 제2 마이컴(20)에는, 포트 입력(206a) 대신에, 제1 마이컴(10)에 기동 신호를 출력하는 제2 포트 출력(206d)이 마련되어 있다. 그 밖의 구성은, 도 1에 나타내는 실시 형태 1과 마찬가지이므로, 설명을 생략한다.
다음으로, 본 실시 형태에 있어서의 제1 마이컴(10) 및 제2 마이컴(20)의 소프트웨어 동작에 대해 설명한다.
도 5에 나타내는 바와 같이, 제1 마이컴(10)의 CPU(101)에 의한 소프트웨어 처리는, A/D 변환 회로(105)로부터의 디지털 신호에 기초하여 전로의 각 상에 흐르는 부하 전류값을 연산하는 계측 연산 처리(108a)와, 제2 마이컴(20)과 통신하기 위한 메인 처리(108b)와, 통신에 의해 제2 마이컴(20)으로부터 취득한 과전류 트립 특성 데이터 및 계측 연산 처리(108a)로 연산한 부하 전류값에 기초하여 트립 회로(6)에 순시 트립 신호를 출력하는 순시 트립 처리(108c)와, 설정부(5)에 의해 설정된 과전류 트립 특성 데이터를 기억하기 위한 설정 처리(108d)로 구성되어 있다.
제2 마이컴(20)의 CPU(201)에 의한 소프트웨어 처리는, 제1 마이컴(10)과 통신하기 위한 메인 처리(208a)와, 제1 마이컴(10)으로부터 취득한 부하 전류값 및 제1 마이컴(10)으로부터 취득한 시한 트립 특성의 데이터에 기초하는 연산에 의해, 트립 회로(6)에 시한 트립 신호를 출력하는 시한 트립 처리(208c)로 구성되어 있다.
다음으로, 전자식 회로 차단기(301)를 실현하기 위한 제1 마이컴(10)의 메인 처리(108b) 및 제2 마이컴(20)의 메인 처리(208a)에 대해서, 플로차트에 기초하여 설명한다.
먼저, 제1 마이컴(10)의 메인 처리(108b)에 대해 설명한다.
도 6에 나타내는 바와 같이, 제1 마이컴(10)은, 기동하면, 스텝 S101로 진행하여, 입출력 포트의 설정 등의 초기 처리를 행한다. 다음으로 스텝 S102a로 진행하여, 패럴렐 통신에 의해 제2 마이컴(20)에 대해 시한 트립 특성의 데이터를 송신한 후, 스텝 S102b로 진행한다. 스텝 S102b에서는, 시리얼 통신의 초기화를 행하고, 스텝 S103a로 진행한다. 스텝 S103a에서는, 포트 입력(106d)을 체크하여, 제2 마이컴(20)으로부터 기동 신호가 입력되고 있지 않은지 체크한다. 그 후, 스텝 S104a로 진행하여, 스텝 S103a에서 기동 신호를 수신했을 경우에는, 제2 마이컴(20)이 재기동된 것을 의미하기 때문에, 스텝 S102a로 돌아가서 제2 마이컴(20)에 대해 시한 트립 특성의 데이터를 패럴렐 통신으로 송신한 후, 이후의 처리를 반복한다. 스텝 S104a에서 기동 신호를 수신하지 않았을 경우에는, 스텝 S106으로 진행한다.
스텝 S106에서는, 시리얼 통신에 의한 주기(예를 들면, 12.5m초 주기)인지 여부의 판정을 행한다. 시리얼 통신의 주기인 경우에는, S107로 진행하고, 시리얼 통신의 주기가 아닌 경우에는, S103으로 돌아가서, 스텝 S103 이후의 처리를 반복한다. 스텝 S107에서는, 시리얼 통신에 의한 주기 통신의 기동을 행하여, 주기적으로 시한 트립 특성의 데이터 및 부하 전류값을 제1 마이컴(10)과 제2 마이컴(20)의 사이에서 통신하고, 스텝 S108로 진행한다. 스텝 S108에서는, 제1 마이컴(10)에 내장된 워치도그 타이머(104)에 대해 러닝 펄스 RPS의 출력을 행하여, 워치도그 타이머(104)를 리셋한 후, 스텝 S103a로 돌아가서, 스텝 S103a 이후의 처리를 반복한다.
다음으로, 제2 마이컴(20)의 메인 처리(208a)에 대해 설명한다.
도 7에 나타내는 바와 같이, 제2 마이컴(20)이 기동하면, 스텝 S201로 진행하여, 입출력 포트의 설정 등의 초기 처리를 행한다. 다음으로 스텝 S202b로 진행하여, 제2 포트 출력(206d)으로부터, 제1 마이컴(10)의 포트 입력(106d)에 대해, 기동 신호의 출력을 행한다. 다음으로 스텝 S203a로 진행하여, 패럴렐 통신에 의해 제1 마이컴(10)으로부터 시한 트립 특성의 데이터를 수신했는지 체크한다. 그 후, 스텝 S204a로 진행하여, 스텝 S203a에서 특성 데이터를 수신하고 있었을 경우에는, 스텝 S205a로 진행하고, 스텝 S203a에서 특성 데이터를 수신하지 않았을 경우에는, 스텝 S206으로 진행한다.
스텝 S205a에서는, 제1 마이컴(10)이 재기동된 것을 의미하기 때문에, 제1 마이컴(10)으로부터 수신한 시한 트립 특성의 데이터를 시한 트립 처리(208c)에 설정하고, 추가로, 시리얼 통신의 초기화를 행한 후, 스텝 S206으로 진행한다. 스텝 S206에서는, 시리얼 통신에 의한 주기(예를 들면, 12.5m초 주기)인지 여부의 판정을 행한다. 시리얼 통신의 주기인 경우에는, S207로 진행하고, 시리얼 통신의 주기가 아닌 경우에는, S203a로 돌아가서, 스텝 S203a 이후의 처리를 반복한다.
스텝 S207에서는, 시리얼 통신에 의한 주기 통신을 행하여, 주기적으로, 시한 트립 특성의 데이터 및 부하 전류값을 제1 마이컴(10)과 제2 마이컴(20)의 사이에서 통신하고, 스텝 S208로 진행한다. 스텝 S208에서는, 제2 마이컴(20)에 내장된 워치도그 타이머(204)에 대해 러닝 펄스 RPS의 출력을 행하여, 워치도그 타이머(204)를 리셋한 후, 스텝 S203a로 돌아가서, 스텝 S203a 이후의 처리를 반복한다.
다음으로, 제1 마이컴(10)이 리셋되었을 경우에 대해 설명한다.
제1 마이컴(10)이 리셋되면 도 6에 나타내는 스텝 S102a에서, 시한 트립 특성의 데이터 통지를 패럴렐 통신에 의해 제2 마이컴(20)에 대해서 행한다. 제2 마이컴(20)에서는, 통상, 도 7에 나타내는 스텝 S203a부터 스텝 S206을 고속으로 반복 처리하고 있으므로, 제1 마이컴(10)으로부터의 시한 트립 특성의 데이터 통지는, 스텝 S203a에서 곧바로 취득된다. 시한 트립 특성의 데이터를 취득하면, 제2 마이컴(20)의 처리는 스텝 S204a로부터 스텝 S205a로 이동하여, 시한 트립 특성의 데이터의 설정과 시리얼 통신의 초기화가 행해져, 제1 마이컴(10)으로부터 시리얼 통신에 의한 부하 전류값의 수신이 재개되므로, 제2 마이컴(20)은 단시간에 시한 트립 처리(208c)를 재개할 수 있다.
다음으로, 제2 마이컴(20)이 리셋되었을 경우에 대해 설명한다.
제2 마이컴(20)이 리셋되면 도 7에 나타내는 스텝 S202b에서, 기동 신호의 출력이, 제2 포트 출력에 의해 제1 마이컴(10)에 대해서 행해진다. 제1 마이컴(10)에서는, 통상, 도 6에 나타내는 스텝 S103a부터 스텝 S106을 고속으로 반복 처리하고 있으므로, 제2 마이컴(20)으로부터의 기동 신호의 출력은, 스텝 S103a에서 곧바로 검출된다. 그러면, 제1 마이컴(10)의 처리는 스텝 S104a로부터 스텝 S102a로 돌아가서, 스텝 S102a에서, 시한 트립 특성의 데이터 통지가 패럴렐 통신에 의해 제2 마이컴(20)에 행해진다.
한편, 제2 마이컴(20)에서는, 스텝 S203a부터 스텝 S206을 고속으로 반복 처리하고 있으므로, 스텝 S203a에 있어서, 곧바로 제1 마이컴(10)으로부터의 시한 트립 특성의 데이터 통지는 취득된다. 시한 트립 특성의 데이터를 취득하면, 제2 마이컴(20)의 처리는 스텝 S204a로부터 스텝 S205a로 이동하여, 시한 트립 특성의 데이터의 설정과 시리얼 통신의 초기화가 행해져, 제1 마이컴(10)으로부터 시리얼 통신에 의한 부하 전류값의 수신이 재개되므로, 제2 마이컴(20)은 단시간에 시한 트립 처리(208c)를 재개할 수 있다.
이상 설명한 바와 같이, 제1 마이컴(10)이 리셋되었을 경우에는, 시한 트립 특성의 데이터가 패럴렐 통신으로, 제1 마이컴(10)으로부터 제2 마이컴(20)에 출력되어, 제1 마이컴(10)이 재기동된 것이 제2 마이컴(20)에 통지되므로, 시한 트립 특성의 데이터의 통지를 받은 제2 마이컴(20)은, 신속하게 시리얼 통신의 초기화를 행하여, 제1 마이컴(10)으로부터 시리얼 통신에 의한 부하 전류값의 수신을 재개할 수 있어, 단시간에 시한 트립 처리(208c)를 재개할 수 있다.
또한, 제2 마이컴(20)이 리셋되었을 경우에는, 포트 출력인 기동 신호가, 제2 마이컴(20)으로부터 제1 마이컴(10)에 출력되어, 제2 마이컴(20)이 재기동된 것이 제1 마이컴(10)에 통지되므로, 기동 신호를 검출한 제1 마이컴(10)은, 신속하게 시한 트립 특성의 데이터를 제2 마이컴(20)에 패럴렐 송신하는 것과 함께 시리얼 통신의 초기화를 행하여, 제2 마이컴(20)에 대해 시리얼 통신에 의한 부하 전류값의 송신을 재개할 수 있어, 단시간에 제2 마이컴(20)의 시한 트립 처리(208c)를 재개시킬 수 있다.
본 실시 형태에 의하면, 제1 마이컴(10)은 자신이 재기동된 것을 패럴렐 통신(106b)에 의해 제2 마이컴(20)에 통지하고, 제2 마이컴(20)은 자신이 재기동된 것을 제2 포트 출력(206d)에 의해 제1 마이컴(10)에 통지하기 때문에, 이상이 발생한 마이크로컴퓨터만을 리셋해도, 단시간에 통신 동기가 복귀되어, 정상인 마이크로컴퓨터를 리셋할 필요가 없기 때문에, 전자식 회로 차단기(301)에 있어서의 신뢰성의 향상을 도모할 수 있다.
또한, 제1 마이컴(10)은 패럴렐 통신(106b)으로, 제2 마이컴(20)은 제2 포트 출력(206d)으로, 자신이 재기동된 것을 통지하므로, 상호의 통신 동기를 회복하기 위해서, 외부에 특수한 하드웨어 회로 등이 불필요하고, 소프트웨어만으로 실현할 수 있으므로, 전자식 회로 차단기(300)의 저비용을 도모할 수 있다.
또한, 제1 마이컴(10)이 재기동되었을 경우에는, 패럴렐 통신(106b)에 의해 통지를 시한 트립 특성의 데이터의 송신과 동시에 행하기 때문에, 시리얼 통신을 매우 짧은 시간에 복구시켜, 제2 마이컴(20)의 시한 트립 처리(208c)를 단시간에 재개할 수 있어, 전자식 회로 차단기(301)의 신뢰성을 향상시킬 수 있다.
실시 형태 3.
복수의 마이크로컴퓨터를 탑재하고, 각각이 트립 신호의 출력 회로를 가지는 전자식 회로 차단기에서는, 종래의 부족 전압 동작 금지 회로를 적용했을 경우, 리셋 회로도 복수로 되어, 리셋 회로의 구동 전압에 편차가 존재하게 된다. 그 때문에, 모든 리셋 회로가 구동 전압 이상이 될 때까지 부족 전압 동작 금지 회로는 기능하지 않아, 각 마이크로컴퓨터의 잘못된 트립 신호 출력을 막을 수 없는 전원 전압의 영역이 존재한다. 또한, 각 리셋 회로의 해제 전압에도 마찬가지로 편차가 존재하기 때문에, 모든 마이크로컴퓨터의 리셋 상태가 해제되지 않았음에도 불구하고 의사 부하 전류가 정지되어, 전원 회로가 불안정한 상태가 되는 일이 있다.
도 8은 실시 형태 3에 따른 발명의 일 실시예를 나타내는 회로도이다. 본 실시 형태에 있어서의 전자식 회로 차단기(302)는, 도 8에 나타내는 바와 같이, 각 전로(1a, 1b, 1c)에 흐르는 부하 전류가, 전류 검출 장치인 변류기(3a, 3b, 3c)에 의해서 검출되고, 변류기(3a, 3b, 3c)의 2차측 출력 전류는, 전원 회로(9)의 정류 회로(9a)를 통해서 전류 검출 회로(4)에 입력되어 부하 전류값에 따른 전압 신호로 변환된다. 변환된 전압 신호는 제1 마이컴(10)에 입력되어, A/D 변환 회로(105)에 의해서 입력된 전압의 크기에 따른 디지털 값으로 변환된다. 부하 전류의 디지털 값은 실시 형태 1과 마찬가지로 처리되고, 순시 트립 처리(108c)는 순시 트립 특성의 영역을 넘었을 때에 역류 방지용 다이오드(14)를 통해 접속된 트립 회로(6)에 순시 트립 신호 S1을 제2 포트 출력(107)으로부터 하이레벨 출력한다.
한편, A/D 변환 회로(105)에 의해서 변환된 입력 전압의 디지털 값은 계측 연산 처리(108a)에 의해서 소정의 주기에 있어서의 실효값과 최대값이 산출되고, 그 디지털 값은 통신 회로(106)에 넘겨진다. 통신 회로(106)는 제2 마이컴(20)의 통신 회로(206)와 접속되어 있고, 산출된 실효값과 최대값의 디지털 값을 수신하여, 제2 마이컴(20)의 시한 트립 처리(208c)에 각각 넘겨준다. 시한 트립 처리(208c)는 넘겨받은 디지털 값, 즉 변류기(3a, 3b, 3c)의 2차 출력 전류의 크기에 따라서 동작을 행하여, 과전류인 경우에는 한시 동작을 행한 후, 제1 포트 출력(207)으로부터 역류 방지용 다이오드(15)를 통해 접속된 트립 회로(6)에 시한 트립 신호 S2를 하이레벨 출력한다.
변류기(3a, 3b, 3c)는 전로(1a, 1b, 1c)에 흐르는 부하 전류에 의해서 정류 회로(9a)를 통해서 2차 출력 전류를 강압 회로(9b)에 공급한다. 강압 회로(9b)는 일정한 강압된 정전원 Vdd를 생성하고, 리셋 회로(7) 및 제1, 제2 마이컴(10, 20)에 각각 공급한다. 리셋 회로(7)는 강압 회로(9b)가 생성하는 정전원 Vdd의 전압값을 감시하여, 그 전압값이 소정값(예를 들면 2.8V) 이상이 되었을 경우, 리셋 신호 S3를 로우레벨로부터 하이레벨로 한다. 리셋 신호 S3는 의사 부하 전류 회로(12)의 트랜지스터(12a)에 입력되고, 트랜지스터(12a)의 베이스-이미터간의 전위차가 없어짐으로써 컬렉터 전류는 제로가 된다. 그 때문에, 저항체(12b)의 양단에 발생하고 있던 전압도 제로가 되어, 트립 회로(6)의 입력부에 접속된 AND 회로(13)의 트랜지스터(13a)의 베이스-이미터간의 전위차도 없어진다.
즉, 강압 회로(9b)가 생성하는 정전원 Vdd의 전압값이 소정값 미만이면, 의사 부하 전류 회로(12)의 저항체(12b)에 전류를 흘리는 것과 동시에 트립 회로(6)에 접속된 트랜지스터(13a)에 의해 트립 회로(6)의 입력부는 로우레벨로 유지되어, 제1, 제2 마이컴(10, 20)으로부터 각 트립 신호 S1, S2가 잘못해서 하이레벨로 출력되어도 트립 회로(6)가 구동되는 일은 없다. 정전원 Vdd가 소정값 이상이면, 의사 부하 전류 회로(12)의 저항체(12b)에 흐르는 전류는 감소하고, 동시에 트랜지스터(13a)가 OFF로 되기 때문에, 제1, 제2 마이컴(10, 20) 중 어느 것이 트립 신호 S1, S2를 하이레벨로 출력했을 경우, 트립 회로(6)이 구동되어 트립 장치(8)가 여자(勵磁)되므로, 개폐 기구를 통해서 기계적으로 개폐 접점(2)을 개리(開離)시킬 수 있는 상태가 된다.
개폐 접점(2)이 열림에서 닫힘 상태로 되었을 경우나 부하 기기가 투입된 직후 등은, 강압 회로(9b)가 과도적인 상태로 되어, 정전원 Vdd는 서서히 상승한다. 제1, 제2 마이컴(10, 20)의 동작 전압 이하의 영역에서는, 제1, 제2 마이컴(10, 20)의 동작은, 불안정하고, 트립 신호 S1, S2가 하이레벨, 즉, 잘못된 신호가 트립 회로(6)에 출력될 우려가 있다.
그렇지만, 전술한 바와 같이 리셋 회로(7)는 강압 회로(9b)의 정전원 Vdd의 전압값을 감시하고 있으므로, 출력전압이 소정값 미만이면 리셋 신호 S3는, 로우레벨이 유지되어, 제1, 제2 마이컴(10, 20)의 트립 신호 S1, S2는 무효화되기 때문에, 트립 회로(6)는 도통되지 않아, 트립 동작은 행해지지 않는다. 강압 회로(9b)의 정전원 Vdd가 소정값에 이른 시점에서, 리셋 신호 S3가 하이레벨이 되어, 제1, 제2 마이컴(10, 20)의 트립 신호 S1, S2가 유효한 상태가 된다.
리셋 회로(7)의 리셋 신호 S3는, 제1, 제2 마이컴(10, 20)의 리셋 단자(109, 209)에 공통으로 접속되어 있어, 제1, 제2 마이컴(10, 20)은 자신의 동작 전압 이상의 전원이 인가되고 있는 경우에서도 리셋 단자(109, 209)로의 입력이 로우레벨인 한, A/D 변환 회로(105), 계측 연산 처리(108a), 순시 트립 처리(108c), 시한 트립 처리(208c), 통신 회로(106, 206)가 기능하는 일은 없고, 리셋 단자(109, 209)로의 입력이 하이레벨이 되었을 때, 처음으로 연산 처리를 개시하여, 전로(1a, 1b, 1c)에 흐르는 부하 전류에 따른 트립 동작을 행할 수 있는 상태가 된다.
강압 회로(9b)의 정상 상태에 있어서, 전로(1a, 1b, 1c)에 흐르는 부하 전류가 감소하여, 정전원 Vdd의 전압값이 소정값 미만으로 저하되었을 경우는, 리셋 회로(7)의 리셋 신호 S3가 하이레벨로부터 로우레벨로 바뀌어, 트랜지스터(13a)가 도통됨으로써 제1, 제2 마이컴(10, 20)의 트립 신호 S1, S2를 무효화한다. 동시에 제1, 제2 마이컴(10, 20)의 리셋 단자(109, 209)에 로우레벨의 리셋 신호를 입력함으로써 제1, 제2 마이컴(10, 20)의 연산 처리를 정지하고, 리셋 상태로 유지된다. 그 후, 전로(1a, 1b, 1c)에 흐르는 부하 전류가 증가되었을 경우에는 정전원 Vdd의 전압값이 상승하여, 소정값을 초과하면 리셋 회로(7)의 리셋 신호 S3가 로우레벨로부터 하이레벨로 바뀌어, 제1, 제2 마이컴(10, 20)의 트립 신호 S1, S2를 유효화하는 것과 함께, 제1, 제2 마이컴(10, 20)의 리셋 단자(109, 209)에 하이레벨의 리셋 신호를 입력함으로써 제1, 제2 마이컴(10, 20)의 리셋 상태가 해제되고, 연산 처리를 재개한다.
이와 같이 단일의 리셋 회로(7)에 의해서, 제1, 제2 마이컴(10, 20)은 항상 전원 전압이 정상으로 되었을 경우에만 연산 처리를 개시하여, 그 트립 신호 S1, S2가 유효화가 된다.
또한, 그 밖의 구성에 대해서는, 실시 형태 1과 마찬가지이며, 동일 부호를 부여함으로써 설명을 생략한다.
본 실시 형태에 의하면, 리셋 회로를 리셋 회로(7)만으로 했으므로, 리셋 회로의 구동 전압 및 해제 전압의 편차가 존재하지 않고, 항상 일정한 전압 임계값에 의해 전원 전압을 감시하여, 전원 상태가 불안정한 경우에 있어서의 각 마이크로컴퓨터로부터의 잘못된 트립 신호 출력을 부족 전압 동작 금지 회로에 의해 방지할 수 있다.
또한, 리셋 회로를 리셋 회로(7)만으로 하기 때문에, 리셋 회로(7), AND 회로(13) 및 의사 부하 전류 회로(12)로 이루어지는 부족 전압 동작 금지 회로에 있어서의 부품 개수를 삭감할 수 있어, 실장 면적을 작게 또한 염가로 전자식 회로 차단기를 구성할 수 있다.
실시 형태 4.
도 9는 실시 형태 4에 따른 전자식 회로 차단기를 나타내는 회로도이다. 본 실시 형태에 있어서의 전자식 회로 차단기(303)는, 도 9에 나타내는 바와 같이, AND 회로(13)로서 트랜지스터(13a)와 트립 회로(6)의 입력부의 사이에 저항(13b)을 직렬로 마련하고, 트랜지스터(13a) 및 트립 회로(6)의 접속점과 그라운드 간에 저항(13c)을 마련한 것이다. 리셋 회로(7)는 강압 회로(9b)의 정전원 Vdd의 전압값을 감시하는 것과 함께 그 정전원 전압에 의해서 구동하고 있다. 그 때문에, 전로(1a, 1b, 1c)에 흐르는 부하 전류가 작고(예를 들면 정격 전류의 10%), 강압 회로(9b)가 생성하는 정전원 Vdd의 전압값이 작은(예를 들면 0.7V) 경우, 리셋 회로(7)가 구동되지 않고, 리셋 신호 S3가 하이레벨, 즉 정전원 Vdd와 동전위로 되는 영역이 존재한다.
이 영역에 있어서 제1, 제2 마이컴(10, 20)으로부터 잘못된 트립 신호 S1, S2가 출력되었을 경우, 트립 회로(6)가 구동되어, 전자식 회로 차단기가 오동작해 버린다.
그래서, 저항체(13b, 13c)에 의한 전압 분할 회로를 마련함으로써, 이와 같은 전압 영역에 있어서의 잘못된 트립 신호 S1, S2의 전압값을 작게 하고, 트립 회로(6)의 구동 전압 이하로 되도록 저항(13b, 13c)의 저항값을 조정함으로써, 오동작을 방지할 수 있어, 한층 더 전자식 회로 차단기(303)의 신뢰성의 향상이 도모된다. 물론, 저항(13b, 13c)은 정상 상태에 있어서 트립 신호 S1, S2가 하이레벨 출력되었을 때, 트립 회로(6)의 구동 전압 이상이 되도록 저항값을 조정할 필요가 있는 것은 말할 것도 없다.
실시 형태 5.
다음으로, 본 발명의 실시 형태 5에 따른 전자식 회로 차단기에 대해 설명한다.
도 10은 실시 형태 5에 따른 전자식 회로 차단기를 나타내는 회로도이다.
일반적으로, 마이크로컴퓨터의 리셋 단자는 펌웨어를 기입하기 위한 디버그 단자로서도 사용되는 일이 있고, 회로가 구성된 상태, 즉 제1, 제2 마이컴(10, 20)의 각 리셋 단자가 공통으로 된 상태에 있어서, 한쪽의 마이컴에 펌웨어를 S/W 기입 단자로부터 기입했을 경우, 데이터의 송수신에 의해 리셋 단자가 하이레벨, 로우레벨을 반복하기 때문에, 다른 쪽의 마이컴이 리셋 스타트를 반복하게 된다. 여기서, 다른 쪽의 마이컴이 리셋 해제시에 리셋 단자를 범용 출력 단자로서 설정되도록 하는 사양이었을 경우, S/W 기입용 데이터의 송수신 파형을 저해하여, 기입을 할 수 없는 것과 같은 문제가 상정된다.
그래서, 본 실시 형태에 있어서의 전자식 회로 차단기(304)는, 도 10에 나타내는 바와 같이, 제1 마이컴(10)의 리셋 단자(109)와 제2 마이컴(20)의 리셋 단자(209) 사이에 마련된 버퍼 회로(17)와, 일단이 제1 마이컴(10)의 리셋 단자(109)에 접속되고, 타단이 제2 마이컴(20)의 리셋 단자(209)에 접속되어 있는 S/W 기입부(16)를 구비한 것이다.
버퍼 회로(17)는 리셋 회로(7)의 출력이 입력된 인버터(17a)와, 인버터(17a)의 출력이 게이트에 접속되고, 소스가 그라운드에 접속된 FET(17b)와, 일단이 정전원 Vdd에 접속되고, 타단이 FET(17b)의 드레인에 접속된 저항(17c)으로 구성되어 있다. 또한, 그 밖의 구성에 대해서는, 실시 형태 1과 마찬가지이며, 동일 부호를 부여함으로써 설명을 생략한다.
리셋 회로(7)로부터의 리셋 신호 S3는 버퍼 회로(17)의 인버터(17a)에 입력되고, 리셋 신호 S3가 하이레벨인 경우에 있어서 FET(17b)의 드레인-소스 간은 하이 임피던스로 되고, 저항(17c)을 통해서 하이레벨의 신호가 제2 마이컴(20)의 리셋 단자(209)에 입력된다. 리셋 신호 S3가 로우레벨인 경우에 있어서는 FET(17b)가 온 되고, FET(17b)의 드레인과 저항(17c)의 접속점은 로우레벨이 되어, 제2 마이컴(20)의 리셋 단자(209)에 로우레벨이 입력된다.
이것에 의해, 한쪽의 마이컴(예를 들면, 제1 마이컴(10))의 S/W 기입용 데이터의 송수신에 의한 리셋 스타트가 다른 쪽의 마이컴(예를 들면, 제2 마이컴(20))에서 반복되었다고 해도, 제2 마이컴(20)의 리셋 단자(209)로의 신호가 제1 마이컴(10)의 리셋 단자(109)에 영향을 주게 되는 일은 없다.
본 실시 형태에 의하면, 제1, 제2 마이컴(10, 20)의 리셋 단자(109, 209)간에 버퍼 회로(17)를 마련했으므로, 제2 마이컴(20)의 리셋 단자(209)의 전위가 변화되었을 경우에 있어서도, 제1 마이컴(10)의 리셋 단자(109)나 의사 부하 전류 회로(12)의 입력이 영향을 받는 것을 막을 수 있다.
실시 형태 6.
다음으로, 본 발명의 실시 형태 6에 따른 전자식 회로 차단기에 대해 설명한다.
도 11은 실시 형태 6에 따른 전자식 회로 차단기의 회로도이다. 본 실시 형태에 있어서의 전자식 회로 차단기(305)는, 도 11에 나타내는 바와 같이, 실시 형태 5의 버퍼 회로(17) 대신에, 스위칭 회로(18)를 마련한 것이다. S/W 기입부(16)가 구동하고 있는 경우에는, 스위칭 회로(18)를 열림으로 하여 정상으로 S/W가 기입되도록 제어하고, S/W가 기입되지 않는 경우에는, 스위칭 회로(18)를 닫힘으로 하도록 동작시킨다. 또한, 그 밖의 구성에 대해서는, 실시 형태 5와 마찬가지이며, 동일 부호를 부여함으로써 설명을 생략한다.
2 개폐 접점, 3 전류 검출 장치, 4 전류 검출 회로, 5 설정부,
6 트립 회로, 7 리셋 회로, 8 트립 장치,
10 제1 마이크로컴퓨터, 20 제2 마이크로컴퓨터,
106 통신 회로,
106a 제1 포트 출력, 106b 패럴렐 통신, 106c 시리얼 통신,
107 제2 포트 출력, 206 통신 회로,
206a 포트 입력, 206b 패럴렐 통신, 206c 시리얼 통신,
207 제1 포트 출력, 300 전자식 회로 차단기.

Claims (7)

  1. 전로를 개폐하는 개폐 접점과, 상기 전로의 전류를 검출하는 전류 검출 장치와,
    상기 전류 검출 장치의 출력 신호가 입력되고, 순시 트립 신호를 출력하는 제1 마이크로컴퓨터와,
    상기 제1 마이크로컴퓨터로부터 상기 전로를 흐르는 전류 정보를 취득하고 시한 트립 신호를 출력하는 제2 마이크로컴퓨터와,
    상기 순시 트립 신호 및 상기 시한 트립 신호에 기초하여 상기 개폐 접점을 개방하는 트립 장치를 가지고,
    상기 제1 마이크로컴퓨터는 자신이 재기동된 것을 포트 출력 또는 패럴렐 통신에 의해 상기 제2 마이크로컴퓨터에 통지하고,
    상기 제2 마이크로컴퓨터는 자신이 재기동된 것을 상기 패럴렐 통신 또는 상기 포트 출력에 의해 상기 제1 마이크로컴퓨터에 통지하는 것을 특징으로 하는 전자식 회로 차단기.
  2. 청구항 1에 있어서,
    상기 제2 마이크로컴퓨터에 접속되고, 상기 전로를 흐르는 전류에 따라 상기 개폐 접점을 개방하기 위한 순시 트립 특성 및 시한 트립 특성을 설정하는 설정부를 구비하고,
    상기 제2 마이크로컴퓨터는 상기 순시 트립 특성을 상기 제1 마이크로컴퓨터에 상기 패럴렐 통신으로 송신하는 것을 특징으로 하는 전자식 회로 차단기.
  3. 청구항 2에 있어서,
    상기 전류 정보를 정기적으로 상기 제1 마이크로컴퓨터로부터 상기 제2 마이크로컴퓨터로 송신하는 시리얼 통신부를 구비한 것을 특징으로 하는 전자식 회로 차단기.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 전류 검출 장치를 변류기로 구성하고,
    상기 변류기의 2차측에 접속되어, 상기 전로에 흐르는 전류에 따른 2차 출력 전류를 단일 방향으로 변환하는 정류 회로와,
    상기 정류 회로의 출력 단자에 접속되어, 일정한 강압된 전압을 출력하는 강압 회로와,
    상기 강압 회로가 소정의 전압에 미달되는 경우에 상기 제1 마이크로컴퓨터 및 상기 제2 마이크로컴퓨터의 리셋 제어를 동시에 행하는 단일의 리셋 회로와,
    상기 순시 트립 신호 및 상기 시한 트립 신호에 기초하여 상기 트립 장치를 구동하는 트립 회로와,
    상기 강압 회로의 전원 상승시 혹은 전원 불안정시에 있어서, 상기 트립 회로의 구동을 금지하는 부족 전압 동작 금지 회로를 구비한 것을 특징으로 하는 전자식 회로 차단기.
  5. 청구항 4에 있어서,
    상기 트립 회로의 입력 단자와 상기 순시 트립 신호의 출력 단자 및 상기 시한 트립 신호의 출력 단자의 접속점과의 사이에 삽입된 제1 저항체와, 상기 제1 저항체로부터 그라운드에 대해서 접속된 제2 저항체로 구성된 전압 분할 회로를 구비하고,
    상기 부족 전압 동작 금지 회로가 기능하지 않는 상기 강압 회로의 전압이 작은 영역에 있어서, 상기 순시 트립 신호 및 상기 시한 트립 신호를, 상기 트립 회로가 구동하지 않는 전압으로 제어하는 것을 특징으로 하는 전자식 회로 차단기.
  6. 청구항 5에 있어서,
    상기 단일의 리셋 회로와 상기 제1 마이크로컴퓨터 및 상기 제2 마이크로컴퓨터의 리셋 단자 사이에 마련된 버퍼 회로와,
    상기 제1 마이크로컴퓨터 및 상기 제2 마이크로컴퓨터의 리셋 단자에 각각 접속된 S/W 기입부를 구비하고,
    상기 제1 마이크로컴퓨터 및 상기 제2 마이크로컴퓨터 중 어느 한쪽의 마이크로컴퓨터의 리셋 단자를 이용하여 S/W 기입을 행하는 경우에 있어서도 다른 쪽의 마이크로컴퓨터의 리셋 단자의 출력에 영향을 주지 않고, 회로가 형성된 상태에 있어서도 상기 제1 마이크로컴퓨터 및 상기 제2 마이크로컴퓨터에 대한 S/W 기입을 가능하게 하는 것을 특징으로 하는 전자식 회로 차단기.
  7. 청구항 6에 있어서,
    상기 버퍼 회로를 스위치 회로로 치환하고, S/W 기입시에 상기 스위치 회로의 개폐 조작을 행함으로써, 회로가 형성된 상태에 있어서도 상기 제1 마이크로컴퓨터 및 상기 제2 마이크로컴퓨터에 대한 S/W 기입을 가능하게 하는 것을 특징으로 하는 전자식 회로 차단기.
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