KR20190113107A - 메모리 컨트롤러 및 이를 포함하는 메모리 시스템 - Google Patents

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Abstract

본 기술은 호스트로부터 언맵 정보를 수신받고, 상기 언맵 정보를 사용하여 다양한 언맵 동작들에 걸리는 시간을 연산하고, 연산 결과에 따라 상대적으로 적은 동작 시간이 걸리는 언맵 동작에 대한 언맵 커맨드를 출력하는 언맵 제어부; 다양한 어드레스 맵핑 정보가 저장되는 버퍼 메모리; 및 상기 호스트로부터 수신되는 커맨드에 응답하여 상기 언맵 제어부 및 상기 버퍼 메모리를 제어하는 제어 프로세서를 포함하는 메모리 컨트롤러 및 이를 포함하는 메모리 시스템을 포함한다.

Description

메모리 컨트롤러 및 이를 포함하는 메모리 시스템{Memory controller and memory system having the same}
본 발명은 메모리 컨트롤러 및 이를 포함하는 메모리 시스템에 관한 것으로, 언맵(unmap) 동작을 용이하게 수행할 수 있는 메모리 컨트롤러 및 이를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템(memory system)은 저장 장치(storage device) 및 메모리 컨트롤러(memory controller)를 포함할 수 있다.
저장 장치는 다수의 메모리 장치들을 포함할 수 있으며, 메모리 장치들은 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다. 예를 들면, 메모리 장치들은 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치들로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치들로 이루어질 수 있다.
메모리 컨트롤러는 호스트(host)와 저장 장치 사이에서 데이터 통신을 제어할 수 있다.
호스트는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 컨트롤러를 통해 메모리 장치와 통신할 수 있다. 호스트와 메모리 시스템 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들이 포함될 수 있다.
본 발명의 실시예는 언맵 업데이트(unmap update) 사이즈(size)에 따라 서로 다른 방식으로 언맵 동작을 수행함으로써 메모리 시스템의 언맵 동작 시간을 효율적으로 관리할 수 있는 메모리 컨트롤러 및 이를 포함하는 메모리 시스템을 포함한다.
본 발명의 실시예에 따른 메모리 컨트롤러는, 호스트로부터 언맵 정보를 수신받고, 상기 언맵 정보를 사용하여 다양한 언맵 동작들에 걸리는 시간을 연산하고, 연산 결과에 따라 상대적으로 적은 동작 시간이 걸리는 언맵 동작에 대한 언맵 커맨드를 출력하는 언맵 제어부; 다양한 어드레스 맵핑 정보가 저장되는 버퍼 메모리; 및 상기 호스트로부터 수신되는 커맨드에 응답하여 상기 언맵 제어부 및 상기 버퍼 메모리를 제어하는 제어 프로세서를 포함한다.
본 발명의 실시예에 따른 메모리 컨트롤러는, 언맵 정보를 수신하고, 상기 언맵 정보를 연산하여 제1 연산 결과 값 및 제2 연산 결과 값을 출력하는 연산부; 상기 제1 및 제2 연산 결과 값들을 서로 비교하여 판단 신호를 출력하는 언맵 판단부; 상기 판단 신호에 응답하여 제1 언맵 커맨드 또는 제2 언맵 커맨드를 출력하는 언맵 커맨드 출력부; 및 상기 제1 또는 제2 언맵 커맨드에 응답하여 서로 다른 언맵 동작을 수행하는 제어 프로세서를 포함한다.
본 발명의 실시예에 따른 메모리 시스템은, 사용자 블록 및 메타 데이터 블록이 포함된 메모리 장치; 언맵 요청 및 언맵 정보를 출력하는 호스트; 및 상기 언맵 요청 및 상기 언맵 정보에 따라 서로 다른 언맵 동작들에 걸리는 시간을 연산하고, 상기 연산 결과에 따라 맵핑 정보의 업데이트 시기를 제어하는 메모리 컨트롤러를 포함한다.
본 기술에 따른 메모리 컨트롤러는 언맵 업데이트 사이즈에 따라 다양한 방식으로 언맵 동작을 수행함으로써 언맵 동작 시간을 단축할 수 있고, 메모리 시스템 내부의 어드레스를 효율적으로 관리할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 3은 도 1의 언맵 제어부를 구체적으로 설명하기 위한 도면이다.
도 4는 도 3의 연산부를 구체적으로 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 언맵 동작을 설명하기 위한 순서도이다.
도 6은 호스트로부터 수신되는 언맵 정보를 설명하기 위한 도면이다.
도 7은 본 발명의 실시예에 어드레스 맵핑 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 실시예에 따른 L2P 맵과 P2L맵을 설명하기 위한 도면이다.
도 9는 본 발명의 실시예에 따른 L2 맵, L1 맵 및 L0 맵을 설명하기 위한 도면이다.
도 10 및 도 11은 본 발명의 실시예에 따른 제1 언맵 동작을 설명하기 위한 도면들이다.
도 12 및 도 13은 본 발명의 실시예에 따른 제2 언맵 동작을 설명하기 위한 도면들이다.
도 14는 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15는 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16은 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17은 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(1100)와, 상기 메모리 장치(1100)와 호스트(2000) 사이에서 통신하는 메모리 컨트롤러(1200)를 포함할 수 있다.
메모리 장치(1100)는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치(volatile memory device) 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치(non-volatile memory device)로 구현될 수 있다. 이하 실시예에서는 비휘발성 메모리 장치를 예를 들어 설명하도록 한다. 비휘발성 메모리 장치는 낸드 플래쉬 메모리 장치(NAND Flash memory device)일 수 있다.
메모리 장치(1100)는 다수의 채널(channel; CH)을 통해 메모리 컨트롤러(1200)와 통신할 수 있다. 예를 들면, 채널(CH)을 통해 커맨드, 어드레스 및 데이터 등이 전송될 수 있다. 도 1에는 하나의 메모리 장치(1100)가 도시되어 있으나, 메모리 시스템(1000) 내에는 다수의 메모리 장치들이 더 포함될 수 있으며, 이러한 경우, 다수의 채널들을 통해 메모리 장치들이 메모리 컨트롤러(1200)에 연결될 수 있다.
메모리 장치(1100)는 사용자 데이터가 저장되는 사용자 블록(user block; UB) 및 메타 데이터가 저장되는 메타 데이터 블록(meta data block; MDB)을 포함할 수 있다. 사용자 데이터는 메모리 시스템(1000)을 사용하는 사용자에 의해 프로그램, 리드 또는 소거될 수 있는 데이터이다. 메타 데이터는 사용자에 의해 관리되지 않고, 메모리 시스템(1000)의 내부 동작 수행 시 사용될 수 있다. 예를 들면, 메타 데이터는 맵핑 정보를 포함할 수 있다.
메모리 컨트롤러(1200)는 제어 프로세서(Control Processor; 200), 언맵 제어부(Unmap Controller; UMCAON; 210), 시스템 메모리(System Memory; 220), 메모리 인터페이스(memory Interface; 230), 버퍼 메모리(Buffer Memory; 240) 및 호스트 인터페이스(Host Interface; 250)를 포함할 수 있다.
제어 프로세서(200)는 메모리 장치(1100)를 제어하기 위한 각종 연산을 수행하거나, 커맨드(command) 및 어드레스(address)를 생성할 수 있다. 예를 들면, 제어 프로세서(200)는 호스트(2000)로부터 언맵 요청(unmap Request) 및 언맵 정보(unmap information)를 수신 받으면 언맵 동작이 수행될 수 있도록 언맵 제어부(210)를 제어할 수 있다. 또한, 제어 프로세서(200)는 다양한 동작들을 위한 펌웨어들을 수행할 수 있다. 여기서 언맵 동작이란, 호스트의 요청에 따라 메모리 시스템 내부에 저장된 맵핑 정보를 삭제하는 동작을 의미한다.
언맵 제어부(210)는 제어 프로세스(200)의 제어에 따라, 언맵 정보에 포함된 논리 블록 어드레스를 연산하고, 연산 결과에 따라 서로 다른 방식의 언맵 동작(unmap operation)을 수행하기 위한 언맵 커맨드(unmap command)를 선택적으로 출력하도록 구성될 수 있다.
시스템 메모리(220)는 메모리 컨트롤러(1200)의 동작에 필요한 다양한 정보들을 저장할 수 있다. 예를 들면, 시스템 메모리(220)에는 L0 맵, L1 맵, L2 맵 등이 저장될 수 있으며, 이 외에도 디버깅 정보(debugging information) 등의 정보가 저장될 수 있다. 여기서, L0, L1 및 L2는 논리 어드레스 맵핑 정보이다. 예를 들면, L0 맵은 L1 맵핑 정보를 포함할 수 있고, L1 맵은 L2 맵핑 정보를 포함할 수 있으며, L2 맵은 L2P 맵핑 정보를 포함할 수 있다. 시스템 메모리(220)는 RAM(random access memory), DRAM(dynamic RAM), SRAM(static RAM), 캐시(cache) 및 강하게 결합된 메모리(tightly coupled memory; TCM) 중 적어도 하나 이상으로 구성될 수 있다. 시스템 메모리(220)의 용량 제한으로 인하여 많은 정보가 저장될 수 없는 경우, 일부 정보는 버퍼 메모리(240)에 저장될 수도 있다.
메모리 인터페이스(230)는 메모리 컨트롤러(1200)와 메모리 장치(1100) 사이에서 커맨드, 어드레스 및 데이터 등을 주고받을 수 있다. 예를 들면, 메모리 인터페이스(230)는 채널(CH)을 통해 메모리 장치(1100)에 커맨드, 어드레스 및 데이터 등을 전송할 수 있고, 메모리 장치(1100)로부터 데이터 등을 수신할 수 있다. 여기서, 커맨드는 내부 커맨드(internal command)일 수 있고, 어드레스는 논리적 어드레스(logical address)일 수 있다.
버퍼 메모리(240)는 메모리 시스템(1000)의 동작 수행 시 사용되는 데이터를 임시로 저장할 수 있다. 예를 들면, 버퍼 메모리(240)는 프로그램 동작 시, 선택된 메모리 장치(1100)의 프로그램 동작이 패스(pass)될 때까지 원본 프로그램 데이터를 임시로 저장할 수 있다. 또는, 버퍼 메모리(240)는 리드 동작 시, 메모리 장치(1100)로부터 리드된 데이터를 임시로 저장한 후, 호스트 인터페이스(250)에 데이터를 순차적으로 전송할 수 있다. 또한 버퍼 메모리(240)는 어드레스 맵들을 저장할 수 있다. 이러한 버퍼 메모리(240)는 DRAM으로 구성될 수 있다.
호스트 인터페이스(250)는 메모리 컨트롤러(1200)와 호스트(2000) 사이에서 커맨드, 어드레스 및 데이터 등을 주고받을 수 있다. 예를 들면, 호스트 인터페이스(250)는 호스트(2000)로부터 커맨드, 어드레스 및 데이터 등을 수신할 수 있고, 호스트(2000)에 데이터 등을 전송할 수 있다. 여기서, 커맨드는 외부 커맨드(external command)일 수 있고, 어드레스는 물리적 어드레스(physical address)일 수 있다.
제어 프로세서(200), 언맵 제어부(210), 시스템 메모리(220), 메모리 인터페이스(230), 버퍼 메모리(240) 및 호스트 인터페이스(250)는 버스(bus; 260)를 통해 서로 통신할 수 있다.
호스트(2000)는 호스트 프로세서(Host Processor; 2100) 및 저장 인터페이스(Storage Interface; 2200)를 포함할 수 있다. 호스트 프로세서(2100)와 저장 인터페이스(2200)는 버스(bus; 2300)를 통해 서로 통신할 수 있다.
호스트 프로세서(2100)는 메모리 시스템(1000)의 프로그램 동작(program operation)을 제어할 수 있는 프로그램 요청(program request), 리드 동작(read operation)을 제어할 수 있는 리드 요청(read request), 소거 동작(erase operation)을 제어할 수 있는 소거 요청(erase request), 메모리 시스템(1000)에 저장된 데이터를 삭제하기 위한 언맵 요청(unmap request)을 출력할 수 있다. 호스트 프로세서(2100)는 언맵 요청을 출력할 때, 삭제하고자 하는 논리 블록 어드레스(logical block address; LBA)를 출력할 수 있다. 호스트 프로세서(2100)는 상술한 요청들 외에도 동작들을 위한 요청들을 출력할 수 있다.
저장 인터페이스(2200)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI) 또는 NVMe(Non-Volatile Memory Express)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 저장 인터페이스(2200)는 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 포함할 수 있다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(10)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(10)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(20)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(20)을 제어하는 제어 로직(30)을 포함할 수 있다.
메모리 셀 어레이(10)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 중 일부는 사용자 블록(UB)으로 사용될 수 있고, 나머지는 메타 데이터 블록(MDB)으로 사용될 수 있다. 사용자 블록(UB) 및 메타 데이터 블록(MDB)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조를 가지는 메모리 블록들은 기판(substrate)에 수평하게 배열된 메모리 셀들을 포함할 수 있고, 3차원 구조를 가지는 메모리 블록들은 기판에 대하여 수직으로 배열된 메모리 셀들을 포함할 수 있다. 메타 데이터 블록(MDB)에는 맵핑 정보가 저장될 수 있으며, 제1 언맵 동작 시 메모리 데이터 블록(MDB)의 맵핑 정보는 업데이트될 수 있다. 사용자 블록(UB)에는 사용자가 저장하는 데이터가 주로 저장되지만, 사용자 블록(UB)에 포함된 일부 메모리 블록에는 언맵 정보(unmap information)가 저장될 수도 있다. 적어도 하나 이상의 메모리 블록이 언맵 정보를 저장하는 블록으로 사용될 수 있으며, 제2 언맵 동작 시 사용자 블록(UB)에 언맵 정보가 기입될 수 있다. 사용자 블록(UB)에 기입된 언맵 정보는 메타 데이터 블록(MDB)에서 맵핑 정보가 업데이트된 후에 소거될 수 있다.
주변 회로들(20)은 제어 로직(30)의 제어에 따라 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(20)은 전압 생성 회로(VOLTAGE GENERATION CIRCUIT; 21), 로우 디코더(ROW DECODER; 22), 페이지 버퍼 그룹(PAGE BUFFER GROUP; 23), 컬럼 디코더(COLUMN DECODER; 24), 입출력 회로(INPUT/OUTPUT CIRCUIT; 25) 및 전류 센싱 회로(CURRENT SENSING CIRCUIT; 26)를 포함할 수 있다.
전압 생성 회로(21)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(21)는 제어 로직(30)의 제어에 따라, 프로그램 전압, 검증 전압, 패스 전압, 보상 프로그램 전압, 리드 전압, 소거 전압 및 턴온 전압 등을 생성할 수 있다.
로우 디코더(22)는 로우 어드레스(RADD)에 응답하여, 메모리 셀 어레이(10)의 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(local lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines), 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line)과 같이 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
페이지 버퍼 그룹(23)은 메모리 셀 어레이(10)의 메모리 블록들에 연결된 비트 라인들(BL1~BLI)에 연결될 수 있다. 페이지 버퍼 그룹(23)은 비트 라인들(BL1~BLI)에 연결된 다수의 페이지 버퍼들(PB1~PBI)을 포함할 수 있다. 페이지 버퍼들(PB1~PBI)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBI)은 비트 라인들(BL1~BLI)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLI)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(25)와 페이지 버퍼 그룹(23) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(24)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(25)와 데이터를 주고받을 수 있다.
입출력 회로(25)는 메모리 컨트롤러(도 1의 1120)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(30)에 전달하거나, 데이터(DATA)를 컬럼 디코더(24)와 주고받을 수 있다.
전류 센싱 회로(26)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(23)로부터 수신한 센싱 전압(VPB)과 기준전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(30)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(20)을 제어할 수 있다. 제어 로직(30)은 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다. 또한, 제어 로직(30)은 언맵 커맨드에 응답하여 언맵 동작이 수행되도록 주변 회로들(20)을 제어할 수 있다. 또는, 제어 로직(30)은 제1 언맵 커맨드에 응답하여 제1 언맵 동작이 수행되도록 주변 회로들(20)을 제어할 수 있고, 제2 언맵 커맨드에 응답하여 제2 언맵 동작이 수행되도록 주변 회로들(20)을 제어할 수 있다.
도 3은 도 1의 언맵 제어부를 구체적으로 설명하기 위한 도면이다.
도 3을 참조하면, 언맵 제어부(210)는 언맵 정보(UMIF)를 수신하고, 수신된 언맵 정보(UMIF)를 연산한 후, 연산 결과에 따라 제1 또는 제2 언맵 커맨드(1UM_CMD 또는 2UM_CMD)를 출력할 수 있다. 이를 위해, 언맵 제어부(210)는 연산부(Calculator), 언맵 판단부(UMD) 및 언맵 커맨드 출력부(211)를 포함할 수 있다.
연산부(Calculator)는 언맵 정보(UMIF)에 포함된 논리 블록 어드레스(LBA#)를 토대로 연산 동작을 수행할 수 있고, 연산 결과에 따라 제1 연산 결과 값(1CA_R) 및 제2 연산 결과 값(2CA_R)을 출력할 수 있다. 예를 들면, 연산부(Calculator)는 수신된 논리 블록 어드레스(LBA#)의 개수에 따라 제1 및 제2 연산 결과 값들(1CA_R 또는 2CA_R)을 출력할 수 있다. 논리 블록 어드레스(LBA#)의 개수에 따라 제1 및 제2 연산 결과 값들(1CA_R 또는 2CA_R)을 출력하는 구체적인 방법은 후술하도록 한다.
언맵 판단부(UMD)는 제1 및 제2 연산 결과 값들(1CA_R 또는 2CA_R)에 응답하여 판단 신호(DR_S)를 출력할 수 있다. 예를 들면, 제1 연산 결과 값(1CA_R)과 제2 연산 결과 값(2CA_R)의 크기를 비교하고, 비교 결과에 따라 하이(high) 또는 로우(low)의 판단 신호(DR_S)를 출력할 수 있다.
언맵 커맨드 출력부(211)는 판단 신호(DR_S)에 응답하여 제1 언맵 커맨드(1UM_CMD) 또는 제2 언맵 커맨드(2UM_CMD)를 출력할 수 있다. 이를 위하여, 제1 언맵 커맨드 출력부(1UM_GEN) 및 제2 언맵 커맨드 출력부(2UN_GEN)를 포함할 수 있다. 예를 들면, 판단 신호(DR_S)가 하이(high)이면 제1 언맵 커맨트 출력부(1UM_GEN)가 제1 언맵 커맨드(1UM_CMD)를 출력할 수 있고, 판단 신호(DR_S)가 로우(low)이면 제2 언맵 커맨트 출력부(2UM_GEN)가 제2 언맵 커맨드(2UM_CMD)를 출력할 수 있다. 제1 및 제2 언맵 커맨드 출력부들(1UM_GEN 및 2UM_GEN)은 동시에 동작하지 않는다.
도 4는 도 3의 연산부를 구체적으로 설명하기 위한 도면이다.
도 4를 참조하면, 연산부(Calculator)는 언맵 정보(UMIF)에 응답하여 제1 및 제2 연산 결과 값들(1CA_R 및 2CA_R)을 출력할 수 있다. 이를 위해, 연산부(Calculator)는 제1 언맵 연산부(1UM_CAL) 및 제2 언맵 연산부(2UM_CAL)를 포함할 수 있다.
제1 및 제2 언맵 연산부들(1UM_CAL 및 2UM_CAL)은 호스트(2000)로부터 수신된 언맵 정보(UMIF)를 공통으로 수신 받지만, 서로 다른 연산을 수행할 수 있다. 예를 들면, 제1 언맵 연산부(1UM_CAL)는 언맵 정보(UMIF)를 토대로 제1 언맵 동작의 맵핑 정보 업데이트 사이즈를 미리 연산하여 제1 언맵 결과 값(1CA_R)을 출력할 수 있다. 제2 언맵 연산부(2UM_CAL)는 언맵 정보(UMIF)를 토대로 제2 언맵 동작의 맵핑 정보 업데이트 사이즈를 미리 연산하여 제2 언맵 결과 값(2CA_R)을 출력할 수 있다.
제1 언맵 연산부(1UM_CAL)는 언맵 정보(UMIF)에 따라 제1 언맵 동작이 수행되는 경우, 메모리 장치(1100)에 맵핑 정보가 업데이트되는 정보 량을 미리 연산하고, 이를 제1 언맵 결과 값(1CA_R) 으로 출력할 수 있다.
제2 언맵 연산부(2UM_CAL)도 언맵 정보(UMIF)에 따라 제2 언맵 동작이 수행되는 경우, 메모리 장치(1100)에 언맵 정보(UMIF)가 기입되는 정보 량을 미리 연산하고, 이를 제2 언맵 결과 값(2CA_R) 으로 출력할 수 있다.
즉, 제1 및 제2 언맵 연산부들(1UM_CAL 및 2UM_CAL)은 서로 다른 방식으로 메모리 장치(1100)에 업데이트되는 정보의 사이즈를 미리 연산할 수 있다. 예를 들면, 제1 및 제2 언맵 연산부들(1UM_CAL 및 2UM_CAL)은 언맵 정보(UMIF)에 포함된 논리 블록 어드레스(LBA#)의 개수에 따라, 제1 언맵 동작의 업데이트 사이즈와 제2 언맵 동작의 업데이트 사이즈를 각각 연산하여 제1 및 제2 연산 결과 값들(1CA_R 및 2CA_R)을 출력할 수 있다.
제1 언맵 연산부(1UM_CAL)는 언맵 정보(UMIF)에 따라 L2P 맵핑 기입 사이즈(L2P_WS), 상위 맵핑 어드레스 기입 사이즈(UA_WS) 및 메타 데이터 기입 사이즈(MD_WS)를 각각 합한 값을 제1 연산 결과 값(1CA_R)으로써 출력할 수 있다. 예를 들면, 제1 언맵 동작에서는 언맵 정보(UMIF)가 수신되면 메타 데이터 블록, L0 맵, L1 맵 및 L2P 맵이 모두 업데이트될 수 있다. 여기서, 메타 데이터 블록의 업데이트 사이즈는 메타 데이터 기입 사이즈(MD_WS)가 되고, L0 및 L1 맵들의 업데이트 사이즈는 상위 맵핑 어드레스 기입 사이즈(UA_WS)가 되며, L2P 맵 업데이트 사이즈는 L2P 맵핑 기입 사이즈(L2P_WS)가 될 수 있다.
제2 언맵 연산부(2UM_CAL)는 언맵 기입 사이즈(UM_WS)에 대응되는 값을 제2 연산 결과 값(2CA_R)으로써 출력할 수 있다. 예를 들면, 제2 언맵 동작에서는 언맵 정보(UMIF)가 수신되면, 맵핑 정보가 즉시 업데이트되지 않고, 언맵 정보(UMIF)가 사용자 블록에 모두 기입될 수 있다. 맵핑 정보는 사용자 블록에 기입된 언맵 정보(UMIF)를 토대로 추후에 한번에 업데이트될 수 있으므로, 사용자 블록에 기입되는 언맵 정보(UMIF)의 사이즈가 제2 연산 결과 값(2CA_R)으로써 출력될 수 있다.
도 5는 본 발명의 실시예에 따른 언맵 동작을 설명하기 위한 순서도이다.
도 5를 참조하면, 언맵 동작이 시작되면, 호스트(도 1의 2000)는 메모리 시스템(도 1의 1000)으로 언맵 요청(unmap request) 및 언맵 정보(UMIF)를 전송할 수 있다. 메모리 시스템(1000)의 메모리 컨트롤러(도 1의 1200)에 언맵 요청과 언맵 정보(UMIF)가 수신되면(S51), 메모리 컨트롤러(1200)의 제어 프로세서(도 1의 200)는 언맵 정보(UMIF)를 언맵 제어부(도 1의 210)로 전송할 수 있다.
언맵 제어부(210)의 연산부(도 3의 Calculator)는 언맵 정보(UMIF)에 따라 서로 다른 언맵 동작들 각각에 대한 예상 기입 사이즈(write size; WS)를 연산하여 제1 및 제2 연산 결과 값들(1CA_R 및 2CA_R)을 생성할 수 있다(S52).
언맵 판단부(도 3의 UMD)는 제1 및 제2 연산 결과 값들(1CA_R 및 2CA_R)의 사이즈를 서로 비교하여 판단 신호(도 3의 DR_S)를 출력할 수 있다(S53).
‘S53’ 단계의 비교 결과, 제1 연산 결과 값(1CA_R)이 제2 연산 결과 값(2CA_R)보다 작으면(1CA_R<2CA_R), 제1 언맵 커맨드 출력부(1UM_GEN)가 제1 언맵 커맨드(1UM_CMD)를 출력하고, 메모리 장치(1100)는 제1 언맵 커맨드(1UM_CMD)에 응답하여 제1 언맵 동작을 수행할 수 있다(S54). 즉, 제1 연산 결과 값(1CA_R)이 제2 연산 결과 값(2CA_R)보다 작다는 것은, 제1 언맵 동작에 걸리는 시간이 제2 언맵 동작에 걸리는 시간보다 짧다는 것을 의미한다. 따라서, 제1 언맵 커맨드 출력부(1UM_GEN)는 메모리 장치(1100)에서 제1 언맵 동작이 수행될 수 있도록 제1 언맵 커맨드(1UM_CMD)를 출력할 수 있다.
‘S53’ 단계의 비교 결과, 제2 연산 결과 값(2CA_R)이 제1 연산 결과 값(1CA_R)보다 작으면, 제2 언맵 커맨드 출력부(2UM_GEN)가 제2 언맵 커맨드(2UM_CMD)를 출력하고, 메모리 장치(1100)는 제2 언맵 커맨드(2UM_CMD)에 응답하여 제2 언맵 동작을 수행할 수 있다(S55). 즉, 제2 연산 결과 값(2CA_R)이 제1 연산 결과 값(1CA_R)보다 작다는 것은, 제2 언맵 동작에 걸리는 시간이 제1 언맵 동작에 걸리는 시간보다 짧다는 것을 의미한다. 따라서, 제2 언맵 커맨드 출력부(2UM_GEN)는 메모리 장치(1100)에서 제2 언맵 동작이 수행될 수 있도록 제2 언맵 커맨드(2UM_CMD)를 출력할 수 있다.
도 6은 호스트로부터 수신되는 언맵 정보를 설명하기 위한 도면이다.
도 6을 참조하면, 언맵 동작을 위하여 호스트(2000)는 메모리 컨트롤러(1200)에 언맵 요청(UM_REQ) 및 언맵 정보(UMIF)를 전송할 수 있다.
언맵 정보(UMIF)는 적어도 하나 이상의 논리 블록 어드레스들(LBA1~LBA9)을 포함할 수 있다. 도 6에서는 설명의 이해를 돕기 위하여 9개의 논리 블록 어드레스들(LBA1~LBA6)이 도시되었으나, 논리 블록 어드레스의 개수는 호스트(2000)에서 삭제하고자 하는 블록의 개수에 따라 다를 수 있다. 또한 언맵 정보(UMIF)에는 시작 포인트(STP)와 끝 포인트(EDP)가 포함될 수 있다. 예를 들면, 언맵 정보(UMIF) 중 시작 포인트(STP)가 메모리 컨트롤러(1200)에 가장 먼저 입력되고, 다음으로 논리 블록 어드레스들(LBA1~LBA9)이 순차적으로 입력되며, 마지막으로 끝 포인트(EDP)가 입력될 수 있다.
메모리 컨트롤러(1200)는 언맵 정보(UMIF)에 포함된 시작 포인트(STP)와 끝 포인트(EDP) 만으로 논리 블록 어드레스들(LBA1~LBA9)의 개수를 판단할 수 있다. 예를 들면, 연산부(도 4의 Calculator)는 시작 포인트(STP), 논리 블록 어드레스들(LBA1~LBA9) 및 끝 포인트(EDP)를 공통으로 수신받고 이 중에서 시작 포인트(STP)와 끝 포인트(EDP) 간 차이를 연산하여, 수신된 논리 블록 어드레스들(LBA1~LBA9)의 개수를 판단할 수 있다. 실시예로써, 연산부(Calculator)에 포함된 제1 및 제2 언맵 연산부들(1UM_CAL 및 2UM_CAL)은 시작 포인트(STP)와 끝 포인트(EDP) 간 차이를 동시에 연산하여 논리 블록 어드레스들(LBA1~LBA9)의 개수를 판단할 수 있다. 즉, 제1 및 제2 언맵 연산부들(1UM_CAL 및 2UM_CAL)은 논리 블록 어드레스들(LBA1~LBA9)의 개수까지는 동일하게 연산할 수 있고, 연산된 값을 토대로 서로 다른 연산 방법을 통해 기입 사이즈(write size)를 각각 구할 수 있다.
또는, 언맵 정보(UMIF)에 시작 포인트(STP) 및 끝 포인트(EDP)가 포함되지 않더라도, 제1 및 제2 언맵 연산부들(1UM_CAL 및 2UM_CAL)은 수신된 논리 블록 어드레스들(LBA1~LBA9)의 개수를 카운트하여 업데이트 사이즈를 연산할 수 있다.
도 7은 본 발명의 실시예에 어드레스 맵핑 방법을 설명하기 위한 도면이다. 도 7에는 낸드 플래쉬 메모리 장치의 블록들(B1, B2)이 실시예로써 도시되어 있다.
도 7을 참조하면, 낸드 플래쉬 메모리 장치에서는 메모리 셀들이 페이지(page) 단위로 동작할 수 있다. 따라서, 제1 블록(B1)과 제2 블록(B2)에는 다수의 페이지들(P1~P5)이 포함될 수 있다. 도 7에는 설명의 이해를 돕기 위하여 5 개의 페이지들이 제1 및 제2 블록들(B1 및 B2) 각각에 포함된 것으로 도시되었으나, 페이지들의 개수는 메모리 장치(1100)에 따라 다를 수 있다.
도 7에 도시된 바와 같이, 데이터가 제1 블록(B1)의 제1 및 제2 페이지들(P1 및 P2)에 저장되고, 제2 블록(B2)의 제2 및 제4 페이지들(P2 및 P4)에 저장되어 있다고 가정한다. 이 경우, 데이터가 저장된 물리 어드레스는 B1/P1, B1/P2, B2/P2, B2/P5가 될 수 있다. 즉, B1/P1는 제1 블록(B1)에 포함된 페이지들 중에서 제1 페이지(P1)의 물리 어드레스를 의미할 수 있고, B2/P5는 제2 블록(B2)에 포함된 페이지들 중에서 제5 페이지(P5)의 물리 어드레스를 의미할 수 있다.
호스트(2000)에서 관리하는 어드레스와, 메모리 장치(1100)에서 관리하는 어드레스는 서로 다르다. 예를 들면, 호스트(2000)에서 관리하는 어드레스를 논리 어드레스라고 정의하면, 메모리 장치(1100)에서 관리하는 어드레스를 물리 어드레스라고 정의할 수 있다. 따라서, 메모리 컨트롤러(1200)는 논리 어드레스와 물리 어드레스를 서로 맵핑하고, 맵핑 정보를 메모리 장치(1100)에 저장할 수 있다. 메모리 장치(1100)의 저장 용량이 증가하면서 데이터가 저장되는 블록들의 개수도 증가하게 되었다. 이로 인해, 물리 어드레스의 개수가 증가하고, 물리 어드레스의 증가로 인해 논리 어드레스의 개수도 증가하게 되었다. 따라서, 맵핑 정보를 하나의 어드레스 엔트리(entry)로 관리하기가 어려워지면서, 메모리 컨트롤러(1200)는 논리 어드레스를 다양한 방식으로 구분하고 관리할 수 있다. 다양한 어드레스 맵들을 설명하면 다음과 같다.
도 8은 본 발명의 실시예에 따른 L2P 맵과 P2L맵을 설명하기 위한 도면이다.
도 8을 참조하면, L2P 맵(L2P MAP)은 논리 어드레스(logical address)에 대응되는 물리 어드레스(physical address) 정보를 포함할 수 있고, P2L 맵(P2L MAP)은 물리 어드레스에 대응되는 논리 어드레스 정보를 포함할 수 있다.
L2P 맵은 다수의 인덱스들(index; IND)과 물리 어드레스(PADD)가 각각 대응되는 테이블을 포함할 수 있다. 여기서 인덱스들(IND)은 논리 블록 어드레스(LBA1~LBA5)를 의미한다. 예를 들면, 제4 인덱스(IND)가 LBA4인 경우, LBA4에 대응되는 B1/P5가 선택될 수 있다. 여기서 논리 블록 어드레스는 호스트(2000)에서 관리하는 논리 어드레스에 포함되는 어드레스일 수 있다.
P2L 맵은 다수의 인덱스들(IND)과 논리 어드레스(LADD)가 각각 대응되는 테이블을 포함할 수 있다. 여기서 인덱스들(IND)은 물리 어드레스를 의미한다. 예를 들면, 제2 인덱스(IND)가 B1/P2인 경우, B1/P2에 대응되는 LBA2가 선택될 수 있다.
도 9는 본 발명의 실시예에 따른 L2 맵, L1 맵 및 L0 맵을 설명하기 위한 도면이다.
도 9를 참조하면, L2 맵(L2 MAP)은 인덱스들(L2_1~5) 각각에 대응되는 L2P 맵 어드레스(L2P_1~5) 테이블을 포함할 수 있다. 예를 들면, 도 8에서 상술한 L2P 맵이 다수개 존재할 수 있다. 이 경우, L2 맵을 통해 선택하고자 하는 논리 블록 어드레스(LBA)가 어느 L2P 맵에 포함되는지를 찾을 수 있다.
L1 맵(L1 MAP)은 인덱스들(L1_1~5) 각각에 대응되는 L2 맵 어드레스(L2_1~5) 테이블을 포함할 수 있다. 예를 들면, L2 맵이 다수개 존재할 수 있다. 이 경우, L1 맵을 통해 선택하고자 하는 논리 블록 어드레스(LBA)가 어느 L2 맵에 포함되는지를 찾을 수 있다.
L0 맵(L0 MAP)은 인덱스들(L0_1~5) 각각에 대응되는 L1 맵 어드레스(L1_1~5) 테이블을 포함할 수 있다. 예를 들면, L1 맵이 다수개 존재할 수 있다. 이 경우, L0 맵을 통해 선택하고자 하는 논리 블록 어드레스(LBA)가 어느 L1 맵에 포함되는지를 찾을 수 있다.
상술한 도 6에서는 설명의 이해를 위하여 논리 블록 어드레스를 ‘LBA’라고 도시하였으나, 실질적으로는 언맵 정보(UMIF)에 포함된 LBA 각각에는 도 8 및 도 9에서 상술한 L0, L1, L2 및 L2P 맵들의 어드레스 정보가 포함될 수 있다.
도 10 및 도 11은 본 발명의 실시예에 따른 제1 언맵 동작을 설명하기 위한 도면들이고, 도 12 및 도 13은 본 발명의 실시예에 따른 제2 언맵 동작을 설명하기 위한 도면들이다.
도 10 및 도 11에서는 호스트로부터 수신된 언맵 정보(UMIF)의 길이가 제1 언맵 길이(1UM_LEN)인 경우를 가정하여 설명하도록 하고, 도 12 및 도 13에서는 언맵 정보(UMIF)의 길이가 제1 언맵 길이(1UM_LEN)보다 긴 제2 언맵 길이(2UM_LEN)인 경우를 가장하여 설명하도록 한다.
호스트로부터 제1 언맵 길이(1UM_LEN)을 가지는 언맵 정보(UMIF)가 수신되면, 메모리 컨트롤러는 제1 언맵 길이(1UM_LEN)을 토대로 하여 제1 언맵 동작(1UM_OP)과 제2 언맵 동작(2UM_OP)의 업데이트 사이즈를 각각 산출할 수 있다.
도 10을 참조하면, 제1 언맵 동작(1UM_OP)에서는 언맵 정보(UMIF)가 수신되면 언맵 정보(UMIF)에 대응되는 맵핑 정보가 즉시 업데이트될 수 있다. 예를 들면, 언맵 정보(UMIF)에 따라 메모리 장치(1100)의 메타 데이터 블록(MDB)과, 메모리 컨트롤러(1200)의 버퍼 메모리(240) 또는 시스템 메모리(220)에 업데이트될 수 있다. 버퍼 메모리(240) 또는 시스템 메모리(220)에서는 L0 맵(L0), L1 맵(L1) 및 L2P 맵(L2P)의 맵핑 정보가 모두 업데이트될 수 있다. 도면에서는 L0 맵(L0), L1 맵(L1) 및 L2P 맵(L2P)이 버퍼 메모리(240)에 저장되는 것으로 도시되었으나, 상술한 바와 같이 시스템 메모리(220)에 저장될 수도 있다. 메타 데이터 블록(MDB)의 업데이트 사이즈는 메타 데이터 기입 사이즈(MD_WS)이고, L0 및 L2 맵(L0, L1)의 업데이트 사이즈는 상위 맵핑 어드레스 기입 사이즈(UA_WS)이고, L2P 맵(L2P)의 업데이트 사이즈는 L2P 맵핑 기입 사이즈(L2P_WS)이다. 이 외에도 언맵 정보(UMIF)가 수신되면 즉시 업데이트되는 정보의 사이즈가 더 추가될 수도 있다.
제1 언맵 동작(1UM_OP)에서는 메타 데이터 블록(MDB), L0 맵(L0), L1 맵(L1) 및 L2P 맵(L2P)의 맵핑 정보가 모두 업데이트 되므로, 메타 데이터 기입 사이즈(MD_WS), 상위 맵핑 어드레스 기입 사이즈(UA_WS) 및 L2P 맵핑 기입 사이즈(L2P_WS)의 총 합이 제1 연산 결과 값(1CA_R)으로 산출될 수 있다.
도 11을 참조하면, 제2 언맵 동작(2UM_OP)에서는 언맵 정보(UMIF)가 수신되면, 언맵 정보(UMIF)는 메모리 장치의 사용자 블록(UB)에 모두 기입될 수 있다. 즉, 언맵 정보(UMIF)에 대응되는 맵핑 정보가 메모리 컨트롤러(1200)와 메타 데이터 블록(MDB)에 즉시 업데이트되지 않고 메모리 장치(1100)의 사용자 블록(UB)에 언맵 정보(UMIF)가 우선적으로 기입될 수 있다. 사용자 블록(UB)에 기입된 언맵 정보(UMIF)에 대한 맵핑 정보는 추후에 메모리 컨트롤러(1200)와 메타 데이터 블록(MDB)에 업데이트될 수 있다. 예를 들면, 지정된 사용자 블록(UB)에서 언맵 정보(UMIF)를 저장하기 위해 할당된 용량이 모두 채워지거나 언맵 업데이트 커맨드가 수신되면, 메모리 컨트롤러(1200)는 메모리 장치(1100)의 사용자 블록(UB)에 기입된 언맵 정보(UMIF)를 토대로 하여 메타 데이터 블록(MDB), L0 맵(L0), L1 맵(L1) 및 L2P 맵(L2P)을 한번에 업데이트할 수 있다. 즉, 제2 언맵 동작(2UM_OP)에서는 메타 데이터 블록(MDB), L0 맵(L0), L1 맵(L1) 및 L2P 맵(L2P)이 즉시 업데이트되지 않고 추후에 한번에 업데이트되므로 사용자 블록(UB)에 기입되는 언맵 정보(UMIF)의 사이즈가 언맵 기입 사이즈(UM_WS)가 되고, 언맵 기입 사이즈(UM_WS)는 제2 연산 결과 값(2CA_R)으로 산출될 수 있다.
도 12를 참조하면, 언맵 정보(UMIF)의 길이가 제1 언맵 길이(1UM_LEN)보다 긴 제2 언맵 길이(2UM_LEN)를 가지는 경우, 제1 언맵 동작(1UM_OP)에서는 언맵 정보(UMIF)에 대응되는 맵핑 정보가 메모리 장치(1100)의 메타 데이터 블록(MDB)과, 메모리 컨트롤러(1200)의 버퍼 메모리(240) 또는 시스템 메모리(220)에 즉시 업데이트될 수 있다. 언맵 정보(UMIF)의 길이가 길어지면, 메모리 장치(1100)의 메타 데이터 블록(MDB)과, 메모리 컨트롤러(1200)의 L0 맵(L0), L1 맵(L1) 및 L2P 맵(L2P)의 업데이트 사이즈도 증가할 수 있다. 하지만, 메타 데이터 블록(MDB), L0 맵(L0), L1 맵(L1) 및 L2P 맵(L2P)은 LBA에 따라 각각 할당된 비트가 있으므로, 제2 언맵 동작(2UM_OP)의 제1 연산 결과 값(1CA_R)과 제1 언맵 동작(1UM_OP)의 제1 연산 결과 값(1CA_R)은 서로 크게 차이가 나지 않을 수 있다.
도 13을 참조하면, 제2 언맵 동작(2UM_OP)에서는, 언맵 정보(UMIF)가 수신되면, 언맵 정보(UMIF)는 메모리 장치의 사용자 블록(UB)에 모두 기입되므로, 언맵 기입 사이즈(UM_WS)는 언맵 정보(UMIF)의 사이즈에 비례하여 증가할 수 있다.
예를 들면, 제2 언맵 동작(2UM_IF)에서는 호스트(2000)로부터 수신된 언맵 정보(UMIF)에 대응되는 맵핑 정보가 메모리 장치(1100)에 지정된 사용자 블록(UB)에 우선적으로 기입될 수 있다. 이때, 사용자 블록(UB)에 기입되는 언맵 정보(UMIF)의 사이즈가 언맵 기입 사이즈(UM_WS)가 된다. 사용자 블록(UB)에 기입된 언맵 정보(UMIF)는 사용자 블록(UB)에서 언맵 정보(UMIF)를 저장하기 위해 할당된 용량이 모두 채워지거나, 메모리 컨트롤러(1200)로부터 언맵 업데이트 커맨드가 수신되면 메타 데이터 블록(MDB), L0 맵(L0), L1 맵(L1) 및 L2P 맵(L2P)이 한번에 업데이트될 수 있다. 즉, 제2 언맵 동작(2UM_OP)에서는 메타 데이터 블록(MDB), L0 맵(L0), L1 맵(L1) 및 L2P 맵(L2P)이 즉시 업데이트되지 않고 추후에 한번에 업데이트되므로 언맵 기입 사이즈(UM_WS)는 제2 연산 결과 값(2CA_R)으로 산출될 수 있다.
도 10 내지 도 13에서 상술한 바와 같이, 제1 언맵 동작(1UM_OP)의 총 업데이트 사이즈인 제1 연산 결과 값(1CA_R)과, 제2 언맵 동작(2UM_OP)의 업데이트 사이즈인 제2 연산 결과 값(2CA_R)은 언맵 정보(UMIF)의 길이에 따라 서로 다를 수 있다. 따라서, 언맵 정보(UMIF)에 따라 제1 연산 결과 값(1CA_R)이 제2 연산 결과 값(2CA_R)보다 작을 수도 있고, 제1 연산 결과 값(1CA_R)이 제2 연산 결과 값(2CA_R)보다 클 수도 있다. 즉, 업데이트 사이즈가 작을수록 업데이트 동작 시간은 짧아지므로, 언맵 정보(UMIF)에 따라 업데이트 동작 시간이 짧은 동작(1UM_OP 또는 2UM_OP)이 선택적으로 수행될 수 있다.
이를 위해, 메모리 컨트롤러는 제1 연산 결과 값(1CA_R)과 제2 연산 결과 값(2CA_R)을 비교하여 사이즈가 더 작은 결과 값에 해당되는 언맵 동작을 수행할 수 있다.
상술한 바와 같이, 언맵 요청 시, 언맵의 대상이 되는 논리 어드레스의 개수에 따라 제1 언맵 동작(1UM_OP)과 제2 언맵 동작(2UM_OP) 각각에 걸릴 수 있는 시간을 계산하고, 더 짧은 시간에 언맵 동작이 수행될 수 있는 동작을 선택적으로 수행함으로써 언맵 동작을 효율적으로 관리할 수 있다.
도 14는 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 전송할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 15는 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 16은 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 17은 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 메모리 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)에 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 2000: 호스트
200: 제어 프로세서 210: 언맵 제어부
211: 언맵 커맨트 출력부 220: 시스템 메모리
230: 메모리 인터페이스 240: 버퍼 메모리
250: 호스트 인터페이스 UB: 사용자 블록
MDB: 메타 데이터 블록

Claims (19)

  1. 호스트로부터 언맵 정보를 수신받고, 상기 언맵 정보를 사용하여 다양한 언맵 동작들에 걸리는 시간을 연산하고, 연산 결과에 따라 상대적으로 적은 동작 시간이 걸리는 언맵 동작에 대한 언맵 커맨드를 출력하는 언맵 제어부;
    다양한 어드레스 맵핑 정보가 저장되는 버퍼 메모리; 및
    상기 호스트로부터 수신되는 커맨드에 응답하여 상기 언맵 제어부 및 상기 버퍼 메모리를 제어하는 제어 프로세서를 포함하는 메모리 컨트롤러.
  2. 제1항에 있어서, 상기 언맵 제어부는,
    상기 언맵 정보를 연산하여 다양한 연산 결과 값들을 출력하는 연산부;
    상기 연산 결과 값들을 서로 비교하고, 비교 결과에 따라 판단 신호를 출력하는 언맵 판단부; 및
    다수의 언맵 커맨드들 중에서, 상기 판단 신호에 따라 선택된 언맵 커맨드를 출력하는 언맵 커맨드 출력부를 포함하는 메모리 컨트롤러.
  3. 제2항에 있어서, 상기 연산부는,
    상기 언맵 정보에 포함된 논리 블록 어드레스를 서로 다른 방식으로 연산하여 연산 결과 값들을 출력하는 언맵 연산부들을 포함하는 메모리 컨트롤러.
  4. 제3항에 있어서, 상기 언맵 연산부들은,
    맵핑 정보의 업데이트 사이즈 또는 상기 언맵 동작들 각각에 걸리는 시간을 연산하여 상기 연산 결과 값들을 출력하는 메모리 컨트롤러.
  5. 제1항에 있어서, 상기 버퍼 메모리는,
    논리 어드레스에 대응되는 물리 어드레스 정보가 저장되는 L2P 맵;
    상기 물리 어드레스 정보에 대응되는 상기 논리 어드레스 정보가 저장되는 P2L 맵;
    상기 L2P 맵핑 정보를 포함하는 L2 맵;
    상기 L2 맵핑 정보를 포함하는 L1 맵; 및
    상기 L1 맵핑 정보를 포함하는 L0 맵을 포함하는 메모리 컨트롤러.
  6. 제5항에 있어서, 상기 제어 프로세서는,
    상기 연산 결과에 따라,
    상기 호스트로부터 언맵 요청이 수신되면 상기 메모리 장치에 저장된 맵핑 정보를 즉시 업데이트하는 언맵 동작을 수행하거나,
    상기 호스트로부터 다수의 언맵 요청들이 수신될 때까지 상기 버퍼 메모리에 저장된 상기 맵핑 정보만 업데이트하고 상기 메모리 장치에 저장된 상기 맵핑 정보는 추후에 한번에 업데이트하는 언맵 동작을 수행하는 메모리 컨트롤러.
  7. 제1항에 있어서,
    상기 언맵 정보에는 적어도 하나의 논리 어드레스와, 시작 포인트 및 끝 포인트 정보가 포함되는 메모리 컨트롤러.
  8. 제7항에 있어서,
    상기 연산부는 상기 논리 어드레스의 개수에 따라 상기 언맵 동작에 걸리는 시간을 연산하거나,
    상기 시작 포인트와 끝 포인트의 정보에 따라 상기 논리 어드레스의 개수를 연산하는 메모리 컨트롤러.
  9. 언맵 정보를 수신하고, 상기 언맵 정보를 연산하여 제1 연산 결과 값 및 제2 연산 결과 값을 출력하는 연산부;
    상기 제1 및 제2 연산 결과 값들을 서로 비교하여 판단 신호를 출력하는 언맵 판단부;
    상기 판단 신호에 응답하여 제1 언맵 커맨드 또는 제2 언맵 커맨드를 출력하는 언맵 커맨드 출력부; 및
    상기 제1 또는 제2 언맵 커맨드에 응답하여 서로 다른 언맵 동작을 수행하는 제어 프로세서를 포함하는 메모리 컨트롤러.
  10. 제9항에 있어서, 상기 연산부는,
    상기 언맵 정보에 포함된 논리 블록 어드레스의 개수를 공통으로 연산하는 제1 언맵 연산부 및 제2 언맵 연산부를 포함하는 메모리 컨트롤러.
  11. 제10항에 있어서,
    상기 제1 언맵 연산부는 상기 논리 블록 어드레스의 개수에 따라 제1 언맵 동작에 걸리는 시간을 연산하여 상기 제1 연산 결과 값을 출력하는 메모리 컨트롤러.
  12. 제11항에 있어서,
    상기 제1 언맵 연산부는 L2P 맵핑 기입 사이즈, 상위 맵핑 어드레스 기입 사이즈 및 메타 데이터 기입 사이즈를 각각 합한 값을 상기 제1 연산 결과 값으로 출력하는 메모리 컨트롤러.
  13. 제10항에 있어서,
    상기 제2 언맵 연산부는 상기 논리 블록 어드레스의 개수에 따라 제2 언맵 동작에 걸리는 시간을 연산하여 상기 제2 연산 결과 값을 출력하는 메모리 컨트롤러.
  14. 제13항에 있어서,
    상기 제2 언맵 연산부는 언맵 기입 사이즈에 대응되는 값을 상기 제2 연산 결과 값으로 출력하는 메모리 컨트롤러.
  15. 제9항에 있어서,
    상기 언맵 판단부는,
    상기 제1 연산 결과 값이 상기 제2 연산 결과 값보다 작을 때와,
    상기 제2 연산 결과 값이 상기 제1 연산 결과 값보다 작을 때
    각각 서로 다른 신호를 출력하는 메모리 컨트롤러.
  16. 제9항에 있어서,
    상기 언맵 커맨드 출력부는,
    상기 언맵 판단부에서 제1 판단 신호가 출력되면 상기 제1 언맵 커맨드를 출력하는 제1 언맵 커맨드 출력부; 및
    상기 언맵 판단부에서 제2 판단 신호가 출력되면 상기 제2 언맵 커맨드를 출력하는 제2 언맵 커맨드 출력부를 포함하는 메모리 컨트롤러.
  17. 사용자 블록 및 메타 데이터 블록이 포함된 메모리 장치;
    언맵 요청 및 언맵 정보를 출력하는 호스트; 및
    상기 언맵 요청 및 상기 언맵 정보에 따라 서로 다른 언맵 동작들에 걸리는 시간을 연산하고, 상기 연산 결과에 따라 맵핑 정보의 업데이트 시기를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  18. 제17항에 있어서, 상기 메모리 컨트롤러는,
    상기 언맵 정보에 포함된 논리 블록 어드레스의 개수에 따라 상기 언맵 동작들에 걸리는 시간을 연산하는 메모리 시스템.
  19. 제17항에 있어서, 상기 메모리 컨트롤러는,
    상기 연산 결과에 따라,
    상기 언맵 요청에 따라 상기 메타 데이터 블록의 맵핑 정보를 즉시 업데이트하거나,
    상기 사용자 블록에 상기 언맵 정보를 우선적으로 기입한 후, 상기 메타 데이터 블록에는 상기 맵핑 정보를 추후에 한번에 업데이트하는 메모리 시스템.
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