KR20190090412A - 표시 장치 및 그 구동 방법 - Google Patents

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Abstract

표시 장치는, 발광 다이오드, 제1 전원 전압으로부터 상기 발광 다이오드로 흐르는 전류량을 제어하기 위한 화소 회로, 및 상기 화소 회로에 연결된 게이트 라인과 데이터 라인을 포함하고, 상기 화소 회로는 상기 데이터 라인에 전기적으로 연결된 게이트 전극, 상기 게이트 라인에 연결되는 제1 전극과 제2 전극을 포함하는 보조 트랜지스터를 포함하고, 상기 보조 트랜지스터의 제1 전극과 제2 전극은 상호간에 전기적으로 연결되어 있다.

Description

표시 장치 및 그 구동 방법{DISPLAY DEVICE AND METHOD OF DRIVING THE SAME}
본 발명은 표시 장치 및 그 구동 방법에 관한 것으로, 보다 상세하게는 크로스토크를 방지할 수 있는 표시 장치 및 그 구동 방법에 관한 것이다.
표시 장치는 영상을 표시하기 위한 복수의 화소, 복수의 화소에 연결된 복수의 게이트 라인 및 복수의 데이터 라인을 포함한다. 표시 장치는 복수의 게이트 라인에 순차적으로 게이트 신호를 인가하고, 게이트 신호에 대응하여 복수의 데이터 라인에 데이터 전압을 인가한다.
복수의 화소는 복수의 트랜지스터를 포함할 수 있는데, 복수의 트랜지스터는 트랜지스터 자체의 채널 커패시턴스를 갖는다. 게이트 전극에 게이트 온 전압이 인가되어 트랜지스터가 턴 온되는 시간은 채널 커패시턴스에 의해 지연시킬 수 있다. 특히, 게이트 신호에 따라 턴 온되어 데이터 전압을 전달하는 스위칭 트랜지스터의 채널 커패시턴스가 증가하는 경우에는 스위칭 트랜지스터가 턴 온되는 시간이 지연될 수 있고, 이에 따라 데이터 전압이 화소에 충분히 입력되지 못할 수 있다. 데이터 전압이 화소에 충분히 입력되지 못하는 경우 화소가 원하는 휘도로 발광하지 않을 수 있고, 정상적으로 데이터 전압이 입력된 화소와 비교하여 휘도 차이가 발생하게 된다. 이는 화면에서 부분적으로 휘도 차이가 시인되는 크로스토크를 유발할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 크로스토크를 방지할 수 있는 표시 장치 및 그 구동 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 표시 장치는, 발광 다이오드, 제1 전원 전압으로부터 상기 발광 다이오드로 흐르는 전류량을 제어하기 위한 화소 회로, 및 상기 화소 회로에 연결된 게이트 라인과 데이터 라인을 포함하고, 상기 화소 회로는 상기 데이터 라인에 전기적으로 연결된 게이트 전극, 상기 게이트 라인에 연결되는 제1 전극과 제2 전극을 포함하는 보조 트랜지스터를 포함하고, 상기 보조 트랜지스터의 제1 전극과 제2 전극은 상호간에 전기적으로 연결되어 있다.
상기 보조 트랜지스터는 상기 화소 회로의 다른 소자를 거치지 않고 상기 데이터 라인에 직접 연결되는 게이트 전극을 포함하는 제1 보조 트랜지스터를 포함할 수 있다.
상기 화소 회로는 상기 제1 전원 전압으로부터 상기 발광 다이오드로 흐르는 전류량을 제어하는 구동 트랜지스터를 더 포함하고, 상기 보조 트랜지스터는 상기 구동 트랜지스터의 문턱 전압이 보상된 데이터 전압이 인가되는 게이트 전극을 포함하는 제2 보조 트랜지스터를 포함할 수 있다.
상기 보조 트랜지스터는 상기 화소 회로의 다른 소자를 거치지 않고 상기 데이터 라인에 직접 연결되는 게이트 전극을 포함하는 제1 보조 트랜지스터를 더 포함할 수 있다.
상기 화소 회로는, 상기 제1 전원 전압으로부터 상기 발광 다이오드로 흐르는 전류량을 제어하는 구동 트랜지스터, 및 상기 데이터 라인에 인가되는 데이터 전압을 상기 구동 트랜지스터에 전달하는 스위칭 트랜지스터를 더 포함하고, 상기 보조 트랜지스터는 상기 스위칭 트랜지스터와 상기 구동 트랜지스터 사이에 연결된 게이트 전극을 포함하는 제3 보조 트랜지스터를 포함할 수 있다.
상기 보조 트랜지스터는 상기 화소 회로의 다른 소자를 거치지 않고 상기 데이터 라인에 직접 연결되는 게이트 전극을 포함하는 제1 보조 트랜지스터를 더 포함할 수 있다.
상기 보조 트랜지스터는 상기 구동 트랜지스터의 문턱 전압이 보상된 데이터 전압이 인가되는 게이트 전극을 포함하는 제2 보조 트랜지스터를 더 포함할 수 있다.
상기 보조 트랜지스터는 상기 화소 회로의 다른 소자를 거치지 않고 상기 데이터 라인에 직접 연결되는 게이트 전극을 포함하는 제1 보조 트랜지스터를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 화소, 및 상기 화소에 연결된 게이트 라인 및 데이터 라인을 포함하고, 상기 화소는, 제3 노드에 연결된 발광 다이오드, 제1 노드에 연결된 게이트 전극, 제2 노드에 연결된 제1 전극 및 상기 제3 노드에 연결된 제2 전극을 포함하는 구동 트랜지스터, 상기 게이트 라인에 연결된 게이트 전극, 상기 데이터 라인에 연결된 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 스위칭 트랜지스터, 상기 게이트 라인에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극 및 상기 제1 노드에 연결된 제2 전극을 포함하는 보상 트랜지스터, 및 상기 데이터 라인에 연결된 게이트 전극, 상기 게이트 라인에 연결된 제1 전극 및 상기 게이트 라인에 연결된 제2 전극을 포함하는 보조 트랜지스터를 포함한다.
상기 보조 트랜지스터는 상기 데이터 라인에 인가되는 데이터 전압을 직접 인가받는 게이트 전극을 포함하는 제1 보조 트랜지스터를 포함할 수 있다.
상기 보조 트랜지스터는 상기 제3 노드에 연결된 게이트 전극을 포함하는 제2 보조 트랜지스터를 포함할 수 있다.
상기 보조 트랜지스터는 상기 데이터 라인에 인가되는 데이터 전압을 직접 인가받는 게이트 전극을 포함하는 제1 보조 트랜지스터를 더 포함할 수 있다.
상기 보조 트랜지스터는 상기 제2 노드에 연결된 게이트 전극을 포함하는 제3 보조 트랜지스터를 포함할 수 있다.
상기 보조 트랜지스터는 상기 데이터 라인에 인가되는 데이터 전압을 직접 인가받는 게이트 전극을 포함하는 제1 보조 트랜지스터를 더 포함할 수 있다.
상기 보조 트랜지스터는 상기 제3 노드에 연결된 게이트 전극을 포함하는 제2 보조 트랜지스터를 더 포함할 수 있다.
상기 보조 트랜지스터는 상기 데이터 라인에 인가되는 데이터 전압을 직접 인가받는 게이트 전극을 포함하는 제1 보조 트랜지스터를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 제1 전원 전압으로부터 발광 다이오드로 흐르는 전류량을 제어하는 구동 트랜지스터, 게이트 라인에 인가되는 게이트 신호에 따라 데이터 라인에 인가되는 데이터 전압을 상기 구동 트랜지스터에 전달하는 스위칭 트랜지스터, 상기 게이트 신호에 따라 상기 구동 트랜지스터를 다이오드 연결시키는 보상 트랜지스터, 및 상기 데이터 라인에 연결된 게이트 전극 및 상기 게이트 라인에 연결된 제1 전극과 제2 전극을 포함하는 보조 트랜지스터를 포함하는 표시 장치의 구동 방법은, 상기 게이트 신호가 게이트 온 전압으로 인가되어 상기 스위칭 트랜지스터와 상기 보상 트랜지스터가 턴 온되는 단계, 및 상기 보조 트랜지스터가 상기 스위칭 트랜지스터와 상기 보상 트랜지스터의 채널 커패시턴스를 상쇄하는 단계를 포함한다.
상기 데이터 라인에 인가되는 데이터 전압이 상기 보조 트랜지스터의 게이트 전극에 직접 인가될 수 있다.
상기 구동 트랜지스터의 문턱 전압이 보상된 데이터 전압이 상기 보조 트랜지스터의 게이트 전극에 인가될 수 있다.
상기 스위칭 트랜지스터를 통해 상기 데이터 전압이 상기 보조 트랜지스터의 게이트 전극에 인가될 수 있다.
스위칭 트랜지스터와 보상 트랜지스터의 채널 커패시턴스를 상쇄시켜 게이트 신호의 로드를 줄일 수 있고, 표시 장치의 크로스토크를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 화소를 나타낸다.
도 3은 트랜지스터의 게이트-소스 전압차에 대한 채널 커패시턴스의 일 예를 나타내는 그래프이다.
도 4는 본 발명의 다른 실시예에 따른 화소를 나타낸다.
도 5는 본 발명의 또 다른 실시예에 따른 화소를 나타낸다.
도 6은 본 발명의 또 다른 실시예에 따른 화소를 나타낸다.
도 7은 본 발명의 또 다른 실시예에 따른 화소를 나타낸다.
도 8은 본 발명의 또 다른 실시예에 따른 화소를 나타낸다.
도 9는 본 발명의 또 다른 실시예에 따른 화소를 나타낸다.
도 10은 본 발명의 또 다른 실시예에 따른 화소를 나타낸다.
도 11은 본 발명의 또 다른 실시예에 따른 화소를 나타낸다.
도 12는 본 발명의 또 다른 실시예에 따른 화소를 나타낸다.
도 13은 본 발명의 또 다른 실시예에 따른 화소를 나타낸다.
도 14는 본 발명의 또 다른 실시예에 따른 화소를 나타낸다.
도 15는 본 발명의 또 다른 실시예에 따른 화소를 나타낸다.
도 16은 본 발명의 또 다른 실시예에 따른 화소를 나타낸다.
도 17은 본 발명의 일 실시예에 따른 표시 장치의 구동 방법을 나타내는 타이밍도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 도 1을 참조하여 본 발명의 일 실시예에 따른 표시 장치에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치는 신호 제어부(100), 게이트 구동부(200), 데이터 구동부(300), 발광 제어 구동부(400), 전원 공급부(500) 및 표시부(600)를 포함한다.
신호 제어부(100)는 외부 장치로부터 입력되는 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 영상 신호(R, G, B)는 각 화소(PX)의 휘도(luminance) 정보를 담고 있으며, 휘도는 정해진 수효의 계조 레벨(gray level)을 포함한다. 입력 제어 신호의 예로는 데이터 인에이블 신호(DE), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 메인 클록(MCLK) 등이 있다.
신호 제어부(100)는 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 입력 영상 신호(R, G, B)를 표시부(600) 및 데이터 구동부(300)의 동작 조건에 맞게 적절히 처리하고 제1 제어신호(CONT1), 제2 제어신호(CONT2), 영상 데이터 신호(DAT) 및 제3 제어신호(CONT3)를 생성한다. 신호 제어부(100)는 제1 제어신호(CONT1)를 게이트 구동부(200)에 전달하고, 제2 제어신호(CONT2) 및 영상 데이터 신호(DAT)를 데이터 구동부(300)에 전달하며, 제3 제어신호(CONT3)를 발광 제어 구동부(400)에 전달한다.
표시부(600)는 복수의 게이트 라인(SL1-SLn), 복수의 데이터 라인(DL1-DLm), 복수의 발광 제어 라인(EL1-ELn) 및 복수의 화소(PX)를 포함한다. 복수의 화소(PX)는 복수의 게이트 라인(SL1-SLn), 복수의 데이터 라인(DL1-DLm), 복수의 발광 제어 라인(EL1-ELn)에 연결되어 대략 행렬의 형태로 배열될 수 있다. 복수의 게이트 라인(SL1-SLn)은 대략 행 방향으로 연장되어 서로가 거의 평행할 수 있다. 복수의 발광 제어 라인(EL1-ELn)은 대략 행 방향으로 연장되어 서로가 거의 평행할 수 있다. 복수의 데이터 라인(DL1-DLm)은 대략 열 방향으로 연장되어 서로가 거의 평행할 수 있다.
게이트 구동부(200)는 복수의 게이트 라인(SL1-SLn)에 연결되고, 제1 제어신호(CONT1)에 따라 게이트 온 전압과 게이트 오프 전압의 조합으로 이루어진 게이트 신호를 복수의 게이트 라인(SL1-SLn)에 인가한다. 게이트 구동부(200)는 게이트 온 전압의 게이트 신호를 복수의 게이트 라인(SL1-SLn)에 순차적으로 인가할 수 있다.
데이터 구동부(300)는 복수의 데이터 라인(DL1-DLm)에 연결되고, 제2 제어신호(CONT2)에 따라 영상 데이터 신호(DAT)를 샘플링 및 홀딩하고, 복수의 데이터 라인(DL1-DLm)에 데이터 전압을 인가한다. 데이터 구동부(300)는 게이트 온 전압의 게이트 신호에 대응하여 복수의 데이터 라인(DL1-DLm)에 소정의 전압 범위를 갖는 데이터 신호를 인가할 수 있다.
발광 제어 구동부(400)는 복수의 발광 제어 라인(EL1~ELn)에 연결되고, 제3 제어신호(CONT3)에 따라 게이트 온 전압과 게이트 오프 전압의 조합으로 이루어진 발광 제어 신호를 복수의 발광 제어 라인(EL1-ELn)에 인가할 수 있다.
전원 공급부(500)는 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS) 및 초기화 전압(Vint)을 복수의 화소(PX)에 공급한다. 제1 전원 전압(ELVDD)은 복수의 화소(PX) 각각에 포함된 발광 다이오드(LED)의 애노드 전극에 제공되는 하이 레벨 전압일 수 있다. 제2 전원 전압(ELVSS)은 복수의 화소(PX) 각각에 포함된 발광 다이오드(LED)의 캐소드 전극에 제공되는 로우 레벨 전압일 수 있다. 제1 전원 전압(ELVDD)과 제2 전원 전압(ELVSS)은 복수의 화소(PX)를 발광시키기 위한 구동 전압이다.
이하, 도 2를 참조하여 본 발명의 일 실시예에 따른 화소에 대하여 설명하고, 도 3을 참조하여 트랜지스터의 게이트-소스 전압차에 대한 채널 커패시턴스에 대하여 설명한다.
도 2는 본 발명의 일 실시예에 따른 화소를 나타낸다. 도 1의 표시 장치에 포함되는 복수의 화소(PX) 중에서 n번째 화소행과 m번째 화소열에 위치하는 화소(PX)를 예로 들어 설명한다.
도 2를 참조하면, 화소(PX)는 발광 다이오드(LED) 및 제1 전원 전압(ELVDD)으로부터 발광 다이오드(LED)로 흐르는 전류를 제어하기 위한 화소 회로(10)를 포함한다. 화소 회로(10)에는 제1 게이트 라인(SLn), 제2 게이트 라인(SLIn), 제3 게이트 라인(SLBn), 데이터 라인(DLm) 및 발광 제어 라인(ELn)이 연결될 수 있다. 제2 게이트 라인(SLIn)은 제1 게이트 라인(SLn)보다 1 화소행 이전에 위치하는 게이트 라인일 수 있다. 제3 게이트 라인(SLBn)은 제2 게이트 라인(SLIn)보다 1 화소행 이전에 위치하는 게이트 라인이거나, 또는 제2 게이트 라인(SLIn)과 동일한 화소행에 위치하는 게이트 라인이거나, 또는 제1 게이트 라인(SLn)과 동일한 화소행에 위치하는 게이트 라인일 수 있다.
화소 회로(10)는 구동 트랜지스터(TR11), 스위칭 트랜지스터(TR12), 보상 트랜지스터(TR13), 제1 발광 제어 트랜지스터(TR14), 제2 발광 제어 트랜지스터(TR15), 초기화 트랜지스터(TR16), 리셋 트랜지스터(TR17), 제1 보조 트랜지스터(TR18) 및 유지 커패시터(Cst)를 포함할 수 있다.
구동 트랜지스터(TR11)는 제1 노드(N11)에 연결되어 있는 게이트 전극, 제2 노드(N12)에 연결되어 있는 제1 전극 및 제3 노드(N13)에 연결되어 있는 제2 전극을 포함한다. 구동 트랜지스터(TR11)는 제1 전원 전압(ELVDD)과 발광 다이오드(LED) 사이에 연결되고, 제1 노드(N11)의 전압에 대응하여 제1 전원 전압(ELVDD)으로부터 발광 다이오드(LED)로 흐르는 전류량을 제어한다.
스위칭 트랜지스터(TR12)는 제1 게이트 라인(SLn)에 연결되어 있는 게이트 전극, 데이터 라인(DLm)에 연결되어 있는 제1 전극 및 제2 노드(N12)에 연결되어 있는 제2 전극을 포함한다. 스위칭 트랜지스터(TR12)는 데이터 라인(DLm)과 구동 트랜지스터(TR11) 사이에 연결되고, 제1 게이트 라인(SLn)에 인가되는 게이트 온 전압의 제1 게이트 신호에 따라 턴 온되어 데이터 라인(DLm)에 인가되는 데이터 전압(Vdat)을 제2 노드(N12)에 전달한다.
보상 트랜지스터(TR13)는 제1 게이트 라인(SLn)에 연결되어 있는 게이트 전극, 제3 노드(N13)에 연결되어 있는 제1 전극 및 제1 노드(N11)에 연결되어 있는 제2 전극을 포함한다. 보상 트랜지스터(TR13)는 구동 트랜지스터(TR11)의 제2 전극과 게이트 전극 사이에 연결되고, 제1 게이트 라인(SLn)에 인가되는 게이트 온 전압의 제1 게이트 신호에 따라 턴 온된다. 보상 트랜지스터(TR13)는 구동 트랜지스터(TR11)를 다이오드 연결시켜 구동 트랜지스터(TR11)의 문턱 전압(Vth)을 보상할 수 있다. 이하, 구동 트랜지스터(TR11)의 문턱 전압을 Vth라 한다. 구동 트랜지스터(TR11)의 문턱 전압(Vth)이 보상된 데이터 전압(Vdat+Vth)이 제1 노드(N11)에 전달된다.
제1 발광 제어 트랜지스터(TR14)는 발광 제어 라인(ELn)에 연결되어 있는 게이트 전극, 제1 전원 전압(ELVDD)에 연결되어 있는 제1 전극 및 제2 노드(N12)에 연결되어 있는 제2 전극을 포함한다. 제1 발광 제어 트랜지스터(TR14)는 제1 전원 전압(ELVDD)과 구동 트랜지스터(TR11) 사이에 연결되고, 발광 제어 라인(ELn)에 인가되는 게이트 온 전압의 발광 제어 신호에 따라 턴 온되어 제1 전원 전압(ELVDD)을 구동 트랜지스터(TR11)에 전달한다.
제2 발광 제어 트랜지스터(TR15)는 발광 제어 라인(ELn)에 연결되어 있는 게이트 전극, 제3 노드(N13)에 연결되어 있는 제1 전극 및 발광 다이오드(LED)의 애노드 전극에 연결되어 있는 제2 전극을 포함한다. 제2 발광 제어 트랜지스터(TR15)는 구동 트랜지스터(TR11)와 발광 다이오드(LED) 사이에 연결되고, 발광 제어 라인(ELn)에 인가되는 게이트 온 전압의 발광 제어 신호에 따라 턴 온되어 구동 트랜지스터(TR11)를 통해 흐르는 전류를 발광 다이오드(LED)로 전달한다.
초기화 트랜지스터(TR16)는 제2 게이트 라인(SLIn)에 연결되어 있는 게이트 전극, 초기화 전압(Vint)에 연결되어 있는 제1 전극 및 제1 노드(N11)에 연결되어 있는 제2 전극을 포함한다. 초기화 트랜지스터(TR16)는 구동 트랜지스터(TR11)의 게이트 전극과 초기화 전압(Vint) 사이에 연결되고, 제2 게이트 라인(SLIn)에 인가되는 게이트 온 전압의 제2 게이트 신호에 의해 턴 온된다. 초기화 트랜지스터(TR16)는 초기화 전압(Vint)을 제1 노드(N11)에 전달하여 구동 트랜지스터(TR11)의 게이트 전압을 초기화 전압(Vint)으로 초기화할 수 있다.
리셋 트랜지스터(TR17)는 제3 게이트 라인(SLBn)에 연결되어 있는 게이트 전극, 초기화 전압(Vint)에 연결되어 있는 제1 전극 및 발광 다이오드(LED)의 애노드 전극에 연결되어 있는 제2 전극을 포함한다. 리셋 트랜지스터(TR17)는 발광 다이오드(LED)의 애노드 전극과 초기화 전압(Vint) 사이에 연결되고, 제3 게이트 라인(SLBn)에 인가되는 게이트 온 전압의 제3 게이트 신호에 의해 턴 온된다. 리셋 트랜지스터(TR17)는 초기화 전압(Vint)을 발광 다이오드(LED)의 애노드 전극에 전달하여 발광 다이오드(LED)를 초기화 전압(Vint)으로 리셋할 수 있다. 실시예에 따라, 리셋 트랜지스터(TR17)는 생략될 수 있다.
제1 보조 트랜지스터(TR18)는 데이터 라인(DLm)에 연결되어 있는 게이트 전극, 제1 게이트 라인(SLn)에 연결되어 있는 제1 전극 및 제1 게이트 라인(SLn)에 연결되어 있는 제2 전극을 포함한다. 제1 보조 트랜지스터(TR18)의 게이트 전극은 화소 회로(10)의 다른 소자를 거치지 않고 데이터 라인(DLm)에 직접 연결될 수 있다. 즉, 제1 보조 트랜지스터(TR18)의 게이트 전극에는 데이터 전압(Vdat)이 그대로 인가될 수 있다. 제1 보조 트랜지스터(TR18)는 제1 전극과 제2 전극이 상호간에 전기적으로 연결된 일종의 모스(MOS, Metal Oxide Semiconductor) 커패시터로 동작할 수 있다. 즉, 제1 보조 트랜지스터(TR18)는 반도체층에 채널이 형성될 만큼의 낮은 데이터 전압(Vdat)이 게이트 전극에 공급되는 경우, 게이트 절연막을 사이에 둔 반도체층과 게이트 전극이 소정의 커패시턴스를 갖는 하나의 커패시터로 동작할 수 있다.
구동 트랜지스터(TR11), 스위칭 트랜지스터(TR12), 보상 트랜지스터(TR13), 제1 발광 제어 트랜지스터(TR14), 제2 발광 제어 트랜지스터(TR15), 초기화 트랜지스터(TR16), 리셋 트랜지스터(TR17) 및 제1 보조 트랜지스터(TR18)는 p-채널 전계 효과 트랜지스터일 수 있다. p-채널 전계 효과 트랜지스터를 턴 온시키는 게이트 온 전압은 로우 레벨 전압이고, 턴 오프시키는 게이트 오프 전압은 하이 레벨 전압이다.
실시예에 따라, 구동 트랜지스터(TR11), 스위칭 트랜지스터(TR12), 보상 트랜지스터(TR13), 제1 발광 제어 트랜지스터(TR14), 제2 발광 제어 트랜지스터(TR15), 초기화 트랜지스터(TR16), 리셋 트랜지스터(TR17) 및 제1 보조 트랜지스터(TR18) 중 적어도 하나는 n-채널 전계 효과 트랜지스터일 수 있다. n-채널 전계 효과 트랜지스터를 턴 온시키는 게이트 온 전압은 하이 레벨 전압이고, 턴 오프시키는 게이트 오프 전압은 로우 레벨 전압이다.
유지 커패시터(Cst)는 제1 전원 전압(ELVDD)에 연결되어 있는 제1 전극 및 제1 노드(N11)에 연결되어 있는 제2 전극을 포함한다. 제1 노드(N11)에는 구동 트랜지스터(TR11)의 문턱 전압이 보상된 데이터 전압(Vdat+Vth)이 전달되고, 유지 커패시터(Cst)는 제1 노드(N11)의 전압(Vdat+Vth)을 유지하는 역할을 한다.
발광 다이오드(LED)는 제2 발광 제어 트랜지스터(TR15)의 제2 전극에 연결된 애노드 전극 및 제2 전원 전압(ELVSS)에 연결된 캐소드 전극을 포함한다. 발광 다이오드(LED)는 화소 회로(10)와 제2 전원 전압(ELVSS) 사이에 연결되어 화소 회로(10)로부터 공급되는 전류에 대응하는 휘도로 발광할 수 있다. 발광 다이오드(LED)는 유기 발광 물질과 무기 발광 물질 중 적어도 하나를 포함하는 발광층을 포함할 수 있다. 애노드 전극과 캐소드 전극으로부터 각각 정공과 전자가 발광층 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exciton)이 여기 상태로부터 기저 상태로 떨어질 때 발광이 이루어진다. 발광 다이오드(LED)는 기본색(primary color) 중 하나의 빛 또는 백색의 빛을 낼 수 있다. 기본색의 예로는 적색, 녹색, 청색의 삼원색을 들 수 있다. 기본색의 다른 예로 황색(yellow), 청록색(cyan), 자홍색(magenta) 등을 들 수 있다.
한편, 트랜지스터가 갖는 채널 커패시턴스는 게이트-소스 전압차(Vgs)에 의해 변동될 수 있다. 이에 대하여 도 3을 참조하여 설명한다.
도 3은 트랜지스터의 게이트-소스 전압차에 대한 채널 커패시턴스의 일 예를 나타내는 그래프를 나타낸다. 도 3은 서로 다른 길이의 채널을 갖는 3개의 p-채널 전계 효과 트랜지스터의 게이트-소스 전압차(Vgs)에 대한 채널 커패시턴스를 측정한 결과를 나타낸다.
도 3을 참조하면, p-채널 전계 효과 트랜지스터의 경우, 게이트-소스 전압차(Vgs)가 음의 값이고, 게이트-소스 전압차(Vgs)가 작아질수록 채널 커패시턴스가 증가함을 알 수 있다.
다시 도 2를 참조하면, 데이터 라인(DLm)에 인가되는 데이터 전압(Vdat)의 레벨에 따라 스위칭 트랜지스터(TR12)에 형성되는 채널 커패시턴스의 차이가 생길 수 있다. 또한, 데이터 전압(Vdat)의 레벨에 따라 보상 트랜지스터(TR13)에 형성되는 채널 커패시턴스의 차이가 생길 수 있다. 블랙 휘도에 대응하는 데이터 전압(이하, 블랙 데이터 전압이라 함)의 레벨이 그레이(gray) 휘도에 대응하는 데이터 전압(이하, 그레이 데이터 전압이라 함)의 레벨보다 더 크다. 블랙 데이터 전압이 데이터 라인(DLm)에 인가될 때 스위칭 트랜지스터(TR12)의 게이트-소스 전압차(Vgs)는 그레이 데이터 전압이 데이터 라인(DLm)에 인가될 때 스위칭 트랜지스터(TR12)의 게이트-소스 전압차(Vgs)보다 더 작다. 또한, 블랙 데이터 전압이 데이터 라인(DLm)에 인가될 때 보상 트랜지스터(TR13)의 게이트-소스 전압차(Vgs)는 그레이 데이터 전압이 데이터 라인(DLm)에 인가될 때 보상 트랜지스터(TR13)의 게이트-소스 전압차(Vgs)보다 더 작다. 따라서, 블랙 데이터 전압이 데이터 라인(DLm)에 인가될 때 스위칭 트랜지스터(TR12)의 채널 커패시턴스가 그레이 데이터 전압이 데이터 라인(DLm)에 인가될 때 스위칭 트랜지스터(TR12)의 채널 커패시턴스보다 더 커진다. 또한, 블랙 데이터 전압이 데이터 라인(DLm)에 인가될 때 보상 트랜지스터(TR13)의 채널 커패시턴스가 그레이 데이터 전압이 데이터 라인(DLm)에 인가될 때 보상 트랜지스터(TR13)의 채널 커패시턴스보다 더 커진다. 블랙 데이터 전압이 데이터 라인(DLm)에 인가될 때 스위칭 트랜지스터(TR12)와 보상 트랜지스터(TR13)의 채널 커패시턴스가 커짐에 따라 제1 게이트 라인(SLn)에 인가되는 제1 게이트 신호가 스위칭 트랜지스터(TR12)와 보상 트랜지스터(TR13)를 턴 온시키는데 더욱 큰 로드(load)가 발생할 수 있다. 제1 보조 트랜지스터(TR18)는 이러한 로드를 줄이는 역할을 한다.
제1 보조 트랜지스터(TR18)가 스위칭 트랜지스터(TR12)와 보상 트랜지스터(TR13)의 로드를 줄이는 역할에 대하여 표 1을 참조하여 설명한다.
블랙 그레이
TR12 TR13 TR18 TR12 TR13 TR18
Vg -8V -8V 6V -8V -8V 4V
Vs(Vd) 6V 3V -8V 4V 1V -8V
Vgs -14V -11V 14V -12V -9V 12V
표 1에서 제1 게이트 신호의 게이트 온 전압이 -8V이고, 구동 트랜지스터(TR11)의 문턱 전압(Vth)이 -3V이고, 블랙 데이터 전압이 6V이고, 그레이 데이터 전압이 4V인 경우를 예로 들어 설명한다.
블랙 데이터 전압이 데이터 라인(DLm)에 인가된 경우, 스위칭 트랜지스터(TR12)의 게이트 전압(Vg)은 -8V이고, 소스 전압(Vs)(드레인 전압(Vd)과 동일)은 6V이고, 게이트-소스 전압차(Vgs)는 -14V이다. 보상 트랜지스터(TR13)의 게이트 전압(Vg)은 -8V이고, 소스 전압(Vs)은 구동 트랜지스터(TR11)의 문턱 전압(Vth)이 보상된 데이터 전압(Vdat+Vth)으로 3V이고, 게이트-소스 전압차(Vgs)는 -11V이다. 제1 보조 트랜지스터(TR18)의 게이트 전압(Vg)은 6V이고, 소스 전압(Vs)은 -8V이고, 게이트-소스 전압차(Vgs)는 14V이다.
그레이 데이터 전압이 데이터 라인(DLm)에 인가된 경우, 스위칭 트랜지스터(TR12)의 게이트 전압(Vg)은 -8V이고, 소스 전압(Vs)은 4V이고, 게이트-소스 전압차(Vgs)는 -12V이다. 보상 트랜지스터(TR13)의 게이트 전압(Vg)은 -8V이고, 소스 전압(Vs)은 구동 트랜지스터(TR11)의 문턱 전압(Vth)이 보상된 데이터 전압(Vdat+Vth)으로 1V이고, 게이트-소스 전압차(Vgs)는 -9V이다. 제1 보조 트랜지스터(TR18)의 게이트 전압(Vg)은 4V이고, 소스 전압(Vs)은 -8V이고, 게이트-소스 전압차(Vgs)는 12V이다.
데이터 라인(DLm)에 그레이 데이터 전압이 인가된 경우에 비해 블랙 데이터 전압이 인가된 경우, 스위칭 트랜지스터(TR12)와 보상 트랜지스터(TR13)의 게이트-소스 전압차(Vgs)가 각각 -2V씩 낮아지고, 이에 따라 스위칭 트랜지스터(TR12)와 보상 트랜지스터(TR13)의 채널 커패시턴스가 증가하게 된다. 반면, 제1 보조 트랜지스터(TR18)의 게이트-소스 전압차(Vgs)는 +2V 높아지게 되고, 이에 따라 제1 보조 트랜지스터(TR18)의 채널 커패시턴스가 감소하게 된다. 제1 보조 트랜지스터(TR18)는 스위칭 트랜지스터(TR12)와 보상 트랜지스터(TR13)와 동일한 제1 게이트 라인(SLn)에 연결되어 있으므로, 제1 보조 트랜지스터(TR18)의 감소하는 채널 커패시턴스는 스위칭 트랜지스터(TR12)와 보상 트랜지스터(TR13)의 증가하는 채널 커패시턴스를 상쇄시킬 수 있다. 즉, 제1 보조 트랜지스터(TR18)는 제1 게이트 라인(SLn)에 인가되는 제1 게이트 신호의 로드를 줄일 수 있다.
만일, 화소(PX)가 제1 보조 트랜지스터(TR18)를 포함하지 않는 경우, 블랙 데이터 전압이 화소(PX)에 입력될 때 스위칭 트랜지스터(TR12)와 보상 트랜지스터(TR13)의 채널 커패시턴스에 의해 제1 게이트 신호가 게이트 오프 전압에서 게이트 온 전압으로 변동하는 시간이 지연될 수 있다. 이에 따라, 블랙 데이터 전압이 화소(PX)에 충분히 입력되지 못하여 화소(PX)가 블랙보다 밝은 휘도로 발광할 수 있고, 이는 크로스토크로 시인될 수 있다.
하지만, 도 2에서 상술한 바와 같이 화소(PX)가 스위칭 트랜지스터(TR12)와 보상 트랜지스터(TR13)의 증가하는 채널 커패시턴스를 상쇄시킬 수 있는 제1 보조 트랜지스터(TR18)를 포함함으로써 제1 게이트 신호의 로드를 줄일 수 있고, 이에 따라 크로스토크를 발생하지 않도록 방지할 수 있다.
이하, 도 4 내지 도 16에서 다른 실시예에 따른 화소들에 대하여 설명한다. 도 1 내지 도 3과 비교하여 차이점 위주로 설명하며, 중복되는 특징에 대한 설명은 생략한다.
도 4는 본 발명의 다른 실시예에 따른 화소를 나타낸다.
도 2와 비교하여, 화소 회로(20)는 제1 보조 트랜지스터(TR18)를 포함하지 않고, 제2 보조 트랜지스터(TR19)를 포함한다.
제2 보조 트랜지스터(TR19)는 제3 노드(N13)에 연결되어 있는 게이트 전극, 제1 게이트 라인(SLn)에 연결되어 있는 제1 전극 및 제1 게이트 라인(SLn)에 연결되어 있는 제2 전극을 포함한다. 제2 보조 트랜지스터(TR19)의 게이트 전극은 스위칭 트랜지스터(TR12)와 구동 트랜지스터(TR11)를 통해 데이터 라인(DLm)에 연결될 수 있다. 보상 트랜지스터(TR13)가 턴 온되어 구동 트랜지스터(TR11)가 다이오드 연결될 때 제2 보조 트랜지스터(TR19)의 게이트 전극에는 구동 트랜지스터(TR11)의 문턱 전압(Vth)이 보상된 데이터 전압(Vdat+Vth)이 인가될 수 있다. 제2 보조 트랜지스터(TR19)는 제1 전극과 제2 전극이 상호간에 전기적으로 연결된 일종의 모스(MOS) 커패시터로 동작할 수 있다. 제2 보조 트랜지스터(TR19)는 p-채널 전계 효과 트랜지스터일 수 있다.
제2 보조 트랜지스터(TR19)는 스위칭 트랜지스터(TR12)와 보상 트랜지스터(TR13)의 로드를 줄이는 역할을 한다. 이에 대하여 표 2를 참조하여 설명한다.
블랙 그레이
TR12 TR13 TR19 TR12 TR13 TR19
Vg -8V -8V 3V -8V -8V 1V
Vs(Vd) 6V 3V -8V 4V 1V -8V
Vgs -14V -11V 11V -12V -9V 9V
표 2에서 제1 게이트 신호의 게이트 온 전압이 -8V이고, 구동 트랜지스터(TR11)의 문턱 전압(Vth)이 -3V이고, 블랙 데이터 전압이 6V이고, 그레이 데이터 전압이 4V인 경우를 예로 들어 설명한다.
블랙 데이터 전압이 데이터 라인(DLm)에 인가된 경우, 스위칭 트랜지스터(TR12)의 게이트-소스 전압차(Vgs)는 -14V이고, 보상 트랜지스터(TR13)의 게이트-소스 전압차(Vgs)는 -11V이다. 제2 보조 트랜지스터(TR19)의 게이트 전압(Vg)은 구동 트랜지스터(TR11)의 문턱 전압(Vth)이 보상된 데이터 전압(Vdat+Vth)으로 3V이고, 소스 전압(Vs)은 -8V이고, 게이트-소스 전압차(Vgs)는 11V이다.
그레이 데이터 전압이 데이터 라인(DLm)에 인가된 경우, 스위칭 트랜지스터(TR12)의 게이트-소스 전압차(Vgs)는 -12V이고, 보상 트랜지스터(TR13)의 게이트-소스 전압차(Vgs)는 -9V이다. 제2 보조 트랜지스터(TR19)의 게이트 전압(Vg)은 구동 트랜지스터(TR11)의 문턱 전압(Vth)이 보상된 데이터 전압(Vdat+Vth)으로 1V이고, 소스 전압(Vs)은 -8V이고, 게이트-소스 전압차(Vgs)는 9V이다. 제2 보조 트랜지스터(TR19)는 도 2에서 상술한 제1 보조 트랜지스터(TR18)와 마찬가지로 제1 게이트 라인(SLn)에 인가되는 제1 게이트 신호의 로드를 줄일 수 있다.
이러한 차이점을 제외하고, 앞서 도 1 내지 도 3을 참조하여 설명한 실시예의 특징들은 도 4를 참조로 설명한 실시예에 모두 적용될 수 있으므로, 실시예들 간에 중복되는 설명은 생략한다.
도 5는 본 발명의 또 다른 실시예에 따른 화소를 나타낸다.
도 2 및 도 4와 비교하여, 화소 회로(30)는 제1 보조 트랜지스터(TR18) 및 제2 보조 트랜지스터(TR19)를 포함한다.
도 2에서 상술한 바와 같이 제1 보조 트랜지스터(TR18)는 스위칭 트랜지스터(TR12)와 보상 트랜지스터(TR13)의 커패시턴스를 상쇄시킬 수 있다. 또한, 도 4에서 상술한 바와 같이 제2 보조 트랜지스터(TR19)도 스위칭 트랜지스터(TR12)와 보상 트랜지스터(TR13)의 커패시턴스를 상쇄시킬 수 있다.
이러한 차이점을 제외하고, 앞서 도 1 내지 도 4를 참조하여 설명한 실시예의 특징들은 도 5를 참조로 설명한 실시예에 모두 적용될 수 있으므로, 실시예들 간에 중복되는 설명은 생략한다.
도 6은 본 발명의 또 다른 실시예에 따른 화소를 나타낸다.
도 2 및 도 4와 비교하여, 화소 회로(40)는 제1 보조 트랜지스터(TR18)와 제2 보조 트랜지스터(TR19)를 포함하지 않고, 제3 보조 트랜지스터(TR20)를 포함한다.
제3 보조 트랜지스터(TR20)는 제2 노드(N12)에 연결되어 있는 게이트 전극, 제1 게이트 라인(SLn)에 연결되어 있는 제1 전극 및 제1 게이트 라인(SLn)에 연결되어 있는 제2 전극을 포함한다. 제3 보조 트랜지스터(TR20)의 게이트 전극은 스위칭 트랜지스터(TR12)를 통해 데이터 라인(DLm)에 연결될 수 있다. 스위칭 트랜지스터(TR12)가 턴 온될 때 제3 보조 트랜지스터(TR20)의 게이트 전극에 데이터 전압(Vdat)이 인가될 수 있다. 제3 보조 트랜지스터(TR20)는 제1 전극과 제2 전극이 상호간에 전기적으로 연결된 일종의 모스(MOS) 커패시터로 동작할 수 있다. 제3 보조 트랜지스터(TR20)는 p-채널 전계 효과 트랜지스터일 수 있다.
제3 보조 트랜지스터(TR20)는 스위칭 트랜지스터(TR12)와 보상 트랜지스터(TR13)의 로드를 줄이는 역할을 한다. 제3 보조 트랜지스터(TR20)는 도 2에서 표 1을 예로 들어 설명한 제1 보조 트랜지스터(TR18)와 같이 스위칭 트랜지스터(TR12)와 보상 트랜지스터(TR13)의 증가하는 채널 커패시턴스를 상쇄시키고, 제1 게이트 라인(SLn)에 인가되는 제1 게이트 신호의 로드를 줄일 수 있다.
이러한 차이점을 제외하고, 앞서 도 1 내지 도 3을 참조하여 설명한 실시예의 특징들은 도 6을 참조로 설명한 실시예에 모두 적용될 수 있으므로, 실시예들 간에 중복되는 설명은 생략한다.
도 7은 본 발명의 또 다른 실시예에 따른 화소를 나타낸다.
도 2, 도 4 및 도 6과 비교하여, 화소 회로(50)는 제2 보조 트랜지스터(TR19)를 포함하지 않고, 제1 보조 트랜지스터(TR18)와 제3 보조 트랜지스터(TR20)를 포함한다.
제1 보조 트랜지스터(TR18)와 제3 보조 트랜지스터(TR20)는 스위칭 트랜지스터(TR12)와 보상 트랜지스터(TR13)의 증가하는 채널 커패시턴스를 상쇄시키고, 제1 게이트 라인(SLn)에 인가되는 제1 게이트 신호의 로드를 줄일 수 있다.
이러한 차이점을 제외하고, 앞서 도 1 내지 도 3, 및 도 6을 참조하여 설명한 실시예의 특징들은 도 7을 참조로 설명한 실시예에 모두 적용될 수 있으므로, 실시예들 간에 중복되는 설명은 생략한다.
도 8은 본 발명의 또 다른 실시예에 따른 화소를 나타낸다.
도 2, 도 4 및 도 6과 비교하여, 화소 회로(60)는 제1 보조 트랜지스터(TR18)를 포함하지 않고, 제2 보조 트랜지스터(TR19) 및 제3 보조 트랜지스터(TR20)를 포함한다.
제2 보조 트랜지스터(TR19)와 제3 보조 트랜지스터(TR20)는 스위칭 트랜지스터(TR12)와 보상 트랜지스터(TR13)의 증가하는 채널 커패시턴스를 상쇄시키고, 제1 게이트 라인(SLn)에 인가되는 제1 게이트 신호의 로드를 줄일 수 있다.
이러한 차이점을 제외하고, 앞서 도 1 내지 도 3, 도 4 및 도 6을 참조하여 설명한 실시예의 특징들은 도 8을 참조로 설명한 실시예에 모두 적용될 수 있으므로, 실시예들 간에 중복되는 설명은 생략한다.
도 9는 본 발명의 또 다른 실시예에 따른 화소를 나타낸다.
도 2, 도 4 및 도 6과 비교하여, 화소 회로(70)는 제1 보조 트랜지스터(TR18), 제2 보조 트랜지스터(TR19) 및 제3 보조 트랜지스터(TR20)를 포함한다.
제1 보조 트랜지스터(TR18), 제2 보조 트랜지스터(TR19)와 제3 보조 트랜지스터(TR20)는 스위칭 트랜지스터(TR12)와 보상 트랜지스터(TR13)의 증가하는 채널 커패시턴스를 상쇄시키고, 제1 게이트 라인(SLn)에 인가되는 제1 게이트 신호의 로드를 줄일 수 있다.
이러한 차이점을 제외하고, 앞서 도 1 내지 도 3, 도 4 및 도 6을 참조하여 설명한 실시예의 특징들은 도 9를 참조로 설명한 실시예에 모두 적용될 수 있으므로, 실시예들 간에 중복되는 설명은 생략한다.
도 10은 본 발명의 또 다른 실시예에 따른 화소를 나타낸다.
도 2와 비교하여, 화소 회로(10')에서 보상 트랜지스터(TR13)가 제1 보상 트랜지스터(TR13-1) 및 제2 보상 트랜지스터(TR13-2)를 포함하고, 초기화 트랜지스터(TR16)가 제1 초기화 트랜지스터(TR16-1) 및 제2 초기화 트랜지스터(TR16-2)를 포함한다.
제1 보상 트랜지스터(TR13-1)는 제1 게이트 라인(SLn)에 연결되어 있는 게이트 전극, 제2 보상 트랜지스터(TR13-2)의 제2 전극에 연결되어 있는 제1 전극 및 제1 노드(N11)에 연결되어 있는 제2 전극을 포함한다. 제2 보상 트랜지스터(TR13-2)는 제1 게이트 라인(SLn)에 연결되어 있는 게이트 전극, 제3 노드(N13)에 연결되어 있는 제1 전극 및 제1 보상 트랜지스터(TR13-1)의 제1 전극에 연결되어 있는 제2 전극을 포함한다. 즉, 보상 트랜지스터(TR13)는 제1 노드(N11)와 제3 노드(N13) 사이에 직렬로 연결된 제1 보상 트랜지스터(TR13-1) 및 제2 보상 트랜지스터(TR13-2)로 이루어질 수 있다. 보상 트랜지스터(TR13)가 제1 노드(N11)와 제3 노드(N13)에 직렬로 연결된 복수의 트랜지스터로 이루어짐에 따라 제1 노드(N11)와 제3 노드(N13) 사이에 흐를 수 있는 누설 전류를 더욱 견고히 차단할 수 있다.
제1 초기화 트랜지스터(TR16-1)는 제2 게이트 라인(SLIn)에 연결되어 있는 게이트 전극, 제2 초기화 트랜지스터(TR16-2)의 제2 전극에 연결되어 있는 제1 전극 및 제1 노드(N11)에 연결되어 있는 제2 전극을 포함한다. 제2 초기화 트랜지스터(TR16-2)는 제2 게이트 라인(SLIn)에 연결되어 있는 게이트 전극, 초기화 전압(Vint)에 연결되어 있는 제1 전극 및 제1 초기화 트랜지스터(TR16-1)의 제1 전극에 연결되어 있는 제2 전극을 포함한다. 즉, 초기화 트랜지스터(TR16)는 제1 노드(N11)와 초기화 전압(Vint) 사이에 직렬로 연결된 제1 초기화 트랜지스터(TR16-1) 및 제2 초기화 트랜지스터(TR16-2)로 이루어질 수 있다. 초기화 트랜지스터(TR16)가 제1 노드(N11)와 초기화 전압(Vint) 사이에 직렬로 연결된 복수의 트랜지스터로 이루어짐에 따라 제1 노드(N11)와 초기화 전압(Vint) 사이에 흐를 수 있는 누설 전류를 더욱 견고히 차단할 수 있다.
도 2와 같이 보상 트랜지스터(TR13)가 하나로 이루어지는 경우와 비교하여, 도 10과 같이 보상 트랜지스터(TR13)가 제1 보상 트랜지스터(TR13-1)와 제2 보상 트랜지스터(TR13-2)로 이루어짐에 따라, 도 2와 비교하여 블랙 데이터 전압이 인가될 때 제1 보상 트랜지스터(TR13-1)와 제2 보상 트랜지스터(TR13-2)에 의해 보상 트랜지스터(TR13)의 채널 커패시턴스가 더욱 증가할 수 있다.
이러한 경우에도, 제1 보조 트랜지스터(TR18)의 채널 커패시턴스는 스위칭 트랜지스터(TR12), 제1 보상 트랜지스터(TR13-1)와 제2 보상 트랜지스터(TR13-2)의 증가하는 채널 커패시턴스를 상쇄시킬 수 있다.
이러한 차이점을 제외하고, 앞서 도 1 내지 도 3을 참조하여 설명한 실시예의 특징들은 도 10을 참조로 설명한 실시예에 모두 적용될 수 있으므로, 실시예들 간에 중복되는 설명은 생략한다.
도 11은 본 발명의 또 다른 실시예에 따른 화소를 나타낸다.
도 4와 비교하여, 화소 회로(20')에서 보상 트랜지스터(TR13)가 제1 보상 트랜지스터(TR13-1) 및 제2 보상 트랜지스터(TR13-2)를 포함하고, 초기화 트랜지스터(TR16)가 제1 초기화 트랜지스터(TR16-1) 및 제2 초기화 트랜지스터(TR16-2)를 포함한다.
블랙 데이터 전압이 인가될 때 제1 보상 트랜지스터(TR13-1)와 제2 보상 트랜지스터(TR13-2)에 의해 보상 트랜지스터(TR13)의 채널 커패시턴스가 더욱 증가하는 경우에도, 제2 보조 트랜지스터(TR19)의 채널 커패시턴스는 스위칭 트랜지스터(TR12), 제1 보상 트랜지스터(TR13-1)와 제2 보상 트랜지스터(TR13-2)의 증가하는 채널 커패시턴스를 상쇄시킬 수 있다.
이러한 차이점을 제외하고, 앞서 도 1 내지 도 3, 도 4 및 도 10을 참조하여 설명한 실시예의 특징들은 도 11을 참조로 설명한 실시예에 모두 적용될 수 있으므로, 실시예들 간에 중복되는 설명은 생략한다.
도 12는 본 발명의 또 다른 실시예에 따른 화소를 나타낸다.
도 5와 비교하여, 화소 회로(30')에서 보상 트랜지스터(TR13)가 제1 보상 트랜지스터(TR13-1) 및 제2 보상 트랜지스터(TR13-2)를 포함하고, 초기화 트랜지스터(TR16)가 제1 초기화 트랜지스터(TR16-1) 및 제2 초기화 트랜지스터(TR16-2)를 포함한다.
블랙 데이터 전압이 인가될 때 제1 보상 트랜지스터(TR13-1)와 제2 보상 트랜지스터(TR13-2)에 의해 보상 트랜지스터(TR13)의 채널 커패시턴스가 더욱 증가하는 경우에도, 제1 보조 트랜지스터(TR18)와 제2 보조 트랜지스터(TR19)의 채널 커패시턴스는 스위칭 트랜지스터(TR12), 제1 보상 트랜지스터(TR13-1)와 제2 보상 트랜지스터(TR13-2)의 증가하는 채널 커패시턴스를 상쇄시킬 수 있다.
이러한 차이점을 제외하고, 앞서 도 1 내지 도 3, 도 5 및 도 10을 참조하여 설명한 실시예의 특징들은 도 12를 참조로 설명한 실시예에 모두 적용될 수 있으므로, 실시예들 간에 중복되는 설명은 생략한다.
도 13은 본 발명의 또 다른 실시예에 따른 화소를 나타낸다.
도 6과 비교하여, 화소 회로(40')에서 보상 트랜지스터(TR13)가 제1 보상 트랜지스터(TR13-1) 및 제2 보상 트랜지스터(TR13-2)를 포함하고, 초기화 트랜지스터(TR16)가 제1 초기화 트랜지스터(TR16-1) 및 제2 초기화 트랜지스터(TR16-2)를 포함한다.
블랙 데이터 전압이 인가될 때 제1 보상 트랜지스터(TR13-1)와 제2 보상 트랜지스터(TR13-2)에 의해 보상 트랜지스터(TR13)의 채널 커패시턴스가 더욱 증가하는 경우에도, 제3 보조 트랜지스터(TR20)의 채널 커패시턴스는 스위칭 트랜지스터(TR12), 제1 보상 트랜지스터(TR13-1)와 제2 보상 트랜지스터(TR13-2)의 증가하는 채널 커패시턴스를 상쇄시킬 수 있다.
이러한 차이점을 제외하고, 앞서 도 1 내지 도 3, 도 6 및 도 10을 참조하여 설명한 실시예의 특징들은 도 13을 참조로 설명한 실시예에 모두 적용될 수 있으므로, 실시예들 간에 중복되는 설명은 생략한다.
도 14는 본 발명의 또 다른 실시예에 따른 화소를 나타낸다.
도 7과 비교하여, 화소 회로(50')에서 보상 트랜지스터(TR13)가 제1 보상 트랜지스터(TR13-1) 및 제2 보상 트랜지스터(TR13-2)를 포함하고, 초기화 트랜지스터(TR16)가 제1 초기화 트랜지스터(TR16-1) 및 제2 초기화 트랜지스터(TR16-2)를 포함한다.
블랙 데이터 전압이 인가될 때 제1 보상 트랜지스터(TR13-1)와 제2 보상 트랜지스터(TR13-2)에 의해 보상 트랜지스터(TR13)의 채널 커패시턴스가 더욱 증가하는 경우에도, 제1 보조 트랜지스터(TR18)와 제3 보조 트랜지스터(TR20)의 채널 커패시턴스는 스위칭 트랜지스터(TR12), 제1 보상 트랜지스터(TR13-1)와 제2 보상 트랜지스터(TR13-2)의 증가하는 채널 커패시턴스를 상쇄시킬 수 있다.
이러한 차이점을 제외하고, 앞서 도 1 내지 도 3, 도 7 및 도 10을 참조하여 설명한 실시예의 특징들은 도 14를 참조로 설명한 실시예에 모두 적용될 수 있으므로, 실시예들 간에 중복되는 설명은 생략한다.
도 15는 본 발명의 또 다른 실시예에 따른 화소를 나타낸다.
도 8과 비교하여, 화소 회로(60')에서 보상 트랜지스터(TR13)가 제1 보상 트랜지스터(TR13-1) 및 제2 보상 트랜지스터(TR13-2)를 포함하고, 초기화 트랜지스터(TR16)가 제1 초기화 트랜지스터(TR16-1) 및 제2 초기화 트랜지스터(TR16-2)를 포함한다.
블랙 데이터 전압이 인가될 때 제1 보상 트랜지스터(TR13-1)와 제2 보상 트랜지스터(TR13-2)에 의해 보상 트랜지스터(TR13)의 채널 커패시턴스가 더욱 증가하는 경우에도, 제2 보조 트랜지스터(TR19)와 제3 보조 트랜지스터(TR20)의 채널 커패시턴스는 스위칭 트랜지스터(TR12), 제1 보상 트랜지스터(TR13-1)와 제2 보상 트랜지스터(TR13-2)의 증가하는 채널 커패시턴스를 상쇄시킬 수 있다.
이러한 차이점을 제외하고, 앞서 도 1 내지 도 3, 도 8 및 도 10을 참조하여 설명한 실시예의 특징들은 도 15를 참조로 설명한 실시예에 모두 적용될 수 있으므로, 실시예들 간에 중복되는 설명은 생략한다.
도 16은 본 발명의 또 다른 실시예에 따른 화소를 나타낸다.
도 9와 비교하여, 화소 회로(60')에서 보상 트랜지스터(TR13)가 제1 보상 트랜지스터(TR13-1) 및 제2 보상 트랜지스터(TR13-2)를 포함하고, 초기화 트랜지스터(TR16)가 제1 초기화 트랜지스터(TR16-1) 및 제2 초기화 트랜지스터(TR16-2)를 포함한다.
블랙 데이터 전압이 인가될 때 제1 보상 트랜지스터(TR13-1)와 제2 보상 트랜지스터(TR13-2)에 의해 보상 트랜지스터(TR13)의 채널 커패시턴스가 더욱 증가하는 경우에도, 제1 보조 트랜지스터(TR18), 제2 보조 트랜지스터(TR19)와 제3 보조 트랜지스터(TR20)의 채널 커패시턴스는 스위칭 트랜지스터(TR12), 제1 보상 트랜지스터(TR13-1)와 제2 보상 트랜지스터(TR13-2)의 증가하는 채널 커패시턴스를 상쇄시킬 수 있다.
이러한 차이점을 제외하고, 앞서 도 1 내지 도 3, 도 9 및 도 10을 참조하여 설명한 실시예의 특징들은 도 16을 참조로 설명한 실시예에 모두 적용될 수 있으므로, 실시예들 간에 중복되는 설명은 생략한다.
이하, 도 17을 참조하여 표시 장치의 구동 방법의 일 예에 대하여 설명한다.
도 17은 본 발명의 일 실시예에 따른 표시 장치의 구동 방법을 나타내는 타이밍도이다.
도 17을 참조하면, 일 실시예에 따른 표시 장치의 구동 방법은 리셋 기간(T1), 초기화 기간(T2), 데이터 기입 기간(T3) 및 발광 기간(T4)을 포함할 수 있다.
리셋 기간(T1) 동안, 제3 게이트 라인(SLBn)에 게이트 온 전압(On)의 제3 게이트 신호(S[n-2])가 인가된다. 이때, 제1 게이트 라인(SLn)에 인가되는 제1 게이트 신호(S[n]), 제2 게이트 라인(SLIn)에 인가되는 제2 게이트 신호(S[n-1]) 및 발광 제어 라인(ELn)에 인가되는 발광 제어 신호(E[n])는 게이트 오프 전압(Off)으로 인가된다. 게이트 온 전압(On)의 제3 게이트 신호(S[n-2])에 의해 리셋 트랜지스터(TR17)가 턴 온되고, 발광 다이오드(LED)의 애노드 전극에 초기화 전압(Vint)이 전달된다. 초기화 전압(Vint)에 의해 발광 다이오드(LED)가 리셋될 수 있다.
초기화 기간(T2) 동안, 제2 게이트 신호(S[n-1])가 게이트 온 전압(On)으로 인가된다. 이때, 제1 게이트 신호(S[n]), 제3 게이트 신호(S[n-2]) 및 발광 제어 신호(E[n])는 게이트 오프 전압(Off)으로 인가된다. 게이트 온 전압(On)의 제2 게이트 신호(S[n-1])에 의해 초기화 트랜지스터(TR16)가 턴 온되고, 제1 노드(N11)에 초기화 전압(Vint)이 전달된다. 초기화 전압(Vint)에 의해 구동 트랜지스터(TR11)의 게이트 전압이 초기화될 수 있다.
데이터 기입 기간(T3) 동안, 제1 게이트 신호(S[n])가 게이트 온 전압(On)으로 인가된다. 이때, 제2 게이트 신호(S[n-1]), 제3 게이트 신호(S[n-2]) 및 발광 제어 신호(E[n])는 게이트 오프 전압(Off)으로 인가된다. 게이트 온 전압(On)의 제1 게이트 신호(S[n])에 의해 스위칭 트랜지스터(TR12)와 보상 트랜지스터(TR13)가 턴 온된다. 턴 온된 스위칭 트랜지스터(TR12)를 통해 데이터 전압(Vdat)이 제2 노드(N12)에 전달된다. 보상 트랜지스터(TR13)가 턴 온됨에 따라 구동 트랜지스터(TR11)가 다이오드 연결되고, 제1 노드(N11)에 구동 트랜지스터(TR11)의 문턱 전압(Vth)이 보상된 데이터 전압(Vdat+Vth)이 전달된다. 제1 노드(N11)에 전달된 전압(Vdat+Vth)은 유지 커패시터(Cst)에 의해 유지될 수 있다. 제1 보조 트랜지스터(TR18)를 포함하는 화소 회로(도 2의 10, 도 5의 30, 도 7의 50, 도 9의 70, 도 10의 10', 도 12의 30', 도 14의 50', 도 16의 70')의 경우, 제1 보조 트랜지스터(TR18)가 스위칭 트랜지스터(TR12)와 보상 트랜지스터(TR13)의 채널 커패시턴스를 상쇄시키는 모스(MOS) 커패시터로 동작할 수 있다. 제2 보조 트랜지스터(TR19)를 포함하는 화소 회로(도 4의 20, 도 5의 30, 도 8의 60, 도 9의 70, 도 11의 20', 도 12의 30', 도 15의 60', 도 16의 70')의 경우, 제2 보조 트랜지스터(TR19)가 스위칭 트랜지스터(TR12)와 보상 트랜지스터(TR13)의 채널 커패시턴스를 상쇄시키는 모스(MOS) 커패시터로 동작할 수 있다. 제3 보조 트랜지스터(TR20)를 포함하는 화소 회로(도 6의 40, 도 7의 50, 도 8의 60, 도 9의 70, 도 13의 40', 도 14의 50', 도 15의 60', 도 16의 70')의 경우, 제3 보조 트랜지스터(TR20)가 스위칭 트랜지스터(TR12)와 보상 트랜지스터(TR13)의 채널 커패시턴스를 상쇄시키는 모스(MOS) 커패시터로 동작할 수 있다.
발광 기간(T4) 동안, 발광 제어 신호(E[n])가 게이트 온 전압(On)으로 인가된다. 이때, 제1 게이트 신호(S[n]), 제2 게이트 신호(S[n-1]) 및 제3 게이트 신호(S[n-2])는 게이트 오프 전압(Off)으로 인가된다. 게이트 온 전압(On)의 발광 제어 신호(E[n])에 의해 제1 발광 제어 트랜지스터(TR14)와 제2 발광 제어 트랜지스터(TR15)가 턴 온된다. 턴 온된 제1 발광 제어 트랜지스터(TR14)를 통해 제1 전원 전압(ELVDD)이 제2 노드(N12)에 전달되고, 턴 온된 제2 발광 제어 트랜지스터(TR15)에 의해 구동 트랜지스터(TR11)와 발광 다이오드(LED)가 전기적으로 연결될 수 있다. 구동 트랜지스터(TR11)를 통해 제1 노드(N11)의 전압(Vdat+Vth)에 대응하는 전류가 제1 전원 전압(ELVDD)으로부터 발광 다이오드(LED)로 흐르고, 발광 다이오드(LED)는 전류량에 대응하는 휘도로 발광할 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 신호 제어부
200: 게이트 구동부
300: 데이터 구동부
400: 발광 제어 구동부
500: 전원 공급부
600: 표시부

Claims (20)

  1. 발광 다이오드;
    제1 전원 전압으로부터 상기 발광 다이오드로 흐르는 전류량을 제어하기 위한 화소 회로; 및
    상기 화소 회로에 연결된 게이트 라인과 데이터 라인을 포함하고,
    상기 화소 회로는 상기 데이터 라인에 전기적으로 연결된 게이트 전극, 상기 게이트 라인에 연결되는 제1 전극과 제2 전극을 포함하는 보조 트랜지스터를 포함하고, 상기 보조 트랜지스터의 제1 전극과 제2 전극은 상호간에 전기적으로 연결되어 있는 표시 장치.
  2. 제1 항에 있어서,
    상기 보조 트랜지스터는 상기 화소 회로의 다른 소자를 거치지 않고 상기 데이터 라인에 직접 연결되는 게이트 전극을 포함하는 제1 보조 트랜지스터를 포함하는 표시 장치.
  3. 제1 항에 있어서,
    상기 화소 회로는 상기 제1 전원 전압으로부터 상기 발광 다이오드로 흐르는 전류량을 제어하는 구동 트랜지스터를 더 포함하고,
    상기 보조 트랜지스터는 상기 구동 트랜지스터의 문턱 전압이 보상된 데이터 전압이 인가되는 게이트 전극을 포함하는 제2 보조 트랜지스터를 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 보조 트랜지스터는 상기 화소 회로의 다른 소자를 거치지 않고 상기 데이터 라인에 직접 연결되는 게이트 전극을 포함하는 제1 보조 트랜지스터를 더 포함하는 표시 장치.
  5. 제1 항에 있어서,
    상기 화소 회로는,
    상기 제1 전원 전압으로부터 상기 발광 다이오드로 흐르는 전류량을 제어하는 구동 트랜지스터; 및
    상기 데이터 라인에 인가되는 데이터 전압을 상기 구동 트랜지스터에 전달하는 스위칭 트랜지스터를 더 포함하고,
    상기 보조 트랜지스터는 상기 스위칭 트랜지스터와 상기 구동 트랜지스터 사이에 연결된 게이트 전극을 포함하는 제3 보조 트랜지스터를 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 보조 트랜지스터는 상기 화소 회로의 다른 소자를 거치지 않고 상기 데이터 라인에 직접 연결되는 게이트 전극을 포함하는 제1 보조 트랜지스터를 더 포함하는 표시 장치.
  7. 제5 항에 있어서,
    상기 보조 트랜지스터는 상기 구동 트랜지스터의 문턱 전압이 보상된 데이터 전압이 인가되는 게이트 전극을 포함하는 제2 보조 트랜지스터를 더 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 보조 트랜지스터는 상기 화소 회로의 다른 소자를 거치지 않고 상기 데이터 라인에 직접 연결되는 게이트 전극을 포함하는 제1 보조 트랜지스터를 더 포함하는 표시 장치.
  9. 화소; 및
    상기 화소에 연결된 게이트 라인 및 데이터 라인을 포함하고,
    상기 화소는,
    제3 노드에 연결된 발광 다이오드;
    제1 노드에 연결된 게이트 전극, 제2 노드에 연결된 제1 전극 및 상기 제3 노드에 연결된 제2 전극을 포함하는 구동 트랜지스터;
    상기 게이트 라인에 연결된 게이트 전극, 상기 데이터 라인에 연결된 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 스위칭 트랜지스터;
    상기 게이트 라인에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극 및 상기 제1 노드에 연결된 제2 전극을 포함하는 보상 트랜지스터; 및
    상기 데이터 라인에 연결된 게이트 전극, 상기 게이트 라인에 연결된 제1 전극 및 상기 게이트 라인에 연결된 제2 전극을 포함하는 보조 트랜지스터를 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 보조 트랜지스터는 상기 데이터 라인에 인가되는 데이터 전압을 직접 인가받는 게이트 전극을 포함하는 제1 보조 트랜지스터를 포함하는 표시 장치.
  11. 제9 항에 있어서,
    상기 보조 트랜지스터는 상기 제3 노드에 연결된 게이트 전극을 포함하는 제2 보조 트랜지스터를 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 보조 트랜지스터는 상기 데이터 라인에 인가되는 데이터 전압을 직접 인가받는 게이트 전극을 포함하는 제1 보조 트랜지스터를 더 포함하는 표시 장치.
  13. 제9 항에 있어서,
    상기 보조 트랜지스터는 상기 제2 노드에 연결된 게이트 전극을 포함하는 제3 보조 트랜지스터를 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 보조 트랜지스터는 상기 데이터 라인에 인가되는 데이터 전압을 직접 인가받는 게이트 전극을 포함하는 제1 보조 트랜지스터를 더 포함하는 표시 장치.
  15. 제13 항에 있어서,
    상기 보조 트랜지스터는 상기 제3 노드에 연결된 게이트 전극을 포함하는 제2 보조 트랜지스터를 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 보조 트랜지스터는 상기 데이터 라인에 인가되는 데이터 전압을 직접 인가받는 게이트 전극을 포함하는 제1 보조 트랜지스터를 더 포함하는 표시 장치.
  17. 제1 전원 전압으로부터 발광 다이오드로 흐르는 전류량을 제어하는 구동 트랜지스터, 게이트 라인에 인가되는 게이트 신호에 따라 데이터 라인에 인가되는 데이터 전압을 상기 구동 트랜지스터에 전달하는 스위칭 트랜지스터, 상기 게이트 신호에 따라 상기 구동 트랜지스터를 다이오드 연결시키는 보상 트랜지스터, 및 상기 데이터 라인에 연결된 게이트 전극 및 상기 게이트 라인에 연결된 제1 전극과 제2 전극을 포함하는 보조 트랜지스터를 포함하는 표시 장치의 구동 방법에 있어서,
    상기 게이트 신호가 게이트 온 전압으로 인가되어 상기 스위칭 트랜지스터와 상기 보상 트랜지스터가 턴 온되는 단계; 및
    상기 보조 트랜지스터가 상기 스위칭 트랜지스터와 상기 보상 트랜지스터의 채널 커패시턴스를 상쇄하는 단계를 포함하는 표시 장치의 구동 방법.
  18. 제17 항에 있어서,
    상기 데이터 라인에 인가되는 데이터 전압이 상기 보조 트랜지스터의 게이트 전극에 직접 인가되는 표시 장치의 구동 방법
  19. 제17 항에 있어서,
    상기 구동 트랜지스터의 문턱 전압이 보상된 데이터 전압이 상기 보조 트랜지스터의 게이트 전극에 인가되는 표시 장치의 구동 방법.
  20. 제17 항에 있어서,
    상기 스위칭 트랜지스터를 통해 상기 데이터 전압이 상기 보조 트랜지스터의 게이트 전극에 인가되는 표시 장치의 구동 방법.
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