KR20190050636A - 반도체 패키지용 인터포저 - Google Patents

반도체 패키지용 인터포저 Download PDF

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KR20190050636A KR1020170146219A KR20170146219A KR20190050636A KR 20190050636 A KR20190050636 A KR 20190050636A KR 1020170146219 A KR1020170146219 A KR 1020170146219A KR 20170146219 A KR20170146219 A KR 20170146219A KR 20190050636 A KR20190050636 A KR 20190050636A
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Abstract

본 발명의 일 실시 예에 의한 반도체 패키지용 인터포저는 상면 및 상기 상면과 대향하는 하면을 갖는 제1 몸체(10a)와; 상기 제1 몸체(10a)의 상기 상면으로부터 상기 하면까지 형성된 제1 비아패턴(21)을 포함하는 제2 배선부(32); 상기 제1 비아패턴(21) 하면에 형성된 제1 배선부(31); 상기 제1 비아패턴(21)이 노출되도록 형성된 제1 절연막(11); 상기 제1 절연막(11) 및 제2 배선부(32)의 일부분이 노출되게 형성된 제2 절연막(12); 상기 제2 절연막(12)에 의해 노출된 상기 제2 배선부(32) 상에 형성된 제3 배선부(33); 제2 절연막(12) 상에 마련되어 상면 및 상기 상면과 대향하는 하면을 갖는 제2 몸체(10b); 상기 제2 몸체(10b)의 상기 상면으로부터 상기 하면까지 배치되어 상에 형성된 제2 비아패턴(22); 상기 제2 비아패턴(22) 상면에 형성된 제4 배선부(34); 상기 제4 배선부(34)의 하면에 형성된 제3 절연막(13)을 포함한다.

Description

반도체 패키지용 인터포저{Interposer for semiconductor package}
본 발명은 반도체 패키지용 인터포저에 관한 것으로, 보다 상세하게는 초박형(ultra-thin) 인터포저의 구성이 가능한 반도체 패키지용 인터포저에 관한 것이다.
일반적으로, 반도체패키지는 실리콘으로 된 반도체 기판 상에 트랜지스터 및 커패시터 등과 같은 고집적회로가 형성된 반도체칩을 제조한 후, 이를 리드프레임이나 인쇄회로기판 등과 같은 스트립 자재에 부착한다.
이 때, 반도체칩과 스트립 자재가 상호 통전되도록 중간회로기판인 인터포저를 포함한다.
종래의 인터포저는 실리콘 또는 유리를 몸체로 하여 이를 관통하는 관통 비아(TSVs: Through-semiconductor vias)들을 마련한다.
다만, 실리콘 또는 유리를 코어로 하는 인터포저의 경우, 장치의 소형화에 대응함에 따라 쉽게 깨지거나 파손될 위험이 존재하였다.
따라서, 파손될 위험이 상대적으로 적은, 예를 들어 인장강도가 큰 섬유재질의 몸체를 사용하여 장치의 소형화에 적극적으로 대응할 필요성이 요구되고 있다.
전술한 문제점을 해결하기 위하여, 본 발명은 중심부에 메쉬형태의 섬유층을 포함함으로써 파손이나 손상없이 초박형 제조가 가능한 인터포저를 제공하고자 한다.
본 발명의 실시 예에 의한 반도체 패키지용 인터포저는 초박형 인터포저의 구성이 가능할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지용 인터포저의 단일층구조를 도시한 단면도이고, 도 1b는 본 발명의 일 실시예에 따른 반도체 패키지용 인터포저의 다층구조를 도시한 단면도이다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 패키지용 인터포저의 단일층구조를 도시한 단면도이고, 도 2b는 본 발명의 다른 실시예에 따른 반도체 패키지용 인터포저의 다층구조를 도시한 단면도이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 반도체 패키지용 인터포저의 제조방법을 도시한 도면이다.
이하에서는 본 발명의 실시 예들을 첨부 도면을 참조하여 상세히 설명한다. 아래에서 소개하는 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 충분히 전달하기 위해 제시하는 것이다. 본 발명은 제시하는 실시 예만으로 한정되지 않고 다른 형태로도 구체화될 수 있다. 도면은 본 발명을 명확히 하기 위해 설명과 관계 없는 부분의 도시를 생략할 수 있고, 이해를 돕기 위해 구성요소의 크기 등을 다소 과장하여 표현할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지용 인터포저의 단일층 구조를 도시한 단면도이고, 도 1b는 본 발명의 일 실시예에 따른 반도체 패키지용 인터포저의 다층구조를 도시한 단면도를 나타낸 것이다.
본 실시 예에 따른 반도체 패키지용 인터포저는 제조 공정이나 단계에 따라 복수 개의 작업 영역 내지는 작동 영역을 포함하여 이루어질 수 있다.
도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지용 인터포저의 단일층 구조(100)는 상면 및 상기 상면과 대향하는 하면을 갖는 제1 몸체(10a)와; 상기 제1 몸체(10a)의 상기 상면으로부터 상기 하면까지 형성된 제1 비아패턴(21)을 포함하는 제2 배선부(32); 상기 제1 비아패턴(21) 하면에 형성된 제1 배선부(31); 상기 제1 비아패턴(21)이 노출되도록 형성된 제1 절연막(11)을 포함한다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지용 인터포저의 다층 구조(200)는, 상술한 단일층 구조(100)의 구성들을 포함하고, 제2 배선부(32)의 일부분이 노출되게 형성된 제2 절연막(12); 제2 절연막(12)에 의해 노출된 상기 제2 배선부(32) 상에 형성된 제3 배선부(33); 제2 절연막(12) 상에 마련되어 상면 및 상기 상면과 대향하는 하면을 갖는 제2 몸체(10b); 상기 제2 몸체(10b)의 상기 상면으로부터 상기 하면까지 배치되어 형성된 제2 비아패턴(22); 상기 제2 비아패턴(22) 상면에 형성된 제4 배선부(34); 상기 제4 배선부(34)의 하면에 형성된 제3 절연막(13)을 더 포함한다.
제1 및 제2 몸체(10a, 10b)는 상면(도면부호미표시)과 이에 대향하는 하면(도면부호미표시)을 갖는다. 제2 몸체(10b)의 상부에는 반도체 칩 등이 실장되어 반도체 칩의 회로패턴과 전기적으로 연결될 수 있고, 제1 몸체(10a)의 하부에는 리드프레임이나 PCB 등과 같은 스트립 자재가 연결될 수 있다.
이 때, 제1 및 제2 몸체(10a, 10b)는 섬유직물을 포함하고, 상술한 섬유직물은 규칙적인 요철 형상의 격자무늬를 가진 메쉬 형태일 수 있다.
즉, 제1 및 제2 몸체(10a, 10b)는 메쉬형 섬유직물로서, 서로 교차하여 인장력 및 전단력이 증가될 수 있도록 인장강도가 크고 유연한 재질의 것이면 되고, 예컨대, 유리섬유, 탄소섬유, 금속섬유, 바살트(basalt) 섬유 중 어느 하나 이상으로 구성된 메쉬형 섬유직물을 포함할 수 있으나 이에 제한되지 않는다.
상술한 메쉬형 섬유직물은 서로 교차 형성되어 섬유층을 형성할 수 있다.
제1 및 제2 비아패턴(21, 22)은 제1 및 제2 몸체(10a, 10b)에 매트릭스 형태로 형성될 수 있다.
한편, 제1 및 제2 비아패턴(21, 22)은 제1 및 제2 몸체(10a, 10b)의 상면과 하면을 관통하는 관통배선으로 형성될 수 있으며, 제2 배선부(32)는 제1 비아패턴(21)과 일체로 형성될 수 있고, 제4 배선부(34)는 제2 비아패턴(22)과 일체로 형성될 수 있다.
이 때, 제1 및 제2 비아패턴(21, 22)은 레이저 가공 또는 식각 공정 등으로 제1 및 제2 몸체(10a, 10b)에 형성된 비아홀(도시 생략)에 금속, 바람직하게는 구리를 매립하여 형성될 수 있다. 제1 및 제2 비아패턴(21, 22)용 금속의 매립은 전기도금, 진공증착(vacuum evaporation), 스퍼터링(sputtering), 화학기상증착(Chemical Vapor Deposition, 이하 CVD) 및 전도성 페이스트(paste)를 매립한 후 소성하는 방법 등으로 진행할 수 있다.
제1 및 제2 비아패턴(21, 22)의 단면은 원형, 삼각형, 사각형 또는 다각형과 같이 다양한 형상이 가능하며, 제1 및 제2 비아패턴(21, 22)의 단면적은 일정할 수도 있고 제1 및 제2 몸체(10a, 10b)의 하면 및 상면에 가까울수록 단면적이 크거나 작을 수도 있다.
제1 비아패턴(21) 하면에는 제1 배선부(31)가 형성된다. 이 때, 제1 및 제2 비아패턴(21, 22)과 비아홀의 계면부에는 제1 비아패턴(21)을 포함하는 제2 배선부(32)와 제3 배선부(33) 및 및 제2 비아패턴(22)을 포함하는 제4 배선부(34)가 형성되고, 제1 내지 제3 절연막(11, 12, 13) 역시 상술한 계면부를 포함하는 영역에 형성된다.
제1 내지 제3 절연막(11, 12, 13)은, 메쉬형 섬유직물인 제1 및 제2 몸체(10a, 10b)의 내부 빈공간을 충진시켜 주는 것으로, 소정의 점도를 갖는 NCF(Non Conductive Film) 또는 NCP(Non Conductive Paste)가 적용될 수 있다.
도시된 바와 같이, 제1 절연막(11)은 제1 몸체(10a) 상에 형성되고, 제1 절연막(11)에 의해 노출된 상기 제1 비아패턴(21)과 제2 배선부(32)는 일체를 이룬다.
제1 절연막(11) 및 상기 제2 배선부(32) 상에는 제2 배선부(32)의 일부분이 노출될 수 있도록 하는 제2 절연막(12)이 형성되고, 제2 절연막(12)에 의해 노출된 상기 제2 배선부(32) 상에 제3 배선부(33)가 형성될 수 있다. 이 때, 제2 몸체(10b) 역시 상면 및 상면과 대향하는 하면을 포함한다.
전술한 바와 같이, 제2 비아패턴(22)은 제2 몸체(10b)와 후술할 제3 절연막(13)의 상기 상면으로부터 상기 하면까지 배치되어, 제3 배선부(33) 상에 형성된다.
즉, 제1 내지 제3 절연막(11, 12, 13)에는 제1 및 제2 비아패턴(21, 22)과 제2 배선부(32)가 노출되도록 개구부(도면부호미표시)가 형성된다.
제4 배선부(34)은 상술한 제2 비아패턴(22)과 일체를 이루어 배치될 수 있고, 제3 절연막(13)은 제4 배선부(34)의 하면에 형성된다.
제1 내지 제4 배선부(31, 32, 33, 34)는 제1 및 제2 비아패턴(21, 22)의 녹는점보다 낮은 녹는점을 갖는 금속을 포함할 수 있다. 예컨대, 제1 내지 제4 배선부(31, 32, 33, 34)는 Sn, Ag, Bi, Gn, Sb 중 어느 하나로 이루어지거나 또는 이들의 합금으로 이루어질 수 있다.
예컨대, 제1 및 제2 비아패턴(21, 22)이 구리(Cu)로 형성될 경우, 제1 내지 제4 배선부(31, 32, 33, 34)는 구리(Cu)보다 낮은 녹는점을 가지면서도 구리(Cu)의 팽창시 충분한 완충능력을 가질 수 있는 Sn-Ag 합금이 적용될 수 있다.
한편, 도 1a 및 도 1b를 참조하면, 메쉬형 섬유직물인 제1 및 제2 몸체(10a, 10b) 내 빈 공간에 제1 및 제3 절연막(11, 13)을 구성하는 성분을 도포함으로써, 제1 및 제2 몸체(10a, 10b)의 상면 및 하면에 제1 및 제3 절연막(11, 13)이 코팅되어 형성된 구조를 도시하였으나, 이에 한정되지 않는다.
예를 들어, 캐리어 상에 제1 몸체(10a)를 형성하고, 제2 절연막(12) 상에 제2 몸체(10b)를 형성한 후 그 상면 또는 하면에 제1 및 제3 절연막(11, 13)을 압착시켜 제조하는 경우, 또는 캐리어 상에 제1 절연막(11)을 형성하고 제2 절연막(12) 상에 제3 절연막(13)을 선행하여 형성한 후, 제1 및 제2 몸체(10a, 10b)를 1 및 제3 절연막(11, 13) 상에 압착하는 경우를 포함한다.
이로써, 제1 및 제2 몸체(10a, 10b)는, 내부에 제1 및 제3 절연막(11, 13)성분이 도포된 구조가 아닌, 제1 및 제3 절연막(11, 13)의 상부 또는 하부에 별도의 메쉬형 섬유층으로서 마련될 수 있다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 패키지용 인터포저의 단일층구조를 도시한 단면도이고, 도 2b는 본 발명의 다른 실시예에 따른 반도체 패키지용 인터포저의 다층구조를 도시한 단면도이다.
도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지용 인터포저의 단일층 구조(300)는, 상면 및 상기 상면과 대향하는 하면을 갖는 제1 몸체(10a)와; 상기 제1 몸체(10a)의 상기 상면으로부터 상기 하면까지 형성된 관통배선(도면부호미표시)을 포함하는 제1 배선층(35); 상기 관통배선(도면부호미표시)이 노출되도록 형성된 제1 절연막(11)을 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 패키지용 인터포저의 다층 구조(400)는, 상술한 단일층 구조(300)의 구성들을 포함하고, 제2 배선층(36)의 일부분이 노출되게 형성된 제2 절연막(12); 제2 절연막(12)에 의해 노출된 상기 제2 배선층(36) 상에 형성된 제3 배선층(37); 제2 절연막(12) 상에 마련되어 상면 및 상기 상면과 대향하는 하면을 갖는 제2 몸체(10b); 상기 제2 몸체(10b)의 상기 상면으로부터 상기 하면까지 배치되어 제3 배선층(37)과 일체로 형성된 관통배선(도면부호미표시); 상기 관통배선(도면부호미표시) 상면에 제3 배선층(37) 및 관통배선(도면부호미표시)과 일체로 형성된 제4 배선층(38); 상기 제4 배선층(38)의 하면에 형성된 제3 절연막(13)을 더 포함한다.
본 발명의 다른 실시예에 따른 반도체 패키지용 인터포저(300, 400)는 제1 및 제2 몸체(10a, 10b)의 상면으로부터 하면까지 형성된 관통배선(도면부호미표시) 및 제1 및 제2 몸체(10a, 10b)를 상하 방향으로 관통되는 비아 홀(도면부호미표시)을 포함한다.
관통배선(도면부호미표시)의 일단은 제1 및 제2 배선층(35, 36)과, 제3 및 제4 배선층(37, 38)과 접속한다. 즉, 제1 및 제2 배선층(35, 36)과 접속되는 관통배선(도면부호미표시)의 단부는 제1 몸체(10a)와 동일 평면 상에 마련될 수 있으며, 제3 및 제4 배선층(37, 38)과 접속되는 관통배선(도면부호미표시)의 단부는 제2 몸체(10b)와 동일 평면 상에 마련될 수 있다.
한편, 도 2a 및 도 2b를 참조하면, 제2 절연막(12) 층은 메쉬형 섬유직물의 도포없이 절연막 구성 자체로 형성된 구조를 도시하였으나, 이에 한정되지 않는다.
예를 들어, 메쉬형 섬유직물인 제3 몸체(미도시) 내 빈 공간에 제2 절연막(12)을 구성하는 성분을 도포함으로써, 제3 몸체의 상면 및 하면에 제2 절연막(12)이 코팅되어 형성된 경우와, 제3 몸체의 그 상면 또는 하면에 제2 절연막(12)을 압착시켜 제조하는 경우와, 제2 절연막(12)을 선행하여 형성한 후 제3 몸체를 제2 절연막(12) 상에 압착하여 상술한 제2 절연막(12) 층을 형성하는 경우를 포함한다.
이로써, 상술한 제2 절연막(12) 은 메쉬형 섬유직물인 제3 몸체 내부에 제2 절연막(12) 성분이 도포된 구조가 가능할 뿐만 아니라, 제2 절연막(12)의 상부 또는 하부에 압착되어 있는 별도의 메쉬형 섬유층으로서 마련될 수 있다.
상술한 반도체 패키지용 인터포저의 제조방법에 있어서, 우선, 캐리어 상에 제1 몸체(10a)와 제1 절연막(11)을 형성한다.
이 때, 제1 몸체(10a)와 제1 절연막(11)을 형성하는 단계로서 사전에 제1 절연막(11) 성분을 메쉬형 섬유직물인 제1 몸체(10a)에 도포함으로써 제1 절연막(11)을 밀착시킨 다음 이를 캐리어 상에 배치하는 경우를 도시하고 있으나, 이에 한정되지 않는다.
예를 들어, 캐리어 상에 제1 몸체(10a)를 형성한 후 제1 절연막(11)을 코팅시켜 제조하는 경우와, 캐리어 상에 제1 절연막(11)을 먼저 형성한 후 제1 몸체(10a)를 제1 절연막(11) 상에 배치하는 경우를 모두 포함한다.
다음으로, 제1 몸체(10a)에 비아 홀(도면부호미표시)을 형성하고, 무전해 도금 공정 등을 거쳐 금속 패턴을 형성함으로써 금속 배선의 재배치 공정에 의해 제1 및 제2 배선층(35, 36)과 관통배선(도면부호미표시)을 마련할 수 있다.
관통배선(도면부호미표시)이 제1 몸체(10a)와 제1 절연막(11)의 상면으로부터 하면까지 관통하도록 마련됨과 동시에, 관통배선(도면부호미표시)의 상부에는 관통배선(도면부호미표시)과 전기적으로 연결되고 구조적으로 일체화되어 형성된 제1 배선층(35)이 형성될 수 있으며, 제1 몸체(10a)의 반대편에는 제2 배선층(36)이 상술한 관통배선(도면부호미표시) 및 제1 배선층(35)과 전기적으로 연결되고 구조적으로 일체화되어 형성될 수 있다.
상술한 제1 및 제2 배선층(35, 36)과 관통배선은 이후, 캐리어 제거공정을 완료함으로써 본 발명의 다른 실시예에 따른 반도체 패키지용 인터포저의 단일층 구조(300)가 제조될 수 있다.
보다 구체적으로, 관통배선(도면부호미표시)은 증착 또는 도금 공정을 통하여 비아 홀(도면부호미표시)의 내주면을 둘러싸도록 형성된다.
관통배선(도면부호미표시)은 제1 몸체(10a)의 양 면 상에 증착 또는 도금되고, 제1 몸체(10a)의 양 면에 형성되는 관통배선(도면부호미표시)은 비아 홀(도면부호미표시)의 내주면을 통해 연결될 수 있다.
이 때, 제1 몸체(10a)는 소정 패턴의 전해도금용 전극을 더 포함할 수 있다. 전해도금용 전극은 여러 가지 방법으로 형성될 수 있는데 아래와 같은 방법들을 적용할 수 있다.
첫째, 진공증착, 스퍼터링, 화학기상증착(CVD;Chemical Vapor Deposition) 공정 등을 통해 금속박막(예를 들어, Au, Ag, Cu, Al, Cr, Ni 및 W 등과 같은 전도성 금속 또는 그 합금)을 제1 몸체(10a)의 한쪽 면 전체에 증착시키는 방법이 있다.
둘째, 진공증착, 스퍼터링, 화학기상증착(CVD;Chemical Vapor Deposition) 공정 등을 이용해 금속박막을 형성한 후 그 위에 전해도금을 추가로 실시하여, 비아 홀(도면부호미표시)의 한쪽 면 이 완전히 덮이도록 한다. 이 방법은 첫 번째 방법에 의해 비아 홀(도면부호미표시)의 한쪽 면 이 완전히 덮이지 않을 경우에 가장 바람직한 방법이다.
셋째, 기판의 한쪽 면에 포토레지스트(Photoresist)를 도포하여 제1 몸체(10a)의 한쪽 면 전체를 덮는다. 그 후 진공증착이나 스퍼터링을 통해 금속박막을 형성하고, 애싱(ashing) 공정을 통해 비아 홀(도면부호미표시)에서 노출되어 있는 포토레지스트를 제거한다. 만약 비아 홀(도면부호미표시)에 포토레지스트가 남아 있지 않은 경우에는 애싱공정을 거치지 않고 다음 단계를 진행할 수 있다.
넷째, 금속판이나 금속박(foil)을 제1 몸체(10a)의 양면에 직접 붙여 전해도금용 전극으로 사용하는 방법이 있다.
다섯째, 무전해 도금을 통하여 제1 몸체(10a)의 양면에 금속층인 제1 및 제2 배선층(35, 36)을 형성한다.
한편, 제1 및 제2 절연막(11, 12)은 관통배선(도면부호미표시) 및 제1 배선층(35)의 일부가 노출될 수 있도록 마련된다. 여기서, 제1 및 제2 절연막(11, 12)에 사진 식각 공정 등을 이용해 개구부를 형성함으로써 제1 및 제2 절연막(11, 12)의 상면을 통해 관통배선(도면부호미표시) 및 제1 배선층(35)의 일부분을 노출시킨다.
예를 들어, 제1 및 제2 절연막(11, 12)에 사진 식각 공정 등을 이용해 개구부를 형성함으로써 제1 몸체(10a) 및 제2 절연막(12)의 상면을 통해 관통배선(도면부호미표시) 및 제1 배선층(35)의 일부분을 노출시킨다.
전술한 캐리어 제거공정을 수행하지 않고, 본 발명의 다른 실시예에 따른 반도체 패키지용 인터포저의 다층구조(400)를 제조할 수 있다.
저융점 전도성 물질은 개구부를 완전히 메우지 않고 일부만 충진하여 그 위에 소정의 공간을 형성할 수 있다.
이에, 개구부 내에 Sn, Ag, Bi, Gn, Sb 중 적어도 하나 이상 또는 이들의 합금으로 이루어진 저융점 전도성 물질을 충진시킴으로써 노출된 제2 배선층(36)의 일부 상면에는 제3 및 제4 배선층(37, 38)과 관통배선(도면부호미표시)이 형성될 수 있다.
저융점 전도성 물질의 형성은, 제2 몸체(10b)의 양면에 전술한 무전해 도금 공정 등을 수행함으로써 금속 패턴을 형성하여 진행될 수 있으며, 이 경우 개구부를 완전 매립하도록 형성하되 공정조건 예컨대, 온도 및 압력 등을 조절함으로써 물질 내에 다수의 보이드(void)가 발생하도록 할 수도 있다.
전술한 바와 같이, 제2 절연막(12)의 상면에는 무전해 도금 공정 등을 이용하여 미세 패턴의 금속 배선인 제3 배선층(37)이 관통배선(도면부호미표시)과 일체로서 형성될 수 있다. 제3 배선층(37)이 형성된 제2 절연막(12)의 상면에는 제2 몸체(10b)가 압착되어 배치된다.
도시된 바에 의하면, 제2 몸체(10b)와 제3 절연막(13)을 형성하는 단계로서 사전에 제3 절연막(13) 성분을 메쉬형 섬유직물인 제2 몸체(10b)에 도포함으로써 제3 절연막(13)을 밀착시킨 다음 이를 캐리어 상에 배치하는 경우를 도시하고 있으나, 이에 한정되지 않는다.
예를 들어, 제2 절연막(12) 상에 제2 몸체(10b)를 형성한 후 제3 절연막(13)을 압착시켜 제조하는 경우와, 제2 절연막(12) 상에 제3 절연막(13)을 먼저 형성한 후 제2 몸체(10b)를 제3 절연막(13) 상에 압착하는 경우를 모두 포함한다.
제3 절연막(13)은 제3 배선층(37)의 일부가 노출될 수 있도록 마련된다.
이어서, 제3 절연막(13)에 사진 식각 공정 등을 이용해 개구부를 형성함으로써 제3 절연막(13)의 상면을 통해 제3 배선층(37)의 일부분을 노출시키고, 이로써 노출된 제3 배선층(37) 및 관통배선(도면부호미표시) 상에는 제4 배선층(38)이 일체된 구조로서 배치된다.
즉, 관통배선(도면부호미표시)가 제2 몸체(10b)와 제3 절연막(13)의 상면으로부터 하면까지 관통하도록 마련됨과 동시에, 관통배선(도면부호미표시)의 상부에는 관통배선(도면부호미표시)과 전기적으로 연결되어 형성된 제4 배선층(38)이 마련된다.
이후, 캐리어 제거공정을 완료함으로써 본 발명에 따른 반도체 패키지용 인터포저의 다층구조(400)가 제조될 수 있다.
도 3a 내지 도 3g는 본 발명의 일 실시예 따른 반도체 패키지용 인터포저의 제조방법을 도시한 도면이다.
우선, 도 3a 및 도 3b를 참조하면, 캐리어 상에 제1 배선부(31)을 형성하고, 제1 몸체(10a)와 제1 절연막(11)을 형성한다.
이 때, 도 3b은 제1 몸체(10a)와 제1 절연막(11)을 형성하는 단계로서 사전에 제1 절연막(11) 성분을 메쉬형 섬유직물인 제1 몸체(10a)에 도포함으로써 제1 절연막(11)을 밀착시킨 다음 이를 캐리어 상에 배치하는 경우를 도시하고 있으나, 이에 한정되지 않는다.
예를 들어, 캐리어 상에 제1 몸체(10a)를 형성한 후 제1 절연막(11)을 코팅시켜 제조하는 경우와, 캐리어 상에 제1 절연막(11)을 먼저 형성한 후 제1 몸체(10a)를 제1 절연막(11) 상에 배치하는 경우를 모두 포함한다.
다음으로, 제1 비아패턴(21)이 제1 몸체(10a)와 제1 절연막(11)의 상면으로부터 하면까지 관통하도록 마련됨과 동시에, 제1 비아패턴(21)의 상부에는 제1 비아패턴(21)과 전기적으로 연결되어 형성된 제2 배선부(32)가 형성될 수 있다.
한편, 제2 배선부(32)는 금속 배선의 재배치 공정으로 형성할 수 있다.
예를 들어, 제1 배선부(31)가 형성된 제1 몸체(10a)의 일면에 포토레지스트(photoresist) 공정과 도금 공정을 이용하여 미세 패턴의 금속 배선을 형성할 수 있고, 이로써, 제1 배선부에 전기적으로 접속될 수 있다.
제1 및 제2 절연막(11, 12)은 제1 비아패턴(21) 및 제2 배선부(32)의 일부가 노출될 수 있도록 마련된다. 여기서, 제1 및 제2 절연막(11, 12)에 사진 식각 공정 등을 이용해 개구부를 형성함으로써 제1 및 제2 절연막(11, 12)의 상면을 통해 제1 비아패턴(21) 및 제2 배선부(32)의 일부분을 노출시킨다.
예를 들어, 도 3c를 참조하면, 제1 및 제2 절연막(11, 12)에 사진 식각 공정 등을 이용해 개구부를 형성함으로써 제1 몸체(10a) 및 제2 절연막(12)의 상면을 통해 제1 비아패턴(21) 및 제2 배선부(32)의 일부분을 노출시킨다. 이에, 개구부 내에 Sn, Ag, Bi, Gn, Sb 중 적어도 하나 이상 또는 이들의 합금으로 이루어진 저융점 전도성 물질을 충진시킴으로써 노출된 제1 비아패턴(21)상에는 제2 배선부(32)가 마련된다. 이후, 캐리어 제거공정을 완료함으로써 본 발명에 따른 반도체 패키지용 인터포저의 단일층 구조(100)가 제조될 수 있다.
도 3d 및 도 3e를 참조하면, 전술한 캐리어 제거공정을 수행하지 않고, 본 발명에 따른 반도체 패키지용 인터포저의 다층구조(200)를 제조할 수 있다.
도시된 바에 의하면, 저융점 전도성 물질은 개구부를 완전히 메우지 않고 일부만 충진하여 그 위에 소정의 공간을 형성할 수 있다. 이에, 개구부 내에 Sn, Ag, Bi, Gn, Sb 중 적어도 하나 이상 또는 이들의 합금으로 이루어진 저융점 전도성 물질을 충진시킴으로써 노출된 제2 배선부(32)의 일부 상면에는 제3 배선부(33)가 형성될 수 있다.
저융점 전도성 물질의 형성은 무전해 도금, 전해 도금, 스퍼터링, 진공증착, CVD 또는 프린팅 등의 공정을 이용하여 진행할 수 있다.
또한, 저융점 전도성 물질의 형성은 증착 공정으로도 진행할 수 있으며, 이 경우 개구부를 완전 매립하도록 형성하되 공정조건 예컨대, 온도 및 압력 등을 조절함으로써 물질 내에 다수의 보이드(void)가 발생하도록 할 수도 있다.
제2 절연막(12)의 상면에는 포토레지스트(photoresist) 공정과 도금 공정을 이용하여 미세 패턴의 금속 배선인 제3 배선부(33)가 형성될 수 있다. 제3 배선부(33)가 형성된 제2 절연막(12)의 상면에는 제2 몸체(10b)가 압착되어 배치된다.
도 3f를 참조하면, 제2 몸체(10b)와 제3 절연막(13)을 형성하는 단계로서 사전에 제3 절연막(13) 성분을 메쉬형 섬유직물인 제2 몸체(10b)에 도포함으로써 제3 절연막(13)을 밀착시킨 다음 이를 캐리어 상에 배치하는 경우를 도시하고 있으나, 이에 한정되지 않는다.
예를 들어, 제2 절연막(12) 상에 제2 몸체(10b)를 형성한 후 제3 절연막(13)을 압착시켜 제조하는 경우와, 제2 절연막(12) 상에 제3 절연막(13)을 먼저 형성한 후 제2 몸체(10b)를 제3 절연막(13) 상에 압착하는 경우를 모두 포함한다.
제3 절연막(13)은 제3 배선부(33)의 일부가 노출될 수 있도록 마련된다.
이어서, 도 3g를 참조하면, 제3 절연막(13)에 사진 식각 공정 등을 이용해 개구부를 형성함으로써 제3 절연막(13)의 상면을 통해 제3 배선부(33)의 일부분을 노출시키고, 노출된 제3 배선부(33)상에는 제2 비아패턴(22) 및 제4 배선부(34)가 형성될 수 있다.
즉, 제2 비아패턴(22)가 제2 몸체(10b)와 제3 절연막(13)의 상면으로부터 하면까지 관통하도록 마련됨과 동시에, 제2 비아패턴(22)의 상부에는 제2 비아패턴(22)과 전기적으로 연결되어 형성된 제4 배선부(34)가 마련된다.
이후, 캐리어 제거공정을 완료함으로써 본 발명에 따른 반도체 패키지용 인터포저의 다층구조(200)가 제조될 수 있다.
한편, 전술한 바와 같이, 제1 및 제2 비아패턴(21, 22)은 제1 및 제2 몸체(10a, 10b)의 상면과 하면을 관통하는 관통배선으로 형성될 수 있으며, 이 때, 제1 및 제2 비아패턴(21, 22)은 진공증착(vacuum evaporation), 스퍼터링(sputtering), 화학기상증착(Chemical Vapor Deposition) 및 전도성 페이스트(paste)를 매립한 후 소성함으로써 비아홀(도시 생략)에 증착 또는 충진되어 형성될 수 있다.
예를 들어, 비아홀(도시 생략)의 내면을 둘러싸도록 마련되는 금속 코팅층일 수 있다. 이와 달리, 비아홀(도시 생략)에 도전성 페이스트 또는 솔더 레지스트 잉크(Solder resist ink)가 충진되어 제1 및 제2 비아패턴(21, 22)을 형성할 수 있다.
보다 구체적으로, 상기 페이스트를 매립한 후 소성하는 방법은 스크린 프린팅(screen printing)과 같은 인쇄 기술을 사용하여 비아홀(도시 생략)에 전도성 페이스트를 매립한 후 400 내지 700, 보다 바람직하게는 500 내지 600에서 30분 내지 2시간 정도 소성함으로써 달성 가능하다.
이로써, 제1 내지 제4 배선부(31, 32, 33, 34) 및 제1 및 제2 비아패턴(21, 22)은 본 발명의 실시예에 따른 인터포저(100,200) 하부에 위치한 인쇄회로기판 등과 같은 스트립 자재 및 상부에 위치한 반도체칩이 상호 전기적으로 접속될 수 있도록 마련된다.
본 발명은 첨부된 도면에 도시된 일 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
10a: 제1 몸체
10b: 제2 몸체
11: 제1 절연막
12: 제2 절연막
13: 제3 절연막
21: 제1 비아패턴
22: 제2 비아패턴
31: 제1 배선부
32: 제2 배선부
33: 제3 배선부
34: 제4 배선부
35: 제1 배선층
36: 제2 배선층
37: 제3 배선층
38: 제4 배선층
100, 200, 300, 400: 반도체 패키지용 인터포저

Claims (19)

  1. 제1 몸체와, 상기 제1 몸체에 밀착되도록 마련된 제1 절연막; 및
    상기 제1 몸체 및 제1 절연막을 관통하여, 상기 제1 절연막의 상면 및 하면을 따라 마련되는 배선부;를 포함하되,
    상기 제1 몸체는
    메쉬형 섬유층으로 마련되는 반도체 패키지용 인터포저의 단층구조.
  2. 제1항에 있어서,
    상기 제1 몸체는
    요철 형상의 격자무늬를 가진 메쉬 형태의 섬유직물인 반도체 패키지용 인터포저의 단층구조.
  3. 제1항에 있어서,
    상기 제1 절연막은
    감광성 절연막인 반도체 패키지용 인터포저의 단층구조.
  4. 제1항에 있어서,
    상기 배선부는
    상기 제1 절연막의 하면을 따라 배치된 제1 배선부와,
    상기 제1 배선부 상에 배치되고, 상기 제1 몸체 및 제1 절연막을 관통하여 마련된 제1 비아패턴과,
    상기 제1 절연막의 상면을 따라 배치되고, 상기 제1 비아배턴과 일체를 이루도록 마련된 제2 배선부를 포함하는 반도체 패키지용 인터포저의 단층구조.
  5. 제4항에 있어서,
    상기 제1 비아패턴은
    상기 제1 몸체 및 제1 절연막을 관통하여 형성된 비아홀의 내주면을 둘러싸도록 마련되는 반도체 패키지용 인터포저의 단층구조.
  6. 제4항 또는 제5항에 의한 반도체 패키지용 인터포저의 단층구조 상에 배치되어, 상기 제2 배선부의 일부 영역을 노출시키기 위해 마련된 개구부를 구비하는 제2 절연막;
    상기 제2 배선부 상에 배치되어, 상기 개구부를 통해 상기 제2 배선부와 전기적으로 연결되는 제3 배선부;
    제2 몸체와, 하면이 상기 제2 절연막 상에 배치되고 상기 제2 몸체에 밀착되도록 마련된 제3 절연막;
    상기 제3 배선부 상에 배치되고, 상기 제2 몸체 및 제3 절연막을 관통하여 마련된 제2 비아패턴; 및
    상기 제3 절연막의 상면을 따라 배치되고, 상기 제2 비아패턴과 일체를 이루도록 마련된 제4 배선부;를 포함하되,
    상기 제2 몸체는
    메쉬형 섬유층으로 마련되는 반도체 패키지용 인터포저의 다층구조.
  7. 제6항에 있어서,
    상기 제2 비아패턴은
    상기 제2 몸체 및 제3 절연막을 관통하여 형성된 비아홀의 내주면을 둘러싸도록 마련되는 반도체 패키지용 인터포저의 다층구조.
  8. 캐리어 상에 제1 배선부를 형성하는 단계;
    하면이 상기 캐리어 상에 배치되고, 제1 몸체에 밀착되도록 제1 절연막을 형성하는 단계;
    상기 제1 몸체 및 제1 절연막을 관통하여 비아홀을 형성하는 단계; 및
    상기 제1 배선부와 전기적으로 연결되되 상기 비아홀의 내주면을 둘러싸도록 제1 비아패턴을 형성함과 동시에, 상기 제1 절연막의 상면을 따라 상기 제1 비아패턴과 일체로 마련된 제2 배선부를 형성하는 단계;를 포함하되
    상기 제1 몸체는
    메쉬형 섬유직물이 상호 교차하여 형성된 메쉬형 섬유층으로 마련되는 반도체 패키지용 인터포저의 단층구조 제조방법.
  9. 제8항에 있어서,
    상기 제1 절연막을 배치하는 단계는
    상기 제1 몸체 내부에 상기 제1 절연막 형성용 조성물을 도포하거나,
    상기 제1 몸체 표면에 상기 제1 절연막을 압착시키거나,
    상기 제1 절연막 상에 상기 제1 몸체를 압착시키는 공정을 포함하는 반도체 패키지용 인터포저의 단층구조 제조방법.
  10. 제8항에 있어서,
    상기 캐리어를 제거하는 단계;를 더 포함하는 반도체 패키지용 인터포저의 단층구조 제조방법.
  11. 제8항 또는 제9항에 의해 제조된 반도체 패키지용 인터포저의 단층구조 상에, 제2 절연막을 배치하는 단계;
    상기 제2 절연막에 상기 제2 배선부의 일부 영역을 노출시키기 위해 개구부를 형성하는 단계;
    상기 개구부를 통해 상기 제2 배선부와 전기적으로 연결되는 제3 배선부를 형성하는 단계;
    하면이 상기 제3 배선부가 형성된 제2 절연막 상에 배치되고, 제2 몸체에 밀착되도록 제3 절연막을 형성하는 단계;
    상기 제3 배선부의 일부 영역을 노출시키기 위해 상기 제2 몸체 및 제3 절연막을 관통하여 비아홀을 형성하는 단계; 및
    상기 제3 배선부와 전기적으로 연결되되 상기 비아홀의 내주면을 둘러싸도록 제2 비아패턴을 형성함과 동시에, 상기 제3 절연막의 상면을 따라 상기 제2 비아패턴과 일체로 마련된 제4 배선부를 형성하는 단계;를 포함하되,
    상기 제2 몸체는
    메쉬형 섬유층으로 마련되는 반도체 패키지용 인터포저의 다층구조 제조방법.
  12. 제11항에 있어서,
    상기 제3 절연막을 배치하는 단계는
    상기 제2 몸체 내부에 상기 제3 절연막 형성용 조성물을 도포하거나,
    상기 제2 몸체 표면에 상기 제3 절연막을 압착시키거나,
    상기 제3 절연막 상에 상기 제2 몸체를 압착시키는 공정을 포함하는 반도체 패키지용 인터포저의 다층구조 제조방법.
  13. 제11항에 있어서,
    상기 캐리어를 제거하는 단계;를 더 포함하는 반도체 패키지용 인터포저의 다층구조 제조방법.
  14. 하면이 캐리어 상에 배치되고, 제1 몸체에 밀착되도록 제1 절연막을 형성하는 단계;
    상기 제1 몸체 및 제1 절연막을 관통하여 비아홀을 형성하는 단계;
    상기 비아홀의 내주면을 둘러싸도록 관통배선을 형성함과 동시에, 상기 제1 절연막의 상면을 따라 제1 배선층을 배치시켜 중간제품을 형성하는 단계;
    상기 중간제품을 상기 캐리어로부터 해제시켜 뒤집는 단계; 및
    상기 제1 절연막의 하면을 따라 배치되어 상기 관통배선과 일체를 이루도록 마련된 제2 배선층을 형성하는 단계;를 포함하되,
    상기 제1 몸체는
    메쉬형 섬유직물이 상호 교차하여 형성된 메쉬형 섬유층으로 마련되는 반도체 패키지용 인터포저의 단층구조 제조방법.
  15. 제14항에 있어서,
    상기 제1 절연막을 배치하는 단계는
    상기 제1 몸체 내부에 상기 제1 절연막 형성용 조성물을 도포하거나,
    상기 제1 몸체 표면에 상기 제1 절연막을 압착시키거나,
    상기 제1 절연막 상에 상기 제1 몸체를 압착시키는 공정을 포함하는 반도체 패키지용 인터포저의 단층구조 제조방법.
  16. 제14항에 있어서,
    상기 캐리어를 제거하는 단계;를 더 포함하는 반도체 패키지용 인터포저의 단층구조 제조방법.
  17. 제14항 또는 제15항에 의해 제조된 반도체 패키지용 인터포저의 단층구조 상에, 제2 절연막을 배치하는 단계;
    상기 제2 절연막에 상기 제2 배선층의 일부 영역을 노출시키기 위해 개구부를 형성하는 단계;
    상기 개구부를 통해 상기 제2 배선층과 전기적으로 연결되도록 제3 배선층을 형성하는 단계;
    하면이 상기 제3 배선층이 형성된 제2 절연막에 배치되고, 제2 몸체에 밀착되도록 제3 절연막을 형성하는 단계;
    상기 제3 배선층의 일부 영역을 노출시키기 위해 제2 몸체 및 제3 절연막을 관통하여 비아홀을 형성하는 단계; 및
    상기 제3 배선층과 전기적으로 연결되되 상기 비아홀의 내주면을 둘러싸도록 관통배선을 형성함과 동시에, 상기 제3 절연막의 상면을 따라 배치되는 제4 배선층을 형성하는 단계; 를 포함하되,
    상기 제2 몸체는
    메쉬형 섬유직물이 상호 교차하여 형성된 메쉬형 섬유층으로 마련되는 반도체 패키지용 인터포저의 다층구조 제조방법.
  18. 제17에 있어서,
    상기 제3 절연막을 배치하는 단계는
    상기 제2 몸체 내부에 상기 제3 절연막 형성용 조성물을 도포하거나,
    상기 제2 몸체 표면에 상기 제3 절연막을 압착시키거나,
    상기 제3 절연막 상에 상기 제2 몸체를 압착시키는 공정을 포함하는 반도체 패키지용 인터포저의 다층구조 제조방법.
  19. 제17항에 있어서,
    상기 캐리어를 제거하는 단계;를 더 포함하는 반도체 패키지용 인터포저의 다층구조 제조방법.
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