KR20190042085A - 본딩 경계면에 걸친 전하 운반을 포함하는 전자기 복사선 검출기 - Google Patents

본딩 경계면에 걸친 전하 운반을 포함하는 전자기 복사선 검출기 Download PDF

Info

Publication number
KR20190042085A
KR20190042085A KR1020197009403A KR20197009403A KR20190042085A KR 20190042085 A KR20190042085 A KR 20190042085A KR 1020197009403 A KR1020197009403 A KR 1020197009403A KR 20197009403 A KR20197009403 A KR 20197009403A KR 20190042085 A KR20190042085 A KR 20190042085A
Authority
KR
South Korea
Prior art keywords
wafer
lead
layer
silicon
absorber
Prior art date
Application number
KR1020197009403A
Other languages
English (en)
Other versions
KR102046980B1 (ko
Inventor
카넬 한스 본
Original Assignee
쥐-레이 스위츨란드 에스에이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쥐-레이 스위츨란드 에스에이 filed Critical 쥐-레이 스위츨란드 에스에이
Publication of KR20190042085A publication Critical patent/KR20190042085A/ko
Application granted granted Critical
Publication of KR102046980B1 publication Critical patent/KR102046980B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14632—Wafer-level processed structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14658—X-ray, gamma-ray or corpuscular radiation imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14658—X-ray, gamma-ray or corpuscular radiation imagers
    • H01L27/14661—X-ray, gamma-ray or corpuscular radiation imagers of the hybrid type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14665—Imagers using a photoconductor layer
    • H01L27/14676—X-ray, gamma-ray or corpuscular radiation imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469—Assemblies, i.e. hybrid integration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14694—The active layers comprising only AIIIBV compounds, e.g. GaAs, InP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14696—The active layers comprising only AIIBVI compounds, e.g. CdS, ZnS, CdTe
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Photometry And Measurement Of Optical Pulse Characteristics (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Light Receiving Elements (AREA)

Abstract

모놀리식 CMOS 집적 화소 검출기(10, 20, 30, 260, 470, 570)와, 시스템들 및 방법들이 높은 스펙트럼 및 공간 해상도를 가지고 전자기 복사의 검출 및 이미징을 위해 제공된다. 그러한 검출기들은 전도성 공유 웨이퍼 결합에서 흡수체 웨이퍼에 결합된 CMOS 처리된 리드아웃을 갖는 실리콘 웨이퍼를 포함한다. 화소 검출기들, 시스템들, 및 방법들은 다양한 의료 타입 및 비의료 타입의 적용예들에서 사용된다.

Description

본딩 경계면에 걸친 전하 운반을 포함하는 전자기 복사선 검출기
관련 출원들과의 상호참조
본원은 본 명세서에 참조로 통합되고 의지되며, 2016년 8월 31일에 출원된 미국특허 가출원에 대한 우선권과 이익(benefit)을 주장한다.
본 발명은 전자기 복사선의 검출 및 이미징(imaging)을 위한 모놀리식(monolithic) CMOS(Complementary Metal Oxide Semiconductor) 통합된 구조물들로부터 만들어진 화소 검출기들에 관한 것이고, 그러한 구조물들을 형성하기 위한 방법들 및 그것들의 응용예에 관한 것이다.
화소 검출기들이라고도 부르는, 전자기 복사선 검출을 위한 현재의 디지털 이미징 장치들은 2가지 넓은 종류들로 분류될 수 있고, 이들은 충돌하는 광자들이 전기 신호들로 변환되는 방식에 의해 구별된다. 이들 종류들 중 첫 번째 것에서 X선 광자들을 예로 들면, X선 광자들이 처음에 섬광층(scintillation layer)에서 보일 수 있는 광자들로 에너지 면에서 하향 변환(down-converted)된다는 점에서 간접적으로 변환이 발생한다. 보일 수 있는 광자들은 그 후 포토다이오드(photodiode)들의 배열에 의해 검출되고, 이러한 포토다이오드의 배열에서는 전자 정공 쌍들의 광학적 생성이 그 후 리드아웃(readout)에 의해 더 처리되고 컴퓨터 스크린 상에 이미지로서 나타나는 전기 신호들을 생기게 한다. 간접적인 X선 이미징 장치들의 2단(two-stage) 변환 과정은 제한된 변환 효율과 공간 해상도(spatial resolution)라고 하는 결점을 가지고 있는데, 이는 볼 수 있는 광자들로의 X선의 변환 동안과 그것들의 검출시 모두에서 발생하는 손실들과 산란(scattering) 때문이다. 보통 약 25개의 전자 정공 쌍들이 입사하는 X선 에너지의 keV당(per) 리드아웃들에 의해 최종적으로 측정된다.
이들 화소 검출기들의 두 번째 종류에서는, 반도체 흡수체들이 리드아웃들에 의해 전기 신호로서 측정될 수 있는 전자-정공 쌍들로 X선들을 직접 변환하는 것을 허용한다. 신틸레이터(scintillator) 기반의 간접 변환에 비해 우수한 민감도와 더 높은 공간 및 시간적 해상도 외에, 그러한 흡수체들은 또한 발생된 전자-정공 쌍들의 개수에 비례하는 입사하는 X선 광자의 에너지 때문에 공간 해상도를 제공하고, 따라서 펄스 높이 분석에 의해 측정 가능하다. 실리콘(Si)에서는, 단일의 전자-정공 쌍을 생성하기 위해 평균적으로 3.6eV를 필요로 한다(예를 들면, 본 명세서에 전문이 참조로 통합되어 있는 R.C. Alig 등에 의한 Phys.Rev.B 22, 5565(1980)과, R.C. Alig에 의해 Phys.Rev.B 27, 968(1983)을 참조하라). 대체로, 이는 흡수된 X선 에너지의 1 keV마다 280개의 전자-정공 쌍들을 초래하고, 이로부터 변환 효율이 10배 넘게 신틸레이터-포토다이오드 결합의 것을 초과하는 것을 볼 수 있다.
X선 이미징 검출기들, 또는 일반적으로 반도체 흡수체들에 의한 직접 변환을 이용하는 화소 센서들은 상이한 방식들로 구현될 수 있다. 상업적인 평판 제조시 사용된 한 가지 접근법은 박막 트랜지스터들로부터 만들어진 리드아웃들 상에 직접 퇴적된 다결정 또는 비정질 물질들에 기초한다. 예를 들면, 의료적 응용예들을 위한 비정질 셀레늄 흡수체들이 있는 평판 X선 이미징 검출기들은 만드는 것이 비교적 비싸지 않고 대규모로 제공된다(예를 들면, 본 명세서에 전문이 참조로 제공되는 S.Kasap 등에 의한 in Sensors 11, 5112(2011)를 참조하라). 하지만 단결정들의 형태로 된 물질들은 그것들의 다결정 및 비정질 상대물들(counterparts)에 비해 훨씬 더 양호한 이동물성(transport properties)을 제공한다. 따라서 그것들은 더 양호한 검출기 성능을 제공하는 것으로 기대된다. 단일 결정 흡수체들은 다른 한편으로는 비정질 박막 트랜지스터들을 통합하는 리드아웃들과 양립할 수 없다. 그것들은 원칙적으로는 CMOS 처리된 리드아웃 웨이퍼들에서 에피텍셜 성장될 수 있지만, 보통 지극히 높은 열적 처리량(thermal budget)을 희생하여 이루어지고, 이는 상승된 공정 온도들과 양립하는 특별한 금속화 방식(scheme)들을 필요로 한다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, von Kanel에 의한 미국 특허 8,237,126호를 참조하라). 통상적으로 표준 알루미늄 금속화의 경우 온도들은 450℃ 미만으로 유지되어야 한다.
CMOS 처리된 리드아웃들과 양립하도록 하기 위해, 모든 흡수체 화소로부터의 전기 신호를 처리하기 위해 필요한 흡수체와 리드아웃 웨이퍼들 사이의 전기적 접속들은 저온 웨이퍼 결합 공정(bonding process)에 의해 실현되어야 한다. 가장 흔한 결합 기술은 예를 들면 Medipix 공동 작업(collaboration)(www.midipix.web.cern.ch)에 의해 또는 Dectris AG(www.dectris.ch)에 의해 사용된 것과 같은 범프 결합(bump bonding)이다. 흡수체는 원칙적으로는, 예를 들면 Si, Ge, SiC, GaAs, CdTe 및 CdZnTe와 같은 큰 결정들이 성장될 수 있는 활동적인 미립자 검출을 위해 알맞은 임의의 반도체 물질로 이루어질 수 있다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, Collins 등에 의한 유럽 특허 0571135호를 참조하라).
이러한 범핑 결합을 가지고 약 50㎛ 아래까지 화소 사이즈를 압박하는 것이 어려운데 반해, 더 높은 검출기 해상도를 잠재적으로 제공하는 다른 결합 기술들이 존재한다. 그것들 중 하나는, 예를 들면 소위 3D-IC 기술이라고 하는 집적 회로들의 수직 집적화(integration)로부터 알려져 있는 것이다. 이 경우, 범핑 결합은 퓨전(fusion) 결합으로 대체되고, 이는 산화물로 둘러싸인 금속 패드들의 금속-대-금속(metal-to-metal) 결합과 마찬가지로 산화물-대-산화물 퓨전 결합을 포함한다. 그 결과로 생기는 구조물들은 모놀리식 구성들과 구분이 되지 않는다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, G.W.Deptuch 등에 의한 IEEE Trans. Nucl. Sci. 57, 2178(2010)을 참조하라).
또 다른 결합 기술에서는, 전기적으로 전도성인 공유결합이 흡수체 웨이퍼와 리드아웃 웨이퍼 사이의 저온에서 형성된다. 공유 결합은 본질적으로 다시 모놀리식 구조물을 초래한다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, von kanel에 의한 국제 특허 출원 WO2016/097850호를 참조하라). 사용된 CMOS 공정에 따라서, 화소 사이즈는 넓은 범위, 예를 들면 약 100 내지 200㎛, 50 내지 100㎛ 또는 20 내지 50㎛, 5 내지 20㎛ 또는 심지어 1 내지 5㎛에 걸쳐 변할 수 있다.
실리콘 흡수체들은 또한 임의의 결합 기술을 사용하지 않고 모놀리식 이미징 검출기들의 제작되는 것을 허용한다. 그러한 검출기들은 높은 에너지 물리학에서 X선 외의 이온화 복사선들의 검출을 위해 개발되었다. 그것들은 표준 실리콘 CMOS 기판 상에서 에피텍셜 성장한 보통 약 400Ω㎝와 2㏀㎝ 사이에 있는 저항률을 갖는 고저항성 흡수체 층을 포함한다. 리드아웃은 이러한 에피텍셜 층에서 CMOS 처리되고, 그 후 기판이 부분적으로 제거된다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, S.Mattiazzo 등에 의한 in Nucl. Instr. Meth. Phys. Rex. A 718,288(2013)를 참조하라). 이들 장치들이 미립자 검출에 관해서는 매우 유망하지만, 에피텍셜 층들의 것들(보통 수십㎛)을 훨씬 초과하는 두께를 지닌 흡수체들이 효율적인 X선 검출을 위해 필요하다. 100V의 크기의 적당한 전압들에서 완전한 공핍(full depletion)을 허용하기 위해, 흡수체 저항률은 또한 에피텍셜 층들에 의해 제공된 수(few) ㏀㎝보다 훨씬 더 높을 필요가 있다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, W.Snoeys에 의한 in Nucl. Instr. Meth. Phys. Res. A 731, 125(2013)를 참조하라). 마지막으로, 실리콘보다 더 높은 원자 번호 Z를 갖는 원소들을 포함하는 흡수체들("더 무거운 원소들")은 약 40keV 위의 에너지들을 갖는 X선들에 관해 더 알맞은데, 이는 그것들의 더 효율적인 흡수 때문이다.
흡수체 웨이퍼에 공유 결합된 리드아웃을 담고 있는 CMOS 처리된 웨이퍼에 기초한 전자기 복사선 검출 및 이미징을 위한 모놀리식 화소 센서를 제공하는 것이 본 발명의 목적이다. 리드아웃과 흡수체 웨이퍼 사이의 공유 전기 전도성 결합이 실온에서 또는 실온 가까이에서 형성된다.
모놀리식 CMOS 집적된 화소 검출기와, 시스템들 및 방법들은 높은 스펙트럼 및 해상도를 갖는 전자기 복사선의 검출 및 이미징을 위해 제공된다. 그러한 검출기들은 전기 전도성 공유 웨이퍼 본드에서 흡수체 웨이퍼에 결합된 CMOS 처리된 리드아웃이 있는 실리콘 웨이퍼를 포함한다. 화소 검출기들, 시스템들 및 방법들은 다양한 의료 및 비의료 타입의 응용예들에서 사용된다.
그러한 화소 검출기는 여러 개의 성분들을 포함한다. 제1 성분은 제1 전도성 타입을 가지도록 도핑된 적어도 하나의 높은 저항률의 층이 있는 실리콘 리드아웃 웨이퍼로서, 이러한 층은 CMOS 처리된 리드아웃 전자부품을 가진다. 제2 성분은 제1 전도성 타입을 가지도록 도핑된 전하 컬렉터용 임플란트들로서, 이러한 임플란트들은 리드아웃 일렉트로닉스와 통신을 행하며 검출기 화소들을 규정한다. 제3 성분은 적어도 제2 전도성 타입과 금속 백 접점(back contact)을 가지는 단결정 물질로부터 만들어지는 흡수체 웨이퍼이다. 제4 성분은 외부 인쇄 회로 기판과 통신을 행하는 접촉 패드들이다.
이러한 실리콘 웨이퍼와 흡수체 웨이퍼는 모놀리식 유닛을 형성하기 위해 공유 결합된다. 이러한 모놀리식 유닛은 제1 전도성 타입의 층과 제2 전도성 타입의 층에 의해 형성된 p-n 접합을 통합한다. p-n 접합의 공핍 영역은 전자-정공 쌍들이 흡수체 웨이퍼에서 흡수된 전자기 복사선에 의해 발생되고 역 바이어스가 백 콘택트에 인가될 때 반대 방향들로 이동하는 전하들로 전자-정공 쌍들을 분리하기 위해, 본딩 경계면에 걸쳐 연장하게 배치된다. 전하 컬렉터들은 본딩 경계면에 걸쳐 전하들을 수용하기 위해 배치된다. 리드아웃(readout) 일렉트로닉스는 전하들을 디지털 신호들로 변환하기 위해 배치되고, 이러한 디지털 신호들은 외부 인쇄 회로 기판까지 접촉 패드들을 지나갈 수 있다. 이 경우, 그것들은 저장되고 처리되며, 컴퓨터 스크린 상의 이미지들로서 디스플레이될 수 있다.
본 발명의 목적은 전자기 복사선 검출 및 이미징을 위해 알맞은 모놀리식 CMOS 집적된 화소 센서를 제공하는 것이다.
본 발명의 또 다른 목적은 전자기 복사선 검출 및 이미징을 위해 알맞은 모놀리식 화소 센서를 제공하는 것으로, 이러한 리드아웃 일렉트로닉스와 단결정 흡수체는 CMOS 처리된 실리콘 웨이퍼의 동일한 면 또는 반대쪽 면 상에 나란히 놓이고, 따라서 백사이드 일루미네이션(backside illumination)을 허용한다.
본 발명의 또 다른 목적은 리드아웃 및 흡수체 웨이퍼의 저온 웨이퍼 결합에 의해 제작되는 전자기 복사선 검출 및 이미징에 적합한 모놀리식 CMOS 집적된 화소 센서를 제공하는 것이다.
본 발명의 추가 목적은 리드아웃 일렉트로닉스를 높은 Z-흡수체 층으로 통합하는 CMOS 처리된 웨이퍼를 결합함으로써 제작되는 높은 에너지의 X선 검출 및 이미징에 적합한 모놀리식 화소 센서를 제공하는 것이다.
본 발명의 또 다른 추가 목적은 에너지 리졸브된(energy-resolved) X선 검출 및 이미징에 적합한 모놀리식 화소 센서를 제공하는 것이다.
본 발명의 또 다른 목적은 단일 광자 검출을 할 수 있는 모놀리식 화소 센서를 제공하는 것이다.
본 발명의 또 다른 추가 목적은 전도성 타입이 반대인(즉, 반대되는 유효 도핑 타입) 흡수체 웨이퍼에 얇은 리드아웃 웨이퍼 공유 결합된 모놀리식 화소 검출기들의 제작을 위해 간단한 공정들을 제공하는 것이다.
본 발명은 전자기 복사선용 모놀리식 화소 검출기들의 구조 및 제작 방법들을 교시한다. 화소 검출기들은 모놀리식 유닛을 형성하는 단결정 흡수체와 통신을 행하는 CMOS 처리된 리드아웃 일렉트로닉스가 있는 얇은 실리콘 웨이퍼를 포함한다. 이러한 모놀리식 유닛은 흡수체에 입사하는 전자기 복사선에 의해 발생된 전기 신호들을 수집하고 처리하기 위해 흡수체 웨이퍼 상으로 얇아진 CMOS 처리된 실리콘 리드아웃 웨이퍼를 웨이퍼 결합함으로서 형성된다. 흡수된 전자기 복사선으로부터 전기 신호들을 발생시키는 대신, 화소 검출기의 구조물은 도핑 레벨들을 조정하고 인가된 바이어스를 반전시킴으로써, 리버스 모드(reverse mode)에서 작동될 수 있고, 그로 인해 이제 흡수체는 전자기 복사선의 이미터(emitter)로서 작용하고, 검출기는 고해상도 디스플레이로 변형된다. 본 발명의 이들 및 다른 목적들은 도면들, 명세서 및 청구항들에서 묘사된다.
본 발명의 설명에서, "화소 검출기(pixel detector)"와 "화소 센서(pixel sensor)"는 전체로서 검출기를 묘사하는 유의어들로서 간주된다. 마찬가지로, "흡수체 웨이퍼(absorber wafer)"와 "센서 웨이퍼(sensor wafer)"라는 용어들은 전자기 복사선이 흡수되는 검출기 부품(part)의 유의어들로서 간주된다.
도 1a는 본딩 경계면에서 n도핑된 리드아웃 웨이퍼와 p도핑된 흡수체 웨이퍼 사이의 p-n 접합이 있는 모놀리식 화소 검출기의 단면도.
도 1b는 p도핑된 흡수체 웨이퍼에 결합되는 n도핑된 리드아웃 웨이퍼 안쪽에 p-n 접합이 있는 모놀리식 화소 검출기의 단면도.
도 1c는 본딩 경계면에서 p도핑된 리드아웃 웨이퍼와 n도핑된 흡수체 웨이퍼 사이에 p-n 접합이 있는 모놀리식 화소 검출기의 단면도.
도 1d는 역 바이어스가 걸려 있는 화소 검출기와 순방향 바이어스가 걸려 있는 디스플레이로서 작동할 수 있는 모놀리식 구조물의 단면도.
도 2는 캐리어 웨이퍼에 결합된 얇아진 CMOS 처리된 리드아웃 웨이퍼의 제작을 위한 공정 흐름의 개략적인 그림.
도 3은 흡수체 웨이퍼 상으로 얇아진 CMOS 처리된 리드아웃 웨이퍼의 공유 결합을 위한 공정 흐름의 개략적인 그림.
도 4는 얇아진 기판 상의 화소로 나누어진(pixelated) 흡수체의 제작을 위한 공정 흐름의 개략적인 그림.
도 5는 에피텍셜 흡수체 웨이퍼의 얇아진 기판에 얇아진 CMOS 처리된 리드아웃 웨이퍼를 결합하기 위한 공정 흐름의 개략적인 그림.
도 6은 에피텍셜 흡수체 웨이퍼의 에피텍셜 층에 얇아진 CMOS 처리된 리드아웃 웨이퍼를 결합하기 위한 공정 흐름의 개략적인 그림.
예를 들면, 최대 약 20×20㎠ 또는 심지어 약 40×40㎠의 사이즈를 갖는 평판 검출기들과 같이 민감하고 큰 면적을 갖는 모놀리식 화소 검출기들의 제작을 위한 간단한 구조물들과 방법들을 제공하는 것이 본 발명의 목표이다. 이러한 검출기들은 센서 웨이퍼라고도 부르는 흡수체 웨이퍼에 공유 결합된 CMOS 처리된 리드아웃 웨이퍼로 구성된다. 본 명세서에서 묘사된 "리드아웃 웨이퍼(readout wafer)", "리드아웃 유닛(readout unit)" 및 "리드아웃 일렉트로닉스(readout electronics)"라는 용어들은 개별 검출기 화소들의 리드아웃을 위한 화소 리드아웃 일렉트로닉스에 적용되고, 이들은 CMOS 처리된 리드아웃 웨이퍼들 상에 존재하는 접촉 패드(contact pad)들과 통신을 행하는 PCB들과 같이 "외부 세계(outside world)"로의 접속을 묘사하는 외부 인쇄 회로 기판(printed circuit board)들 상에서 데이터를 저장, 처리 및 전송하기 위한 추가적인 전자 회로들에 의해 구현될 수 있다. 리드아웃 일렉트로닉스는 두께가 약 10 내지 30㎛이고, 저항률이 약 500Ω㎝ 위 또는 바람직하게는 약 1 내지 2㏀㎝ 또는 더 바람직하게는 2 내지 5㏀㎝ 또는 훨씬 더 바람직하게는 5㏀㎝ 위, 예를 들면 5 내지 50㏀㎝인 가볍게 도핑된 에피텍셜 실리콘 층에서 처리되고, 이 경우 그 저항률은 제1 전도성 타입의 약 1011 내지 1013㎝-3 사이의 낮은 도핑 레벨로 인한 것이다(예를 들면, n도핑에 의해 유도된 n-전도성(conduction)). 검출기 제작을 용이하게 하기 위해, 리드아웃 전자부품의 CMOS 처리를 위한 실리콘-온-절연체(SOI: silicon-on-insulator) 웨이퍼들을 사용하는 것이 유리할 수 있다. 이러한 검출기들은 단일 광자 검출 모드에서 전자기 복사선을 검출할 수 있다. 센서 물질은 고순도(high purity) 웨이퍼들의 형태 또는 기판 상의 에피텍셜 층들의 형태로 이용 가능한 임의의 반도체를 포함할 수 있고, 이로 인해 바람직한 기판은 실리콘이다. 센서 웨이퍼의 전도성 타입은 예를 들면 리드아웃 웨이퍼가 n도핑될 때에는 p-전도성과 같이, 리드아웃 웨이퍼의 것과 반대가 되어야 한다. 센서용으로 사용된 두께와 물질은 검출될 전자기 복사선의 에너지에 크게 좌우된다. 근적외선 검출을 위해서는, 예를 들면 0.5 내지 1.5㎛ 또는 심지어 0.3 내지 0.5㎛만큼이나 얇은 Ge층이 효율적인 감지를 위해 충분할 수 있다. 약 3.5, 332 및 2310㎛인 두께를 갖는 SiC 센서는 각각 2, 10 및 20keV인 에너지들을 갖는 입사 광자들의 90%를 흡수하는 것으로 예상된다. 약 3.9, 334 및 2310㎛인 두께를 갖는 실리콘 센서는 각각 2, 10 및 20keV인 에너지들을 갖는 입사 광자들의 90%를 흡수하는 것으로 예상된다. Ge 또는 GaAs 센서의 경우, 20, 30 및 40keV인 에너지들을 갖는 입사 광자들의 90%를 흡수하는데 필요한 두께는 각각 약 105, 320 및 710㎛이다. 예를 들면, Si0.2Ge0.8 합금은 이들 광자 에너지들에서 동일한 흡수를 위해 약 25% 더 두꺼워야 한다. 40, 60 및 80keV인 더 단단한(harder) X선들이 CdTe 센서 또는 CdZnTe 합금 센서에 의해 동일한 정도까지 흡수되고, 이들 센서의 두께는 각각 약 210, 610 및 1310㎛에 이른다(NIST X선 감쇠(attenuation) 데이터 베이스, www.nist.gov/pml/data/ffast). 진성 Ge의 실온 저항률은 약 470Ω㎝이고, Si0.25Ge0.75 합금의 실온 저항률은 대략 6×104Ω㎝이다(예를 들면, www.virginiasemi.com/pdf/generalpropertiesSi62002.pdf를 참조하라). Ge와 SiGe 센서들에 대하여, GaAs 센서들은 109Ω㎝ 크기의 훨씬 더 높은 저항률의 장점을 가진다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, M.C.Veale에 의한 Nucl Instr. Meth. Phys. Res, A752, 6(2014)을 참조하라). 동일한 크기의 저항률이 CdTe 센서들에 적용되고, 심지어 CdZnTe 합금 센서들에 관해서는 훨씬 더 높은 저항률이 적용된다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, L.Del Sordo 등에 의한 in Sensors 2009,9,3491-3526을 참조하라). 검출기의 암전류(dark current)를 낮게 유지하기 위해서는 가능한 높은 센서 저항률이 필요하다.
본 발명의 구조물들과 방법들은 개별 스케일 웨이퍼들을 참조한다. 200㎜ 웨이퍼들에 관한 높은 진공의 결합 장비가, 예를 들면 EV 그룹(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, C.Flotgen 등에 의한 in ECS Transactions 64, 103(2014)을 참조하라)에 의해 제작된다.
구성에 의해, 본 발명의 모놀리식 화소 검출기들은 단일 광자 검출을 제공하는 것으로 예상된다. 그러므로 이러한 본 발명의 모놀리식 화소 검출기들은 또한 에너지 분별성(energy discrimination)을 위해 적합하고, 이로 인해 흡수체 상에 입사하는 광자들의 에너지는 리드아웃 전자부품에 의해 처리된 전기 펄스들의 펄스 높이 분석을 사용함으로써 측정될 수 있다.
이제, 도 1a를 참조하면 모놀리식 화소 검출기의 제1 실시예(10)는 리드아웃 웨이퍼로서 작용하는 약간 n도핑된 CMOS 처리된 실리콘 웨이퍼(11)와 명목상 도핑되지 않은(진성인) 하지만 p전도성 또는 약간 p도핑된 흡수체 웨이퍼(16) 사이의 공유 결합(17)을 통합한다. p도핑된 흡수체 웨이퍼(16)의 억셉터 밀도는 사용된 물질에 의존적이고, 흡수체 웨이퍼(16)가 가장 높은 가능한 저항률을 가지도록 선택되어야 한다. 진성 Ge 흡수체에 있어서, 실온 저항률은 약 50Ω㎝이고, 그것의 다소 낮은 값은 예를 들면 액체 질소 온도까지 냉각되는 이러한 흡수체를 가지고 검출기들이 만들어지는 것을 요구한다. Si1-xGex 합금로부터 만들어진 흡수체들은, 예를 들면 x=0.75에 대해 약 6×104Ω㎝(예를 들면, www.virginiasemi.com/pdf/generalpropertiesSi62002.pdf를 참조하라)와 같이, Ge 농도인 x에 따라 좌우되는 실질적으로 더 높은 저항률들을 가질 수 있다. Cr도핑된 GaAs로부터 만들어진 센서들은 약 109Ω㎝의 훨씬 더 큰 저항률을 가질 수 있다(예를 들면, M.C. Veale에 의한 in Nucl.Instr.Meth.Phys.Res.A 752,6(2014)를 참조하라). CdTe로부터의 흡수체들은 비슷한 저항률을 가지고, CdZnTe 합금들로부터의 저항률들은 훨씬 더 큰 저항률을 가진다(예를 들면, L. Del Sordo 등에 의한 in Sensors 2009, 9, 3491-3526을 참조하라). 실리콘 웨이퍼(11)는 바람직하게는 약 500Ω㎝ 위 또는 1 내지 2㏀㎝ 또는 더 바람직하게는 약 2 내지 5㏀㎝ 또는 심지어 예를 들면 5 내지 50㏀㎝과 같이 5㏀㎝ 위인 저항률을 가진다. 도면은 검출기의 작은 부분의 단면을 보여주고, 그러한 검출기의 폭은 사용된 CMOS 공정에 따라서 예를 들면, 1 내지 5, 5 내지 20, 20 내지 50, 50 내지 100 또는 100 내지 200㎛인 범위를 가질 수 있는 단일 화소 사이즈보다 약간 더 크게 대응한다. 이러한 구성에서, n-웰(well) 임플란트들(15)은 흡수체 웨이퍼(16)에 입사하는 광자들에 의해 발생되고 n 전도성 리드아웃과 p전도성 센서 웨이퍼에 의해 형성된 p-n 접합의 전계에서 분리되는 전자-정공 쌍들로부터 나오는 전자들을 수집하는 전하 컬렉터(charge collector)들로서의 역할을 한다. 인접한 n-웰들(15) 사이의 거리는 화소 사이즈를 규정한다. 도 1a의 예에서, 리드아웃의 화소 일렉트로닉스의 n-MOS 트랜지스터와 p-MOS 트랜지스터은 각각 p-웰들(12)과 n-웰들(13)에서 위치한다. 깊은 p-웰(14)은 전하 수집 n-웰(15) 외에 n-웰들(13)에 의한 전자 수집을 회피하는 목적을 가진다. 실시예의 일 양태에서, 화소 일렉트로닉스의 일부는 n-웰(15)에 위치할 수 있다. 실시예(10)의 구성에서, 본딩 경계면(17)은 약간 n도핑된 실리콘 웨이퍼(11)와 p 전도성 흡수체 웨이퍼(16) 사이의 p-n 접합으로서 동시에 역할을 한다. 그러므로 역 바이어스가 백 접점(19)에 인가될 때에는, 공간 전하 층이 웨이퍼(11)와 흡수체 웨이퍼(16) 양쪽으로 경계면(17)으로부터 확장한다.
효율적인 전하 수집을 허용하기 위해, 리드아웃 웨이퍼(11)는 작동시 대부분의 또는 바람직하게는 모든 공간 전하 구역이 전체 리드아웃 웨이퍼(11)와 전체 흡수체 웨이퍼(16) 모두를 통해 연장하도록 바람직하게는 얇아야 한다. 다시 말해, 작동할 때 리드아웃 웨이퍼(11)와 흡수체 웨이퍼(16)는 바람직하게는 특히 X선 광자들의 효율적인 검출을 위해 완전히 고갈되어야 한다. 예를 들면, Ge와 같은 낮은 밴드 갭(band gap) 반도체들을 포함하는 흡수체 웨이퍼들을 갖는 화소 검출기들(10)은 암전류들이 충분히 낮도록 하기 위해 열전기 또는 액체 질소 냉각에 의해 냉각되어져야 할 수 있다. 암전류들은 바람직하게는 픽셀당 약 1㎂ 미만 또는 훨씬 더 바람직하게는 픽셀당 1㎁ 미만이어야 한다. 리드아웃 웨이퍼(11)의 두께는 바람직하게는 약 30㎛ 미만으로 유지되거나, 더 바람직하게는 약 5㎛와 25㎛ 사이, 또는 훨씬 더 바람직하게는 약 10㎛와 20㎛ 사이로 유지된다. 적외선 이미징 검출기들에 있어서는 리드아웃 웨이퍼(11)의 더 큰 두께가 허용 가능한데, 이는 이 경우 흡수체 웨이퍼(16)가 예를 들면 0.4 내지 1.0㎛만큼이나 얇거나 훨씬 더 얇기 때문이다. 그러므로 적외선 검출기들의 경우, 리드아웃 웨이퍼(11)의 두께는 20 내지 50㎛ 또는 50 내지 100㎛의 범위에 있을 수 있거나, 100㎛보다 훨씬 더 클 수 있다. 본딩 경계면(17)에 가까운 실리콘 구역은 또한 경계면을 가로지르는 포토캐리어(photocarrier)들이 더 높은 민감도를 위해 증가되는 애벌랜치(avalanche) 구역을 포함할 수 있다(예를 들면, 전문이 본 명세서에 참조로 통합되어 있는, Y. Kang 등에 의한 in Nature Photonics 3, 59(2009)를 참조하라). 또한, 이 응용예에서, 백 접점(19)은 적외선에 대해 투명해야 한다.
본 실시예의 일 양태에서, 결합된 센서 층은 관련 분야에 알려진 포스트-본딩 리소그래피(post-bonding lithography) 및 패터닝 단계들에 의해 화소로 나누어질 수 있다.
본 실시예의 또 다른 양태에서는, 센서 층이 예를 들면 키가 큰 기둥(pillar)들의 형태로 패턴화된 실리콘 기판 상으로 고립된 에피텍션 센서 결정들을 성장시킴으로써 제작된 화소화된 에피텍셜 센서이다.
이제, 도 1b를 참조하면, 모놀리식 화소 검출기의 제2 실시예(20)가 그것의 밑면(underside) 상에 약간 p도핑된 층(21')과 명목상 도핑되지 않은(진성인) 하지만 p도핑되거나 약간 도핑된 흡수체 웨이퍼(26)를 통합하고 있다. 실리콘 웨이퍼(21)는 바람직하게는 약 500Ω㎝ 위 또는 1 내지 2㏀㎝ 또는 더 바람직하게는 약 2 내지 5㏀㎝ 또는 심지어 예를 들면 5 내지 50㏀㎝과 같이 5㏀㎝ 위인 저항률을 가진다. 흡수체 웨이퍼(26)의 도핑은 반도체 물질이 가질 수 있는 가장 높은 저항률을 생기게 하기 위해 선택되어야 한다. 진성인 Ge 흡수체의 경우, 실온 저항률은 약 50Ω㎝이고, 그것의 다소 낮은 값은 예를 들면 액체 질소 온도까지 냉각되어지는 이러한 흡수체를 검출기들이 통합하는 것을 요구한다. Si1-xGex 합금들로부터 만들어지는 흡수체들은, 예를 들면 x=0.75에 대해 약 6×104Ω㎝와 같이 Ge 농도 x에 따라 좌우되는 실질적으로 더 높은 저항률들을 가질 수 있다. Cr 도핑된 GaAs로부터 만들어진 센서들은 약 109Ω㎝의 훨씬 더 큰 저항률을 가질 수 있다. CdTe로부터의 흡수체들은 비슷한 저항률을 가지고, CdZnTe 합금들로부터의 흡수체들은 훨씬 더 큰 저항률을 가진다. 도면은 단면도로 나타낸 검출기의 작은 부분을 보여주고, 그것의 폭은 사용된 CMOS 처리에 따라 달라지는, 예를 들면 1 내지 5, 5 내지 20, 20 내지 50, 50 내지 100 또는 100 내지 200㎛의 범위를 가질 수 있는 단일 화소 사이즈보다 약간 더 크게 대응한다. 이러한 구성에서 n-웰(25)은 전하 컬렉터로서의 역할을 하는데, 즉 흡수체 웨이퍼(26) 상에 입사하는 광자들에 의해 발생되고 그것의 밑면 상에 약간 n도핑된 실리콘 웨이퍼(21)와 약간 p도핑된 층(21')에 의해 형성된 p-n 접합의 전계에서 분리되는 전자-정공 쌍들로부터 나오는 전자들을 수집한다. 인접한 n-웰들(25) 사이의 거리는 화소 사이즈를 규정한다. 도 1b의 예에서, 리드아웃의 화소 일렉트로닉스의 n-MOS 트랜지스터와 p-MOS 트랜지스터는 각각 p-웰들(22)과 n-웰들(23)에 위치한다. 깊은 p-웰(24)은 전하를 수집하는 n-웰(25) 외에 n-웰들(23)에 의한 전자 수집을 회피하는 목적을 가진다. 이러한 실시예의 일 양태에서, 화소 일렉트로닉스의 일부는 n-웰(25)에 위치할 수 있다. 실시예(20)의 구성에서, p-n 접합(28)은 본딩 경계면(27)에 위치하지 않는다. 이 경우, p-n 접합(28)은 웨이퍼(21)의 약간 p 도핑된 층(21')과 약간 n 도핑된 주된 부분(part)에 의해 리드아웃 웨이퍼 안쪽에 형성된다. 실시예(20)는 예를 들면 상부에서 고저항성 n 도핑된 층이 있는 얇은 약간 p 도핑된 실리콘 층을 통합하고, CMOS 처리된 리드아웃을 호스트하는 SOI 웨이퍼에 의해 실현될 수 있다. 약간 p 도핑된 층(21')은 예를 들면 약 1 내지 2㎛ 또는 2 내지 5㎛의 두께를 가질 수 있다. SOI 웨이퍼의 기판과 박스는 그로 인해 공유 결합(27)을 형성하기 전에 제거된다. 그러므로 역 바이어스가 백 접점(29)에 인가될 때, p 전도성 흡수체(26) 웨이퍼와 마찬가지로 공간 전하층이 p-n 접합(28)으로부터 실리콘 웨이퍼(21)의 n 도핑된 구역과 p 도핑된 층(21') 양쪽으로 확장한다.
효율적인 전하 수집을 허용하기 위해, 리드아웃 웨이퍼(21)는 바람직하게는 작동시 공간 전하 구역의 대부분 또는 바람직하게는 전부가 리드아웃 웨이퍼(21), 약간 도핑된 층(21') 및 흡수체 웨이퍼(26) 모두를 통해 연장하도록 얇아야 한다. 다시 말해, 작동시 리드아웃 웨이퍼(21)와 흡수체 웨이퍼(26)는 바람직하게는 특히 X선 광자들의 효율적인 검출을 위해 완전히 고갈되어야 한다. p 도핑된 층(21')을 통합하는 리드아웃 웨이퍼(21)의 두께는 바람직하게는 약 30㎛ 미만으로, 또는 더 바람직하게는 약 5㎛와 25㎛ 사이, 또는 훨씬 더 바람직하게는 약 10㎛와 20㎛ 사이로 유지된다. 적외선 이미징 검출기들의 있어서는, 더 큰 두께를 갖는 리드아웃 웨이퍼(21)가 허용 가능할 수 있는데, 이는 그럴 경우 흡수체 웨이퍼(26)가 예를 들면 0.4㎛와 1.0㎛ 사이만큼 얇거나 훨씬 더 얇기 때문이다. 그러므로 적외선 검출기들에 있어서, 리드아웃 웨이퍼(21)의 두께는 20㎛와 50㎛ 사이 또는 50㎛와 100㎛ 사이의 범위에 있을 수 있거나 또는 100㎛보다 훨씬 더 클 수 있다. 또한 본딩 경계면(27)에 가까운 실리콘 구역은 경계면을 교차하는 포토캐리어(photocarrier)들이 더 높은 민감도를 위해 배가되는 애벌랜치 구역을 포함할 수 있다(예를 들면, 전문이 본 명세서에 참조로 통합되어 있는, Y.KANG 등에 의핸 in Nature Photonics 3, 59(2009)를 참조하라). 더욱이, 본 출원에서는 백 접점(29)이 적외선에 투명해야 한다.
본 실시예의 일 양태에서, 결합된 센서 층은 관련 분야에 알려진 포스트-본딩 리소그래피 및 패터닝 단계들에 의해 화소화될 수 있다.
본 실시예의 또 다른 양태에서는, 센서 층이 예를 들면 키가 큰 실리콘 기둥들의 형태로 패턴화된 실리콘 기판 상으로 고립된 에피텍션 센서 결정들을 성장시킴으로써 제작된 화소화된 에피텍셜 센서이다.
본 실시예의 또 다른 양태에서는, p-n 접합이 리드아웃 웨이퍼에서보다는 흡수체 웨이퍼 안쪽에 위치한다. 이는 예를 들면 낮은 투여량(low-dose) 이온 주입(저항률을 높게 유지하기 위해) 또는 흡수체 웨이퍼가 에피텍셜 흡수층을 포함할 때 에피텍셜 성장 동안의 도핑에 의해 쉽게 실현될 수 있다.
이제 도 1c를 참조하면, 모놀리식 화소 검출기의 제3 실시예(30)는 리드아웃 웨이퍼로서 작용하는 약간 p 도핑된 CMOS 처리된 실리콘 웨이퍼(31)와 명목상 도핑되지 않은(진성인) 하지만 n도핑되거나 약간 n도핑된 흡수체 웨이퍼(36) 사이의 공유 결합(37)을 포함할 수 있다. 도면은 단면도로 나타낸 검출기의 작은 부분을 보여주고, 그것의 폭은 사용된 CMOS 처리에 따라 달라지는, 예를 들면 1 내지 5, 5 내지 20, 20 내지 50, 50 내지 100 또는 100 내지 200㎛의 범위를 가질 수 있는 단일 화소 사이즈보다 약간 더 크게 대응한다. 정공 수집을 위해 적합한 이러한 구성에서, 모든 임플란트들의 도핑은 도 1a와 도 1b에 대한 것과 반대로 되어 있다. 따라서 이 경우 p-웰(35)은 전하 컬렉터로서의 역할을 하는데, 즉 흡수체 웨이퍼(36) 상에 입사하는 광자들에 의해 발생된 정공들을 수집한다. 인접한 p-웰들(35) 사이의 거리는 화소 사이즈를 규정한다. 도 1c의 예에서, 리드아웃의 화소 일렉트로닉스의 p-MOS 트랜지스터와 n-MOS 트랜지스터는 각각 n-웰들(32)과 p-웰들(33)에 위치한다. 깊은 n-웰(34)은 전하를 수집하는 p-웰(35) 외에 p-웰들(23)에 의한 정공 수집을 회피하는 목적을 가진다. 이러한 실시예의 일 양태에서, 화소 일렉트로닉스의 일부는 p-웰(35)에 위치할 수 있다. 약간 p 도핑된 실리콘 웨이퍼(31)는 바람직하게는 약 500Ω㎝ 위 또는 1 내지 2㏀㎝ 또는 더 바람직하게는 약 2 내지 5㏀㎝ 또는 심지어 예를 들면 5 내지 50㏀㎝과 같이 5㏀㎝ 위인 저항률을 가진다. 약간 n 도핑된 흡수체 웨이퍼(36)는 반도체 물질이 가질 수 있는 가장 높은 가능한 저항률을 가져야 한다. Cr 도핑된 GaAs로부터 만들어진 센서들은 약 109Ω㎝의 저항률을 가질 수 있다. CdTe로부터의 만들어진 흡수체들은 비슷한 저항률을 가지고, CdZnTe 합금들로부터 만들어진 것들은 훨씬 더 높은 저항률을 가진다. 실시예(30)의 구성에서, 본딩 경계면(37)은 동시에 약간 p 도핑된 실리콘 웨이퍼(31)와 n 전도성 흡수체 웨이퍼(36) 사이의 p-n 접합(38)으로서 역할을 한다. 따라서 역 바이어스가 백 접점(39)에 인가될 때에는, 공간 전하층이 경계면(37)으로부터 웨이퍼(31)와 흡수체(36) 모두로 확장한다.
효율적인 전하 수집을 허용하기 위해, 리드아웃 웨이퍼(31)는 공간 전하 구역의 대부분이 리드아웃 웨이퍼(31)와 흡수체 웨이퍼(36) 모두를 통해 연장하도록 바람직하게는 얇아야 한다. 작동시, 리드아웃 웨이퍼(31)와 흡수체 웨이퍼(36)는 바람직하게는 특히 X선 광자들의 효율적인 검출을 위해 완전히 고갈되어야 한다. 리드아웃 웨이퍼(31)의 두께는 바람직하게는 약 30㎛ 미만으로, 또는 더 바람직하게는 약 5㎛와 15㎛ 사이, 또는 더더욱 바람직하게는 약 10㎛와 20㎛ 사이에 있게 유지되어야 한다. 적외선 이미징 검출기들에 있어서는, 리드아웃 웨이퍼(31)의 더 큰 두께가 허용 가능한데, 이는 그럴 경우 흡수체 웨이퍼(36)가 예를 들면 0.4㎛와 1.0㎛ 사이에 있도록 얇거나 훨씬 더 얇기 때문이다. 그러므로 적외선 검출기들의 경우, 리드아웃 웨이퍼(31)의 두께는 20㎛와 50㎛ 사이 또는 50㎛와 100㎛ 사이에 있을 수 있거나 100㎛보다 훨씬 더 클 수 있다. 본딩 경계면(37)에 가까운 실리콘 구역은 또한 경계면과 교차하는 포토캐리어들이 더 높은 민감도를 위해 증가되는 애벌랜치(avalanche) 구역을 포함할 수 있다(예를 들면, 전문이 본 명세서에 참조로 통합되어 있는, Y. Kang 등에 의한 in Nature Photonics 3, 59(2009)를 참조하라). 또한, 이 응용예에서, 백 접점(39)은 적외선에 대해 투명해야 한다.
본 실시예의 일 양태에서, 결합된 센서 층은 관련 분야에 알려진 포스트-본딩 리소그래피 및 패터닝 단계들에 의해 화소화될 수 있다.
본 실시예의 또 다른 양태에서는, 센서 층이 예를 들면 키가 큰 기둥들의 형태로 패턴화된 실리콘 기판 상으로 고립된 에피텍션 센서 결정들을 성장시킴으로써 제작된 화소화된 에피텍셜 센서이다.
실시예(30)의 또 다른 양태에서는 p-n 접합이 본딩 경계면(37)에 위치하지 않을 수 있고, 오히려 리드아웃 웨이퍼 안쪽에 위치할 수 있거나, 대안적으로 리드아웃 웨이퍼가 예를 들면 SOI 웨이퍼 상의 에피텍셜 흡수층을 포함한다면 흡수체 웨이퍼에 위치할 수 있다.
본 실시예의 또 다른 양태에서는, p-n 접합이 리드아웃 웨이퍼에서보다는 흡수체 웨이퍼 안쪽에 위치한다. 이는 예를 들면 낮은 투여량 이온 주입(저항률을 높게 유지하기 위해)에 의해 또는 흡수체 웨이퍼가 에피텍셜 흡수층을 포함할 때 에피텍셜 성장 동안의 도핑에 의해 쉽게 실현될 수 있다.
이제, 도 1d를 참조하면, 실시예(40)는 백 접점(39, 49)에 순방향 바이어스와 역방향 바이어스 모두가 인가되어 작동될 수 있는 수정된 화소 검출기 구조물이다. p-n 접합(38, 48)이 결합된 흡수체 웨이퍼(36, 46)에 위치하고 순방향으로 분극되면, 확장하는 대신에 공핍 구역이 오그라들고 전류가 흐른다. 이러한 작동 모드에서는, 이미터 웨이퍼가 알맞은 광자 방출기(photoemitter) 성질들을 갖는 결정질 물질로부터 만들어진다고 하면 흡수체 웨이퍼(36, 46)가 그러한 이미터 웨이퍼로 변환된다. 다시 말해, 실시예(400)의 수정된 화소 검출기 구조물은 역 바이어스 상태 하에서 지배적인 검출기 모두에서 발생하는 것처럼, 광자 흡수 하에 발생되는 대신에 광자 방출 하에서 전하 캐리어들이 재결합하는 디스플레이로서 작용할 수 있다. 디스플레이 모드에서는, 임플란트들(35, 45)이 이제는 주입된 전류를 제어하는 드라이버 웨이퍼로서 작용하는 CMOS 처리된 웨이퍼(31, 41)의 전자 회로들에 의해 제어되는 전하 컬렉터들보다는 전류 주입기들이다. 임플란트들(35, 45)은 그것들이 실시예들(30, 40)의 역 바이어스 상태 하의 검출기 화소들을 규정하는 것과 비슷한 방식으로 디스플레이의 화소들을 규정한다. 디스플레이 응용을 위해, 얇아진 전자 웨이퍼들(31, 41)의 도핑 수준은 예를 들면 약 0.2Ω㎝와 7Ω㎝ 사이의 저항들에 대응하는 약 1017㎝-3 내지 1018㎝-3 또는 약 5×1017㎝-3 내지 5×1018㎝-3과 같은 직렬 저항보다 낮게 하기 위해 검출기 응용예들에 관한 것보다 바람직하게는 더 높게 선택된다. 실리콘 웨이퍼(31, 41)의 도핑된 층(41')에 대해서는 무거운 p++ 도핑을 사용하고, 이미터 웨이퍼(36, 46)에서 무겁게 p++ 도핑된 층(51')을 포함하는 것이 더 바람직하다. 무겁게 도핑된 층들(41', 51')은 본딩 경계면(37, 47)에 걸리는 저항을 더 낮게 할 수 있어서 이미터 웨이퍼(36, 46) 내로의 전류 주입을 향상시킨다. 실시예(40)에서, 이미터 웨이퍼(36, 46)는 바람직하게는 퀀텀 웰 이미터(quantum well emitter)이고, 이는 p 도핑된 층들(51)과 n 도핑된 층들(52) 사이의 p-n 접합(38, 48)에서 퀀텀 웰들(53)을 포함한다. 이미터 웨이퍼(36, 46)는 예를 들면 GaN과 또한 조명(lighting) 목적을 위해 높은 효율을 갖는 LED들의 기초를 형성하는 AlGan, InGaN 및 AlINGaN 합금 층들에 기초할 수 있다.
임의로 본딩 경계면들(17, 27)의 양 면들 상이 n++ 도핑된 층들을 크게 삽입하는, 웨이퍼들(11, 21)의 도핑 레벨들을 조정하고, 예를 들면 실시예(40)에 따른 3족(group Ⅲ) 질화물 층 적층(stack)을 흡수체/이미터 웨이퍼(16, 26)에 제공하며, 백 접점(19, 29)에 인가된 바이어스를 적절히 선택함으로써, 실시예들(10, 20)은 검출기와 디스프레이 모드 모두에서 비슷하게 사용될 수 있다.
본 발명은 기존의 마이크로-LED 어레이들에 비해 상당한 장점들을 제공하는데(예를 들면, 본 명세서에 전문이 참조로 통합되고 Hongxing Jiang 등에 의한 미국 특허 6,410,940호를 참조하라), 이는 범프(bump) 결합에 기초한 기존의 하이브리드 접근들 대신에 이미터/흡수체 웨이퍼를 가지고 모노리식 방식으로 드라이버/리드아웃 일렉트로닉스를 통합하는 간단함 때문이다(예를 들면, 본 명세서에 전문이 참조로 통합되고 J. Day 등에 의한 in Appl. Phys. Lett. 99,031116(2011)을 참조하라).
이제 도 2를 참조하면, 모놀리식 화소 검출기를 위한 CMOS 처리된 리드아웃의 제작을 위한 공정 시퀀스의 실시예(100)는 다음 단계들을 포함한다. 즉:
1. 웨이퍼(110)에 아래 표면(111)과 위 표면(112)을 제공한다. 웨이퍼(110)는 예를 들면 낮게 도핑된 높은 저항률을 갖는 에피텍셜 층(117)과 실리콘 기판을 통합하는 에피텍셜 웨이퍼일 수 있다. 대안적으로, 웨이퍼(110)는 하부 경계면(115), 상부 경계면(116) 및 낮게 도핑되고 높은 저항률을 갖는 층인 실리콘 층(117)이 있는 박스(114), 기판(113)을 통합하는 SOI 웨이퍼일 수 있다. 실리콘 층(117)의 두께는 바람직하게는 약 30㎛ 미만, 그리고 더 바람직하게는 약 5㎛와 25㎛ 사이, 더더욱 바람직하게는 약 10㎛와 20㎛ 사이에 있다. 그것의 저항률은 약 500Ω㎝ 위 바람직하게는 적어도 1 내지 2㏀㎝ 또는 더 바람직하게는 약 2 내지 5㏀㎝ 또는 심지어 예를 들면 5 내지 50㏀㎝과 같이 5㏀㎝ 위인 저항률이어야 한다. 실리콘 층(117)의 벌크(bulk)는 낮은 도핑이 n타입 또는 p타입인지에 따라서 n 전도성 또는 p 전도성일 수 있다(전자 전도성 또는 정공 전도성). 실리콘 층(117)은 반대인 도핑 타입을 가지고 산화물 박스(114)를 가지고 경계면(116)에 동등하게 높은 저항률을 가지는 얇은 층(117')을 임의로 함유할 수 있다. 임의의 얇은 층(117')은 예를 들면 약 1㎛와 2㎛ 사이, 또는 바람직하게는 2㎛와 5㎛ 사이의 두께를 가질 수 있다.
2. 웨이퍼(110)의 실리콘 층(117)이 CMOS 처리를 받게 하여, 웨이퍼(110)를 CMOS 처리된 리드아웃 웨이퍼(120)로 변환한다. 리드아웃 웨이퍼(120)의 CMOS 처리는 실리콘 층(117)을 전하 수집을 위한 임플란트들(123)과 마찬가지로, p-MOS 트랜지스터들(121)과 n-MOS 트랜지스터들(122)에 관한 임플란트들을 갖는 처리된 실리콘 웨이퍼(127)로 변환할 수 있고, 그것의 도핑 사인(sign)과 전도성 타입은 실리콘 층(117, 127)의 벌크의 것과 동일하다. 바람직하게, 층(117)의 것과 반대인 도핑 타입을 갖는 임의의 높은 저항률을 갖는 층(117')의 도핑은, 층(127)이 임의로 여전히 반대인 도핑 타입을 갖는 층(127')을 포함하도록 CMOS 처리에 의해 영향을 받지 않은 채로 남아 있다. 인접한 임플란트들(123)의 간격(spacing)은 화소 사이즈를 규정한다. CMOS 처리된 실리콘 층(127)은 또한 다른 회로 요소들을 포함하고, 외측 세계와 통신을 하기 위한 외부 PCB에 리드아웃 일렉트로닉스를 연결하기 위한 컨택트 패드들(124)도 포함한다. 리드아웃 웨이퍼(120)는, 관련 분야에 알려진 바대로 예를 들면 6개 또는 8개의 금속화 층들과 필드 산화물(125)을 포함할 수 있다.
3. 예를 들면 관련 분야에 알려진 바와 같이 화학적-기계적 평탄화 단계에서 산화물 층(131)의 평탄화 표면(132)과 필드 산화물(125) 상의 추가적인 산화물 층(131)을 임의로 제공함으로써 리드아웃 웨이퍼(120)를 평탄화하여 평탄화된 리드아웃 웨이퍼(130)가 생기게 한다. 대안적으로, 층(131)은 리드아웃 웨이퍼(120)의 표면을 평탄화할 목적의 역할을 하는 폴리머 층일 수 있다.
4. 미립자가 없는 리드아웃 웨이퍼(130) 상에 산화물 층(131)의 평탄화된 표면(132)을 제공하고, 바람직하게는 산화물-대-산화물(oxide-to-oxide) 퓨전 결합(fusion bonding)을 준비하기 위해 관련 분야에 알려진 플라즈마 활성화 공정에 의해 평탄화된 표면(132)을 활성화한다.
5. 바람직하게는 산화된 실리콘 웨이퍼(141)인 캐리어 웨이퍼(140)에 산화물 층(142)을 제공하거나, 대안적으로 녹은 석영 웨이퍼(SiO2)를 제공한다. 바람직하게는 관련 분야에 알려진 플라즈마 활성화 공정에 의해 활성화되고 미립자가 없는 산화물 층(142)의 렌더링(rendering) 표면(143)은 산화물-대-산화물 퓨전 결합이 준비되게 한다.
6. 리드아웃 웨이퍼(130) 상의, 산화물 층(131)의 평탄화되고, 활성화된 표면(132)을 캐리어 웨이퍼(140)의 활성화된 산화물 표면(143) 상으로 퓨전 결합함으로써, 결합된 웨이퍼 적층체(stack)(150)를 제공하고, 그로 인해 저온의 산화물-대-산화물 퓨전 결합 공정에서 산화물 층(131)과 산화물 층(142) 사이의 강한 결합(151)을 형성한다. 바람직하게, 산화물-대-산화물 결합(151)은 실온에서 형성되고, 완전한 결합 강도를 획득하기 위해 300℃ 미만까지 오직 저온 어닐(anneal)하는 것을 필요로 한다(예를 들면, 본 명세서에 전문이 참조로 통합되어 있는, T. Plach 등에 의한 in J. Appl. Phys. 113, 094905(2013)를 참조하라). 퓨전 결합은 높은 진공 상태의 웨이퍼 결합 도구에서 리드아웃 웨이퍼와 흡수체 웨이퍼의 이어지는 공유 웨이퍼 결합을 위해 요구된 결합의 높은 결합 강도와 진공 양립성(compatibility) 때문에, 리드아웃 웨이퍼를 캐리어 웨이퍼에 결합하는 바람직한 방식이다. 대안적으로, 만약 층(131)이 평탄화하는 폴리머 층이라면, 웨이퍼(130)와 웨이퍼(140)는 300℃ 미만의 온도까지 어닐들을 필요로 하는 접착제 경화(glue hardening)로서 작용하는 폴리머 층으로 실현될 수 있다.
7. 결합된 리드아웃 웨이퍼 적층체(150)의 리드아웃 웨이퍼(130)를 얇게 하는 것. 예를 들면, 웨이퍼(110)가 SOI 웨이퍼일 때, 얇게 하는 것은 예를 들면 그라인딩과 스핀 또는 플라즈마 에칭 또는 그라인딩, 폴리싱(polishing) 및 에칭 공정들의 결합에 의해 기판(113)과 박스(114)를 제거하는 것을 포함할 수 있다. 임의로, 얇아진 결합된 리드아웃 웨이퍼 적층체(160)의 하부 표면(116)은 공유 웨이퍼 결합을 위해 충분이 낮게 약 0.2 내지 0.4㎚의 범위에 있는 표면 거칠기(roughness)를 보장하는 화학적 기계적 평탄화(CMP) 단계를 거칠 수 있고, 그 다음에는 임의의 미립자 오염을 제거하는 것이 온다. 그로 인해 실리콘 층(127)은 실리콘 층(167)까지 두께가 약간 감소될 수 있다. 하지만 그러한 두께 감소는 존재할 때 층(167)의 주 몸체에 반대되게 도핑되기 때문에 층(167')까지 얇아진 임의의 층(127')을 제거하지 않기 위해, 예를 들면 1㎛ 미만으로 충분히 작게 되어야 한다. 임의의 도핑된 층(167')의 존재는 리드아웃 웨이퍼 적층체(160)가 센서 웨이퍼에 공유 결합될 때 본딩 경계면에서보다는 층들(167)과 층(167') 사이의 경계면에 p-n 접합이 위치하는 것을 보장한다. 임의로, 실리콘 층(167)은 이어지는 공유 웨이퍼 결합 단계에서 생기는 경계면 상태들의 패시베이션(passivation)을 촉진하기 위해 얕은 수소 임플란트를 거칠 수 있다. 이러한 준비를 통해, 얇아진 리드아웃 웨이퍼(165)의 산화물 층(131)과 캐리어 웨이퍼(140)의 산화물 층(142) 사이의 안정된 산화물-대-산화물 결합을 통합하는 결합된 웨이퍼 적층체(160)는 이제 공유 웨이퍼 결합을 위해 준비된다.
이제 도 3을 참조하면, CMOS 처리된 리드아웃과 센서 웨이퍼 사이의 공유 결합을 통합하는 모놀리식 화소 검출기의 제작을 위한 공정 시퀀스의 실시예(200)는 다음 단계들을 포함한다. 즉:
1. 결합된 웨이퍼 적층체(210)에 하부 표면(211)과 상부 표면(212)을 제공하는 단계로서, 웨이퍼 적층체(210)는 캐리어 웨이퍼(213)에 결합된 얇아진 리드아웃 웨이퍼(215)를 통합하고, 그런 경우 리드아웃은 전하 수집 임플란트들(223)의 것과 같은 제1 도핑 타입의 제1 실리콘 층(217)에서 처리된다. 결합된 웨이퍼 적층체(210)의 하부 표면(211)은 어느 경우든 공유 웨이퍼 결합을 위해 충분히 낮게 0.2㎚와 0.4㎚ 사이에 있는 크기로 바람직하게 표면 거칠기를 갖도록 편평하고 매끄러워야 한다. 하부 표면(211)은 또한 예를 들면 10㎚와 100㎚ 사이에 있는 깊이로 얕은 수소 임플란트를 임의로 또한 포함할 수 있고, 그러한 수소는 단계 3의 공유 결합 후 결함(defect)들의 가능한 패시베이션을 제공한다. 리드아웃 웨이퍼(215)는 외측 세계와 통신하는 외부 PCB로의 전기적 접속을 위해 접촉 패드들(254)과 마찬가지로 다수의 추가적인 회로 요소들을 포함할 수 있다. 리드아웃 웨이퍼(215)의 실리콘 기판은 임의로 제2의 반대되는 도핑 타입의 제2 실리콘 층(217')을 포함할 수 있다. 제1 실리콘 층(217)은 바람직하게는 낮게 도핑되고, 약 500Ω㎝ 위 바람직하게는 적어도 1 내지 2㏀㎝ 또는 더 바람직하게는 약 2 내지 5㏀㎝ 또는 심지어 예를 들면 5 내지 50㏀㎝과 같이 5㏀㎝ 위인 저항률을 갖는 높은 저항률을 가진 층이다. 제1 실리콘 층(217)과 제2 실리콘 층(217')의 두께는 합해서 바람직하게는 약 30㎛ 미만 그리고 더 바람직하게는 약 5㎛와 25㎛ 사이, 또는 훨씬 더 바람직하게는 약 10㎛와 20㎛ 사이에 있다. 임의의 제2 실리콘 층(217')은 바람직하게는 동일한 범위의 저항률을 가지고, 약 1㎛와 2㎛ 사이에 또는 바람직하게는 2㎛와 5㎛ 사이에 있는 두께를 가질 수 있다. 제2 실리콘 층(217')의 존재시, 화소 검출기의 p-n 접합은 리드아웃 웨이퍼(215) 안쪽에 위치한다. 얇아진 리드아웃 웨이퍼(215)는 캐리어 웨이퍼에 결합되고, 그러한 캐리어 웨이퍼는 바람직하게는 예를 들면 산화물 층(214)이 있는 산화된 실리콘 웨이퍼(213) 또는 녹은 석영 웨이퍼(SiO2)로 이루어진다. 리드아웃 웨이퍼와 캐리어 웨이퍼는 바람직하게는 CMOS 처리된 리드아웃 웨이퍼(215) 상의 평탄화된 산화물 층(218)과 캐리어 웨이퍼의 산화물(214) 사이의 경계면(219)에서 강한 산화물-대-산화물 결합으로 바람직하게 결합된다. 대안적으로, 리드아웃 웨이퍼와 캐리어 웨이퍼는 폴리머 결합에 의해 결합될 수 있다.
2. 센서(흡수체) 웨이퍼(230)에 하부 표면(221)과 상부 표면(222)을 제공하고, 리드아웃 웨이퍼(215)의 전하 수집 임플란트들(223)의 것과 반대인 전도성 타입을 제공한다. 흡수체 웨이퍼(220)의 상부 표면(222)은 편평해야 하고, 바람직하게는 0.2㎚와 0.4㎚ 사이의 크기를 갖는 표면 거칠기를 가지고 매끄럽게 되어야 하며, 어느 경우든 공유 웨이퍼 결합을 위해 충분히 낮아야 한다. 상부 표면(222)은 예를 들면 10㎚와 100㎚ 사이에 있는 깊이에서 얕은 수소 임플란트를 임의로 더 포함할 수 있고, 이 경우 그러한 수소는 단계 3의 공유 결합 후 결함들의 가능한 패시베이션을 제공한다. 센서 웨이퍼(220)는 재료가 되는 반도체 물질이 가질 수 있는 가장 높은 저항률을 가져야 한다. 진성인 Ge 흡수체의 경우에는 실온 저항률이 약 50Ω㎝이고, 이는 이러한 흡수체를 통합하는 검출기들이 예를 들면 액체 질소 온도까지 냉각되는 것을 요구하는 다소 낮은 값이다. Si1-xGex 합금들로 만들어진 흡수체들은 예를 들면 x=0.75에 대해 약 6×104Ω㎝과 같은 Ge 농도 x에 따라서 달라지는 실질적으로 더 높은 저항률을 가질 수 있다. Cr-도핑된 GaAs로부터 만들어진 센서들은 약 109Ω㎝인 더 큰 저항률을 가질 수 있다. CdTe로부터 만들어진 흡수체들은 비슷한 저항률을 가지고, CdZnTe 합금들로부터 만들어진 것들은 훨씬 더 높은 저항률을 가진다. 임의의 제2 실리콘 층(217')이 존재하지 않는 한, 흡수체 웨이퍼(220)는 임의로 전하 수집 임플란트들(223)의 것과 비슷한 도핑 타입의 상부 표면(222)에 가까운 얇은 층(224)을 적어도 부분적으로 통합할 수 있다. 그로 인해 임의의 얇은 층(224)은 웨이퍼(220)의 벌크의 것에 비교 가능한 범위에 있는 저항률을 가져야 한다. 그것의 두께는 예를 들면 화소 검출기(260)가 X선 검출기로서 사용되는 경우에 2㎛와 10㎛ 사이의 범위에 있을 수 있다. 층(224)이 존재하는 경우, 화소 검출기(260)의 p-n 접합은 흡수체 웨이퍼(220) 내에 위치한다.
3. 예를 들면 HF 담금(dip) 또는 플라즈마 활성화 또는 이들 두개의 결합에 의해, 리드아웃 웨이퍼(215)의 표면(211)과 센서 웨이퍼(220)의 표면(222)을 활성화시키고, 그로 인해 표면들에 산화물과 손상이 없게 하며, 리드아웃 웨이퍼와 센서 웨이퍼 사이에 저온 공유 결합(237)을 형성함으로써 웨이퍼 적층체(230)를 제공한다. 공유 결합(237)은 바람직하게는 실온에서 형성되고, 450℃ 미만의 온도들에서 임의의 어닐링을 겪을 수 있다. 바람직하게, 어닐링 온도들은 400℃ 미만으로 유지되고, 훨씬 더 바람직하게는 예를 들면 200℃와 300℃ 사이와 같이 350℃ 미만으로 유지된다. 공유 웨이퍼 결합(237)의 임의의 어닐링은 본딩 경계면으로 확산시키고 단글링 본드(dangling bond)들과 같은 경계면 상태들을 패시베이트하여, 그러한 경계면에 걸친 전하 운반을 잠재적으로 차단하는 임의의 계면 장벽을 감소 또는 제거하기 위해 임의로 주입된 수소를 돕는 추가된 이익을 가질 수 있다.
4. 예를 들면 그라인딩, 스핀 에칭 또는 플라즈마 에칭 또는 그라인딩, 폴리싱 및 에칭 공정들의 결합에 의해, 리드아웃 웨이퍼(215)로부터 캐리어 웨이퍼를 제거함으로써 공유 결합된 웨이퍼 적층체(240)를 제공한다. 그로 인해 산화물 층(214)은 본딩 경계면(219)에 도달하기 전에 에치 스톱(etch stop)으로서 작용할 수 있다.
5. 예를 들면 플라즈마 에칭 단계에서 산화물 층들(249, 216)을 통해 정공들(252)을 에칭함으로써, 리드아웃 웨이퍼(215)의 산화물 층(249) 상에서의 포토리소그래피에 의해 규정된 전기 컨택트들(254)을 노출시킴으로써 웨이퍼 적층체(250)를 제공한다. 그 후 컨택 홀들(252)은 예를 들면 인쇄 회로 기판으로의 전기적 접촉들을 제공하는 볼 포인트(ball point) 결합에 의해 더 쉬운 접촉을 위해 금속으로 채워질 수 있다.
6. 리드아웃 웨이퍼(215)와 센서 웨이퍼(220) 사이의 p-n 접합을 도 1a 내지 도 1c에 따라 결핍 상태로 바이어스하기 위해 금속제 백 접점(262)을 흡수체 웨이퍼(220)의 표면(221)에 제공함으로써 모놀리식 화소 검출기(260)를 완성한다.
실시예(200)의 일 양태에서, 캐리어 웨이퍼(213)는 단계 4에서 오직 부분적으로 제거되거나 전혀 제거되지 않을 수 있다. 웨이퍼(213)의 부분 또는 전부가 계속해서 기계적인 지지체로서 작용하게 하는 것은, 특히 센서 웨이퍼(220)가 부서지기 쉬운 물질로 이루어지거나 그것이 백 접점(262)이 형성되기 전에 얇아지는 단게를 겪을 때 유리할 수 있다. 결합된 흡수체(220)를 얇게 하는 것은, 예를 들면 근적외선에서 전자기 복사선으로 이미징하기 위해 모놀리식 화소 검출기(260)가 사용될 때, 요구될 수 있다. 0.5㎛와 1㎛ 사이의 범위 또는 심지어 0.2㎛와 0.5㎛ 사이의 범위에 있는 두께를 갖는 Ge 층은, 예를 들면 약 1㎛와 1.5㎛ 사이의 파장 구역에 대해서 충분하다. 결합된 Ge 웨이퍼는 예를 들면 그라인딩 또는 플라즈마 에칭에 의해, 그리고 화학적 기계적 평탄화, 또는 관련 분야에 알려진 것과 같은 층 이전(layer transfer) 기술에 의해 이러한 두께 범위까지 얇아질 수 있다(예를 들면, 본 명세서에 전문이 참조로 통합되어 있는, I.P.Ferain 등에 의한 in J. Appl. Phus. 107, 054315(2010)을 참조하라).
이제, 도 4를 참조하면, 특히 X선 검출에 알맞은 에피텍셜 흡수층을 통합하는 흡수체 웨이퍼의 제작을 위한 공정 시퀀스의 실시예(300)는 다음 단계들을 포함할 수 있다. 즉:
1. 표면(311)과 반대 표면(312)을 가지는 기판 웨이퍼(310)를 제공한다. 기판 웨이퍼(310)는 높은 저항률을 갖는 실리콘 웨이퍼이거나 바람직하게는 실리콘 기판(313), 산화물 박스(314) 및 에피텍셜 흡수층에 관한 실리콘 기판을 형성하는 실리콘 층(317)을 통합하는 SOI 웨이퍼일 수 있다. SOI 웨이퍼(310)는 아래에서 더 명확하게 되는 이유들로 인해 윗면에 아래를 향하게 그려져 있음을 주목하라. 바람직하게, 기판 실리콘 층(317)은 10㎛와 30㎛ 사이의 범위에 있는 두께를 가지고, 15㎛와 20㎛ 사이의 범위에 있는 두께가 가장 바람직하다. 실리콘 층(317)의 도핑은 적어도 1 내지 2㏀㎝ 또는 바람직하게는 적어도 2 내지 5㏀㎝ 또는 훨씬 더 바람직하게는 예를 들면 5 내지 50㏀㎝과 같이 약 5㏀㎝ 위에 있는 저항률에 대응하게 낮아야 한다. 균일하게 도핑되면, 실리콘 층(317)의 도핑은 바람직하게는 에피텍셜 흡수층의 도핑 타입과 동일한 사인(sign)의 것이다. 예를 들면, 약간 p 도핑된 SiGe 흡수층의 바람직한 경우에는 실리콘 기판 층(317) 또한 약간 p 도핑되어야 한다. 대안적으로, 층(317)은 임의로 반대 도핑 타입의 2개의 약간 도핑된 하위 층(sub-layer)들(319, 319')으로 이루어질 수 있다. 표면(312)에 인접한 임의의 하위 층(319)의 도핑 타입은 바람직하게는 에피텍셜 흡수층의 것과 동일해야 하고, 약 8㎛와 12㎛ 사이의 두께를 가져야 하며, 임의의 하위 층(319')은 약 2㎛와 8㎛ 사이의 두께를 가져야 한다. 하위 층들(319, 319')의 도핑은 같이 낮아서 모두가 적어도 1 내지 2㏀㎝ 또는 바람직하게는 적어도 2 내지 5㏀㎝ 또는 훨씬 더 바람직하게는 5 내지 50㏀㎝과 같이 약 5㏀㎝ 위에 있는 저항률을 생기게 한다. 하위 층(319')이 존재할 때에는 리드하웃 웨이퍼의 층(117, 127, 167)이 하위 층(319')과 동일한 도핑 타입으로 바람직하게 균일하게 도핑되고, 층(117', 127', 167')이 부족하다. 그러한 도핑 시퀀스의 경우 p-n 접합은 공유 결합(437)(도 5)의 형성 후 흡수체 웨이퍼(481)에 위치한다. 반명세, 만약 하위 층들(319, 319')이 부족하고 층(317)이 균일하게 도핑되면, p-n 접합이 공유 결합(437)의 형성 후 본딩 경계면에서 위치한다.
2. 예를 들면, 관련 분야에 알려진 바와 같은 반응성 이온 에칭과 포토리소그래피에 의해 기둥들(328)과 트렌치들(329)의 형태로 층(317)을 패터닝함으로써, 패터닝된 실리콘 층(327)을 기판 웨이퍼(320)에 제공한다. 실리콘 기둥들(328)의 폭은 약 1㎛와 100㎛ 사이의 범위 내에 있을 수 있고, 약 2㎛와 20㎛ 사이의 범위가 가장 바람직하다. 트렌치들(329)의 폭은 2㎛와 6㎛ 사이, 또는 바람직하게는 약 3㎛와 5㎛ 사이의 범위를 가질 수 있다. 실리콘 기둥들(328)의 높이는 약 2㎛와 10㎛ 사이, 바람직하게는 약 5㎛와 8㎛ 사이의 범위를 가질 수 있다. 실리콘 기둥들(328)의 측벽들 상의 반응성 이온 에칭 공정에 의해 생긴 손상은, 예를 들면 산화 단계에서 제거될 수 있는데, 이러한 산화 단계에 의해 측벽들은 또한 부동태화될 수 있다. 그런 다음 관련 본야에 알려진 방법들에 의한 표면 세정이 패턴화된 실리콘 층(327)이 에피-레디(epi-ready)가 되게 할 수 있다.
3. 에피-레디 패턴화된 실리콘 층(327)의 실리콘 기둥들(328) 상으로 흡수층(331)을 에피텍셜 성장시킴으로서 에피텍셜 흡수체 웨이퍼(330)를 제공한다. 바람직하게, 그러한 흡수층은 좁은 트렌치들에 의해 분리된 표면들(332)을 가지고 높은 저항률 흡수체 결정들(331)의 형태로 성장됨으로써 화소로 나누어진다. 이러한 식으로, 흡수층과 패턴화된 실리콘 층(327) 사이의 열적 불일치(mismatch)는 임의의 층 갈라짐을 생기게 할 수 없다. 바람직하게, 이러한 흡수층의 물질은 약 20%와 80% 사이, 훨씬 더 바람직하게는 약 70%와 80% 사이 내에 있는 높은 Ge 함유량(content)을 갖는 SiGe 합금이다. 최대 약 80%의 구성을 지닌 합금 층들은 X선 화소 검출기의 누설 전류들을 감소시키는 것으로 기대되는 순수한 Ge 보다 큰 밴드 갭을 지닌 실리콘-유사(like) 밴드 구조물을 가진다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, J. Weber 등에 의한 in Phys. Rev. B40, 5683-5693(1989)를 참조하라). 본 실시예의 바람직한 일 양태에서, SiGe 흡수층은 100 내지 300㎛의 두께를 갖는 저항성이 높은 p 전도성 층이고, 이는 예를 들면 Ge 함유량이 75%인 경우 약 6×104Ω㎝인 저항률을 갖는다. 임의로, p타입 컨덕턴스는 예를 들면 에리텍셜 성장 동안 붕소 도펀트(dopant)들의 트레이스(trace) 양들을 추가함으로써 보장될 수 있다. 본 실시예의 일 양태에서, SiGe 흡수층은 최대 Ge 함유량까지 약 1 내지 2%의 낮은 그레이딩 비율(grading rate)로 바람직하게는 선형적으로 구성상 경사가 완만하게 되고, 그 후 이러한 최종 Ge 함유량으로 두께에 있어서 연장된다. 이는 패턴화된 실리콘 층(327)과의 경계면에서 핵을 이루기 위한 불일치 전휘(misfit dislocation)를 회피하는데 있어서 유용한 것으로 발견되었다(예를 들면, 본 명세서에 그 전문에 참조로 통합되어 있는, von Kanel에 의한 국제 특허 출원 WO2016/097850호를 참조하라). 높은 저항률을 갖는 흡수체 결정들(331)은 예를 들면 1 내지 5㎛의 범위 내에 있는 두께를 갖는 도핑된 층(333)으로 임의로 덮여질 수 있다. 공유 결합된 화소 검출기에서 흡수체 웨이퍼가 통합되는 방식에 따라서, 층(333)은 실시예(400)에서처럼 낮은 저항률을 가지고 백 접점(472)의 저항 행동(ohmic behaviour)을 촉진하는 크게 p 도핑된 캡(cap)이거나 실시예(500)에서처럼 흡수체 웨이퍼 안쪽에서 캐리어 분리를 위한 p-n 접합을 제공하는 저항률이 높은 n 도핑된 층일 수 있다.
4. 실리콘 기둥들(328) 사이의 트렌치들과 결정들(331)을 분리하는 트렌치들이 채움 물질(349)로 채워지는 에피텍셜 흡수체 웨이퍼(340)를 제공한다. 트렌치들을 채우는 것은 캐리어 웨이퍼 결합, 기판 얇게 하기 및 리드아웃 웨이퍼로의 공유 결합을 통합하는 이어지는 공정 단계들을 위한 흡수체 구조물에 더 양호한 기계적 안정성을 제공할 수 있다. 이러한 채우기는 관련 분야에 알려진 원자 층 증착(ALD: atomic layer doposition)에 의해 바람직하게 행해질 수 있다. 이러한 채움 물질은, 예를 들면 SiO2 또는 Al2O3이거나 이들 둘이 결합된 것일 수 있다.
5. 에피텍셜 결정들(331)의 표면(332) 상에 추가적인 산화물층(351)을 통합하는 에피텍셜 흡수체 웨이퍼(350)를 제공한다. 산화물층(351)은 예를 들면 PECVD(plasma enchanced chemical vapour deposition)에 의해 증착될 수 있고, 예를 들면 CMP(chemical mechanical planarization)에 의해 평탄화 단계를 겪을 수 있다. 평탄화된 산화물층(351)은 또한 미립자가 없게 되고, 그것의 표면(352)은 예를 들면 산화물-대-산화물 퓨전 결합을 준비하기 위해 관련 분야에 알려진 플라즈마 활성화 단계에서 활성화된다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, T. Plach 등에 의한 in J. Appl. Phys. 113, 094905(2013)를 참조하라).
6. 예를 들면, 하부 표면(361)과 상부 표면(362)을 산화된 실리콘 웨이퍼일 수 있는 캐리어 웨이퍼(360)에 제공한다. 캐리어 웨이퍼(362)의 상부 표면(362)은 예를 들면 산화물-대-산화물 퓨전 결합을 준비하기 위해 플라즈마 활성화 단계에서 활성화되고 미립자가 없게 된다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, T. Plach 등에 의한 in J. Appl. Phys. 113, 094905(2013)를 참조하라).
7. 캐리어 웨이퍼의 산화된 표면(362)과 흡수체 웨이퍼의 산화물 표면(352) 사이의 강한 저온 산화물-대-산화물 웨이퍼 결합(371)을 통합하는 결합된 웨이퍼 적층체(370)를 제공한다.
8. 기판 웨이퍼(310)를 약 10㎛와 30㎛ 사이의 두께까지, 또는 바람직하게는 약 15㎛와 20㎛ 사이의 두께까지 얇게 하거나, 만약 웨이퍼(310)가 SOI 웨이퍼라면, 예를 들면 그라인딩과 스핀 또는 그라잉딩, 폴리싱 및 에칭 공정들을 결합한 것에 의해 SOI 웨이퍼(310)의 박스(314)와 실리콘 기판(313)을 제거함으로써 산화물-대-산화물 웨이퍼 결합(371)에 의해 캐리어 웨이퍼(360)에 결합된 얇아진 흡수체 웨이퍼(381)를 통합하는 결합된 센서 웨이퍼 적층체(380)를 제공한다. 얇아진 실리콘 웨이퍼의 표면(386)은 추가로 공유 웨이퍼 결합을 위해 충분히 낮은, 예를 들면 0.2㎚와 0.4㎚ 사이에 있는 표면 거칠기를 가지고 매끄럽게 그리고 편평하게 만들기 위한 화학적 기계적 평탄화 단계와, 얇아진 리드아웃 웨이퍼로의 이어지는 공유 결합을 위해 미립자가 없게 만드는 세정(cleaning) 단계를 겪을 수 있다.
이제, 도 5를 참조하면 얇아진 리드아웃 웨이퍼와 에피텍셜 흡수층이 있는 흡수체 웨이퍼 사이의 공유 결합을 통합하는 모놀리식 화소 검출기의 제작을 위한 공정 시퀀스의 제1 실시예(400)는 다음 단계들을 포함할 수 있다. 즉:
1. 산화물 층(414)이 있는 산화된 실리콘 웨이퍼(413)로 바람직하게 이루어지는 제1 캐리어 웨이퍼에 결합된 얇아진 리드아웃 웨이퍼(415)를 통합하는 리드아웃 웨이퍼 적층체(410)를 제공한다. 캐리어 웨이퍼의 산화물 층(414)은, 예를 들면 안정된 산화물-대-산화물 결합(419)에서 리드아웃 웨이퍼(415)의 평탄화된 산화물 층(418)에 결합된다. 대안적으로, 결합(419)은 만약 캐리어 웨이퍼(413)와 리드아웃 웨이퍼(415)가 중간 폴리머 층에 의해 결합된다면 폴리머 결합일 수 있다. 리드아웃 웨이퍼 적층체(410)의 하부 표면(411)은, CMOS 처리된 리드아웃 일렉트로닉스를 통합하는 얇아진 실리콘 층(417)의 평탄화되고 미립자가 없는 표면이다. 하부 표면(411)은 편평하고, 공유 웨이퍼 결합을 위해 충분히 낮은 약 0.2㎚ 내지 0.4㎚의 표면 거칠기를 가지고 매끄럽게 되어 있다. 리드아웃 웨이퍼 적층체(410)의 상부 표면(412)은 제1 캐리어 웨이퍼의 표면이다. 리드아웃 전자부품(165, 215, 415)을 담고 있는 실리콘 층(117, 127, 167, 417)은 반대 도핑 타입의 추가적인 얇은 층(117', 127', 167', 417')을 임의로 포함할 수 있는데 반해, 전하 컬렉터 임플란트들(123, 423)을 담고 있는 층(117, 127, 167, 417)의 도핑 타입은 바람직하게는 임플란트들(123, 423)의 것과 동일한 타입의 것이다. 얇아진 리드아웃 웨이퍼(415)의 층 두께들과 도핑 레벨들은 바람직하게는 실시예들(100, 200)의 것들과 비슷하다.
2. 안정한 산화물-대-산화물 결합(371, 424)에서 흡수체 웨이퍼(381, 481) 상의 평탄화된 산화물 층(351, 428)에 결합된 산화된 실리콘 웨이퍼(360, 426)로 바람직하게 이루어지는 제2 캐리어 웨이퍼에 결합된 얇아진 흡수체 웨이퍼(381, 481)를 통합하는 센서 웨이퍼 적층체(380, 420)를 제공한다. 흡수체 웨이퍼(381, 481)는 바람직하게는 패턴화된 실리콘 기판(327, 427) 상의 분리된 에피텍션 흡수체 결정들(331, 441)로부터 만들어진 흡수층을 포함한다. 센서 웨이퍼 적층체(380, 420)는 제2 캐리어 웨이퍼의 표면인 하부 표면(361, 421)을 가진다. 센서 웨이퍼 적층체(380, 420)의 상부 표면(386, 422)은 공유 웨이퍼 결합을 위해 충분히 낮은, 약 0.2㎚와 0.4㎚ 사이에 있는 표면 거칠기를 가지고 얇아진 흡수체 웨이퍼(381, 481)의 평탄화된 미립자가 없는 표면이다. 흡수체 웨이퍼(381, 481)의 실리콘 층(427)은 반대 도핑 또는 전도성 타입의 2개의 하위 층들(319, 319'; 425, 425')을 임의로 포함할 수 있다. 바람직하게 흡수체 층(331, 441)에 인접한 하위 층(319, 425)은 흡수체 층(331, 441)과 동일한 전도성 타입의 것인데 반해, 바람직하게 하위 층(319', 425')은 CMOS 처리된 리드아웃 유닛을 통합하는 실리콘 층(117, 127, 167, 417)의 것과 동일한 전도성 타입의 것이다. 만약 리드아웃 웨이퍼(415)가 전하 컬렉터 임플란트들(123, 423)의 것과 반대인 도핑 타입을 지닌 임의의 하위 층들(117', 127', 167', 417')을 포함한다면, 에피텍셜 흡수층(331, 441)을 위한 기판을 형성하는 실리콘 층들(317, 327, 427)이 하위 층들(117', 127', 167', 417')의 것과 동일한 도핑 타입으로 바람직하게 균일하게 도핑된다. 이러한 도핑 시퀀스를 위해, 검출기 작동 중에 전자-정공 분리를 담당하는 p-n 접합이 리드아웃 웨이퍼(165, 415)에 위치한다. 반면에 리드아웃 일렉트로닉스를 통합하는 실리콘 층이 반대 도핑 타입의 임의의 추가 층을 포함하지 않고, 흡수 층(331, 441)의 실리콘 기판(317, 327, 427)이 반대 도핑 타입의 하위 층들(319, 319'; 425, 425')을 포함한다면, 검출기 작동 중에 전자-정공 분리를 담당하는 p-n 접합은 흡수체 웨이퍼(381, 481)에 위치한다. 만약 CMOS 일렉트로닉스를 담고 있는 실리콘 층(215, 415)이나 흡수체 웨이퍼(381, 481) 중 어느 것도 반대 도핑 타입의 임의의 하위 층들을 포함하고 있지 않는다면, 검출기 작동 중에 전자-정공 분리를 담당하는 p-n 접합은 실리콘 기판층(317, 327)과 흡수층(331, 441)이 CMOS 처리된 리드아웃 일렉트로닉스를 담고 있는 실리콘 층의 것과 반대인 동일한 도핑 타입이라는 조건하에, 공유 본딩 경계면(237, 437)에 위치한다. 하위 층들(4255, 425')의 두께 및 도핑 레벨들은 바람직하게는 실시예(300)의 하위 층들(319, 319')의 것들과 바람직하게 비슷하다. 실시예(300)와 비슷하게 흡수체 층(441)은 바람직하게는 약 20 내지 80%, 그리고 훨씬 더 바람직하게는 약 70 내지 80% 내에 있는 높은 Ge 함유량을 갖는 SiGe 합금이다. 바람직하게는 예를 들면 Ge 함유량이 75%인 약 6×104Ω㎝인 저항률을 갖고 저항성이 높은 p 전도성 층인 SiGe 흡수체 층의 저항율에도 동일하게 적용된다. 또한, 패터닝된 실리콘 층(327)과의 경계면에서 핵을 이루기 위한 불일치 전휘를 회피하기 위해, 최대 Ge 함유량까지 약 1 내지 2%의 낮은 그레이딩 비율로 SiGe 흡수체 층이 구성상 경사가 완만하게 되는 것이 유리할 수 있다. 에피텍셜 흡수체 결정들(331, 441)은 단계 7에서 옴 접촉 형성을 촉진하기 위해, 예를 들면 1 내지 2㎛의 두께로 크게 p 도핑된 캡(333, 433)으로 임의로 덮여질 수 있다.
3. 예를 들면 HF 담금 또는 플라즈마 활성화 또는 이들 두개의 결합에 의해, 리드아웃 웨이퍼 적층체(160, 410)의 표면(166, 411)과 센서 웨이퍼 적층체(380, 420)의 표면(386, 422)을 활성화시키고, 그로 인해 표면들에 산화물과 손상이 없게 하며, 리드아웃 및 센서 웨이퍼 적층체들 사이에 저온 공유 결합(437)을 형성함으로써 겅유 웨이퍼 결합을 준비하고 웨이퍼 적층체(430)를 제공한다. 공유 결합(437)은 바람직하게는 실온에서 형성되고, 450℃ 미만의 온도들에서 임의의 어닐링을 겪을 수 있다. 바람직하게, 어닐링 온도들은 400℃ 미만으로 유지되고, 훨씬 더 바람직하게는 예를 들면 200℃와 300℃ 사이와 같이 350℃ 미만으로 유지된다.
4. 예를 들면 그라인딩과 스핀 에칭 또는 플라즈마 에칭 또는 그라인딩, 폴리싱 및 에칭 공정들의 결합에 의해, 얇아진 흡수체 웨이퍼(381, 481)로부터 제2 캐리어 웨이퍼(360, 426)를 제거함으로써 웨이퍼 적층체(440)를 제공한다. 그로 인해 흡수체 층(331, 441) 상의 산화물 층(351, 428)은, 예를 들면 흡수체 층(331, 441)의 표면(332, 442)을 노출시키기 위해 또 다른 플라즈마 에칭 단계에 의해 이후 제거되는 에치 스톱으로서 작용할 수 있다.
5. 예를 들면 그라인딩과 스핀 에칭 또는 플라즈마 에칭 또는 그라인딩, 폴리싱 및 에칭 공정들의 결합에 의해, 제1 캐리어 웨이퍼(413)를 부분적으로 또는 완전히 제거함으로써 얇아진 결합된 웨이퍼 적층체(450)를 제공한다. 임의로 예를 들면 캐리어 웨이퍼(413)의 100㎛와 200㎛ 사이의 두께를 갖는 부분(453)을 유지하는 것이 검출기 구조물의 기계적인 안정성에 유익할 수 있다.
6. 예를 들면, 일련의 플라즈마 에칭 단계에서 임의의 실리콘 층(453)과 산화물 층들(414, 416, 418)을 통해 정공들(462)을 에칭함으로써, 리드아웃 웨이퍼(415) 상의 전기 접촉 패드들(464)을 노출시킨다. 그 후 컨택 홀들(462)은 예를 들면 인쇄 회로 기판으로의 전기적 접촉들을 제공하는 볼 포인트 결합에 의해 더 쉬운 접촉을 위해 금속으로 채워질 수 있다.
7. 리드아웃 웨이퍼(415)와 센서 웨이퍼(481) 사이의 p-n 접합을 도 1a 내지 도 1c에 따라 결핍 상태로 바이어스하기 위해 금속제 백 접점(472)을 흡수체 웨이퍼(481)의 흡수체 층(441)의 표면(442)에 제공함으로써 모놀리식 화소 검출기(470)를 완성한다.
이제 도 6을 참조하면, 얇아진 리드아웃 웨이퍼와 에피텍셜 흡수층이 있는 흡수체 웨이퍼 사이의 공유 결합을 통합하는 모놀리식 화소 검출기의 제작을 위한 공정 시퀀스의 제2 실시예(500)는 다음 단계들을 포함할 수 있다. 즉:
1. 산화물 층(514)으로 산화된 실리콘 웨이퍼(513)를 바람직하게 구성하는 캐리어 웨이퍼에 결합된 얇아진 리드아웃 웨이퍼(515)를 통합하는 리드아웃 웨이퍼 적층체(510)를 제공한다. 캐리어 웨이퍼의 산화물 층(514)은 예를 들면 안정된 산화물-대-산화물 결합(519)에서 리드아웃 웨이퍼(515)의 평탄화된 산화물 층(518)에 결합된다. 대안적으로, 결합물(519)은 만약 캐리어 웨이퍼(513)와 리드아웃 웨이퍼(515)가 중간 폴리머 층에 의해 결합된다면 폴리머 결합물일 수 있다. 리드아웃 웨이퍼 적층체(510)의 하부 표면(511)은, CMOS 처리된 리드아웃 일렉트로닉스를 통합하는 얇아진 실리콘 층(517)의 평탄화되고 미립자가 없는 표면이다. 하부 표면(511)은, 예를 들면 공유 웨이퍼 결합을 위해 충분히 낮은 약 0.2㎚와 0.4㎚ 사이의 표면 거칠기를 제공하는 화학적 기계적 평탄화 단계에서 평탄화된다. 리드아웃 웨이퍼 적층체(510)의 상부 표면(512)은 캐리어 웨이퍼의 표면이다. 리드아웃 일렉트로닉스(165, 215, 415, 515)를 포함하고 있는 실리콘 층(117, 127, 167, 417, 517)은 반대 도핑 타입의 추가적인 얇은 층(117', 127,' 167', 417', 517')을 임의로 포함할 수 있는데 반해, 전하 컬렉터 임플란트들(123, 423, 523)을 담고 있는 층(117, 127, 167, 417, 517)의 도핑 타입은 바람직하게는 임플란트들(123, 423, 523) 자체의 것과 동일한 타입의 것이다. 얇아진 리드아웃 웨이퍼(515)의 층 두께들과 도핑 레벨들은 바람직하게는 실시예들(100, 200, 400)의 것들과 비슷하다.
3. 센서 웨이퍼(520)에 하부 표면(521)과 상부 표면(522)을 제공한다. 센서 웨이퍼(520)는 바람직하게는 실리콘 기둥들(528)의 형태로 패턴화된 실리콘 기판(524) 상의 분리되고 높은 저항률을 가진 흡수체 결정들(541)의 형태를 가진 에피텍셜 층을 포함한다. 실리콘 기판(524)은 기판(526), 산화물 박스(514) 및 실리콘 층(527)이 있는 SOI 웨이퍼일 수 있다. 대안적으로, 실리콘 기판(524)은 실리콘 기둥들의 형태로 패턴화된 표준 실리콘 웨이퍼일 수 있다. 양쪽 모두 실리콘 패턴들의 치수들(폭, 분리 및 깊이)은 실시예(300)에서 주어진다. 실시예(400)와는 대조적으로, 실리콘 기판(524)은 임의의 특정 도핑 타입 또는 도핑 레벨을 가지는 것이 요구되지 않는다. 센서 웨이퍼(520)의 상부 표면(522)은, 공유 웨이퍼 결합을 위해 충분히 낮은 약 0.2 내지 0.4㎚의 표면 거칠기를 가지고 편평하고 매끄럽게 하기 위해, 예를 들면 화학 기계적 평탄화 단계에서 미립자가 없게 표면 평탄화된다. 실시예들(300, 400)과 비슷하게, 흡수체 층(541)은 바람직하게는 약 20 내지 80%, 그리고 훨씬 더 바람직하게는 약 70 내지 80% 내에서 높은 Ge 함유량을 갖는 SiGe 합금이다. 예를 들면 Ge 함유량이 75%인 경우 약 6×104Ω㎝인 저항률을 갖는 저항률이 높은 p 전도성 층인 SiGe 흡수체 층의 저항률에도 마찬가지고 적용된다. 흡수체 결정들(541)은 높은 저항률을 가지고, 예를 들면 2 내지 5㎛인 두께를 갖는 n 도핑된 캡(533)으로 임의로 덮여질 수 있고, 이는 리드아웃 웨이퍼(510)의 실리콘 층(517)이 균일하게 도핑되는 경우, 즉 얇은 층(517')이 없을 때, 흡수체 층 내에 p-n 접합을 제공한다.
4. 예를 들면 HF 담금 또는 플라즈마 활성화 또는 이들 두개의 결합에 의해, 리드아웃 웨이퍼 적층체(160, 410, 510)의 표면(166, 411, 511)과 센서 웨이퍼(520)의 표면(522)을 활성화시키고, 그로 인해 양 표면들 모두에 산화물과 손상이 없게 하며, 공유 웨이퍼 결합을 준비하게 하고, 리드아웃 웨이퍼 적층체(530)와 센서 웨이퍼(520) 사이에 저온 공유 결합(537)을 형성함으로써 웨이퍼 적층체(530)를 제공한다. 공유 결합(537)은 바람직하게는 실온에서 형성되고, 450℃ 미만의 온도들에서 임의의 어닐링을 겪을 수 있다. 바람직하게, 어닐링 온도들은 400℃ 미만으로 유지되고, 훨씬 더 바람직하게는 예를 들면 200℃와 300℃ 사이와 같이 350℃ 미만으로 유지된다.
5. 예를 들면 그라인딩과 스핀 에칭 또는 플라즈마 에칭 또는 그라인딩, 폴리싱 및 에칭 공정들의 결합에 의해, 흡수체 웨이퍼(520)의 기판(524)을 제거함으로써 웨이퍼 적층체(540)를 제공한다. 만약 기판(524)이 SOI 웨이퍼이라면, 실리콘 층(527)이 또한 제거되기 전에 산화물 층(514)이 부분적인 에치 스톱으로서 작용할 수 있다. 본 실시예의 바람직한 일 양태에서, 기판 기둥들(528)에 인접한 에피텍셜 결정들(541)의 하부(544)는 또한 제거되어 표면(543)이 있는 어느 정도 더 짧은 흡수체 결정들(541')로 이루어진 흡수체 웨이퍼를 생기게 한다. 예를 들면 2 내지 5㎛와 같은 에피텍셜 결정들(541)의 하부(544)의 수(several) ㎛를 제거하는 것은, SiGe 합금이 매우 낮은 그레이딩 비율로 경사가 완만하게 되지 않는 한, SiGe/Si 경계면에서 항상 존재하는 부적합(misfit) 관련된 결정 결함들을 제거하는 장점을 가진다.
6. 예를 들면 그라인딩과 스핀 에칭 또는 플라즈마 에칭 또는 그라인딩, 폴리싱 및 에칭 공정들의 결합에 의해, 부분적으로 또는 완전히 캐리어 웨이퍼(513)를 제거함으로써 얇아진 결합된 웨이퍼 적층체(550)를 제공한다. 임의로 예를 들면 캐리어 웨이퍼(513)의 부분(553)의 두께를 100㎛와 200㎛ 사이로 유지하는 것은 검출기 구조물의 기계적 안정성을 위해 유익할 수 있다.
7. 예를 들면 일련의 플라즈마 에칭 단계들에서 임의의 실리콘 층(553)과 산화물 층들(514, 516, 518)을 통해 정공들(562)을 에칭함으로써 리드아웃 웨이퍼(515) 상의 전기 접촉 패드들(564)을 노출시킨다. 그 후 컨택 홀들(562)은 예를 들면 인쇄 회로 기판에 전기적 접촉을 제공하는 볼 포인트 결합에 의해 더 쉬운 접촉을 위한 금속으로 채워질 수 있다.
8. 리드아웃 웨이퍼(515)와 센서 층(541') 사이의 p-n 접합을 도 1a 내지 도 1c에 따른 공핍으로 바이어스하기 위해 금속제 백 접점(572)을 화소로 나누어진 흡수체 층(541')으로 이루어진 흡수체 웨이퍼의 표면(543)에 제공함으로써, 모놀리식 화소 검출기(570)를 완성한다.
의료, 산업 및 과학 시스템들 및 방법들에서의 전자기 복사선 검출기의 전형적인 적용예들
본 발명의 화소 검출기는 아래에 설명된 것처럼 후속하는 의료, 산업 및 다른 적용예들의 방법들 내로 통합되고 사용된다.
근적외선 검출 예
본 발명의 화소 검출기는 바람직하게는 약 1 내지 1.6㎛의 파장 범위에서, 단파장 적외선용 Ge 센서들을 지닌 CMOS 집적된 이미징 시스템에서 사용된다. 이러한 검출기는 전자기 스펙트럼의 가시 범위 내로 도달하는 더 짧은 파장들에 대해 동등하게 민감하다. 실리콘 기판들 상의 에피텍셜 Ge 성장을 이용하는 방법들과는 대조적으로, 본 발명의 Ge 흡수층은 관통 전위들과 적층 결함들과 같은 확장된(extended) 결함들을 포함하지 않는다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, L. Colace 등에 의한 in IEEE Photonics Technology Letters 19, 1813-1815(2007)을 참조하라). 본 발명의 결합 단계들이 실온에서 또는 실온 근처에서 행해지기 때문에, 그것들은 높은 기판 온도들을 필요로 하는 에피텍셜 성장법들과는 대조적으로 백 엔드(back end) 공정들에서 완전히 실행될 수 있다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, C.S. Rafferty 등에 의한 in Proc. of SPIE 6940, 69400N(2008)과 I. Aberg I. 등에 의한 in IEDM 2010, pp. 344를 참조하라). 그것들의 구성에 따르면, 본 발명의 화고 검출기들은 100%인 충전율(fill factor)을 그 특징으로 한다. 화소 사이즈는 특정 적용예의 요구 조건이 무엇이든지 간에, 약 2×2㎛2 부터 20×20㎛2 이상까지의 넓은 범위에서 선택될 수 있다. 센서 두께들은 마찬가지로 검출될 파장 범위에 따라서 선택될 수 있다. 예를 들면, 1.55㎛인 파장에 대해서는, 15㎛의 두께가 센서를 관통하는 복사선의 50%를 흡수하는 것이 요구될 수 있는데 반해, 1㎛의 파장에 대해서는 0.5㎛인 두께가 충분할 수 있다. 90% 흡수를 위한 대응하는 숫자들은 1.55㎛와 1㎛인 파장들에 대해 각각 50㎛와 1.5㎛이다. 하지만 본딩 경계면에서 또는 본딩 경계면에 가까운 곳에서 리드아웃 웨이퍼에 애벌랜치 구역이 도입될 때에는 약 1 내지 1.3㎛인 짧은 파장 구역에서 센서 두께들이 훨씬 더 얇게 유지될 수 있다(예를 들면, 1 내지 2㎛ 또는 0.5 내지 1㎛ 또는 심지어 0.2 내지 0.5㎛). 그러한 Ge/Si 애벌랜치 포토다이오드들은 포토닉스 적용예들에 대한 에피텍셜 Ge 성장에 의해 제조되었다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, Y.Kang 등에 의한 in Nature Photonics 3, 59(2009)와, J.E. Bowers 등에 의한 in Proc. OF SPIE 7660, 76603H(2010)를 참조하라). 결합된 Ge 웨이퍼는 예를 들면 그라인딩, 스핀 에칭 또는 플라즈마 에칭 및 화학적 기계적 평탄화, 또는 관련 분야에 알려진 바와 같은 저온 층 이동 기술에 의해, 1㎛ 또는 심지어 그 미만의 두께까지 얇아질 수 있다(예를 들면, 본 명세서에 그 전문이 참조로 통합되어 있는, I.P. Ferain 등에 의한 in J.Appl.PHys. 107, 054315(2010)을 참조하라).
암 누설(dark leakage) 전류들을 감소시키기 위해, 검출기들은 예를 들면 펠티에 소자(Peltier element)에 의해 냉각되어져야 할 수 있다. 어떠한 애벌랜치 구역도 존재하지 않을 때에는, 리드아웃 웨이퍼와 센서 웨이퍼의 전하 컬렉터 밑의 실리콘 모두가 효율적인 전하 수집을 위해 완전한 공핍(full depletion) 가까이에 도달하는 상태 하에서 검출기를 작동시키는 것이 바람직할 수 있다.
디스플레이 예
본 발명의 화소 검출기는 CMOS 집적된 화소로 나누어진 LED 디스플레이 시스템에서 사용될 수 있고, 그러한 경우 백 접점(19, 29, 39, 49)에 인가된 바이어스 전압의 부호(sign)는, 임플란트들(15, 25, 35, 45, 123, 223)이 전하 컬렉터들보다 전류 주입기들로서 작용하는 순방향에서 p-n 접합들(18, 28, 38, 48)이 분극되도록 반대로 된다. 이 적용예에서, 백 접점(19, 29, 39, 49, 262)은 임의로 패턴화될 수 있다. p-n 접합(18, 28, 38, 48)은 바람직하게는 흡수체 웨이퍼(16, 26, 36, 46, 220)에 포함되어 이제는 이미터 웨이퍼(16, 26, 36, 46, 220)로서 작용을 하는데, 그것은 순방향 바이어스 p-n 접합(18, 28, 38, 48) 상태 하에서는 전자-정공 쌍들이 재결합하여 광 검출의 역 공정(reverse process)에서처럼 광자 흡수 하에서의 전자-정공 발생보다는 광자 방출의 결과를 가져온다. CMOS 처리된 웨이퍼(11, 21, 31, 41, 165, 215)는 전류 주입기들(15, 25, 35, 45, 123, 223)과 동일한 도핑 부호를 가지고 도핑된 많이 도핑된 층(21', 41', 127', 167', 217')을 임의로 포함할 수 있다. 흡수체/이미터 웨이퍼(16, 26, 36, 46, 220)는 다른 한편으로는 동일한 도핑 부호를 가지고 많이 도핑된 층(51', 224)을 포함할 수 있어서 공유 결합된 경계면(17, 27, 37, 47, 237)에 걸쳐 향상된 전하 주입을 위해 많이 도핑된 층(21', 41', 127', 167', 217')을 갖는 낮은 저항의 접합을 형성한다. 이미터 웨이퍼(16, 26, 36, 46, 220)는 예를 들면 개별 회소 컬러들이 적절한 필터들로 화소로 나누어진 LED 층을 구비함으로써 선택될 수 있는, 광학 스펙트럼의 적색, 녹색 및 청색 구역에서 방출하는 퀀텀 웰들로서 작용하는 InGaN 층들과, GaN, AlGaN, 및 AlInGaN 장벽 층들로 이루어진 적층체를 포함할 수 있다. 이들 3족-5족 반도체층들의 큰 실리콘 기판들 상으로의 에피텍셜 성장은 예를 들면 이동 전화기들용의 고해상도, 높은 콘트라스트 디스플레이들을 제작하는 경제적인 방식을 제공할 수 있다. 그러한 화소 배열에서의 개별 LED들의 사이즈는 예를 들면 80㎛와 100㎛ 사이, 또는 60㎛와 80㎛ 사이, 또는 40㎛와 60㎛ 사이, 또는 20㎛와 40㎛ 사이, 또는 심지어 10㎛ 와 20㎛ 사이의 범위에 있을 수 있다.
질량 분석 이미징 예
본 발명의 화소 검출기는 질량 분석 이미징(MSI)에 관한 시스템들과 방법들에서 사용될 수 있다. MSI에 관해서는 2가지 상이한 접근법이 존재하는데, 첫 번째 것은 이온화를 위한 대전된(charged) 1차 이온 빔을 사용하는 2차 이온 질량 분석(SIMS)이고, 두 번째 것은 집중된(focused) 레이저 광원을 사용하는 매트릭스 연관된 레이저 탈착 이온화(MALDI: matrix-associated laser desorption-ionization)이다. 두 가지 모드 모두 화소 검출기들을 사용할 수 있다. 현미경 모드 SIMS에 관해서는, 예를 들면 본 명세서에 그 전문이 참조로 통합되어 있는, A. Kiss 등에 의한 in Rev. Sci. Instrum. 84(2013)를 참조하라. MALDI에 관해서는, 예를 들면 본 명세서에 그 전문이 참조로 통합되어 있는, J.H. Jungmann 등에 의한 in J. Am. Soc. Mass Spectrom. 21, 2023(2010)을 참조하라. 예를 들면, 작은 흡수체 패치(patch)들과, 리드아웃 웨이퍼의 얇아진 드리프트(drift) 구역을 통합하는 본 발명의 화소로 나누어진 흡수체는 흡수체 패치들에서의 감소된 후방 산란(backscattering)으로 인해 특별히 높은 공간 해상도를 생기게 할 수 있다. 본 발명의 화소 검출기의 해상도는 2㎛와 20㎛ 사이 또는 심지어 1㎛와 5㎛ 사이만큼 높을 수 있다.
비파괴 검사 예
본 발명의 화소 검출기는 컴퓨터 단층촬영(CT) 셋업에서와 같은 비파괴 검사를 위한 시스템들과 방법들에서 사용될 수 있다(예를 들면 본 명세서에 그 전문이 참조로 통합되어 있는, S. Procz 등에 의한 in JINST 8, C01025(2013)를 참조하라). 본 발명의 화소 검출기는 또한 CT 셋업을 단순화시키는 큰 사이즈로의 더 쉽고 더 값싼 확장성(scalability)의 장점을 제공한다. 본 발명의 화소 검출기들은 또한 예를 들면 비정질 Se 기반의 평판(flat panel) 검출기들에 비해 더 높은 감도 때문에 검사들을 위한 디지털 방사선 촬영술에서 사용될 수 있다(예를 들면 본 명세서에 그 전문이 참조로 통합되어 있는, S. Kasap 등에 의한 in Sensors 11, 5112(2011)를 참조하라).
보안 예
본 발명의 화소 검출기는 예를 들면 항공기 수하물에서의 액체들의 검출 및 분석을 위한 시스템들과 방법들에서 사용될 수 있고, 높은 감도와 스펙트럼 해상도를 필요로 하는 다른 적요예들에서 사용될 수 있다. 예를 들면, 원소 반도체들(elemental semiconductors)로부터 만들어진 센서들은 화합물 반도체들로부터 만들어진 센서들에 비해 훨씬 더 양호한 해상도와 균일성(uniformity)을 제공한다(예를 들면 본 명세서에 그 전문이 참조로 통합되어 있는, D. Pemmocard 등에 의한 in JINST 9, P12003(2014)를 참조하라). 고순도 Ge 검출기들은 예를 들면 122keV인 에너지에서 1keV 미만의 해상도(FWHM)를 가진다(예를 들면 본 명세서에 그 전문이 참조로 통합되어 있는, www.canberra.com을 참조하라). 본 발명의 화소 검출기는 검출기가 예를 들면 액체 질소 온도 또는 약 -20℃ 내지 -80℃의 온도까지 냉각될 수 있는 암 누설 전류들을 감소시키기 위해, 예를 들면 0.5㎜와 2㎜ 사이에서 두께를 갖는 공유 결합된 Ge 웨이퍼를 포함할 수 있다. 대안적으로, 저항성이 높은 GaAs, CdTe 또는 CdZnTe 센서들을 통합하는 화소 검출기들은 어떠한 냉각도 필요로 하지 않는다. 또한, CdTe 및 CdZnTe와 같은 높은 Z 센서들은 약 40keV 위의 광자 에너지들에서 더 민감하다.
프로젝션 라디오그래피(projection radiography) 예
본 발명의 화소 검출기는 물체를 통해 투과된 X 선들이 디지털 정보를 생성하는 전기 신호들로 전환되는 디지털 라디오그래피 시스템에서 사용되고, 이러한 디지털 정보는 전송되며 컴퓨터 스크린 상에서 국부적으로 또는 원격으로 디스플레이되는 이미지로 전환된다.
단순 방사선 사진들에 의한 전통적인(classic) 진단이 얻어지는 많은 질병이 존재한다. 게다가, 본 발명의 화소 검출기를 통합하는 시스템들과 방법들은 예를 들면 컴퓨터 단층촬영에서처럼 3차원 이미징을 위해 사용될 수 있다. 시스템들과 방법들의 예들은 관절염, 폐렴, 골종양, 골절, 선천적인 골격계 기형 등의 다양한 타입들을 진단하기 위한 것들을 포함한다.
유방 촬영술 예
본 발명의 화소 검출기는 유방 촬영술에서 사용될 수 있는데, 이러한 유방 촬영술에서는 높은 공간 해상도와 양호한 콘트라스트가 미세석회(micro-calcification)를 식별하는데 있어서 필수적이다. 에피텍셜 SiGe 흡수층들을 통합하는 화소 검출기는 토모센서시스(tomosynthesis)를 통합하는 유방 촬영술 적용예에 특히 알맞을 수 있는데, 이 경우 X선 관(tube) 전압들은 Ge 함유량이 높은(예를 들면, 70 내지 80%) 합금층들에 있어서, 100 내지 300㎛의 두께들을 갖는 흡수층이 충분한 흡수를 제공하도록 40keV 미만에서 작동한다. 이러한 검출기의 단일 광자 계수 능력은 콘트라스트 증대를 위해 매우 유리하다고 입증된 듀얼 에너지 또는 멀티플(multiple) 에너지 작동의 손쉬운 구현을 허용한다(예를 들면 본 명세서에 그 전문이 참조로 통합되어 있는, M.D. Hornig 등에 의한 in Proc. of SPIE Vol. 8313, 831340(2012)를 참조하라). 본 발명의 화소 검출기의 공간 해상도는, 예를 들면 100㎛와 200㎛ 사이, 또는 바람직하게는 50㎛와 100㎛ 사이, 또는 심지어 20㎛와 50㎛ 사이 내의 범위를 가질 수 있다.
예를 들면 10㎛와 20㎛ 사이 또는 심지어 5㎛와 10㎛ 사이와 같이 훨씬 더 작은 화소 사이즈의 경우에는, 본 발명의 화소 검출기가 X선 위상 콘트라스트 이미징을 허용할 수 있는데, 이 경우 검출기 앞에서의 흡수 격자(grating)이 제거된다. 이는 훨씬 덜 복잡하고 정렬 및 다루기가 더 쉬운 그러한 검출기들을 시스템들이 통합하게 한다. 또한 그것은 예를 들면 본 발명의 검출기가 유방 촬영술에서 미세석회 분석을 위한 위상 콘트라스트 이미징에서 사용될 때 2배만큼 투여량(dose) 감소를 허용한다.
인터벤션 영상의학 예
모놀리식 CMOS 집적된 화소 검출기의 도입은 형광 설계들에서 요오드화세슘(CsI) 스크린의 교체를 허용한다. 그러므로 "4DCT(four dimensional computed temography)"는 심지어 적용예들의 분야가 동일할지라도 본 발명의 사용된 이러한 검출기를 규정하기 위한 "형광 투시법"보다 더 정확하다. 광자 계수 모놀리식 CMOS 집적된 화소 검출기들은 움직이는 해부학상 구조물들의 실시간 이미징을 허용하고, 그 방법은 영상 조영제로 임의로 증대된다. 영상 조영제들은 비뇨생식기 시스템 또는 위장 관과 같은, 혈관들과 다양한 시스템들의 해부학적 기능을 묘사하기 위해 환자의 신체 내로 삼키거나 주입함으로써 복용된다. 2가지 영상 조영제들이 현재 보통 사용되고 있다. 황산바륨이 위장 관의 평가를 위해 입으로 또는 직장으로 대상물(subject)에 투여된다. 다양한 제재로 되어 있는 요오드가 입으로, 직장으로, 동맥으로 또는 정맥 경로들에 의해 주어진다. 이들 영상 조영제들은 X선들을 흡수 또는 산란시키고, 실시간 이미징과 함께, 소화관 또는 혈관계에서의 혈액 흐름에서의 역동적인 생리적 과정들의 이미징을 허용한다. 요오드 영상 조영제들은 또한 이상물들(예컨대, 종양들, 낭종들, 염증이 생긴 영역들)이 보이게 하기 위해 정상 조직들과는 상이한 농도들로 비정상인 영역들에 집중되어 있다. 또한, 본 발명의 광자 계수 검출기들에 의해 제공된 에너지 분해능은 영상 조영제들의 농도가 감소될 수 있거나 심지어 완전히 제거되도록, 추가적인 이미지 콘트라스트를 제공한다.
더 일반적으로, CBCT(cone beam computed tomography)가 인터벤션 영상의학 시스템들과 방법들에서 사용된다. 인터벤션 영상의학은 본 명세서에서 설명된 화소 검출기들, 특히 높은 Z 센서들을 통합하는 화소 검출기들을 가지는 시스템들 및 방법들을 이용하는 이미징 시스템들에 의해 안내되는 최소 침습 시술들을 포함한다. 이들 절차들은 진단을 위한 것이거나 혈관조영 인터벤션과 그것과 같이 사용된 시스템들과 같이 치료들을 수반한다. 전형적인 시스템들은 말초혈관병, 신동맥협착, 하대정백 필터 배치, 위절개의 관(gastrostomy tube) 배치, 담관 스텐트 인터벤션 및 간장 인터벤션을 진단 및/또는 치료하기 위한 절차들을 포함한다. 이미지 안내된 정형외과술, 흉부, 복수, 두부 및 목, 그리고 신경외과 수술, 생체 검사, 근접치료 또는 외부 빔 방사선 치료, 피부 경유 드레인(drain) 및 스텐트 배치 또는 고주파 열치료와 같이, 혈관 조영술 절차들이 아닌 것들이 또한 포함된다. 화소 검출기를 이용하는 시스템들의 도움으로 생성된 이미지들은 안내(guidance)를 위해 사용된다. 광자 계수 화소 검출기의 도움으로 생성된 이미지들은, 인터벤션 방사선 전문의가 대상물의 신체를 통해 기구들을 질병 상태들을 담고 있는 영역들로 안내하는 것을 허용하는 지도(map)들을 제공한다. 이들 시스템과 방법들은 대상물에 육체적인 조직 외상(trauma)를 최소화하고, 혈관 조영 인터벤션들, 또는 이미지 안내된 정형외과술, 흉부, 복수, 두부 및 목, 그리고 신경외과 수술, 생체 검사, 근접치료 또는 외부 빔 방사선 치료, 피부 경유 드레인 및 스텐트 배치 또는 고주파 열치료와 같은, 혈관 조영술 절차들이 아닌 것들에서 감염율, 회복 시간들, 입원 체류 기간을 감소시킨다.
요약하면, 본 발명의 화소 검출기는 여러 성분들을 포함한다. 제1 성분은 제1 도전형을 가지게 도핑된 적어도 하나의 높은 저항률을 갖는 층(127, 167, 217, 417, 517)이 있는 실리콘 리드아웃 웨이퍼(11, 21, 31, 120, 130, 165, 215, 415, 515)이고, 이러한 층은 CMOS 처리된 리드아웃 일렉트로닉스를 가진다. 제2 성분은 제1 도전형을 가지게 도핑된 전하 컬렉터들(15, 25, 35, 123, 223, 423, 523)을 위한 임플란트들이고, 이러한 임플란트들은 리드아웃 일렉트로닉스와 통신을 행하고 검출기 화소들을 규정한다. 제3 성분은 적어도 제2 전도형을 가지는 단결정 물질로 만들어진 흡수체 웨이퍼(16, 26, 36, 220, 481, 541')와 금속제 백 접점(19, 29, 39, 262, 472, 571)이다. 제4 성분은 외부 인쇄 회로 기판과 통신을 행하는 접촉 패드들(124, 254, 464, 564)이다. 실리콘 웨이퍼와 흡수체 웨이퍼는 공유 결합되어 모놀리식 유닛을 형성한다. 이러한 모놀리식 유닛은 제1 도전형의 층과 제2 도전형의 층에 의해 형성된 p-n 접합을 통합한다. 그러한 p-n 접합의 공핍 구역은 전자-정공 쌍들이 흡수체 웨이퍼에서 흡수된 전자기 복사선에 의해 발생될 때와 백 접점에 역 바이어스가 인가될 때 반대 방향들로 이동하는 전하들로 전자-정공 쌍들을 분리하기 위해, 본딩 경계면(17, 27, 37, 237, 437, 537)에 걸쳐 연장하게 배치된다. 전하 컬렉터들은 본딩 경계면을 가로지르는 전하들을 수용하기 위해 배치된다. 리드아웃 일렉트로닉스는 접촉 패드들(124, 254, 464, 564)을 통과하여 외부 인쇄 회로 기판까지 갈 수 있는 디지털 신호들로 전하들을 전환하기 위해 배치된다. 이 경우 그것들은 저장, 처리될 수 있고 컴퓨터 스크린 상에 이미지들로서 디스플레이될 수 있다. 실리콘 웨이퍼(11, 21, 31, 41, 217)와 실리콘 층들(21', 41', 217'), 그리고 흡수체 웨이퍼(16, 26, 36, 46, 220) 및 흡수체 웨이퍼 층들(51', 51, 52, 224)이 더 높은 도핑 레벨들로 도핑될 때에는, 본 발명의 화소 검출기가 p-n 접합(18, 28, 38, 48)이 역방향으로 바이어스될 때 검출기 모드에서 작동될 수 있고, p-n 접합(18, 28, 38, 48)이 순방향으로 바이어스될 때에는 디스플레이 모드에서 작동될 수 있다.
도시되고 본 명세서에서 설명된 특별한 구현예들은 본 발명과 본 발명의 최상의 모드의 전형적인 것이고, 본 발명의 범주를 어떤 식으로든 제한하도록 의도되는 것이 아니라는 점을 알아야 한다.
본 발명은 다음 포인트들에서처럼 요약될 수 있다.
1. 전자기 복사선의 검출을 위한 모놀리식(monolithic) CMOS 집적된 화소 검출기(10, 20, 30, 260, 470, 570)로서,
a. 제1 도전형을 가지게 도핑된 적어도 하나의 층(127, 167, 217, 417, 517)이 있는 실리콘 리드아웃(silicon readout) 웨이퍼(11, 21, 31, 41, 120, 130, 165, 215, 415, 515)로서, 상기 층은 CMOS 처리된 리드아웃 일렉트로닉스를 포함하는, 상기 실리콘 리드아웃 웨이퍼;
b. 상기 제1 도전형을 가지게 도핑된 전하 컬렉터들(15, 25, 35, 45, 123, 223, 423, 523)을 위한 임플란트들(implants);
c. 적어도 제2 도전형과 금속제 백 접점(back contact)를 포함하는 물질로부터 만들어진 흡수체 웨이퍼(16, 26, 36, 46, 220, 481, 541'); 및
d. 외부 인쇄 회로 기판과 통신이 이루어지는 접촉 패드들(124, 254, 464, 564)을 포함하고,
상기 실리콘 웨이퍼와 상기 흡수체 웨이퍼는 모놀리식 유닛을 형성하기 위해 공유 결합되고, 상기 모놀리식 유닛은 제1 도전형의 층과 제2 도전형의 층에 의해 형성된 p-n 접합을 포함하며, 상기 전하 컬렉터들은 본딩 경계면(interface)을 가로지르는 전하들을 수용하기 위해 배치되고, 기록된(registered) 전하들은 보통 진단 목적들을 위한 처리기에 의해 처리된다.
2. 1번 특징 세트의 검출기에 있어서, 상기 p-n 접합의 공핍 구역은 전자-정공 쌍들이 흡수체 웨이퍼에서 흡수된 전자기 복사선에 의해 발생되고 백 접점에 역 바이어스가 인가될 때 상기 전자-정공 쌍들을 분리하기 위해 본딩 경계면(17, 27, 37, 237, 437, 537)을 가로질러 연장하게 배치된다.
3. 1번 특징 세트의 검출기에 있어서, 상기 리드아웃 일렉트로닉스는 상기 전하들을 저장, 처리 및/또는 컴퓨터 스크린 상에 이미지들로서 디스플레이되기 위해 상기 외부 인쇄 회로 기판으로 접촉 패드들(124, 254, 464, 564)을 통과할 수 있는 디지털 신호들로 전환하기 위해 배치된다.
4. 1번 특징 세트의 검출기에 있어서, 상기 흡수체 웨이퍼(16, 26, 36, 46, 220, 481, 541')는 단결정 물질로 만들어진다.
5. 위 특징 세트들 중 어느 하나의 모놀리식 CMOS 집적된 화소 검출기에 있어서, p-n 접합(18)은 본딩 경계면(17, 27, 37, 237, 437, 537)에 위치한다.
6. 1번 내지 4번의 특징 세트들 중 어느 하나의 모놀리식 CMOS 집적된 화소 검출기에 있어서, 상기 실리콘 리드아웃 웨이퍼(11, 21, 31, 120, 130, 165, 215, 415, 515)는 상기 제2 도전형을 가지게 도핑된 높은 저항률을 가진 층(127', 167', 217', 417', 517')을 포함하고, p-n 접합(28)은 실리콘 리드아웃 웨이퍼(11, 21, 31, 120, 130, 165, 215, 415, 515) 내에 위치한다.
7. 1번 내지 4번의 특징 세트들 중 어느 하나의 모놀리식 CMOS 집적된 화소 검출기에 있어서, 흡수체 웨이퍼(46, 220, 381, 481, 541')는 제1 도전형의 층(51, 224, 319', 425', 533)을 포함하고, p-n 접합은 흡수체 웨이퍼(46, 220, 381, 481, 541') 내에 위치한다.
8. 위 특징 세트들 중 어느 하나의 모놀리식 CMOS 집적된 화소 검출기에 있어서, 화소 사이즈는 전하 컬렉터들을 위한 임플란트들의 간격(spacing)에 의해 규정되는, 화소 검출기.
9. 8번 특징 세트의 모놀리식 CMOS 집적된 화소 검출기에 있어서, 화소 사이즈는 5㎛와 20㎛ 사이, 20㎛와 50㎛ 사이, 50㎛와 100㎛ 사이 및 100㎛와 200㎛ 사이로 이루어지는 범위들의 목록 중 하나로부터 선택된다.
10. 1번 내지 9번의 특징 세트들 중 어느 하나의 모놀리식 CMOS 집적된 화소 검출기에 있어서, 상기 리드아웃 웨이퍼는 약 10㎛와 100㎛ 사이에 있는 두께를 가진다.
11. 1번 내지 9번의 특징 세트들 중 어느 하나의 모놀리식 CMOS 집적된 화소 검출기에 있어서, 상기 리드아웃 웨이퍼는 10㎛와 50㎛ 사이에 있는 두께를 가진다.
12. 1번 내지 9번의 특징 세트들 중 어느 하나의 모놀리식 CMOS 집적된 화소 검출기에 있어서, 상기 리드아웃 웨이퍼는 10㎛와 10㎛ 사이에 있는 두께를 가진다.
13. 1번 특징 세트의 모놀리식 CMOS집적된 화소 검출기에 있어서, 리드아웃 웨이퍼의 적어도 하나의 도핑된 층(127, 167, 217, 417, 517)은 1㏀㎝과 2㏀㎝ 사이, 2㏀㎝과 5㏀㎝ 사이 및 5㏀㎝과 50㏀㎝ 사이로 이루어지는 범위들의 목록 중 하나로부터 선택되는 저항률을 갖는 높은 저항률을 가지는 층이다.
14. 6번 특징 세트의 모놀리식 CMOS 집적된 화소 검출기에 있어서, 리드아웃 웨이퍼의 층(127', 167', 217', 417', 517')은 1㏀㎝과 2㏀㎝ 사이, 2㏀㎝과 5㏀㎝ 사이 및 5㏀㎝과 50㏀㎝ 사이로 이루어지는 범위들의 목록 중 하나로부터 선택되는 저항률을 가진다.
15. 1번 특징 세트의 모놀리식 CMOS 집적된 화소 검출기에 있어서, 흡수체 웨이퍼는 Si, SiC, Ge, SiGe 합금, GaAs, CdTe, CdZnTe 합금, GaN, AlGaN 합금, InGaN 합금 및 AlInGaN 합금으로 이루어지는 물질들의 그룹 중 하나로부터 선택된 물질을 포함한다.
16. 1번 특징 세트의 모놀리식 CMOS 집적된 화소 검출기에 있어서, 흡수체 웨이퍼는 실리콘 기판 상에 에피텍셜 흡수층을 포함한다.
17. 16번 특징 세트의 모놀리식 CMOS 집적된 화소 검출기에 있어서, 상기 실리콘 기판은 1㏀㎝과 2㏀㎝ 사이, 2㏀㎝과 5㏀㎝ 사이 및 5㏀㎝과 50㏀㎝ 사이로 이루어지는 범위들의 목록 중 하나로부터 선택된 저항률을 가진다.
18. 16번 또는 17번의 특징 세트들 중 어느 하나의 모놀리식 CMOS 집적된 화소 검출기에 있어서, 실리콘 기판은 10㎛와 30㎛ 사이 및 15㎛와 20㎛ 사이로 이루어지는 범위들의 목록 중 하나로부터 선택되는 두께들의 범위 내의 두께를 포함한다.
19. 16번 내지 18번의 특징 세트들 중 어느 하나의 모놀리식 CMOS 집적된 화소 검출기에 있어서, 실리콘 기판은 트렌치(trench)들에 의해 분리된 기둥(pillar)들의 형태로 패턴화되고, 기둥의 폭은 1㎛와 100㎛ 사이, 및 2㎛와 20㎛ 사이로 이루어지는 폭들의 그룹 중 하나로부터 선택되며, 상기 트렌치들의 폭은 2㎛와 6㎛ 사이, 및 3㎛와 5㎛ 사이로 이루어지는 폭들의 그룹 중 하나로부터 선택된다.
20. 16번 내지 19번의 특징 세트들 중 어느 하나의 모놀리식 CMOS 집적된 화소 검출기에 있어서, 에피텍셜 흡수층은 SiGe 합금층이다.
21. 20번 특징 세트의 모놀리식 CMOS 집적된 화소 검출기에 있어서, SiGe 합금층은 화소로 나누어진다(pixelated).
22. 21번 특징 세트의 모놀리식 CMOS 집적된 화소 검출기에 있어서, 상기 화소로 나누어진 SiGe 합금층은 20%와 80% 사이에 있는 Ge 함유량을 가진다.
23. 21번 특징 세트의 모놀리식 CMOS 집적된 화소 검출기에 있어서, 화소로 나누어진 SiGe 합금층은 70%와 80% 사이에 있는 Ge 함유량을 가진다.
24. 21번 특징 세트의 모놀리식 CMOS 집적된 화소 검출기에 있어서, 화소로 나누어진 SiGe 합금층은 마지막 Ge 함유량까지 구성상 경사가 완만하게 된다.
25. 24번 특징 세트의 모놀리식 CMOS 집적된 화소 검출기에 있어서, 마지막 Ge 함유량은 20%와 80% 사이, 및 70%와 80% 사이로 이루어지는 함유량들의 범위 중 하나로부터 선택된 함유량이다.
26. 16번 특징 세트의 모놀리식 CMOS 집적된 화소 검출기에 있어서, 에피텍셜 흡수층은 0.5㎛와 1.5㎛ 사이, 0.4㎛와 1.0㎛ 사이, 및 0.2㎛와 0.5㎛ 사이로 이루어지는 범위들의 목록 중 하나로부터 선택되는 두께들의 범위 내에 있는 폭의 두께를 가지는 Ge 층이다.
27. 20번 내지 25번의 특징 세트들 중 어느 하나의 모놀리식 CMOS 집적된 화소 검출기에 있어서, 에피텍셜 흡수층은 100㎛와 300㎛ 사이에 있는 두께를 가진다.
28. 전자기 복사선의 검출을 위해 모놀리식 CMOS 집적된 화소 검출기를 형성하는 방법에 있어서, 이러한 방법은:
a. 제1 도전형을 가지기 위해 도핑되는 적어도 하나의 도핑된 실리콘 층(117, 127, 167, 217, 417, 517)을 포함하는 실리콘 웨이퍼를 제공하는 단계;
b. 적어도 하나의 도핑된 실리콘 층(117, 127, 167, 217, 417, 517)에서 리드아웃 일렉트로닉스를 CMOS 처리함으로써 필드 산화물(field oxide)(125, 216, 416, 516)이 있는 리드아웃 웨이퍼(120, 215, 415, 515)를 형성하는 단계;
c. 제1 도전형을 가지기 위해 도핑되는 전하 컬렉터들(15, 25, 35, 45, 123, 223, 423, 523)을 위한 임플란트들을 형성하는 단계로서, 상기 임플란트들은 리드아웃 일렉트로닉스와의 통신이 이루어지고 검출기 화소들을 규정하는, 상기 임플란트들을 형성하는 단계;
d. 리드아웃 일렉트로닉스를 외측 세계의 인쇄 회로 기판에 연결하기 위해 접촉 패드들(124, 254, 464, 564)을 형성하는 단계;
e. 적어도 제2 도전형의 층을 포함하는 흡수체 웨이퍼(16, 26, 36, 46, 220, 381, 481, 541')를 제공하는 단계;
f. 리드아웃 웨이퍼와 흡수체 웨이퍼 사이에 저온 공유 결합(17, 27, 37, 47, 234, 437, 537)을 형성하는 단계;
g. 흡수체 웨이퍼(220, 481, 541')의 표면(221, 442, 543) 상에 금속제 백 접점(262, 472, 572)을 형성하는 단계를 포함하고,
상기 제1 도전형의 층들과 상기 제2 도전형의 층들은 p-n 접합을 형성하기 위해 배치되고, 상기 p-n 접합의 공핍 구역은 상기 금속제 백 접점에 역 바이어스가 인가될 때 본딩 경계면(17, 27, 37, 237, 437, 537)을 가로질러 연장하고, 그로 인해 흡수체 웨이퍼에서 흡수되는 전자기 복사선에 의해 발생될 때, 전자-정공 쌍들을 반대 방향들로 이동하는 전하들로 분리하며, 전하 컬렉터들은 본딩 경계면을 가로지르는 전하들을 수용하기 위해 배치되고, 상기 리드아웃 일렉트로닉스는 접촉 패드들(124, 254, 464, 564)을 통해 외부 인쇄 회로 기판으로 전송될 수 있고 또한 저장, 처리 및 컴퓨터 스크린 상에 이미지들로서 디스플레이될 수 있는 디지털 신호들로 상기 전하들을 전환하기 위해 배치된다.
29. 28번 특징 세트의 방법에 있어서, 리드아웃 웨이퍼와 흡수체 웨이퍼 사이에 저온 공유 결합(17, 27, 37, 47, 234, 437, 537)을 형성하는 단계는:
a. 산화물 표면(132)을 평탄화함으로써 리드아웃 웨이퍼(130, 165, 215, 415, 515)를 평탄화하고, 본질적으로 미립자가 없게 하며 저온 산화물-대-산화물(oxide-to-oxide) 퓨전 결합을 위해 활성화되게 하는 단계;
b. 산화된 실리콘 캐리어 웨이퍼(140, 213, 413, 513)를 제공하고, 그것의 표면(143)에 미립자가 없게 하며 저온 산화물-대-산화물 퓨전 결합을 위해 플라즈마 활성화되게 하는 단계;
c. 리드아웃 웨이퍼의 활성화된 산화물 표면(132)을 저온 산화물-대-산화물 웨이퍼 결합에서 캐리어 웨이퍼의 활성화된 표면(143) 상에 결합함으로써 결합된 웨이퍼 적층체(stack)(150, 410, 510)를 형성하는 단계;
d. 캐리어 웨이퍼에 결합되는 리드아웃 웨이퍼(165, 215, 415, 515)를 얇게 하는 단계;
e. HF 담금(dip)과 플라즈마 활성화로 이루어지는 단계들의 목록 중 하나에 의해, 리드아웃 웨이퍼의 표면(211, 411)과 흡수체 웨이퍼의 표면(222, 386, 422)에 본질적으로 산화물이 없고 손상이 없게 함으로써, 리드아웃 웨이퍼의 표면(211, 411)과 흡수체 웨이퍼의 표면(222, 386, 422)을 활성화하는 단계;
f. 상기 저온 공유 결합(17, 27, 37, 47, 237, 437, 537)을 형성한 후 리드아웃 웨이퍼(245, 415, 515)로부터 적어도 부분적으로 캐리어 웨이퍼(140, 213, 413, 513)를 제거하는 단계;
g. 전기적 접속을 인쇄 회로 기판에 제공하는 전기적 접촉 패드들(124, 254, 464, 564)을 노출시키기 위해 컨택 홀들(252, 462, 562)을 개방하는 단계를 포함한다.
30. 28번 특징 세트의 방법에 있어서, 모놀리식 CMOS 집적된 화소 검출기를 형성하는 단계는:
a. SOI(silicon-on-insulator) 웨이퍼를 제공하는 단계; 및
b. 상기 SOI 웨이퍼에서 리드아웃 일렉트로닉스를 CMOS 처리함으로써 상기 리드아웃 웨이퍼(120, 160, 210, 415, 515)를 형성하는 단계를 포함한다.
31. 28번 내지 30번 특징 세트들 중 하나의 방법에 있어서, 흡수체 웨이퍼를 제공하는 단계는:
c. 적어도 높은 저항률을 갖는 실리콘 웨이퍼와, SOI 웨이퍼를 포함하는 웨이퍼들의 목록으로부터 기판 웨이퍼(310)를 제공하는 단계로서, 상기 SOI 웨이퍼는 실리콘 기판(313), 산화물 박스(oxide box)(314), 및 제2 도전형의 적어도 하나의 층(319, 425)으로 이루어지고 두께가 10㎛와 30㎛ 사이에 있는 높은 저항률을 갖는 실리콘 층(317)을 포함하는, 상기 기판 웨이퍼(310)를 제공하는 단계;
d. 트렌치들(329)에 의해 분리된 기둥들의 형태로 실리콘 층을 패턴화하는 단계;
e. 제2 도전형의 분리된 결정들(331, 441)의 형태로 에피텍셜 흡수층을 성장시키는 단계;
f. 실리콘 기둥들과 에피텍셜 결정들 사이의 트렌치들을 채움 물질(349)로 채우는 단계;
g. 에피텍셜 결정들(331)의 표면(332) 상에 산화물 층(351, 428)을 형성하는 단계;
h. 상기 산화물 층(351, 428)을 평탄화하고, 그것의 표면(352)에 미립자가 없게 하며 저온 산화물-대-산화물 퓨전 결합을 위해 플라즈마 활성화되게 하는 단계;
i. 산화된 실리콘 또는 녹은 석영으로 만들어진 캐리어 웨이퍼(360, 426)를 제공하고 그것의 상부 표면(362)에 미립자가 없게 하며 저온 산화물-대-산화물 퓨전 결합을 위해 플라즈마 활성화되게 하는 단계;
j. 흡수체 웨이퍼의 표면(352)과 캐리어 웨이퍼의 표면(362) 사이에 강한 산화물-대-산화물 퓨전 결합(371, 424)을 형성하는 단계; 및
k. 기판 웨이퍼(310)를 제거함으로써 얇아진 흡수체 웨이퍼(381, 481)를 형성하는 단계를 포함한다.
32. 28번 내지 30번 특징 세트들 중 하나의 방법에 있어서, 흡수체 웨이퍼를 제공하는 단계는:
a. 적어도 실리콘 웨이퍼와 SOI 웨이퍼를 포함하는 웨이퍼들의 목록으로부터 기판 웨이퍼(310)를 제공하는 단계로서, 상기 SOI 웨이퍼는 실리콘 기판(313), 산화물 박스(314), 및 10㎛와 30㎛ 사이에 있는 두께를 갖는 실리콘 층(317, 527)을 포함하는, 상기 기판 웨이퍼(310)를 제공하는 단계;
b. 트렌치들(329)에 의해 분리되는 기둥들(328)의 형태로 상기 실리콘 층을 패턴화하는 단계;
c. 제2 도전형의 분리된 결정들(331, 541)의 형태로 에피텍셜 흡수층을 성장시키는 단계;
d. 실리콘 기둥들과 에피텍셜 결정들 사이의 트렌치들을 채움 물질(349)로 채우는 단계; 및
e. 상기 에피텍셜 결정들의 표면(522)을 평탄화하는 단계를 포함한다.
33. 1번 특징 세트의 화소 검출기를 포함하는 근적외선 검출을 위한 시스템.
34. 33번 특징 세트의 시스템에 있어서, 상기 화소 검출기는 1㎛와 1.6㎛ 사이의 파장 범위에서 단파장 적외선을 검출하기에 적합하게 되어 있다.
35. 33번 특징 세트의 시스템에 있어서, 리드아웃 웨이퍼의 적어도 하나의 실리콘 층(127, 217, 417)은 애벌랜치(avalanche) 구역을 포함한다.
36. 34번 특징 세트의 시스템에 있어서, 리드아웃 웨이퍼의 적어도 하나의 실리콘 층(127, 217, 417, 517)은 애벌랜치 구역을 포함한다.
37. 1번 특징 세트의 화소 검출기를 포함하는, 보안 적용들을 위한 시스템.
38. 37번 특징 세트의 시스템에 있어서, 화소 검출기는 항공기 수하물에서 액체들의 검출 및 분석을 위한 높은 스펙트럼의 해상도에 적합하게 되어 있다.
39. 1번 특징 세트의 화소 검출기를 포함하는, 유방촬영술 적용들을 위한 시스템.
40. 39번 특징 세트의 시스템에 있어서, 화소 검출기는 여성의 가슴에서의 미세석회의 신뢰할 수 있는 식별을 허용하기 위해, 40keV 미만에서 작동하는 X선관 전압들에서 높은 공간 및 스펙트럼 해상도에 대해 적합하게 되어 있다.
41. 1번 특징 세트의 화소 검출기를 포함하는, 고해상도 디스플레이들을 위한 시스템.
42. 41번 특징 세트의 시스템에 있어서, 흡수체 웨이퍼는 검출기 작동들의 것과는 반대인 바이어스 상태 하에서 이미터 웨이퍼(emitter wafer)로서 작용하도록 구성된다.
43. 41번 특징 세트의 시스템에 있어서, 상기 화소 검출기는 고해상도 LED 화소 배열(pixel array)로서 작용하기 위해 검출기 작동의 것과는 반대인 바이어스 상태 하에서 작동하도록 구성된다.
44. 43번 특징 세트의 고해상도 LED 화소 배열에 있어서, LED 화소들의 사이즈는 80㎛와 100㎛ 사이, 60㎛와 80㎛ 사이, 40㎛와 60㎛ 사이, 20㎛와 40㎛ 사이, 및 10㎛와 20㎛ 사이로 이루어지는 사이즈들의 목록 중 하나로부터 선택되는 사이즈이다.
45. 42번 내지 44번 특징 세트들 중 하나의 시스템에 있어서, 이미터 웨이퍼는 적어도 GaN, GaAIN, AlGaInN, 및 CAInN 층들을 포함하는 반도체 층들의 목록으로부터 선택되는 반도체층들의 적층체를 포함한다.
본 발명의 많은 적용예들이 공식화될 수 있다. 당업자라면 네트워크가 예를 들면 인터넷, 인트라넷, 엑스트라넷, WAN, LAN, 무선 네트워크, 위성 통신들 및/또는 등과 같이 데이터를 교환하기 위한 임의의 시스템을 포함할 수 있다. 이러한 네트워크는 인터랙티브 텔레비전 네트워크와 같이 네트워크들의 다른 타입들로서 구현될 수 있다는 것이 주목된다. 사용자들은 키보드, 마우스, 키오스크(kiosk), PDA(personal digital assistant), 핸드헬드(handheld) 컴퓨터, 휴대폰 및/또는 등과 같은 임의의 입력 장치를 거쳐 시스템과 상호작용할 수 있다. 또한, 이러한 시스템은 임의의 제품들, 서비스들 또는 본 명세서에서 설명된 비슷한 기능성을 가지는 정보의 사용, 판매 및/또는 배포를 예측한다.
당업자라면 알게 되듯이, 본 발명은 시스템, 장치, 또는 방법으로서 구현될 수 있다.
본 발명은 본 명세서에서 본 발명의 다양한 양태들에 따른, 처리 시퀀스들, 장치들, 성분들, 및 모듈들을 참조하여 묘사된다. 또한, 이러한 시스템은 임의의 제품들, 서비스들, 또는 본 명세서에서 설명된 비슷한 기능성을 가지는 정보의 사용, 판매 및/또는 배포를 예측한다.
본 명세서와 도면들은 제한적인 방식보다는 예시적인 방식으로 고려되어야 하고, 본 명세서에서 묘사된 모든 수정예들은 주장된 본 발명의 범주 내에 포함되는 것으로 의도된다. 따라서, 본 발명의 범주는 단지 위에서 설명된 예들에 의해서라기보다는 첨부된 청구항들에 의해 결정되어야 한다(그것들이 현재 존재하거나 나중에 보정 또는 추가되고, 그것들의 법적인 등가물들 때문에). 임의의 방법 또는 공정 청구항들에서 인용된 단계들은 명확히 다르게 진술되지 않는 한, 임의의 순서대로 실행될 수 있고, 어떤 청구항에 제시된 특정 순서에 국한되지 않는다. 또, 장치 청구항들에서 인용된 요소들 및/또는 성분들은 본 발명과 동일한 결과를 실질적으로 만들어내기 위해, 조립될 수 있거나 또는 그렇지 않으면 다양한 치환(permutation)들로 기능상 구성될 수 있다. 따라서, 본 발명은 청구항들에서 인용된 특정 구성에 국한되는 것으로 해석되어서는 안 된다.
본 명세서에서 언급된 이익들, 다른 장점들 및 해결책들은 임의의 청구항 또는 모든 청구항들의 중요한 요구되거나 본질적인 특징들 또는 성분들로서 해석되어져서는 안 된다.
본 명세서에서 사용된 바와 같이, "포함하다", "포함하는" 과 같은 용어들과 그것들의 활용형들은, 본 발명의 임의의 장치, 공정, 방법, 아티클(article), 또는 구성(composition)이 요소들의 목록을 포함하나 이용된 요소들만을 포함하는 것이 아니고 본 명세서에서 설명된 것들과 같은 다른 요소들을 포함할 수 있도록, 요소들의 배타적이지 않은 열거 내용을 가리킨다. 명백히 다르게 진술되지 않는 한, "이루어지는" 또는 "~로 이루어지는" 또는 "본질적으로 ~로 이루어지는"이라는 용어의 사용은 다르게 표시되지 않는 한, 그것의 이름을 따서 명명된 열거된 요소들에 본 발명의 범주를 국한하도록 의도되지 않는다. 본 발명의 실시에서 사용된 전술한 요소들, 물질들, 또는 구조물들의 다른 결합예들 및/또는 수정예들은 본 발명의 일반적인 원리들로부터 벗어나지 않으면서 다른 디자인들에도 당업자에 의해 변화되거나 적합하게 될 수 있다.
전술한 특허들과 아티클들은, 다르게 언급되지 않는 한, 동일한 것이 본 개시물과 불일치하지 않는 정도까지는 본 명세서에 참조로 통합되어 있다.
본 발명의 다른 특징들과 실행 모드들은 첨부된 청구항들에서 설명된다.
또한, 본 발명은 새롭고, 창조성이 있으며 산업상 이용 가능성이 있는 것으로 간주될 수 있는 본 명세서, 첨부된 청구항들 및/또는 도면 그림들에서 모사된 모든 특징의 모든 가능한 조합들을 포함하는 것으로 간주되어야 한다.
본 명세서의 저작권은 본 출원인(들) 또는 그들의 양수인 소유일 수 있고, 본 명세서의 하나 이상의 청구항들에서 규정된 권리들의 제3 자에 대하여 인가를 받은 자임을 표현하는 것에 대해서는, 이 점에서 나머지 청구항들에서 규정된 바와 같이 본 발명을 사용하는 것에 어떠한 인가도 허여되지 않는다. 또한, 대중 또는 제3 자에 관해서는, 여기에 속한 부속물과 그것에 포함된 임의의 컴퓨터 프로그램 을 포함하여, 본 특허 명세서에 기초한 파생 작업(work)들을 준비하기 위한 어떠한 명시되거나 암시된 인가가 허여되지 않는다.
본 발명의 추가적인 특징들과 기능성들은 첨부된 청구항들에서 설명된다. 그러한 청구항들은 그것들 전체가 본 명세서에 참조로 통합되어 있고, 출원된 본 출원서의 일부로서 간주되어야 한다.
여기에 설명된 본 발명의 실시예들에서는 다수의 변형예와 수정예가 가능하다. 비록 본 발명의 일정한 예시적인 실시예들이 본 명세서에서 도시되고 설명되지만, 광범위한 변경, 수정, 및 대체가 앞의 개시물에서 예측된다. 위 설명이 많은 특별한 세부 내용들을 담고 있지만, 이들은 본 발명의 범주에 대한 제약으로 여겨져서는 안 되고, 본 발명의 하나 또는 또 다른 바람직한 실시예를 예증하는 것이다. 몇몇 경우들에서는 본 발명의 몇몇 특징들이 다른 특징들의 해당 사용 없이 이용될 수 있다. 따라서, 앞선 설명은 넓게 해석되고, 오로지 예시적인 것으로 이해되는 것이 적절하며, 본 발명의 취지 및 범주는 본 출원에서 궁극적으로 발표하는 청구항들에 의해서만 제한된다.
부록
후속하는 미국 특허 문서들, 외국 특허 문서들, 및 추가적인 공보들은 본 명세서에 전문이 참조로 통합되어 있다.
미국 특허 문서들
8,237,126 B2 8/2012 von Kanel 등.
6,410,940 B1 6/2002 Honxing Jian 등.
다른 특허 문서들
EP0571135 A2 11/1993 Collins 등.
WO 2016/097850 A1 6/2016 von Kanel
추가적인 공보들
medipix.web.cern.ch
www.dectris.ch
www.nist.gov/pml/data/ffast
www.canberra.com
www.virsiniasemi.com/pdf/generalpropertiesSi62002.pdf
Aberg I. 등, "A low dark current and high quantum efficiency monolithic germanium-on-silicon CMOS imager technology for day and night imaging applications", International Electron Devices Meeting (IEDM), San Francisco, 2010, pp.344-347
Alig R.C. 등, "Scattering by ionization and phonon emission in semiconductors", Physical Review B 22, 5565-5582 (1980)
Alig R.C. "Scattering by ionization and phonon emission in semiconductors. Ⅱ. Monte Carlo calcuoations", Physical Review B 27, 968-977 (1983)
Bowers J.E. 등, "High-gain high-sensitivity resonant Ge/Si APD photodetectors", Proc. of SPIE 7660, 76603H (2010)
Colace L. 등. "Low Dark-Current Germanium-on-Silicon Near-Infrard Detectors", IEEE Photonics Technology Letters 19, 1813-1815 (2007)
Day J 등, "Ⅲ-nitride full-scale high-resolution microdisplays", Applied Physics Letters 99, 031116 (2011)
Deptuch G.W. 등, "Vertically integrated circuits at Fermilab", IEEE Trans. Nucl. Sci. 57, 2178-2186 (2010)
Del Sordo S. 등, "progress in the Development of CdTe and CdZnTe Semiconductor Radiation Detectors for Astrophysical and Medical Applications", Sensors 2009, 9, 3491-3526
Ferain I.P. 등, "Low temperature exfolication process in hydrogen-implanted germanium layers", J. Appl. Phys. 1070, 054315 (2010)
Flotgen C. 등, "Novel surface preparation methods for covalent and conductive bonded interfaces fabrication", ECS Transactions 64, 103-110 (2014)
Hornig M.D. 등, "Design of a contrast-enchanced dual-energy tomosynthesis system for breast cancer imaging", Proc. of SPIE Vol. 8313, 83134O(2012)
Jungmann J.H. 등, "Fast, High Resolution Mass Spectrometry Imaging Using a Medipix Pixelated Detector", J. Am. Soc. Mass Spectrum. 21, 2023-2030(2010)
Kang Y. 등, "Monolithic germanium/silicon avalanche photodiodes with 340 ㎓ gain-bandwidth product", Nature Photonics 3, 59-63 (2009)
Kasap S. 등, "Amorphous and polycrystalline photoconductors for direct conversion flat panel X-ray image sensors", Sensors 11, 5112-5157 (2011)
Kiss A. 등, "Microscope mode secondary ion mass spectrometry imaging with a Timepix detector", Rev. Sci. Instum. 84, 013704 (2013)
Mattiazzo S. 등, "LePIX: First results from a novel monolithic pixel sensor", Nucl. Instr. Meth, Phys. Res. A 718, 288-291 (2013)
Plach T. 등, "Mechanisms for room temperature direct wafer bonding", J. Appl. Phys. 113, 094905 (2013)
Procz S. 등, "Medipix3 CT for material sciences", JINST, 8 C01025 (2013)
Rafferty C.S. 등, "Monolithic germanium SWIR imaging array", Proc. of SPIE 6940, 69400N (2008)
Snoeys W., "Monolithic pixel detectors for high energy physics", Nucl. Meth. Phys. Res. A 731, 125-130 (2013)
Veale, M.C. 등, "Chromium compensated gallium arsenide detectors for X-ray and γ-ray spectroscopic imaging", Nucl Instr. Meth. Phys. Res, A 752 6-14 (2014)
Weber J. 등, "Near-band-gap photoluminescence of Si-Ge alloys", Physical Revies B 40, 5683-5693 (1989)

Claims (45)

  1. 전자기 복사선의 검출을 위한 모놀리식 CMOS 집적 화소 검출기(monolithic CMOS integrated pixel detector)(10, 20, 30, 260, 470, 570)에 있어서,
    a. 제1 도전형을 갖도록 도핑되는 적어도 하나의 층(127, 167, 217, 417, 517)이 있는 실리콘 리드아웃 웨이퍼(silicon readout wafer)(11, 21, 31, 41, 120, 130, 165, 215, 415, 515)로서, 상기 층은 CMOS 처리되는 리드아웃 일렉트로닉스(readout electronics)를 포함하는, 상기 실리콘 리드아웃 웨이퍼;
    b. 제1 도전형을 갖도록 도핑되는 전하 컬렉터들(charge collectors)용 임플란트들(implants)(15, 25, 35, 45, 123, 223, 423, 523)로서, 상기 임플란트들은 상기 리드아웃 일렉트로닉스와 통신을 행하고 검출기 화소들을 규정하는, 상기 임플란트들;
    c. 적어도 제2 도전형을 포함하는 물질로부터 만들어진 흡수체 웨이퍼(16, 26, 36, 46, 220, 481, 541')와 금속제 백 접점(back contact)(19, 29, 39, 49, 262, 472, 572); 및
    d. 외부 인쇄 회로 기판과 통신을 행하는 접촉 패드들(124, 254, 464, 564)을 포함하고,
    상기 실리콘 웨이퍼와 상기 흡수체 웨이퍼는 모놀리식 유닛을 형성하기 위해 공유 결합되고, 상기 모놀리식 유닛은 제1 도전형의 층과 제2 도전형의 층에 의해 형성되는 p-n 접합을 포함하며, 상기 전하 컬렉터들은 본딩 경계면을 가로지르는 상기 전하들을 수용하기 위해 배치되고, 기록되는 전하들(registered charges)은 보통 진단 목적들을 위한 처리기에 의해 처리되는, 화소 검출기.
  2. 제1 항에 있어서,
    상기 p-n 접합의 상기 공핍 구역은, 전자-정공 쌍들이 상기 흡수체 웨이퍼에서 흡수되는 전자기 복사선에 의해 발생되고 상기 백 접점에 역 바이어스가 인가될 때, 상기 전자-정공 쌍들을 반대 방향들로 이동하는 전하들로 분리하기 위해 본딩 경계면(17, 27, 37, 237, 437, 537)을 가로질러 연장하게 배치되는, 화소 검출기.
  3. 제1 항에 있어서,
    상기 리드아웃 일렉트로닉스는 저장, 처리 및/또는 컴퓨터 스크린 상에 이미지들로서 디스플레이하기 위해, 상기 외부 인쇄 회로 기판으로 접촉 패드들(contact pads)(124, 254, 464, 564)을 통과할 수 있는 디지털 신호들로 상기 전하들을 전환하기 위해 배치되는, 화소 검출기.
  4. 제1 항에 있어서,
    상기 흡수체 웨이퍼(16, 26, 36, 46, 220, 481, 541')는 단결정 물질로 만들어지는, 화소 검출기.
  5. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 p-n 접합(18)은 상기 본딩 경계면(17, 27, 37, 237, 437, 537)에 위치하는, 화소 검출기.
  6. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 실리콘 리드아웃 웨이퍼(11, 21, 31, 120, 130, 165, 215, 415, 515)는 제2 도전형을 갖도록 도핑되는 높은 저항률 층(127', 167', 217', 417', 517')을 포함하고, 상기 p-n 접합(28)은 상기 실리콘 리드아웃 웨이퍼(11, 21, 31, 120, 130, 165, 215, 415, 515) 내에 위치하는, 화소 검출기.
  7. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 흡수체 웨이퍼(46, 220, 381, 481, 541')는 제1 도전형의 층(51, 224, 319', 425', 533)을 포함하고, 상기 p-n 접합은 상기 흡수체 웨이퍼(46, 220, 381, 481, 541') 내에 위치하는, 화소 검출기.
  8. 제1 항 내지 제7 항 중 어느 한 항에 있어서,
    화소 사이즈는 전하 컬렉터들용 임플란트들의 간격(spacing)에 의해 규정되는, 화소 검출기.
  9. 제8 항에 있어서,
    상기 화소 사이즈는 5㎛와 20㎛ 사이, 20㎛와 50㎛ 사이, 50㎛와 100㎛ 사이, 및 100㎛와 200㎛ 사이로 이루어지는 범위들의 목록 중 하나로부터 선택되는, 화소 검출기.
  10. 제1 항 내지 제9 항 중 어느 한 항에 있어서,
    상기 리드아웃 웨이퍼는 약 10㎛와 100㎛ 사이에 있는 두께를 가지는, 화소 검출기.
  11. 제1 항 내지 제9 항 중 어느 한 항에 있어서,
    상기 리드아웃 웨이퍼는 10㎛와 50㎛ 사이에 있는 두께를 가지는, 화소 검출기.
  12. 제1 항 내지 제9 항 중 어느 한 항에 있어서,
    상기 리드아웃 웨이퍼는 10㎛와 20㎛ 사이에 있는 두께를 가지는, 화소 검출기.
  13. 제1 항에 있어서,
    상기 리드아웃 웨이퍼의 상기 적어도 하나의 도핑되는 층(127, 167, 217, 417, 517)은 1㏀㎝과 2㏀㎝ 사이, 2㏀㎝과 5㏀㎝ 사이, 및 5㏀㎝과 50㏀㎝ 사이로 이루어지는 범위들의 목록 중 하나로부터 선택되는 저항률을 갖는 높은 저항률 층(a high resistivity layer)인, 화소 검출기.
  14. 제6 항에 있어서,
    상기 리드아웃 웨이퍼의 상기 층(127', 167', 217', 417', 517')은 1㏀㎝과 2㏀㎝ 사이, 2㏀㎝과 5㏀㎝ 사이, 및 5㏀㎝과 50㏀㎝ 사이로 이루어지는 범위들의 목록 중 하나로부터 선택되는 저항률을 가지는, 화소 검출기.
  15. 제1 항에 있어서,
    상기 흡수체 웨이퍼는 Si, SiC, Ge, SiGe 합금, GaAs, CdTe, CdZnTe 합금, GaN, AlGaN 합금, InGaN 합금, 및 AlInGaN 합금으로 이루어지는 물질들의 그룹 중 하나로부터 선택되는 물질을 포함하는, 화소 검출기.
  16. 제1 항에 있어서,
    상기 흡수체 웨이퍼는 실리콘 기판 상에 에피텍셜 흡수층을 포함하는, 화소 검출기.
  17. 제16 항에 있어서,
    상기 실리콘 기판은 1㏀㎝과 2㏀㎝ 사이, 2㏀㎝과 5㏀㎝ 사이, 및 5㏀㎝과 50㏀㎝ 사이로 이루어지는 범위들의 목록 중 하나로부터 선택되는 저항률을 가지는, 화소 검출기.
  18. 제16 항 또는 제17 항에 있어서,
    상기 실리콘 기판은 10㎛와 30㎛ 사이, 및 15㎛와 20㎛ 사이로 이루어지는 범위들의 목록 중 하나로부터 선택되는 두께들의 범위 내의 두께를 포함하는, 화소 검출기.
  19. 제16 항 내지 제18 항 중 어느 한 항에 있어서,
    상기 실리콘 기판은 트렌치(trench)들에 의해 분리되는 기둥(pillar)들의 형태로 패턴화되고, 상기 기둥의 폭은 1㎛와 100㎛ 사이 및 2㎛와 20㎛ 사이로 이루어지는 폭들의 그룹 중 하나로부터 선택되며, 상기 트렌치들의 폭은 2㎛와 6㎛ 사이 및 3㎛와 5㎛ 사이로 이루어지는 폭들의 그룹 중 하나로부터 선택되는, 화소 검출기.
  20. 제16 항 내지 제19 항 중 어느 한 항에 있어서,
    상기 에피텍셜 흡수층은 SiGe 합금층인, 화소 검출기.
  21. 제20 항에 있어서,
    상기 SiGe 합금층은 화소로 나누어지는(pixelated), 화소 검출기.
  22. 제21 항에 있어서,
    상기 화소로 나누어진 SiGe 합금층은 20%와 80% 사이에 있는 Ge 함유량을 가지는, 화소 검출기.
  23. 제21 항에 있어서,
    상기 화소로 나누어진 SiGe 합금층은 70%와 80% 사이에 있는 Ge 함유량을 가지는, 화소 검출기.
  24. 제21 항에 있어서,
    화소로 나누어진 SiGe 합금층은 마지막 Ge 함유량까지 구성상 경사가 완만하게 되는, 화소 검출기.
  25. 제24 항에 있어서,
    상기 마지막 Ge 함유량은 20%와 80% 사이 및 70%와 80% 사이로 이루어지는 함유량들의 범위 중 하나로부터 선택되는 함유량인, 화소 검출기.
  26. 제16 항에 있어서,
    상기 에피텍셜 흡수층은 0.5㎛와 1.5㎛ 사이, 0.4㎛와 1.0㎛ 사이 및 0.2㎛와 0.5㎛ 사이로 이루어지는 범위들의 목록 중 하나로부터 선택되는 두께들의 범위 내에 있는 폭의 두께를 가지는 Ge 층인, 화소 검출기.
  27. 제20 항 내지 제25 항 중 어느 한 항에 있어서,
    상기 에피텍셜 흡수층은 100㎛와 300㎛ 사이에 있는 두께를 가지는, 화소 검출기.
  28. 전자기 복사선의 검출을 위해 모놀리식 CMOS 집적 화소 검출기를 형성하는 방법에 있어서, 상기 방법은:
    a. 제1 도전형을 갖도록 도핑되는 적어도 하나의 도핑되는 실리콘 층(117, 127, 167, 217, 417, 517)을 포함하는 실리콘 웨이퍼를 제공하는 단계;
    b. 적어도 하나의 도핑되는 실리콘 층(117, 127, 167, 217, 417, 517)에서 리드아웃 일렉트로닉스를 CMOS 처리함으로써 필드 산화물(field oxide)(125, 216, 416, 516)로 리드아웃 웨이퍼(120, 215, 415, 515)를 형성하는 단계;
    c. 상기 제1 도전형을 갖도록 도핑되는 전하 컬렉터들(15, 25, 35, 45, 123, 223, 423, 523)용 임플란트들을 형성하는 단계로서, 상기 임플란트들은 상기 리드아웃 일렉트로닉스와의 통신이 이루어지고 검출기 화소들을 규정하는, 상기 임플란트들을 형성하는 단계;
    d. 상기 리드아웃 일렉트로닉스를 외측 세계의 인쇄 회로 기판에 연결하기 위해 접촉 패드들(124, 254, 464, 564)을 형성하는 단계;
    e. 적어도 제2 도전형의 층을 포함하는 흡수체 웨이퍼(16, 26, 36, 46, 220, 381, 481, 541')를 제공하는 단계;
    f. 상기 리드아웃 웨이퍼와 상기 흡수체 웨이퍼 사이에 저온 공유 결합(17, 27, 37, 47, 237, 437, 537)을 형성하는 단계;
    g. 상기 흡수체 웨이퍼(220, 481, 541')의 표면(221, 442, 543) 상에 금속제 백 접점(262, 472, 572)을 형성하는 단계를 포함하고,
    상기 제1 도전형의 층들과 상기 제2 도전형의 층들은 p-n 접합을 형성하기 위해 배치되고, 상기 p-n 접합의 공핍 구역은 상기 금속제 백 접점에 역 바이어스가 인가될 때 본딩 경계면(17, 27, 37, 237, 437, 537)을 가로질러 연장하고, 그로 인해 상기 흡수체 웨이퍼에서 흡수되는 전자기 복사선에 의해 발생될 때, 전자-정공 쌍들을 반대 방향들로 이동하는 전하들로 분리하며, 상기 전하 컬렉터들은 상기 본딩 경계면을 가로지르는 전하들을 수용하기 위해 배치되고, 상기 리드아웃 일렉트로닉스는 접촉 패드들(124, 254, 464, 564)을 통해 외부 인쇄 회로 기판으로 전송될 수 있고 또한 저장, 처리 및 컴퓨터 스크린 상에 이미지들로서 디스플레이될 수 있는 디지털 신호들로 상기 전하들을 전환하기 위해 배치되는, 방법.
  29. 제28 항에 있어서,
    상기 리드아웃 웨이퍼와 상기 흡수체 웨이퍼 사이에 상기 저온 공유 결합(17, 27, 37, 47, 234, 437, 537)을 형성하는 단계는:
    a. 산화물 표면(132)을 평탄화함으로써 상기 리드아웃 웨이퍼(130, 165, 215, 415, 515)를 평탄화하고, 본질적으로 미립자가 없게 하며 저온 산화물-대-산화물 퓨전 본딩(low-temperature oxide-to-oxide fusion bonding)을 위해 활성화되게 하는 단계;
    b. 산화되는 실리콘 캐리어 웨이퍼(140, 213, 413, 513)를 제공하고, 본질적으로 그것의 표면(143)에 미립자가 없게 하며 저온 산화물-대-산화물 퓨전 본딩을 위해 플라즈마 활성화되게 하는 단계;
    c. 상기 리드아웃 웨이퍼의 활성화되는 산화물 표면(132)을 저온 산화물-대-산화물 웨이퍼 본드에서 상기 캐리어 웨이퍼의 상기 활성화되는 표면(143) 상으로 본딩함으로써 본드되는 웨이퍼 적층체(stack)(150, 410, 510)를 형성하는 단계;
    d. 상기 캐리어 웨이퍼에 본드되는 상기 리드아웃 웨이퍼(165, 215, 415, 515)를 얇게 하는 단계;
    e. HF 담금(dip)과 플라즈마 활성화로 이루어지는 단계들의 목록 중 하나에 의해, 상기 리드아웃 웨이퍼의 표면(211, 411)과 상기 흡수체 웨이퍼의 상기 표면(222, 386, 422)에 본질적으로 산화물이 없고(oxide-free) 손상이 없게(damage-free) 함으로써, 상기 리드아웃 웨이퍼의 상기 표면(211, 411)과 상기 흡수체 웨이퍼의 상기 표면(222, 386, 422)을 활성화하는 단계;
    f. 상기 저온 공유 결합(17, 27, 37, 47, 237, 437, 537)을 형성한 후 상기 리드아웃 웨이퍼(245, 415, 515)로부터 적어도 부분적으로 상기 캐리어 웨이퍼(140, 213, 413, 513)를 제거하는 단계;
    g. 상기 인쇄 회로 기판에 전기적 접속들을 제공하는 상기 전기적 접촉 패드들(124, 254, 464, 564)을 노출시키기 위해 컨택 홀들(252, 462, 562)을 개방하는 단계를 포함하는, 방법.
  30. 제28 항에 있어서,
    상기 모놀리식 CMOS 집적 화소 검출기를 형성하는 단계는:
    a. SOI(silicon-on-insulator) 웨이퍼를 제공하는 단계; 및
    b. 상기 SOI 웨이퍼에서 상기 리드아웃 일렉트로닉스를 CMOS 처리함으로써, 상기 리드아웃 웨이퍼(120, 160, 210, 415, 515)를 형성하는 단계를 포함하는, 방법.
  31. 제28 항 내지 제30 항 중 어느 한 항에 있어서,
    상기 흡수체 웨이퍼를 제공하는 단계는:
    a. 적어도 높은 저항률의 실리콘 웨이퍼와 SOI 웨이퍼를 포함하는 웨이퍼들의 목록으로부터 기판 웨이퍼(310)를 제공하는 단계로서, 실리콘 기판(313), 산화물 박스(oxide box)(314) 및 상기 제2 도전형의 적어도 하나의 층(319, 425)으로 이루어지고 두께가 10㎛와 30㎛ 사이에 있는 높은 저항률의 실리콘 층(317)을 포함하는, 상기 기판 웨이퍼(310)를 제공하는 단계;
    b. 트렌치들(329)에 의해 분리되는 기둥들(328)의 형태로 상기 실리콘 층을 패턴화하는 단계;
    c. 상기 제2 도전형의 분리되는 결정들(331, 441)의 형태로 에피텍셜 흡수층을 성장시키는 단계;
    d. 실리콘 기둥들과 에피텍셜 결정들 사이의 상기 트렌치들을 채움 물질(349)로 채우는 단계;
    e. 상기 에피텍셜 결정들(331)의 표면(332) 상에 산화물 층(351, 428)을 형성하는 단계;
    f. 상기 산화물 층(351, 428)을 평탄화하고, 그것의 표면(352)에 미립자가 없게 하며 저온 산화물-대-산화물 퓨전 본딩을 위해 플라즈마 활성화되게 하는 단계;
    g. 산화되는 실리콘 또는 녹은 석영으로 만들어진 캐리어 웨이퍼(360, 426)를 제공하고 그것의 상부 표면(362)에 미립자가 없게 하며 저온 산화물-대-산화물 퓨전 본딩을 위해 플라즈마 활성화되게 하는 단계;
    h. 상기 흡수체 웨이퍼의 표면(352)과 상기 캐리어 웨이퍼의 표면(362) 사이에 강한 산화물-대-산화물 퓨전 본드(371, 424)을 형성하는 단계; 및
    i. 상기 기판 웨이퍼(310)를 제거함으로써 얇아진 흡수체 웨이퍼(381, 481)를 형성하는 단계를 포함하는, 방법.
  32. 제28 항 내지 제30 항 중 어느 한 항에 있어서,
    상기 흡수체 웨이퍼를 제공하는 단계는:
    a. 적어도 실리콘 웨이퍼와 SOI 웨이퍼를 포함하는 웨이퍼들의 목록으로부터 기판 웨이퍼(310)를 제공하는 단계로서, 실리콘 기판(313), 산화물 박스(314) 및 10㎛와 30㎛ 사이에 있는 두께를 갖는 실리콘 층(317, 527)을 포함하는, 상기 기판 웨이퍼(310)를 제공하는 단계;
    b. 트렌치들(329)에 의해 분리되는 기둥들(328)의 형태로 상기 실리콘 층을 패턴화하는 단계;
    c. 상기 제2 도전형의 분리되는 결정들(331, 541)의 형태로 에피텍셜 흡수층을 성장시키는 단계;
    d. 실리콘 기둥들과 에피텍셜 결정들 사이의 상기 트렌치들을 채움 물질(349)로 채우는 단계; 및
    e. 상기 에피텍셜 결정들의 상기 표면(522)을 평탄화하는 단계를 포함하는, 방법.
  33. 근적외선 검출을 위한 시스템으로서,
    제1 항에 따른 화소 검출기를 포함하는, 시스템.
  34. 제33 항에 있어서,
    상기 화소 검출기는 1㎛와 1.6㎛ 사이의 상기 파장 범위에서 단파장 적외 복사선을 검출하기에 적합하게 되어 있는, 시스템.
  35. 제33 항에 있어서,
    상기 리드아웃 웨이퍼의 상기 적어도 하나의 실리콘 층(127, 217, 417)은 애벌랜치(avalanche) 구역을 포함하는, 시스템.
  36. 제34 항에 있어서,
    상기 리드아웃 웨이퍼의 상기 적어도 하나의 실리콘 층(127, 217, 417, 517)은 애벌랜치 구역을 포함하는, 시스템.
  37. 보안 적용예들(security applications)을 위한 시스템으로서,
    제1 항에 따른 화소 검출기를 포함하는, 시스템.
  38. 제37 항에 있어서,
    상기 화소 검출기는 항공기 수하물에서 액체들의 검출 및 분석을 위한 높은 스펙트럼의 해상도에 적합하게 되어 있는, 시스템.
  39. 유방촬영술 적용예들을 위한 시스템으로서,
    제1 항에 따른 화소 검출기를 포함하는, 시스템.
  40. 제39 항에 있어서,
    상기 화소 검출기는 여성의 가슴에서의 미세석회의 신뢰할 수 있는 식별을 허용하기 위해, 40keV 미만에서 작동하는 X선관 전압들에서 높은 공간 및 스펙트럼 해상도에 대해 적합하게 되어 있는, 시스템.
  41. 고해상도 디스플레이들용 시스템으로서,
    제1 항에 따른 화소 검출기를 포함하는, 시스템.
  42. 제41 항에 있어서,
    상기 흡수체 웨이퍼는 검출기 작동들의 것들과는 반대인 바이어스 상태 하에서 이미터 웨이퍼(emitter wafer)로서 작용하도록 구성되는, 시스템.
  43. 제41 항에 있어서,
    상기 화소 검출기는 고해상도 LED 화소 배열(pixel array)로서 작용하기 위해 검출기 작동의 것들과는 반대인 바이어스 상태 하에서 작동하도록 구성되는, 시스템.
  44. 제43 항에 따른 고해상도 LED 화소 어레이로서,
    상기 LED 화소들의 사이즈는 80㎛와 100㎛ 사이, 60㎛와 80㎛ 사이, 40㎛와 60㎛ 사이, 20㎛와 40㎛ 사이 및 10㎛와 20㎛ 사이로 이루어지는 사이즈들의 목록 중 하나로부터 선택되는 사이즈인, 고해상도 LED 화소 배열.
  45. 제42 항 내지 제44 항 중 어느 한 항에 있어서,
    상기 이미터 웨이퍼는 적어도 GaN, GaAIN, AlGaInN, 및 GAInN 층들을 포함하는 반도체 층들의 목록으로부터 선택되는 반도체층들의 적층체를 포함하는, 시스템.
KR1020197009403A 2016-08-31 2017-08-29 본딩 경계면에 걸친 전하 운반을 포함하는 전자기 복사선 검출기 KR102046980B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201662381647P 2016-08-31 2016-08-31
US62/381,647 2016-08-31
PCT/IB2017/001032 WO2018042242A1 (en) 2016-08-31 2017-08-29 Electromagnetic radiation detector comprising charge transport across a bonded interface

Publications (2)

Publication Number Publication Date
KR20190042085A true KR20190042085A (ko) 2019-04-23
KR102046980B1 KR102046980B1 (ko) 2019-11-20

Family

ID=59859410

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197009403A KR102046980B1 (ko) 2016-08-31 2017-08-29 본딩 경계면에 걸친 전하 운반을 포함하는 전자기 복사선 검출기

Country Status (7)

Country Link
US (1) US11024666B2 (ko)
EP (1) EP3507835B1 (ko)
JP (1) JP2019533302A (ko)
KR (1) KR102046980B1 (ko)
CN (1) CN109964315A (ko)
TW (1) TW201824527A (ko)
WO (1) WO2018042242A1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI730053B (zh) * 2016-02-16 2021-06-11 瑞士商Ｇ射線瑞士公司 用於電荷傳輸通過接合界面的結構、系統及方法
WO2019137620A1 (en) * 2018-01-12 2019-07-18 Iris Industries Sa Short-wave infrared detector and its integration with cmos compatible substrates
EP3794643B1 (en) * 2018-05-16 2022-06-22 IRIS Industries SA Integration of a short-wave infrared detector with cmos compatible substrates
US11295962B2 (en) * 2018-07-10 2022-04-05 The Board Of Trustees Of The Leland Stanford Junior University Low temperature process for diode termination of fully depleted high resistivity silicon radiation detectors that can be used for shallow entrance windows and thinned sensors
EP3690490A1 (en) * 2019-02-04 2020-08-05 ams International AG X-ray detector component, x-ray detection module, imaging device and method for manufacturing an x-ray detector component
US10910432B1 (en) * 2019-07-23 2021-02-02 Cyber Medical Imaging, Inc. Use of surface patterning for fabricating a single die direct capture dental X-ray imaging sensor
CN111192822B (zh) * 2020-01-10 2023-10-20 上海大学 硅片和化合物半导体晶片的低温键合方法
CN114981685A (zh) * 2020-02-26 2022-08-30 深圳帧观德芯科技有限公司 半导体辐射检测器
WO2022051040A1 (en) * 2020-09-02 2022-03-10 Direct Electron, Lp High-dqe direct detection image sensor for electrons with 40 – 120 kev energy
CN112133775B (zh) * 2020-09-04 2022-11-08 上海大学 碲锌镉/硅γ射线X射线探测器及其制备方法
CN112349797A (zh) * 2020-10-13 2021-02-09 上海大学 一种碲锌镉探测器的器件结构及其制备工艺
CN113451343A (zh) * 2021-06-30 2021-09-28 武汉新芯集成电路制造有限公司 半导体器件的制备方法
US20240145519A1 (en) * 2022-03-16 2024-05-02 Optohub Co., Ltd Photo detection device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080074938A (ko) * 2005-11-01 2008-08-13 메사추세츠 인스티튜트 오브 테크놀로지 모놀리식 집적 반도체 재료 및 소자
WO2016097850A1 (en) * 2014-12-19 2016-06-23 G-Ray Switzerland Sa Monolithic cmos integrated pixel detector, and systems and methods for particle detection and imaging including various applications

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5754480A (en) * 1980-09-17 1982-03-31 Fujitsu Ltd Two dimension solid-state image sensor
CA2095366C (en) 1992-05-21 1999-09-14 Timothy C. Collins Hybridized semiconductor pixel detector arrays for use in digital radiography
US5808329A (en) * 1996-07-15 1998-09-15 Raytheon Company Low light level imager with extended wavelength response employing atomic bonded (fused) semiconductor materials
US6410940B1 (en) 2000-06-15 2002-06-25 Kansas State University Research Foundation Micro-size LED and detector arrays for minidisplay, hyper-bright light emitting diodes, lighting, and UV detector and imaging sensor applications
GB2367945B (en) * 2000-08-16 2004-10-20 Secr Defence Photodetector circuit
PL1861324T3 (pl) * 2005-03-14 2009-12-31 Philip Morris Products Sa Owinięte opakowanie z etykietą
US8237126B2 (en) * 2007-08-17 2012-08-07 Csem Centre Suisse D'electronique Et De Mictrotechnique Sa X-ray imaging device and method for the manufacturing thereof
US7875918B2 (en) * 2009-04-24 2011-01-25 Omnivision Technologies, Inc. Multilayer image sensor pixel structure for reducing crosstalk
EP2845229B1 (en) * 2012-04-30 2021-07-07 Koninklijke Philips N.V. Imaging detector with anti-aliasing filter in the readout electronics and/or photosensor
US9123607B1 (en) * 2012-07-30 2015-09-01 Lockheed Martin Corporation Modified hybrid infrared focal plane array architecture for large scaling
US9935151B2 (en) * 2013-09-25 2018-04-03 Princeton Infrared Technologies, Inc. Low noise InGaAs photodiode array

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080074938A (ko) * 2005-11-01 2008-08-13 메사추세츠 인스티튜트 오브 테크놀로지 모놀리식 집적 반도체 재료 및 소자
WO2016097850A1 (en) * 2014-12-19 2016-06-23 G-Ray Switzerland Sa Monolithic cmos integrated pixel detector, and systems and methods for particle detection and imaging including various applications

Also Published As

Publication number Publication date
EP3507835B1 (en) 2021-03-31
JP2019533302A (ja) 2019-11-14
TW201824527A (zh) 2018-07-01
CN109964315A (zh) 2019-07-02
US11024666B2 (en) 2021-06-01
US20190172860A1 (en) 2019-06-06
WO2018042242A1 (en) 2018-03-08
KR102046980B1 (ko) 2019-11-20
EP3507835A1 (en) 2019-07-10

Similar Documents

Publication Publication Date Title
KR102046980B1 (ko) 본딩 경계면에 걸친 전하 운반을 포함하는 전자기 복사선 검출기
US10636834B2 (en) Photon counting cone-beam CT apparatus with monolithic CMOS integrated pixel detectors
TWI692856B (zh) 基於晶圓鍵合的電磁輻射檢測器
US10163957B2 (en) Monolithic CMOS integrated pixel detector, and systems and methods for particle detection and imaging including various applications
US9087755B2 (en) Photodiodes and fabrication thereof
US10561382B2 (en) Photon counting cone-beam CT apparatus with monolithic CMOS integrated pixel detectors
US10535707B2 (en) Monolithic silicon pixel detector, and systems and methods for particle detection
JP2004080010A (ja) 直接変換に基づく画像化ｘ線検出器
Paternoster et al. Silicon photomultipliers technology at fondazione bruno kessler and 3d integration perspectives
US20240021652A1 (en) Integrated detector device and method of manufacturing an integrated detector device

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant